KR20070109464A - 게이트 구동회로 - Google Patents

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KR20070109464A
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조남욱
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Abstract

본 발명은 스위칭소자의 열화를 방지할 수 있는 게이트 구동회로에 관한 것으로, 쉬프트된 출력펄스를 순차적으로 출력하는 다수의 스테이지를 구비하며; 각 스테이지가, 이전단 스테이지로부터의 출력펄스 및 다음단 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제어하기 위한 제 1 노드 제어부; 상기 이전단 스테이지로부터의 출력펄스 및 상기 인에이블용 노드의 전압에 응답하여 제 1 및 제 2 디스에이블용 노드를 제어하기 위한 제 2 노드 제어부; 및, 상기 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블용 노드의 전압에 응답하여 클럭펄스 및 제 1 공급전압원 중 하나를 선택적으로 출력하는 출력부를 포함하고, 서로 반전된 위상을 갖는 제 2 및 제 3 공급전압원이 상기 제 1 및 제 2 디스에이블용 노드에 공급되며, 상기 제 2 및 제 3 공급전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 그 특징으로 한다.
액정표시장치, 열화, 쉬프트 레지스터, 풀업 스위칭소자, 노드

Description

게이트 구동회로{A gate driving circuit}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 본 발명의 액정표시장치의 게이트 구동회로를 도시한 블록도
도 3은 도 1에 도시된 쉬프트 레지스터의 전압 파형을 나타낸 도면
도 4는 본 발명의 제 1 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면
도 5는 본 발명의 액정표시장치의 게이트 구동회로를 도시한 블록도
도 6a 및 도 6b는 도 4에 도시된 스테이지에서 누적 스트레스 전압이 완화되는 모습을 나타낸 도면
도 7은 본 발명의 제 2 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면
도 8은 본 발명의 제 3 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면
도 9는 본 발명의 제 4 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면
도 10은 제 1 및 제 2 공급전압원의 타이밍도를 나타낸 도면
도 11은 주기에 따른 스위칭소자의 스트레스 전압을 나타낸 도면
도 12는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 13은 도 12의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 14는 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 15는 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 16은 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 17은 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 18은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 19는 도 18의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 20은 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 21은 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 22는 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 23은 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 24는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 25는 도 24의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 26은 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 27은 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 28은 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 29는 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 30은 본 발명의 제 8 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 31은 도 30의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 32는 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 33은 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 34는 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 35는 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 36은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 37은 도 14 및 도 16에 도시된 제 1 스위칭소자의 다른 회로구성을 나타낸 도면
도 38은 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 39는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 40은 도 38에 도시된 제 2 스테이지의 회로구성을 나타낸 도면
도 41은 도 39에 도시된 제 2 스테이지의 회로구성을 나타낸 도면
도 42는 도 39에 도시된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 43은 도 39에 도시된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 44는 도 38의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면
도 45는 도 39에 도시된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 46은 도 38의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면
도 47은 본 발명의 제 11 실시예에 따른 게이트 구동회로를 나타낸 도면
도 48은 도 47의 제 1 및 제 2 쉬프트 레지스터에 공급되는 클럭펄스 및 상기 제 1 및 제 2 쉬프트 레지스터로부터 출력된 출력펄스에 대한 파형을 나타낸 도 면
도 49는 도 47의 제 1 및 제 2 쉬프트 레지스터에 공급되는 제 1 및 제 2 교류 전압원에 대한 파형을 나타낸 도면
도 50은 도 47의 제 1 쉬프트 레지스터에 구비된 제 1 스테이지와 제 2 쉬프트 레지스터에 구비된 제 1 스테이지의 동작을 설명하기 위한 도면
도 51은 도 47의 제 1 및 제 2 쉬프트 레지스터에 구비된 제 1 스테이지의 구성을 나타낸 도면
도 52는 도 47의 제 1 쉬프트 레지스터에 구비된 제 2 스테이지의 회로구성을 나타낸 도면
도 53은 도 47의 제 2 쉬프트 레지스터에 구비된 제 2 스테이지의 회로구성을 나타낸 도면
도 54는 도 47의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면
도 55는 도 47의 제 1 쉬프트 레지스터에 구비된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 56은 도 47의 제 2 쉬프트 레지스터에 구비된 제 2 스테이지의 또 다른 회로 구성을 나타낸 도면
도 57은 도 47의 제 1 쉬프트 레지스터에 구비된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면
도 58은 도 47의 제 2 쉬프트 레지스터에 구비된 제 2 스테이지의 또 다른 회로 구성을 나타낸 도면
도 59는 도 47의 제 1 내지 제 3 스테이지의 또 다른 회로구성을 나타낸 도면
도 60은 본 발명의 제 12 실시예에 따른 게이트 구동회로를 나타낸 도면
도 61은 본 발명의 제 13 실시예에 따른 게이트 구동회로를 나타낸 도면
도 62는 본 발명의 제 14 실시예에 따른 게이트 구동회로를 나타낸 도면
도 63은 본 발명의 제 15 실시예에 따른 게이트 구동회로를 나타낸 도면
도 64는 도 63의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지의 회로구성을 나타낸 도면
도 65는 도 63의 제 2 쉬프트 레지스터에 구비된 제 3 스테이지의 회로구성을 나타낸 도면
도 66은 도 63의 제 1 쉬프트 레지스터에 구비된 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면
＊도면의 주요부에 대한 부호 설명
Vout : 출력펄스 ST : 스테이지
VDD1 : 제 1 공급전압원 VDD2 : 제 2 공급전압원
GL : 게이트 라인 CLK : 클럭펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 노드의 전 압 극성을 매 기간마다 반전시켜 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 출력펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 출력펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 출력펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 출력펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(ST1 내지 STn) 및 하나의 더미 스테이지(STn+1)로 구성된다. 여기서, 각 스테이지들(ST1 내지 STn+1)은 하나씩의 출력펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(ST1)부터 더미 스테이지(STn+1)까지 차례로 출력펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 출력펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.
한편, 상기 스테이지들(ST1 내지 STn+1) 중 가장 상측에 위치한 제 1 스테이지(ST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(Vst)를 공급받는다.
일반적으로, 상기 제 1 내지 제 n 스테이지(ST1 내지 STn), 그리고 더미 스테이지(STn+1)는 인에이블용 노드 및 디스에이블용 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 인에이블용 노드 및 디스에이블용 노드의 상태에 따라 출력펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 갖는다.
상기 출력부는 상기 인에이블용 노드에 게이트단자가 접속된 풀업 트랜지스터와, 상기 디스에이블용 노드에 게이트단자가 접속된 풀다운 트랜지스터를 포함한다.
여기서, 상기 인에이블용 노드와 디스에이블용 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 인에이블용 노드가 충전된 상태일 때에는 상기 디스에이블용 노드가 방전된 상태를 유지하며, 상기 디스에이블용 노드가 충전된 상 태일 때에는 상기 인에이블용 노드가 방전된 상태를 유지하게 된다. 이때, 상기 각 스테이지(ST1 내지 STn+1)는 한 프레임의 한 수평기간(1H)에만 출력펄스를 출력하고, 나머지 기간동안에는 제 2 전압원을 출력하게 된다. 따라서, 상기 출력부의 풀업 트랜지스터는 한 수평기간만 턴-온되며, 상기 풀다운 트랜지스터는 상기 기간을 제외한 나머지 기간동안 턴-온상태를 유지한다. 즉, 상기 풀다운 트랜지스터는 한 프레임중 대부분의 기간동안 턴-온상태를 유지한다. 이로 인해, 상기 풀다운 트랜지스터의 열화가 가속화된다.　
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 풀다운 트랜지스터가 접속된 노드에 일정주기를 갖는 교류전압원을 공급하여 상기 풀다운 트랜지스터의 열화를 방지할 수 있는 게이트 구동회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 쉬프트된 출력펄스를 순차적으로 출력하는 다수의 스테이지를 구비하며; 각 스테이지가, 이전단 스테이지로부터의 출력펄스 및 다음단 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제어하기 위한 제 1 노드 제어부; 상기 이전단 스테이지로부터의 출력펄스 및 상기 인에이블용 노드의 전압에 응답하여 제 1 및 제 2 디스에이블용 노드를 제어하기 위한 제 2 노드 제어부; 및, 상기 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블용 노드의 전압에 응답하여 클럭펄스 및 제 1 공급전압원 중 하나를 선택적으로 출력하는 출력부를 포함하고, 서로 반전된 위상을 갖는 제 2 및 제 3 공급전압원이 상기 제 1 및 제 2 디스에이블용 노드에 공급되며, 상기 제 2 및 제 3 공급전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 다수의 게이트 라인들을 구동시키기 위한 출력펄스를 차례로 출력하는 다수의 스테이지를 갖는 게이트 구동회로에 있어서, 상기 각 스테이지가, 인에이블용 노드; 상기 인에이블용 노드의 논리 상태에 따라 상기 출력펄스를 출력하는 풀업 스위칭소자; 적어도 두 개의 디스에이블용 노드들; 상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들; 자신의 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 다른 스테이지의 디스에이블용 노드들의 논리상태를 함께 제어하는 노드 제어부; 및, 상기 디스에이블용 노드들 중 어느 하나에만 제 1 교류 전압원을 공급하고, 나머지 디스에이블용 노드들에 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원을 공급하는 전원 공급부를 포함하며; 상기 제 1 및 제 2 교류 전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 다수의 게이트 라인을 구동시키기 위한 출력펄스를 차례로 출력하는 다수의 스테이지를 갖는 게이트 구동회로에 있어서, 각 스테이지는, 인에이블용 노드 및 적어도 2개의 디스에이블용 노드의 논리상태를 제어하는 노드 제어부; 인에이블용 노 드의 논리상태에 따라 출력펄스를 출력하는 풀업 스위칭소자; 및, 외부로부터의 제어신호에 따라 오프 전압원을 상기 게이트 라인에 공급하는 풀다운 스위칭소자를 포함하고; 상기 디스에이블용 노드들 중 어느 하나에만 제 1 교류 전압원을 공급하고, 나머지 디스에이블용 노드들에 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원을 공급하는 전원 공급부를 포함하며; 상기 제 1 및 제 2 교류 전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 각 게이트 라인의 일측에 접속된 다수의 제 1 스테이지들; 상기 각 게이트 라인의 타측에 접속된 다수의 제 2 스테이지들; 및, 동일 게이트 라인에 접속된 제 1 스테이지와 제 2 스테이지가 출력펄스를 동시에 출력하고 오프전압원을 교대로 출력하도록, 상기 제 1 스테이지들 및 제 2 스테이지들에 서로 반전된 위상을 갖는 제 1 및 제 2 교류 전압원을 공급하는 전원 공급부를 포함하며; 상기 제 1 및 제 2 교류 전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 액정표시장치의 게이트 구동회로를 도시한 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 게이트 구동회로에는 다수의 스테이지(ST1 내지 STn)가 구비된다. 상기 스테이지(ST1 내지 STn)는 서로 종속적으로 연 결됨과 아울러 2상 클럭펄스(CLK1 및 CLK2) 입력라인 중 1개의 클럭펄스 입력라인에 접속된다. 따라서 하나의 클럭펄스만이 스테이지로 입력된다.
물론, 본 발명에서는 2상 클럭펄스에 한정하여 설명하고 있지만, 2상 이상의 클럭펄스라도 무방하다. 즉, 본 발명은 적어도 2상 이상의 클럭펄스가 사용될 수 있다. 여기서, 중요한 것은 종래에 같이 적어도 2상 이상의 클럭펄스가 스테이지에 입력되는 것이 아니라 본 발명에서는 스테이지에 단일 클럭펄스만이 입력된다는 것이다.
도 2에서와 같이 2상 클럭펄스가 예시된 경우, 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)는 순차적으로 한 클럭만큼씩 위상 지연된다. 예를 들어, 제 1 클럭펄스(CLK1), 제 2 클럭펄스(CLK2), 제 1 클럭펄스(CLK1) 그리고 제 2 클럭펄스(CLK2)의 순서로 하이 상태가 될 수 있다.
스테이지(ST1 내지 STn)는 스타트 펄스(Vst) 또는 이전단 스테이지의 출력펄스에 의해 인에이블되고, 다음단 스테이지의 출력펄스에 의해 디스에이블된다.
따라서 각 스테이지(ST1 내지 STn)는 스타트 펄스(Vst) 또는 이전단 스테이지의 출력펄스에 의해 인에이블되고, 제 1 또는 제 2 클럭펄스(CLK1, CLK2) 중 하나를 출력펄스로 출력하고, 다음단 스테이지의 출력펄스에 의해 디스에이블된다.
예를 들어, 도 3에 도시된 바와 같이, 제 1 스테이지(ST1)는 스타트 펄스(Vst)에 의해 인에이블되고 제 1 클럭펄스(CLK1)가 입력되는 경우, 이러한 제 1 클럭펄스(CLK1)를 제 1 출력펄스(Vout1)로 출력한다.
이와 동시에 상기 제 1 출력펄스(Vout1)에 의해 제 2 스테이지(ST2)가 인에 이블된다. 이와 같이 인에이블된 제 2 스테이지(ST2)는 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)로 출력한다.
이와 같은 방식으로 나머지 스테이지(ST3 내지 STn)도 동작될 수 있다.
도 4는 본 발명의 제 1 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면이다.
앞서 설명한 바와 같이, 액정표시장치의 게이트 구동회로에는 출력펄스(Vout1 내지 Voutn)를 순차적으로 출력시키기 위한 다수의 스테이지들(ST1 내지 STn)이 구비된다.
이하의 설명에서는 이러한 스테이지들(ST1 내지 STn) 중 제 1 스테이지(ST1)를 중심으로 설명한다. 나머지 스테이지들(ST2 내지 STn)은 상기 제 1 스테이지(ST1)와 동일한 동작으로 수행될 수 있다. 이때, 상기 제 1 스테이지(ST1)의 하이상태의 출력펄스(Vout1)가 다음 제 2 스테이지(ST2)의 스타트 펄스로 공급되고, 상기 제 2 스테이지(ST2)로부터 출력된 하이상태의 출력펄스(Vout2)가 다음 제 3 스테이지(ST3)의 스타트 펄스로 공급된다. 나머지도 스테이지들(ST4 내지 STn)도 모두 전단의 하이상태의 출력펄스를 스타트 펄스로 공급받아 한 클럭만큼 위상이 쉬프트된 소정의 하이상태의 출력펄스들이 출력될 수 있다.
도 4를 참조하면, 상기 제 1 스테이지(ST1)는 스타트 펄스(Vst)와 다음단 스테이지(ST2)의 출력펄스(Vout2)에 따라 인에이블용 노드(Q)를 제어하는 제 1 노드 제어부(21)와, 스타트 펄스(Vst) 및 상기 인에이블용 노드(Q)의 전압에 따라 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)를 제어하는 제 2 노드 제 어부(23)와, 인에이블용 노드(Q)의 전압과 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)의 전압에 따라 제 1 클럭펄스(CLK1) 및 제 1 공급전압원(VSS) 중 어느 하나를 선택하여 출력하기 위한 출력부(25)를 구비한다.
제 1 노드 제어부(21)는 인에이블용 노드(Q)의 전압에 따라 상기 출력부(25)의 제 13 스위칭소자(Tr13)를 제어하여 제 1 클럭펄스(CLK1)를 하이상태의 출력펄스(Vout1)로 공급되게 한다. 이를 위하여, 제 1 노드 제어부(21)는 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)로 구성된다.
제 1 스위칭소자(Tr1)의 게이트단자는 스타트 펄스(Vst)를 전송하는 전송라인에 연결되고, 소스단자는 제 2 공급전압원(VDD)을 전송하는 전송라인에 연결되며, 그리고 드레인단자는 인에이블용 노드(Q)에 연결된다.
제 2 스위칭소자(Tr2)의 게이트단자는 제 1 디스에이블용 노드(QB1)에 연결되고, 소스단자는 인에이블용 노드(Q)에 연결되며, 그리고 드레인단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 3 스위칭소자(Tr3)의 게이트단자는 제 2 디스에이블용 노드(QB2)에 연결되고, 소스단자는 인에이블용 노드(Q)에 연결되며, 그리고 드레인단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 4 스위칭소자(Tr4)의 게이트단자는 다음단 스테이지(ST2)의 출력펄스(Vout2)를 출력하는 출력라인에 연결되고, 드레인단자는 인에이블용 노드(Q)에 연결되며, 그리고 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
따라서 제 1 스위칭소자(Tr1)가 스타트 펄스(Vst)에 의해 제어되어 인에이블용 노드(Q)에 제 2 공급전압원(VDD)이 공급된다. 제 2 스위칭소자(Tr2)는 제 1 디스에이블용 노드(QB1)에 의해 제어되어 인에이블용 노드(Q)에 제 1 공급전압원(VSS)을 공급한다.
제 3 스위칭소자(Tr3)는 제 2 디스에이블용 노드(QB2)에 의해 제어되어 인에이블용 노드(Q)에 제 1 공급전압원(VSS)을 공급한다.
제 4 스위칭소자(Tr4)는 다음단 스테이지(ST2)의 출력펄스(Vout2)에 의해 제어되어 인에이블용 노드(Q)에 제 1 공급전압원(VSS)을 공급한다.
그러므로 인에이블용 노드(Q)는 스타트 펄스(Vst)가 하이 상태인 경우에 제 2 공급전압원(VDD)으로 충전된다. 그리고, 상기 인에이블용 노드(Q)는 제 1 디스에이블용 노드(QB1), 제 2 디스에이블용 노드(QB2) 또는 다음단 스테이지의 출력펄스(Vout2) 중 어느 하나가 하이 상태인 경우에 제 1 공급전압원(VSS)으로 방전된다.
제 2 노드 제어부(23)는 제 1 디스에이블용 노드(QB1)의 전압 및 제 2 디스에이블용 노드(QB2)의 전압에 따라 출력부(25)의 제 14 및 제 15 스위칭소자(Tr14, Tr15)를 제어하여 제 1 공급전압원(VSS)을 로우 상태의 출력펄스(Vout1)로 공급되게 한다. 이를 위하여, 제 2 노드 제어부(23)는 제 5 내지 제 12 스위칭소자(Tr5 내지 Tr12)로 구성된다.
제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 제 3 공급전압원(VDD1)을 전송하는 전송라인에 공통으로 연결된다.
제 6 스위칭소자(Tr6)의 게이트단자 및 드레인단자는 제 4 공급전압원(VDD2)을 전송하는 전송라인에 공통으로 연결된다.
제 7 스위칭소자(Tr7)의 게이트단자는 스타트 펄스(Vst)를 전송하는 전송라인에 연결되고, 드레인단자는 제 1 디스에이블용 노드(QB1)에 연결되며, 그리고 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 8 스위칭소자(Tr8)의 게이트단자는 스타트 펄스(Vst)를 전송하는 전송라인에 연결되고, 드레인단자는 제 2 디스에이블용 노드(QB2)에 연결되며, 그리고 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 9 스위칭소자(Tr9)의 게이트단자는 인에이블용 노드(Q)에 연결되고, 드레인단자는 제 1 디스에이블용 노드(QB1)에 연결되며, 그리고 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 10 스위칭소자(Tr10)의 게이트단자는 인에이블용 노드(Q)에 연결되고, 드레인단자는 제 2 디스에이블용 노드(QB2)에 연결되며, 그리고 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 11 스위칭소자(Tr11)의 게이트단자는 제 4 공급전압원(VDD2)을 전송하는 전송라인에 연결되고, 드레인단자는 제 1 디스에이블용 노드(QB1)에 연결되며, 그리고 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 12 스위칭소자(Tr12)의 게이트단자는 제 3 공급전압원(VDD1)을 전송하는 전송라인에 연결되고, 드레인단자는 제 2 디스에이블용 노드(QB2)에 연결되며, 그리고 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 5 스위칭소자(Tr5)는 제 3 공급전압원(VDD1) 에 의해 제어된다.
마찬가지로 제 6 스위칭소자(Tr6)는 제 4 공급전압원(VDD2) 에 의해 제어된다. 이러한 경우, 제 1 공급전압원(VSS)의 공급은 제 11 및 제 12 스위칭소자(Tr11, Tr12)에 의해 제어된다.
상기 제 11 및 제 12 스위칭소자(11, 12)는 인에이블용 노드(Q)의 전압에 의해 제어된다. 따라서 인에이블용 노드(Q)의 전압이 하이 상태인 경우 제 11 및 제 12 스위칭소자(Tr11, Tr12)는 턴-온되므로 제 1 공급전압원(VSS)이 제 5 및 제 6 스위칭소자(Tr5, Tr6)로 공급된다. 따라서 제 5 스위칭소자(Tr5)는 제 3 공급전압원(VDD1)과 제 1 공급전압원(VSS) 에 의해 제어되고, 그리고 제 6 스위칭소자(Tr6)는 제 4 공급전압원(VSS2)과 제 1 공급전압원(VSS) 에 의해 제어될 수 있다.
제 7 및 제 8 스위칭소자(Tr7, Tr8)는 스타트 펄스(Vst)에 의해 제어되어 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 각각에 제 1 공급전압원(VSS)을 공급한다. 제 9 및 제 10 스위칭소자(Tr9, Tr10)는 인에이블용 노드(Q)에 의해 제어되어 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 제 1 공급전압원(VSS)을 공급한다.
스타트 펄스(Vst)가 하이 상태인 경우, 제 1 디스에이블용 노드(QB1)에는 제 7 및 제 9 스위칭소자(Tr7, Tr9)를 경유한 제 1 공급전압원(VSS)이 공급되는 동시에 제 5 스위칭소자(Tr5)를 경유한 제 3 공급전압원(VDD1)이 공급된다.
따라서 제 1 디스에이블용 노드(QB1)에는 상기 공급된 전압의 합에 의해 로우 상태로 유지된다. 마찬가지로 제 2 디스에이블용 노드(QB2)에는 제 8 및 제 10 스위칭소자(Tr8, Tr10)를 경유한 제 1 공급전압원(VSS)이 공급되는 동시에 제 6 스위칭소자(Tr6)를 경유한 제 4 공급전압원(VDD2)이 공급된다.
따라서 제 2 디스에이블용 노드(QB2)에는 상기 공급된 전압의 합에 의해 로우 상태로 유지된다.
다음단 스테이지의 출력펄스(Vout2)가 하이 상태이고 스타트 펄스(Vst)가 로우 상태인 경우, 인에이블용 노드(Q)에는 제 4 스위칭소자(Tr4)를 경유한 제 1 공급전압원(VSS)이 공급되고, 제 1 디스에이블용 노드(QB1)에는 로우 상태의 제 4 공급전압원(VDD2)에 의해 제 11 스위칭소자(Tr11, )가 턴-오프되므로 제 3 공급전압원(VDD1)이 공급되며, 제 2 디스에이블용 노드(QB2)에는 하이 상태의 제 3 공급전압원에 의해 제 12 스위칭소자(Tr12)가 턴-온되므로 제 1 공급전압원(VDD1)이 공급된다.
출력부(25)는 인에이블용 노드(Q)의 전압 및 제 1 디스에이블용 노드(QB1)의 전압 또는 제 2 디스에이블용 노드(QB2)의 전압에 따라 제 1 클럭펄스(CLK1) 또는 제 1 공급전압원(VSS) 중 하나를 선택하여 출력펄스(Vout1)로 출력한다.
이를 위해 출력부(25)는 제 13 내지 제 15 스위칭소자(Tr13 내지 Tr15)로 구성된다.
제 13 스위칭소자(Tr13)의 게이트단자는 인에이블용 노드(Q)에 연결되고, 소스단자는 제 1 클럭펄스(CLK1)를 전송하는 전송라인에 연결된다.
제 14 스위칭소자(Tr14)의 게이트단자는 제 1 디스에이블용 노드(QB1)에 연결되고, 소스단자는 제 13 스위칭소자(Tr13)가 연결되며, 그리고 드레인단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 15 스위칭소자(Tr15)의 게이트단자는 제 2 디스에이블용 노드(QB2)에 연결되고, 소스단자는 제 13 스위칭소자(Tr13)에 연결되고, 그리고 드레인단자는 제 1 공급전압원(VSS)을 전송하는 전원라인에 연결된다.
제 13 스위칭소자(Tr13)는 인에이블용 노드(Q)의 전압에 의해 제어되어 제 1 클럭펄스(CLK1)를 출력펄스(Vout1)로 출력한다.
제 14 스위칭소자(Tr14)는 제 1 디스에이블용 노드(QB1)의 전압에 의해 제어되어 제 1 공급전압원(VSS)을 출력펄스(Vout1)로 출력한다.
제 15 스위칭소자(Tr15)는 제 2 디스에이블용 노드(QB2)의 전압에 의해 제어되어 제 1 공급전압원(VSS)을 출력펄스(Vout1)로 출력한다.
도 4의 스테이지를 동작시키기 위한 파형이 도 5에 도시되었다.
도 5는 도 4에 도시된 스테이지의 전압파형을 나타낸 도면이다.
도 5에 도시된 바와 같이, 제 1 공급전압원(VSS)은 일정하게 로우 상태로 유지되는데 반해 제 3 공급전압원(VDD1)과 제 4 공급전압원(VDD2)은 상기 제 1 공급전압(VSS)을 기준으로 소정 주기(예컨대, n 프레임)로 반전된다.
예를 들어, 반전 주기가 1 프레임인 경우, 제 3 공급전압원(VDD1)은 홀수 프레임에서 제 1 공급전압원(VSS)보다 높고 짝수 프레임에서 제 1 공급전압(VSS)보다 낮다. 이에 반해, 제 4 공급전압원(VDD2)은 홀수 프레임에서 제 1 공급전압원(VSS)보다 낮고 짝수 프레임에서 제 1 공급전압원(VSS)보다 높다.
따라서 제 3 공급전압원(VDD1)은 홀수 프레임에서 하이 상태로 유지되다가 짝수 프레임에서 로우 상태로 유지되고, 제 4 공급전압원(VDD2)은 홀수 프레임에서 로우 상태로 유지되다가 짝수 프레임에서 하이 상태로 유지된다.
그 외 스타트 펄스(Vst)와 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 하이 상태일 경우에 대략 20V이고 로우 상태일 경우에 -5V이다. 또한, 제 2 공급전압원(VDD)은 일정하게 하이 상태로 유지된다.
또한, 도 5에 도시된 것과는 달리 상기 제 3 공급전압원(VDD1)과 제 4 공급전압(VDD2)원은 로우 상태인 경우 적어도 제 1 공급전압원(VSS)보다 같거나 작은 것이 바람직하다.
예를 들어, 반전 주기가 1 프레임인 경우, 홀수 프레임에서 상기 제 3 공급전압(VDD1)은 제 1 공급전압원(VDD1)보다 높은 20V의 하이 상태의 전압을 가지고 상기 제 4 공급전압원(VDD2)은 제 1 공급전압원(VDD1)보다 낮은 -10V의 로우 상태의 전압을 갖는다. 그리고 짝수 번째 프레임에서 상기 제 3 공급전압원(VDD1)은 제 1 공급전압원(VSS)보다 낮은 -10V의 로우 상태의 전압을 가지고 상기 제 4 공급전압(VDD2)은 제 1 공급전압원(VSS)보다 높은 20V의 하이 상태의 전압을 가지도록 변경될 수 있다.
이러한 파형을 이용하여 스테이지의 동작을 설명한다.
제 1 기간, 즉 하이 상태의 스타트 펄스(Vst)가 인가되는 동안, 스타트 펄스(Vst)에 의해 제 1 스위칭소자(Tr1)가 턴-온되어 인에이블용 노드(Q)에 하이 상태의 제 2 공급전압원(VDD)이 충전된다.
또한, 스타트 펄스(Vst)에 의해 제 7 및 제 8 스위칭소자(Tr7, Tr8)가 턴-온 되어 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 제 1 공급전압원(VSS)이 공급된다.
또한, 하이 상태의 제 2 공급전압원(VDD)을 갖는 인에이블용 노드(Q)에 의해 제 9 및 제 10 스위칭소자(Tr9, Tr10)가 턴-온되어 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 제 1 공급전압원(VSS)이 공급된다.
아울러, 하이 상태의 제 2 공급전압원(VDD)을 갖는 인에이블용 노드(Q)에 의해 제 11 및 제 12 스위칭소자(Tr11, Tr12)가 턴-온되어 제 5 및 제 6 스위칭소자(Tr5, Tr6)의 게이트단자로 제 1 공급전압원(VSS)이 공급되고, 이에 따라, 제 5 및 제 6 스위칭소자(Tr5, Tr6)가 턴-오프되므로 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 제 3 및 제 4 공급전압원(VDD1, VDD2)의 공급이 차단된다.
따라서 제 1 기간(Tr1)동안, 인에이블용 노드(Q)는 하이 상태의 제 2 공급전압(VDD)으로 충전되고, 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)는 로우 상태의 제 1 공급전압원(VSS)으로 방전된다. 결국, 스타트 펄스(Vst)에 의해 제 1 스테이지(ST1)가 인에이블된다.
제 2 기간, 즉 하이 상태의 제 1 클럭펄스(CLK1)가 인가되는 동안, 스타트 펄스(Vst)는 로우 상태가 되므로, 제 1, 제 7 및 제 8 스위칭소자(Tr1, Tr7, Tr8)가 턴-오프되고, 제 1 클럭펄스(CLK1)가 제 13 스위칭소자(Tr13)의 소스단자로 입력된다. 이에 따라, 인에이블용 노드(Q)는 플로팅 상태를 가지므로 이전의 하이 상태의 제 2 공급전압(VDD)이 유지된다. 마찬가지로, 제 1 디스에이블용 노드(QB1) 및 QB2 노드 또한 이전 상태로 유지된다. 이러한 경우, 제 13 스위칭소자(Tr13)의 게이트단자와 소스단자 사이에 형성된 내부 캐패시터(Cgs) 등의 영향으로 인해 부트스트래핑(Bootstrapping) 현상이 발생하여 인에이블용 노드(Q)는 40V 정도까지 전압을 충전하게 되어 확실한 하이상태가 된다. 이러한 부트스트래핑 현상은 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)가 모두 턴-오프되어 인에이블용 노드(Q)가 플로팅상태이기 때문에 가능하다. 이에 따라, 제 13 스위칭소자(Tr13)가 확실하게 턴-온되어 하이 상태의 제 1 클럭펄스(CLK1)가 제 1 출력펄스(Vout1)로 출력되어 그 출력단에 연결된 게이트라인(GL1)에 충전되게 된다. 이때, 하이 상태의 제 1 출력펄스(Vout1)에 의해 다음단 스테이지(ST2)가 인에이블된다.
제 3 기간, 즉 하이 상태의 제 2 클럭펄스(CLK1)가 인가되는 동안, 다음단 스테이지(ST2)로부터 하이 상태의 제 2 출력펄스(Vout2)가 출력되고, 이러한 제 2 출력펄스(Vout2)는 그 출력단에 연결된 게이트라인(GL2)에 충전되는 동시에 상기 제 1 스테이지(ST1)의 제 4 스위칭소자(Tr4)로 입력된다. 따라서 다음단 스테이지(ST2)의 출력펄스(Vout2)에 의해 제 4 스위칭소자(Tr4)가 턴-온되어 하이 상태의 인에이블용 노드(Q)가 로우 상태의 제 1 공급전압(VSS)으로 방전된다. 그리고 로우 상태의 전압을 갖는 인에이블용 노드(Q)에 의해 제 9 내지 제 12 스위칭소자(Tr9 내지 Tr12)가 턴-오프된다. 그러므로 제 3 공급전압원(VDD1)이 제 5 스위칭소자(Tr5)를 경유하여 제 1 디스에이블용 노드(QB1)에 공급되는 한편, 제 4 공급전압원(VDD2)이 제 6 스위칭소자(Tr6)를 경유하여 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서 제 3 기간동안 다음 스테이지(ST2)의 출력펄스(Vout2)에 의해 제 1 스테이지(ST1)가 디스에이블된다.
이와 같은 상태는 다음 프레임에서 다시 스타트 펄스(Vst)가 인가될 때까지 지속된다.
이러한 경우, 제 1 및 제 2 구간은 활성 구간으로 정의되고, 제 3 구간부터 다음 프레임까지는 비활성 구간으로 정의될 수 있다.
이러한 경우, 제 3 공급전압원(VDD1)과 제 4 공급전압원(VDD2)은 소정 주기별로 반전될 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 반전 주기가 1 프레임인 경우, 홀수 프레임동안 제 3 공급전압원(VDD1)은 하이 상태를 유지하고 제 4 공급전압원(VDD2)은 호우 상태를 유지하며, 짝수 프레임동안 제 3 공급전압원(VDD1)은 로우 상태를 유지하고 제 4 공급전압원(VDD2)은 하이 상태를 유지한다. 여기서, 로우 상태는 제 1 공급전압원(VSS)과 같거나 그 이하인 전압을 의미한다.
이러한 경우, 홀수 프레임의 비활성 구간에는 제 1 디스에이블용 노드(QB1)에 하이 상태의 제 3 공급전압원(VDD1)이 공급되고 제 2 디스에이블용 노드(QB2)에 로우 상태의 제 4 공급전압원(VDD2)이 공급되며, 짝수 프레임의 비활성 구간에는 제 1 디스에이블용 노드(QB1)에 로우 상태의 제 3 공급전압원(VDD1)이 공급되고 제 2 디스에이블용 노드(QB2)에 하이 상태의 제 4 공급전압원(VDD2)이 공급된다.
이와 같이, 매 프레임별로 동작되는 경우, 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)는 하이 상태의 전압과 로우 상태의 전압이 교대로 공급되게 된다. 따라서 제 1 디스에이블용 노드(QB1)와 제 2 디스에이블용 노드(QB2) 에 교대로 하이 상태의 전압과 로우 상태의 전압이 공급되므로, 출력부의 제 14 및 제 15 스위칭소자(Tr14, Tr15)의 게이트단자에 스트레스 전압이 누적되는 것을 방지하여 열화 발생을 근본적으로 차단시킬 수 있다. 이에 따라 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 각각 접속된 제 14 및 제 15 스위칭소자(Tr14, Tr15)가 안정적으로 동작하게 됨으로써, 화질이 향상되고 또한 장수명이 가능해지게 된다.
도 6a 및 도 6b는 도 4에 도시된 스테이지에서 누적 스트레스 전압이 완화되는 모습을 나타낸 도면이다.
도 6a에 나타낸 바와 같이, 제 1 디스에이블용 노드(QB1)의 누적 스트레스 전압은 제 1 프레임동안 하이 상태의 제 3 공급전압원(VDD1)에 의해 증가되고, 제 2 프레임동안 로우 상태의 제 3 공급전압원(VDD1)에 의해 감소되고, 이어서 제 3 프레임 및 제 4 프레임동안 각각 다시 증가되다가 감소된다. 이와 같은 과정이 한 프레임 단위로 반복적으로 수행됨으로써, 스트레스 전압의 누적을 줄일 수 있다.또한, 도 6b에 나타낸 바와 같이, 제 2 디스에이블용 노드(QB2)의 누적 스트레스 전압은 제 1 프레임동안 로우 상태의 제 4 공급전압원(VDD2)에 의해 감소되고, 제 2 프레임동안 하이상태의 제 4 공급전압원(VDD2)에 의해 증가되고, 충전됨에 따라 증가하게 되고, 이어서 제 3 프레임 및 제 4 프레임동안 각각 다시 감소되다가 증가된다. 이와 같은 과정이 한 프레임 단위로 반복적으로 수행됨으로써, 스트레스 전압의 누적을 줄일 수 있다.따라서 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 모두에서 누적 스트레스 전압이 0이 되므로 양 노드(QB1, QB2)에 접속된 제 14 및 제 15 스위칭소자(Tr14, Tr15)의 열화 발생을 방지할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면이다.
도 7은 도 4의 변형된 스테이지 회로로서, 그 동작 파형은 도 5와 동일하므로 파형과 관련된 설명시 도 5를 참조할 것이다.
따라서 본 발명의 제 2 실시예는 기본적으로 본 발명의 제 1 실시예와 상당부분 동일하므로, 설명의 편의와 보다 명확한 발명을 위해 동일한 부분은 과감히 생략하고 상이한 부분을 중심으로 설명할 것이다.
도 7에 도시된 바와 같이, 본 발명의 스테이지는 제 1 노드 제어부(31), 제 2 노드 제어부(33) 및 출력부(35)로 구성된다. 제 1 노드 제어부(31)는 제 1 내지 제 4 스위칭소자(T1 내지 T4)로 구성되는 것으로서, 본 발명의 제 1 실시예의 제 1 노드 제어부(21)와 실질적인 기능이 동일하므로 그 상세한 설명은 생략한다. 상기 출력부(35)는 제 13 내지 제 15 스위칭소자(T13 내지 T15)로 구성되는데, 마찬가지 이유로 출력부(35)에 대한 설명도 생략한다.
제 2 노드 제어부(33)는 제 5 내지 제 12 스위칭소자(T5 내지 T12)로 구성된다. 또한, 필요에 따라, 제 2 노드 제어부(33)에는 제 16 및 제 17 스위칭소자(T16 및 T17)가 추가될 수 있다. 다음 스테이지의 출력펄스(Vout2)의 제어를 받는 제 16 및 제 17 스위칭소자(T16 및 T17)에 의해 제 1 디스에이블용 노드(QB1)와 제 2 디스에이블용 노드(QB2)에 보다 신속히 제 3 및 제 4 공급전압원(VDD1, VDD2)을 공급할 수 있다. 이에 대한 상세한 설명이 나중에 기술될 것이다.
제 5 내지 제 12 스위칭소자(T5 내지 T12) 중에서 제 5 내지 제 10 스위칭소자(T5 내지 T10)와 기능적으로 동일하므로 상세한 설명은 생략한다.
제 11 스위칭소자(T11)의 게이트단자는 제 3 공급전압원(VDD1)을 전송하는 전송라인에 연결되고, 소스단자는 제 2 디스에이블용 노드(QB2)에 연결되며, 그리고 드레인단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 12 스위칭소자(T12)의 게이트단자는 제 4 공급전압원(VDD2)을 전송하는 전송라인에 연결되고, 소스단자는 제 1 디스에이블용 노드(QB1)에 연결되며, 그리고 드레인단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결된다.
제 16 스위칭소자(T16)의 게이트단자는 다음단 스테이지(ST2)의 출력펄스(Vout2)가 출력되는 출력라인에 연결되고, 소스단자는 제 3 공급전압(VDD1)을 전송하는 전송라인에 연결되며, 그리고 드레인단자는 제 1 디스에이블용 노드(QB1)에 연결된다.
제 17 스위칭소자(T17)의 게이트단자는 다음단 스테이지(ST2)의 출력펄스(Vout2)가 출력되는 출력라인에 연결되고, 소스단자는 제 4 공급전압(VDD2)을 전송하는 전송라인에 연결되며, 그리고 드레인단자에 제 2 디스에이블용 노드(QB2)에 연결된다.
이와 같은 구성된 스테이지의 동작을 설명한다.
제 1 기간(T1)동안, 제 1, 제 7 및 제 8 스위칭소자(T1, T7, T8)가 턴-온되므로 제 2 공급전압(VDD)이 인에이블용 노드(Q)에 공급되는 한편, 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 각각 제 1 공급전압원(VSS)이 공 급된다.
또한, 제 2 공급전압원(VDD)을 갖는 인에이블용 노드(Q)에 의해 제 9 및 제 10 스위칭소자(T9, T10)가 턴-온되어 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 각각 제 1 공급전압원(VSS)이 공급된다.
아울러, 제 3 및 4 공급전압원(VDD1, VDD2)의 전압 상태에 따라 제 5 및 제 6 스위칭소자(T5, T6) 그리고 제 11 및 제 12 스위칭소자(T11, T12)의 턴-온 여부가 결정된다.
도 5에 도시된 바와 같이, 제 3 및 제 4 공급전압원(VDD1, VDD2)은 프레임 단위로 반전된다.
예를 들어, 제 3 공급전압원(VDD1)이 제 1 공급전압원(VDD1)보다 높은 전압을 갖고 제 4 공급전압이 제 1 공급전압원(VDD1)보다 낮은 전압을 갖는 경우, 제 3 공급전압원(VDD1)에 의해 제 5 및 제 11 스위칭소자(T5, T11)는 턴-온되지만 제 6 및 제 12 스위칭소자(T6, T12)는 턴-온되지 않는다.
이에 따라, 제 1 디스에이블용 노드(QB1)에는 제 3 공급전압원(VDD1)이 공급되고, 제 11 스위칭소자(T11)를 경유하여 제 1 공급전압원(VSS)이 제 2 디스에이블용 노드(QB2)에 공급된다.
이와 반대의 전압 위상을 갖는 경우에는 제 6 및 제 12 스위칭소자(T6, T12)가 턴-온되므로, 제 2 디스에이블용 노드(QB2)에 제 4 공급전압원(VDD2)이 공급되고 제 12 스위칭소자(T12)를 경유하여 제 1 공급전압원(VSS)이 제 1 디스에이블용 노드(QB1)에 공급된다.
따라서 제 1 기간(T1)동안, 인에이블용 노드(Q)는 하이 상태의 제 2 공급전압원(VDD)으로 충전되고, 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)는 로우 상태의 제 1 공급전압원(VSS)으로 방전된다. 결국, 스타트 펄스(Vst)에 의해 제 1 스테이지(ST1)가 인에이블된다.
제 2 기간(T2)동안, 제 1 내지 제 4 스위칭소자(T1 내지 T4)가 턴-오프되어 인에이블용 노드(Q)가 플로팅 상태를 가지므로 이전 상태, 즉 하이 상태의 제 2 공급전압(VDD)이 유지되고, 제 1 디스에이블용 노드(QB1)와 제 2 디스에이블용 노드(QB2) 또한 이전 상태로 유지된다.
아울러, 제 13 스위칭소자(T13)의 게이트단자와 소스단자 사이에 형성된 내부 캐패시터(Cgs) 등의 영향으로 인해 부트스트래핑(Bootstrapping) 현상이 발생하여 인에이블용 노드(Q)는 40V 정도까지 전압을 충전함으로써, 하이 상태의 제 1 클럭펄스(CLK1)가 제 1 출력펄스(Vout1)로 출력된다. 이때, 하이 상태의 제 1 출력펄스(Vout1)에 의해 다음단 스테이지(ST2)가 인에이블된다.
제 3 기간 동안, 다음단 스테이지(ST2)의 제 2 출력펄스(Vout2)에 의해 제 4 스위칭소자(T4)가 턴-온되어 하이 상태의 인에이블용 노드(Q)가 로우 상태의 제 1 공급전압(VSS)으로 방전된다. 그리고 로우 상태의 전압을 갖는 인에이블용 노드(Q)에 의해 제 9 내지 제 10 스위칭소자(T9 및 T10)가 턴-오프된다.
아울러, 제 1 공급전압원(VSS)보다 높은 제 3 공급전압원(VDD1)이 제 1 디스에이블용 노드(QB1)로 공급되고 제 3 공급전압원(VDD1)과 다른 위상을 갖는 제 4 공급전압원(VDD2)이 제 2 디스에이블용 노드(QB2)로 공급된다.
한편, 다음단 스테이지(ST2)의 출력펄스(Vout2)에 의해 제 16 및 제 17 스위칭소자(T16, T17)가 턴-온되므로 제 1 공급전압원(VSS)보다 높은 제 3 공급전압원(VDD1)이 제 16 스위칭소자(T16)를 경유하여 제 1 디스에이블용 노드(QB1)에 공급되고 제 3 공급전압원(VDD1)과 다른 위상을 갖는 제 4 공급전압원(VDD2)이 제 17 스위칭소자(T17)를 경유하여 제 2 디스에이블용 노드(QB2)에 공급된다.
따라서 제 11 및 제 12 스위칭소자(T11, T12) 그리고 제 16 및 제 17 스위칭소자(T16, T17)에 의해 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)가 보다 신속히 충방전될 수 있다.
본 발명의 제 2 실시예에서는 일부 스위칭소자들(T11, T12, T16, T17)을 추가 및 변경하여 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)를 보다 신속히 충방전함으로써, 누적 스트레스 전압에 의한 열화 특성을 더욱 향상시킬 수 있다.
본 발명의 제 2 실시예에서 설명되지 않은 부분은 본 발명의 제 1 실시예로부터 충분히 이해될 수 있을 것이다.
도 8은 본 발명의 제 3 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면이다.
도 8에 도시된 바와 같이, 본 발명의 제 3 실시예는 제 16 스위칭소자(T16)를 제외하고는 본 발명의 제 1 실시예와 동일하다. 제 16 스위칭소자(T16)는 출력되기 위한 제 1 클럭펄스(CLK1) 이전의 클럭펄스, 예컨대 3상인 경우 제 3 클럭펄스(CLK3)에 의해 제어된다. 즉, 상기 제 16 스위칭소자(T16)의 게이트단자는 제 3 클럭펄스(CLK3)를 전송하는 전송라인에 연결되고, 소스단자는 제 4 공급전압원(VDD)을 전송하는 전송라인에 연결되며, 그리고 드레인단자는 제 1 스위칭소자(T1)의 소스단자에 연결된다.
이러한 경우, 스타트 펄스(Vst)에 제 3 클럭펄스(CLK3)가 동기된다. 즉, 스타트 펄스(Vst)가 하이 상태인 경우, 제 3 클럭펄스(CLK3)도 하이 상태가 된다.
따라서, 스타트 펄스(Vst)와 제 3 클럭펄스(CLK3)가 하이 상태일 때 제 16 및 제 1 스위칭소자(T16, T1)가 턴-온되어 제 4 공급전압원(VDD)이 인에이블용 노드(Q)에 공급된다.
본 발명의 제 3 실시예에서는 적어도 3상 클럭 이상이 사용되고, 이들 3상 클럭 중 2개의 클럭펄스가 각 스테이지로 입력된다.
이하 나머지 동작에 대해서는 본 발명의 제 1 실시예를 참조하면 용이하게 이해될 것이다.
이와 같이 제 16 스위칭소자(T16)를 추가함으로써, 혹시라도 제 4 공급전압(VDD)이 스타트 펄스(Vst)에 관계없이 인에이블용 노드(Q)로 공급되는 것을 차단할 수 있다.
도 9는 본 발명의 제 4 실시예에 따른 게이트 구동회로의 스테이지의 상세한 회로구성을 나타낸 도면이다.
도 9에 도시된 바와 같이, 본 발명의 제 4 실시예는 제 16 스위칭소자(T16)를 제외하고는 본 발명의 제 1 실시예와 동일하다.
제 16 스위칭소자(T16)는 출력되기 위한 제 1 클럭펄스(CLK1) 이후의 클럭펄 스, 예컨대 3상 클럭인 경우 제 2 클럭펄스(CLK2)에 의해 제어된다. 즉, 상기 제 16 스위칭소자(T16)의 게이트단자는 제 2 클럭펄스(CLK2)를 전송하는 전송라인에 연결되고, 소스단자는 제 1 공급전압원(VSS)을 전송하는 전송라인에 연결되며, 그리고 드레인단자가 인에이블용 노드(Q)에 연결된다.
여기서, 주목할 점은 제 2 클럭펄스(CLK2)에 의해 다음단 스테이지(ST2)로부터 출력펄스(Vout2)가 출력된다는 것이다. 따라서, 제 2 클럭펄스(CLK2)와 다음단 스테이지(ST2)의 출력펄스(Vout2)는 동기화된다.
따라서, 제 2 클럭펄스(CLK2)와 다음단 스테이지(ST2)의 출력펄스(Vout2)가 하이 상태일 때 제 16 및 제 4 스위칭소자(T16, T4)가 턴-온되어 제 1 공급전압원(VSS)이 인에이블용 노드(Q)에 공급된다.
이하 나머지 동작에 대해서는 본 발명의 제 1 실시예를 참조하면 용이하게 이해될 것이다.
이와 같이 제 16 스위칭소자(T16)를 추가함으로써, 혹시라도 제 1 공급전압(VSS)이 다음단 스테이지(ST2)의 출력펄스(Vout2)에 관계없이 인에이블용 노드(Q)로 공급되는 것을 차단할 수 있다.
본 발명의 제 3 실시예에서는 적어도 3상 클럭 이상이 사용되고, 이들 3상 클럭 중 2개의 클럭펄스가 각 스테이지로 입력된다.
한편, 도 5에 도시된 제 1 공급전압원 및 제 2 공급전압원은 교류 전압원으로서, 이 제 1 및 제 2 공급전압원이 약 10ms(mille second) 내지 4hr(hour) 기간의 주기를 갖는 것이 바람직하다.
도 10은 제 1 및 제 2 공급전압원의 타이밍도를 나타낸 도면으로서, 제 1 및 제 2 공급전압원은 서로 반전된 위상을 가지며, 동일한 주기(Tc)를 갖는다.
여기서, 제 1 및 제 2 공급전압원(VDD1, VDD2)의 주기(Tc)가 2분(minute)에 해당하는 기간을 갖는다고 가정하자.
그러면, 상기 제 1 공급전압원(VDD1)은 1분에 해당하는 제 1 반주기(Ta) 기간동안 하이 상태를 가지며, 나머지 1분에 해당하는 제 2 반주기(Tb) 기간동안 로우 상태를 갖는다. 이에 반하여, 상기 제 2 공급전압원(VDD2)은 상기 제 1 반주기(Ta) 기간동안 로우 상태를 가지며, 제 2 반주기(Tb) 기간동안 하이 상태를 갖는다.
도 11은 주기에 따른 스위칭소자의 스트레스 전압을 나타낸 도면으로서, 동 도면에 도시된 바와 같이, X축은 시간을 나타내며, Y축은 스위칭소자의 스트레스 전압을 나타낸다. 이 스트레스 전압이 약 23[V]에 도달하면 상기 스위칭소자는 열화되어 제 기능을 발휘하지 못한다.
도 11에 도시된 바와 같이, 제 1 및 제 2 공급전압원(VDD1, VDD2)의 주기가 약 17ms 내지 2hr의 범위의 값을 가질 때, 수천시간의 구동 시간에도 스위칭소자가 열화되지 않는다는 것을 알 수 있다.
이때, 상기 제 1 및 제 2 공급전압원(VDD1, VDD2)의 주기가 2분에 상응하는 값을 가질 때 스위칭소자에 가해지는 스트레스 전압이 가장 낮다. 이는 결국, 상기 제 1 및 제 2 공급전압(VDD1, VDD2)의 주기가 상기 2분에 상응하는 값을 가질 때 상기 스위칭소자의 수명이 가장 길어진다는 것을 의미한다.
도 12는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 13은 도 12의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
이하, 모든 스위칭소자들, 풀업 스위칭소자, 및 풀다운 스위칭소자는 N형 MOS(Metal Oxide Semiconductor) 트랜지스터 및 P형 MOS 트랜지스터 중 하나이며, 본 발명에서는 N형 MOS 트랜지스터를 사용하여 설명하기로 한다.
본 발명의 제 5 실시예에 따른 쉬프트 레지스터는, 도 12에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST201, ST202, ST203, ...)를 가진다.
여기서, 각 스테이지(ST201, ST202, ST203, ...)는 인에이블용 노드(Q), 상기 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Tru), 제 1 디스에이블용 노드(QB1), 상기 제 1 디스에이블용 노드(QB1)에 접속된 제 1 풀다운 스위칭소자(Trd1), 제 2 디스에이블용 노드(QB2), 및, 상기 제 2 디스에이블용 노드(QB2)에 접속된 제 2 풀다운 스위칭소자(Trd2)를 포함한다.
제 2n-3(n은 2 이상의 자연수) 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어함과 아울러 제 2n-2 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2n-2 스테이지에 구비된 노드 제어부(205)는 제 2n-2 스테이지에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
이를 위해, 상기 제 2n-3 스테이지의 제 1 디스에이블용 노드(QB1)와 제 2n-2 스테이지의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)와 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.
예를들어, 제 3 스테이지(ST203)에 구비된 노드 제어부(205)는 상기 제 3 스테이지(ST203)에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어함과 아울러 제 4 스테이지(ST204)에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.
그리고, 상기 제 4 스테이지(ST204)에 구비된 노드 제어부(205)는 상기 제 4 스테이지(ST204)에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 3 스테이지(ST203)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
이를 위해, 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)와 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)와 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.
특히, 상기 제 2n-3 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태 및 상기 2n-2 번 째 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제 1 교류전압원으로 제어한다.
그리고, 상기 2n-2 번째 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-2 스테이지에 구비된 제 2 디스에이블용 노드(QB2) 및 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제 2 교류전압원으로 제어한다.
즉, 상기 스테이지들(ST201, ST202, ST203, ...) 중 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 각 노드 제어부(205)는 상기 제 1 교류 전압원(Vac1)을 공급받으며, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 각 노드 제어부(205)는 상기 제 2 교류 전압원(Vac2)을 공급받는다.
여기서, 상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)은 프레임단위로 전압이 변화하는 교류 전압원으로, 상기 제 1 교류 전압원(Vac1)은 제 2 교류 전압원(Vac2)에 대하여 180도 위상반전된 형태를 갖는다.
한편, 상기 각 스테이지(ST201, ST202, ST203, ...)는 제 1 직류 전압원(Vdc1)을 공급받아 자신의 인에이블용 노드(Q)를 충전시키며, 제 2 직류 전압원(Vdc2)을 공급받아 이를 오프 전압원으로서 출력한다.
또한, 각 스테이지(ST201, ST202, ST203, ...)는 상기 제 1 직류 전압원(Vdc1) 대신에 전단 스테이지로부터의 출력펄스를 공급받아 자신의 인에이블용 노드(Q)를 충전시킬 수도 있다.
여기서, 상기 제 1 직류 전압원(Vdc1)은 제 2 직류 전압원(Vdc2)에 비하여 더 큰 전압값을 갖는 전압원으로서, 상기 제 1 직류 전압원(Vdc1)은 정극성의 전압원이 될 수 있으며, 상기 제 2 직류 전압원(Vdc2)은 접지전압 또는 부극성의 전압원이 될 수 있다.
이와 같이 구성된 각 스테이지(ST201, ST202, ST203, ...)는 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들 중 어느 하나의 클럭펄스를 공급받고, 공급된 클럭펄스를 출력펄스로서 출력한다.
도 13에 도시된 바와 같이, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 (CLK1 내지 CLK5)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 5 클럭펄스(CLK5)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 5 클럭펄스(CLK5)보다 한 펄스폭만큼 위상지연되어 출력된다.
이때, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 5 클럭펄스(CLK5)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 5 클럭펄스(CLK5)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 5 클럭펄스(CLK5)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.
이와 같은 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5) 각각은 일정한 주기를 가지고 계속적으로 출력된다. 따라서, 상기와 같이 다섯 개의 클럭펄스를 사용할 경우, 제 1 내지 제 5 스테이지(ST201 내지 ST205)는 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)를 출력펄스로서 출력한다.
이때, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)는, 상술한 바와 같이, 한 클럭펄스씩 위상지연되어 있기 때문에, 상기 제 1 내지 제 5 스테이지(ST201 내지 ST205)로부터 출력되는 각 출력펄스(Von1 내지 Von5)도 서로 한 펄스폭만큼씩 위상지연되어 출력된다.
즉, 상기 각 출력펄스(Von1 내지 Von5)는 순차적으로 출력된다. 그리고, 제 6 스테이지(ST206)는 다시 상기 제 1 클럭펄스(CLK1)를 제 6 출력펄스(Vout6)로서 출력한다. 이때, 제 6 스테이지(ST206)가 출력하는 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST201)로부터 출력된 제 1 클럭펄스(CLK1)로부터 한 주기 지연된 펄스이다.
한편, 이와 같은 각 스테이지(ST201, ST202, ST203, ...)가 상술한 바와 같은 출력펄스를 출력하기 위해서는 각 스테이지(ST201, ST202, ST203, ...)가 인에이블 상태가 되어야 하며, 또한 각 스테이지(ST201, ST202, ST203, ...)가 오프 전압원을 출력하기 위해서는 디스에이블 상태가 되어야 한다.
이를 위해서, 각 스테이지(ST201, ST202, ST203, ...)는 전단 스테이지로부터의 출력펄스에 응답하여 인에이블되고, 후단 스테이지로부터의 출력펄스에 응답하여 디스에이블된다.
구체적으로, 제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-3 스테이지로부터 의 제 2n-3 출력펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+2 스테이지로부터의 제 2n+2 출력펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 출력펄스를 출력하고, 이 제 2n-1 출력펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 출력펄스를 출력하고, 이 제 2n 출력펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 제 3 스테이지(ST203) 및 제 4 스테이지(ST204)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 동시에 인에이블됨과 아울러, 제 6 스테이지(ST206)로부터의 제 6 출력펄스(Vout6)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 3 스테이지(ST203)는 제 3 출력펄스(Vout3)를 출력하고, 이 제 3 출력펄스(Vout3)를 제 5 및 제 6 스테이지(ST205, ST206)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST205, ST206)를 동시에 인에이블시킨다.
그리고, 상기 인에이블된 제 4 스테이지(ST204)는 제 4 출력펄스(Vout4)를 출력하고, 이 제 4 출력펄스(Vout4)를 제 1 및 제 2 스테이지(ST201, ST202)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST201, ST202)를 동시에 디스에이블시킨다.
한편, 제 1 스테이지(ST201)의 첫 번째 전단 및 제 2 스테이지(ST202)의 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 및 제 2 스테이지(ST201, ST202)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다. 또한, 이와 같은 이유로 인해, 상기 제 2 스테이지(ST202)로부터의 제 2 출력펄스(Vout2)는 제 2 게이트 라인에만 공급된다.
한편, 상기 스타트 펄스(Vst)는 제 1 클럭펄스(CLK1)보다 앞서 출력된다. 즉, 상기 스타트 펄스(Vst)는 상기 제 1 클럭펄스(CLK1)보다 두 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(Vst)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(Vst)가 먼저 출력된 후, 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들이 차례로 출력된다.
여기서, 상기 스타트 펄스(Vst)와 상기 제 1 클럭펄스(CLK1)간을 두 펄스폭으로 시간차를 둔 이유는, 모든 스테이지간의 출력특성을 동일하게 맞추기 위한 것이다.
즉, 기수번째 스테이지(ST201, ST203, ST205, ...)는 자신으로부터 두 번째 전단에 위치한 스테이지로부터의 출력펄스에 의해 인에이블되고 우수번째 스테이지(ST202, ST204, ST206, ...)는 자신으로부터 세 번째 전단에 위치한 스테이지로부터의 출력펄스에 의해 인에이블되는데, 상기 스타트 펄스(Vst)와 제 1 클럭펄스(CLK1)가 두 펄스폭만큼의 시간차를 가지고 출력되도록 조절함으로써 상기 제 1 스테이지(ST201)가 두 번째 전단에 위치한 스테이지로부터의 출력펄스에 의해서 인에이블되는 것처럼 동작시킬 수 있으며, 상기 제 2 스테이지(ST202)가 세 번째 전단에 위치한 스테이지로부터의 출력펄스에 의해 인에이블되는 것처럼 동작시킬 수 있다.
물론, 도면에 도시하지 않았지만, 상기 스타트 펄스(Vst)와 제 1 클럭펄스(CLK1)가 한 펄스폭만큼의 시간차를 가지고 출력되도록 조절하여도 무방하다.
여기서, 상기 각 스테이지(ST201, ST202, ST203, ...)에 구비된 각 노드 제어부(205)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 14는 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
여기서, 기수번째 스테이지들(제 2n-1 스테이지; ST201, ST203, ST205, ...)과 상기 우수번째 스테이지들(제 2n 스테이지; ST202, ST204, ST206, ...)은 서로 다른 구성을 가진다.
먼저, 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 노드 제어부(205)는, 도 14에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.
즉, 제 2n-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 출력펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게 이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 2n 스테이지를 통해 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)를 통해 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 출력펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 3 스테 이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인 단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 드레인단자는 상가 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-3 스테이지로부터의 출력펄스에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노 드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 제 2n-1 출력펄스로서 출력한다. 그리고, 이 제 2n-1 출력펄스를 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.
여기서, 상기 제 2n-1 스테이지로부터 출력된 제 2n-1 출력펄스는 상기 제 2n-1 게이트 라인을 구동함과 아울러, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 출력펄스(Vout3)로 출력한다. 그리고, 이 제 3 출력펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 게이트 단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 오프 전압원을 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 2n 스테이지를 통해 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.
즉, 상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하는, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 14의 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.
단, 제 1 스테이지(ST201)의 첫 번째 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.
한편, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 노드 제어부(205)도, 도 14에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.
즉, 제 2n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 출력펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2n-1 스테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST203)를 통해 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+2 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 출력펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 공통 노드(N)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속된다.
상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테 이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.
상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-3 스테이지로부터의 출력펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 4 스테이 지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인 단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 제 2n 출력펄스로서 출력한다. 그리고, 이 제 2n 출력펄스를 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.
여기서, 상기 제 2n 스테이지로부터 출력된 제 2n 출력펄스는 상기 제 2n 게이트 라인을 구동함과 아울러, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 4 클럭펄스(CLK4)를 제 4 출력펄스(Vout4)로 출력한다. 그리고, 이 제 4 출력펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 게이트 단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.
상기 제 2n 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 2n-1 스 테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.
즉, 상기 제 2n 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 풀다운 스위칭소자(Trd1)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.
상기 제 2n 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.
예를들어, 도 14의 제 4 스테이지(ST204)에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 풀다운 스위칭소자(Trd2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.
단, 제 2 스테이지(ST202)의 두 번째 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 2 스테이지(ST202)에 구비된 제 1 및 제 8 스위칭소자(Tr, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.
한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 15는 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 15에 도시된 제 3 및 제 4 스테이지(ST203, ST204)는 전술한 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)외에 제 10 및 제 11 스위칭소자(Tr10, Tr11)를 더 포함한다.
각 스테이지(ST201, ST202, ST203, ...)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 각 스테이지(ST201, ST202, ST203, ...)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 15의 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
이 제 10 스위칭소자(Tr10)는 매 프레임에 한번 출력되는 스타트 펄스(Vst)에 응답하여 자신이 속한 스테이지에 구비된 공통 노드(N)를 방전시킨다(초기화 시킨다).
상기 제 2n-1 스테이지(제 1 스테이지(ST201) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n-1 스테이지는 자신에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 상기 제 11 스위칭소자(Tr11)와 제 2n 스테이지의 노드 제어부(205)로 같이 제어한다.
예를들어, 도 15의 제 3 스테이지(ST203)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지(제 2 스테이지(ST202) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n-1 스테이지는 자신에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 상 기 제 11 스위칭소자(Tr11)와 제 2n 스테이지의 노드 제어부(205)로 같이 제어한다.
예를들어, 도 15의 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
또 한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 16은 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
먼저, 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 노드 제어부(205)는, 도 16에 도시된 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)를 갖는다.
즉, 제 2n-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 출력펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 16의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 16의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 2n 스테이지를 통해 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 16의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)를 통해 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 16의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 출력펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 16의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2n-3 스테이지로부터의 출력펄스에 응답하여 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 16의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 16의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 노드 제어부(205)도, 도 16에 도시된 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)를 갖는다.
즉, 제 2n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 출력펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 16의 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 4 스테이 지(ST204)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2n-1 스테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 16의 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST203)를 통해 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되 며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 16의 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+2 스테이지로부터의 출력펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 16의 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 출력펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 16의 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.
상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2n-3 스테이지로 부터의 출력펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 16의 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 16의 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
물론, 상기 제 1 및 제 2 스테이지(ST201, ST202)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.
또한, 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)에 도 14에서 설명한 그것과 동일하므로 이에 대한 설명은 생략한다.
또 한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 17은 도 12의 제 3 및 제 4 스테이지에 구비된 노드 제어부(205)의 또 다른 회로 구성을 나타낸 도면이다.
도 17에 도시된 제 3 및 제 4 스테이지(ST203, ST204)는 전술한 도 16의 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)외에 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 더 포함한다.
각 스테이지(ST201, ST202, ST203, ...)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 각 스테이지(ST201, ST202, ST203, ...)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+2 스테이지로부터의 출력펄스에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 17의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 6 스테이지(ST206)로부터의 제 6 출력펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이 지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 17의 제 3 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
즉, 도 17의 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)는 도 15의 제 3 스테이지(ST203)에 구비된 제 11 스위칭소자(Tr11)와 동일한 역할을 한다.
한편, 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+2 스테이지로부터의 출력펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 17의 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)는 제 6 스테이지(ST206)로부터의 제 6 출력펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.
상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 17의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
즉, 도 17의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 도 15의 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)와 동일한 역할을 한다.
이와 같이 구성된 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
이에 대한 설명은, 도 13 및 도 14를 참조하여 설명하기로 한다.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임동안에는 제 1 교류 전압원(Vac1)이 정극성을 나타내며, 제 2 교류 전압원(Vac2)이 부극성을 나타낸다.
상기 제 1 초기 기간(T0A)동안에는, 도 13에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 및 제 2 스테이지(ST201, ST202)에 입력된다.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소 자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다.
여기서, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 디스에이블용 노드(QB1)는 방전되고, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프된다.
한편, 상기 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST201)의 공통 노드(N)에 공급된다. 또한, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 정극성의 제 1 교류 전압원(Vac1)과 부극성의 제 2 직류 전압원(Vdc2)이 동시에 공급된다.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 제 6 스위칭소자(Tr6)의 채널폭이 상기 제 1 교류 전압원(Vac1)을 공급하는 제 5 스위칭소자(Tr5)의 채널폭보다 더 크게 설정되므로, 상기 제 1 스테이지(ST201)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 공통 노드(N)는 방전되고, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 1 스테이지(ST201)의 제 7 스위칭소자(Tr7)는 턴-오프된다.
이와 같이, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 즉, 상기 제 1 스테이지(ST201)는 인에이블된다.
한편, 이 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)도 상기 스타트 펄스(Vst)를 공급받아 인에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다.
여기서, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 디스에이블용 노드(QB2)는 방전되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.
한편, 상기 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)이 부극성으로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-오프 상태를 유지한다.
그리고, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 공통 노드(N)에 공급된다. 이에 따라, 상기 제 2 스테이지(ST202)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)에 의해 방전된다. 따라서, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 2 스테이지(ST202)의 제 7 스위칭소자(Tr7)는 턴-오프된다.
이와 같이, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이때, 상기 제 1 스테이지(ST201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)와 상기 제 2 스테이지(ST202)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 서로 전기적으로 연결되어 있기 때문에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)와 동일한 상태를 나타내고, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)와 동일한 상태를 나타낸다.
즉, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다. 또한, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다.
다시말하면, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST201)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.
제 2 초기 기간(T0B)에는 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우상태를 유지한다.
따라서, 제 2 초기 기간(T0B)동안 상기 제 1 및 제 2 스테이지(ST202)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 스타트 펄스(Vst)가 로우상태로 변하였기 때문에, 상기 제 1 및 제 2 스테이지(ST202)의 제 1 및 제 8 스위칭소자(Tr1, Tr8)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 및 제 2 스테이지(ST202)의 각 인에이블용 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 인에이블용 노드(Q)에 공급된 제 1 직류 전압원(Vdc1)은 상기 각 인에이블용 노드(Q)에 그대로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 나머지 클럭펄스들이 로우 상태를 유지한다.
여기서, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)으로 계속 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 출력펄스(Vout1)로서 기능한다.
상기 제 1 기간(T1)에 제 1 스테이지(ST201)로부터 출력된 제 1 출력펄스(Vout1)는, 제 3 및 제 4 스테이지(ST203, ST204)에도 입력된다. 구체적으로, 도 14에 도시된 바와 같이, 상기 제 1 출력펄스(Vout1)는 상기 제 3 스테이지(ST203)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자, 그리고 제 4 스테이지(ST204)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자에 입력된다.
따라서, 상기 제 1 기간(T1)에 상기 제 3 및 제 4 스테이지(ST203, ST204)는 동시에 인에이블된다. 이때, 상기 제 3 스테이지(ST203)는 전술한 제 1 초기 기간(T0A)동안의 제 1 스테이지(ST201)와 동일하게 동작하고, 상기 제 4 스테이 지(ST204)는 전술한 제 1 초기 기간(T0A)동안의 제 2 스테이지(ST202)와 동일하게 동작한다.
즉, 상기 제 3 스테이지(ST203)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 제 4 스테이지(ST204)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)동안에는, 도 13에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 클럭펄스(CLK2)는 상기 인에이블된 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)로서 출력한다. 그리고, 이 제 2 출력펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)동안에는, 도 13에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST203)에 공급된 다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 출력펄스(Vout3)로서 출력한다. 그리고, 이 제 3 출력펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
즉, 상기 제 3 출력펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 5 및 제 6 스테이지(ST206)를 동시에 인에이블시킨다.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)동안에는, 도 14에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST204)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 출력펄스(Vout4)로서 출력한다. 그리고, 이 제 4 출력펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
즉, 상기 제 4 출력펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 1 및 제 2 스테이지(ST202)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 출 력펄스(Vout4)는 상기 제 1 스테이지(ST201)에 공급된다. 구체적으로, 상기 제 4 출력펄스(Vout4)는 제 1 스테이지(ST201)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.
상기 제 6 스위칭소자(Tr6)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 제 5 스위칭소자(Tr5)를 통해 출력되는 제 1 교류 전압원(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST201)의 공통 노드(N)가 충전되고, 이 충전된 공통 노드(N)에 게이트단자가 접속된 상기 제 1 스테이지(ST201)의 제 7 스위칭소자(Tr7)가 턴-온된다.
그리고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 그러면, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST201)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST201)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.
요약하면, 상기 제 1 스테이지(ST201)는 상기 제 4 출력펄스(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST201)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 제 1 초기 기간(T0A)에서의 방전 상태를 그대로 유지한다.
한편, 이 제 4 기간(T4)에 상기 제 2 스테이지(ST202)도 상기 제 4 출력펄스(Vout4)를 공급받아 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 출력펄스(Vout4)는 상기 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 4 출력펄스(Vout4)는 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST202)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.
그리고, 제 2 교류 전압원(Vac2)을 공급받는 상기 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 턴-오프상태를 유지한다.
한편, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)의 상태와 동일하다.
즉, 전술한 바와 같이, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되므로, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)도 충전된다.
또한, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 동일하다.
즉, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)가 여전히 방전 상태를 나타내므로, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)도 방전 상태를 나타낸다.
따라서, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202) 의 인에이블용 노드(Q)는 방전 상태를 나타내고, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 1 디스에이블용 노드(QB1)는 충전 상태를 나타내며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 나타낸다.
결국, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 풀업 스위칭소자(Tru)는 턴-오프되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 1 풀다운 스위칭소자(Trd1)는 제 1 턴-온되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 2 풀다운 스위칭소자(Trd2)는 턴-오프된다.
이에 따라, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)는 제 1 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급하고, 상기 제 2 스테이지(ST202)는 제 2 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급한다.
이후, 제 5 기간(T5)에는 인에이블된 제 5 스테이지(ST205)가 제 5 클럭펄스(CLK5)를 제 5 출력펄스(Vout5)로서 출력하고, 이 제 5 출력펄스(Vout5)를 제 5 게이트 라인, 제 7 스테이지, 및 제 8 스테이지에 공급한다.
다음으로, 제 6 기간(T6)에는 인에이블된 제 6 스테이지(ST206)가 제 6 클럭펄스를 제 6 출력펄스(Vout6)로서 출력하고, 이 제 6 출력펄스(Vout6)를 제 6 게이트 라인, 제 3 스테이지(ST203), 및 제 4 스테이지(ST204)에 공급한다.
이와 같은 방식으로 나머지 스테이지들이 동작한다.
이후, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고 제 2 교류 전압원(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST201, ST202, ST203, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 즉, 제 2 프레임에는 각 스테이지(ST201, ST202, ST203, ...)의 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 제 2 풀다운 스위칭소자(Trd2)가 턴-온된다.
이와 같이 구성된 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 또 다른 동작을 설명하면 다음과 같다.
이에 대한 설명은, 도 13 및 도 16을 참조하여 설명하기로 한다.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임동안에는 제 1 교류 전압원(Vac1)이 정극성을 나타내며, 제 2 교류 전압원(Vac2)이 부극성을 나타낸다.
상기 제 1 초기 기간(T0A)동안에는, 도 13에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 및 제 2 스테이지(ST201, ST202)에 입력된다.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 턴-온된다.
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 디스에이블용 노드(QB1)는 방전되고, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프된다. 상기 턴-온된 제 2 스위칭소자(Tr2)는 상기 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.
한편, 상기 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다.
여기서, 상술한 바와 같이, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에는 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr7)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에는 정극성의 제 1 교류 전압원(Vac1)과 부극성의 제 2 직류 전압 원(Vdc2)이 동시에 공급된다.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 스위칭소자들(Tr6, Tr7)의 수가 상기 제 1 교류 전압원(Vac1)을 공급하는 스위칭소자(Tr5)의 수 보다 더 많으므로, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 제 1 디스에이블용 노드(QB1)는 방전된다.
이와 같이, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 즉, 상기 제 1 스테이지(ST201)는 인에이블된다.
한편, 이 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)도 상기 스타트 펄스(Vst)를 공급받아 인에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 턴-온된다.
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 디스에이블용 노드(QB2)는 방전되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.
한편, 상기 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)이 부극성으로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-오프 상태를 유지한다.
이와 같이, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이때, 상기 제 1 스테이지(ST201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)와 상기 제 2 스테이지(ST202)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 서로 전기적으로 연결되어 있기 때문에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)와 동일한 상태를 나타내고, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)와 동일한 상태를 나타낸다.
즉, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다. 또한, 상기 제 2 스테이지(ST202)의 제 1 디스에 이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다.
다시말하면, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST201)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.
제 2 초기 기간(T0B)에는 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우상태를 유지한다.
따라서, 제 2 초기 기간(T0B)동안 상기 제 1 및 제 2 스테이지(ST202)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 스타트 펄스(Vst)가 로우상태로 변하였기 때문에, 상기 제 1 및 제 2 스테이지(ST202)의 제 1 및 제 6 스위칭소자(Tr1, Tr6)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 및 제 2 스테이지(ST202)의 각 인에이블용 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 인에이블용 노드(Q)에 공급된 제 1 직류 전압원(Vdc1)은 상기 각 인에이블용 노드(Q)에 그대로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 나머지 클럭펄스들이 로우 상태를 유지한다.
여기서, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)으로 계속 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 출력펄스(Vout1)로서 기능한다.
상기 제 1 기간(T1)에 제 1 스테이지(ST201)로부터 출력된 제 1 출력펄스(Vout1)는, 제 3 및 제 4 스테이지(ST203, ST204)에도 입력된다. 구체적으로, 도 16에 도시된 바와 같이, 상기 제 1 출력펄스(Vout1)는 상기 제 3 스테이지(ST203)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자, 그리고 제 4 스테이지(ST204)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자에 입력된다.
따라서, 상기 제 1 기간(T1)에 상기 제 3 및 제 4 스테이지(ST203, ST204)는 동시에 인에이블된다. 이때, 상기 제 3 스테이지(ST203)는 전술한 제 1 초기 기 간(T0A)동안의 제 1 스테이지(ST201)와 동일하게 동작하고, 상기 제 4 스테이지(ST204)는 전술한 제 1 초기 기간(T0A)동안의 제 2 스테이지(ST202)와 동일하게 동작한다.
즉, 상기 제 3 스테이지(ST203)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 제 4 스테이지(ST204)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)동안에는, 도 13에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 클럭펄스(CLK2)는 상기 인에이블된 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)로서 출력한다. 그리고, 이 제 2 출력펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)동안에는, 도 13에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST203)에 공급된다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 출력펄스(Vout3)로서 출력한다. 그리고, 이 제 3 출력펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
즉, 상기 제 3 출력펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 5 및 제 6 스테이지(ST205, ST206)를 동시에 인에이블시킨다.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)동안에는, 도 13에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST204)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 출력펄스(Vout4)로서 출력한다. 그리고, 이 제 4 출력펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
즉, 상기 제 4 출력펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 1 및 제 2 스테이지(ST201, ST202)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 출력펄스(Vout4)는 상기 제 1 스테이지(ST201)에 공급된다. 구체적으로, 상기 제 4 출력펄스(Vout4)는 제 1 스테이지(ST201)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 모두 턴-오프된다.
한편, 상기 제 1 교류 전압원(Vac1)에 의해서 상기 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)가 한 프레임동안 턴-온 상태를 유지하므로, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 접속된 제 1 스테이지(ST201)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 인에이블용 노드(Q)의 방전을 가속화한다.
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST201)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.
다시말하면, 상기 제 1 스테이지(ST201)는 상기 제 4 출력펄스(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST201)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 제 1 초기 기간(T0A)에서의 방전 상태를 그대로 유지한다.
한편, 이 제 4 기간(T4)에 상기 제 2 스테이지(ST202)도 상기 제 4 출력펄스(Vout4)를 공급받아 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 출력펄스(Vout4)는 상기 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 4 출력펄스(Vout4)는 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST202)의 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 모두 턴-오프된다.
그리고, 제 2 교류 전압원(Vac2)을 공급받는 상기 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 턴-오프상태를 유지한다.
한편, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)의 상태와 동일하다.
즉, 전술한 바와 같이, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되므로, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)도 충전된다.
또한, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 동일하다.
즉, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)가 여전히 방전 상태를 나타내므로, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)도 방전 상태를 나타낸다.
따라서, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST202)의 인에이블용 노드(Q)는 방전 상태를 나타내고, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 1 디스에이블용 노드(QB1)는 충전 상태를 나타내며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 나타낸 다.
결국, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 풀업 스위칭소자(Tru)는 턴-오프되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 1 풀다운 스위칭소자(Trd1)는 제 1 턴-온되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 2 풀다운 스위칭소자(Trd2)는 턴-오프된다.
이에 따라, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)는 제 1 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급하고, 상기 제 2 스테이지(ST202)는 제 2 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급한다.
이후, 제 5 기간(T5)에는 인에이블된 제 5 스테이지(ST205)가 제 5 클럭펄스(CLK5)를 제 5 출력펄스(Vout5)로서 출력하고, 이 제 5 출력펄스(Vout5)를 제 5 게이트 라인, 제 7 스테이지, 및 제 8 스테이지에 공급한다.
다음으로, 제 6 기간(T6)에는 인에이블된 제 6 스테이지(ST206)가 제 6 클럭펄스를 제 6 출력펄스(Vout6)로서 출력하고, 이 제 6 출력펄스(Vout6)를 제 6 게이트 라인, 제 3 스테이지(ST203), 및 제 4 스테이지(ST204)에 공급한다.
이와 같은 방식으로 나머지 스테이지들이 동작한다.
이후, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고 제 2 교류 전압원(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST201, ST202, ST203, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 즉, 제 2 프레임에는 각 스테이지(ST201, ST202, ST203, ...)의 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 제 2 풀다운 스위칭소자(Trd2)가 턴-온된다.
이하, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.
도 18은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 19는 도 18의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터는, 도 18에 도시된 바와 같이, 다수의 스테이지(ST801, ST802, ST803, ...)를 가진다.
여기서, 각 스테이지(ST801, ST802, ST803, ...)의 구성은 제 5 실시예의 그것과 동일하며, 단지 각 스테이지(ST801, ST802, ST803, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-2 스테이지로부터의 제 2n-2 출력펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+2 스테이지로부터의 제 2n+2 출력펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 출력펄스를 출력하고, 이 제 2n 출력펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다. 또한, 상기 제 2n 스테이지는 상기 제 2n 출력펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 도 18의 제 3 스테이지(ST803) 및 제 4 스테이지(ST804)는 제 2 스테이지(ST802)로부터의 제 2 출력펄스(Vout2)에 응답하여 동시에 인에이블됨과 아울러, 제 6 스테이지(ST806)로부터의 제 6 출력펄스(Vout6)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 4 스테이지(ST804)는 제 4 출력펄스(Vout4)를 출력하고, 이 제 4 출력펄스(Vout4)를 제 5 및 제 6 스테이지(ST205, ST806)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST205, ST806)를 동시에 인에이블시킨다. 또한, 상기 제 4 스테이지(ST804)는 상기 제 4 출력펄스(Vout4)를 제 1 및 제 2 스테이지(ST201, ST802)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST802)를 동시에 디스에이블시킨다.
한편, 제 1 및 제 2 스테이지(ST201, ST802)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
여기서, 상기 각 스테이지(ST801, ST802, ST803, ...)에 구비된 각 노드 제어부(805)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 20은 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
도 20에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스 위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 14에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 2n 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2n-2 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 도 20의 제 3 스테이지(ST803)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 4 스테이지(ST804)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스테이지(ST802)로부터의 제 2 출력펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인에만 공급된다.
예를들어, 제 3 스테이지(ST803)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 출력펄스(Vout3)는, 그리고 상기 제 3 스테이지(ST803)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인에만 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 제 4 스테이지(ST804)에 구비된 풀업 스위칭소자(Tru)로부터 출력 된 제 4 출력펄스(Vout4), 그리고 상기 제 4 스테이지(ST804)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST805), 제 6 스테이지(ST806), 제 1 스테이지(ST801), 및 제 2 스테이지(ST802)에 공급된다.
또한, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 21은 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 21에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 20의 그것들과 동일하다. 그리고, 도 21에 도시된 제 10 및 제 11 스위칭소자(Tr11)는 도 15의 그것들과 동일하다.
또한, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 22는 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 22에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 16에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 2n 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2n-2 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 제 3 스테이지(ST803)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 4 스테이지(ST804)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2 스테이지(ST802)로부터의 제 2 출력펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인에만 공급된다.
예를들어, 제 3 스테이지(ST803)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 출력펄스(Vout3)는, 그리고 상기 제 3 스테이지(ST803)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인에만 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 제 4 스테이지(ST804)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 출력펄스(Vout4), 그리고 상기 제 4 스테이지(ST804)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST805), 제 6 스테이지(ST806), 제 1 스테이지(ST801), 및 제 2 스 테이지(ST802)에 공급된다.
또한, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 23은 도 18의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 23에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 22의 그것들과 동일하다. 그리고, 도 23에 도시된 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 도 15의 그것들과 동일하다.
이하, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 24는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 25는 도 24의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 7 실시예에 따른 쉬프트 레지스터는, 도 24에 도시된 바와 같이, 다수의 스테이지(ST1401, ST1402, ST1403, ...)를 가진다.
여기서, 각 스테이지(ST1401, ST1402, ST1403, ...)의 구성은 제 5 실시예의 그것과 동일하며, 단지 각 스테이지(ST1401, ST1402, ST1403, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.
한편, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터에 공급되는 스타트 펄스와 제 1 클럭펄스(CLK1)는, 도 25에 도시된 바와 같이, 두 펄스폭만큼의 차이를 가지도록 출력된다.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-3 스테이지로부터의 제 2n-3 출력펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+1 스테이지로부터의 제 2n+1 출력펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 출력펄스를 출력하고, 이 제 2n-1 출력펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다. 또한, 상기 제 2n-1 스테이지는 상기 제 2n-1 출력펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 도 24의 제 3 스테이지(ST1403) 및 제 4 스테이지(ST1404)는 제 1 스테이지(ST1401)로부터의 제 1 출력펄스(Vout1)에 응답하여 동시에 인에이블됨과 아울러, 제 5 스테이지(ST1405)로부터의 제 5 출력펄스(Vout5)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 3 스테이지(ST1403)는 제 3 출력펄스(Vout3)를 출력하고, 이 제 3 출력펄스(Vout3)를 제 5 및 제 6 스테이지(ST1405, ST1406)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST1405, ST1406)를 동시에 인에이블시킨 다. 또한, 상기 제 3 스테이지(ST1403)는 상기 제 3 출력펄스(Vout3)를 제 1 및 제 2 스테이지(ST1401, ST1402)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST1401, ST1402)를 동시에 디스에이블시킨다.
한편, 제 1 및 제 2 스테이지(ST1401, ST1402)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
여기서, 상기 각 스테이지(ST1401, ST1402, ST1403, ...)에 구비된 각 노드 제어부(1405)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 26은 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
도 26에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 14에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 도 26의 제 3 스테이지(ST1403)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST1404)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST1405)로부터의 제 5 출력펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소 자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 26의 제 3 스테이지(ST1403)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 출력펄스(Vout3), 그리고 상기 제 3 스테이지(ST1403)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 5 스테이지(ST1405), 제 6 스테이지(ST1406), 제 1 스테이지(ST1401), 및 제 2 스테이지(ST1402)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인에만 공급된다.
예를들어, 도 26의 제 4 스테이지(ST1404)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 출력펄스(Vout4)는, 그리고 상기 제 4 스테이지(ST1404)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프전압원은 제 4 게이트 라인에만 공급된다.
또한, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 27은 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 27에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2) 는, 도 26의 그것들과 동일하다. 그리고, 도 27에 도시된 제 10 및 제 11 스위칭소자(Tr10, Tr11)는 도 15의 그것들과 동일하다.
또한, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 28은 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 28에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 16에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 도 28의 제 3 스테이지(ST1403)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST1404)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST1405)로부터의 제 5 출력펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 28의 제 3 스테이지(ST1403)에 구비된 풀업 스위칭소자(Tru)로 부터 출력된 제 3 출력펄스(Vout3), 그리고 상기 제 3 스테이지(ST1403)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 5 스테이지(ST1405), 제 6 스테이지(ST1406), 제 1 스테이지(ST1401), 및 제 2 스테이지(ST1402)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인에만 공급된다.
예를들어, 도 28의 제 4 스테이지(ST1404)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 출력펄스(Vout4)는, 그리고 상기 제 4 스테이지(ST1404)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인에만 공급된다.
또한, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 29는 도 24의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 29에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 28의 그것들과 동일하다. 그리고, 도 29에 도시된 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 도 15의 그것들과 동일하다.
단, 제 2n-1 및 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+1 스테이지로부터의 제 2n+1 출력펄스에 응답하여 동작한다.
예를들어, 도 29의 제 3 및 제 4 스테이지(ST1403, ST1404)에 구비된 제 8 스위칭소자(Tr8)는 제 5 스테이지(ST1405)로부터의 제 5 출력펄스(Vout5)에 응답하여 동작한다.
이하, 본 발명의 제 8 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 30은 본 발명의 제 8 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 31은 도 30의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 8 실시예에 따른 쉬프트 레지스터는, 도 30에 도시된 바와 같이, 다수의 스테이지(ST2001, ST2002, ST2003, ...)를 가진다.
여기서, 각 스테이지(ST2001, ST2002, ST2003, ...)의 구성은 제 5 실시예의 그것과 동일하며, 단지 각 스테이지(ST2001, ST2002, ST2003, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 8 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-2 스테이지로부터의 제 2n-2 출력펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+1 스테이지로부터의 제 2n+1 출력펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 출력펄스를 출력하고, 이 제 2n-1 출력펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 출력펄스를 출력하고, 이 제 2n 출력펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.
예를들어, 도 30의 제 3 스테이지(ST2003) 및 제 4 스테이지(ST2004)는 제 2 스테이지(ST2002)로부터의 제 2 출력펄스(Vout2)에 응답하여 동시에 인에이블됨과 아울러, 제 5 스테이지(ST2005)로부터의 제 5 출력펄스(Vout5)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 3 스테이지(ST2003)는 제 3 출력펄스(Vout3)를 출력하고, 이 제 3 출력펄스(Vout3)를 제 1 및 제 2 스테이지(ST2001, ST2002)에 공급함으로써, 상기 제 1 및 제 2 스테이지(ST2002)를 동시에 디스에이블시킨다.
그리고, 상기 인에이블된 제 4 스테이지(ST2004)는 제 4 출력펄스(Vout4)를 출력하고, 이 제 4 출력펄스(Vout4)를 제 5 및 제 6 스테이지(ST2005, ST2006)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST2005, ST2006)를 동시에 인에이블시킨다.
한편, 제 1 및 제 2 스테이지(ST2001, ST2002)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
여기서, 상기 각 스테이지(ST2001, ST2002, ST2003, ...)에 구비된 각 노드 제어부(2005)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 32는 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
도 32에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 14에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 2n 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2n-2 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 도 32의 제 3 스테이지(ST2003)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 4 스테이지(ST2004)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스테이지(ST2002)로부터의 제 2 출력펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 도 32의 제 3 스테이지(ST2003)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST2004)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST2005)로부터의 제 5 출력펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출 력펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 32의 제 3 스테이지(ST2003)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 출력펄스(Vout3), 그리고 상기 제 3 스테이지(ST2003)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 1 스테이지(ST2001), 및 제 2 스테이지(ST2002)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 및 제 2n+2 스테이지에 공급된다.
예를들어, 도 32의 제 4 스테이지(ST2004)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 출력펄스(Vout4), 그리고 상기 제 4 스테이지(ST2004)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST2005), 및 제 6 스테이지(ST2006)에 공급된다.
또한, 본 발명의 제 8 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 33은 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 33에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스 위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 32의 그것들과 동일하다. 그리고, 도 33에 도시된 제 10 및 제 11 스위칭소자(Tr10, Tr11)는 도 15의 그것들과 동일하다.
또한, 본 발명의 제 8 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 34는 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 34에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 16에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 2n 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2n-2 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 도 34의 제 3 스테이지(ST2003)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 4 스테이지(ST2004)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2 스테이지(ST2002)로부터의 제 2 출력펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 출력펄스에 응답하여 동작한다.
예를들어, 도 34의 제 3 스테이지(ST2003)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST2004)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST2005)로부터의 제 5 출력펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 34의 제 3 스테이지(ST2003)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 출력펄스(Vout3), 그리고 상기 제 3 스테이지(ST2003)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프전압원은 제 3 게이트 라인, 제 1 스테이지(ST2001), 및 제 2 스테이지(ST2002)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 출력펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 및 제 2n+2 스테이지에 공급된다.
예를들어, 도 34의 제 4 스테이지(ST2004)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 출력펄스(Vout4), 그리고 상기 제 4 스테이지(ST2004)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST2005), 및 제 6 스테이지(ST2006)에 공급된다.
또한, 본 발명의 제 8 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이 지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 35는 도 30의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 35에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 34의 그것들과 동일하다. 그리고, 도 35에 도시된 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 도 15의 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8) 및 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+1 스테이지로부터의 제 2n+1 출력펄스에 응답하여 동작한다.
예를들어, 도 35의 제 3 스테이지(ST2003)에 구비된 제 8 스위칭소자(Tr8) 및 제 4 스테이지(ST2004)에 구비된 제 8 스위칭소자(Tr8)는 상기 제 5 스테이지(ST2005)로부터의 제 5 출력펄스(Vout5)에 응답하여 동작한다.
이하, 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.
도 36은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 9 실시예에 따른 쉬프트 레지스터는 다수의 스테이지(ST2601, ST2602, ST2603, ...)를 가지는데, 도 36은 그 스테이지들 중 제 1 내지 제 3 스테이지(ST2601 내지 ST2603)를 나타낸 도면이다.
도 36에 도시된 바와 같이, 각 스테이지(ST2601, ST2602, ST2603, ...)는 인 에이블용 노드(Q), 상기 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Tru), 제 1 디스에이블용 노드(QB1), 상기 제 1 디스에이블용 노드(QB1)에 접속된 제 1 풀다운 스위칭소자(Trd1), 제 2 디스에이블용 노드(QB2), 상기 제 2 디스에이블용 노드(QB2)에 접속된 제 2 풀다운 스위칭소자(Trd2), 제 3 디스에이블용 노드(QB3), 및 상기 제 3 디스에이블용 노드(QB3)에 접속된 제 3 풀다운 스위칭소자(Trd3)를 포함한다.
여기서, 제 2n-3 스테이지에 구비된 노드 제어부(2605)는 상기 제 2n-3 스테이지에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2n-2 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2n-2 스테이지에 구비된 노드 제어부(2605)는 제 2n-2 스테이지에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2n-1 스테이지에 구비된 노드 제어부(2605)는 제 2n-1 스테이지에 구비된 인에이블용 노드(Q) 및 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2n-2 스테이지에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2n-3 스테이지에 구비된 제 3 디스에이블용 노 드(Q)의 충전/방전 상태를 제어한다.
예를들어, 도 36의 제 1 스테이지(ST2601)는 제 1 스테이지(ST2601)에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2 스테이지(ST2602)에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 3 스테이지(ST2603)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2 스테이지(ST2602)에 구비된 노드 제어부(2605)는 제 2 스테이지(ST2602)에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 1 스테이지(ST2601)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 3 스테이지(ST2603)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
그리고, 상기 제 3 스테이지(ST2603)에 구비된 노드 제어부(2605)는 제 3 스테이지(ST2603)에 구비된 인에이블용 노드(Q) 및 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 1 스테이지(ST2601)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2 스테이지(ST2602)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.
이와 같이 3개의 스테이지가 하나의 블록을 이루며, 이 블록내의 각 스테이지(ST2601, ST2602, ST2603, ...)는 3상의 교류 전압원을 공급받는다.
즉, 제 2n-3 프레임에는 제 2n-3 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-2 및 제 2n-1 스테이지에 구비된 각 노드 제어부(2605)가 제 2 교류 전압원(Vac2)을 공급받는다.
그리고, 제 2n-2 프레임에는 제 2n-2 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-3 및 제 2n-1 스테이지가 제 2 교류 전압원(Vac2)을 공급받는다.
그리고, 제 2n-1 프레임에는 제 2n-1 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-3 및 제 2n-2 스테이지가 제 2 교류 전압원(Vac2)을 공급받는다.
이와 같이 구성된 본 발명의 제 9 실시예에 따른 쉬프트 레지스터에서, 각 스테이지(ST2601, ST2602, ST2603, ...)는 전술한 제 5 실시예의 회로 구성들 중 어느 하나를 구비할 수 있다.
한편, 도 14 및 도 16에 도시된 제 1 스위칭소자(Tr1)는 다음과 같이 변경할 수 있다.
도 37은 도 14 및 도 16에 도시된 제 1 스위칭소자의 다른 회로구성을 나타낸 도면이다.
먼저, 도 14 및 도 16에 도시된 제 1 스위칭소자(Tr1)는, 도 37의 (a)에 도시된 바와 같이, 다이오드 구성을 가질 수 있다. 이와 같이 구성된 제 1 스위칭소자(Tr1)(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스 또는 전단 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드(Q)를 상기 스타트 펄스 또는 상기 게이트 온전압으로 충전시킨다.
도 37의 (a)에 도시된 제 1 단자(511)는 도 14에 도시된 제 8 스위칭소 자(Tr8)의 게이트단자(또는, 도 16에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자는 인에이블용 노드(Q)에 접속된다. 이와 같이 구성할 경우, 본 발명에서 제 1 직류 전압원(Vdc1)은 필요하지 않다.
그리고, 도 14 및 도 16에 도시된 제 1 스위칭소자(Tr1)는, 도 37의 (b)에 도시된 바와 같이, 직렬로 접속된 제 A 및 제 B 스위칭소자(TrA, TrB)로 구성될 수 있다.
여기서, 상기 제 A 스위칭소자(TrA)는 상술한 다이오드 구성을 가지며, 상기 B 스위칭소자(TrB)의 드레인단자는 상기 제 A 스위칭소자(TrA)의 소스단자에 접속된다.
이 제 A 스위칭소자(TrA)의 게이트단자 및 드레인단자에는 타이밍 콘트롤러로부터의 스타트 펄스(Vst) 또는 전단 스테이지로부터의 출력펄스가 공급된다. 그리고, 제 B 스위칭소자(TrB)의 게이트단자에는 상기 제 A 스위칭소자(TrA)에 공급되는 스타트 펄스 또는 상기 출력펄스에 동기된 클럭펄스가 공급된다.
이와 같이 이루어진 제 1 스위칭소자(Tr1)는 스타트 펄스 및 클럭펄스, 또는 출력펄스 및 클럭펄스에 응답하여 인에이블용 노드(Q)를 상기 스타트 펄스 또는 출력펄스로 충전시킨다.
도 37의 (b)에 도시된 제 1 단자(521)는 도 14에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 16에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자(522)는 인에이블용 노드(Q)에 접속된다. 이와 같이 구성할 경우, 본 발명에서 제 1 직류 전압원(Vdc1)(Vdc1)은 필요하지 않다. 한편, 상기 제 1 단자(521) 대신에 제 3 단자(523)가 상기 제 8 스위칭소자(Tr8)의 게이트단자(또는, 제 6 스위칭소자(Tr6)의 게이트단자)에 접속될 수 있다.
그리고, 도 14 및 도 16에 도시된 제 1 스위칭소자(Tr1)는, 도 37의 (c)에 도시된 바와 같이, 병렬로 접속된 제 A 및 제 B 스위칭소자(TrA, TrB)로 구성될 수 있다.
여기서, 제 A 스위칭소자(TrA)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst) 또는 전단 스테이지로부터의 출력펄스에 응답하여 제 1 직류 전압원(Vdc1)을 출력한다. 그리고, 제 B 스위칭소자(TrB)는 클럭펄스에 응답하여 상기 제 1 직류 전압원(Vdc1)을 출력한다. 상기 제 A 스위칭소자(TrA)의 드레인단자는 상기 제 B 스위칭소자(TrB)의 드레인단자와 서로 연결되며, 제 A 스위칭소자(TrA)의 소스단자는 상기 제 B 스위칭소자(TrB)의 소스단자와 서로 연결된다. 상기 클럭펄스는 상기 스타트 펄스(Vst) 또는 출력펄스에 동기된다.
도 37의 (c)에 도시된 제 1 단자(531)는 도 14에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 16에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자(532)는 인에이블용 노드(Q)에 접속된다. 한편, 상기 제 1 단자(531) 대신에 제 3 단자(533)가 상기 제 8 스위칭소자(Tr8)의 게이트단자(또는, 제 6 스위칭소자(Tr6)의 게이트단자)에 접속될 수 있다.
한편, 본 발명의 제 5 내지 제 9 실시예에 따른 게이트 구동회로에서, 제 1 및 제 2 교류 전압원(Vac1, Vac2)은 도 10 및 도 11을 통해서 설명한 제 1 및 제 2 공급전압원(VDD1, VDD2)과 동일한 주기를 갖는다. 즉, 제 1 교류 전압원(Vac1)은 제 1 공급전압원(VDD1)과 동일한 주기를 가지며, 제 2 교류 전압원(Vac2)은 상기 제 2 공급전압원(VDD2)과 동일한 주기를 갖는다.
도 38은 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 39는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 10 실시예에 따른 쉬프트 레지스터는, 도 38에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(ST201 내지 ST20n+1) 및 하나의 더미 스테이지(ST20n+1)로 구성된다. 여기서, 각 스테이지들(ST201 내지 ST20n+1)은 하나씩의 출력펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(ST201)부터 더미 스테이지(ST20n+1)까지 차례로 출력펄스를 출력한다. 여기서, 상기 더미 스테이지(ST20n+1)를 제외한 나머지 스테이지들(ST201 내지 ST20n)로부터 출력된 출력펄스들(Vout1 내지 Voutn)은 액정패널의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
즉, 먼저, 제 1 스테이지(ST201)가 제 1 출력펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST202)가 제 2 출력펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(ST203)가 제 3 출력펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(ST20n)가 제 n 출력펄스(Voutn)를 출력한다. 한편, 상기 제 n 스테이지(ST20n)가 제 n 출력펄스(Voutn)를 출력한 후, 더미 스테이지(ST20n+1)가 제 n+1 출력펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(ST20n+1)로부터 출력된 제 n+1 출력펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(ST20n)에만 공급된다. 또한, 상기 각 스테이지(ST201 내지 ST20n+1)는 상기 출력펄스를 출력하는 기간을 제외한 나머지 기간에는 오프전압원을 출력한다. 이 오프전압원에 의해서 상기 각 게이트 라인은 방전상태를 유지한다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST201 내지 ST20n+1)는, 도 39에 도시된 바와 같이, 제 1 직류 전압원(Vdc1) 및 제 2 직류 전압원(Vdc2)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK4) 중 한 개의 클럭펄스를 인가받는다. 상기 제 1 직류 전압원(Vdc1)은 정극성의 전압원을 의미하며, 상기 제 2 직류 전압원(Vdc2)은 부극성의 전압원을 의미한다. 여기서, 상기 각 스테이지들(ST201 내지 ST20n+1)은 상기 제 1 직류 전압원(Vdc1) 대신에 전단 스테이지로부터의 출력펄스를 공급받을 수도 있다.
또한, 각 스테이지들(ST201 내지 ST20n+1)은 제 1 교류 전압원(Vac1) 및 제 2 교류 전압원(Vac2)을 공급받는다. 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)은 프레임 단위로 정극성의 전압원 및 부극성의 전압원을 교대로 갖는 교류 신호인데, 상기 제 1 교류 전압원(Vac1)과 상기 제 2 교류 전압원(Vac2)은 서로 반대의 위상을 갖는다. 즉, 동일 프레임 기간에 상기 제 1 교류 전압원(Vac1)이 정극성의 전압원을 나타내면, 상기 제 2 교류 전압원(Vac2)은 부극성의 전압원을 나타낸다.
여기서, 상기 스테이지들(ST201 내지 ST20n+1) 중 가장 상측에 위치한 제 1 스테이지(ST201)는, 상기 제 1 직류 전압원(Vdc1), 제 2 직류 전압원(Vdc2), 제 1 교류 전압원(Vac1), 제 2 교류 전압원(Vac2), 및 상기 제 1 내지 제 4 클럭펄스 들(CLK1 내지 CLK4) 중 한 개의 클럭펄스 외에도 스타트 펄스(Vst)를 공급받는다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.
한편, 상기 스타트 펄스(Vst)는 상기 클럭펄스보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(Vst)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(Vst)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(Vst)가 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들이 차례로 출력된다.
이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.
여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이때는, 상기 클럭펄스들(CLK1 내지 CLk4) 중 제 4 클럭펄 스(CLK4)가 가장 먼저 출력된다.
이와 같은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 각각은 일정한 주기를 가지고 계속적으로 출력된다. 따라서, 상기와 같이 네 개의 클럭펄스(CLK1 내지 CLK4)를 사용할 경우, 제 1 내지 제 4 스테이지(ST201 내지 ST204)는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 출력펄스로서 출력한다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는, 상술한 바와 같이, 한 클럭펄스씩 위상지연되어 있기 때문에, 상기 제 1 내지 제 4 스테이지(ST204)로부터 출력되는 각 출력펄스(Vout1 내지 Vout4)도 서로 한 클럭펄스폭씩 위상지연되어 출력된다. 즉, 상기 출력펄스(Vout1 내지 Vout4)는 순차적으로 출력된다. 그리고, 제 5 스테이지는 다시 상기 제 1 클럭펄스(CLK1)를 출력펄스로서 출력한다. 이때, 제 5 스테이지가 출력하는 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST201)로부터 출력된 제 1 클럭펄스(CLK1)로부터 한 주기 지연된 펄스이다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 5개 이상의 클럭펄스들을 사용할 수도 있다.
이와 같이 구성된 본 발명의 제 10 실시예에 따른 쉬프트 레지스터에서, 각 스테이지(ST201 내지 ST20n+1)는 전단 스테이지로부터의 출력펄스에 응답하여 인에 이블되고, 다음단 스테이지로부터의 출력펄스에 응답하여 디스에이블된다.
예를들어, 제 2 스테이지(ST202)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 의해 인에이블되고, 제 3 스테이지(ST203)로부터의 제 3 출력펄스(Vout3)에 의해 디스에이블된다. 여기서, 상기 인에이블된 제 2 스테이지(ST202)는 자신에게 공급되는 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)로서 제 2 게이트 라인에 공급한다.
이와 같이 구성된 본 발명의 쉬프트 레지스터에서, 각 스테이지(ST201 내지 ST20n+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 40은 도 38에 도시된 제 2 스테이지의 회로구성을 나타낸 도면이다.
각 스테이지(ST201 내지 ST20n+1)는 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)의 논리상태를 제어하는 노드 제어부(255)와; 상기 인에이블용 노드(Q)의 논리상태에 따라 출력펄스를 출력하고 이 출력펄스를 해당 게이트 라인에 공급하여 상기 게이트 라인을 구동시키는 풀업 스위칭소자(Tru)와; 그리고, 외부로부터의 제어신호에 따라 오프 전압원을 출력하고 이를 해당 게이트 라인에 공급하여 상기 게이트 라인의 구동을 오프시키는 풀다운 스위칭소자(Trd)를 포함한다.
여기서, 각 스테이지(ST201 내지 ST20n+1)의 인에이블 기간과 디스에이블 기간에 각 스테이지(ST201 내지 ST20n+1)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)는 서로 다른 논리상태를 유지한다.
즉, 상기 인에이블 기간에 상기 인에이블용 노드(Q)는 충전(하이논리상태)되 고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 방전(로우논리상태)된다. 반면, 상기 디스에이블 기간에 상기 인에이블용 노드(Q)는 방전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2) 중 어느 하나가 충전되고 나머지 하나가 방전된다.
이 디스에이블 기간에 상기 제 1 디스에이블용 노드(QB1)와 제 2 디스에이블용 노드(QB2)는 프레임 단위로 교대로 충전된다. 즉, 제 1 프레임의 디스에이블 기간에 상기 제 1 디스에이블용 노드(QB1)가 충전되고 제 2 디스에이블용 노드(QB2)가 방전된다면, 제 2 프레임의 디스에이블 기간에는 제 1 디스에이블용 노드(QB1)가 방전되고 제 2 디스에이블용 노드(QB2)가 충전된다.
한편, 상술한 바와 같이, 각 스테이지(ST201 내지 ST20n+1)에 구비된 풀다운 스위칭소자(Trd)에는 제어신호가 공급되는데, 상기 제어신호는 다음단 스테이지로부터의 출력펄스일 수도 있으며, 또한 상기 다음단 스테이지로부터의 출력펄스에 동기된 클럭펄스일 수도 있다.
예를들어, 도 40에 도시된 바와 같이, 제 2 스테이지(ST202)에 구비된 풀다운 스위칭소자(Trd)는 제 3 스테이지(ST203)로부터의 제 3 출력펄스(Vout3)를 공급받을 수도 있으며, 또는 상기 제 3 출력펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3)를 공급받을 수도 있다.
이 제 2 스테이지(ST202)에 구비된 풀다운 스위칭소자(Trd)는 자신의 게이트단자에 공급된 제 3 출력펄스(Vout3)(또는 제 3 클럭펄스(CLK3))에 응답하여, 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 제 3 게이트 라인에 공급한다.
이와 같이 본 발명의 제 10 실시예에 따른 쉬프트 레지스터에서, 각 스테이 지(ST201 내지 ST20n+1)는 하나의 풀다운 스위칭소자(Trd)를 구비하여 해당 게이트 라인의 구동을 오프시킬 수 있다. 따라서, 본 발명의 제 10 실시예에 따른 쉬프트 레지스터는 종래에 비하여 좀 더 적은 수의 스위칭소자를 사용할 수 있다.
여기서, 각 스테이지(ST201 내지 ST20n+1)에 구비된 회로 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 41은 도 39에 도시된 제 2 스테이지(ST202)의 회로구성을 나타낸 도면이다.
각 스테이지(ST201 내지 ST20n+1)는 제 1 내지 제 14 스위칭소자(Tr1 내지 Tr14), 풀업 스위칭소자(Tru), 및 풀다운 스위칭소자(Trd)를 포함한다.
상기 제 1 스위칭소자(Tr1)는 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 상기 출력펄스로 충전시킨다.
예를들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 상기 제 1 출력펄스(Vout1)로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 제 1 스테이지(ST201)에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속된다.
상기 제 2 스위칭소자(Tr2)는 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 3 스위칭소자(Tr3)는 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 4 스위칭소자(Tr4)는 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)는 제 3 스테이지(ST203)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 3 스테이지(ST203)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 5 스위칭소자(Tr5)는 상기 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 제 1 공통노드(N1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 5 스위칭소자(Tr5)는 상기 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)에 접속된다.
상기 제 6 스위칭소자(Tr6)는 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 출력펄스에 응답하여 자신이 속한 스테이지의 제 1 공통노드(N1)를 제 2 직 류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 충전된 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 7 스위칭소자(Tr7)는 자신이 속한 스테이지의 제 1 공통노드(N1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 8 스위칭소자(Tr8)는 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 출력펄스에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 충전된 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 9 스위칭소자(Tr9)는 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 9 스위칭소자(Tr9)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 2 스테 이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 10 스위칭소자(Tr10)는 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 제 2 공통노드(N2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 10 스위칭소자(Tr10)는 상기 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)에 접속된다.
상기 제 11 스위칭소자(Tr11)는 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 출력펄스에 응답하여 자신이 속한 스테이지의 제 2 공통노드(N2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 충전된 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 12 스위칭소자(Tr12)는 자신이 속한 스테이지의 제 2 공통노드(N2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 12 스위칭소자(Tr12)는 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속된다.
상기 제 13 스위칭소자(Tr13)는 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 출력펄스에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 13 스위칭소자(Tr13)는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 충전된 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 14 스위칭소자(Tr14)는 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 제 14 스위칭소자(Tr14)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 풀업 스위칭소자(Tru)는 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 출력펄스에 응답하여 해당 클럭펄스를 출력펄스로서 출력하고, 이 출력펄스를 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다. 이때, 상기 전단 스테이지에 공급된 출력펄스는 상기 전단 스테이지를 디스에이블시키기 위한 신호로서 기능하고, 상기 다음단 스테이지에 공급된 출력펄스는 상기 다음단 스테 이지를 인에이블시키기 위한 스타트 펄스(Vst)로 기능한다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)는 인에이블용 노드(Q)에 충전된 제 1 출력펄스(Vout1)에 응답하여 인에이블된다. 그리고, 이 인에이블된 제 2 스테이지(ST202)는 제 2 클럭펄스(CLK2)(CLK3)를 제 2 출력펄스(Vout2)로서 출력하고, 이 제 2 출력펄스(Vout2)를 제 2 게이트 라인, 제 1 스테이지(ST201), 및 제 3 스테이지(ST203)에 공급한다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)의 게이트단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 2 게이트 라인, 제 1 스테이지(ST201), 및 제 3 스테이지(ST203)에 접속된다.
상기 풀다운 스위칭소자(Trd)는 다음단 스테이지로부터의 출력펄스(또는, 상기 출력펄스에 동기된 클럭펄스)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하고, 이 오프 전압원을 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다.
예를 들어, 도 41의 제 2 스테이지(ST202)에 구비된 풀다운 스위칭소자(Trd)는 제 3 스테이지(ST203)로부터의 제 3 출력펄스(Vout3)(또는, 상기 제 3 출력펄스(Vout3)에 동기된 제 3 클럭펄스(CLK3))에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 2 게이트 라인, 제 1 스테이지(ST201), 및 제 3 스테이지(ST203)에 공급한다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 풀다운 스위칭소자(Trd)의 게이트단자는 상기 제 3 스테이지(ST203)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 게이트 라인, 제 1 스테이지(ST201), 및, 제 3 스테이지(ST203)에 접속된다.
한편, 상기 각 스테이지(ST201 내지 ST20n+1)는 제 15 및 제 16 스위칭소자(Tr15, Tr16)를 더 포함하여 구성될 수도 있다.
도 42는 도 39에 도시된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
상기 제 15 스위칭소자(Tr15)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 자신이 속한 스테이지의 제 1 공통노드(N1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 42의 제 2 스테이지(ST202)에 구비된 제 15 스위칭소자(Tr15)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 15 스위칭소자(Tr15)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 1 공통노드(N1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 16 스위칭소자(Tr16)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 자신이 속한 스테이지의 제 2 공통노드(N2)를 제 2 직류 전압원(Vdc2) 으로 방전시킨다.
예를 들어, 도 42의 제 2 스테이지(ST202)에 구비된 제 16 스위칭소자(Tr16)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 16 스위칭소자(Tr16)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 2 공통노드(N2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 이와 같이 구성된 각 스테이지(ST201 내지 ST20n+1)는 제 17 및 제 18 스위칭소자(Tr17, Tr18)를 더 포함하여 구성될 수도 있다.
도 43은 도 39에 도시된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
상기 제 17 스위칭소자(Tr17)는 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 43의 제 2 스테이지(ST202)에 구비된 제 17 스위칭소자(Tr17)는 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 17 스위칭소자(Tr17)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레 인단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 18 스위칭소자(Tr18)는 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 43의 제 2 스테이지(ST202)에 구비된 제 18 스위칭소자(Tr18)는 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 18 스위칭소자(Tr18)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 1 스테이지(ST201), 제 3 내지 제 n 스테이지(ST203 내지 ST20n), 그리고 더미 스테이지(ST20n+1)에 구비된 각 스위칭소자도 상술한 바와 같은 방식으로 동작한다.
단, 제 1 스테이지(ST201)의 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 1, 제 9, 및 제 14 스위칭소자(Tr14)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 의해 인에이블된다.
또한, 상기 더미 스테이지(ST20n+1)의 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(ST20n+1)에 구비된 제 4 스위칭소자(Tr4) 및 풀다운 스위칭소자(Trd)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 더미 스테이지(ST20n+1)는 상기 스타트 펄스(Vst)에 의해 디스에이블된다.
이와 같이 구성된 본 발명의 제 10 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 44는 도 38의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면으로서, 상기 제 1 내지 제 3 스테이지는 도 43의 회로 구성을 갖는다.
먼저, 제 1 프레임에서의 초기 기간(T0)의 동작을 설명하면 다음과 같다.
상기 초기 기간(T0)동안에는, 도 39에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST201)에 입력된다. 구체적으로, 도 44에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 9 스위칭소자(Tr9)의 게이트단자, 및 제 14 스위칭소자(Tr14)의 게이트단자에 공급된다.
또한, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 15 스위칭소자(Tr15)의 게이트단자 및 제 16 스위칭소자(Tr16)의 게이트단자에 공급된다.
이에 따라, 상기 제 1, 제 9, 제 14, 제 15, 및 제 16 스위칭소자(Tr1, Tr9, Tr14, Tr15, Tr16)가 턴-온된다.
그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 스타트 펄스(Vst)가 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 6, 제 8, 제 11, 및 제 13 스위칭소자(Tr6, Tr8, Tr11, Tr13)와 풀업 스위칭소자(Tru)가 턴-온된다.
한편, 제 1 프레임 기간동안 상기 제 1 교류 전압원(Vac1)은 정극성으로 유지되고, 상기 제 2 교류 전압원(Vac2)은 부극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 5 및 제 17 스위칭소자(Tr5, Tr17)는 제 1 프레임 기간동안 턴-온 상태를 유지하고, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 10 및 제 18 스위칭소자(Tr10, Tr18)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.
여기서, 상기 턴-온된 제 6 및 제 15 스위칭소자(Tr6, Tr15)를 통해 출력된 제 2 직류 전압원(Vdc2)과, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 출력된 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 공통노드(N1)에 공급된다. 즉, 상기 제 1 공통노드(N1)에는 부극성의 제 2 직류 전압원(Vdc2)과 정극성의 제 1 교류 전압원(Vac1)이 동시에 인가된다. 이때, 상기 제 1 공통노드(N1)에 제 2 직류 전압원(Vdc2)을 공급하는 스위칭소자(Tr6, Tr15)의 수가 상기 제 1 공통노드(N1)에 제 1 교류 전압원(Vac1)을 공급하는 스위칭소자(Tr5)의 수보다 많기 때문에, 상기 제 1 공통노드(N1)는 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상 기 제 1 스테이지(ST201)의 제 1 공통노드(N1)는 방전되며, 이 방전된 제 1 공통노드(N1)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)는 턴-오프된다.
그리고, 이 초기 기간(T0)에 상기 제 10 스위칭소자(Tr10)는 턴-오프 상태이고 상기 제 11 및 제 16 스위칭소자(Tr11, Tr16)는 턴-온 상태이므로, 제 2 공통노드(N2)는 상기 턴-온된 제 11 및 제 16 스위칭소자(Tr11, Tr16)를 통해 공급되는 제 2 직류 전압원(Vdc2)에 의해서 방전된다. 이 방전된 제 2 공통노드(N2)에 게이트단자가 접속된 제 12 스위칭소자(Tr12)는 턴-오프된다.
또한, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 1 디스에이블용 노드(QB1)가 방전되며, 이 방전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2)는 턴-오프된다.
또한, 상기 턴-온된 제 14 및 제 17 스위칭소자(Tr14, Tr17)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 디스에이블용 노드(QB2)가 방전되며, 이 방전된 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3)가 턴-오프된다.
이와 같이, 상기 초기 기간(T0)동안에는, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 스타트 펄스(Vst)로 충전되고, 상기 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전됨으로써, 상기 제 1 스테이 지(ST201)가 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
상기 제 1 기간(T1)동안에는 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
따라서, 상기 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST201)의 제 1, 제 9, 제 14, 제 15, 및 제 16 스위칭소자(Tr1, Tr9, Tr14, Tr15, Tr16)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 하이 상태의 스타트 펄스(Vst)로 계속 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 스타트 펄스(Vst)는 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 출력펄스(Vout1)로서 기능한다.
또한, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST201)로부터 출력된 제 1 출력펄스(Vout1)는 제 2 스테이지(ST202)에도 공급된다. 구체적으로, 상기 제 1 출력펄스(Vout1)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 9 스위칭소자(Tr9)의 게이트단자, 제 14 스위칭소자(Tr14)의 게이트단자, 제 15 스위칭소자(Tr15)의 게이트단자, 및 제 16 스위칭소자(Tr16)의 게이트단자에 입력된다.
이에 따라, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST202)는, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST201)가 인에이블되듯이, 인에이블된다.
다음으로, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 39에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 기간(T2)에는, 상기 인에이블된 제 2 스테이지(ST202)가 상기 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)로서 출력하고, 이 제 2 출력펄스(Vout2)를 제 3 게이트 라인, 제 3 스테이지(ST203), 및 제 1 스테이지(ST201)에 공급한다.
따라서, 상기 제 3 스테이지(ST203)는 인에이블되고, 상기 제 1 스테이지(ST201)는 디스에이블된다.
여기서, 상기 제 1 스테이지(ST201)의 디스에이블 과정을 좀 더 구체적으로 설명하념 다음과 같다.
즉, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST202)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST201)의 제 4 스위칭소자(Tr4) 및 풀다운 스위칭소자(Trd)에 공급된다. 즉, 상기 제 2 출력펄스(Vout2)는 상기 제 4 스위칭소 자(Tr4)의 게이트단자와 상기 풀다운 스위칭소자(Trd)의 게이트단자에 공급된다.
이에 따라, 상기 제 4 스위칭소자(Tr4) 및 상기 풀다운 스위칭소자(Trd)는 턴-온된다.
그러면, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)가 방전되고, 이 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 6, 제 8, 제 11, 및 제 13 스위칭소자(Tr6, Tr8, Tr11, Tr13)가 턴-오프된다.
또한, 이 제 2 기간(T2)에 스타트 펄스(Vst)는 로우 상태를 유지하므로, 이 스타트 펄스(Vst)를 공급받는 제 1 스테이지(ST201)의 제 1, 제 9, 제 14, 제 15, 및 제 16 스위칭소자(Tr1, Tr9 Tr14, Tr15, Tr16)도 턴-오프 상태이다.
여기서, 상기 제 6 및 제 15 스위칭소자(Tr6, Tr15)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST201)의 제 1 공통노드(N1)에는 턴-온 상태인 제 5 스위칭소자(Tr5)를 통해 출력된 제 1 교류 전압원(Vac1)이 공급된다. 따라서, 상기 제 1 스테이지(ST201)의 제 1 공통노드(N1)는 충전되고, 이 충전된 제 1 공통노드(N1)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)는 턴-온된다.
그리고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2)가 턴-온된다.
그리고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)의 방전이 더욱 가속화된다.
그리고, 상기 제 1 스테이지(ST201)의 제 11 및 제 16 스위칭소자(Tr11, Tr16)가 턴-오프됨에 따라 상기 제 1 스테이지(ST201)의 제 2 공통노드(N2)는 플로팅 상태가 되므로, 이 제 2 공통노드(N2)는 이전 기간에 공급되었던 제 2 직류 전압원(Vdc2)으로 유지된다. 즉, 이 제 2 공통노드(N2)는 방전 상태로 유지된다.
한편, 이 기간에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 턴-온된 제 17 스위칭소자(Tr17)를 통해 공급되는 제 2 직류 전압원(Vdc2)에 의해 방전 상태로 유지된다.
이와 같이, 상기 제 2 기간(T2)에는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다.
또한, 상기 제 2 기간(T2)에는, 제 2 스테이지(ST202)로부터의 제 2 출력펄스(Vout2)에 응답하여 상기 제 1 스테이지(ST201)의 풀다운 스위칭소자(Trd)가 턴-온된다. 상기 턴-온된 풀다운 스위칭소자(Trd)는 제 2 직류 전압원(Vdc2)을 오프 전압원으로 제 2 게이트 라인에 공급한다.
이후 기간에 나머지 스테이지들(ST201 내지 ST20n+1)도 상술한 바와 같은 방식으로 동작한다.
그리고, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고, 제 2 교류 전압원(Vac2)이 정극성으로 유지된다. 따라서, 상기 제 2 프레임 기간동안에는 상기 제 1 교류 전압원(Vac1)을 공급받는 제 5 및 제 17 스위칭소자(Tr5, Tr17)가 턴-오프 상태를 유지하고, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 10 및 제 18 스위칭소자(Tr10, Tr18)가 턴-온 상태를 유지한다.
따라서, 상기 제 2 프레임에서 각 스테이지(ST201 내지 ST20n+1)가 디스에이블될 때 각 스테이지(ST201 내지 ST20n+1)는 자신의 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)를 방전시키고, 제 2 디스에이블용 노드(QB2)를 충전시킨다. 즉, 제 2 프레임에서 각 스테이지(ST201 내지 ST20n+1)는 제 1 디스에이블용 노드(QB1)대신에 제 2 디스에이블용 노드(QB2)를 충전시킨다.
이와 같이 상기 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 프레임단위로 교대로 충전되기 때문에, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3)의 열화를 방지할 수 있다.
한편, 각 스테이지(ST201 내지 ST20n+1)는 다음과 같은 회로 구성을 가질 수 있다.
도 45는 도 39에 도시된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이다.
각 스테이지(ST201 내지 ST20n+1)는 제 1 내지 제 14 스위칭소자(Tr1 내지 Tr14), 풀업 스위칭소자(Tru), 및 풀다운 스위칭소자(Trd)를 포함한다.
상기 제 1 스위칭소자(Tr1)는 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 상기 출력펄스로 충전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 상기 제 1 출력펄스(Vout1)로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 제 1 스테이지(ST201)에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속된다.
상기 제 2 스위칭소자(Tr2)는 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 3 스위칭소자(Tr3)는 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 인 에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 4 스위칭소자(Tr4)는 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)는 제 3 스테이지(ST203)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 3 스테이지(ST203)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 자신이 속 한 스테이지의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 저압원에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 6 스위칭소자(Tr6)는 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 7 스위칭소자(Tr7)는 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 출력펄스에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 충전된 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 8 스위칭소자(Tr8)는 상기 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 8 스위칭소자(Tr8)는 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소 스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 9 스위칭소자(Tr9)는 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
예를들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 9 스위칭소자(Tr9)는 제 3 스테이지(ST203)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 제 3 스테이지(ST203)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 10 스위칭소자(Tr10)는 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 10 스위칭소자(Tr10)는 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속된다.
제 11 스위칭소자(Tr11)는 상기 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 접속된 제 11 스위칭소자(Tr11)는 제 1 스테이지(ST201)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 12 스위칭소자(Tr12)는 상기 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 12 스위칭소자(Tr12)는 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 13 스위칭소자(Tr13)는 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 출력펄스에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 13 스위칭소자(Tr13)는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 충전된 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 14 스위칭소자(Tr14)는 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다.
예를 들어, 도 45의 제 2 스테이지(ST202)에 구비된 제 14 스위칭소자(Tr14)는 제 3 스테이지(ST203)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다.
이를 위해, 상기 제 2 스테이지(ST202)에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 상기 제 3 스테이지(ST203)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원 라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 접속된다.
제 1 스테이지(ST201), 제 3 내지 제 n 스테이지(ST20n), 그리고 더미 스테이지(ST20n+1)에 구비된 각 스위칭소자도 상술한 바와 같은 방식으로 동작한다.
단, 제 1 스테이지(ST201)의 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 1, 제 6, 및 제 11 스위칭소자(Tr1, Tr6, Tr11)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 의해 인에이블된다.
또한, 상기 더미 스테이지(ST20n+1)의 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(ST20n+1)에 구비된 제 4 스위칭소자(Tr4) 및 풀다운 스위칭소자(Trd)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 더미 스테이지(ST20n+1)는 상기 스타트 펄스(Vst)에 의해 디스에이블된다.
이와 같이 구성된 본 발명의 제 10 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 46은 도 38의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면으로서, 상기 제 1 내지 제 3 스테이지는 도 45의 회로 구성을 갖는다.
먼저, 제 1 프레임에서의 초기 기간(T0)의 동작을 설명하면 다음과 같다.
상기 초기 기간(T0)동안에는, 도 39에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST201)에 입력된다. 구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 6 스위칭소자(Tr6)의 게이트단자, 및 제 11 스위칭소자(Tr11)의 게이트단자에 공급된다.
이에 따라, 상기 제 1, 제 6, 및 제 11 스위칭소자(Tr1, Tr6, Tr11)가 턴-온된다.
그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 스타트 펄스(Vst)가 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 7 및 제 13 스위칭소자(Tr13)와 풀업 스위칭소자(Tru)가 턴-온된다.
한편, 제 1 프레임 기간동안 상기 제 1 교류 전압원(Vac1)은 정극성으로 유지되고, 상기 제 2 교류 전압원(Vac2)은 부극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 5 및 제 12 스위칭소자(Tr5, Tr12)는 제 1 프레임 기간동안 턴-온 상태를 유지하고, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 8 및 제 10 스위칭소자(Tr8, Tr10)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 출력된 제 2 직류 전압원(Vdc2)과, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 출력된 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 즉, 상기 제 1 디스에이블용 노드(QB1)에는 부극성의 제 2 직류 전압원(Vdc2)과 정극성의 제 1 교류 전압원(Vac1)이 동시에 인가된다. 이때, 상기 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급하는 스위칭소자(Tr6, Tr7)의 수가 상기 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)을 공급하는 스위칭소자(Tr5)의 수보다 많기 때문에, 상기 제 1 디스에이블용 노드(QB1)는 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)는 방전되며, 이 방전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2)는 턴-오프된다.
또한, 상기 턴-온된 제 11, 제 12, 및 제 13 스위칭소자(Tr11, Tr12, Tr13)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 디스에이블용 노드(QB2)가 방전되며, 이 방전된 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3)가 턴-오프된다.
이와 같이, 상기 초기 기간(T0)동안에는, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 스타트 펄스(Vst)로 충전되고, 상기 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전됨으로써, 상기 제 1 스테이지(ST201)가 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
상기 제 1 기간(T1)동안에는 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
따라서, 상기 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST201)의 제 1, 제 6, 및 제 11 스위칭소자(Tr1, Tr6, Tr11)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 하이 상태의 스타트 펄스(Vst)로 계속 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 스타트 펄스(Vst)는 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 출력펄스(Vout1)로서 기능한다.
또한, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST201)로부터 출력된 제 1 출력펄스(Vout1)는 제 2 스테이지(ST202)에도 공급된다. 구체적으로, 상기 제 1 출력펄스(Vout1)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게 이트단자, 제 6 스위칭소자(Tr6)의 게이트단자, 및 제 11 스위칭소자(Tr11)의 게이트단자에 입력된다.
이에 따라, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST202)는, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST201)가 인에이블되듯이, 인에이블된다.
다음으로, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 39에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 기간(T2)에는, 상기 인에이블된 제 2 스테이지(ST202)가 상기 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)로서 출력하고, 이 제 2 출력펄스(Vout2)를 제 3 게이트 라인, 제 3 스테이지(ST203), 및 제 1 스테이지(ST201)에 공급한다.
따라서, 상기 제 3 스테이지(ST203)는 인에이블되고, 상기 제 1 스테이지(ST201)는 디스에이블된다.
여기서, 상기 제 1 스테이지(ST201)의 디스에이블 과정을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST202)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST201)의 제 4 스위칭소자(Tr4), 제 9 스위칭소자(Tr9), 제 14 스위칭소자(Tr14), 및 풀다운 스위칭소자(Trd)에 공급된다. 즉, 상기 제 2 출력펄스(Vout2)는 상기 제 4 스위칭소자(Tr4)의 게이트단자, 상기 제 9 스위칭소자(Tr9)의 게이트단자, 상기 제 14 스위칭소자(Tr14)의 게이트단자, 및 상기 풀다운 스위칭소자(Trd)의 게이트단자에 공급된다.
이에 따라, 제 4 스위칭소자(Tr4), 제 9 스위칭소자(Tr9), 제 14 스위칭소자(Tr14), 및 상기 풀다운 스위칭소자(Trd)는 턴-온된다.
그러면, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)가 방전되고, 이 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 3, 제 7, 및 제 13 스위칭소자(Tr3, Tr7, Tr13)가 턴-오프된다.
또한, 이 제 2 기간(T2)에 스타트 펄스(Vst)는 로우 상태를 유지하므로, 이 스타트 펄스(Vst)를 공급받는 제 1 스테이지(ST201)의 제 1, 제 6, 및 제 11 스위칭소자(Tr1, Tr6, Tr11)도 턴-오프 상태이다.
여기서, 상기 제 6 및 제 7 스위칭소자(Tr6, Tr7)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에는 턴-온 상태인 제 5 스위칭소자(Tr5)를 통해 출력된 제 1 교류 전압원(Vac1)이 공급된다. 따라서, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)는 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2)는 턴-온된다.
그리고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)의 방전이 더욱 가속화된다.
한편, 이 기간에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 턴-온된 제 12 스위칭소자(Tr12)를 통해 공급되는 제 2 직류 전압원(Vdc2)에 의해 방전 상태로 유지된다.
이와 같이, 상기 제 2 기간(T2)에는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다.
또한, 상기 제 2 기간(T2)에는, 제 2 스테이지(ST202)로부터의 제 2 출력펄스(Vout2)에 응답하여 상기 제 1 스테이지(ST201)의 풀다운 스위칭소자(Trd)가 턴-온된다. 상기 턴-온된 풀다운 스위칭소자(Trd)는 제 2 직류 전압원(Vdc2)을 오프 전압원으로 제 2 게이트 라인에 공급한다.
이후 기간에 나머지 스테이지들(ST201 내지 ST20n+1)도 상술한 바와 같은 방식으로 동작한다.
그리고, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고, 제 2 교류 전압원(Vac2)이 정극성으로 유지된다. 따라서, 상기 제 2 프레임 기간동안에는 상기 제 1 교류 전압원(Vac1)을 공급받는 제 5 및 제 17 스위칭소자(Tr5, Tr17)가 턴-오프 상태를 유지하고, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 10 및 제 18 스위칭소자(Tr10, Tr18)가 턴-온 상태를 유지한다.
따라서, 상기 제 2 프레임에서 각 스테이지(ST201 내지 ST20n+1)가 디스에이블될 때 각 스테이지(ST201 내지 ST20n+1)는 자신의 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)를 방전시키고, 제 2 디스에이블용 노드(QB2)를 충전시킨다. 즉, 제 2 프레임에서 각 스테이지(ST201 내지 ST20n+1)는 제 1 디스에이블용 노드(QB1)대신에 제 2 디스에이블용 노드(QB2)를 충전시킨다.
이와 같이 상기 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 프레임단위로 교대로 충전되기 때문에, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3)의 열화를 방지할 수 있다.
한편, 본 발명의 제 10 실시예에 따른 쉬프트 레지스터에서, 상기 풀다운 스위칭소자(Trd)를 제거함으로써 각 스테이지(ST201 내지 ST20n+1)의 사이즈를 더 줄일 수 있다.
상기 풀다운 스위칭소자(Trd)가 없을 경우, 각 스테이지(ST201 내지 ST20n+1)의 풀업 스위칭소자(Tru)로부터 출력되는 출력펄스가 상기 게이트 라인의 구동을 오프시키는 역할을 한다. 즉, 상기 출력펄스의 로우논리레벨에 해당하는 전압이 상기 게이트 라인의 구동을 오프시키는 역할을 한다.
한편, 본 발명의 제 10 실시예에 따른 게이트 구동회로에서, 제 1 및 제 2 교류 전압원(Vac1, Vac2)은 도 10 및 도 11을 통해서 설명한 제 1 및 제 2 공급전압원(VDD1, VDD2)과 동일한 주기를 갖는다. 즉, 제 1 교류 전압원(Vac1)은 제 1 공급전압원(VDD1)과 동일한 주기를 가지며, 제 2 교류 전압원(Vac2)은 상기 제 2 공급전압원(VDD2)과 동일한 주기를 갖는다.
도 47은 본 발명의 제 11 실시예에 따른 게이트 구동회로를 나타낸 도면이고, 도 48은 도 47의 제 1 및 제 2 쉬프트 레지스터에 공급되는 클럭펄스 및 상기 제 1 및 제 2 쉬프트 레지스터로부터 출력된 출력펄스에 대한 파형을 나타낸 도면이다.
본 발명의 제 11 실시예에 따른 게이트 구동회로는, 도 47에 도시된 바와 같이, 게이트 라인들(GL1 내지 GLn)의 일단에 접속된 제 1 쉬프트 레지스터와, 상기 게이트 라인들(GL1 내지 GLn)의 타단에 접속된 제 2 쉬프트 레지스터(SR2)를 포함한다.
상기 제 1 쉬프트 레지스터(SR1)는 일정 주기마다 출력펄스를 출력하고, 이 출력된 출력펄스를 제 1 게이트 라인(GL1)부터 제 n 게이트 라인(GLn)에 차례로 공급한다. 또한, 상기 제 1 쉬프트 레지스터(SR1)는 상기 출력펄스의 출력기간을 제외한 나머지 기간에 오프전압원(Voff)을 출력하여 각 게이트 라인(GL1 내지 GLn)에 공급한다.
상기 각 출력펄스(Vout1 내지 Voutn)은 상기 각 게이트 라인(GL1 내지 GLn)을 충전시키기 위한 전압으로서, 이 출력펄스(Vout1 내지 Voutn)에 의해 상기 각 게이트 라인(GL1 내지 GLn)에 접속된 화소셀의 박막트랜지스터가 턴-온된다. 이때, 각 화소셀은 데이터 라인으로부터의 데이터 전압을 공급받아 화상을 표시한다.
그리고, 상기 오프전압원(Voff)은 각 게이트 라인(GL1 내지 GLn)을 방전시키기 위한 전압으로서, 이 오프전압원(Voff)에 의해 상기 각 게이트 라인(GL1 내지 GLn)에 접속된 화소셀의 박막트랜지스터가 턴-오프된다. 이때, 각 화소셀은 다음 프레임에 출력펄스가 공급될 때까지 상기 공급된 데이터 전압을 유지함으로써 한 프레임동안의 화상을 표시 및 유지한다.
이와 같은 기능을 위해 상기 제 1 쉬프트 레지스터(SR1)는, 도 47에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(ST1_L 내지 STn_L) 및 하나 의 더미 스테이지(STn+1_L)로 구성된다. 또한, 상기 제 1 내지 제 n 스테이지(ST1_L 내지 STn_L)는 상기 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)의 일단에 접속되며, 상기 더미 스테이지(STn+1_L)는 어느 게이트 라인에도 접속되지 않는다.
그리고, 도 48에 도시된 바와 같이, 상기 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)는 제 1 직류 전압원(Vdc1), 제 2 직류 전압원(Vdc2), 스타트 펄스(Vst), 및 클럭펄스들(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 공급받는다.
여기서, 각 스테이지들(ST1_L 내지 STn+1_L)은 한 프레임에 하나씩의 출력펄스(Vout1 내지 Voutn+1)을 출력하며, 이때 상기 제 1 스테이지(ST1_L)부터 더미 스테이지(STn+1_L)까지 차례로 출력펄스(Vout1 내지 Voutn+1)을 출력한다. 여기서, 상기 더미 스테이지(STn+1_L)를 제외한 나머지 스테이지들(ST1_L 내지 STn_L)로부터 출력된 출력펄스들(Vout1 내지 Voutn)은 상기 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급되어, 상기 게이트 라인들(GL1 내지 GLn)을 순차적으로 스캐닝하게 된다.
즉, 먼저, 제 1 스테이지(ST1_L)가 제 1 출력펄스(Vout1)을 출력하고, 이어서 제 2 스테이지(ST2_L)가 제 2 출력펄스(Vout2)을 출력하고, 다음으로, 제 3 스테이지(ST3_L)가 제 3 출력펄스(Vout3)을 출력하고, ...., 제 n 스테이지(STn_L)가 제 n 출력펄스(Voutn)을 출력한다. 한편, 상기 제 n 스테이지(STn_L)가 제 n 출력펄스(Voutn)을 출력한 후, 더미 스테이지(STn+1_L)가 제 n+1 출력펄스를 출력하는데, 이때, 상기 더미 스테이지(STn+1_L)로부터 출력된 제 n+1 출력펄스는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(STn_L)에만 공급된다.
제 2 쉬프트 레지스터(SR2)도, 제 1 내지 제 n 스테이지(ST1_R 내지 STn_R) 및 하나의 더미 스테이지(STn+1_R)를 갖는다. 상기 제 2 쉬프트 레지스터(SR2)에 구비된 제 1 내지 제 n 스테이지(ST1_R 내지 STn_R)는 상기 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)의 타단에 접속된다. 그리고, 상기 더미 스테이지(STn+1_R)는 어느 게이트 라인에도 접속되지 않는다.
그리고, 상기 제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지(ST1_R 내지 STn+1_R)도 상기 제 1 직류 전압원(Vdc1), 제 2 직류 전압원(Vdc2), 스타트 펄스(Vst), 및 상기 클럭펄스들(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 공급받는다.
한편, 상기 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(ST1_L 내지 STn+1_L)과, 상기 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(ST1_R 내지 STn+1_R)은 서로 다른 교류 전압원을 공급받는다.
도 49는 도 47의 제 1 및 제 2 쉬프트 레지스터에 공급되는 제 1 및 제 2 교류 전압원에 대한 파형을 나타낸 도면이다.
상기 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(ST1_L 내지 STn+1_L)들은, 도 49에 도시된 바와 같은 제 1 교류 전압원(Vac1)을 공통으로 공급받는다. 그리고, 상기 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(ST1_R 내지 STn+1_R)은, 도 49에 도시된 바와 같이, 제 2 교류 전압원(Vac2)을 공통으로 공급받는다.
이 제 1 및 제 2 교류 전압원(Vac1, Vac2)은, 도 49에 도시된 바와 같이, 일 정 주기마다 고전압원(Vh)과 저전압원(Vl)을 번갈아 가진다. 이때, 상기 제 1 교류 전압원(Vac1)은 상기 제 2 교류 전압원(Vac2)에 대하어 180도 반전된 위상을 갖는다. 따라서, 동일 기간에 상기 제 1 교류 전압원(Vac1)과 상기 제 2 교류 전압원(Vac2)은 서로 다른 극성의 전압값을 갖는다.
즉, 상기 고전압원(Vh)은 정극성의 전압원으로서 상기 제 1 직류 전압원(Vdc1)과 동일한 전압을 가질 수 있으며, 상기 저전압원(Vl)은 부극성의 전압원으로 상기 제 2 직류 전압원(Vdc2)과 동일한 전압을 가질 수 있다.
이 제 1 및 제 2 교류 전압원(Vac1, Vac2)은 일정 주기, 즉 프레임단위로 변화시키는 것이 바람직하다. 예를들어, 기수번째 프레임에는 상기 제 1 교류 전압원(Vac1)이 저전압원(Vl)을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 고전압원(Vh)을 가지도록 할 수 있으며, 우수번째 프레임에는 상기 제 1 교류 전압원(Vac1)이 고전압원(Vh)을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 저전압원(Vl)을 가지도록 할 수 있다.
또한, 연속적인 수 프레임동안 상기 제 1 교류 전압원(Vac1)이 저전압원(Vl)을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 고전압원(Vl)을 가지도록 할 수 있으며, 반대로 상기 연속적인 수 프레임동안 상기 제 1 교류 전압원(Vac1)이 고전압원(Vh)을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 저전압원(Vl)을 가지도록 할 수 있다.
이와 같이, 상기 제 1 쉬프트 레지스터(SR1)의 스테이지들(ST1_L 내지 STn+1_L)과 상기 제 2 쉬프트 레지스터(SR2)의 스테이지들(ST1_R 내지 STn+1_R)이 서로 위상반전된 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 공급받음으로 인해, 상기 제 1 쉬프트 레지스터(SR1)의 스테이지들(ST1_L 내지 STn+1_L)과 제 2 쉬프트 레지스터(SR2)의 스테이지들(ST1_R 내지 STn+1_R)은 다음과 같이 구동된다.
즉, 상기 제 1 쉬프트 레지스터(SR1)의 스테이지들(ST1_L 내지 STn+1_L)과 제 2 쉬프트 레지스터(SR2)의 스테이지들(ST1_R 내지 STn+1_R)은 서로 동시에 출력펄스(Vout1 내지 Voutn+1)을 출력하며, 서로 교대로 오프전압원(Voff)을 출력한다.
도 50은 도 47의 제 1 쉬프트 레지스터에 구비된 제 1 스테이지와 제 2 쉬프트 레지스터에 구비된 제 1 스테이지의 동작을 설명하기 위한 도면이다.
예를들어, 도 50의 (a)에 도시된 바와 같이, 제 1 게이트 라인(GL1)의 일단에 접속된 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_L)와 상기 제 1 게이트 라인(GL1)의 타단에 접속된 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 서로 동시에 제 1 출력펄스(Vout1)을 출력하고, 이를 상기 제 1 게이트 라인(GL1)에 동시에 공급한다. 그리고, 상기 제 1 출력펄스(Vout1)의 출력 이후, 도 50의 (b) 또는 도 50의 (c)에 도시된 바와 같이, 상기 제 1 스테이지들(ST1_L, ST1_R) 중 어느 하나가 상기 제 1 게이트 라인(GL1)에 오프전압원(Voff)을 출력한다.
따라서, 상기 오프전압원(Voff)을 출력하는 기간에, 상기 제 1 스테이지들(ST1_L, ST1_R) 중 어느 하나는 아무런 출력도 발생하지 않는 휴지기간을 갖게 된다.
한 쌍의 나머지 스테이지들도 상기 한 쌍의 제 1 스테이지(ST1_L, ST1_R)와 동일하게 동작한다.
여기서, 상기 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)에 구비된 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
모든 스테이지들의 구성은 동일하므로, 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)의 제 1 스테이지(ST1_L, ST1_R)만을 예로 들어 설명하기로 한다.
도 51은 도 47의 제 1 및 제 2 쉬프트 레지스터에 구비된 제 1 스테이지의 구성을 나타낸 도면이다.
상기 제 1 쉬프트 레지스터의 제 1 스테이지(ST1_L)는 인에이블용 노드(Q)의 충전 및 방전, 그리고 디스에이블용 노드(QB)의 충전 및 방전을 제어하는 노드 제어부(401)와, 상기 인에이블용 노드(Q)의 상태에 따라 출력펄스를 출력하는 풀업 스위칭소자(Trpu)와, 상기 디스에이블용 노드(QB)의 상태에 따라 오프전압원을 출력하는 풀다운 스위칭소자(Trpd)를 포함한다.
여기서, 상기 제 1 쉬프트 레지스터(SR1)에 구비된 노드 제어부(601)는 상기 인에이블용 노드(Q) 및 디스에이블용 노드(QB)를 다음과 같이 제어한다.
먼저, 인에이블 기간에 상기 노드 제어부(601)는 상기 인에이블용 노드(Q)를 충전시키고, 상기 디스에이블용 노드(QB)를 방전시킨다. 그리고, 디스에이블 기간에 상기 노드 제어부(601)는 제 1 동작 및 제 2 동작 중 어느 하나를 수행한다. 즉, 상기 노드 제어부(601)는 상기 인에이블용 노드(Q)를 방전시키고 상기 디스에이블용 노드(QB)를 충전시키는 제 1 동작과, 상기 인에이블용 노드(Q) 및 디스에이블용 노드(QB)를 모두 방전시키는 제 2 동작 중 어느 하나를 수행한다.
이때, 상기 노드 제어부(601)는, 상술한 제 1 교류 전압원(Vac1)의 극성에 따라 상기 제 1 동작 및 제 2 동작 중 어느 하나를 선택한다. 예들 들어, 상기 제 1 교류 전압원(Vac1)이 고전압원(Vh)일 때, 상기 디스에이블 기간에 상기 노드 제어부(601)는 상기 인에이블용 노드(Q)를 방전시키고 디스에이블용 노드(QB)를 충전시킨다. 반대로, 상기 제 1 교류 전압원(Vac1)이 저전압원(Vl)일 때, 상기 디스에이블 기간에 상기 노드 제어부(601)는 상기 인에이블용 노드(Q) 및 디스에이블용 노드(Q, QB)를 모두 방전시킨다.
한편, 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)도 상기 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_L)와 동일한 구성을 갖는다.
단, 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)에 구비된 노드 제어부(601)는, 제 1 스테이지(ST1_R)의 인에이블용 노드(Q)와 디스에이블용 노드(QB)를 다음과 같이 제어한다.
즉, 상기 제 2 쉬프트 레지스터(SR2)의 노드 제어부(601)는, 상술한 제 2 교류 전압원(Vac2)의 극성에 따라 상기 제 1 동작 및 제 2 동작 중 어느 하나를 선택한다. 이때, 상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)을 서로 반대의 위상을 가지므로, 상기 디스에이블 기간에 좌측 제 1 스테이지(ST1_L)의 노드 제어부(601)와 우측 제 1 스테이지(ST1_R)의 노드 제어부(601)는 서로 다른 동작을 수행한다.
즉, 동일 디스에이블 기간에 상기 좌측 제 1 스테이지(ST1_L)의 노드 제어부(601)는 제 1 동작을 수행하고, 상기 우측 제 1 스테이지(ST1_R)의 노드 제어부(601)는 제 2 동작을 수행한다. 따라서, 상기 동일 디스에이블 기간에 상기 좌측 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 방전상태이고 디스에이블용 노드(QB)는 충전상태이다. 이에 반하여 상기 우측 제 1 스테이지(ST1_R)의 인에이블용 노드(Q) 및 디스에이블용 노드(Q, QB)는 모두 방전상태이다.
결국, 상기 디스에이블 기간에 상기 좌측 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)는 턴-오프되고 풀다운 스위칭소자(Trpd)는 턴-온되어, 상기 좌측 제 1 스테이지(ST1_L)는 상기 턴-온된 풀다운 스위칭소자(Trpd)를 통해 오프전압원(Voff)을 제 1 게이트 라인(GL1)에 출력한다. 이에 반하여, 상기 디스에이블 기간에 상기 우측 제 1 스테이지(ST1_R)의 풀업 스위칭소자(Trpu) 및 풀다운 스위칭소자(Trpd)는 모두 턴-오프되어, 상기 우측 제 1 스테이지(ST1_R)는 아무런 출력도 발생시키지 않는다.
다시말하면, 상기 디스에이블 기간에 상기 우측 제 1 스테이지(ST1_R)의 디스에이블용 노드(QB)가 방전상태이므로, 상기 방전상태의 디스에이블용 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다. 이와 마찬가지로, 다음 디스에이블 기간에 상기 좌측 제 1 스테이지(ST1_L)의 디스에이블용 노드(QB)가 방전상태이므로, 상기 방전상태의 디스에이블용 노드(QB)에 게이트 단자가 접속된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
이와 같이, 상기 좌측 스테이지(ST1_L 내지 STn+1_L)의 풀다운 스위칭소자(Trpd)와 우측 스테이지(ST1_R 내지 STn+1_R)의 풀다운 스위칭소자(Trpd)가 서로 번갈아 가며 구동되므로, 본 발명은 상기 풀다운 스위칭소자(Trpd)의 열화를 방지할 수 있다.
여기서, 상기 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)의 각 스테이지(ST1_L 내지 STn+1_L, ST1_R 내지 STn+1_R)에 구비된 회로구성을 설명하면 다음과 같다.
도 52는 도 47의 제 1 쉬프트 레지스터에 구비된 제 2 스테이지의 회로구성을 나타낸 도면이다.
제 1 쉬프트 레지스터(SR1)에 구비된 스테이지(ST1_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)는 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 제 1 및 제 2 커패시터(C1, C2)를 갖는다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 1 스위칭소자(Tr1)는, 첫 번째 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST1_L)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스테이지(ST1_L)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 2 스위칭소자(Tr2)는, 자신이 속한 스테이지의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 3 스위칭소자(Tr3)는, 첫 번째 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 3 스위칭소자(Tr3)는 제 3 스테이지(ST3_L)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 제 3 스테이지(ST3_L)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 4 스위칭소자(Tr4)는, 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 출력하고, 이를 자신이 속한 스테이지의 공통노드(N)에 공급한다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 4 스위칭소자(Tr4)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 출력하고, 이를 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 5 스위칭소자(Tr5)는, 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 2 직류 전압원(Vdc2)을 출력하고, 이를 자신이 속한 스테이지의 공통노드(N)에 공급한다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 5 스위칭소자(Tr5)는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 2 직류 전압원(Vdc2)을 출력하고, 이를 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된 다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 6 스위칭소자(Tr6)는, 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 자신이 속한 스테이지의 공통노드(N)에 공급한다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 7 스위칭소자(Tr7)는, 자신이 속한 스테이지의 공통노드(N)에 공급된 제 2 직류 전압원(Vdc2) 및 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 자신이 속한 스테이지의 디스에이블용 노드(QB)를 상기 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 7 스위칭소자(Tr7)는, 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 공급된 제 2 직류 전압원(Vdc2) 및 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 상기 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 공통노드(N)에 접속되며, 드 레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 8 스위칭소자(Tr8)는, 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 8 스위칭소자(Tr8)는, 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 9 스위칭소자(Tr9)는, 첫 번째 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 제 9 스위칭소자(Tr9)는 제 1 스테이지(ST1_L)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이 를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 제 1 스테이지(ST1_L)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
풀업 스위칭소자(Trpu)는, 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 출력펄스로서 출력하고, 이 출력펄스를 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다. 이때, 상기 전단 스테이지로 출력된 출력펄스는 상기 전단 스테이지를 디스에이블시키기 위한 신호로서 기능하고, 상기 다음단 스테이지로 출력된 출력펄스는 상기 다음단 스테이지를 인에이블시키기 위한 스타트 펄스(Vst)로 기능한다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 풀업 스위칭소자(Trpu)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)으로서 출력하고, 이 제 2 출력펄스(Vout2)을 제 2 게이트 라인(GL2), 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 2 게이트 라인(GL2), 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 접속된다.
풀다운 스위칭소자(Trpd)는, 자신이 속한 스테이지의 디스에이블용 노드(QB) 에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프전압원(Voff)으로서 출력하고, 이 오프전압원(Voff)을 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다.
예를들어, 도 52의 제 2 스테이지(ST2_L)에 구비된 풀다운 스위칭소자(Trpd)는 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프전압원(Voff)으로서 출력하고, 이 오프전압원(Voff)을 제 2 게이트 라인(GL2), 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 풀다운 스위칭소자(Trpd)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 게이트 라인(GL2), 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 접속된다.
제 1 커패시터(C1)는 상기 풀업 스위칭소자(Trpu)의 게이트단자와 소스단자 사이에 접속되어 상기 풀업 스위칭소자(Trpu)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.
제 2 커패시터(C2)는 상기 풀다운 스위칭소자(Trpd)의 게이트단자와 드레인단자 사이에 접속되어 상기 풀다운 스위칭소자(Trpd)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.
제 1 스테이지(ST1_L), 제 3 내지 제 n 스테이지(ST3_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)에 구비된 각 스위칭소자도 상술한 바와 같은 방식으로 동 작한다.
단, 제 1 스테이지(ST1_L)의 첫 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST1_L)에 구비된 제 1 및 제 9 스위칭소자(Tr1, Tr9)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 제 1 스테이지(ST1_L)는 상기 스타트 펄스(Vst)에 의해 인에이블된다.
또한, 상기 더미 스테이지(STn+1_L)의 첫 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(STn+1_L)에 구비된 제 3 스위칭소자(Tr3)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 더미 스테이지(STn+1_L)는 상기 스타트 펄스(Vst)에 의해 디스에이블된다.
이어서, 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(ST1_R 내지 STn_R), 그리고 더미 스테이지(STn+1_R)의 회로구성을 설명하면 다음과 같다.
도 53은 도 47의 제 2 쉬프트 레지스터에 구비된 제 2 스테이지의 회로구성을 나타낸 도면이다.
제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지(ST1_R 내지 STn+1_R)의 회로구성은, 상술한 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)의 회로 구성과 동일하다. 단, 각 스테이지(ST1_R 내지 STn+1_R)의 제 6 및 제 7 스위칭소자(Tr6, Tr7)에는 제 2 교류 전압원(Vac2)이 공급된다.
예를들어, 도 53에 도시된 바와 같이, 제 2 스테이지(ST2_R)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자와 드레인단자, 그리고 제 7 스위칭소자(Tr7)의 드레인단자에는 제 2 교류 전압원(Vac2)이 공급된다.
이와 같이 구성된 본 발명의 제 11 실시예에 따른 게이트 구동회로의 동작을 상세히 설명하면 다음과 같다.
여기서, 제 1 쉬프트 레지스터(SR1)의 동작을 기간별로 설명하면 다음과 같다.
도 54는 도 47의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면이다.
먼저, 제 1 프레임에서의 시작 기간의 동작을 설명하면 다음과 같다.
상기 초기 기간동안에는, 도 48에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST1_L)에 입력된다. 구체적으로, 도 54에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와, 제 4 스위칭소자(Tr4)의 게이트단자, 및 제 9 스위칭소자(Tr9)의 게이트단자에 공급된다.
그러면, 상기 제 1, 제 4, 및 제 9 스위칭소자(Tr9)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu), 제 5 스위칭소자(Tr5), 및 제 8 스위칭소자(Tr8)가 모두 턴-온된다.
여기서, 상기 턴-온된 제 8 스위칭소자(Tr8) 및 제 9 스위칭소자(Tr9)를 통 해 제 2 직류 전압원(Vdc2)이 디스에이블용 노드(QB)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 디스에이블용 노드(QB)는 방전되고, 상기 디스에이블용 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd)가 턴-오프된다.
또한, 상기 턴-온된 제 4 및 제 5 스위칭소자(Tr4, Tr5)를 통해 제 2 직류 전압원(Vdc2)이 공통노드(N)에 인가된다. 이에 따라, 상기 공통노드(N)가 방전되며, 상기 공통노드(N)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)가 턴-오프된다. 이 제 7 스위칭소자(Tr7)가 턴-오프됨으로써, 제 1 교류 전압원(Vac1)이 상기 디스에이블용 노드(QB)에 공급되는 것이 차단된다.
이와 같이, 상기 초기 기간동안에는, 도 54에 도시된 바와 같이, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 디스에이블용 노드(QB)가 제 2 직류 전압원(Vdc2)으로 방전됨으로써, 상기 제 1 스테이지(ST1_L)가 인에이블된다.
한편, 상기 초기 기간에 출력된 상기 스타트 펄스(Vst)는 제 2 내지 제 n 스테이지(ST2_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)에 구비된 각 제 4 스위칭소자(Tr4)에도 인가되어 상기 스테이지들(ST2_L 내지 STn_L, STn+1_L)의 공통노드(N)를 방전시킨다. 이 스타트 펄스(Vst)는 한 프레임에 한번 출력되므로, 모든 스테이지(ST1_L 내지 STn+1_L)의 공통노드(N)는 매 프레임의 초기 기간에서 모두 방전된다.
이어서, 제 1 기간동안의 동작을 설명하면 다음과 같다.
제 1 기간동안에는, 도 51에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1_L)의 제 1, 제 4 및 제 9 스위칭소자(Tr1, Tr4, Tr9)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)가 상기 초기 기간동안 인가되었던 제 1 직류 전압원(Vdc1)으로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인(GL1)에 인가되어 상기 제 1 게이트 라인(GL1)을 구동시키는 제 1 출력펄스(Vout1)으로서 기능한다.
상기 제 1 기간에 제 1 스테이지(ST1_L)로부터 출력된 제 1 출력펄스(Vout1)은, 제 2 스테이지(ST2_L)에도 입력된다. 구체적으로, 도 54에 도시된 바와 같이, 상기 제 1 출력펄스(Vout1)은 상기 제 2 스테이지(ST2_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와, 제 9 스위칭소자(Tr9)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(ST2_L)에 공급된 제 1 출력펄스(Vout1)은, 상기 제 1 스테이 지(ST1_L)에 공급된 스타트 펄스(Vst)와 동일한 역할을 하는 것으로, 상기 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2_L)는 인에이블된다.
즉, 상기 제 1 출력펄스(Vout1)에 의해 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 디스에이블용 노드(QB)가 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 상기 제 1 기간동안에 제 1 스테이지(ST1_L)로부터 출력된 제 1 출력펄스(Vout1)은 제 1 게이트 라인(GL1)을 구동함과 동시에, 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)를 충전시키고, 디스에이블용 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(ST2_L)를 인에이블시킨다.
이어서, 제 2 기간동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간동안에는, 도 51에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 기간동안에는, 상기 인에이블된 제 2 스테이지(ST2_L)가 상기 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 출력펄스(Vout2)으로서 출력한다. 그리고, 이 제 2 출력펄스(Vout2)을 제 2 게이트 라인(GL2), 상기 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 공급한다.
즉, 상기 제 2 기간동안의 제 2 스테이지(ST2_L)의 동작은, 상기 제 1 기간동안의 제 1 스테이지(ST1_L)의 동작과 동일하다. 단, 상기 제 2 기간동안 상기 제 2 스테이지(ST2_L)로부터 출력된 제 2 출력펄스(Vout2)은 상기 제 1 스테이지(ST1_L)에 공급되어 상기 제 1 스테이지(ST1_L)를 디스에이블시킨다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
상기 제 2 기간에 상기 제 2 스테이지(ST2_L)로부터 출력된 제 2 출력펄스(Vout2)은 상기 제 1 스테이지(ST1_L)의 제 3 스위칭소자(Tr3)에 공급된다. 구체적으로, 상기 제 2 출력펄스(Vout2)은 상기 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu), 제 5 스위칭소자(Tr5), 및 제 8 스위칭소자(Tr8)가 모두 턴-오프된다. 또한, 이 제 2 기간에 스타트 펄스(Vst)는 로우상태이므로, 이 로우상태의 스타트 펄스(Vst)를 공급받는 제 1 스테이지(ST1_L)의 제 4 스위칭소자(Tr4)도 턴-오프상태이다.
또한, 제 1 프레임동안 상기 제 1 스테이지(ST1_L)에 공급되는 제 1 교류 전압원(Vac1)은 고전압원(Vh)을 가지므로, 이 제 1 교류 전압원(Vac1)을 공급받는 상기 제 1 스테이지(ST1_L)의 제 6 스위칭소자(Tr6)는 턴-온상태를 유지한다.
결국, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)의 제 4 및 제 5 스위칭소자(Tr4, Tr5)가 턴-오프상태이고 상기 제 6 스위칭소자(Tr6)가 턴-온상태이므로, 상기 제 1 스테이지(ST1_L)의 공통노드(N)는 상기 제 6 스위칭소자(Tr6)를 통해 공급되는 제 1 교류 전압원(Vac1)으로 충전된다. 이에 따라, 이 공통노드(N)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)는 턴-온되고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)이 디스에이블용 노드(QB)에 공급된 다. 한편, 상술한 바와 같이, 상기 제 8 스위칭소자(Tr8)는 턴-오프상태이므로, 결국 상기 디스에이블용 노드(QB)는 상기 제 1 교류 전압원(Vac1)만이 공급된다.
따라서, 이 충전된 디스에이블용 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd)는 턴-온된다.
이와 같이 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)가 턴-오프되고 풀다운 스위칭소자(Trpd)가 턴-온됨으로써, 상기 제 1 스테이지(ST1_L)는 상기 턴-온된 풀다운 스위칭소자(Trpd)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 비활성화시키는 오프전압원(Voff)으로서 기능한다.
요약하면, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 방전되고 디스에이블용 노드(QB)는 충전됨으로써, 상기 풀업 스위칭소자(Trpu)는 턴-오프되고 상기 풀다운 스위칭소자(Trpd)는 턴-온된다. 다시말하면, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)는 제 1 동작을 수행함으로써 디스에이블된다.
이와 동일한 방식으로, 나머지 각 스테이지들(ST2_L 내지 STn+1_L)은 자신으로부터 첫 번째 전단 스테이지로부터의 출력펄스에 따라 인에이블되고, 인에이블된 상태에서 해당 클럭펄스를 공급받아 출력펄스로서 출력하며, 자신으로부터 첫 번째 다음단 스테이지로부터의 출력펄스에 따라 제 1 동작을 수행함으로써 디스에이블된다.
다음으로, 제 2 쉬프트 레지스터(SR2)의 동작을 설명하면 다음과 같다.
상술한 시작 기간 및 제 1 기간에 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 상기 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_R)와 동일하게 동작한다. 단, 제 2 쉬프트 레지스터(SR2)에 구비된 제 1 스테이지(ST1_R)에는 제 2 교류 전압원(Vac2)이 공급되며, 이 제 2 교류 전압원(Vac2)은 상기 제 1 프레임동안 저전압원(Vl)으로 유지되기 때문에 상기 제 1 스테이지(ST1_R)의 제 6 스위칭소자(Tr6)는 항상 턴-오프상태를 유지한다.
한편, 상기 제 2 기간에 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 상기 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_R)와 다르게 동작한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
상기 제 2 기간은 상기 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)의 제 1 스테이지(ST1_L, ST1_R)가 디스에이블되는 기간으로서, 이 제 2 기간에 상기 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_L)는 제 1 동작을 수행함으로써 디스에이블되는 반면 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 제 2 동작을 수행함으로써 디스에이블된다.
즉, 상기 제 2 기간에 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 제 2 스테이지(ST2_R)로부터의 제 2 출력펄스(Vout2)에 따라 디스에이블된다. 구체적으로, 상기 제 2 출력펄스(Vout2)은 상기 제 1 스테이지(ST1_R)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 직류 전압 원(Vdc2)이 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu), 제 5 스위칭소자(Tr5), 및 제 8 스위칭소자(Tr8)가 모두 턴-오프된다. 또한, 이 제 2 기간에 스타트 펄스(Vst)는 로우상태이므로, 이 로우상태의 스타트 펄스(Vst)를 공급받는 제 1 스테이지(ST1_R)의 제 4 스위칭소자(Tr4)도 턴-오프상태이다.
또한, 제 1 프레임동안 상기 제 1 스테이지(ST1_R)에 공급되는 제 2 교류 전압원(Vac2)은 저전압원(Vl)을 가지므로, 이러한 제 2 교류 전압원(Vac2)을 공급받는 상기 제 1 스테이지(ST1_L)의 제 6 스위칭소자(Tr6)는 턴-오프상태를 유지한다.
결국, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_R)의 제 4, 제 5, 및 제 6 스위칭소자(Tr4, Tr5, Tr6)가 턴-오프상태이므로, 상기 제 1 스테이지(ST1_R)의 공통노드(N)는 제 1 기간에서의 방전상태를 유지한다. 따라서, 이 방전된 공통노드(N)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)는 턴-오프된다. 이 제 7 스위칭소자(Tr7)가 턴-오프상태를 유지함에 따라, 상기 디스에이블용 노드(QB)에는 어떠한 전압도 공급되지 않는다. 따라서, 상기 제 1 스테이지(ST1_R)의 디스에이블용 노드(QB)는 제 1 기간에서의 방전상태를 유지하며, 이 방전상태의 디스에이블용 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd)는 턴-오프상태를 유지한다.
이와 같이 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu) 및 풀다운 스위칭소자(Trpd)가 모두 턴-온됨으로써, 이 제 2 기간에 상기 제 1 스테이지(ST1_R)는 어떠한 출력도 발생하지 않는다.
요약하면, 상기 제 2 기간동안 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)와 디스에이블용 노드(QB)가 모두 방전됨으로써, 상기 풀업 스위칭소자(Trpu)와 상기 풀다운 스위칭소자(Trpd)가 모두 턴-오프된다. 다시말하면, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)는 제 2 동작을 수행함으로써 디스에이블된다.
이와 동일한 방식으로, 나머지 각 스테이지들(ST2_R 내지 STn+1_R)은 자신으로부터 첫 번째 전단 스테이지로부터의 출력펄스에 따라 인에이블되고, 인에이블된 상태에서 해당 클럭펄스를 공급받아 출력펄스로서 출력하며, 자신으로부터 첫 번째 다음단 스테이지로부터의 출력펄스에 따라 제 2 동작을 수행함으로써 디스에이블된다.
결론적으로, 제 1 프레임에는 상기 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)가 오프전압원(Voff)을 출력하고, 제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지(ST1_R 내지 STn+1_R)는 오프전압원(Voff)을 출력하지 않는다. 따라서, 상기 제 1 프레임에는 상기 제 2 쉬프트 레지스터(SR2)의 각 스테이지(ST1_R 내지 STn+1_R)에 구비된 풀다운 스위칭소자(Trpd)는 휴지기간을 갖는다.
제 2 프레임에는, 상기 제 1 교류 전압원(Vac1)이 저전압원(Vl)으로 변경되고 제 2 교류 전압원(Vac2)이 고전압원(Vh)으로 변경됨에 따라 상기 제 1 쉬프트 레지스터(SR1)와 제 2 쉬프트 레지스터(SR2)는 서로 반대로 동작한다. 즉, 이 제 2 프레임에는 상기 제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지(ST1_R 내지 STn+1_R)가 오프전압원(Voff)을 출력하고, 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)가 아무런 출력도 발생하지 않는다. 따라서, 상기 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 각 스테이지(ST1_L 내지 STn+1_L)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
상술한 실시예에서 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 한 개 프레임단위로 변경시키는 예를 설명하였는데, 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 p(p는 2이상의 자연수) 개 프레임단위로 변경시켜도 무방하다.
한편, 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)에 구비된 각 스테이지(ST1_L 내지 STn+1_L, ST1_R 내지 STn+1_R)는 다음과 같은 회로 구성을 가질 수도 있다.
도 55는 도 47의 제 1 쉬프트 레지스터에 구비된 제 2 스테이지의 또 다른 회로구성을 나타낸 도면이고, 도 56은 도 47의 제 2 쉬프트 레지스터에 구비된 제 2 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
제 1 쉬프트 레지스터(SR1)에 구비된 제 2 스테이지(ST2_L)는, 도 55에 도시된 바와 같이, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10), 그리고 제 1 및 제 2 커패시터(C1, C2)를 갖는다.
여기서, 상기 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)는, 도 52의 그것들과 동일하므로 이에 대한 설명은 생략한다.
상기 제 10 스위칭소자(Tr10)는, 자신이 속한 스테이지의 제 6 및 제 7 스위칭소자(Tr6, Tr7)에 공급되는 교류 전압원에 대하여 180도 위상반전된 교류 전압원을 공급받는다. 그리고, 이 교류 전압원에 응답하여 턴-온 또는 턴-오프되며 턴-온 시 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 55에 도시된 제 1 쉬프트 레지스터(SR1)의 제 2 스테이지(ST2_L)에 구비된 제 10 스위칭소자(Tr10)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
그리고, 도 56에 도시된 제 2 쉬프트 레지스터(SR2)의 제 2 스테이지(ST2_R)에 구비된 제 10 스위칭소자(Tr10)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이와 같이, 각 스테이지(ST1_L 내지 STn+1_L, ST1_R 내지 STn+1_R)의 제 6 및 제 7 스위칭소자(Tr6, Tr7)에 공급되는 교류 전압원과 상기 제 10 스위칭소자(Tr10)에 공급되는 교류 전압원이 서로 반전되어 있기 때문에, 각 스테이지(ST1_L 내지 STn+1_L, ST1_R 내지 STn+1_R)가 제 1 동작을 수행하여 디스에이블되는 시점에 상기 제 10 스위칭소자(Tr10)는 항상 턴-오프상태를 유지하므로, 이 제 10 스위칭소자(Tr10)는 제 1 동작시 디스에이블용 노드(QB)에 아무런 영향을 주지 않는다. 그러나, 각 스테이지(ST1_L 내지 STn+1_L, ST1_R 내지 STn+1_R)가 제 2 동작을 수행하여 디스에이블되는 시점에 상기 제 10 스위칭소자(Tr10)는 항상 턴-온상태를 유지하므로, 이 제 10 스위칭소자(Tr10)는 상기 디스에이블용 노드(QB)를 더욱 확실하게 방전상태로 유지한다.
한편, 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)에 구비된 각 스테이지(ST1_L 내지 STn+1_L, ST1_R 내지 STn+1_R)는 다음과 같은 회로 구성을 가질 수도 있다.
도 57은 도 47의 제 1 쉬프트 레지스터에 구비된 제 2 스테이지(ST2_L)의 또 다른 회로구성을 나타낸 도면이다.
제 1 쉬프트 레지스터(SR1)에 구비된 제 1 내지 제 n 스테이지(ST1_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)는 제 1 내지 제 8 스위칭소자(Tr1 내지 Tr8), 그리고 제 1 및 제 2 커패시터(C1, C2)를 갖는다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 1 스위칭소자(Tr1)는, 첫 번째 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST1_L)로부터의 제 1 출력펄스(Vout1)에 응답하여 자신의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스테이지(ST1_L)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 2 스위칭소자(Tr2)는, 자신이 속한 스테이지의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 3 스위칭소자(Tr3)는, 첫 번째 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 3 스위칭소자(Tr3)는 제 3 스테이지(ST3_L)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 제 3 스테이지(ST3_L)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 4 스위칭소자(Tr4)는, 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 자신이 속한 스테 이지의 디스에이블용 노드(QB)를 제 1 교류 전압원(Vac1)으로 충전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 4 스위칭소자(Tr4)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 5 스위칭소자(Tr5)는, 첫 번째 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 상기 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 5 스위칭소자(Tr5)는, 제 3 스테이지(ST3_L)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 3 스테이지(ST3_L)에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 6 스위칭소자(Tr6)는, 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 6 스위칭소자(Tr6)는, 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 7 스위칭소자(Tr7)는, 첫 번째 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 7 스위칭소자(Tr7)는 제 1 스테이지(ST1_L)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 제 1 스테이지(ST1_L)에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 제 8 스위칭소자(Tr8)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 제 8 스위칭소자(Tr8)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 풀업 스위칭소자(Trpu)는, 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 출력펄스로서 출력하고, 이 출력펄스를 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다. 이때, 상기 전단 스테이지로 출력된 출력펄스는 상기 전단 스테이지를 디스에이블시키기 위한 신호로서 기능하고, 상기 다음단 스테이지로 출력된 출력펄스는 상기 다음단 스테이지를 인에이블시키기 위한 스타트 펄스(Vst)로 기능한다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 풀업 스위칭소자(Trpu)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 2 클럭펄스(CLK2)를 제 2 출력펄스(Vout2)으로서 출력하고, 이 제 2 출력펄스(Vout2)을 제 2 게이트 라인(GL2), 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 2 게이트 라인(GL2)에 접속된다.
각 스테이지(ST1_L 내지 STn+1_L)에 구비된 풀다운 스위칭소자(Trpd)는, 자신이 속한 스테이지의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프전압원(Voff)으로서 출력하고, 이 오프전압원(Voff)을 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다.
예를들어, 도 57의 제 2 스테이지(ST2_L)에 구비된 풀다운 스위칭소자(Trpd)는 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프전압원(Voff)으로서 출력하고, 이 오프전압원(Voff)을 제 2 게이트 라인(GL2), 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST2_L)에 구비된 풀다운 스위칭소자(Trpd)의 게이트단자는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 접속되며, 드레인단자는 상기 제 2 게이트 라인(GL2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 1 커패시터(C1)는 상기 풀업 스위칭소자(Trpu)의 게이트단자와 소스단자 사이에 접속되어 상기 풀업 스위칭소자(Trpu)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.
제 2 커패시터(C2)는 상기 풀다운 스위칭소자(Trpd)의 게이트단자와 드레인단자 사이에 접속되어 상기 풀다운 스위칭소자(Trpd)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.
제 2 내지 제 n 스테이지(ST2_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)에 구비된 각 스위칭소자도 상술한 바와 같은 방식으로 동작한다.
단, 제 1 스테이지(ST1_L)의 첫 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST1_L)에 구비된 제 1 및 제 9 스위칭소자(Tr1, Tr9)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 제 1 스테이지(ST1_L)는 상기 스타트 펄스(Vst)에 의해 인에이블된다.
또한, 상기 더미 스테이지(STn+1_L)의 첫 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(STn+1_L)에 구비된 제 3 스위칭소자(Tr3)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 동작한다. 즉, 상기 더미 스테이지(STn+1_L)는 상기 스타트 펄스(Vst)에 의해 디스에이블된다.
이어서, 제 2 쉬프트 레지스터(SR2)에 구비된 제 1 내지 제 n 스테이지(ST1_R 내지 STn_R), 그리고 더미 스테이지(STn+1_L)의 회로구성을 설명하면 다음과 같다.
도 58은 도 47의 제 2 쉬프트 레지스터에 구비된 제 2 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지의 회로구성은, 상술한 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지의 회로 구성과 동일하다. 단, 각 스 테이지(ST1_R 내지 STn+1_R)의 제 4 및 제 5 스위칭소자(Tr4, Tr5)에는 제 2 교류 전압원(Vac2)이 공급된다.
예를들어, 도 58에 도시된 바와 같이, 제 2 스테이지(ST2_R)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자와 드레인단자, 그리고 제 5 스위칭소자(Tr5)의 드레인단자에는 제 2 교류 전압원(Vac2)이 공급된다.
또한, 각 스테이지(ST1_R 내지 STn+1_R)의 제 8 스위칭소자(Tr8)의 게이트단자에는 제 1 교류 전압원(Vac1)이 공급된다.
예를들어, 도 58에 도시된 바와 같이, 제 2 스테이지(ST2_L)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자에는 제 1 교류 전압원(Vac1)이 공급된다.
상기 도 57 및 도 58의 구성을 갖는 본 발명에 따른 게이트 구동회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 제 1 프레임에서의 초기 기간의 동작을 설명하면 다음과 같다.
도 59는 도 47의 제 1 내지 제 3 스테이지(ST3_L)의 또 다른 회로구성을 나타낸 도면이다.
상기 초기 기간동안에는, 도 48에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스(Vst)는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST1_L)에 입력된다. 구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 7 스위칭소자(Tr7) 의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 7 스위칭소자(Tr1, Tr7)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 6 스위칭소자(Tr6)가 턴-온된다.
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 제 2 직류 전압원(Vdc2)이 디스에이블용 노드(QB)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 디스에이블용 노드(QB)는 방전되고, 상기 디스에이블용 노드(QB)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 풀다운 스위칭소자(Trpd)가 턴-오프된다. 상기 턴-온된 제 2 스위칭소자(Tr2)는 상기 디스에이블용 노드(QB)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 디스에이블용 노드(QB)의 방전을 더욱 가속화시킨다.
이와 같이, 상기 초기 기간동안에는, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 디스에이블용 노드(QB)가 제 2 직류 전압원(Vdc2)으로 방전됨으로써, 상기 제 1 스테이지(ST1_L)가 인에이블된다.
또한, 상기 제 1 스테이지(ST1_L)의 제 8 스위칭소자(Tr8)는 제 2 교류 전압원(Vac2)에 의해서 항상 턴-오프상태를 유지한다. 상기 제 2 교류 전압원(Vac2)은 제 1 프레임동안 저전압원(Vl)상태이다.
이어서, 제 1 기간동안의 동작을 설명하면 다음과 같다.
제 1 기간동안에는, 도 48에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1_L)의 제 1 및 제 7 스위칭소자(Tr1, Tr7)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)가 상기 초기 기간동안 인가되었던 제 1 직류 전압원(Vdc1)으로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인(GL1)에 인가되어 상기 제 1 게이트 라인(GL1)을 구동시키는 제 1 출력펄스(Vout1)으로서 기능한다.
상기 제 1 기간에 제 1 스테이지(ST1_L)로부터 출력된 제 1 출력펄스(Vout1)은, 제 2 스테이지(ST2_L)에도 입력된다. 구체적으로, 도 59에 도시된 바와 같이, 상기 제 1 출력펄스(Vout1)은 상기 제 2 스테이지(ST2_L)에 구비된 제 1 스위칭소 자(Tr1)의 게이트단자와, 제 7 스위칭소자(Tr7)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(ST2_L)에 공급된 제 1 출력펄스(Vout1)은, 상기 제 1 스테이지(ST1_L)에 공급된 스타트 펄스(Vst)와 동일한 역할을 하는 것으로, 상기 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2_L)는 인에이블된다.
즉, 상기 제 1 출력펄스(Vout1)에 의해 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 디스에이블용 노드(QB)가 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 상기 제 1 기간동안에 제 1 스테이지(ST1_L)로부터 출력된 제 1 출력펄스(Vout1)은 제 1 게이트 라인(GL1)을 구동함과 동시에, 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)를 충전시키고, 디스에이블용 노드(QB)를 방전시킴으로써 상기 제 2 스테이지(ST2_L)를 인에이블시킨다.
이어서, 제 2 기간동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간동안에는, 도 48에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 기간동안에는, 상기 인에이블된 제 2 스테이지(ST2_L)가 상기 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 출력펄스(Vout2)으로서 출력한다. 그리고, 이 제 2 출력펄스(Vout2)을 제 2 게이트 라인(GL2), 상기 제 1 스테이지(ST1_L), 및 제 3 스테이지(ST3_L)에 공급한다.
즉, 상기 제 2 기간동안의 제 2 스테이지(ST2_L)의 동작은, 상기 제 1 기간동안의 제 1 스테이지(ST1_L)의 동작과 동일하다. 단, 상기 제 2 기간동안 상기 제 2 스테이지(ST2_L)로부터 출력된 제 2 출력펄스(Vout2)은 상기 제 1 스테이지(ST1_L)에 공급되어 상기 제 1 스테이지(ST1_L)를 디스에이블시킨다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
상기 제 2 기간에 상기 제 2 스테이지(ST2_L)로부터 출력된 제 2 출력펄스(Vout2)은 상기 제 1 스테이지(ST1_L)의 제 3 및 제 5 스위칭소자(Tr3, Tr5)에 공급된다. 구체적으로, 상기 제 2 출력펄스(Vout2)은 상기 제 3 스위칭소자(Tr3)의 게이트단자 및 제 5 스위칭소자(Tr5)의 게이트단자에 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 6 스위칭소자(Tr6)가 모두 턴-오프된다.
한편, 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 고전압원(Vh)으로 유지됨에 따라, 이 제 1 교류 전압원(Vac1)을 공급받는 제 4 스위칭소자(Tr4)가 턴-온된다. 그러면, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해, 상기 제 1 교류 전압원(Vac1)이 상기 디스에이블용 노드(QB)에 공급된다. 또한, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 디스에이블용 노드(QB)에 공급된다. 이에 따라, 상기 디스에이블용 노드(QB)가 제 1 교류 전압원(Vac1)으로 충전되고, 이 충전된 디스에이블용 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 2 스위칭소자(Tr2)가 모두 턴-온된다.
여기서, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해, 제 2 직류 전압원(Vdc2)이 상기 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)의 방전이 더욱 가속화된다.
이와 같이 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)가 턴-오프되고 풀다운 스위칭소자(Trpd)가 턴-온됨으로써, 상기 제 1 스테이지(ST1_L)는 상기 턴-온된 풀다운 스위칭소자(Trpd)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 비활성화시키는 오프전압원(Voff)으로서 기능한다.
요약하면, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 방전되고 디스에이블용 노드(QB)는 충전됨으로써, 상기 풀업 스위칭소자(Trpu)는 턴-온되고 상기 풀다운 스위칭소자(Trpd)는 턴-오프된다. 다시말하면, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_L)는 제 1 동작을 수행함으로써 디스에이블된다.
이와 동일한 방식으로, 나머지 각 스테이지들(ST2_L 내지 STn+1_L)은 자신으로부터 첫 번째 전단 스테이지로부터의 출력펄스에 따라 인에이블되고, 인에이블된 상태에서 해당 클럭펄스를 공급받아 출력펄스로서 출력하며, 자신으로부터 첫 번째 다음단 스테이지로부터의 출력펄스에 따라 제 1 동작을 수행함으로써 디스에이블된다.
다음으로, 제 2 쉬프트 레지스터(SR2)의 동작을 설명하면 다음과 같다.
상술한 시작 기간 및 제 1 기간에 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 상기 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_L)와 동일하게 동작한다.
단, 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)에 구비된 제 4 및 제 5 스위칭소자(Tr4, Tr5)에는 제 2 교류 전압원(Vac2)이 공급되며, 이 제 2 교류 전압원(Vac2)은 상기 제 1 프레임동안 저전압원(Vl)으로 유지되기 때문에 상기 제 1 스테이지(ST1_R)의 제 4 스위칭소자(Tr4)는 항상 턴-오프상태를 유지한다. 또한, 상기 제 1 프레임동안 제 1 교류 전압원(Vac1)은 고전압원(Vh)으로 유지되기 때문에 상기 제 1 스테이지(ST1_R)의 제 8 스위칭소자(Tr8)는 항상 턴-온상태를 유지한다.
한편, 상기 제 2 기간에 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 상기 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_L)와 다르게 동작한다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
상기 제 2 기간은 상기 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)의 제 1 스테이지(ST1_L)가 디스에이블되는 기간으로서, 이 제 2 기간에 상기 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지(ST1_1)는 제 1 동작을 수행함으로써 디스에이블되는 반면 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 제 2 동작을 수행함으로써 디스에이블된다.
즉, 상기 제 2 기간에 상기 제 2 쉬프트 레지스터(SR2)의 제 1 스테이지(ST1_R)는 제 2 스테이지(ST2_R)로부터의 제 2 출력펄스(Vout2)에 따라 디스에이 블된다. 구체적으로, 상기 제 2 기간에 상기 제 2 스테이지(ST2_R)로부터 출력된 제 2 출력펄스(Vout2)은 상기 제 1 스테이지(ST1_R)의 제 3 및 제 5 스위칭소자(Tr3, Tr5)에 공급된다. 구체적으로, 상기 제 2 출력펄스(Vout2)은 상기 제 3 스위칭소자(Tr3)의 게이트단자 및 제 5 스위칭소자(Tr5)의 게이트단자에 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST1_R)의 인에이블용 노드(Q)에 공급된다. 따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 6 스위칭소자(Tr6)가 모두 턴-오프된다.
한편, 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)이 저전압원(Vl)으로 유지됨에 따라, 이 제 2 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST1_R)의 제 4 스위칭소자(Tr9)가 턴-오프된다. 그리고, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 2 교류 전압원(Vac2)이 상기 디스에이블용 노드(QB)에 공급된다. 이에 따라, 상기 디스에이블용 노드(QB)가 제 2 교류 전압원(Vac2)으로 방전되고, 이 방전된 디스에이블용 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 2 스위칭소자(Tr2)가 모두 턴-오프된다.
또한, 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST1_R)의 제 8 스위칭소자(Tr8)는 턴-온된다. 이 턴-온된 제 8 스위칭소자(Tr8)를 통해, 제 2 직류 전압원(Vdc2)이 상기 디스에이블용 노드(QB)에 공급된다. 이에 따라, 상기 디스에이블용 노드(QB)의 방전이 가속화된다.
이와 같이 상기 제 2 기간동안 상기 제 1 스테이지(ST1_R)의 풀업 스위칭소자(Trpu) 및 풀다운 스위칭소자(Trpd)가 모두 턴-오프됨으로써, 이 제 2 기간에 상기 제 1 스테이지(ST1_L)는 어떠한 출력도 발생하지 않는다.
요약하면, 상기 제 2 기간동안 제 1 스테이지(ST1_R)의 인에이블용 노드(Q)와 디스에이블용 노드(QB)가 모두 방전됨으로써, 상기 풀업 스위칭소자(Trpu)와 상기 풀다운 스위칭소자(Trpd)가 모두 턴-오프된다. 다시말하면, 상기 제 2 기간동안 상기 제 1 스테이지(ST1_R)는 제 2 동작을 수행함으로써 디스에이블된다.
이와 동일한 방식으로, 나머지 각 스테이지들(ST2_R 내지 STn+1_R)은 자신으로부터 첫 번째 전단 스테이지로부터의 출력펄스에 따라 인에이블되고, 인에이블된 상태에서 해당 클럭펄스를 공급받아 출력펄스로서 출력하며, 자신으로부터 첫 번째 다음단 스테이지로부터의 출력펄스에 따라 제 2 동작을 수행함으로써 디스에이블된다.
결론적으로, 제 1 프레임에는 상기 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_R 내지 STn+1_R)가 오프전압원(Voff)을 출력하고, 제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)는 아무런 출력도 발생하지 않는다. 따라서, 상기 제 1 프레임에는 상기 제 2 쉬프트 레지스터(SR2)의 각 스테이지(ST1_R 내지 STn+1_R)에 구비된 풀다운 스위칭소자(Trpd)는 휴지기간을 갖는다.
제 2 프레임에는, 상기 제 1 교류 전압원(Vac1)이 저전압원(Vl)으로 변경되고 제 2 교류 전압원(Vac2)이 고전압원(Vh)으로 변경됨에 따라 상기 제 1 쉬프트 레지스터(SR1)와 제 2 쉬프트 레지스터(SR2)는 서로 반대로 동작한다. 즉, 이 제 2 프레임에는 상기 제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지(ST1_R 내지 STn+1_R)가 오프전압원(Voff)을 출력하고, 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)가 아무런 출력도 발생하지 않는다. 따라서, 상기 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 각 스테이지(ST1_L 내지 STn+1_L)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
상술한 실시예에서 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 한 개 프레임단위로 변경시키는 예를 설명하였는데, 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 k(k는 2이상의 자연수) 개 프레임단위로 변경시켜도 무방하다.
이하, 본 발명의 제 12 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 60은 본 발명의 제 12 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 12 실시예에 따른 게이트 구동회로는, 본 발명의 제 11 실시예에 따른 게이트 구동회로와 동일하다. 단, 도 60에 도시된 바와 같이, 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(ST1_L 내지 STn+1_L) 중 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)은 제 1 교류 전압원(Vac1)을 공급받으며, 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L)은 제 2 교류 전압원(Vac2)을 공급받는다.
그리고, 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들 중 기수번째 스테 이지들(ST1_R, ST3_R, ..., STn+1_R)은 제 2 교류 전압원(Vac2)을 공급받으며, 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)은 제 1 교류 전압원(Vac1)을 공급받는다.
이로 인해, 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)과 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)은, 제 11 실시예에서 상술한 제 1 쉬프트 레지스터(SR1)의 각 스테이지(ST1_L 내지 STn+1_L)와 동일하게 동작한다.
그리고, 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L)과 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)은, 제 11 실시예에서 상술한 제 2 쉬프트 레지스터(SR2)의 각 스테이지(ST1_R 내지 STn+1_R) 동일하게 동작한다.
따라서, 제 1 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L) 및 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)이 오프전압원(Voff)을 출력하며, 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L) 및 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)이 오프전압원(Voff)을 출력한다.
결국, 제 1 프레임에는 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L)에 구비된 풀다운 스위칭소자(Trpd), 및 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)에 구비된 풀다 운 스위칭소자(Trpd)가 휴지기간을 가진다. 반대로, 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)에 구비된 풀다운 스위칭소자(Trpd), 및 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
이와 같은 본 발명의 제 12 실시예에 따른 게이트 구동회로에 구비된 각 스테이지는, 제 11 실시예에서 설명한 회로구성을 가질 수 있다.
이하, 본 발명의 제 13 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 61은 본 발명의 제 13 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 13 실시예에 따른 게이트 구동회로는, 본 발명의 제 12 실시예에 따른 게이트 구동회로와 동일하다.
단, 도 61에 도시된 바와 같이, 제 1 쉬프트 레지스터(SR1)에 구비된 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L) 중 가장 먼저 출력펄스를 출력하는 제 1 스테이지(ST1_L)는 제 1 스타트 펄스(Vst1)에 의해 인에이블되며, 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L) 중 가장 먼저 출력펄스를 출력하는 제 2 스테이지(ST2_L)는 제 2 스타트 펄스(Vst2)에 의해 인에이블된다.
이와 마찬가지로, 제 2 쉬프트 레지스터(SR2)에 구비된 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_L) 중 가장 먼저 출력펄스를 출력하는 제 1 스테이 지(ST1_R)는 상기 제 1 스타트 펄스(Vst1)에 의해 인에이블되며, 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R) 중 가장 먼저 출력펄스를 출력하는 제 2 스테이지(ST2_R)는 제 2 스타트 펄스(Vst2)에 의해 인에이블된다.
여기서, 상기 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+2_L)는 출력펄스(Vout1 내지 Voutn+2)을 차례로 출력한다.
그리고, 각 스테이지(ST1_L 내지 STn+2_L)는 상기 출력펄스(Vout1 내지 Voutn+2)을 자신으로부터 두 번째 다음단 스테이지에 스타트 펄스로서 공급하고, 두 번째 전단 스테이지에 디스에이블 신호로서 공급한다. 따라서, 각 스테이지(ST1_L 내지 STn+2_L)는 두 번째 다음단 스테이지로부터의 출력펄스에 응답하여 인에이블되고, 두 번째 전단 스테이지로부터의 출력펄스에 따라 디스에이블된다.
예를들어, 제 3 스테이지(ST3_L)는 제 1 스테이지(ST1_L)로부터의 제 1 출력펄스(Vout1)에 응답하여 인에이블되고 제 5 스테이지로부터의 제 5 출력펄스에 응답하여 디스에이블된다. 그리고, 제 4 스테이지(ST4_L)는 제 2 스테이지(ST2_L)로부터의 제 2 출력펄스(Vout2)에 응답하여 인에이블되고 제 6 스테이지로부터의 제 6 출력펄스에 응답하여 디스에이블된다.
단, 제 1 스테이지(ST1_L)의 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST1_L)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst)에 의해 인에이블된다. 또한, 상기 제 2 스테이지(ST2_L)의 두 번째 전단에도 스테이지가 존재하기 않기 때문에, 상기 제 2 스테이지(ST2_L)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 의해 인에이블된다.
또한, 제 1 더미 스테이지(STn+1_L)의 두 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 더미 스테이지(STn+1_L)는 상기 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 의해 디스에이블된다.
또한, 제 2 더미 스테이지(STn+2_L)의 두 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 제 2 더미 스테이지(STn+2_L)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 의해 디스에이블된다.
이와 같이, 상기 제 1 쉬프트 레지스터(SR1)에 구비된 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)과 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L)은 서로 독립적인 스타트 펄스(Vst1, Vst2)를 공급받아 서로 독립적으로 구동된다. 즉, 상기 제 1 쉬프트 레지스터(SR1)에서 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)은 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)끼리 서로 출력을 주고받아 인에이블 및 디스에이블된다. 그리고, 상기 제 1 쉬프트 레지스터(SR1)에서 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L)은 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L)끼리 서로 출력을 주고받아 인에이블 및 디스에이블된다.
물론, 상기 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(ST1_R 내지 STn+2_R)도, 상기 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(ST1_L 내지 STn+2_L)과 동일한 구성을 갖는다. 이때, 상기 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)과 상기 제 2 쉬프트 레지스터(SR2)에 구비된 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R)이 동일한 교류 전압 원(제 1 교류 전압원(Vac1))을 공급받으며, 상기 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L)과 상기 제 2 쉬프트 레지스터(SR2)에 구비된 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)이 동일한 교류 전압원(제 2 교류 전압원(Vac2))을 공급받는다.
이로 인해, 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)과 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R)은, 제 11 실시예에서 상술한 제 1 쉬프트 레지스터(SR1)의 스테이지들(ST1_L 내지 STn+1_L)와 동일하게 동작한다. 그리고, 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L)과 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)은, 제 11 실시예에서 상술한 제 2 쉬프트 레지스터(SR2)의 스테이지들(ST1_R 내지 STn+1_R)와 동일하게 동작한다.
따라서, 제 1 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L) 및 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R)이 오프전압원(Voff)을 출력하며, 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R) 및 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)이 오프전압원(Voff)을 출력한다.
결국, 제 1 프레임에는 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L)에 구비된 풀다운 스위칭소자(Trpd), 및 제 2 쉬프 트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 가진다. 반대로, 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)에 구비된 풀다운 스위칭소자(Trpd), 및 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
이와 같은 본 발명의 제 13 실시예에 따른 게이트 구동회로에 구비된 각 스테이지는, 도 52, 도 53, 도 55, 도 56, 도 57, 및 도 58에 나타낸 회로구성을 가질 수 있다.
단, 상기 도 52 및 도 53의 회로구성이 본 발명의 제 13 실시예의 스테이지들에 적용될 경우, 도 52 및 도 53의 각 스테이지에 구비된 제 1 및 제 9 스위칭소자(Tr9)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst)(또는 제 2 스타트 펄스(Vst)) 또는 전전단 스테이지로부터의 출력펄스에 따라 턴-온된다. 그리고, 각 스테이지에 구비된 제 3 및 제 4 스위칭소자(Tr4)는 다음 다음단 스테이지로부터의 출력펄스에 따라 턴-온된다.
한편, 도 55 및 도 56의 회로구성이 본 발명의 제 13 실시예의 스테이지들에 적용될 경우, 제 13 실시예의 각 스테이지에 구비된 제 1 및 제 9 스위칭소자(Tr9)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst)(또는 제 2 스타트 펄스(Vst)) 또는 전전단 스테이지로부터의 출력펄스에 따라 턴-온된다. 그리고, 제 13 실시예의 각 스테이지에 구비된 제 3 스위칭소자(Tr3)는 다음 다음단 스테이지로부터의 출력펄스에 따라 턴-온된다.
또 한편, 도 57 및 도 58의 회로구성이 본 발명의 제 13 실시예의 스테이지들에 적용될 경우, 제 13 실시예의 각 스테이지에 구비된 제 1 및 제 7 스위칭소자(Tr7)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst)(또는 제 2 스타트 펄스(Vst)) 또는 전전단 스테이지로부터의 출력펄스에 따라 턴-온된다. 그리고, 제 13 실시예의 각 스테이지에 구비된 제 3 및 제 5 스위칭소자(Tr5)는 다음 다음단 스테이지로부터의 출력펄스에 따라 턴-온된다.
이하, 본 발명의 제 14 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 62는 본 발명의 제 14 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 14 실시예에 따른 게이트 구동회로는, 상술한 제 13 실시예의 게이트 구동회로와 동일하다. 단, 도 62에 도시된 바와 같이, 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)에는 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)이 공급된다. 구체적으로, 기수번째 스테이지들 중 홀수번째 스테이지들에는 제 1 교류 전압원(Vac1)이 공급되고 짝수번째 스테이지들에는 제 2 교류 전압원(Vac2)이 공급된다.
그리고, 상기 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들에도 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)이 공급된다. 구체적으로, 우수번째 스테이지들(ST2_L, ST4_L, ..., STn+2_L) 중 홀수번째 스테이지들에는 제 1 교류 전압원(Vac1)이 공급되고 짝수번째 스테이지들에는 제 2 교류 전압원(Vac2)이 공급된다.
다시말하면, 제 1 교류 전압원(Vac1)은 제 4k+1 스테이지 및 제 4k+2 스테이지에 공급되고, 상기 제 2 교류 전압원(Vac2)은 제 4k-1 스테이지 및 제 4k-4 스테이지에 공급된다.
여기서, 상기 k는 0을 포함한 자연수를 나타낸다.
예를들어, 상기 제 1 교류 전압원(Vac1)은 제 1 스테이지(ST1_L), 제 5 스테이지, 제 9 스테이지 등에 공급됨과 아울러 제 2 스테이지(ST2_L), 제 6 스테이지, 제 10 스테이지 등에 공급된다.
그리고, 제 -4, 제 -1, 및 제 0 스테이지는 존재하지 않으므로, 상기 제 2 교류 전압원(Vac2)은 제 3 스테이지(ST3_L), 제 7 스테이지, 11 스테이지 등에 공급됨과 아울러 제 4 스테이지(ST4_L), 제 8 스테이지, 제 12 스테이지 등에 공급된다.
이와 마찬가지로, 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)에도 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)이 공급된다. 구체적으로, 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R) 중 홀수번째 스테이지들에는 제 2 교류 전압원(Vac2)이 공급되고 짝수번째 스테이지들에는 제 1 교류 전압원(Vac1)이 공급된다.
그리고, 상기 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R)에도 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)이 공 급된다. 구체적으로, 우수번째 스테이지들(ST2_R, ST4_R, ..., STn+2_R) 중 홀수번째 스테이지들에는 제 2 교류 전압원(Vac2)이 공급되고 짝수번째 스테이지들에는 제 1 교류 전압원(Vac1)이 공급된다.
다시말하면, 제 2 교류 전압원(Vac2)은 제 4k+1 스테이지 및 제 4k+2 스테이지에 공급되고, 상기 제 1 교류 전압원(Vac1)은 제 4k-1 스테이지 및 제 4k-4 스테이지에 공급된다.
여기서, 상기 k는 0을 포함한 자연수를 나타낸다.
예를들어, 상기 제 2 교류 전압원(Vac2)은 제 1 스테이지(ST1_R), 제 5 스테이지, 제 9 스테이지 등에 공급됨과 아울러 제 2 스테이지(ST2_R), 제 6 스테이지, 제 10 스테이지 등에 공급된다.
그리고, 제 -4, 제 -1, 및 제 0 스테이지는 존재하지 않으므로, 상기 제 1 교류 전압원(Vac1)은 제 3 스테이지(ST3_R), 제 7 스테이지, 11 스테이지 등에 공급됨과 아울러 제 4 스테이지(ST4_R), 제 8 스테이지, 제 12 스테이지 등에 공급된다.
이로 인해, 제 1 쉬프트 레지스터(SR1)의 제 4k+1 스테이지들과, 상기 제 1 쉬프트 레지스터(ST1)의 제 4k+2 스테이지들과, 제 2 쉬프트 레지스터(SR2)의 제 4k-1 스테이지들과, 그리고 상기 제 2 쉬프트 레지스터(SR2)의 제 4k-4 스테이지들은 제 11 실시예에서 상술한 제 1 쉬프트 레지스터(SR1)의 각 스테이지들(ST1_L 내지 STn+1_L)과 동일하게 동작한다.
그리고, 제 2 쉬프트 레지스터(SR1)의 제 4k+1 스테이지들과, 상기 제 2 쉬 프트 레지스터(SR2)의 제 4k+2 스테이지들과, 제 1 쉬프트 레지스터(SR1)의 제 4k-1 스테이지들과, 그리고 상기 제 1 쉬프트 레지스터(SR1)의 제 4k-4 스테이지들은 제 11 실시예에서 상술한 제 2 쉬프트 레지스터(SR2)의 각 스테이지들(ST1_R 내지 STn+1_R)과 동일하게 동작한다.
따라서, 제 1 프레임에는 제 1 쉬프트 레지스터(SR1)의 제 4k+1 스테이지들과, 상기 제 1 쉬프트 레지스터(SR1)의 제 4k+2 스테이지들과, 제 2 쉬프트 레지스터(SR2)의 제 4k-1 스테이지들과, 그리고 상기 제 2 쉬프트 레지스터(SR2)의 제 4k-4 스테이지들이 오프전압원(Voff)을 출력한다.
그리고, 제 2 프레임에는 제 2 쉬프트 레지스터(SR2)의 제 4k+1 스테이지들과, 상기 제 2 쉬프트 레지스터(SR2)의 제 4k+2 스테이지들과, 제 1 쉬프트 레지스터(SR1)의 제 4k-1 스테이지들과, 그리고 상기 제 1 쉬프트 레지스터(SR1)의 제 4k-4 스테이지들이 오프전압원을 출력한다.
결국, 제 1 프레임에는 제 2 쉬프트 레지스터(SR2)의 제 4k+1 스테이지들과, 상기 제 2 쉬프트 레지스터(SR2)의 제 4k+2 스테이지들과, 제 1 쉬프트 레지스터(SR1)의 제 4k-1 스테이지들과, 그리고 상기 제 1 쉬프트 레지스터(SR1)의 제 4k-4 스테이지들에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
그리고, 제 2 프레임에는 제 1 쉬프트 레지스터(SR1)의 제 4k+1 스테이지들과, 상기 제 1 쉬프트 레지스터(SR1)의 제 4k+2 스테이지들과, 제 2 쉬프트 레지스터(SR2)의 제 4k-1 스테이지들과, 그리고 상기 제 2 쉬프트 레지스터(SR2)의 제 4k-4 스테이지들에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
이와 같은 본 발명의 제 14 실시예에 따른 게이트 구동회로에 구비된 각 스테이지(ST1_L 내지 STn+2_L, (ST1_R 내지 STn+2_R)는, 도 52, 도 53, 도 55, 도 56, 도 57, 및 도 58에 나타낸 회로구성을 가질 수 있다.
단, 상기 도 52 및 도 53의 회로구성이 본 발명의 제 14 실시예의 스테이지들(ST1_L 내지 STn+2_L, (ST1_R 내지 STn+2_R)에 적용될 경우, 도 52 및 도 53의 각 스테이지(ST1_L 내지 STn+1_L, (ST1_R 내지 STn+1_R)에 구비된 제 1 및 제 9 스위칭소자(Tr1, Tr9)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)(또는 제 2 스타트 펄스(Vst2)) 또는 두 번째 전단 스테이지로부터의 출력펄스에 따라 턴-온된다. 그리고, 각 스테이지(ST1_L 내지 STn+1_L, (ST1_R 내지 STn+1_R)에 구비된 제 3 및 제 4 스위칭소자(Tr3, Tr4)는 두 번째 다음단 스테이지로부터의 출력펄스에 따라 턴-온된다.
한편, 도 55 및 도 56의 회로구성이 본 발명의 제 14 실시예의 스테이지들에 적용될 경우, 제 14 실시예의 각 스테이지(ST1_L 내지 STn+2_L, (ST1_R 내지 STn+2_R)에 구비된 제 1 및 제 9 스위칭소자(Tr1, Tr9)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)(또는 제 2 스타트 펄스(Vst2)) 또는 두 번째 전단 스테이지로부터의 출력펄스에 따라 턴-온된다. 그리고, 제 14 실시예의 각 스테이지에 구비된 제 3 스위칭소자(Tr3)는 두 번째 다음단 스테이지로부터의 출력펄스에 따라 턴-온된다.
또 한편, 도 57 및 도 58의 회로구성이 본 발명의 제 14 실시예의 스테이지들에 적용될 경우, 제 14 실시예의 각 스테이지(ST1_L 내지 STn+2_L, (ST1_R 내지 STn+2_R)에 구비된 제 1 및 제 7 스위칭소자(Tr1, Tr7)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)(또는 제 2 스타트 펄스(Vst2)) 또는 두 번째 전단 스테이지로부터의 출력펄스에 따라 턴-온된다. 그리고, 제 14 실시예의 각 스테이지(ST1_L 내지 STn+2_L, (ST1_R 내지 STn+2_R)에 구비된 제 3 및 제 5 스위칭소자(Tr3, Tr5)는 두 번째 다음단 스테이지로부터의 출력펄스에 따라 턴-온된다.
이하, 본 발명의 제 15 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 63은 본 발명의 제 15 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 15 실시예에 따른 게이트 구동회로는, 도 63에 도시된 바와 같이, 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)를 포함한다.
상기 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)는, 각각 제 1 내지 제 n 스테이지(ST1_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)를 포함한다.
상기 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)는 출력펄스(Vout1 내지 Voutn+1)을 차례로 출력한다. 또한, 각 스테이지(ST1_L 내지 STn+1_L)는 상기 출력펄스(Vout1 내지 Voutn+1)을 첫 번째 다음단 스테이지 및 두 번째 다음단 스테이지에 스타트 펄스(Vst)로서 공급하며, 첫 번째 전단 스테이지에 디스에이블 신호로서 공급한다.
따라서, 각 스테이지(ST1_L 내지 STn+1_L)는 첫 번째 전단 스테이지 및 두 번째 전단 스테이지로부터의 출력펄스에 응답하여 인에이블되며, 첫 번째 다음단 스테이지로부터의 출력펄스에 응답하여 디스에이블된다.
단, 제 1 스테이지(ST1_L)의 첫 번째 전단 및 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST1_L)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 인에이블된다.
그리고, 제 2 스테이지(ST2_L)의 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 2 스테이지(ST2_L)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 인에이블된다.
또한, 더미 스테이지(STn+1_L)의 첫 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(STn+1_L)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 디스에이블된다.
한편, 각 스테이지의 노드 제어부(601)는 첫 번째 다음단 스테이지의 디스에이블용 노드(QB)에 공급된 전압에 따라 자신이 속한 스테이지의 디스에이블용 노드(QB)의 전압을 제어한다.
상기 제 2 쉬프트 레지스터(SR2)도 상기 제 1 쉬프트 레지스터(SR1)와 동일한 구성을 갖는다.
이와 같이 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)에 구비된 스테이지(ST1_L 내지 STn+1_L, ST1_R 내지 STn+1_R)의 회로구성을 상세히 설명하면 다음과 같다.
도 64는 도 63의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지의 회로구성을 나타낸 도면이다.
제 1 쉬프트 레지스터(SR1)에 구비된 제 1 내지 제 n 스테이지(ST1_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)는 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)를 갖는다.
각 스테이지에 구비된 제 1 스위칭소자(Tr1)는, 첫 번째 전단 스테이지로부터의 출력펄스 출력펄스에 응답하여 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 1 스위칭소자(Tr1)는 제 2 스테이지(ST2_L)로부터의 제 2 출력펄스(Vout2) 에 응답하여 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 2 및 제 2 스테이지(ST2_L)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)에 접속된다.
각 스테이지에 구비된 제 2 스위칭소자(Tr2)는, 첫 번째 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 2 스위칭소자(Tr2)는 제 4 스테이지(ST4_L)로부터의 제 4 출력펄스(Vout4)에 응답하여 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
각 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 1 교류 전압 원(Vac1)(또는 제 2 교류 전압원(Vac2))에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 자신이 속한 스테이지의 디스에이블용 노드(QB)를 상기 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))으로 충전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지에 구비된 제 4 스위칭소자(Tr4)는, 첫 번째 다음단 스테이지의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 4 스위칭소자(Tr4)는 제 4 스테이지(ST4_L)의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)를 상기 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 4 스테이지(ST4_L)의 디스에이블용 노드(QB)에 접속되며, 드레인단자는 상기 제 2 직류 전 압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)에 접속된다.
각 스테이지에 구비된 제 5 스위칭소자(Tr5)는, 자신이 속한 스테이지의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))에 응답하여 자신이 속한 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 5 스위칭소자(Tr5)는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속된다.
각 스테이지에 구비된 제 6 스위칭소자(Tr6)는, 첫 번째 다음단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))으로 충전 또는 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 6 스위칭소자(Tr6)는 제 4 스테이지(ST4_L)로부터의 제 4 출력펄스(Vout4)에 응답하여 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 4 스테이지(ST4_L)에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지에 구비된 제 7 스위칭소자(Tr7)는, 제 2 교류 전압원(Vac2)(또는 제 1 교류 전압원(Vac1))에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 7 스위칭소자(Tr7)는 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지에 구비된 제 8 스위칭소자(Tr8)는, 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1) 에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2) 으로 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 8 스위칭소자(Tr8)는, 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비 된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지에 구비된 제 9 스위칭소자(Tr9)는, 첫 번째 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 9 스위칭소자(Tr9)는 제 2 스테이지(ST2_L)로부터의 제 2 출력펄스(Vout2)에 응답하여 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 제 2 스테이지(ST2_L)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지에 구비된 제 10 스위칭소자(Tr10)는, 두 번째 전단 스테이지로부터의 출력펄스에 응답하여 자신이 속한 스테이지의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 제 10 스위칭소자(Tr9)는 제 1 스테이지(ST1_L)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이 를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 제 1 스테이지(ST1_L)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속된다.
각 스테이지에 구비된 풀업 스위칭소자(Trpu)는, 자신이 속한 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 출력펄스로서 출력하고, 이 출력펄스를 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다. 이때, 상기 첫 번째 전단 스테이지로 출력된 출력펄스는 상기 첫 번째 전단 스테이지를 디스에이블시키기 위한 신호로서 기능하고, 상기 첫 번째 다음단 스테이지로 출력된 출력펄스는 상기 첫 번째 다음단 스테이지를 인에이블시키기 위한 스타트 펄스(Vst)로 기능하고, 상기 두 번째 다음단 스테이지로 출력된 출력펄스는 상기 두 번째 다음단 스테이지를 디스에이블시키기 위한 디스에이블 신호로서 기능한다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 풀업 스위칭소자(Trpu)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 출력펄스(Vout3)으로서 출력하고, 이 제 3 출력펄스(Vout3)을 제 3 게이트 라인(GL3), 제 2 스테이지(ST2_L), 제 4 스테이지(ST4_L), 및 제 5 스테이지(ST5_L)에 공급한다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 제 3 스테이지(ST3_L)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 3 게이트 라인(GL3), 제 2 스테이지(ST2_L), 제 4 스테이지(ST4_L), 및 제 5 스테이지(ST5_L)에 접속된다.
각 스테이지에 구비된 풀다운 스위칭소자(Trpd)는, 자신이 속한 스테이지의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프전압원(Voff)으로서 출력하고, 이 오프전압원(Voff)을 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다.
예를들어, 도 64의 제 3 스테이지(ST3_L)에 구비된 풀다운 스위칭소자(Trpd)는 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프전압원(Voff)으로서 출력하고, 이 오프전압원(Voff)을 제 3 게이트 라인(GL3), 제 2 스테이지(ST2_L), 제 4 스테이지(ST4_L), 및 제 5 스테이지(ST5_L)에 공급한다. 이를 위해, 상기 제 3 스테이지(ST3_L)에 구비된 풀다운 스위칭소자(Trpd)의 게이트단자는 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인(GL3), 제 2 스테이지(ST2_L), 제 4 스테이지(ST4_L), 및 제 5 스테이지(ST5_L)에 접속된다.
제 1 및 제 2 스테이지(ST1_L, ST2_L), 제 4 내지 제 n 스테이지(ST4_L 내지 STn_L), 그리고 더미 스테이지(STn+1_L)에 구비된 각 스위칭소자도 상술한 바와 같은 방식으로 동작한다.
단, 제 1 스테이지(ST1_L)의 첫 번째 전단 및 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST1_L)에 구비된 제 1, 제 9, 및 제 10 스위칭소자(Tr1, Tr9, Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받는다. 즉, 상기 제 1 스테이지(ST1_L)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 인에이블 인에이블된다. 여기서, 상기 제 1 스테이지(ST1_L)에는 제 10 스위칭소자(Tr10)가 구비되지 않아도 무방하다.
또한, 제 2 스테이지(ST2_L)의 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 2 스테이지(ST2_L)에 구비된 제 10 스위칭소자(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받는다. 즉, 상기 제 1 스테이지(ST1_L)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 인에이블된다.
또한, 더미 스테이지(STn+1_L)의 첫 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(STn+1_L)에 구비된 제 2 스위칭소자(Tr2) 및 제 6 스위칭소자(Tr6)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받는다. 즉, 상기 더미 스테이지(STn+1_L)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 디스에이블된다.
또한, 상기 스테이지들(ST1_L 내지 STn+1_L) 중 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)에 구비된 제 3 및 제 6 스위칭소자(Tr3, Tr6)는 제 1 교류 전압원(Vac1)을 공급받으며, 제 7 스위칭소자(Tr7)는 제 2 교류 전압원(Vac2)을 공급받는다.
그리고, 상기 스테이지들(ST1_L 내지 STn+1_L) 중 우수번째 스테이지 들(ST2_L, ST4_L, ..., STn_L)에 구비된 제 3 및 제 6 스위칭소자(Tr3, Tr6)는 제 2 교류 전압원(Vac2)을 공급받으며, 제 7 스위칭소자(Tr7)는 제 1 교류 전압원(Vac1)을 공급받는다.
이어서, 제 2 쉬프트 레지스터(SR2)에 구비된 제 1 내지 제 n 스테이지(ST1_R 내지 STn_R), 그리고 더미 스테이지(STn+1_R)의 회로구성을 설명하면 다음과 같다.
도 65는 도 63의 제 2 쉬프트 레지스터에 구비된 제 3 스테이지의 회로구성을 나타낸 도면이다.
제 2 쉬프트 레지스터(SR2)에 구비된 각 스테이지(ST1_R 내지 STn+1_R)의 회로구성은, 상술한 제 1 쉬프트 레지스터(SR1)에 구비된 각 스테이지(ST1_L 내지 STn+1_L)의 회로 구성과 동일하다.
단, 상기 스테이지들(ST1_R 내지 STn+1_R) 중 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)에 구비된 제 3 및 제 6 스위칭소자(Tr3, Tr6)는 제 2 교류 전압원(Vac2)을 공급받으며, 제 7 스위칭소자(Tr7)는 제 1 교류 전압원(Vac1)을 공급받는다.
그리고, 상기 스테이지들(ST1_R 내지 STn+1_R) 중 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)에 구비된 제 3 및 제 6 스위칭소자(Tr3, Tr6)는 제 1 교류 전압원(Vac1)을 공급받으며, 제 7 스위칭소자(Tr7)는 제 2 교류 전압원(Vac2)을 공급받는다.
이와 같이 구성된 본 발명의 제 15 실시예에 따른 게이트 구동회로의 동작을 상세히 설명하면 다음과 같다.
여기서, 제 1 쉬프트 레지스터(SR1)의 동작을 기간별로 설명하면 다음과 같다.
도 66은 도 63의 제 1 쉬프트 레지스터에 구비된 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면이다.
먼저, 제 1 프레임에서의 초기 기간의 동작을 설명하면 다음과 같다.
여기서, 상기 제 1 프레임동안 제 1 교류 전압원(Vac1)은 고전압원(Vh)으로 유지되고, 제 2 교류 전압원(Vac2)은 저전압원(Vl)으로 유지된다고 가정하고, 제 2 프레임동안은 상기 제 1 교류 전압원(Vac1)은 저전압원(Vl)으로 유지되고, 제 2 교류 전압원(Vac2)은 고전압원(Vh)으로 유지된다고 가정하자.
따라서, 제 1 프레임동안 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지(ST1_L, ST3_L, ..., STn+1_L)에 구비된 제 3 스위칭소자(Tr3)는 턴-온상태를 유지하며, 우수번째 스테이지(ST2_L, ST4_L, ..., STn_L)에 구비된 제 3 스위칭소자(Tr3)는 턴-오프상태를 유지한다. 그리고, 상기 제 1 프레임동안 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지(ST1_L, ST3_L, ..., STn+1_L)에 구비된 제 7 스위칭소자(Tr7)는 턴-오프 상태를 유지하며, 우수번째 스테이지(ST2_L, ST4_L, ..., STn_L)에 구비된 제 7 스위칭소자(Tr7)는 턴-온상태를 유지한다.
이에 반하여, 제 1 프레임동안 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지(ST1_R, ST3_R, ..., STn+1_R)에 구비된 제 3 스위칭소자(Tr3)는 턴-오프상태를 유지하며, 우수번째 스테이지(ST2_R, ST4_R, ..., STn_R)에 구비된 제 3 스위칭 소자(Tr3)는 턴-온상태를 유지한다. 그리고, 상기 제 1 프레임동안 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지(ST1_R, ST3_R, ..., STn+1_R)에 구비된 제 7 스위칭소자(Tr7)는 턴-온상태를 유지하며, 우수번째 스테이지(ST2_R, ST4_R, ..., STn_R)에 구비된 제 7 스위칭소자(Tr7)는 턴-오프상태를 유지한다.
제 2 프레임에는 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)의 극성이 변경됨에 따라, 상술한 제 3 및 제 7 스위칭소자(Tr3, Tr7)가 반대로 동작한다.
상기 초기 기간동안에는, 도 48에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 스타트 펄스(Vst)는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST1_L) 및 제 2 스테이지(ST2_L)에 공급된다.
구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와, 제 9 스위칭소자(Tr9)의 게이트단자, 및 제 10 스위칭소자(Tr10)의 게이트단자에 공급된다.
그러면, 상기 제 1, 제 9, 및 제 10 스위칭소자(Tr1, Tr9, Tr10)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 8 스위칭소자(Tr8)가 모두 턴-온된다.
여기서, 상기 턴-온된 제 8, 제 9, 및 제 10 스위칭소자(Tr8, Tr9, Tr10)를 통해 제 2 직류 전압원(Vdc2)이 디스에이블용 노드(QB)에 공급된다.
상술한 바와 같이, 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)은 고전압원(Vh)으로 유지되므로, 이 제 1 교류 전압원(Vac1)을 게이트단자 및 소스단자를 통해 공급받는 제 3 스위칭소자(Tr3)는 턴-온된다. 그러면, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 디스에이블용 노드(QB)에 공급된다. 따라서, 상기 디스에이블용 노드(QB)에는 상기 제 1 교류 전압원(Vac1)과 상기 제 2 직류 전압원(Vdc2)이 동시에 공급된다. 이때, 상기 디스에이블용 노드(QB)를 제 1 교류 전압원(Vac1)으로 충전시키는 스위칭소자(제 3 스위칭소자(Tr3))의 수보다 제 2 직류 전압원(Vdc2)으로 방전시키는 스위칭소자(제 8, 제 9, 및 제 10 스위칭소자(Tr8, Tr9, Tr10))의 수가 더 많기 때문에, 상기 디스에이블용 노드(QB)는 방전상태로 유지된다. 결국, 이 방전된 디스에이블용 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.
상술한 바와 같이, 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)은 저전압원(Vl)으로 유지되므로, 이 제 2 교류 전압원(Vac2)을 게이트단자를 통해 인가받는 제 7 스위칭소자(Tr7)는 턴-오프상태이다.
또한, 이 초기 기간에 제 2 스테이지(ST2_L)로부터의 출력은 없으므로, 상기 제 1 스테이지(ST1_L)의 제 2 및 제 6 스위칭소자(Tr2, Tr6)는 턴-오프상태이다.
특히, 이 초기 기간에 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)가 충전상태를 유지하기 위해서는, 상기 제 1 스테이지(ST1_L)의 제 4 스위칭소 자(Tr4)는 턴-오프상태를 유지하여야 한다. 이 제 4 스위칭소자(Tr4)는 첫 번째 다음단, 즉 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 공급된 전압에 따라 턴-온 또는 턴-오프된다. 따라서, 이 초기 기간에 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 방전상태로 유지하는 것이 필요하다. 이를 위해, 이 초기 기간에 출력된 스타트 펄스(Vst)는 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)를 방전시킨다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST2_L)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자에 공급된다.
그러면, 상기 제 2 스테이지(ST2_L)의 제 10 스위칭소자(Tr10)이 턴-온되며, 이때, 상기 턴-온된 제 10 스위칭소자(Tr10)를 통해 제 2 직류 전압원(Vdc2)이 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)에 인가된다.
이에 따라, 상기 제 2 스테이지의 디스에이블용 노드(QB)에 게이트단자가 접속된 제 1 스테이지의 제 4 스위칭소자(Tr4)가 턴-오프된다.
요약하면, 상기 초기 기간에 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 충전되고, 상기 제 1 스테이지(ST1_L)의 디스에이블용 노드(QB)는 방전된다. 그리고, 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)가 방전된다. 즉, 상기 초기 기간에 상기 제 1 스테이지(ST1_L)가 인에이블된다.
이어서, 제 1 기간의 동작을 설명하면 다음과 같다.
제 1 기간동안에는, 도 48에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1_L)에 구비된 제 1, 제 9, 및 제 10 스위칭소자(Tr1, Tr9, Tr10)와, 제 2 스테이지(ST2_L)에 구비된 제 10 스위칭소자(Tr10)는 턴-오프된다. 이에 따라 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 플로팅 상태로 유지된다.
한편, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)가 상기 초기 기간동안 인가되었던 제 1 직류 전압원(Vdc1)으로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)는 턴-온상태를 유지한다. 이때, 상기 제 1 스테이지(ST1_L)의 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1_L)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인(GL1)에 인가되어 상기 제 1 게이트 라인(GL1)을 구동시키는 제 1 출력펄스(Vout1)로서 기능한다.
상기 제 1 기간에 제 1 스테이지(ST1_L)로부터 출력된 제 1 출력펄스(Vout1)는 제 2 스테이지(ST2_L)에도 입력된다. 구체적으로, 도 66에 도시된 바와 같이, 상기 제 1 출력펄스(Vout1)는 상기 제 2 스테이지(ST2_L)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 9 스위칭소자(Tr9)의 게이트단자, 및 제 10 스위칭소자(Tr10)의 게이트단자에 입력된다. 여기서, 상기 제 2 스테이지(ST2_L)에 공급된 제 1 출력펄스(Vout1)는, 상기 제 1 스테이지(ST1_L)에 공급된 스타트 펄스(Vst)와 동일한 역할을 하는 것으로, 상기 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2_L)는 인에이블된다.
또한, 상기 제 1 기간에 상기 제 1 스테이지(ST1_L)로부터 출력된 제 1 출력펄스(Vout1)는 제 3 스테이지(ST3_L)에도 입력된다. 즉, 상기 제 1 출력펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)는 방전된다. 여기서, 상기 제 1 기간에 상기 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)가 방전상태이므로, 이 제 3 스테이지(ST3_L)의 디스에이블용 노드(QB)에 게이트단자 접속된 제 2 스테이지(ST2_L)의 제 4 스위칭소자(Tr4)는 턴-오프된다.
요약하면, 상기 제 1 기간동안 상기 제 1 스테이지(ST1_L)는 제 1 출력펄스(Vout1)를 출력하고, 제 2 스테이지(ST2_L)은 인에이블되고, 그리고 제 3 스테이지(ST2_L, ST3_L)의 디스에이블용 노드(QB)가 방전된다.
이어서, 제 2 기간동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간동안에는, 도 48에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
따라서, 상기 제 2 클럭펄스(CLK2)를 공급받는 제 2 스테이지(ST2_L)가 제 2 출력펄스(Vout2)를 출력하여 제 2 게이트 라인(GL2)에 공급한다. 또한, 이 제 2 스테이지(ST2_L)로부터 출력된 제 2 출력펄스(Vout2)는 제 3 스테이지(ST3_L)를 인에이블시키고, 제 4 스테이지(ST4_L)의 디스에이블용 노드(QB)를 방전시킨다. 또한, 상기 제 2 스테이지(ST2_L)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이 지(ST1_L)에 공급되어 상기 제 1 스테이지(ST1_L)를 디스에이블시킨다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
상기 제 2 스테이지(ST2_L)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST1_L)의 제 2 및 제 6 스위칭소자(Tr2, Tr6)에 공급된다. 즉, 상기 제 2 출력펄스(Vout2)는 상기 제 2 스위칭소자(Tr2)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다. 그러면, 상기 제 2 및 제 6 스위칭소자(Tr2, Tr6)는 턴-온된다. 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)가 방전되고, 이 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 8 스위칭소자(Tr8)가 턴-오프된다.
결국, 상기 제 2 기간에 상기 제 1 스테이지(ST1_L)의 디스에이블용 노드(QB)를 방전시키기 위한 스위칭소자들(제 7, 제 8, 제 9, 및 제 10 스위칭소자(Tr7, Tr8, Tr9, Tr10))이 모두 턴-오프상태이다. 그리고, 상기 제 1 스테이지(ST1_L)의 제 3 스위칭소자(Tr3)는 턴-온상태이므로, 상기 제 1 스테이지(ST1_L)의 디스에이블용 노드(QB)는 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 인가되는 제 1 직류 전압원(Vdc1)으로 충전된다. 이에 따라, 상기 충전된 디스에이블용 노드(QB)에 접속된 풀다운 스위칭소자(Trpd) 및 제 5 스위칭소자(Tr5)가 턴-온된다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)에 공급되어, 상기 인에이블용 노드(Q)의 방전 속도가 가속화된다.
그리고, 상기 턴-온된 풀다운 스위칭소자(Trpd)를 통해 제 2 직류 전압원(Vdc2)이 제 1 게이트 라인(GL1)에 오프전압원(Voff)으로서 공급된다. 여기서, 상기 제 1 스테이지(ST1_L)는 제 1 동작을 수행함으로써 디스에이블된다. 즉, 상기 디스에이블 기간에 상기 제 1 스테이지(ST1_L)의 인에이블용 노드(Q)는 방전되고, 디스에이블용 노드(QB)는 충전된다.
요약하면, 상기 제 2 기간에 상기 제 1 스테이지(ST1_L)는 디스에이블(제 1 동작)되어 오프전압원(Voff)을 출력하고, 제 2 스테이지(ST2_L)는 제 2 출력펄스(Vout2)을 출력하며, 제 3 스테이지(ST3_L)는 인에이블되고, 그리고 제 4 스테이지(ST4_L)는 상기 제 3 출력펄스(Vout2)에 의해 자신의 디스에이블용 노드(QB)가 방전된다.
이어서, 제 3 기간에는 제 3 스테이지(ST3_L)가 제 3 출력펄스(Vout3)를 출력하고, 상기 제 3 출력펄스(Vout3)에 응답하여 제 4 스테이지(ST4_L)가 인에이블되고, 그리고 제 5 스테이지(ST4_L)의 디스에이블용 노드(QB)가 방전된다. 그리고, 상기 제 3 출력펄스(Vout3)에 응답하여 제 2 스테이지(ST2_L)가 디스에이블된다.
이때, 우수번째 스테이지인 상기 제 2 스테이지(ST2_L)는 상기 기수번째 스테이지인 제 1 스테이지(ST1_L)와 다른 방식으로 디스에이블된다. 즉, 상기 제 2 스테이지(ST2_L)는 제 2 동작을 수행함으로써 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 2 스테이지(ST2_L)는 우수번째 스테이지이기 때문에, 상기 제 2 스테이지(ST2_L)의 제 7 스위칭소자(Tr7)는 제 1 프레임동안 턴-온상태이고, 상기 제 2 스테이지(ST2_L)의 제 3 스위칭소자(Tr3)는 제 1 프레임동안 턴-오프상태이다. 따라서, 상기 제 3 기간에, 상기 제 2 스테이지(ST2_L)의 인에이블용 노드(Q)는 상술한 바와 같은 동작으로 방전상태를 유지하며, 또한 상기 제 2 스테이지(ST2_L)의 디스에이블용 노드(QB)도 상기 턴-온된 제 7 스위칭소자(Tr7)를 통해 인가되는 제 2 직류 전압원(Vdc2)에 의해 방전상태를 유지한다. 결국, 상기 제 3 기간에 제 2 동작에 의해 디스에이블된 제 2 스테이지(ST2_L)는 아무런 출력도 발생하지 않는다.
이와 동일한 방식으로, 나머지 각 스테이지들(ST1_L 내지 STn+1_L)은 자신으로부터 첫 번째 전단 스테이지로부터의 출력펄스에 따라 인에이블되고, 이 인에이블된 상태에서 해당 클럭펄스를 공급받아 출력펄스로서 출력한다. 그리고, 자신으로부터 첫 번째 다음단 스테이지로부터의 출력펄스에 따라 디스에이블된다.
이때, 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)은 제 1 동작을 수행하여 디스에이블되며, 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L)은 제 2 동작을 수행하여 디스에이블된다.
결국, 제 1 프레임 기간에 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
다음으로, 제 2 쉬프트 레지스터(SR2)의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 제 1 프레임동안 상기 제 2 쉬프트 레지스터(SR2)의 기수 번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)에 구비된 제 3 스위칭소자(Tr3)는 턴-오프상태를 유지하며, 제 7 스위칭소자(Tr7)는 턴-온상태를 유지한다. 그리고, 상기 제 1 프레임동안 상기 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)에 구비된 제 3 스위칭소자(Tr3)는 턴-온상태를 유지하며, 제 7 스위칭소자(Tr7)는 턴-오프상태를 유지한다.
따라서, 상기 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)은, 상술한 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)과 동일하게 동작한다. 더불어, 상기 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)은, 상술한 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)과 동일하게 동작한다.
즉, 상기 초기 기간동안의 동작을 설명하면 다음과 같다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST1_R) 및 제 2 스테이지(ST2_R)에 공급된다.
구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1_R)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 9 스위칭소자(Tr9)의 게이트단자, 및 제 10 스위칭소자(Tr10)의 게이트단자에 공급된다.
그러면, 상기 제 1, 제 9, 제 10 스위칭소자(Tr1, Tr9, Tr10)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상 기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 8 스위칭소자(Tr8)가 모두 턴-온된다.
여기서, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 디스에이블용 노드(QB)에 공급된다. 이에 따라, 상기 디스에이블용 노드(QB)는 방전되고, 이 방전된 디스에이블용 노드(QB)에 접속된 풀다운 스위칭소자(Trpd) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.
그리고, 상술한 바와 같이, 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)은 저전압원(Vl)으로 유지되므로, 이 제 2 교류 전압원(Vac2)을 게이트단자 및 소스단자를 통해 공급받는 제 3 스위칭소자(Tr3)는 턴-오프된다.
또한, 상술한 바와 같이, 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)은 고전압원(Vh)으로 유지되므로, 이 제 1 교류 전압원(Vac1)을 게이트단자를 통해 인가받는 제 7 스위칭소자(Tr7)는 턴-온상태이다. 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 제 2 직류 전압원(Vdc2)이 상기 디스에이블용 노드(QB)에 공급되어, 상기 디스에이블용 노드(QB)의 방전이 가속화된다.
또한, 이 초기 기간에 제 2 스테이지(ST2_L)로부터의 출력은 없으므로, 상기 제 1 스테이지(ST1_L)의 제 2 및 제 6 스위칭소자(Tr6)는 턴-오프상태이다.
특히, 이 초기 기간에 상기 제 1 스테이지(ST1_R)의 인에이블용 노드(Q)가 충전상태를 유지하기 위해서는, 상기 제 1 스테이지(ST1_R)의 제 4 스위칭소자(Tr4)는 턴-오프상태를 유지하여야 한다. 이 제 4 스위칭소자(Tr4)는 첫 번째 다음단, 즉 제 2 스테이지(ST2_R)의 디스에이블용 노드(QB)에 공급된 전압에 따라 턴 -온 또는 턴-오프된다. 따라서, 이 초기 기간에 상기 제 2 스테이지(ST2_R)의 디스에이블용 노드(QB)를 방전상태로 유지하는 것이 필요하다. 이를 위해, 이 초기 기간에 출력된 스타트 펄스(Vst)는 상기 제 2 스테이지(ST2_R)의 디스에이블용 노드(QB)를 방전시킨다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST2_R)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자에 공급된다.
그러면, 상기 제 2 스테이지(ST2_R)의 제 10 스위칭소자(Tr10)는 턴-온되며, 이때, 상기 턴-온된 제 10 스위칭소자(Tr1)를 통해 제 2 직류 전압원(Vdc2)이 제 2 스테이지(ST2_R)의 디스에이블용 노드(QB)에 인가된다.
이에 따라, 상기 제 2 스테이지(ST2_R)의 디스에이블용 노드(QB)에 게이트단자가 접속된 제 1 스테이지(ST1_R)의 제 4 스위칭소자(Tr4)가 턴-오프된다.
이후, 제 1 기간에 상기 제 1 스테이지(ST1_R)는 제 1 출력펄스(Vout1)를 출력하고, 제 2 기간에는 아무런 출력도 발생하지 않는다. 그리고, 상기 제 2 기간에는 제 2 스테이지(ST2_L)가 제 2 출력펄스(Vout2)을 출력하고, 제 3 기간에는 상기 제 2 스테이지(ST2_L)가 오프전압원(Voff)을 출력한다.
이와 동일한 방식으로, 나머지 각 스테이지들(ST2_R 내지 STn+1_R)은 자신으로부터 첫 번째 전단 스테이지로부터의 출력펄스에 따라 인에이블되고, 이 인에이블된 상태에서 해당 클럭펄스를 공급받아 출력펄스로서 출력한다. 그리고, 자신으로부터 첫 번째 다음단 스테이지로부터의 출력펄스에 따라 디스에이블된다.
이때, 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)은 제 2 동작을 수 행하여 디스에이블되며, 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)은 제 1 동작을 수행하여 디스에이블된다.
따라서, 제 1 프레임 기간에는 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
이와 같이, 제 1 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L) 및 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)이 오프전압원(Voff)을 출력하며, 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L) 및 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)이 오프전압원(Voff)을 출력한다.
결국, 제 1 프레임에는 제 1 쉬프트 레지스터(SR1)의 우수번째 스테이지들(ST2_L, ST4_L, ..., STn_L)에 구비된 풀다운 스위칭소자(Trpd) 및 제 2 쉬프트 레지스터(SR2)의 기수번째 스테이지들(ST1_R, ST3_R, ..., STn+1_R)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 가지며, 제 2 프레임에는 상기 제 1 쉬프트 레지스터(SR1)의 기수번째 스테이지들(ST1_L, ST3_L, ..., STn+1_L)에 구비된 풀다운 스위칭소자(Trpd) 및 제 2 쉬프트 레지스터(SR2)의 우수번째 스테이지들(ST2_R, ST4_R, ..., STn_R)에 구비된 풀다운 스위칭소자(Trpd)가 휴지기간을 갖는다.
상술한 실시예에서 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 한 개 프레임단위로 변경시키는 예를 설명하였는데, 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 p(p는 2이상의 자연수) 개 프레임단위로 변경시켜도 무방하다.
한편, 상술한 모든 실시예에서의 각 스위칭소자는 NMOS 트랜지스터 또는 PMOS 트랜지스터 중 어느 하나를 사용할 수 있다.
한편, 본 발명의 제 11 내지 제 15 실시예에 따른 게이트 구동회로에서, 제 1 및 제 2 교류 전압원(Vac1, Vac2)은 도 10 및 도 11을 통해서 설명한 제 1 및 제 2 공급전압원(VDD1, VDD2)과 동일한 주기를 갖는다. 즉, 제 1 교류 전압원(Vac1)은 제 1 공급전압원(VDD1)과 동일한 주기를 가지며, 제 2 교류 전압원(Vac2)은 상기 제 2 공급전압원(VDD2)과 동일한 주기를 갖는다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 게이트 구동회로에는 다음과 같은 효과가 있다.
본 발명에 따른 게이트 구동회로는 두 개의 디스에이블용 노드를 일정 주기마다 교번하여 구동함으로써 스위칭소자의 열화를 방지할 수 있다.

Claims (119)

  1. 쉬프트된 출력펄스를 순차적으로 출력하는 다수의 스테이지를 구비하며;
    각 스테이지가,
    이전단 스테이지로부터의 출력펄스 및 다음단 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제어하기 위한 제 1 노드 제어부;
    상기 이전단 스테이지로부터의 출력펄스 및 상기 인에이블용 노드의 전압에 응답하여 제 1 및 제 2 디스에이블용 노드를 제어하기 위한 제 2 노드 제어부; 및,
    상기 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블용 노드의 전압에 응답하여 클럭펄스 및 제 1 공급전압원 중 하나를 선택적으로 출력하는 출력부를 포함하고,
    서로 반전된 위상을 갖는 제 2 및 제 3 공급전압원이 상기 제 1 및 제 2 디스에이블용 노드에 공급되며, 상기 제 2 및 제 3 공급전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 특징으로 하는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 제 1 노드 제어부는,
    상기 이전단 스테이지로부터의 출력펄스에 응답하여 제 4 공급전압원을 상기 인에이블용 노드에 공급하는 제 1 스위칭소자;
    상기 제 1 디스에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 상기 인에이블용 노드에 공급하는 제 2 스위칭소자;
    상기 제 2 디스에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 상기 인에이블용 노드에 공급하는 제 3 스위칭소자; 및,
    상기 다음단 스테이지로부터의 출력펄스에 응답하여 상기 제 1 공급전압원을 상기 인에이블용 노드에 공급하는 제 4 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.
  3. 제 2 항에 있어서,
    상기 제 1 노드 제어부는 상기 제 1 스위칭소자에 직렬로 연결되어 상기 클럭펄스보다 앞선 클럭펄스에 응답하여 상기 제 4 공급전압원을 상기 인에이블용 노드에 공급하는 제 5 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.
  4. 제 2 항에 있어서,
    상기 제 1 노드 제어부는 상기 제 4 스위칭소자에 직렬로 연결되어 상기 클럭펄스 이후의 클럭펄스에 응답하여 상기 제 1 공급전압원을 상기 인에이블용 노드에 공급하는 제 5 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.
  5. 제 1 항에 있어서,
    상기 제 2 노드 제어부는,
    상기 제 2 공급전압원을 상기 제 1 디스에이블용 노드에 공급하는 제 1 스위칭소자;
    상기 제 3 전압원원을 상기 제 2 디스에이블용 노드에 공급하는 제 2 스위칭소자;
    상기 이전단 스테이지로부터의 출력펄스에 응답하여 상기 제 1 공급전압원을 상기 제 1 디스에이블용 노드에 공급하는 제 3 스위칭소자;
    상기 이전단 스테이지로부터의 출력펄스에 응답하여 상기 제 1 공급전압원을 상기 제 2 디스에이블용 노드에 공급하는 제 4 스위칭소자;
    상기 인에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 상기 제 1 디스에이블용 노드에 공급하는 제 5 스위칭소자; 및,
    상기 인에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 상기 제 2 디스에이블용 노드에 공급하는 제 6 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.
  6. 제 5 항에 있어서,
    상기 제 3 공급전압원에 응답하여 제 1 디스에이블용 노드를 상기 제 1 공급전압원으로 방전시키는 제 7 스위칭소자; 및,
    상기 제 2 공급전압원에 응답하여 제 2 디스에이블용 노드를 상기 제 1 공급전압원으로 방전시키는 제 8 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭소자는 상기 제 1 스위칭소자로 입력된 상기 제 2 공급전압원에 의해 제어되는 것을 특징으로 하는 게이트 구동회로.
  8. 제 6 항에 있어서,
    상기 제 2 스위칭소자는 상기 제 2 스위칭소자로 입력된 상기 제 3 공급전압원에 의해 제어되는 것을 특징으로 하는 게이트 구동회로.
  9. 제 3 항에 있어서,
    상기 제 1 디스에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 상기 제 2 디스에이블용 노드에 공급하는 제 7 스위칭소자;
    상기 제 2 디스에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 상기 제 1 디스에이블용 노드에 공급하는 제 8 스위칭소자;
    상기 다음단 스테이지로부터의 출력펄스에 응답하여 상기 제 2 공급전압원을 상기 제 1 디스에이블용 노드에 공급하는 제 9 스위칭소자; 및,
    상기 다음단 스테이지로부터의 출력펄스에 응답하여 상기 제 3 공급전압원을 상기 제 2 디스에이블용 노드에 공급하는 제 10 스위칭소자를 더 포함함을 특징으로 하는 게이트 구동회로.
  10. 제 7 항에 있어서,
    제 1 및 제 2 디스에이블용 노드 중의 하나의 노드는 상기 제 5, 제 6, 제 7, 및 제 8스위칭소자의 제어에 의해 방전되는 것을 특징으로 하는 게이트 구동회로.
  11. 제 1 항에 있어서,
    상기 출력부는,
    상기 인에이블용 노드의 전압에 응답하여 상기 클럭펄스를 출력하는 제 1 스위칭소자;
    상기 제 1 디스에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 출력하는 제 2 스위칭소자; 및,
    상기 제 2 디스에이블용 노드의 전압에 응답하여 상기 제 1 공급전압원을 출력하는 제 3 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.
  12. 제 1 항에 있어서,
    상기 각 스테이지에는 적어도 2상 이상의 클럭펄스들 중 하나의 클럭펄스만이 입력되는 것을 특징으로 하는 게이트 구동회로.
  13. 제 1 항에 있어서,
    상기 제 2 및 제 3 공급전압원의 로우전압은 상기 제 1 공급전압원보다 낮은 전압을 갖는 것을 특징으로 하는 게이트 구동회로.
  14. 제 1 항에 있어서,
    한 주기내에서 제 2 및 제 3 공급전압원은 5ms 내지 2hr 기간동안 정극성을 유지하고, 나머지 5ms 내지 2hr 기간동안 부극성을 유지하는 것을 특징으로 하는 게이트 구동회로.
  15. 다수의 게이트 라인들을 구동시키기 위한 출력펄스를 차례로 출력하는 다수의 스테이지를 갖는 게이트 구동회로에 있어서,
    상기 각 스테이지가,
    인에이블용 노드;
    상기 인에이블용 노드의 논리 상태에 따라 상기 출력펄스를 출력하는 풀업 스위칭소자;
    적어도 두 개의 디스에이블용 노드들;
    상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들;
    자신의 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 다른 스테이지의 디스에이블용 노드들의 논리상태를 함께 제어하는 노드 제어부; 및,
    상기 디스에이블용 노드들 중 어느 하나에만 제 1 교류 전압원을 공급하고, 나머지 디스에이블용 노드들에 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖 는 제 2 교류 전압원을 공급하는 전원 공급부를 포함하며;
    상기 제 1 및 제 2 교류 전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 특징으로 하는 게이트 구동회로.
  16. 제 15 항에 있어서,
    각 스테이지는 제 1 디스에이블용 노드, 상기 제 1 디스에이블용 노드에 접속된 제 1 풀다운 스위칭소자, 제 2 디스에이블용 노드, 및, 상기 제 2 디스에이블용 노드에 접속된 제 2 풀다운 스위칭소자를 포함하며,
    2n-3(n은 2 이상의 자연수) 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 인에이블용 노드 및 제 1 디스에이블용 노드의 논리상태를 제어함과 아울러 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하고,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 상기 2n-2 번째 스테이지에 구비된 인에이블용 노드 및 제 2 디스에이블용 노드의 논리상태를 제어함과 아울러 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하는 것을 특징으로 하는 게이트 구동회로.
  17. 제 16 항에 있어서,
    상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드와 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드가 서로 전기적으로 연결되어 있으며; 그 리고,
    상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드와 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드가 서로 전기적으로 연결된 것을 특징으로 하는 게이트 구동회로.
  18. 제 16 항에 있어서,
    상기 2n-3 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태 및 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제 1 교류 전압원으로 제어하고,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드 및 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를, 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원으로 제어하는 것을 특징으로 하는 게이트 구동회로.
  19. 제 18 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블됨과 아울러 2n+2 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블되는 것을 특징으로 하는 게이트 구동회로.
  20. 제 19 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  21. 제 20 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  22. 제 20 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  23. 제 20 항에 있어서,
    상기 2n 번째 스테이지에 구비된 노드 제어부는,
    상기 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  24. 제 23 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  25. 제 23 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  26. 제 19 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드 를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  27. 제 26 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  28. 제 26 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  29. 제 27 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오드되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  30. 제 29 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  31. 제 29 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  32. 제 18 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블됨과 아울러 2n+2 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n 번째 스테이지로부터 의 출력펄스에 응답하여 인에이블되는 것을 특징으로 하는 게이트 구동회로.
  33. 제 32 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  34. 제 33 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  35. 제 33 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  36. 제 33 항에 있어서,
    상기 2n 번째 스테이지에 구비된 노드 제어부는,
    상기 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  37. 제 36 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  38. 제 36 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  39. 제 32 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으 로 하는 게이트 구동회로.
  40. 제 39 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  41. 제 39 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  42. 제 39 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노 드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오드되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  43. 제 42 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  44. 제 42 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  45. 제 18 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블됨과 아울러 2n+1 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블되는 것을 특징으로 하는 게이트 구동회로.
  46. 제 45 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n-1 번째 스테이지 의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  47. 제 46 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  48. 제 46 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  49. 제 46 항에 있어서,
    상기 2n 번째 스테이지에 구비된 노드 제어부는,
    상기 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  50. 제 49 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  51. 제 49 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  52. 제 45 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  53. 제 52 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  54. 제 52 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  55. 제 52 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번 째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오드되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  56. 제 55 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  57. 제 55 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  58. 제 18 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블됨과 아울러 2n+1 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 출력펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n 번째 스테이지로부터의 출력펄스에 응답하여 인에이블되는 것을 특징으로 하는 게이트 구동회로.
  59. 제 58 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  60. 제 59 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  61. 제 59 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  62. 제 59 항에 있어서,
    상기 2n 번째 스테이지에 구비된 노드 제어부는,
    상기 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  63. 제 62 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  64. 제 62 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  65. 제 58 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  66. 제 65 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  67. 제 65 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  68. 제 65 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소 자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오드되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-1 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  69. 제 68 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  70. 제 68 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  71. 제 15 항에 있어서,
    각 스테이지는 제 1 디스에이블용 노드, 상기 제 1 디스에이블용 노드에 접속된 제 1 풀다운 스위칭소자, 제 2 디스에이블용 노드, 상기 제 2 디스에이블용 노드에 접속된 제 2 풀다운 스위칭소자, 제 3 디스에이블용 노드, 및 상기 제 3 디스에이블용 노드에 접속된 제 3 풀다운 스위칭소자를 포함하며,
    2n-3(n은 2 이상의 자연수) 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 및 제 2n-1 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하며,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 2n-2 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태, 및 상기 2n-1 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를 제어하며,
    상기 2n-1 번째 스테이지에 구비된 노드 제어부는 상기 2n-1 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-1 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 및 상기 2n-3 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태를 제어하는 것을 특징으로 하는 게이트 구동회로.
  72. 제 71 항에 있어서,
    2n-3(n은 2 이상의 자연수) 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 및 제 2n-1 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제 1 교류 전압원으로 제어하며,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 2n-2 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노 드의 논리상태, 및 상기 2n-1 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를 제 2 교류 전압원으로 제어하며,
    상기 2n-1 번째 스테이지에 구비된 노드 제어부는 상기 2n-1 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-1 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 및 상기 2n-3 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태를 제 3 교류 전압원으로 제어하는 것을 특징으로 하는 게이트 구동회로.
  73. 제 71 항에 있어서,
    상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드, 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드, 및 2n-1 번째 스테이지에 구비된 제 1 디스에이블용 노드가 서로 전기적으로 연결되어 있으며;
    상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드, 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드, 및 상기 2n-1 번째 스테이지에 구비된 제 2 디스에이블용 노드가 서로 전기적으로 연결되어 있으며; 그리고,
    상기 2n-1 번째 스테이지에 구비된 제 3 디스에이블용 노드, 상기 2n-2 번째 스테이지에 구비된 제 3 디스에이블용 노드, 및 상기 2n-3 번째 스테이지에 구비된 제 3 디스에이블용 노드가 서로 전기적으로 연결된 것을 특징으로 하는 게이트 구동회로.
  74. 제 15 항에 있어서,
    한 주기내에서 제 1 및 제 2 교류 전압원은 5ms 내지 2hr 기간동안 정극성을 유지하고, 나머지 5ms 내지 2hr 기간동안 부극성을 유지하는 것을 특징으로 하는 게이트 구동회로.
  75. 다수의 게이트 라인을 구동시키기 위한 출력펄스를 차례로 출력하는 다수의 스테이지를 갖는 게이트 구동회로에 있어서,
    각 스테이지는 인에이블용 노드 및 적어도 2개의 디스에이블용 노드의 논리상태를 제어하는 노드 제어부;
    인에이블용 노드의 논리상태에 따라 출력펄스를 출력하는 풀업 스위칭소자; 및,
    외부로부터의 제어신호에 따라 오프 전압원을 상기 게이트 라인에 공급하는 풀다운 스위칭소자를 포함하고;
    상기 디스에이블용 노드들 중 어느 하나에만 제 1 교류 전압원을 공급하고, 나머지 디스에이블용 노드들에 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원을 공급하는 전원 공급부를 포함하며;
    상기 제 1 및 제 2 교류 전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 특징으로 하는 게이트 구동회로.
  76. 제 75 항에 있어서,
    상기 제어신호는 다음단 스테이지로부터의 출력펄스인 것을 특징으로 하는 게이트 구동회로.
  77. 제 76 항에 있어서,
    n(n은 자연수) 번째 스테이지에 구비된 풀다운 스위칭소자는 n+1 번째 스테이지로부터의 출력펄스에 응답하여 n 번째 게이트 라인에 상기 오프 전압원을 공급하는 것을 특징으로 하는 게이트 구동회로.
  78. 제 77 항에 있어서,
    n 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 n-1 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 스타트 펄스 또는 출력펄스로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 방전시키는 제 3 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 방전시키는 제 4 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 제 1 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 스타트 펄스 또는 출력펄스에 응답하여 상기 제 1 공통노드를 방전시키는 제 6 스위칭소자;
    상기 제 1 공통노드에 충전된 제 1 교류 전압원에 응답하여 상기 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 스타트 펄스 또는 출력펄스에 응답하여 상기 제 1 디스에이블용 노드를 방전시키는 제 8 스위칭소자;
    상기 스타트 펄스 또는 상기 n-1 스테이지로부터의 스타트 펄스에 응답하여 상기 제 1 디스에이블용 노드를 방전시키는 제 9 스위칭소자;
    제 2 교류 전압원에 응답하여 제 2 공통노드를 상기 제 2 교류 전압원으로 충전시키는 제 10 스위칭소자;
    상기 인에이블용 노드에 충전된 스타트 펄스 또는 출력펄스에 응답하여 상기 제 2 공통노드를 방전시키는 제 11 스위칭소자;
    상기 제 2 공통노드에 충전된 제 2 교류 전압원에 응답하여 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 12 스위칭소자;
    상기 인에이블용 노드에 충전된 스타트 펄스 또는 출력펄스에 응답하여 상기 제 2 디스에이블용 노드를 방전시키는 제 13 스위칭소자; 및,
    상기 스타트 펄스 또는 상기 n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 제 2 디스에이블용 노드를 방전시키는 제 14 스위칭소자를 더 포함하여 구 성됨을 특징으로 하는 게이트 구동회로.
  79. 제 78 항에 있어서,
    상기 n 번째 스테이지에 구비된 노드 제어부는,
    상기 외부로부터의 스타트 펄스에 응답하여 상기 제 1 공통노드를 방전시키는 제 14 스위칭소자; 및,
    상기 스타트 펄스에 응답하여 상기 제 2 공통노드를 방전시키는 제 15 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  80. 제 79 항에 있어서,
    상기 n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 상기 제 2 디스에이블용 노드를 방전시키는 제 16 스위칭소자; 및,
    상기 제 2 교류 전압원에 응답하여 상기 제 1 디스에이블용 노드를 방전시키는 제 17 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  81. 제 77 항에 있어서,
    상기 n 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 n-1 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 스타트 펄스 또는 출력펄스로 충전시키는 제 1 스위칭소 자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 방전시키는 제 3 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 방전시키는 제 4 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 스타트 펄스 또는 n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 제 1 디스에이블용 노드를 방전시키는 제 6 스위칭소자;
    상기 인에이블용 노드에 충전된 스타트 펄스 또는 출력펄스에 응답하여 상기 제 1 디스에이블용 노드를 방전시키는 제 7 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 상기 제 1 디스에이블용 노드를 방전시키는 제 8 스위칭소자;
    상기 n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 9 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 10 스위칭소자;
    상기 스타트 펄스 또는 상기 n-1 번째 스테이지로부터의 출력펄스에 응답하 여 상기 제 2 디스에이블용 노드를 방전시키는 제 11 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 상기 제 2 디스에이블용 노드를 방전시키는 제 12 스위칭소자;
    상기 인에이블용 노드에 충전된 스타트 펄스 또는 출력펄스에 응답하여 상기 제 2 디스에이블용 노드를 방전시키는 제 13 스위칭소자; 및,
    상기 n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 제 2 디스에이블용 노드를 충전 또는 방전시키는 제 14 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  82. 제 75 항에 있어서,
    상기 제어신호는 다음단 스테이지로부터 출력된 출력펄스에 동기된 클럭펄스인 것을 특징으로 하는 게이트 구동회로.
  83. 제 82 항에 있어서,
    n 번째 스테이지에 구비된 풀다운 스위칭소자는 n+1 번째 스테이지로부터 출력되는 출력펄스에 동기된 클럭펄스에 응답하여 n 번째 게이트 라인에 상기 오프 전압원을 공급하는 것을 특징으로 하는 게이트 구동회로.
  84. 제 75 항에 있어서,
    한 주기내에서 제 1 및 제 2 교류 전압원은 5ms 내지 2hr 기간동안 정극성을 유지하고, 나머지 5ms 내지 2hr 기간동안 부극성을 유지하는 것을 특징으로 하는 게이트 구동회로.
  85. 각 게이트 라인의 일측에 접속된 다수의 제 1 스테이지들;
    상기 각 게이트 라인의 타측에 접속된 다수의 제 2 스테이지들; 및,
    동일 게이트 라인에 접속된 제 1 스테이지와 제 2 스테이지가 출력펄스를 동시에 출력하고 오프전압원을 교대로 출력하도록, 상기 제 1 스테이지들 및 제 2 스테이지들에 서로 반전된 위상을 갖는 제 1 및 제 2 교류 전압원을 공급하는 전원 공급부를 포함하며;
    상기 제 1 및 제 2 교류 전압원이 10ms(milli second) 내지 4hr(hour) 기간의 주기를 갖는 교류 전압원인 것을 특징으로 하는 게이트 구동회로.
  86. 제 85 항에 있어서,
    상기 제 1 및 제 2 스테이지들은,
    인에이블용 노드의 충전시 출력펄스를 출력하는 풀업 스위칭소자;
    디스에이블용 노드의 충전시 오프전압원을 출력하는 풀다운 스위칭소자; 및,
    인에이블 기간에 상기 인에이블용 노드를 충전시키고 상기 디스에이블용 노드를 방전시키며, 디스에이블 기간에 상기 인에이블용 노드를 방전시키고 상기 디스에이블용 노드를 충전시키는 제 1 동작 및 상기 인에이블용 노드 및 디스에이블용 노드를 모두 방전시키는 제 2 동작 중 어느 하나를 수행하는 노드 제어부를 포 함하여 구성됨을 특징으로 하는 게이트 구동회로.
  87. 제 86 항에 있어서,
    상기 디스에이블 기간에,
    각 제 1 스테이지에 구비된 노드 제어부가 제 1 동작을 수행할 때 상기 각 제 2 스테이지에 구비된 노드 제어부는 제 2 동작을 수행하며,
    각 제 1 스테이지에 구비된 노드 제어부가 제 2 동작을 수행할 때 상기 각 제 2 스테이지에 구비된 노드 제어부는 제 1 동작을 수행하는 것을 특징으로 하는 게이트 구동회로.
  88. 제 87 항에 있어서,
    상기 제 1 스테이지들 중 n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스 위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  89. 제 88 항에 있어서,
    상기 제 1 스테이지들 중 n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  90. 제 88 항에 있어서,
    상기 제 2 스테이지들 중 n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이 블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  91. 제 90 항에 있어서,
    상기 제 2 스테이지들 중 n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  92. 제 87 항에 있어서,
    상기 제 1 스테이지들 중 n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 4 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  93. 제 92 항에 있어서,
    상기 제 2 스테이지들 중 n 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 4 스위칭소자;
    n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  94. 제 86 항에 있어서,
    상기 디스에이블 기간에,
    상기 제 1 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부 및 상기 제 2 스테이지들 중 2n 번째 스테이지에 구비된 노드 제어부가 상기 제 1 동작을 수행할 때, 상기 제 1 스테이지들 중 2n 번째 스테이지에 구비된 노드 제어부 및 상기 제 2 스테이지들 중 2n-1 번째 스테이지에 구비된 노드 제어부는 상기 제 2 동작을 수행하며,
    상기 제 1 스테이지들 중 2n-1 번째 스테이지에 구비된 노드 제어부 및 상기 제 2 스테이지들 중 2n 번째 스테이지에 구비된 노드 제어부가 상기 제 2 동작을 수행할 때, 상기 제 1 스테이지들 중 2n 번째 스테이지에 구비된 노드 제어부 및 상기 제 2 스테이지들 중 2n-1 번째 스테이지에 구비된 노드 제어부는 상기 제 2 동작을 수행하는 것을 특징으로 하는 게이트 구동회로.
  95. 제 94 항에 있어서,
    상기 제 1 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  96. 제 95 항에 있어서,
    상기 제 1 스테이지들 중 2n-1(n은 자연수) 번째 구비된 노드 제어부는,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  97. 제 95 항에 있어서,
    상기 제 1 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    2n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    2n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  98. 제 97 항에 있어서,
    상기 제 1 스테이지들 중 2n 번째 스테이지에 구비된 노드 제어부는,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  99. 제 97 항에 있어서,
    상기 제 2 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전 압원을 출력하는 제 5 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  100. 제 99 항에 있어서,
    상기 제 2 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  101. 제 99 항에 있어서,
    상기 제 2 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    2n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    2n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  102. 제 101 항에 있어서,
    상기 제 2 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  103. 제 94 항에 있어서,
    상기 제 1 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 1 스타트 펄스 또는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 제 1 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 제 1 스타트 펄스 또는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  104. 제 103 항에 있어서,
    상기 제 1 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  105. 제 103 항에 있어서,
    상기 제 1 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 2 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 제 2 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노 드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 제 2 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  106. 제 105 항에 있어서,
    상기 제 1 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  107. 제 105 항에 있어서,
    상기 제 2 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 1 스타트 펄스 또는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 제 1 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 제 1 스타트 펄스 또는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  108. 제 107 항에 있어서,
    상기 제 2 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  109. 제 107 항에 있어서,
    상기 제 2 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 2 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    외부로부터의 제 2 스타트 펄스에 응답하여 제 2 직류 전압원을 출력하는 제 4 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 제 2 직류 전압원을 출력하는 제 5 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 4, 제 5, 및 제 6 스위칭소자로부터 출력된 제 2 직류 전압원 및 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 제 2 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  110. 제 109 항에 있어서,
    상기 제 2 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  111. 제 94 항에 있어서,
    상기 제 1 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제 어부는,
    외부로부터의 제 1 스타트 펄스 또는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 4 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  112. 제 111 항에 있어서,
    상기 제 1 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 2 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 4 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성 됨을 특징으로 하는 게이트 구동회로.
  113. 제 112 항에 있어서,
    상기 제 2 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 1 스타트 펄스 또는 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 4 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  114. 제 113 항에 있어서,
    상기 제 2 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 2 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 4 스위칭소자;
    2n+2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  115. 제 94 항에 있어서,
    상기 제 1 스테이지들 중 2n-1(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    2n 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 3 스위칭소자;
    2n 번째 스테이지의 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 상기 인에이 블용 노드를 상기 제 2 직류 전압원으로 방전시키는 제 5 스위칭소자;
    2n 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 6 스위칭소자;
    상기 제 1 교류 전압원에 대하여 위상반전된 제 2 교류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자;
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 제 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.
  116. 제 115 항에 있어서,
    상기 제 1 스테이지들 중 2n(n은 자연수) 번째 스테이지에 구비된 노드 제어부는,
    2n-1 번째 스테이지로부터의 출력펄스에 응답하여 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지의 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 상기 제 2 직류 전압원으로 방전시키는 제 5 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 6 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 2n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 제 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.
  117. 제 116 항에 있어서,
    상기 제 2 스테이지들 중 2n-1 번째 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지 및 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    2n 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 3 스위칭소자;
    2n 번째 스테이지의 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 상기 제 2 직류 전압원으로 방전시키는 제 5 스위칭소자;
    2n 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 6 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이 블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 제 2n-3 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.
  118. 제 117 항에 있어서,
    상기 제 2 스테이지들 중 2n 번째 스테이지에 구비된 노드 제어부는,
    2n-1 번째 스테이지 및 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 상기 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지의 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 상기 인에이 블용 노드를 상기 제 2 직류 전압원으로 방전시키는 제 5 스위칭소자;
    2n+1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 6 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 2n-1 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자; 및,
    외부로부터의 스타트 펄스 또는 제 2n-2 번째 스테이지로부터의 출력펄스에 응답하여 상기 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자를 포함함을 특징으로 하는 게이트 구동회로.
  119. 제 85 항에 있어서,
    한 주기내에서 제 1 및 제 2 교류 전압원은 5ms 내지 2hr 기간동안 정극성을 유지하고, 나머지 5ms 내지 2hr 기간동안 부극성을 유지하는 것을 특징으로 하는 게이트 구동회로.
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