KR102674856B1

KR102674856B1 - 게이트 구동회로 및 이를 포함하는 표시 장치

Info

Publication number: KR102674856B1
Application number: KR1020200187381A
Authority: KR
Inventors: 김원두; 공인영; 천민규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-12-30
Filing date: 2020-12-30
Publication date: 2024-06-12
Also published as: KR20220095652A

Abstract

본 발명은 게이트 인 패널(Gate In Panel; GIP) 형태로 장착된 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 발명으로, 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고 복수의 스테이지 각각은 Q 노드의 전압 및 QB 노드의 전압에 의해 게이트 전압을 출력하는 출력부, Q 노드의 전압을 제어하기 위하여, 이전 스테이지의 게이트 전압 또는 게이트 스타트 신호에 응답하여, Q 노드를 충전시키는 제1 트랜지스터를 포함하는 Q 노드 제어부, QB 노드에 전압을 제어하는 QB노드 제어부를 포함하고, Q 노드의 전압에 따라, 제1 트랜지스터에 고전위전압을 출력하는 제10 트랜지스터를 포함하여, 게이트 구동회로의 기대 수명이 증가될 수 있을 뿐만 아니라, 게이트 전압의 출력 불량 문제를 해결 할 수 있다.

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE COMPRISING THE SAME}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 게이트 인 패널(Gate In Panel; GIP) 형태로 장착된 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.

정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다. 이와 같은 표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다.

이러한 표시 장치는 영상을 표시하기 위한 화소 어레이들이 배치된 표시 패널 및 표시 패널에 배치된 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로, 게이트 펄스를 표시 영역에 배치된 게이트 라인들에 순차적으로 공급하는 게이트 구동회로 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 제어회로 등과 같은 구동회로를 포함한다.

이와 같은 구동회로 중 게이트 구동회로는 최근 화소 어레이들과 함께 표시 패널에 내장하는 게이트 인 패널(Gate In Panel; 이하 'GIP'라 함) 형태로 표시 장치에 적용되고 있다.

최근에는, 베젤을 최소화하기 위하여, GIP에서 복수의 스캔 신호를 출력하도록 설계 한다.

다만 이러한 경우에는 하나의 GIP에서 출력되는 복수의 스캔 신호의 출력의 편차가 발생함으로써, 표시 장치의 화상 품질이 저하되는 문제점이 있다.

본 발명이 해결하고자 하는 과제는 하나의 GIP에서 출력되는 복수의 스캔 신호의 출력의 편차를 최소화시킬 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 Q 노드의 부트스트래핑 레벨을 일정하게 유지할 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은 Q 노드의 전압 및 QB 노드의 전압에 의해 제n 스캔 신호, 제n+1 스캔 신호 및 캐리 신호를 출력하는 버퍼부, Q 노드의 전압을 충전하는 Q 노드 충전부, Q 노드의 전압을 방전하는 Q 노드 방전부 및 Q 노드의 전압과 QB 노드의 전압을 반전시키는 인버터부를 포함하고, 버퍼부는 제n 스캔 신호를 출력하는 제n 스캔 버퍼부, 제n+1 스캔 신호를 출력하는 제n+1 스캔 버퍼부, 제n 캐리 신호를 출력하는 제n 캐리 버퍼부 및 Q 노드의 부트스트래핑(bootstrapping)을 제어하기 위한 부트스트래핑 제어부를 포함하여, 복수의 스캔 신호 및 캐리 신호의 편차를 제거할 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시패널, 복수의 스테이지로 구성되어, 복수의 화소에 제n 스캔 신호, 제n+1 스캔 신호 및 캐리 신호를 순차적으로 출력하는 게이트 구동회로 및 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고, 복수의 스테이지 각각은 제1 스캔 클락 신호에 따라, 제n 스캔 신호를 출력하는 제n 스캔 버퍼부, 제2 스캔 클락 신호에 따라, 제n+1 스캔 신호를 출력하는 제n+1 스캔 버퍼부, 캐리 클락 신호에 따라, 제n 캐리 신호를 출력하는 제n 캐리 버퍼부 및 Q 노드의 부트스트래핑(bootstrapping)을 제어하기 위한 부트스트래핑 제어부를 포함하고, 부트스트래핑 제어부는 Q 노드에 연결되는 게이트 전극, 부트스트래핑 클락 신호가 인가되는 제1 전극 및 C_BST 커패시터에 연결되는 제2 전극을 포함하는 T6_BST 트랜지스터 및 T6_BST 트랜지스터의 게이트 전극에 연결되는 일단 및 T6_BST 트랜지스터의 제2 전극에 연결되는 타단을 포함하는 C_BST 커패시터를 포함할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명에서 표시 장치의 홀수 번째 게이트 라인과 짝수 번째 게이트 라인에 인가되는 스캔 신호는 편차가 최소화 되므로, 표시 장치의 화상 품질은 향상될 수 있다.

그리고, 본 발명에서 게이트 구동 회로에서 복수의 스캔 신호의 폴링 타임의 편차가 제거시켜, 스캔 신호의 출력 불량 문제를 해결할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지에 인가되는 신호를 설명하기 위한 타이밍도이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 게이트 구동회로의 구동을 설명하기 위한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지에서 부트스트래핑 기간 동안 복수의 클락 신호와 Q 노드의 전압을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지에 인가되는 전압을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지에서 부트스트래핑 기간 동안 복수의 클락 신호와 Q 노드의 전압을 설명하기 위한 타이밍도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

본 발명의 실시예들은 액정표시 장치를 기초로 설명하였으나, 본 발명은 액정표시 장치에 한정되지 않고 유기발광표시 장치 등의 게이트 구동회로가 구비된 모든 표시 장치에 적용 가능하다.

이하에서는 도면을 참조하여 본 발명에 대해 상세히 살펴보기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어회로(200), 데이터 구동회로(300) 및 게이트 구동회로(400)를 포함한다.

표시 패널(100)은 화상을 표시하는 표시 영역(A/A)과 표시 영역(A/A)의 외측에 위치하고, 각종 신호라인과 게이트 구동회로(400)가 배치된 비표시 영역(N/A)을 포함한다.

표시 영역(A/A)에는 화상을 표시하기 위하여, 복수 개의 화소(P)들이 배치된다. 그리고 표시 영역(A/A)에는 제1 방향으로 배치된 복수의 게이트 라인(GL)과 제1 방향과 다른 방향으로 배치된 복수의 데이터 라인(DL)이 배치된다. 복수의 화소(P)는 복수의 게이트 라인(GL) 및 복수의 데이터 라인(DL)과 전기적으로 연결된다. 이에, 게이트 라인(GL)과 데이터 라인(DL)을 통해 각각의 화소(P)들에 게이트 전압 및 데이터 전압이 인가된다. 그리고, 각각의 화소(P)들은 게이트 전압 및 데이터 전압에 의해 계조를 구현한다. 최종적으로, 각각의 화소(P)들이 표시하는 계조에 의해, 표시 영역(A/A)에는 화상이 표시된다.

비표시 영역(N/A)에는 표시 영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호 라인(GL, DL)과 게이트 구동회로(400)가 배치된다.

타이밍 제어회로(200)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 구동회로(300)로 전송한다.

타이밍 제어회로(200)는 영상 데이터(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 구동 회로(200) 및 데이터 구동 회로(300)의 동작 타이밍을 제어하기 위한 제어신호(GCS, DCS)를 생성한다. 여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시 패널(100)에 정의된 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다.

다시 설명하면, 타이밍 제어회로(200)는 타이밍 신호를 인가 받아, 게이트 구동 회로(200)에 게이트 제어신호(GCS)를 출력하고, 데이터 구동회로(300)에 데이터 제어신호(DCS)를 출력한다.

데이터 구동회로(300)는 데이터 제어신호(DCS)를 인가 받아, 데이터 라인(DL)에 데이터 전압을 출력한다.

구체적으로, 데이터 구동회로(300)는 데이터 제어신호(DCS)에 따라 샘플링 신호를 생성하고, 영상 데이터(RGB)를 샘플링 신호에 따라 래치하여 데이터 전압으로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 전압을 데이터 라인(DL)에 공급한다.

데이터 구동회로(300)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(100)의 본딩 패드에 연결되거나, 표시 패널(100)에 직접 배치될 수도 있으며, 경우에 따라 표시 패널(100)에 집적화되어 배치될 수도 있다. 또한, 데이터 구동회로(300)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.

게이트 구동회로(400)는 게이트 제어신호(GCS)에 따라 순차적으로 게이트 라인(GL)에 게이트 전압을 공급한다. 게이트 구동회로(400)는 시프트 레지스터 및 레벨 시프터 등을 포함할 수 있다.

일반적인 게이트 구동회로는 표시 패널과 독립적으로 형성되어 다양한 방식으로 표시 패널과 전기적으로 연결될 수 있다. 다만, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동회로(400)는 표시 패널(100)의 기판 제조 시 박막 패턴 형태로 형성되어, 비표시 영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다. 도 1에서는 표시 패널(100)의 비표시 영역(N/A)에 하나의 게이트 구동회로(400)만 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 2개의 게이트 구동회로(400)가 배치될 수 있다.

게이트 구동회로(400)는 게이트 전압을 출력하는 복수의 스테이지를 포함한다. 이하에서는 본 발명의 일 실시예에 따른 게이트 구동회로의 상세 구성 및 구동 방식에 대해 살펴보기로 한다.

도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(400)는 종속 연결된(cascade) 복수의 스테이지(ST1, ST(n-k), ST(n), ST(n+k))를 포함한다.

즉, 종속 연결된(cascade) 복수의 스테이지(ST1, ST(n-k), ST(n), ST(n+k)) 각각에 게이트 스타트 신호(VST) 또는 복수의 캐리 신호(CR(1), CR(n-k), CR(n), CR(n+k))가 입력된다. 또한, 종속 연결된(cascade) 복수의 스테이지(ST1, ST(n-k), ST(n), ST(n+k)) 각각에 캐리 클락 신호(CCLK), 제1 스캔 클락 신호(SCLK1), 제2 클락 신호(SCLK2) 및 부트스트래핑 클락 신호(BCLK)가 입력된다.

그리고, 종속 연결된(cascade) 복수의 스테이지(ST1, ST(n-k), ST(n), ST(n+k)) 각각은 복수의 스캔 신호(SC(1), SC(2), SC(n-k), SC(n-k+1), SC(n), SC(n+1), SC(n+k), SC(n+k+1)) 및 캐리 신호(CR(1), CR(n-k), CR(n), CR(n+k))를 출력한다. 단 n은 자연수이고, k는 n보다 작은 자연수이다.

예를 들어, 제1 스테이지(ST1)는 게이트 스타트 신호(VST)에 의하여, 캐리 클락 신호(CCLK), 제1 스캔 클락 신호(SCLK1), 제2 클락 신호(SCLK2) 및 부트스트래핑 클락 신호(BCLK) 각각의 타이밍에 동기화된 제1 스캔 신호(SC(1)), 제2 스캔 신호(SC(2)), 제1 캐리 신호(CR(1))를 출력한다.

그리고, 제n 스테이지(ST(n))는 제n-k 스테이지(ST(n-k))에서 출력된 제n-k 캐리 신호(CR(n-k)) 및 제n+k 스테이지(ST(n+k))에서 출력된 제n+k 캐리 신호(CR(n+k))에 의하여, 캐리 클락 신호(CCLK), 제1 스캔 클락 신호(SCLK1), 제2 클락 신호(SCLK2) 및 부트스트래핑 클락 신호(BCLK)의 타이밍에 동기화된 제n 스캔 신호(SC(n)), 제n+1 스캔 신호(SC(n+1)), 제n 캐리 신호(CR(n))를 출력한다. 상술한 제n 스캔 신호(SC(n)), 제n+1 스캔 신호(SC(n+1)), 제n 캐리 신호(CR(n))는 게이트 전압으로 통칭될 수 있다.

상술한 바와 같이, 복수의 스테이지(ST1, ST(n-k), ST(n), ST(n+k)) 각각이 복수의 스캔 신호(SC(1), SC(2), SC(n-k), SC(n-k+1), SC(n), SC(n+1), SC(n+k), SC(n+k+1))을 순차적으로 출력하여 하나의 프레임을 구현할 수 있다.

이하에서는, 각 스테이지(ST1, ST(n-k), ST(n), ST(n+k))의 구성 및 구동 방식에 대해서 구체적으로 설명한다.

각 스테이지(ST1, ST(n-k), ST(n), ST(n+k))를 구성하는 스위치 소자들은 n 타입 또는 p 타입 MOSFET 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다.

부가적으로, 트랜지스터는 게이트(gate) 전극, 소스(source) 전극 및 드레인(drain) 전극을 포함한 3전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스 전극 으로부터 흐르기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다. n타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극에서 드레인 전극으로 전자가 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮다. n타입 MOSFET에서 전자가 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류의 방향은 드레인 전극으로부터 소스 전극 쪽으로 흐른다. p타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 MOSFET에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스 전극 으로부터 드레인 전극쪽으로 흐른다. MOSFET의 소스 전극과 드레인 전극은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스 전극과 드레인 전극으로 인하여 발명이 한정되어서는 안된다.

이하에서는 트랜지스터의 소스 전극을 제1 전극으로 표현하고, 트랜지스터의 드레인 전극을 제2 전극으로 표현한다. 다만, 트랜지스터의 타입에 따라, 소스 전극은 제2 전극으로 해석될 수 있고, 드레인 전극은 제1 전극으로 해석될 수 있다.

또한, 본 발명의 게이트 구동회로(400)의 각 스테이지(ST1, ST(n-k), ST(n), ST(n+k))에서는 다결정 반도체 물질을 액티브층으로 하는 트랜지스터인 저온 폴리 실리콘(Low Temperature Poly-Silicon; 이하, LTPS라고 함)을 이용한 LTPS 트랜지스터가 사용될 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비전력이 낮고 신뢰성이 우수하므로, 구동 소자용 트랜지스터에 적용할 수 있다.

도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지를 나타내는 회로도이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로의 제n 스테이지(ST(n))는 Q 노드 충전부(T1), Q 노드 방전부(T3, T3a, T3n, T3q), 인버터부(T4, T4a, T4q, T5q) 및 버퍼부(T6_CR, T6_SC1, T6_SC2, T6_BST, C_CR, C_SC1, C_SC2, C_BST, T7_CR, T7_SC1, T7_SC2)를 포함한다.

Q 노드 충전부(T1)는 Q 노드(Q)의 전압을 충전한다. 다시 말하면, Q 노드 충전부(T1)는 Q 노드(Q) 충전 타이밍을 결정한다.

Q 노드 충전부(T1)는 T1 트랜지스터(T1)로 구성될 수 있다.

T1 트랜지스터(T1)는 제n-k 캐리 신호(CR(n-k)) 또는 게이트 스타트 신호(VST)에 응답하여, Q 노드(Q)를 충전시킨다. 구체적으로, T1 트랜지스터(T1)는 제n-k 스테이지(CR(n-k)) 또는 게이트 스타트 신호(VST)의 출력 단자에 연결되는 게이트 전극, 고전위 전압(VDD)이 인가되는 제1 전극 및 Q 노드(Q)에 연결되는 제2 전극을 포함한다. 이에, 제n-k 캐리 신호(CR(n-k)) 또는 게이트 스타트 신호(VST)가 하이 레벨인 동안에, T1 트랜지스터(T1)는 턴 온(turn-on)되어, Q 노드(Q)를 하이 레벨의 고전위 전압(VDD)으로 충전시킨다.

Q 노드 방전부(T3, T3a, T3n, T3q)는 QB 노드(QB)의 전압을 방전한다. 다시 말하면, Q 노드 방전부(T3, T3a, T3n, T3q)는 QB 노드(QB)의 방전 타이밍을 결정한다.

Q 노드 방전부(T3, T3a, T3n, T3q)는 T3 트랜지스터(T3), T3a 트랜지스터(T3a), T3n 트랜지스터(T3n) 및 T3q 트랜지스터(T3q)를 포함한다.

T3n 트랜지스터(T3n)는 제n+k 캐리 신호(CR(n+k))에 응답하여, QB 노드(QB)를 방전시킨다. 구체적으로, T3n 트랜지스터(T3n)는 제n+k 캐리 신호(CR(n+k))가 인가되는 게이트 전극, 저전위 전압(VSS)이 인가되는 제1 전극 및 Q 노드(Q)에 연결되는 제2 전극을 포함한다. 이에, 제n+k 캐리 신호(CR(n+k))가 하이 레벨인 동안에, T3n 트랜지스터(T3n)는 턴 온(turn-on)되어, Q 노드(Q)를 로우 레벨의 저전위 전압(VSS)으로 방전시킨다.

T3q 트랜지스터(T3q)는 Q 노드(Q)의 전압에 응답하여, T3 트랜지스터(T3)의 제1 전극과 T3a 트랜지스터(T3a)의 제2 전극을 충전시킨다. 구체적으로, T3q 트랜지스터(T3q)는 Q 노드(Q)에 연결되는 게이트 전극, 고전위 전압(VDD)이 인가되는 제1 전극 및 T3 트랜지스터(T3)의 제1 전극과 T3a 트랜지스터(T3a)의 제2 전극에 연결되는 제2 전극을 포함한다. 이에, Q 노드(Q)의 전압이 하이 레벨인 동안에, T3q 트랜지스터(T3q)는 턴 온(turn-on)되어, T3 트랜지스터(T3)의 제1 전극과 T3a 트랜지스터(T3a)의 제2 전극을 하이 레벨의 고전위 전압(VDD)으로 충전시킨다.

T3a 트랜지스터(T3a) 및 T3 트랜지스터(T3)는 QB 노드(QB)의 전압에 응답하여, Q 노드(Q)를 방전시킨다. 구체적으로, T3a 트랜지스터(T3a)는 QB 노드(QB)에 연결되는 게이트 전극, 저전위 전압(VSS)이 인가되는 제1 전극 및 T3 트랜지스터(T3)의 제1 전극에 연결되는 제2 전극을 포함한다. 그리고, T3 트랜지스터(T3)는 QB 노드(QB)에 연결되는 게이트 전극, T3a 트랜지스터(T3a)의 제2 전극에 연결되는 제1 전극 및 Q 노드(Q)에 연결되는 제2 전극을 포함한다. 이에, QB 노드(QB)의 전압이 하이 레벨인 동안에, T3a 트랜지스터(T3a) 및 T3 트랜지스터(T3)는 턴 온(turn-on)되어, Q 노드(Q)를 로우 레벨의 저전위 전압(VSS)으로 방전시킨다.

인버터부(T4, T4a, T4q, T5q)는 Q 노드(Q)의 전압과 QB 노드(QB)의 전압을 반전시킨다.

인버터부(T4, T4a, T4q, T5q)는 T4 트랜지스터(T4), T4a 트랜지스터(T4a), T4q 트랜지스터(T4q) 및 T5q 트랜지스터(T5q)를 포함한다.

T4a 트랜지스터(T4a)는 고전위 전압(VDD)에 응답하여, T4 트랜지스터(T4)의 게이트 전극을 충전시킨다. 구체적으로, T4a 트랜지스터(T4a)는 고전위 전압(VDD)이 인가되는 게이트 전극, 고전위 전압(VDD)이 인가되는 제1 전극 및 T4 트랜지스터(T4)의 게이트 전극에 연결되는 제2 전극을 포함한다. 이에, T4a 트랜지스터(T4a)는 턴 온(turn-on)되어, T4 트랜지스터(T4)의 게이트 전극을 하이 레벨의 고전위 전압(VDD)으로 충전시킨다.

T4q 트랜지스터(T4q)는 Q 노드(Q)의 전압에 응답하여, T4 트랜지스터(T4)의 게이트 전극을 방전시킨다. 구체적으로, T4q 트랜지스터(T4q)는 Q 노드(Q)가 연결되는 게이트 전극, 저전위 전압(VSS)이 인가되는 제1 전극 및 T4 트랜지스터(T4)의 게이트 전극에 연결되는 제2 전극을 포함한다. 이에, Q 노드(Q)의 전압이 하이 레벨인 동안에, T4q 트랜지스터(T4q)는 턴 온(turn-on)되어, T4 트랜지스터(T4)의 게이트 전극을 로우 레벨의 저전위 전압(VSS)으로 방전시킨다.

T4 트랜지스터(T4)는 T4a 트랜지스터(T4a)의 제2 전극 및 T4q 트랜지스터(T4q)의 제2 전극의 전압에 응답하여, QB 노드(QB)를 충전시킨다. 구체적으로, T4 트랜지스터(T4)는 T4a 트랜지스터(T4a)의 제2 전극 및 T4q 트랜지스터(T4q)의 제2 전극에 연결되는 게이트 전극, 고전위 전압(VDD)이 인가되는 제1 전극 및 QB 노드(QB)에 연결되는 제2 전극을 포함한다. 이에, T4a 트랜지스터(T4a)의 제2 전극 및 T4q 트랜지스터(T4q)의 제2 전극의 전압이 하이 레벨인 동안에, T4 트랜지스터(T4)는 턴 온(turn-on)되어, QB 노드(QB)를 하이 레벨의 고전위 전압(VDD)으로 충전시킨다.

T5q 트랜지스터(T5q)는 Q 노드(Q)의 전압에 응답하여, QB 노드(QB)를 방전시킨다. 구체적으로, T5q 트랜지스터(T5q)는 Q 노드(Q)에 연결되는 게이트 전극, 저전위 전압(VSS)이 인가되는 제1 전극 및 QB 노드(QB)에 연결되는 제2 전극을 포함한다. 그리고, T5q 트랜지스터(T5q)는 Q 노드(Q)에 연결되는 게이트 전극, 저전위 전압(VSS)에 연결되는 제1 전극 및 QB 노드(QB)에 연결되는 제2 전극을 포함한다. 이에, Q 노드(Q)의 전압이 하이 레벨인 동안에, T5q 트랜지스터(T5q)는 턴 온(turn-on)되어, QB 노드(QB)를 로우 레벨의 저전위 전압(VSS)으로 방전시킨다.

버퍼부(T6_CR, T6_SC1, T6_SC2, T6_BST, C_CR, C_SC1, C_SC2, C_BST, T7_CR, T7_SC1, T7_SC2)는 Q 노드(Q)의 전압과 QB 노드(QB)에 의해 제n 스캔 신호(SC(n)), 제n+1 스캔 신호(SC(n+1)) 및 캐리 신호(CR(n))을 출력할 수 있다.

버퍼부(T6_CR, T6_SC1, T6_SC2, T6_BST, C_CR, C_SC1, C_SC2, C_BST, T7_CR, T7_SC1, T7_SC2)는 제n 스캔 신호(SC(n))를 출력하는 제n 스캔 버퍼부(T6_SC1, C_SC1, T7_SC1), 제n+1 스캔 신호(SC(n+1))를 출력하는 제n+1 스캔 버퍼부(T6_SC2, C_SC2, T7_SC2), 제n 캐리 신호(CR(n))를 출력하는 제n 캐리 버퍼부(T6_CR, C_ CR, T7_ CR) 및 Q 노드(Q)의 부트스트래핑을 제어하는 부트스트래핑 제어부(T6_BST, C_ BST)를 포함한다.

구체적으로, 제n 스캔 버퍼부(T6_SC1, C_SC1, T7_SC1)는 제n 스캔 신호(SC(n))를 풀업(pull-up)하는 트랜지스터인 T6_SC1 트랜지스터(T6_SC1)와 제n 스캔 신호(SC(n))를 풀다운(pull-down)하는 트랜지스터인 T7_SC1 트랜지스터(T7_SC1) 및 Q 노드(Q)를 부트스트래핑시키는 C_SC1 커패시터(C_SC1)를 포함한다.

T6_SC1 트랜지스터(T6_SC1)는 Q 노드(Q)에 연결되는 게이트 전극, 제1 스캔 클락 신호(SCLK1)가 인가되는 제1 전극 및 제n 스캔 라인에 연결되는 제2 전극을 포함한다. 이에, Q 노드(Q)가 부트스트래핑될 때, T6_SC1 트랜지스터(T6_SC1)는 턴 온(turn-on)되어 하이 레벨의 제1 스캔 클락 신호(SCLK1)를 제n 스캔 신호(SC(n))로 출력한다.

C_SC1 커패시터(C_SC1)는 T6_SC1 트랜지스터(T6_SC1)의 게이트 전극에 연결되는 일단 및 T6_SC1 트랜지스터(T6_SC1)의 제2 전극에 연결되는 타단을 포함한다. 이에, T6_SC1 트랜지스터(T6_SC1)의 제2 전극에서 출력되는 제1 스캔 클락 신호(SCLK1)가 하이 레벨로 상승될 경우, C_SC1 커패시터(C_SC1)에 의해서 Q 노드(Q)는 부트스트래핑(bootstrapping) 될 수 있다. 즉, C_SC1 커패시터(C_SC1)는 제1 스캔 클락 신호(SCLK1)의 라이징 타이밍에 Q 노드(Q)를 부트스트래핑시킨다.

T7_SC1 트랜지스터(T7_SC1)는 QB 노드(QB)에 연결되는 게이트 전극, 저전위 전압(VSS)이 인가되는 제1 전극 및 제n 스캔 라인에 연결되는 제2 전극을 포함한다. 이에, QB 노드(QB)의 전압이 하이 레벨일 때 T7_SC1 트랜지스터(T7_SC1)는 턴 온(turn-on)되어, 로우 레벨의 저전위 전압(VSS)을 제n 스캔 신호(SC(n))로 출력한다.

그리고, 제n+1 스캔 버퍼부(T6_SC2, C_SC2, T7_SC2)는 제n+1 스캔 신호(SC(n+1))를 풀업(pull-up)하는 트랜지스터인 T6_SC2 트랜지스터(T6_SC2)와 제n+1 스캔 신호(SC(n+1))을 풀다운(pull-down)하는 트랜지스터인 T7_SC2 트랜지스터(T7_SC2) 및 Q 노드(Q)를 부트스트래핑시키는 C_SC2 커패시터(C_SC2)를 포함한다.

T6_SC2 트랜지스터(T6_SC2)는 Q 노드(Q)에 연결되는 게이트 전극, 제2 스캔 클락 신호(SCLK2)가 인가되는 제1 전극 및 제n+1 스캔 라인에 연결되는 제2 전극을 포함한다. 이에, Q 노드(Q)가 부트스트래핑될 때, T6_SC2 트랜지스터(T6_SC2)는 턴 온(turn-on)되어 하이 레벨의 제2 스캔 클락 신호(SCLK2)를 제n+1 스캔 신호(SC(n+1))로 출력한다.

C_SC2 커패시터(C_SC2)는 T6_SC2 트랜지스터(T6_SC2)의 게이트 전극에 연결되는 일단 및 T6_SC2 트랜지스터(T6_SC2)의 제2 전극에 연결되는 타단을 포함한다. 이에, T6_SC2 트랜지스터(T6_SC2)의 제2 전극에서 출력되는 제2 스캔 클락 신호(SCLK2)가 하이 레벨로 상승될 경우, C_SC2 커패시터(C_SC2)에 의해서 Q 노드(Q)는 부트스트래핑(bootstrapping) 될 수 있다. 즉, C_SC2 커패시터(C_SC2)는 제2 스캔 클락 신호(SCLK2)의 라이징 타이밍에 Q 노드(Q)를 부트스트래핑시킨다.

T7_SC2 트랜지스터(T7_SC2)는 QB 노드(QB)에 연결되는 게이트 전극, 저전위 전압(VSS)이 인가되는 제1 전극 및 제n+1 스캔 라인에 연결되는 제2 전극을 포함한다. 이에, QB 노드(QB)의 전압이 하이 레벨일 때 T7_SC2 트랜지스터(T7_SC2)는 턴 온(turn-on)되어, 로우 레벨의 저전위 전압(VSS)을 제n+1 스캔 신호(SC(n+1))로 출력한다.

그리고, 제n 캐리 버퍼부(T6_CR, C_CR, T7_CR)는 제n 캐리 신호(CR(n))를 풀업(pull-up)하는 트랜지스터인 T6_CR 트랜지스터(T6_CR)와 제n 캐리 신호(CR(n))을 풀다운(pull-down)하는 트랜지스터인 T7_CR 트랜지스터(T7_CR) 및 Q 노드(Q)를 부트스트래핑 시키는 C_CR 커패시터(C_CR)를 포함한다.

T6_CR 트랜지스터(T6_CR)는 Q 노드(Q)에 연결되는 게이트 전극, 캐리 클락 신호(CCLK)가 인가되는 제1 전극 및 제n 캐리 라인에 연결되는 제2 전극을 포함한다. 이에, Q 노드(Q)가 부트스트래핑될 때, T6_CR 트랜지스터(T6_CR)는 턴 온(turn-on)되어 하이 레벨의 캐리 클락 신호(CCLK)를 제n 캐리 신호(CR(n))로 출력한다.

C_CR 커패시터(C_CR)는 T6_CR 트랜지스터(T6_CR)의 게이트 전극에 연결되는 일단 및 T6_CR 트랜지스터(T6_CR)의 제2 전극에 연결되는 타단을 포함한다. 이에, T6_CR 트랜지스터(T6_CR)의 제2 전극에서 출력되는 캐리 클락 신호(CCLK)가 하이 레벨로 상승될 경우, C_CR 커패시터(C_CR)에 의해서 Q 노드(Q)는 부트스트래핑(bootstrapping) 될 수 있다. 즉, C_CR 커패시터(C_CR)는 캐리 클락 신호(CCLK)의 라이징 타이밍에 Q 노드(Q)를 부트스트래핑시킨다.

T7_CR 트랜지스터(T7_CR)는 QB 노드(QB)에 연결되는 게이트 전극, 저전위 전압(VSS)이 인가되는 제1 전극 및 제n 캐리 라인에 연결되는 제2 전극을 포함한다. 이에, QB 노드(QB)의 전압이 하이 레벨일 때 T7_CR 트랜지스터(T7_CR)는 턴 온(turn-on)되어, 로우 레벨의 저전위 전압(VSS)을 제n 캐리 신호(CR(n))로 출력한다.

그리고, 부트스트래핑 제어부(T6_BST, C_ BST)는 노드(Q)를 부트스트래핑 시키는 T6_BST 트랜지스터(T6_BST) 및 C_SC2 커패시터(C_SC2)를 포함한다.

T6_BST 트랜지스터(T6_BST)는 Q 노드(Q)에 연결되는 게이트 전극, 부트스트래핑 클락 신호(BCLK)가 인가되는 제1 전극 및 C_BST 커패시터(C_BST)에 연결되는 제2 전극을 포함한다.

C_BST 커패시터(C_BST)는 T6_BST 트랜지스터(T6_BST)의 게이트 전극에 연결되는 일단 및 T6_BST 트랜지스터(T6_BST)의 제2 전극에 연결되는 타단을 포함한다.

이에, T6_BST 트랜지스터(T6_BST)의 제2 전극에서 출력되는 부트스트래핑 클락 신호(BCLK)가 하이 레벨로 상승될 경우, C_BST 커패시터(C_BST)에 의해서 Q 노드(Q)는 부트스트래핑(bootstrapping) 될 수 있다. 즉, C_BST 커패시터(C_BST)는 부트스트래핑 클락 신호(BCLK)의 라이징 타이밍에 Q 노드(Q)를 부트스트래핑시킨다.

이하에서는, 도 4를 참조하여 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지의 구동에 대해 설명한다.

도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지에 인가되는 신호를 설명하기 위한 타이밍도이다.

도 5 내지 도 8은 본 발명의 일 실시예에 따른 게이트 구동회로의 구동을 설명하기 위한 회로도이다.

도 5를 참조하면, 초기 시점(t0)에서, 하이 레벨인 고전위 전압(VDD)에 의해 T4a 트랜지스터(T4a)가 턴 온되고, T4a 트랜지스터(T4a)의 제2 전극이 고전위 전압(VDD)으로 충전된다. 그리고, T4a 트랜지스터(T4a)의 제2 전극에 연결된 T4 트랜지스터(T4)도 턴온되어, QB 노드(QB)가 고전위 전압(VDD)으로 충전된다. 그리고, 초기 시점(t0)에서, 하이 레벨의 QB 노드(QB)의 전압에 의해 T3 트랜지스터(T3) 및 T3a 트랜지스터(T3a)가 턴온되어, Q 노드(Q)가 저전위 전압(VSS)으로 방전된다.

도 6을 참조하면, 제1 시점(t1)에서, 하이 레벨로 상승된 제n-k 캐리 신호(CR(n-k))에 의해 T1 트랜지스터(T1)가 턴 온(turn-on)되어 Q 노드(Q)가 고전위 전압(VDD)으로 충전된다. 그리고, 제1 시점(t1)에서, 하이 레벨의 Q 노드(Q)의 전압에 의해 T5q 트랜지스터(T5q)가 턴 온(turn-on)되어 QB 노드(QB)가 저전위 전압(VSS)으로 방전된다.

도 4 및 도 7을 참조하면, 제2 시점(t2)에서, 하이 레벨로 상승된 캐리 클락 신호(CCLK)에 의해 Q 노드(Q)가 부트스트래핑(bootstrapping)된다. 또한, 제2 시점(t2)에서, 하이 레벨로 상승된 제1 스캔 클락 신호(SCLK1)에 의해 Q 노드(Q)가 부트스트래핑(bootstrapping)된다. 즉, 제2 시점(t2)에서, Q 노드(Q)는 캐리 클락 신호(CCLK) 및 제1 스캔 클락 신호(SCLK1)에 의해 전압이 상승한다. 즉, 캐리 클락 신호(CCLK)의 라이징 타이밍과 제1 스캔 클락 신호(SCLK1)의 라이징 타이밍은 제2 시점(t2)으로 동일하다.

보다 상세하게, C_CR 커패시터(C_CR)에 의하여 T6_CR 트랜지스터(T6_CR)의 게이트 전극과 제2 전극이 커플링(coupling)되므로, 의하여 T6_CR 트랜지스터(T6_CR)가 턴 온(turn-on)되어 있는 제2 시점(t2)에서 캐리 클락 신호(CCLK)가 하이 레벨로 상승 될 경우, T6_CR 트랜지스터(T6_CR)의 게이트 전극인 Q 노드(Q)의 전압도 상승되게 된다. 그리고, C_SC1 커패시터(C_SC1)에 의하여 T6_SC1 트랜지스터(T6_SC1)의 게이트 전극과 제2 전극이 커플링(coupling)되므로, 의하여 T6_SC1 트랜지스터(T6_SC1)가 턴 온(turn-on)되어 있는 제2 시점(t2)에서 제1 스캔 클락 신호(CCLK)가 하이 레벨로 상승 될 경우, T6_SC1 트랜지스터(T6_SC1)의 게이트 전극인 Q 노드(Q)의 전압도 상승되게 된다. 즉, 제2 시점(t2)에서 Q 노드(Q)의 전압이 상승되는 현상을 부트스트래핑(bootstrapping)이라고 한다.

제3 시점(t3)에서, 하이 레벨로 상승된 제2 스캔 클락 신호(SCLK2)에 의해 Q 노드(Q)가 부트스트래핑(bootstrapping)된다. 즉, 제3 시점에서, Q 노드(Q)는 캐리 클락 신호(CCLK), 제1 스캔 클락 신호(SCLK1) 및 제2 스캔 클락 신호(SCLK2)에 의해 전압이 상승한다.

제4 시점(t4)에서, 로우 레벨로 하강된 캐리 클락 신호(CCLK)에 의해 Q 노드(Q)의 전압이 하강된다. 또한, 제4 시점(t4)에서, 로우 레벨로 하강된 제1 스캔 클락 신호(SCLK1)에 의해 Q 노드(Q)의 전압이 하강된다. 즉, 제4 시점(t4)에서, 제2 스캔 클락 신호(SCLK2)에 의해서만 전압이 상승한다. 즉, 캐리 클락 신호(CCLK)의 폴링 타이밍과 제1 스캔 클락 신호(SCLK1)의 폴링 타이밍은 제4 시점(t4)으로 동일하다.

이를 정리하면, 캐리 클락 신호(CCLK) 및 제1 스캔 클락 신호(SCLK1) 은 제2 시점(t2) 내지 제4 시점(t4) 동안 하이 레벨이다. 이에 따라, Q 노드(Q)는 부트스트래핑(bootstrapping)되어, T6_CR 트랜지스터(T6_CR)에 의해 하이 레벨의 캐리 클락 신호(CCLK)를 제n 캐리 신호(CR(n))으로 출력하고, T6_SC1 트랜지스터(T6_SC1)에 의해 하이 레벨의 제1 스캔 클락 신호(SCLK1)를 제n 스캔 신호(SC(n))으로 출력한다.

제5 시점(t5)에서, 하이 레벨로 상승된 부트스트래핑 클락 신호(BCLK)에 의해 Q 노드(Q)가 부트스트래핑(bootstrapping)된다. 즉, 제5 시점(t5)에서, Q 노드(Q)는 제2 스캔 클락 신호(SCLK2)) 및 부트스트래핑 클락 신호(BCLK)에 의해 전압이 상승한다.

제6 시점(t6)에서, 로우 레벨로 하강된 제2 스캔 클락 신호(SCLK2)에 의해 Q 노드(Q)의 전압이 하강된다. 즉, 제6 시점(t6)에서, 부트스트래핑 클락 신호(BCLK)에 의해서만 전압이 상승한다.

즉, 제2 스캔 클락 신호(SCLK2)은 제3 시점(t3) 내지 제6 시점(t6) 동안 하이 레벨이다. 이에 따라, Q 노드(Q)는 부트스트래핑(bootstrapping)되어, T6_SC2 트랜지스터(T6_SC2)에 의해 하이 레벨의 제2 스캔 클락 신호 (SCLK2)를 제n+1 스캔 신호(SC(n+1))으로 출력한다.

제7 시점(t7)에서, 로우 레벨로 하강된 부트스트래핑 클락 신호(BCLK)에 의해 Q 노드(Q)의 전압이 하강된다. 즉, 제7 시점(t7)에서, Q 노드(Q)가 부트스트래핑(bootstrapping)되지 않는다.

도 8을 참조하면, 제8 시점(t8)에서, 하이 레벨로 상승된 제n+k 캐리 신호(CR(n+k))에 의해 T3n 트랜지스터 (T3n)가 턴 온(turn-on)되어 Q 노드(Q)가 저전위 전압(VSS)으로 방전된다. 그리고, 제8 시점(t8)에서, 하이 레벨인 고전위 전압(VDD)에 의해 T4a 트랜지스터(T4a)가 턴 온되고, T4a 트랜지스터(T4a)의 제2 전극이 고전위 전압(VDD)으로 충전된다. 그리고, T4a 트랜지스터(T4a)의 제2 전극에 연결된 T4 트랜지스터(T4)도 턴온되어, QB 노드(QB)가 고전위 전압(VDD)으로 충전된다. 그리고, 제8 시점(t8)에서, T3 트랜지스터(T3) 및 T3a 트랜지스터(T3a)가 턴온되어, Q 노드(Q)가 저전위 전압(VSS)으로 방전된다.

그리고, QB 노드(QB)가 고전위 전압(VDD)으로 충전되어, T7_CR 트랜지스터(T7_CR), T7_SC1 트랜지스터(T7_SC1) 및 T7_SC2 트랜지스터(T7_SC2)가 턴온 되어, 캐리 신호(CR(n)), 제n 스캔 신호(SC(n)) 및 제n+1 스캔 신호(SC(n+1))는 로우 레벨인 저전위 전압(VSS)으로 출력된다.

도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지에서 부트스트래핑 기간 동안 복수의 클락 신호와 Q 노드의 전압을 설명하기 위한 타이밍도이다.

참고로, 도 9에서 제0 레벨(V0), 제1 레벨(V1), 제2 레벨(V2) 및 제3 레벨(V3)은 순차적으로 높은 전압을 의미한다.

도 3 및 도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 게이트 구동회로(400)는 부트스트래핑 클락 신호(BCLK)가 인가되는 T6_BST 트랜지스터(T6_BST) 및 부트스트래핑 클락 신호(BCLK)에 의해 Q 노드(Q)의 전압을 부트스트래핑 시키는 C_BST 커패시터(C_BST)를 더 포함한다.

그리고, 부트스트래핑 클락 신호(BCLK)의 라이징 타이밍(t5)은 제1 스캔 클락 신호(SCLK1)의 폴링 타이밍(t4)과 제2 스캔 클락 신호(SCLK2)의 폴링 타이밍(t6) 사이이다. 또는 부트스트래핑 클락 신호(BCLK)의 라이징 타이밍(t5)은 캐리 클락 신호(CCLK)의 폴링 타이밍(t4)과 제2 스캔 클락 신호(SCLK2)의 폴링 타이밍(t6) 사이이다.

그리고, 부트스트래핑 클락 신호(BCLK)의 폴링 타이밍(t7)은 제2 스캔 클락 신호(SCLK2)의 폴링 타이밍(t6) 이후이다.

종래의 게이트 구동회로(비교예)에서, 스캔 신호 및 캐리 신호와 같은 게이트 신호의 최소 지연 시간을 확보하기 위하여, 첫번째 폴링 타이밍에서 Q 노드의 전압은 제3 레벨(V3)이고, 두번째 폴링 타이밍에서 Q 노드의 전압은 제0 레벨(V0)일 수 있다.

상술한 첫번째 폴링 타이밍은 캐리 클락 신호(CCLK)와 제1 스캔 클락 신호(SCLK1)가 하강하는 타이밍이고, 두번째 폴링 타이밍은 제2 스캔 클락 신호(SCLK2)가 하강하는 타이밍이다.

이에, 첫번째 폴링 타이밍에서 Q 노드(Q)의 전압은 제3 레벨(V3)은 상당히 높아, 제n 스캔 신호(SC(n))의 폴링 타임은 1.633μs이다. 이와 반면에, 두번째 폴링 타이밍에서 Q 노드(Q)의 전압은 제0 레벨(V0)은 상당히 낮아, 제n+1 스캔 신호(SC(n+1))의 폴링 타임은 1.780μs이다. 즉, 제n 스캔 신호(SC(n))의 폴링 타임과 제n+1 스캔 신호(SC(n+1))의 폴링 타임의 편차는 0.147μs이다. 즉, 복수의 스캔 신호의 폴링 타임의 편차가 커짐으로써, 표시 장치의 화상 품질이 저하되는 문제점이 있다.

다만, 본 발명의 일 실시예에 따른 게이트 구동 회로(400)에서, 첫번째 폴링 타이밍에서 Q 노드(Q)의 전압은 제2 레벨(V2)이고, 두번째 폴링 타이밍에서 Q 노드(Q)의 전압은 제1 레벨(V1)일 수 있다.

즉, 본 발명의 일 실시예에 따른 게이트 구동 회로에서 첫번째 폴링 타이밍의 Q 노드(Q)의 전압과 두번째 폴링 타이밍의 Q 노드(Q)의 전압의 차이(V2-V1)는 비교예에 따른 게이트 구동 회로에서 첫번째 폴링 타이밍의 Q 노드(Q)의 전압과 두번째 폴링 타이밍의 Q 노드(Q)의 전압의 차이(V3-V0)보다 낮다.

이에, 본 발명의 일 실시예에 따른 게이트 구동 회로(400)에서 제n 스캔 신호(SC(n))의 폴링 타임은 1.675μs이고, 제n+1 스캔 신호(SC(n+1))의 폴링 타임은 1.676μs이다. 즉, 제n 스캔 신호(SC(n))의 폴링 타임과 제n+1 스캔 신호(SC(n+1))의 폴링 타임의 편차는 0.001μs이다.

즉, 본 발명의 일 실시예에 따른 게이트 구동 회로(400)에서 복수의 스캔 신호의 폴링 타임의 편차가 확연히 줄어드는 것을 확인하였다. 이에, 본 발명의 일 실시예에 다른 표시 장치의 홀수 번째 게이트 라인과 짝수 번째 게이트 라인에 인가되는 스캔 신호는 편차가 최소화 되므로, 표시 장치의 화상 품질은 향상될 수 있다.

이하에서는, 본 발명의 다른 실시예에 따른 게이트 구동 회로의 동작에 대해서 설명한다. 본 발명의 다른 실시예에 따른 게이트 구동 회로의 동작은 본 발명의 일 실시예에 따른 게이트 구동 회로의 동작과 비교하여, 캐리 클락 신호 및 캐리 신호의 폴링 타이밍만 차이가 있을 뿐, 구동 회로 자체는 동일하다. 이에, 본 발명의 다른 실시예에 따른 게이트 구동 회로의 동작과 본 발명의 일 실시예에 따른 게이트 구동 회로의 동작의 차이점을 기준으로 설명한다.

도 10은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지에 인가되는 전압을 설명하기 위한 타이밍도이다.

도 7 및 도 10을 참조하면, 제2 시점(t2)에서, 하이 레벨로 상승된 캐리 클락 신호(CCLK)에 의해 Q 노드(Q)가 부트스트래핑(bootstrapping)된다. 또한, 제2 시점(t2)에서, 하이 레벨로 상승된 제1 스캔 클락 신호(SCLK1)에 의해 Q 노드(Q)가 부트스트래핑(bootstrapping)된다. 즉, 제2 시점에서, Q 노드(Q)는 캐리 클락 신호(CCLK) 및 제1 스캔 클락 신호(SCLK1)에 의해 전압이 상승한다. 즉, 캐리 클락 신호(CCLK)의 라이징 타이밍과 제1 스캔 클락 신호(SCLK1)의 라이징 타이밍은 제2 시점(t2)으로 동일하다.

제4 시점(t4)에서, 로우 레벨로 하강된 제1 스캔 클락 신호(SCLK1)에 의해 Q 노드(Q)의 전압이 하강된다. 즉, 제4 시점(t4)에서, 캐리 클락 신호(CCLK) 및 제2 스캔 클락 신호(SCLK2)에 의해서 전압이 상승한다.

즉, 제1 스캔 클락 신호(SCLK1) 은 제2 시점(t2) 내지 제4 시점(t4) 동안 하이 레벨이다. 이에 따라, Q 노드(Q)는 부트스트래핑(bootstrapping)되어, T6_SC1 트랜지스터(T6_SC1)에 의해 하이 레벨의 제1 스캔 클락 신호(SCLK1)를 제n 스캔 신호(SC(n))으로 출력한다.

제5 시점(t5)에서, 하이 레벨로 상승된 부트스트래핑 클락 신호(BCLK)에 의해 Q 노드(Q)가 부트스트래핑(bootstrapping)된다. 즉, 제5 시점(t5)에서, Q 노드(Q)는 캐리 클락 신호(CCLK), 제2 스캔 클락 신호(SCLK2)) 및 부트스트래핑 클락 신호(BCLK)에 의해 전압이 상승한다.

제6 시점(t6)에서, 로우 레벨로 하강된 제2 스캔 클락 신호(SCLK2)에 의해 Q 노드(Q)의 전압이 하강된다. 즉, 제6 시점(t6)에서, 캐리 클락 신호(CCLK) 및 부트스트래핑 클락 신호(BCLK)에 의해서 전압이 상승한다.

제7 시점(t7)에서, 로우 레벨로 하강된 부트스트래핑 클락 신호(BCLK)에 의해 Q 노드(Q)의 전압이 하강된다. 또한, 로우 레벨로 하강된 캐리 클락 신호(CCLK)에 의해 Q 노드(Q)의 전압이 하강된다. 즉, 제7 시점(t7)에서, Q 노드(Q)가 부트스트래핑(bootstrapping)되지 않는다. 즉, 캐리 클락 신호(CCLK)의 폴링 타이밍과 제2 스캔 클락 신호(SCLK2)의 폴링 타이밍은 제7 시점(t7)으로 동일하다.

이를 정리하면, 캐리 클락 신호(CCLK)은 제2 시점(t2) 내지 제7 시점(t7) 동안 하이 레벨이다. 이에 따라, Q 노드(Q)는 부트스트래핑(bootstrapping)되어, T6_CR 트랜지스터(T6_CR)에 의해 하이 레벨의 캐리 클락 신호 (CCLK2)를 제n 캐리 신호(CR(n))으로 출력한다.

도 11은 본 발명의 다른 실시예에 따른 게이트 구동회로의 각 스테이지에서 부트스트래핑 기간 동안 복수의 클락 신호와 Q 노드의 전압을 설명하기 위한 타이밍도이다.

도 3 및 도 11에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 게이트 구동회로도 부트스트래핑 클락 신호(BCLK)가 인가되는 T6_BST 트랜지스터(T6_BST) 및 부트스트래핑 클락 신호(BCLK)에 의해 Q 노드(Q)의 전압을 부트스트래핑 시키는 C_BST 커패시터(C_BST)를 더 포함한다.

그리고, 부트스트래핑 클락 신호(BCLK)의 폴링 타이밍(t7)은 제2 스캔 클락 신호(SCLK2)의 폴링 타이밍(t6) 이후이다. 그리고, 부트스트래핑 클락 신호(BCLK)의 폴링 타이밍(t7)은 캐리 클락 신호(CCLK)의 폴링 타이밍(t7)과 동일하다.

이에, 본 발명의 다른 실시예에 따른 게이트 구동 회로에서, 첫번째 폴링 타이밍에서 Q 노드(Q)의 전압은 제2 레벨(V2)이고, 두번째 폴링 타이밍에서 Q 노드(Q)의 전압도 제2 레벨(V2)일 수 있다.

즉, 본 발명의 다른 실시예에 따른 게이트 구동 회로에서 첫번째 폴링 타이밍의 Q 노드(Q)의 전압과 두번째 폴링 타이밍의 Q 노드(Q)의 전압은 동일하다.

이에, 본 발명의 다른 실시예에 따른 게이트 구동 회로에서 제n 스캔 신호(SC(n))의 폴링 타임은 1.675μs이고, 제n+1 스캔 신호(SC(n+1))의 폴링 타임은 1.675μs이다.

즉, 본 발명의 다른 실시예에 따른 게이트 구동 회로에서 복수의 스캔 신호의 폴링 타임의 편차가 제거되는 것을 확인하였다. 이에, 본 발명의 다른 실시예에 다른 표시 장치의 홀수 번째 게이트 라인과 짝수 번째 게이트 라인에 인가되는 스캔 신호는 편차가 제거되므로, 표시 장치의 화상 품질은 더욱 효과적으로 향상될 수 있다.

본 발명의 다양한 실시예들에 따른 게이트 구동회로 및 이를 포함하는 표시 장치는 다음과 같이 설명될 수 있다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은 Q 노드의 전압 및 QB 노드의 전압에 의해 제n 스캔 신호, 제n+1 스캔 신호 및 캐리 신호를 출력하는 버퍼부, Q 노드의 전압을 충전하는 Q 노드 충전부, Q 노드의 전압을 방전하는 Q 노드 방전부 및 Q 노드의 전압과 QB 노드의 전압을 반전시키는 인버터부를 포함하고, 버퍼부는 제n 스캔 신호를 출력하는 제n 스캔 버퍼부, 제n+1 스캔 신호를 출력하는 제n+1 스캔 버퍼부, 제n 캐리 신호를 출력하는 제n 캐리 버퍼부 및 Q 노드의 부트스트래핑(bootstrapping)을 제어하기 위한 부트스트래핑 제어부를 포함하여, 복수의 스캔 신호 및 캐리 신호의 편차를 제거할 수 있다.

본 발명의 다른 특징에 따르면, 제n 스캔 버퍼부는 제n 스캔 신호를 풀업(pull-up)하는 T6_SC1 트랜지스터, 제n 스캔 신호를 풀다운(pull-down)하는 T7_SC1 트랜지스터 및 Q 노드를 부트스트래핑 시키는 C_SC1 커패시터를 포함하고, 제n+1 스캔 버퍼부는 제n+1 스캔 신호를 풀업(pull-up)하는 T6_SC2 트랜지스터, 제n+1 스캔 신호를 풀다운(pull-down)하는 T7_SC2 트랜지스터 및 Q 노드를 부트스트래핑 시키는 C_SC2 커패시터를 포함하고, 제n 캐리 버퍼부는 제n 캐리 신호를 풀업(pull-up)하는 T6_CR 트랜지스터, 제n 캐리 신호를 풀다운(pull-down)하는 T7_CR 트랜지스터 및 Q 노드를 부트스트래핑 시키는 C_CR 커패시터를 포함하고, 부트스트래핑 제어부는 Q 노드를 부트스트래핑 시키는 T6_BST 트랜지스터 및 C_BST 커패시터를 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, C_SC1 커패시터는 제1 스캔 클락 신호의 라이징 타이밍에 Q 노드를 부트스트래핑시키고, C_SC2 커패시터는 제2 스캔 클락 신호의 라이징 타이밍에 Q 노드를 부트스트래핑시키고, C_CR 커패시터는 캐리 클락 신호의 라이징 타이밍에 Q 노드를 부트스트래핑시키고, C_BST 커패시터는 부트스트래핑 클락 신호의 라이징 타이밍에 Q 노드를 부트스트래핑시킬 수 있다.

본 발명의 또 다른 특징에 따르면, 부트스트래핑 클락 신호의 라이징 타이밍은 제1 스캔 클락 신호의 폴링 타이밍과 제2 스캔 클락 신호의 폴링 타이밍 사이일 수 있다.

본 발명의 또 다른 특징에 따르면, 부트스트래핑 클락 신호의 라이징 타이밍은 캐리 클락 신호의 폴링 타이밍과 제2 스캔 클락 신호의 폴링 타이밍 사이일 수 있다.

본 발명의 또 다른 특징에 따르면, 부트스트래핑 클락 신호의 폴링 타이밍은 제2 스캔 클락 신호의 폴링 타이밍 이후일 수 있다.

본 발명의 또 다른 특징에 따르면, 캐리 클락 신호의 라이징 타이밍은 제1 스캔 클락 신호의 라이징 타이밍과 동일할 수 있다.

본 발명의 또 다른 특징에 따르면, 캐리 클락 신호의 폴링 타이밍은 제1 스캔 클락 신호의 폴링 타이밍과 동일할 수 있다.

본 발명의 또 다른 특징에 따르면, 캐리 클락 신호의 폴링 타이밍은 부트스트래핑 클락 신호의 폴링 타이밍과 동일할 수 있다.

본 발명의 또 다른 특징에 따르면, T6_BST 트랜지스터는 Q 노드에 연결되는 게이트 전극, 부트스트래핑 클락 신호가 인가되는 제1 전극 및 C_BST 커패시터에 연결되는 제2 전극을 포함하고, C_BST 커패시터는 T6_BST 트랜지스터의 게이트 전극에 연결되는 일단 및 T6_BST 트랜지스터의 제2 전극에 연결되는 타단을 포함할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 패널
200: 타이밍 제어회로
300: 데이터 구동회로
400: 게이트 구동회로
GL: 게이트 라인
DL: 데이터 라인
N/A: 비표시 영역
A/A: 표시 영역
ST: 스테이지
SC: 스캔 신호
CR: 캐리 신호
CCLK: 캐리 클락 신호
SCLK1: 제1 스캔 클락 신호
SCLK2: 제2 스캔 클락 신호
BCLK: 부트스트래핑 스캔 클락 신호
T1: T1 트랜지스터
T3: T3 트랜지스터
T3a: T3a 트랜지스터
T3n: T3n 트랜지스터
T3q: T3q 트랜지스터
T4: T4 트랜지스터
T4a: T4a 트랜지스터
T4q: T4q 트랜지스터
T5q: T5q 트랜지스터
T6_CR: T6_CR 트랜지스터
T6_SC1: T6_SC1 트랜지스터
T6_SC2: T6SC2R 트랜지스터
T6_BST: T6_BST 트랜지스터
C_CR: C_CR 커패시터
C_SC1: C_SC1 커패시터
C_SC2: C_SC2 커패시터
C_BST: C_BST 커패시터
T7_CR: T7_CR 트랜지스터
T7_SC1: T7_SC1 트랜지스터
T7_SC2: T7_SC2 트랜지스터
VDD: 고전위전압
VSS: 저전위전압
VST: 게이트 스타트 신호
Q: Q 노드
QB: QB 노드

Claims

종속적으로 연결되는 복수의 스테이지를 포함하고,
상기 복수의 스테이지 각각은,
Q 노드의 전압 및 QB 노드의 전압에 의해 제n 스캔 신호, 제n+1 스캔 신호 및 제n 캐리 신호를 출력하는 버퍼부;
상기 Q 노드의 전압을 충전하는 Q 노드 충전부;
상기 Q 노드의 전압을 방전하는 Q 노드 방전부; 및
상기 Q 노드의 전압과 상기 QB 노드의 전압을 반전시키는 인버터부;를 포함하고,
상기 버퍼부는,
상기 제n 스캔 신호를 출력하는 제n 스캔 버퍼부;
상기 제n+1 스캔 신호를 출력하는 제n+1 스캔 버퍼부;
상기 제n 캐리 신호를 출력하는 제n 캐리 버퍼부; 및
상기 Q 노드의 부트스트래핑(bootstrapping)을 제어하기 위한 부트스트래핑 제어부를 포함하며,
상기 제n 스캔 버퍼부는,
상기 제n 스캔 신호를 풀업(pull-up)하는 T6_SC1 트랜지스터, 상기 제n 스캔 신호를 풀다운(pull-down)하는 T7_SC1 트랜지스터 및 상기 Q 노드를 부트스트래핑 시키는 C_SC1 커패시터를 포함하고,
상기 제n+1 스캔 버퍼부는,
상기 제n+1 스캔 신호를 풀업(pull-up)하는 T6_SC2 트랜지스터, 상기 제n+1 스캔 신호를 풀다운(pull-down)하는 T7_SC2 트랜지스터 및 상기 Q 노드를 부트스트래핑 시키는 C_SC2 커패시터를 포함하고,
상기 제n 캐리 버퍼부는,
상기 제n 캐리 신호를 풀업(pull-up)하는 T6_CR 트랜지스터, 상기 제n 캐리 신호를 풀다운(pull-down)하는 T7_CR 트랜지스터 및 상기 Q 노드를 부트스트래핑 시키는 C_CR 커패시터를 포함하고,
상기 부트스트래핑 제어부는,
상기 Q 노드를 부트스트래핑 시키는 T6_BST 트랜지스터 및 C_BST 커패시터를 포함하는, 게이트 구동회로.
삭제
제1항에 있어서,
상기 C_SC1 커패시터는 제1 스캔 클락 신호의 라이징 타이밍에 상기 Q 노드를 부트스트래핑시키고,
상기 C_SC2 커패시터는 제2 스캔 클락 신호의 라이징 타이밍에 상기 Q 노드를 부트스트래핑시키고,
상기 C_CR 커패시터는 캐리 클락 신호의 라이징 타이밍에 상기 Q 노드를 부트스트래핑시키고,
상기 C_BST 커패시터는 부트스트래핑 클락 신호의 라이징 타이밍에 상기 Q 노드를 부트스트래핑시키는, 게이트 구동회로.
제3항에 있어서,
상기 부트스트래핑 클락 신호의 라이징 타이밍은 상기 제1 스캔 클락 신호의 폴링 타이밍과 상기 제2 스캔 클락 신호의 폴링 타이밍 사이인, 게이트 구동회로.
제3항에 있어서,
상기 부트스트래핑 클락 신호의 라이징 타이밍은 상기 캐리 클락 신호의 폴링 타이밍과 상기 제2 스캔 클락 신호의 폴링 타이밍 사이인, 게이트 구동회로.
제3항에 있어서,
상기 부트스트래핑 클락 신호의 폴링 타이밍은 상기 제2 스캔 클락 신호의 폴링 타이밍 이후인, 게이트 구동회로.
제3항에 있어서,
상기 캐리 클락 신호의 라이징 타이밍은 상기 제1 스캔 클락 신호의 라이징 타이밍과 동일한, 게이트 구동회로.
제3항에 있어서,
상기 캐리 클락 신호의 폴링 타이밍은 상기 제1 스캔 클락 신호의 폴링 타이밍과 동일한, 게이트 구동회로.
제3항에 있어서,
상기 캐리 클락 신호의 폴링 타이밍은 상기 부트스트래핑 클락 신호의 폴링 타이밍과 동일한, 게이트 구동회로.
제3항에 있어서,
상기 T6_BST 트랜지스터는,
상기 Q 노드에 연결되는 게이트 전극, 상기 부트스트래핑 클락 신호가 인가되는 제1 전극 및 상기 C_BST 커패시터에 연결되는 제2 전극을 포함하고,
상기 C_BST 커패시터는,
상기 T6_BST 트랜지스터의 게이트 전극에 연결되는 일단 및 상기 T6_BST 트랜지스터의 제2 전극에 연결되는 타단을 포함하는, 게이트 구동회로.
복수의 화소를 포함하는 표시패널;
복수의 스테이지로 구성되어, 상기 복수의 화소에 제n 스캔 신호, 제n+1 스캔 신호 및 제n 캐리 신호를 순차적으로 출력하는 게이트 구동회로 및
상기 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
상기 복수의 스테이지 각각은,
제1 스캔 클락 신호에 따라, 상기 제n 스캔 신호를 출력하는 제n 스캔 버퍼부;
제2 스캔 클락 신호에 따라, 상기 제n+1 스캔 신호를 출력하는 제n+1 스캔 버퍼부;
캐리 클락 신호에 따라, 상기 제n 캐리 신호를 출력하는 제n 캐리 버퍼부; 및
Q 노드의 부트스트래핑(bootstrapping)을 제어하기 위한 부트스트래핑 제어부를 포함하고,
상기 부트스트래핑 제어부는,
상기 Q 노드에 연결되는 게이트 전극, 부트스트래핑 클락 신호가 인가되는 제1 전극을 포함하는 T6_BST 트랜지스터 및
상기 T6_BST 트랜지스터의 게이트 전극에 연결되는 일단 및 상기 T6_BST 트랜지스터의 제2 전극에 연결되는 타단을 포함하는 C_BST 커패시터를 포함하는, 표시 장치.
제11항에 있어서,
상기 부트스트래핑 클락 신호의 라이징 타이밍은 상기 제1 스캔 클락 신호의 폴링 타이밍과 상기 제2 스캔 클락 신호의 폴링 타이밍 사이인, 표시 장치.
제11항에 있어서,
상기 부트스트래핑 클락 신호의 라이징 타이밍은 상기 캐리 클락 신호의 폴링 타이밍과 상기 제2 스캔 클락 신호의 폴링 타이밍 사이인, 표시 장치.
제11항에 있어서,
상기 부트스트래핑 클락 신호의 폴링 타이밍은 상기 제2 스캔 클락 신호의 폴링 타이밍 이후인, 표시 장치.
제11항에 있어서,
상기 캐리 클락 신호의 라이징 타이밍은 상기 제1 스캔 클락 신호의 라이징 타이밍과 동일한, 표시 장치.
제11항에 있어서,
상기 캐리 클락 신호의 폴링 타이밍은 상기 제1 스캔 클락 신호의 폴링 타이밍과 동일한, 표시 장치.
제11항에 있어서,
상기 캐리 클락 신호의 폴링 타이밍은 상기 부트스트래핑 클락 신호의 폴링 타이밍과 동일한, 표시 장치.