KR20170002755A - 게이트 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

게이트 드라이버 및 이를 포함하는 디스플레이 장치 Download PDF

Info

Publication number
KR20170002755A
KR20170002755A KR1020150092238A KR20150092238A KR20170002755A KR 20170002755 A KR20170002755 A KR 20170002755A KR 1020150092238 A KR1020150092238 A KR 1020150092238A KR 20150092238 A KR20150092238 A KR 20150092238A KR 20170002755 A KR20170002755 A KR 20170002755A
Authority
KR
South Korea
Prior art keywords
transistor
gate
thin film
stage
node
Prior art date
Application number
KR1020150092238A
Other languages
English (en)
Inventor
김세환
강홍윤
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150092238A priority Critical patent/KR20170002755A/ko
Publication of KR20170002755A publication Critical patent/KR20170002755A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Abstract

본 발명은 GIP(gate in panel) 방식의 게이트 드라이버를 포함하는 디스플레이 장치에 관한 것이다. 본 발명의 실시예에 따른 디스플레이 장치의 게이트 드라이버는, 쉬프트 레지스터의 임의의 하나의 스테이지 안에서, 다른 박막 트랜지스터에 비해 그것에 연결되어 있는 게이트 배선의 면적이 큰, 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터 및 제2 트랜지스터의 제조 공정 중 특정 공정을 통해 상기 게이트 배선에 축적되는 전하(charge)의 쏠림을 방지하도록, 제2 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스와 제1 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스가 대응되도록, 구성된다.

Description

게이트 드라이버 및 이를 포함하는 디스플레이 장치{GATE DRIVER AND DISPLAY DEVICE INCULDING THEREOF}
본 발명은 게이트 드라이버에 관한 것으로, 특히 디스플레이 패널에 박막 트랜지스터로 구성되어 화소에 게이트 구동신호를 공급하는 GIP(Gate-In-Panel)방식 게이트 드라이버 및 이를 포함하는 디스플레이 장치에 관한 것이다.
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 디스플레이 장치(Display Device)에 대한 요구가 점차 증대되고 있다.
디스플레이 장치로는 액정 디스플레이 장치(LCD: Liquid Crystal Display apparatus), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이 장치(FED: Field Emission Display apparatus), 유기발광 다이오드 디스플레이 장치(OLED: Organic Light Emitting Diode Display apparatus) 등이 연구되고 있다.
이러한 디스플레이 장치는 데이터 라인들과 게이트 라인들이 교차하도록 배치되고, 픽셀들이 매트릭스 형태로 배치된다. 데이터 라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고, 게이트 라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 게이트라인에 대응하는 픽셀들에 비디오 데이터 전압이 공급되면, 게이트펄스에 의해 픽셀들이 순차적으로 스캐닝되면서 비디오 데이터가 디스플레이 장치에서 표시된다. 디스플레이 장치의 게이트 라인들에 게이트펄스를 공급하기 위한 게이트 구동부는 통상 다수의 게이트 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이버 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 디스플레이 장치의 구동 특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.
최근에는, 디스플레이 패널의 표시영역의 각 픽셀에 박막 트랜지스터(TFT: thin film transistor)를 형성하는 공정 중에 디스플레이 패널의 비표시영역에 게이트 드라이버 집적회로를 형성하는 이른바 GIP(Gate- In-Panel; 이하 "GIP"라 함) 방식을 적용하고 있다. 이렇게 게이트 드라이버를 디스플레이 패널의 TFT 어레이 기판에 내장함으로써 디스플레이 장치의 두께 및 디스플레이 패널의 베젤을 줄이고 있는 것이다.
GIP 방식의 게이트 드라이버의 각 스테이지 복수의 박막 트랜지스터(TFT)를 포함하여 구성되어 고전위 구동 전압(VGH, 게이트하이전압) 또는 저전위 구동 전압(VGL, 게이트로우전압) 레벨의 게이트 구동 신호(Gout, 스캔 신호 또는 게이트펄스)를 게이트 라인에 공급한다. 즉, 게이트 드라이버를 구성하는 박막 트랜지스터는 디스플레이 패널에 형성된 각 픽셀 구동 회로에 스캔신호를 공급하는 역할을 한다. 따라서, 이동도, 누설 전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 장기간 수명을 유지할 수 있는 내구성 및 안정적으로 동작하기 위한 전기적 신뢰성이 매우 중요하다.
이러한 GIP 방식의, TFT 어레이 기판의 제조에는 다수 횟수의 포토리소그래피(photolithography) 공정을 필요로 한다. 상기 포토리소그래피 공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상 등 다수의 공정으로 이루어진다. 아울러, 포토리소그래피 공정 전후로, 도핑(doping) 공정, 플라즈마(plasma) 처리 공정 등이 포함된다. TFT 어레이 기판의 제조에서 제조 단계가 늘어날수록, TFT 어레이 기판의 생산 수율이 떨어지게 된다.
특히, GIP 방식의 게이트 드라이버의 각 스테이지에 포함되는 복수의 박막 트랜지스터에는 CMOS(Complementary Metal Oxide Semiconductor) 구조를 취하는 박막 트랜지스터가 포함될 수 있다. 참고로, CMOS는 고속 신호 처리가 요구되는 구동 회로부 박막 트랜지스터에 사용되는 MOS 구조로서, n 채널 박막 트랜지스터와 p 채널 박막 트랜지스터를 모두 필요로 하며, 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다. 그러나 GIP 방식의 게이트 드라이버의 각 스테이지에 포함되는 복수의 박막 트랜지스터에 CMOS 구조의 박막 트랜지스터가 채용될 경우, 하나의 기판 위에 n 채널 박막 트랜지스터와 p 채널 박막 트랜지스터를 함께 형성하여야 하기 때문에 단일 타입의 채널만을 형성하는 경우에 비하여 공정의 단계가 더 많아지고, 공정 자체도 더 복잡하다는 단점이 있다.
구체적으로, GIP 방식의 게이트 드라이버의 각 스테이지에 포함되는 복수의 박막 트랜지스터에는 CMOS 구조를 취하는 박막 트랜지스터가 포함되는 경우에는, 박막 트랜지스터 타입이 n 채널과 p 채널 모두가 적용이 되기 때문에, 도핑 공정 역시 최소한 2회 이상 수행되어야 한다. 이에 따라, 도핑 공정의 횟수가 증가되면서, 도핑 공정에서 기인하는 불량 인자가 GIP 방식의 게이트 드라이버에 불량을 야기할 확률이 증가된다. 이는 곧 TFT 어레이 자체의 불량으로 취급된다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, GIP 방식의 게이트 드라이버가 CMOS 구조의 박막 트랜지스터를 포함함에 따라, 도핑 공정 횟수가 증가하면서 발생하는 불량 문제를 최소화 할 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, GIP 방식의 게이트 드라이버가 CMOS 구조의 박막 트랜지스터를 포함함에 따라, TFT 어레이의 GIP 영역에서 발생하는 정전기에 의하여 게이트 드라이버가 손상되는 문제를 최소화 할 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, GIP 방식의 게이트 드라이버를 포함하는 TFT 어레이의 제조 후 검사 공정 수행으로 인한 출하 지연 문제를 개선할 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 과제의 해결 수단으로, 본 발명의 실시예에 따른 디스플레이 장치의 게이트 드라이버는, 쉬프트 레지스터의 임의의 하나의 스테이지 안에서, 다른 박막 트랜지스터에 비해 그것에 연결되어 있는 게이트 배선의 면적이 큰, 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터 및 제2 트랜지스터의 제조 공정 중 특정 공정을 통해 상기 게이트 배선에 축적되는 전하(charge)의 쏠림을 방지하도록, 제2 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스와 제1 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스가 대응되도록, 구성된다.
본 발명의 실시예에 따른 디스플레이 장치의 게이트 드라이버는, GIP 방식의 게이트 드라이버로서, CMOS 구조의 박막 트랜지스터를 포함함에 따라, 도핑 공정 횟수가 증가하면서 발생하는 정전기 불량을 최소화 할 수 있다.
또한, 정전기 불량을 방지함으로써 디스플레이 장치의 수율을 향상시킬 수 있다.
본 발명의 실시예에 따른 디스플레이 장치의 게이트 드라이버는, GIP 방식의 게이트 드라이버가 CMOS 구조의 박막 트랜지스터를 포함함에 따라, TFT 어레이의 GIP 영역에서 발생하는 정전기에 의하여 게이트 드라이버가 손상되는 문제를 최소화 할 수 있다.
본 발명의 실시예에 따른 디스플레이 장치의 게이트 드라이버는, GIP 방식의 게이트 드라이버를 포함하는 TFT 어레이를 제조하고 나서, 정전기 불량을 최소화할 수 있으므로, 검사 공정 수행으로 인한 출하 지연 문제를 개선할 수 있다.
이 밖에도, 본 발명의 실시예를 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.
도 1은 게이트 드라이버를 포함하는, 실시예의 디스플레이 장치의 구성을 나타내는 도면이다.
도 2는 도 1의 스캔 구동회로에 포함된, 쉬프트 레지스터의 실시예를 나타내는 도면이다.
도 3은 도 2에 도시된 다수의 스테이지들 중, 제i 스테이지의 회로 구성의 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 제i 스테이지의 피드백인버터회로부의 회로 구성의 실시예를 나타내는 도면이다.
도 5는 도 3에 도시된 제i 스테이지의 게이트펄스 출력부의 회로 구성의 실시예를 나타내는 도면이다.
도 6은 도 3에 도시된 제i 스테이지의 일부분에 해당하는 평면도이다.
도 7A 내지 도 7C 는 도 6에서 도시된 게이트 물질과 액티브 물질이 중첩된 부분에 대한 단면도이다.
이하 첨부된 도면을 참조하여 액정디스플레이 장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 게이트 드라이버를 포함하는 디스플레이 장치의 전체구조를 나타내는 도면이다.
도 1은 본 발명의 실시예에 따른 디스플레이 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 디스플레이 장치는 디스플레이 패널(100), 타이밍 콘트롤러(110), 소스 드라이버(120)를 포함하는 데이터 구동회로, 레벨 쉬프터(150), 쉬프트 레지스터(130)를 포함하는 게이트 드라이버를 포함하는 스캔 구동회로 등을 구비한다.
디스플레이 패널(100)은 서로 교차되는 데이터 라인들 및 게이트 라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 디스플레이 패널(100)은 액정디스플레이 장치(LCD), 유기발광다이오드 디스플레이 장치(OLED), 전기영동 디스플레이 장치(EPD) 등을 이용할 수 있다.
데이터 구동회로는 다수의 소스 드라이버(120)을 포함한다. 소스 드라이버(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이버들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 게이트펄스에 동기되도록 디스플레이 패널(100)의 데이터라인들에 공급한다. 소스 드라이버들(120)은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 디스플레이 패널(100)의 데이터 라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(110)와 디스플레이 패널(100)의 게이트 라인들 사이에 접속된 레벨 쉬프터(level shifter)(150) 및 쉬프트 레지스터(shift register)(130)를 포함하는 게이트 드라이버를 구비한다.
레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 i상 게이트쉬프트클럭(CLK1~CLKi)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트하이전압(VGH, 고전위 구동전압)과 게이트로우전압(VGL, 저전위 구동전압)으로 레벨 쉬프팅한다. 이하, 본 발명의 실시예는 4상 게이트쉬프트클럭 (CLK1~CLK4)을 이용한 구동을 예로 설명하기로 한다.
쉬프트 레지스터(130)는 게이트 스타트 펄스(VST)를 게이트쉬프트클럭(CLK1~CLK4)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 게이트펄스를 출력하는 스테이지들로 구성된다.
스캔 구동회로는 GIP(Gate In Panel) 방식으로 디스플레이 패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 드라이버의 쉬프트 레지스터(130)는 디스플레이 패널(100)의 하부 지지 기판 상에 형성될 수 있다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이버들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이버들(120)의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트쉬프트클럭(CLK1~CLK4), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(VST)는 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다.
게이트쉬프트클럭(CLK1~CLK4)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이버들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이버들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
도 2는 도 1의 스캔 구동회로에 포함된, 쉬프트 레지스터의 실시예를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 쉬프트 레지스터(130)는 종속적으로 접속된 다수의 스테이지(ST1~STn, n은 2 이상의 자연수)을 구비한다. 제1 내지 제n 스테이지(ST1~STn)는 각각 제1 내지 제n 게이트펄스(Gout1~Gout(n))를 출력한다. 게이트펄스(Gout1~Gout(n))는 디스플레이 장치의 게이트 라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할을 겸한다. 이하의 설명에서 "전단 스테이지"란 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(k는 1<k<n 인 자연수) 스테이지(STk)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제k-1 스테이지(ST(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"란 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(STk)을 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제n 스테이지 중 어느 하나를 지시한다.
쉬프트 레지스터(130)는 게이트펄스(Gout1~Goutn)를 순차적으로 출력한다. 이를 위하여, 제1 스테이지(ST1) 내지 제n 스테이지(STn)에는 순차적으로 지연되는 4상 게이트쉬프트클럭(CLK1~CLK4) 중에 1 개의 게이트쉬프트클럭(CLKi)이 입력된다.
도 3은 도 2에 도시된 다수의 스테이지들 중, 제i(i는 2<i<n인 자연수) 스테이지의 회로 구성의 실시예를 나타내는 도면이다.
도 3을 참조하면, 제i 스테이지(STi)는 노드 제어회로부(131), 인버터회로부(132), 피드백인버터회로부(133) 및 게이트펄스 출력부(134)를 포함한다.
노드 제어회로부(131)는 디스플레이 구동구간에서 스타트펄스(VST) 또는 전단의 게이트 펄스(Gout(i-1)), 후단의 게이트펄스 리버스신호(R(i+1)) 및 제i-1 게이트쉬프트클럭(CLK(i-1))에 대응하여 QB노드(QB)의 전압을 제어한다. 예를 들어, 노드 제어회로부(131)는 스타트펄스(VST), 이전 스테이지 및 이후 스테이지에서 출력된 신호 및 제i-1 게이트쉬프트클럭(CLK(i-1))를 입력받아 제i 스테이지(STi)의 QB노드(QB)를 방전시킨다. 다시 말해, QB노드(QB)에 게이트로우전압(VGL)이 출력된다.
인버터회로부(132)는 QB노드(QB)를 통해 노드 제어회로부(131)로부터 입력받은 신호를 반대전압으로 변환하여 출력한다. 다시 말해, 인버터회로부(132)는 노드 제어회로부(131)에서 QB노드(QB)로 출력되는 신호를 반대전압으로 인버팅(inverting)하여 Q노드(Q)로 출력하도록 제어한다. 예를 들어, 노드 제어회로부(131)로부터 QB노드(QB)를 통해 인버터회로부(132)로 게이트로우전압(VGL)이 입력되면, 인버터회로부(132)로부터 게이트하이전압(VGH)이 Q노드(Q)로 출력된다. 즉, QB노드(QB)가 방전되면, 인버터회로부(132)에 의해 Q노드(Q)는 충전된다.
피드백인버터회로부(133)는 Q노드(Q)를 통해 인버터회로부(132)로부터 입력받은 신호가 일정하게 유지되도록 제어한다. 예를 들어, 피드백인버터회로부(133)는 전단의 게이트펄스(Gout(i-1)), 후단의 게이트펄스 리버스신호(R(i+1)) 및 인버터회로부(132)에서 Q노드(Q)를 통해 출력된 게이트하이전압(VGH)을 입력받아, 인버터회로부(132)로 입력되는 QB노드(QB)의 게이트로우전압(VGL) 및 인버터회로부(132)에서 출력되는 Q노드(Q)의 게이트하이전압(VGH)이 일정하게 유지되도록 제어한다. 다시 말해, 피드백인버터회로부(133)에 의해 Q노드(Q)에는 게이트하이전압(VGH)이, QB노드(QB)에는 게이트로우전압(VGL)이 유지된다.
게이트펄스 출력부(134)는 Q노드(Q)를 통해 인터버회로부(132)로부터 입력받는 신호, QB노드(QB)를 통해 피드백인버터회로부(133)로부터 입력받는 신호 및 제i 게이트쉬프트클럭(CLKi)를 입력받아, 제i 게이트라인으로 게이트펄스(Gouti)를 출력한다. 예를 들어, 게이트펄스 출력부(134)는 Q노드(Q)가 게이트하이전압(VGH)이고 QB노드(QB)가 게이트로우전압(VGL)일 경우에 제i 게이트쉬프트클럭(CLKi)을 게이트출력신호로 내보내도록 제어한다. 또한, 게이트펄스 출력부(134) 노드 제어회로부(131)의 QB노드(QB)가 게이트하이전압(VGH) 일 때, 풀다운 트랜지스터(Pull down TR, Tpd)을 통해 게이트로우전압(VGL)을 출력한다.
도 4는 도 3에 도시된 제i(i는 2<i<n인 자연수) 스테이지의 피드백인버터회로부의 회로 구성의 실시예를 나타내는 도면이다. 피드백인버터회로부(133)는 제1 트랜지스터(T7), 제2 트랜지스터(T8), 제3 트랜지스터(T9) 및 제4 트랜지스터(T10)를 포함한다. 제1 트랜지스터는 전단의 게이트펄스(Gout(i-1))를 입력받아 동작한다. 제2 및 제4 트랜지스터(T8, T10)는 Q노드(Q)를 통해 입력된 신호로 동작한다.
도시된 바와 같이, 제1 및 제2 트랜지스터(T7, T8)는 PMOS 구조의 박막 트랜지스터이고, 제3 및 제4 트랜지스터(T9, T10)는 NMOS 구조의 박막트랜지스터일 수 있다. 이러한 경우에, Q노드(Q)를 통해 입력된 신호가 게이트하이전압(VGH)일 경우, 제2 트랜지스터(T8)는 턴-오프되고 제4 트랜지스터(T10)는 턴-온된다. 만일 Q노드(Q)를 통해 입력된 신호가 게이트로우신호(VGL)일 경우, 제2 트랜지스터(T8)는 턴-온되고 제4 트랜지스터(T10)는 턴-오프된다. 제3 트랜지스터(T9)는 후단의 게이트펄스 리버스신호(R(i+1))를 입력받아 동작한다. 즉, 피드백인버터회로부(133)는 전단의 게이트펄스(Gout(i-1)), 후단의 게이트펄스 리버스신호(R(i+1)) 및 인버터회로부(132)에서 Q노드(Q)를 통해 출력된 충/방전 신호를 입력받아, 제1 내지 제4 트랜지스터를 구동한다. 이 때, 피드백인버터회로부(133)는 제3 및 제4 트랜지스터(T9, T10)이 턴-온되면 QB노드(QB)로 게이트로우전압(VGL)을 출력한다. 또한 피드백인버터회로부(133)는 제1 및 제2 트랜지스터(T7, T8)가 턴-온되면 QB노드(QB)로 게이트하이전압(VGH)을 출력한다. 예를 들어, 인버터회로부(132)로 입력되는 QB노드(QB)의 게이트로우전압(VGL)과 인버터회로부(132)에서 출력되는 Q노드(Q)의 게이트하이전압(VGH)이 일정하게 유지되도록 제어하여 게이트펄스 출력부(134)에서 게이트펄스(Gouti)가 출력되도록 한다.
도 5는 도 3에 도시된 제i(i는 2<i<n인 자연수) 스테이지의 게이트펄스 출력부의 회로 구성의 실시예를 나타내는 도면이다. 게이트펄스 출력부(134)는 트랜스미션 게이트(Transmission gate) 트랜지스터(TGT) 및 풀다운 트랜지스터(Tpd)를 포함한다. 트랜스미션 게이트 트랜지스터(TGT)는 PMOS 구조와 NMOS 구조를 모두 포함하는 박막 트랜지스터일 수 있다. 이 때, 트랜스미션 게이트 트랜지스터(TGT)는 PMOS 영역과 NMOS 영역으로 구분되며, 트랜스미션 게이트 트랜지스터(TGT)의 PMOS 영역은 QB노드(QB)에, 트랜스미션 게이트 트랜지스터(TGT)의 NMOS 영역은 Q노드(Q)에 각각 연결될 수 있다. 이에 따라, 트랜스미션 게이트 트랜지스터(TGT)의 NMOS 영역이 Q노드(Q)의 게이트하이전압(VGH)에 응답하여 게이트펄스 출력부(134)는 제i 게이트쉬프트클럭(CLKi)을 게이트펄스(Gouti)로 출력한다. 트랜스미션 게이트 트랜지스터(TGT)의 PMOS 영역에서는 QB노드(QB)의 게이트로우전압(VGL)에 응답하여 제i 게이트쉬프트클럭(CLKi)을 게이트펄스(Gouti)로 출력한다. 즉, 트랜스미션 게이트 트랜지스터(TGT)에는 게이트하이전압(VGH)이나 게이트로우전압(VGL) 중 어떠한 것이 입력되어도 게이트펄스 출력부(134)가 게이트펄스(Gouti)를 출력하도록 구성되어 있다. 트랜스미션 게이트 트랜지스터(TGT)는 패스 게이트(pass gate) 트랜지스터라고 할 수도 있다. 풀다운 트랜지스터(Tpd)는 Q노드(Q)의 게이트로우전압(VGL) 및, QB노드(QB)의 게이트하이전압(VGH)에 응답하여 게이트펄스 출력부(134)는 출력전압을 게이트로우전압(VGL))으로 방전한다.
도 6은 도 3에 도시된 제i(i는 2<i<n인 자연수) 스테이지의 일부분에 해당하는 평면도이다. 도 6은 도 4의 피드백인버터회로부(133)와 도 5의 게이트펄스 출력부(134)의 연결 부분만을 도시하고 있으며, 설명의 편의상 게이트 물질과 액티브 물질만을 도시하고 있다.
도 6을 참조하면, 제1 트랜지스터(T7), 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 일부가 도시되어 있다. 제1 트랜지스터(T7), 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극 및 각 게이트 전극에서 연장되는 게이트 배선은 동일한 공정을 통하여 배치되고, 동일한 물질로 형성된다. 도 4 및 도5 에서 도시된 바와 같이, 제1 트랜지스터(T7), 제2 트랜지스터(T8)는 p 채널 박막 트랜지스터 즉, PMOS 구조를 가지는 박막 트랜지스터인 반면, 트랜스미션 게이트 트랜지스터(TGT)의 일부는 NMOS 구조를 가진다. 즉, 트랜스미션 게이트 트랜지스터(TGT)는 NMOS 영역을 가진다. 그리고 제2 트랜지스터(T8)의 게이트 전극과 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극은 Q노드(Q)로 연결되어 있다. 이 때 Q노드(Q)는 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 각 게이트 전극에서 연장되는 게이트 배선을 포함한다.
제1 트랜지스터(T7), 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극 및 이들을 연결하는 게이트 배선은 동일한 공정을 통하여 배치되고 동일한 물질로 형성되지만, 제1 트랜지스터(T7)와 제2 트랜지스터(T8)를 형성하는 도핑 공정(예를 들어, p 채널 형성을 위한, p 타입 도펀트 도핑 공정)과, 트랜스미션 게이트 트랜지스터(TGT)의 NMOS 구조에 대응하는 일부를 형성하는 도핑 공정(예를 들어, n 채널 형성을 위한, n 타입 도펀트 도핑 공정)이 별개로 이루어져야 한다.
보다 구체적으로 설명하면, 제1 트랜지스터(T7), 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 각 게이트 전극 및 이들을 연결하는 게이트 배선이 지지 기판 상에 배치되기 전에, 지지 기판에 각각의 박막 트랜지스터에 대응하도록 액티브 물질이 패터닝되어 액티브 패턴과, 채널 영역으로 배치된다. 그 이후에, 제1 트랜지스터(T7), 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 각 게이트 전극은 채널 영역 상에, 제1 트랜지스터(T7), 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 각 게이트 전극들을 연결하는 게이트 배선은 액티브 패턴 상에 배치된다.
제1 트랜지스터(T7), 제2 트랜지스터(T8)는 P 타입 도펀트 도핑공정이 필요한 PMOS 트랜지스터일 수 있는데, 액티브 물질을 패터닝하면서, p 채널 박막 트랜지스터에 대응하는 채널 영역 형성이 필요하다. 이를 위하여, 제1 트랜지스터(T7), 제2 트랜지스터(T8)는 (1) n 채널 박막 트랜지스터에 대응하는 채널 영역이 되어야 할 액티브 물질은 전부 덮으면서 (2) p 채널 박막 트랜지스터에 대응하는 채널 영역이 되어야 할 액티브 물질은은 게이트 배선이 덮는다. 이러한 상태에서, p 채널 형성을 위한, p 타입 도펀트 도핑 공정이 이루어지면, p 채널 박막 트랜지스터에 대응하는 채널 영역이 형성된다. p 채널 박막 트랜지스터에 대응하는 채널 영역을 형성한 후에, n 채널 박막 트랜지스터에 대응하는 채널 영역을 형성한다. 이를 위하여, 제1 트랜지스터(T7), 제2 트랜지스터(T8) 및 트랜스미션 게이트 트랜지스터(TGT)의 각 게이트 전극 및 이들을 연결하는 게이트 배선의 패턴은, n 채널 박막 트랜지스터에 대응하는 채널 영역은 덮도록 배치된다. 이러한 상태에서, n 타입 도핑 공정을 위하여 p 채널 박막 트랜지스터를 PR(Photo resist)을 이용하여 가리고, 노출된 액티브 물질에만 n 타입 도펀트 도핑이 국지적으로 이루어지면, n 채널 박막 트랜지스터에 대응하는 채널 영역이 형성된다.
본 발명의 발명자들은 GIP 방식의 스캔 구동회로에 CMOS 구조를 채용하면서 발생하는 특정 게이트 라인의 작동 불량에 따른 디스플레이 패널 불량 문제의 원인을 파악하기 위해 여러 실험을 하였다. GIP 방식의 스캔 구동회로에 CMOS 구조를 채용하지 않았을 때에 대비하여 증가한 불량이라는 점에 주목하여, GIP 방식의 스캔 구동회로의 불량에서 비롯한 디스플레이 패널의 불량인지 여부를 확인하였다. 쉬프트 레지스터(130)의 Q노드(Q)를 통해 입출력되는 신호가 섞인다는 점으로부터, 쉬프트 레지스터(130)의 Q노드(Q) 부근에서의 쇼트(short) 여부를 확인한 결과, 제1 트랜지스터(T7)의 게이트 전극과 제 2트랜지스터(T8)의 게이트 전극 사이에서, 액티브 물질과 게이트 전극 간에 쇼트가 집중적으로 발생함을 알 수 있었다.
쇼트가 발생하는 해당 특정 지점에 쇼트가 발생하였는지 여부를 제작 공정의 각 세부 단계 별로 체크해 본 결과, 본 발명의 발명자들은 박막 트랜지스터의 액티브 물질에 수행하는 도핑 후 포토리소그래피 공정에서 쇼트가 발생한다는 것을 알 수 있었다. 보다 구체적으로, 상술한 GIP 방식의 스캔 구동회로 및 표시영역에 배치되는 픽셀 구동 회로를 제작하는 전(全) 공정 중 도핑 공정 및 플라즈마 처리 공정에서 이미 지지 기판 상의 도전성 물질에는 전하가 축적된다. 또한, GIP 방식의 스캔 구동회로 및 표시영역에 배치되는 픽셀 구동 회로를 제작하는 전(全) 공정 중 대부분에 해당하는 포토리소그래피 공정은, 양산에 최적화되도록 지지 기판이 회전하는 롤러에 의하여 움직이는 컨베이어 시스템을 따라 이동하면서 수행되는데 이 때 롤러가 회전함에 따라 지지 기판과 롤러 사이에 마찰 대전이 발생한다. 특히, 지지 기판과 롤러 사이의 마찰 대전은 도핑된 상태에서 더욱 심하게 발생한다.
도핑 공정 자체에 의해서 누적되는 전하에 도핑 공정 이후의 포토리소그래피 공정에서 마찰 대전에 의해서 발생하는 전하가 더해지게 된다. 그리고 도핑 공정이 적어도 2회 내지 3회가 필요한 CMOS 구조를 채용하는 GIP 방식의 스캔 구동회로의 제작에 있어서는 공정 중에 누적된 전하량이, 방전되면서 쇼트를 유발하게 된다.
뿐만 아니라, 본 발명의 발명자들은, 제1 트랜지스터(T7)와 제2 트랜지스터(T8) 부근에서 집중적으로 쇼트가 발생하는 이유가 (1) 쉬프트 레지스터(130)의 제i 스테이지(STi)의 다른 어떤 박막 트랜지스터보다도, 제1 트랜지스터(T7) 및 제2 트랜지스터(T8)는 그것의 게이트 전극에서 연장된 게이트 배선의 길이가 길고(또는 면적이 넓고) (2) 쉬프트 레지스터(130)의 의 제i 스테이지(STi)의 다른 어떤 박막 트랜지스터보다도, 트랜스미션 게이트 트랜지스터(TGT)의 면적이 가장 크다는 것과 관련이 있다는 것을 알 수 있었다. 쉬프트 레지스터(130)의 의 제i 스테이지(STi)의 다른 어떤 박막 트랜지스터보다도, 제1 트랜지스터(T7) 및 제2 트랜지스터(T8)는 제1 트랜지스터(T7) 및 제2 트랜지스터(T8) 게이트 전극에서 연장된 게이트 배선의 길이가 길어서(또는 면적이 넓어서) 공정 중에 발생한 전하가 많이 축적된다. 또한, 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극에 해당하는 게이트 물질, 게이트 물질의 아래에 배치되어 채널 영역이 되는 액티브 물질 및 게이트 물질과 액티브 물질 사이에 배치되는 절연층에 의하여, 일종의 커패시터가 형성될 수 있다. 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극에 해당하는 게이트 물질과, 게이트 물질의 아래에 배치되어 채널 영역이 되는 액티브 물질 사이에 형성되는 셀프 캐패시턴스(self-capacitance)는 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극에 해당하는 게이트 물질과, 게이트 물질의 아래에 배치되는 액티브 물질의 중첩 면적에 비례할 수 있다. 즉, 롤러와 지지 기판 사이의 마찰에 의해 발생한 마찰 대전에 의한 전하는 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극에 해당하는 게이트 물질과, 게이트 물질의 아래에 배치되어 채널 영역이 되는 액티브 물질 사이에 형성되는 셀프 캐패시턴스만큼 저장된다. 그러나, 트랜스미션 게이트 트랜지스터(TGT)는 쉬프트 레지스터(130)의 제i 스테이지(STi)의 다른 어떤 박막 트랜지스터보다도 면적이 가장 크다. 다시 말해, 제2 트랜지스터(T8)의 게이트 전극에서 연장된 게이트 배선 중, 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극으로 역할을 하는 부분의 면적이 상당히 크다. 따라서, 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극에 해당하는 게이트 물질과, 게이트 물질의 아래에 배치되는 액티브 물질 사이에 형성되는 셀프 캐패시턴스 역시 상당히 크게 된다. 이렇게 축적된 전하는 뾰족한 엣지(edge) 쪽에서 방전(discharge)된다. 이 엣지 부근은, 제1 트랜지스터(T7)와 제2 트랜지스터(T8) 부근이 되고, 제1 트랜지스터(T7)나 제2 트랜지스터(T8), 또는 제1 트랜지스터(T7)와 제2 트랜지스터(T8) 사이일 수 있으며, 그 부근에서 전하가 방전된다. 이러한 부근에서의 방전 경로를 따라, 게이트 물질과 액티브 물질은 서로 쇼트가 된다.
게이트 물질과 액티브 물질 사이의 특정 지점에서의 쇼트를 해결하기 위해, 축적된 전하의 분산 축적을 유도하고자 본 발명의 발명자들은 제1 트랜지스터(T7)의 게이트 전극에서 연장되는 게이트 배선 역시 제i 스테이지(STi)에서 가장 긴 게이트 배선에 속한다는 점에 주목하였다. 즉, 제i 스테이지(STi) 내의 다른 박막 트랜지스터에 비해, 제1 트랜지스터(T7)는 게이트 전극으로부터 연장된 게이트 배선의 면적량이 많다는 점에 주목하였다. 이러한 제1 트랜지스터(T7)의 게이트 전극에서 연장되는 게이트 배선에 해당하는 게이트 물질도 역시 공정 중에 셀프 캐패시턴스를 형성할 수 있도록, 게이트 배선 아래에 액티브 물질을 패터닝하여 배치한다. 즉, 제1 트랜지스터(T7)의 게이트 전극에서 연장되는 게이트 배선 아래에 액티브 패턴이 배치된다. 이로써, 공정 중의 제1 트랜지스터(T7)의 게이트 전극에서 연장된 게이트 배선, 제1 트랜지스터(T7)의 게이트 전극에서 연장된 게이트 배선 아래의 액티브 패턴, 및 게이트 물질과 액티브 물질 사이에 배치되는 절연층에 의하여, 일종의 커패시터가 형성되도록 한다. 따라서, 게이트 물질과 액티브 물질 사이의 중첩 영역을 동일하게 함으로써, 공정 중에 발생하는 마찰 대전에 의한 전하량의 차이가 발생하지 않도록 하므로 정전기 불량을 개선할 수 있다.
따라서, CMOS 구조의 박막 트랜지스터를 포함하는 쉬프트 레지스터(130)의 제i 스테이지(STi)에 있어서, 제i 스테이지(STi) 내의 다른 박막 트랜지스터에 비해, 자신의 게이트 전극으로부터 연장된 게이트 배선의 면적량이 많은, 제1 박막 트랜지스터와 제2 박막 트랜지스터는, 서로 바로 인접한다. 도핑 공정, 플라즈마 처리 공정 및 포토리소그래피 공정을 거치면서 축적되는 전하의 일 부분으로의 과도한 쏠림에 의한 방전을 방지하도록, 제2 박막 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스에 대응하는 제1 박막 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스를 형성한다. 제2 박막 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스는, 바로 제2 박막 트랜지스터(T8)와 게이트 배선에 의해 연결되어 있는 트랜스미션 게이트 트랜지스터(TGT)에 의한 것일 수 있다.
구체적으로, 제2 박막 트랜지스터(T8)의 게이트 전극에서 연장된 게이트 배선의 말단은 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극이고, 트랜스미션 게이트 트랜지스터(TGT)는 게이트 전극과 게이트 전극 아래의 채널 영역에 의해서 셀프 캐패시턴스를 형성한다. 제1 박막 트랜지스터(t7)의 게이트 배선에 대한 셀프 캐패시턴스는, 박막 트랜지스터에 의한 것이 아닐 수 있다. 구체적으로, 제1 박막 트랜지스터(T7)의 게이트 전극에서 연장된 게이트 배선 아래에 액티브 패턴을 배치하여, 제1 박막트랜지스터와 제2 박막 트랜지스터 사이에 셀프 캐패시턴스를 형성한다. 제1 박막 트랜지스터(T7)의 게이트 전극에서 연장된 게이트 배선 아래에 배치된 액티브 패턴은 채널 영역에 포함된 물질과 동일한 물질인 액티브 물질로 되어 있으나, 채널 영역과 같은, 채널의 역할을 하지 아니하며, 단지 셀프 캐패시턴스를 형성하기 위하여 삽입된 패턴일 수 있다.
도 7A 내지 도 7C를 참조하여 제2 박막 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스에 대응하는 제1 박막 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스가 형성되도록 제1 박막 트랜지스터와 제2 박막 트랜지스터를 구성하는 방법을 예시적으로 설명하면 다음과 같다.
도 7A 내지 도 7C 는 도 6에서 도시된 게이트 물질과 액티브 물질이 중첩된 부분에 대한 단면도이다.
도 7A는 도 6의 A1---A2 의 단면에 해당하는 단면도로서, 제1 박막 트랜지스터의 게이트 전극에서 연장된 게이트 배선과 그 밑의 액티브 물질이 중첩되어 있는 형상에 대한 단면도이다. 지지 기판(101) 상에 절연성을 가지고 하나의 연속적인 층인 액티브 버퍼(102)가 배치되고, 액티브 버퍼(102) 상에 액티브 패턴(104a, 104b)이 배치된다. 액티브 패턴(104a, 104b)를 전부 덮도록, 하나의 연속적인 층의 절연층(103)이 배치되고, 절연층(103) 상에, 액티브 패턴(104a, 104b)과 중첩하여 공정 중에 커패시터를 형성하는 게이트 배선(105)이 배치된다. 이 때, 액티브 패턴(104a, 104b)과 중첩하여 커패시터를 형성하는 게이트 배선(105)은, 제1 박막 트랜지스터의 게이트 전극에서 연장된 게이트 배선(105)이다. 여기서 제1 박막 트랜지스터의 게이트 전극에서 연장된 게이트 배선(105)은 전단 스테이지의 게이트펄스(Gout(i-1))가 제1 박막 트랜지스터(T7)의 게이트 전극으로 입력되는 경로가 된다.
도 7B는 도 6의 B1---B2 의 단면에 해당하는 단면도로서, 제1 박막 트랜지스터(T7) 및 그와 바로 인접한 제2 박막 트랜지스터(T8)에 대한 단면도이다. 지지 기판(101) 상에 절연성을 가지고 하나의 연속적인 층인 액티브 버퍼(102)가 배치되고, 액티브 버퍼(102) 상에 채널 영역(104c, 104d)이 배치된다. 채널 영역(104c, 104d)를 전부 덮도록, 하나의 연속적인 층의 절연층(103)이 배치되고, 절연층(103) 상에, 채널 영역(104c, 104d)과 중첩하도록 게이트 배선(105)이 배치된다. 이 때, 게이트 배선(105)은 제1 박막 트랜지스터(T7) 및 제2 박막 트랜지스터(T8)의 게이트 전극으로, 채널 영역(104c, 104d)은 제1 박막 트랜지스터(T7) 및 제2 박막 트랜지스터(T8)의 채널 영역으로 볼 수 있다. 제1 박막 트랜지스터(T7) 및 제2 박막 트랜지스터(T8)가 PMOS 구조의 박막 트랜지스터인 경우에는, 채널 영역(104c, 104d)에 p 타입 도펀트가 도핑이 됨으로써, p 채널 영역을 형성할 수 있다.
도 7C는 도 6의 C1---C2 의 단면에 해당하는 단면도로서, 제2 박막 트랜지스터(T8)의 게이트 전극에서 연장된 게이트 배선과 게이트 배선 아래의 액티브 물질이 중첩되어 있는 형상에 대한 단면도이다. 지지 기판(101) 상에 절연성을 가지고 하나의 연속적인 층인 액티브 버퍼(102)가 배치되고, 액티브 버퍼(102) 상에 채널 영역(104e, 104f, 104g, 104h)이 배치된다. 채널 영역(104e, 104f, 104g, 104h)을 전부 덮도록, 하나의 연속적인 층의 절연층(103)이 배치되고, 절연층(103) 상에, 채널 영역(104e, 104f, 104g, 104h)과 중첩하여 공정 중에 커패시터를 형성하는 게이트 배선(105)이 배치된다. 이 때, 게이트 배선(105)은 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극으로, 채널 영역(104e, 104f, 104g, 104h)은 트랜스미션 게이트 트랜지스터(TGT) 채널 영역으로 볼 수 있다. 트랜스미션 게이트 트랜지스터(TGT)가 NMOS 구조의 박막 트랜지스터를 포함하는 경우에는, 채널 영역(104e, 104f, 104g, 104h)에 n 타입 도펀트가 도핑이 됨으로써, n 채널 영역을 형성할 수 있다. 또한, 도시되지는 않았지만, 트랜스미션 게이트 트랜지스터(TGT)는 NMOS 구조의 박막 트랜지스터뿐만 아니라, 그와 유사한 크기의 PMOS 구조의 박막 트랜지스터도 함께 포함할 수 있다.
도 7A 내지 도 7C를 참조하여 첫 번째 예시적 방법에 대하여 설명하도록 한다. 첫 번째 예시적 방법은, 제1 박막 트랜지스터(T7)에서 연장된 게이트 배선의 셀프 캐패시턴스와 제2 박막 트랜지스터(T8)에서 연장된 게이트 배선의 셀프 캐패시턴스를 동일하게 하는 방법이다. 예를 들어, 도 6에서 도시된 바와 같이, 제1 박막 트랜지스터(T7)의 게이트 전극에서 연장된 게이트 배선의 폭과 제2 박막 트랜지스터(T8)의 게이트 전극에서 연장된 게이트 배선의 폭이 동일한 경우에는, 제1 박막 트랜지스터(T7)의 게이트 전극에서 연장된 게이트 배선이 게이트 배선 아래에 패터닝된 액티브 물질과 중첩하는 길이와, 제2 박막 트랜지스터(T8)의 게이트 전극에서 연장된 게이트 배선이 게이트 배선 아래에 패터닝된 액티브 물질과 중첩하는 길이를 동일하게 한다. 또는, 게이트 배선(105)과 제1 박막 트랜지스터(T7)의 패터닝된 액티브 물질(104a, 104b)의 중첩 면적과, 게이트 배선(105)과 제2 박막 트랜지스터(T8)의 채널 영역(104e, 104f, 104g, 104h)의 중첩 면적이 동일하도록 한다. 이 때, 제2 박막 트랜지스터(T8)의 게이트 전극에서 연장된 게이트 배선은 트랜스미션 게이트 트랜지스터(TGT)의 게이트 전극을 포함할 수 있다.
두 번째 예시적 방법은, 제1 박막 트랜지스터(T7)에서 연장된 게이트 배선의 셀프 캐패시턴스와 제2 박막 트랜지스터(T8)에서 연장된 게이트 배선의 셀프 캐패시턴스가 동일하게는 하지 않더라도 셀프 캐패시턴스 간의 차이가 미미한 수준으로 나도록 제1 박막 트랜지스터(T7)와 제2 박막 트랜지스터(T8)를 구성하는 방법이다. (1)에서와 같이 게이트 배선과 액티브 물질의 중첩하는 면적을 동일하게 하지 않더라도(즉, 제1 박막 트랜지스터(T7)에서 연장된 게이트 배선의 셀프 캐패시턴스와 제2 박막 트랜지스터(T8)에서 연장된 게이트 배선의 셀프 캐패시턴스를 동일하게 하지 않더라도) 전하의 쏠림의 정도가 미미하여 방전이 되지 않을 범위 내에서, 또는 방전이 된다 하더라도 쇼트를 일으키지는 않을 범위 내에서 제1 박막 트랜지스터(T7)에서 연장된 게이트 배선의 셀프 캐패시턴스와 제2 박막 트랜지스터(T8)에서 연장된 게이트 배선의 셀프 캐패시턴스가 차이가 나도록 구성한다. 즉, 제1 박막 트랜지스터(T7)의 게이트 배선에서의 셀프 캐패시턴스와 제2 박막 트랜지스터의 게이트 배선에서의 셀프 캐패시턴스가, 동일하지는 않더라도 둘 중 어느 하나의 박막 트랜지스터에서 방전에 의한 쇼트가 발생하지는 않을 정도로만 차이가 나도록 구성하여, 제1 박막 트랜지스터(T7)와 제2 박막 트랜지스터(T8)가 밸런스를 가지도록 구성한다. 다시 말해, 제1 박막 트랜지스터(T7)의 셀프 캐패시턴스와 제2 박막 트랜지스터(T8)의 셀프 캐패시턴스가 차이가 나되, 그 차이는 제1 박막 트랜지스터(T7) 또는 제2 박막 트랜지스터(T8) 중 어느 하나에서의 쇼트 불량을 방지하기에 충분한 정도로 작은 정도가 되도록 구성한다.
이렇게 하여, 도핑 공정, 플라즈마 처리 공정, 포토리소그래피 공정을 거치면서, 공정 중에 도전성 물질에 축적될 수 있는 전하가 분산되도록 함으로써, 가장 긴 게이트 배선과 연결된, 제1 박막 트랜지스터와 제2 박막 트랜지스터 부근에서 발생할 수 있는, 방전에 의한 쇼트 불량을 방지할 수 있다. 따라서, GIP 공정에서 발생할 수 있는 정전기 불량에 의한 수율이 감소되는 문제점을 개선할 수 있다.
본 발명의 실시예에 따르면, 쉬프트 레지스터의 임의의 하나의 스테이지 안에서, 다른 박막 트랜지스터에 비해, 연결되어 있는 게이트 배선의 면적이 큰, 제1 트랜지스터 및 제2 트랜지스터는, 제1 트랜지스터 및 제2 트랜지스터의 제조 공정 중 특정 공정을 통해 게이트 배선에 축적되는 전하(charge)의 쏠림을 방지하도록, 제2 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스에 대응되는 제1 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스가 형성되는 구성을 가진다.
이 때, 제2 트랜지스터의 게이트 배선의 말단은 트랜스미션 게이트 트랜지스터의 게이트 전극이고, 트랜스미션 게이트 트랜지스터는, 트랜스미션 게이트 트랜지스터의 게이트 전극과 트랜스미션 게이트 트랜지스터의 채널 영역을 포함하는 액티브 물질 사이에서 제2 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스가 형성되는 구성을 가지는 것을 특징으로 한다.
또한, 트랜스미션 게이트 트랜지스터는 CMOS 구조의 박막 트랜지스터로, NMOS 구조 영역과 PMOS 구조 영역을 포함하고, 제2 트랜지스터와 트랜스미션 게이트 트랜지스터의 NMOS 구조 영역을 연결하는, 제2 트랜지스터의 게이트 배선은 Q노드인 것을 특징으로 한다.
또한, 제1 및 제2 트랜지스터는 PMOS 구조의 박막 트랜지스터이고, 트랜스미션 게이트 트랜지스터는 CMOS 구조의 박막 트랜지스터인 것을 특징으로 한다.
또한, 트랜스미션 게이트 트랜지스터는 쉬프트 레지스터의 임의의 하나의 스테이지 안에서, 다른 박막 트랜지스터보다 가장 큰 면적을 가지는 것을 특징으로 한다.
또한, 제1 트랜지스터 및 제2 트랜지스터의 제조 공정 중 특정 공정이란, 적어도 2회 이상의, n 타입 도펀트 도핑 공정 및 p 타입 도펀트 도핑 공정을 포함하는 것을 특징으로 한다.
또한, 제1 트랜지스터의 게이트 전극 및 그로부터 연장되는 게이트 배선과, 제2 트랜지스터의 게이트 전극 및 그로부터 연장되는 게이트 배선과, 트랜스미션 게이트 트랜지스터의 게이트 전극은 동일한 물질로 동일한 공정에 의해서 배치되고, 제2 트랜지스터의 게이트 전극 및 그로부터 연장되는 게이트 배선과, 트랜스미션 게이트 트랜지스터의 게이트 전극은 끊김없는 하나의 연속적 형상을 가지는 것을 특징으로 한다.
또한, 제2 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스와 제1 트랜지스터의 게이트 배선에 대한 셀프 캐패시턴스가 동일한 것을 특징으로 한다.
본 발명의 실시예에 따르면, 쉬프트 레지스터의 임의의 하나의 스테이지 안에 배치되고, 전단의 스테이지의 게이트펄스(Gout(i-1))를 입력받는 PMOS 구조의 트랜지스터인 제1 트랜지스터, 하나의 스테이지 안에 배치되고, 제1 트랜지스터와 가장 인접하고, Q노드의 신호를 입력받는 PMOS 구조의 트랜지스터인 제2 트랜지스터, 및 하나의 스테이지 안에서 가장 면적이 큰 트랜지스터로서 NMOS 영역과 PMOS 영역을 모두 포함하고, NMOS 영역으로는 Q노드의 신호를 입력받고 PMOS 영역으로는 QB노드의 신호를 입력받고, 제2 트랜지스터와 Q노드를 통해 연결된 트랜스미션 게이트 트랜지스터를 포함하고, 전단의 스테이지의 게이트펄스가 제1 트랜지스터로 입력되는 경로는, 제1 트랜지스터의 게이트 전극으로부터 연장된 게이트 배선이고, 게이트 배선 밑에서 게이트 배선과 중첩하여 셀프 캐패시턴스를 형성하는 영역이 배치된다.
이 때, 게이트 배선과 중첩하여 셀프 캐패시턴스를 형성하는 영역은, 트랜스미션 게이트 트랜지스터의 채널 영역을 구성하는 물질과 동일한 물질로 구성된 액티브 물질인 것을 특징으로 한다.
또는, 트랜스미션 게이트 트랜지스터는 게이트하이전압이나 게이트로우전압 중 어떠한 것이 입력되어도 하나의 스테이지가 게이트펄스를 출력하도록 구성된 것을 특징으로 한다.
또는, Q노드를 통해 게이트하이전압이 트랜스미션 게이트 트랜지스터의 NMOS 영역으로 입력되거나, QB노드를 통해 게이트로우전압이 트랜스미션 게이트 트랜지스터의 PMOS 영역으로 입력됨으로써 하나의 스테이지가 게이트펄스를 출력하도록 구성된 것을 특징으로 한다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 쉬프트 레지스터
131: 노드 제어회로부 132: 인버터회로부
133: 피드백인버터회로부 134: 게이트펄스 출력부
101: 지지 기판 102: 액티브 버퍼
103: 절연층 105: 게이트 배선
104a, 104b: 액티브 패턴
104c, 104d, 104e, 104f, 104g, 104h: 채널 영역

Claims (12)

  1. 쉬프트 레지스터의 임의의 하나의 스테이지 안에서, 다른 박막 트랜지스터에 비해, 연결되어 있는 게이트 배선의 면적이 큰, 제1 트랜지스터 및 제2 트랜지스터는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제조 공정 중 특정 공정을 통해 상기 게이트 배선에 축적되는 전하(charge)의 쏠림을 방지하도록, 상기 제2 트랜지스터의 상기 게이트 배선에 대한 셀프 캐패시턴스에 대응되는 상기 제1 트랜지스터의 상기 게이트 배선에 대한 셀프 캐패시턴스가 형성되는 구성을 가지는 것을 특징으로 하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 제2 트랜지스터의 상기 게이트 배선의 말단은 트랜스미션 게이트 트랜지스터의 게이트 전극이고, 상기 트랜스미션 게이트 트랜지스터는,
    상기 트랜스미션 게이트 트랜지스터의 상기 게이트 전극과 상기 트랜스미션 게이트 트랜지스터의 채널 영역을 포함하는 액티브 물질 사이에서 상기 제2 트랜지스터의 상기 게이트 배선에 대한 상기 셀프 캐패시턴스가 형성되는 구성을 가지는 것을 특징으로 하는 디스플레이 장치.
  3. 제2 항에 있어서,
    상기 트랜스미션 게이트 트랜지스터는 CMOS 구조의 박막 트랜지스터로, NMOS 구조 영역과 PMOS 구조 영역을 포함하고,
    상기 제2 트랜지스터와 상기 트랜스미션 게이트 트랜지스터의 상기 NMOS 구조 영역을 연결하는, 상기 제2 트랜지스터의 상기 게이트 배선은 Q노드인 것을 특징으로 하는 디스플레이 장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 트랜지스터는 PMOS 구조의 박막 트랜지스터이고, 상기 트랜스미션 게이트 트랜지스터는 CMOS 구조의 박막 트랜지스터인 것을 특징으로 하는 디스플레이 장치.
  5. 제2 항에 있어서,
    상기 트랜스미션 게이트 트랜지스터는 상기 쉬프트 레지스터의 임의의 하나의 스테이지 안에서, 다른 박막 트랜지스터보다 가장 큰 면적을 가지는 것을 특징으로 하는 디스플레이 장치.
  6. 제4 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제조 공정 중 특정 공정은, 적어도 2회 이상의, n 타입 도펀트 도핑 공정 및 p 타입 도펀트 도핑 공정을 포함하는 것을 특징으로 하는 디스플레이 장치.
  7. 제2 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극으로부터 연장되는 상기 게이트 배선과, 상기 제2 트랜지스터의 게이트 전극으로부터 연장되는 상기 게이트 배선과, 상기 트랜스미션 게이트 트랜지스터의 게이트 전극은 동일한 물질로 동일한 공정에 의해서 배치되고, 상기 제2 트랜지스터의 게이트 전극으로부터 연장되는 상기 게이트 배선과, 상기 트랜스미션 게이트 트랜지스터의 게이트 전극은 끊김없는 하나의 연속적 형상을 가지는 것을 특징으로 하는 디스플레이 장치.
  8. 제1 항에 있어서,
    상기 제2 트랜지스터의 상기 게이트 배선에 대한 셀프 캐패시턴스와 상기 제1 트랜지스터의 상기 게이트 배선에 대한 셀프 캐패시턴스는 동일한 것을 특징으로 하는 디스플레이 장치.
  9. 쉬프트 레지스터의 임의의 하나의 스테이지 안에 배치되고, 전단의 스테이지의 게이트펄스를 입력받는 PMOS 구조의 트랜지스터인 제1 트랜지스터;
    상기 하나의 스테이지 안에 배치되고, 상기 제1 트랜지스터와 가장 인접하고, Q노드의 신호를 입력받는 PMOS 구조의 트랜지스터인 제2 트랜지스터; 및
    상기 하나의 스테이지 안에서 가장 면적이 큰 트랜지스터로서 NMOS 영역과 PMOS 영역을 모두 포함하고, NMOS 영역으로는 상기 Q노드의 신호를 입력받고 PMOS 영역으로는 상기 QB노드의 신호를 입력받고, 상기 제2 트랜지스터와 상기 Q노드를 통해 연결된 트랜스미션 게이트 트랜지스터;를 포함하고,
    상기 전단의 스테이지의 게이트펄스가 상기 제1 트랜지스터로 입력되는 경로는, 상기 제1 트랜지스터의 게이트 전극으로부터 연장된 게이트 배선이고, 상기 게이트 배선 밑에서 상기 게이트 배선과 중첩하여 셀프 캐패시턴스를 형성하는 영역이 배치되는 것을 특징으로 하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 게이트 배선과 중첩하여 셀프 캐패시턴스를 형성하는 영역은, 상기 트랜스미션 게이트 트랜지스터의 채널 영역을 구성하는 물질과 동일한 물질로 구성된 액티브 물질 인 것을 특징으로 하는 디스플레이 장치.
  11. 제9항에 있어서,
    상기 트랜스미션 게이트 트랜지스터는 게이트하이전압이나 게이트로우전압 중 어떠한 것이 입력되어도 상기 하나의 스테이지가 게이트펄스를 출력하도록 구성된 것을 특징으로 하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 Q노드를 통해 상기 게이트하이전압이 상기 트랜스미션 게이트 트랜지스터의 상기 NMOS 영역으로 입력되거나, 상기 QB노드를 통해 상기 게이트로우전압이 상기 트랜스미션 게이트 트랜지스터의 상기 PMOS 영역으로 입력됨으로써 상기 하나의 스테이지가 게이트펄스를 출력하도록 구성된 것을 특징으로 하는 디스플레이 장치.
KR1020150092238A 2015-06-29 2015-06-29 게이트 드라이버 및 이를 포함하는 디스플레이 장치 KR20170002755A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150092238A KR20170002755A (ko) 2015-06-29 2015-06-29 게이트 드라이버 및 이를 포함하는 디스플레이 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150092238A KR20170002755A (ko) 2015-06-29 2015-06-29 게이트 드라이버 및 이를 포함하는 디스플레이 장치

Publications (1)

Publication Number Publication Date
KR20170002755A true KR20170002755A (ko) 2017-01-09

Family

ID=57811042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150092238A KR20170002755A (ko) 2015-06-29 2015-06-29 게이트 드라이버 및 이를 포함하는 디스플레이 장치

Country Status (1)

Country Link
KR (1) KR20170002755A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192120A (zh) * 2018-09-27 2019-01-11 武汉天马微电子有限公司 一种显示面板及显示装置
US11594169B2 (en) 2020-12-29 2023-02-28 Lg Display Co., Ltd. Gate driving circuit and electroluminescent display device using the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192120A (zh) * 2018-09-27 2019-01-11 武汉天马微电子有限公司 一种显示面板及显示装置
CN109192120B (zh) * 2018-09-27 2022-03-15 武汉天马微电子有限公司 一种显示面板及显示装置
CN114333682A (zh) * 2018-09-27 2022-04-12 武汉天马微电子有限公司 一种显示面板及显示装置
CN114333681A (zh) * 2018-09-27 2022-04-12 武汉天马微电子有限公司 一种显示面板及显示装置
US11594169B2 (en) 2020-12-29 2023-02-28 Lg Display Co., Ltd. Gate driving circuit and electroluminescent display device using the same

Similar Documents

Publication Publication Date Title
US11282428B2 (en) Display panel including at least part of a gate driving circuit arranged in a display region, and organic light-emitting diode display device using the same
CN108281124B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US9153192B2 (en) Display device
US10782810B2 (en) Gate driving circuit and display device comprising the same
US9495930B2 (en) Shift register, method for driving the same, and display device
US9190169B2 (en) Shift register and flat panel display device having the same
EP3264417B1 (en) Shift register for touch sensor integrated type display device
CN108022562B (zh) 栅极驱动器和使用其的显示装置
US10424266B2 (en) Gate driving circuit and display device using the same
KR20190075023A (ko) 반도체 장치
US20140321599A1 (en) Gate shift register and display device using the same
US11636789B2 (en) Pixel unit, array substrate, display panel, display apparatus, and detection method of pixel circuit
US10181276B2 (en) Gate driving circuit and display device including the same
US11094389B2 (en) Shift register unit and driving method, gate driving circuit, and display device
US11107388B2 (en) Gate driving circuit and display device using the same
US11074842B2 (en) Gate driving circuit and display device including the same
CN112017574A (zh) 栅极驱动器及其修复方法
KR102557841B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
KR20170002755A (ko) 게이트 드라이버 및 이를 포함하는 디스플레이 장치
US10902813B2 (en) Shift register and display device provided with same
US11670239B2 (en) Gate driving circuit and display device
US11468863B2 (en) Gate driving circuit, gate driving device and spliced display
KR20200129582A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
KR102430859B1 (ko) 게이트 구동회로 및 이를 포함하는 표시장치
KR20220095652A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치