KR102653791B1 - 게이트 구동회로 및 이의 수리 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법은 복수의 드라이빙 스테이지 중 불량 드라이빙 스테이지를 검출하는 불량 드라이빙 스테이지 검출 단계, 불량 드라이빙 스테이지의 입력단과 출력단을 컷팅하는 불량 드라이빙 스테이지 컷팅(cutting) 단계 및 리페어 라인과 복수의 드라이빙 스테이지에 연결되는 복수의 라인을 용접하는 리페어 라인 용접(welding) 단계를 포함하여, 게이트 구동회로의 구동 불량 문제를 해결 할 수 있다.

Description

게이트 구동회로 및 이의 수리 방법{GATE DRIVING CIRCUIT AND REPAIRING METHOD OF THE SAME}
본 발명은 표시 장치 및 이의 수리 방법에 관한 것으로서, 보다 상세하게는 게이트 인 패널(Gate In Panel; GIP) 형태로 장착된 게이트 구동회로 및 이의 수리 방법에 관한 것이다.
정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다. 이와 같은 표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다.
이러한 표시 장치는 영상을 표시하기 위한 화소 어레이들이 배치된 표시 패널 및 표시 패널에 배치된 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로, 게이트 펄스를 표시 영역에 배치된 게이트 라인들에 순차적으로 공급하는 게이트 구동회로 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 제어회로 등과 같은 구동회로를 포함한다.
이와 같은 구동회로 중 게이트 구동회로는 최근 화소 어레이들과 함께 표시 패널에 내장하는 게이트 인 패널(Gate In Panel; 이하 'GIP'라 함) 형태로 표시 장치에 적용되고 있다.
GIP는 게이트 전압을 순차적으로 출력하기 위한 시프트 레지스터(Shift Register)를 포함하고, 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(Stages)을 포함한다.
다수의 스테이지들(Stages)은 종속적으로 연결되어, 하나의 스테이지가 다른 스테이지의 구동에 필요한 신호를 제공한다.
이에, 하나의 스테이지에 불량이 발생할 경우, 불량이 발생한 하나의 스테이지의 구동에 영향을 미칠 뿐 만 아니라, 다른 스테이지의 구동에도 영향을 미친다.
즉, GIP에 포함되는 하나의 스테이지가 불량일 경우, 전체 GIP의 구동 불량을 야기하는 문제점이 발생한다.
본 발명이 해결하고자 하는 과제는 구동 불량 문제를 효과적으로 수리할 수 있는 있는 게이트 구동회로 및 이의 수리 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 불량인 드라이빙 스테이지를 대체할 수 있는 리페어링 스테이지를 포함하는 게이트 구동회로 및 이의 수리 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 드라이빙 스테이지, 복수의 드라이빙 스테이지 사이에 배치되는 적어도 하나의 리페어링 스테이지 및 적어도 하나의 리페어링 스테이지에 연결되는 복수의 리페어 라인을 포함하고, 복수의 리페어 라인은 복수의 드라이빙 스테이지에 연결되는 복수의 라인과 중첩되어, 게이트 구동회로의 불량 드라이빙 스테이지를 리페어링 스테이지로 대체하여, 게이트 구동회로의 구동 불량 문제를 해결할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법은 복수의 드라이빙 스테이지 중 불량 드라이빙 스테이지를 검출하는 불량 드라이빙 스테이지 검출 단계, 불량 드라이빙 스테이지의 입력단과 출력단을 컷팅하는 불량 드라이빙 스테이지 컷팅(cutting) 단계 및 리페어 라인과 복수의 드라이빙 스테이지에 연결되는 복수의 라인을 용접하는 리페어 라인 용접(welding) 단계를 포함하여, 게이트 구동회로의 구동 불량 문제를 해결 할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에서 일부 드라이빙 스테이지가 불량이더라도, 리페어링 스테이지가 불량인 드라이빙 스테이지를 대체함으로써, 게이트 구동회로의 구동 불량 문제를 해결할 수 있다.
그리고, 본 발명에서 드라이빙 스테이지의 일부 트랜지스터만 불량일 경우, 불량인 드라이빙 스테이지의 일부 트랜지스터만 리페어링 스테이지의 일부 트랜지스터로 대체함으로써, 게이트 구동회로의 수리 시간을 단축시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 3a은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 드라이빙 스테이지를 나타내는 회로도이다.
도 3b은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 리페어링 스테이지를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 리페어링을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 게이트 구동회로의 리페어 라인과 게이트 라인의 연결 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 게이트 구동회로의 리페어링을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법을 설명하기 위한 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 상세히 살펴보기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어회로(200), 데이터 구동회로(300) 및 게이트 구동회로(400)를 포함한다.
표시 패널(100)은 화상을 표시하는 표시 영역(A/A)과 표시 영역(A/A)의 외측에 위치하고, 각종 신호라인과 게이트 구동회로(400)가 배치된 비표시 영역(N/A)을 포함한다.
표시 영역(A/A)에는 화상을 표시하기 위하여, 복수 개의 화소(P)들이 배치된다. 그리고 표시 영역(A/A)에는 제1 방향으로 배치된 n개의 게이트 라인(GL1 내지 GLn)과 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1 내지 DLm)이 배치된다. 복수의 화소(P)는 n개의 게이트 라인(GL1 내지 GLn) 및 m개의 데이터 라인(DL1 내지 DLm)과 전기적으로 연결된다. 이에, 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)을 통해 각각의 화소(P)들에 게이트 전압 및 데이터 전압이 인가된다. 그리고, 각각의 화소(P)들은 게이트 전압 및 데이터 전압에 의해 계조를 구현한다. 최종적으로, 각각의 화소(P)들이 표시하는 계조에 의해, 표시 영역(A/A)에는 화상이 표시된다.
비표시 영역(N/A)에는 표시 영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호 라인(GL1 내지 GLn 및 DL1 내지 DLm)과 게이트 구동회로(400)가 배치된다.
타이밍 제어회로(200)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 구동회로(300)로 전송한다.
타이밍 제어회로(200)는 영상 데이터(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 구동회로(200) 및 데이터 구동회로(300)의 동작 타이밍을 제어하기 위한 제어신호(GCS, DCS)를 생성한다. 여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시 패널(100)에 정의된 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다.
다시 설명하면, 타이밍 제어회로(200)는 타이밍 신호를 인가 받아, 게이트 구동회로(200)에 게이트 제어신호(GCS)를 출력하고, 데이터 구동회로(300)에 데이터 제어신호(DCS)를 출력한다.
데이터 구동회로(300)는 데이터 제어신호(DCS)를 인가 받아, 데이터 라인(DL1 내지 DLm)에 데이터 전압을 출력한다.
구체적으로, 데이터 구동회로(300)는 데이터 제어신호(DCS)에 따라 샘플링 신호를 생성하고, 영상 데이터(RGB)를 샘플링 신호에 따라 래치하여 데이터 전압으로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 전압을 데이터 라인(DL1 내지 DLm)에 공급한다.
데이터 구동회로(300)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(100)의 본딩 패드에 연결되거나, 표시 패널(100)에 직접 배치될 수도 있으며, 경우에 따라 표시 패널(100)에 집적화되어 배치될 수도 있다. 또한, 데이터 구동회로(300)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.
게이트 구동회로(400)는 게이트 제어신호(GCS)에 따라 순차적으로 게이트 라인(GL1 내지 GLn)에 게이트 전압을 공급한다. 게이트 구동회로(400)는 시프트 레지스터 및 레벨 시프터 등을 포함할 수 있다.
일반적인 게이트 구동회로는 표시 패널과 독립적으로 형성되어 다양한 방식으로 표시 패널과 전기적으로 연결될 수 있다. 다만, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동회로(400)는 표시 패널(100)의 기판 제조 시 박막 패턴 형태로 형성되어, 비표시 영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다. 도 1에서는 표시 패널(100)의 비표시 영역(N/A)에 하나의 게이트 구동회로(400)만 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 2개의 게이트 구동회로(400)가 배치될 수 있다.
게이트 구동회로(400)는 게이트 전압을 출력하는 복수의 스테이지를 포함한다. 이하에서는 본 발명의 일 실시예에 따른 게이트 구동회로의 상세 구성 및 구동 방식에 대해 살펴보기로 한다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(400)는 종속 연결된(cascade) 복수의 드라이빙 스테이지(Driving stages; DS1 내지 DS(n))를 포함할 뿐만 아니라, 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 사이에 배치되는 복수의 리페어링 스테이지(Repairing stage; RS1 내지 RS(n))를 포함한다.
상술한 복수의 리페어링 스테이지(RS1 내지 RS(n))는 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 수리를 위한 것으로서, 더미 스테이지(Dummy stage)로 정의할 수도 있다.
복수의 드라이빙 스테이지(DS1 내지 DS(n))는 종속 연결(cascade)되어 구동 됨으로써, 복수의 드라이빙 스테이지(DS1 내지 DS(n))는 각각 게이트 전압(Vg1 내지 Vg(n))을 출력한다.
구체적으로, 종속 연결된(cascade) 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 각각에 게이트 스타트 신호(VSP) 및 이전 드라이빙 스테이지(DS1 내지 DS(n-1))에서 출력된 캐리 전압(Vc1 내지 Vc(n-1))이 입력된다.
예를 들어, 제1 드라이빙 스테이지(DS1)에서 출력되는 캐리 전압(Vc1)은 제2 드라이빙 스테이지(DS2)에 입력될 수 있고, 제2 드라이빙 스테이지(DS2)에서 출력되는 캐리 전압(Vc2)은 제3 드라이빙 스테이지(DS3)에 입력될 수 있고, 제n-1 드라이빙 스테이지(DS(n-1))에서 출력되는 캐리 전압(Vc(n-1))은 제n 드라이빙 스테이지(DS(n))에 입력될 수 있다.
그리고, 제1 내지 제n 드라이빙 스테이지(DS1 내지 DS(n)) 각각은 고전위전압(VDD) 및 저전위전압(VSS)을 인가 받고, 게이트 스타트 신호(VSP) 또는 이전 드라이빙 스테이지(DS1 내지 DS(n-1))에서 출력된 캐리 전압(Vc1 내지 Vc(n-1))에 의하여, 게이트 클럭신호(GCLK)의 타이밍에 동기화된 게이트 전압(Vg1 내지 Vg(n))을 출력할 수 있다.
예를 들어, 제1 드라이빙 스테이지(DS1)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VSP)를 인가받아 게이트 클럭신호(GCLK)를 이용하여 제1 게이트 전압(Vg1)을 출력한다. 이후, 제2 드라이빙 스테이지(DS2) 내지 제n 드라이빙 스테이지(DS(n))는 이전 드라이빙 스테이지(DS1 내지 DS(n-1))에서 출력된 캐리 전압(Vc1 내지 Vc(n-1))에 따라 다수의 게이트 클럭신호(GCLK)를 이용하여 제2 내지 제n 게이트 전압(Vg2 내지 Vg(n))을 순차적으로 출력한다.
상술한 바와 같이, 각 드라이빙 스테이지(DS1 내지 DS(n))가 게이트 전압(Vg1 내지 Vg(n))을 순차적으로 출력하여 하나의 프레임을 구현할 수 있다.
복수의 리페어링 스테이지(RS1 내지 RS(n))는 복수의 드라이빙 스테이지(DS1 내지 DS(n))사이에 배치된다. 그리고, 복수의 리페어링 스테이지(RS1 내지 RS(n)) 각각은 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 중 일부가 불량일 경우 불량인 드라이빙 스테이지(DS1 내지 DS(n))를 대체한다.
구체적으로, 복수의 리페어링 스테이지(RS1 내지 RS(n))는 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 사이에 균일하게 배치될 수 있다. 다시 말하면, 복수의 리페어링 스테이지(RS1 내지 RS(n))는 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 사이에서 일정 간격을 유지하며 배치될 수 있다.
일 예로 도 2에 도시된 바와 같이, 제1 드라이빙 스테이지(DS1) 및 제2 드라이빙 스테이지(DS2) 아래에 제1 드라이빙 스테이지(DS1) 및 제2 드라이빙 스테이지(DS2)를 수리하기 위한 제1 리페어링 스테이지(RS1)가 배치될 수 있다. 그리고, 제(n-1) 드라이빙 스테이지(DS(n-1)) 및 제n 드라이빙 스테이지(DS(n)) 아래에 제(n-1) 드라이빙 스테이지(DS(n-1)) 및 제n 드라이빙 스테이지(DS(n))를 수리하기 위한 제n 리페어링 스테이지(RS(n))가 배치될 수 있다.
다만, 도 2에서는 복수의 리페어링 스테이지(RS1 내지 RS(n))가 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 사이에 균일하게 배치되는 것을 일 예로 도시하였을 뿐, 복수의 리페어링 스테이지(RS1 내지 RS(n))의 배치 관계는 이에 한정되지 않고, 설계 상의 필요에 따라 복수의 리페어링 스테이지(RS1 내지 RS(n))는 불균일하게 배치될 수도 있다.
그리고, 복수의 리페어링 스테이지(RS1 내지 RS(n))의 입력단 및 출력단 각각에는 복수개의 리페어 라인(RL)이 연결될 수 있다.
즉, 복수의 리페어링 스테이지(RS1 내지 RS(n))의 입력단에는 복수의 입력 리페어 라인(IRL)이 연결된다. 그리고, 복수의 리페어링 스테이지(RS1 내지 RS(n))의 출력단에는 복수의 출력 리페어 라인(ORL)이 연결된다.
그리고, 복수의 입력 리페어 라인(IRL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 입력단에 연결된 복수의 라인과 다른 층에 형성되어 전기적으로 분리되나 중첩된다.
또한, 복수의 출력 리페어 라인(ORL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 출력단에 연결된 복수의 라인과 다른 층에 형성되어 전기적으로 분리되나 중첩된다.
구체적으로, 도 2에서 제1 리페어링 스테이지(RS1)에 연결된 입력 리페어 라인(IRL)은 제1 드라이빙 스테이지(DS1)의 입력단에 연결된 고전위전압(VDD) 공급 및 저전위전압(VSS) 공급 라인, 게이트 클럭신호(GCLK) 라인, 캐리 클럭신호(CCLK) 라인 및 게이트 스타트 신호(VSP) 라인에 중첩되고, 제2 드라이빙 스테이지(DS2)의 입력단에 연결된 고전위전압(VDD) 공급 및 저전위전압(VSS) 공급 라인, 게이트 클럭신호(GCLK) 라인, 캐리 클럭신호(CCLK) 라인 및 게이트 스타트 신호(VSP) 라인에 중첩된다.
그리고, 도 2에서 제1 리페어링 스테이지(RS1)에 연결된 출력 리페어 라인(ORL)은 제1 드라이빙 스테이지(DS1)의 출력단에 연결된 제1 게이트 전압(Vg1)이 출력되는 제1 게이트 라인 및 제1 캐리 전압(Vc1)이 출력되는 제1 캐리 라인에 중첩되고, 제2 드라이빙 스테이지(DS2)의 출력단에 연결된 제2 게이트 전압(Vg2)이 출력되는 제2 게이트 라인 및 제2 캐리 전압(Vc2)이 출력되는 제2 캐리 라인에 중첩된다.
또한, 도 2에서 제n 리페어링 스테이지(RS(n))에 연결된 입력 리페어 라인(IRL)은 제(n-1) 드라이빙 스테이지(DS(n-1))의 입력단에 연결된 고전위전압(VDD) 공급 및 저전위전압(VSS) 공급 라인, 게이트 클럭신호(GCLK) 라인, 캐리 클럭신호(CCLK) 라인 및 게이트 스타트 신호(VSP) 라인에 중첩되고, 제n 드라이빙 스테이지(DS(n))의 입력단에 연결된 고전위전압(VDD) 공급 및 저전위전압(VSS) 공급 라인, 게이트 클럭신호(GCLK) 라인, 캐리 클럭신호(CCLK) 및 게이트 스타트 신호(VSP) 라인에 중첩된다.
그리고, 도 2에서 제n 리페어링 스테이지(RS(n))에 연결된 출력 리페어 라인(ORL)은 제(n-1) 드라이빙 스테이지(DS(n-1))의 출력단에 연결된 제(n-1) 게이트 전압(Vg(n-1))이 출력되는 제(n-1) 게이트 라인 및 제(n-1) 캐리 전압(Vc(n-1))이 출력되는 제(n-1) 캐리 라인에 중첩되고, 제n 드라이빙 스테이지(DS(n))의 출력단에 연결된 제n 게이트 전압(Vg(n))이 출력되는 제n 게이트 라인 및 제n 캐리 전압(Vc(n))이 출력되는 제n 캐리 라인에 중첩된다.
상술한 리페어 라인(RL)의 중첩 구조로 인하여, 도 4를 참조하여 후술할 컷팅(cutting) 및 용접(welding) 공정을 통해 제1 리페어링 스테이지(RS1)는 불량이 발생한 제1 드라이빙 스테이지(DS1) 또는 제2 드라이빙 스테이지(DS2)를 대체할 수 있다. 그리고, 상술한 리페어 라인(RL)의 중첩 구조로 인하여, 도 4를 참조하여 후술할 컷팅(cutting) 및 용접(welding) 공정을 통해 제n 리페어링 스테이지(RS(n))는 불량이 발생한 제(n-1) 드라이빙 스테이지(DS(n-1)) 또는 제n 드라이빙 스테이지(DS(n))를 대체할 수 있다.
다만, 리페어 라인(RL)의 중첩 구조는 이에 한정되지 않고, 설계상의 필요에 따라 다양하게 변경될 수 있다.
즉, 도 2에서는 복수의 리페어링 스테이지(RS1 내지 RS(n)) 각각에 연결되는 리페어 라인(RL)은 각각의 리페어링 스테이지(RS1 내지 RS(n)) 상부에 배치되는 2개의 드라이빙 스테이지(DS1 내지 DS(n))의 입력단 및 출력단에 중첩되는 것으로 설명하였다. 그러나, 복수의 리페어링 스테이지(RS1 내지 RS(n)) 각각에 연결되는 리페어 라인(RL)은 각각의 리페어링 스테이지(RS1 내지 RS(n)) 상부에 배치되는 복수개의 드라이빙 스테이지(DS1 내지 DS(n))의 입력단 및 출력단에 중첩되면서, 각각의 리페어링 스테이지(RS1 내지 RS(n)) 하부에 배치되는 복수개의 드라이빙 스테이지(DS1 내지 DS(n))의 입력단 및 출력단에 중첩될 수 있다.
이하에서는, 각 드라이빙 스테이지(DS1 내지 DS(n))의 구성 및 구동 방식에 대해서 구체적으로 설명한다.
각 드라이빙 스테이지(DS1 내지 DS(n))를 구성하는 스위치 소자들은 n 타입 또는 p 타입 MOSFET 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다.
부가적으로, 트랜지스터는 게이트(gate) 전극, 소스(source) 전극 및 드레인(drain) 전극을 포함한 3전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스 전극 으로부터 흐르기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다. n타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극에서 드레인 전극으로 전자가 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮다. n타입 MOSFET에서 전자가 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류의 방향은 드레인 전극으로부터 소스 전극 쪽으로 흐른다. p타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 MOSFET에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스 전극 으로부터 드레인 전극쪽으로 흐른다. MOSFET의 소스 전극과 드레인 전극은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스 전극과 드레인 전극으로 인하여 발명이 한정되어서는 안된다.
이하에서는 트랜지스터의 소스 전극을 제1 전극으로 표현하고, 트랜지스터의 드레인 전극을 제2 전극으로 표현한다. 다만, 트랜지스터의 타입에 따라, 소스 전극은 제2 전극으로 해석될 수 있고, 드레인 전극은 제1 전극으로 해석될 수 있다.
또한, 본 발명의 게이트 구동회로(400)의 각 드라이빙 스테이지(DS1 내지 DS(n))에서는 다결정 반도체 물질을 액티브층으로 하는 트랜지스터인 저온 폴리 실리콘(Low Temperature Poly-Silicon; 이하, LTPS라고 함)을 이용한 LTPS 트랜지스터가 사용될 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비전력이 낮고 신뢰성이 우수하므로, 구동 소자용 트랜지스터에 적용할 수 있다.
도 3a은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 드라이빙 스테이지를 나타내는 회로도이다.
도 3a을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(400)의 제(n-1) 드라이빙 스테이지(DS(n-1))는 Q 노드 제어부(DQ), QB 노드 제어부(DQB), 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)를 포함한다.
Q 노드 제어부(DQ)는 Q 노드(Q-node)의 전압을 제어한다. 다시 말하면, Q 노드 제어부(DQ)는 Q 노드(Q-node) 충전 및 방전 타이밍을 결정한다.
구체적으로, Q 노드 제어부(DQ)는 고전위전압(VDD) 및 게이트 스타트 신호(VSP)를 인가 받고, QB 노드 제어부(DQB)로부터 제어 신호를 인가 받아, Q 노드(Q-node) 충전 및 방전 타이밍을 결정한다.
QB 노드 제어부(DQB)는 QB 노드(QB-node)의 전압을 제어한다. 다시 말하면, QB 노드 제어부(DQB)는 QB 노드(QB-node)의 충전 및 방전 타이밍을 결정한다.
구체적으로 QB 노드 제어부(DQB)는 저전위전압(VSS) 및 게이트 스타트 신호(VSP)를 인가 받고, Q 노드 제어부(DQ)로부터 제어 신호를 인가 받아, QB 노드(QB-node) 충전 및 방전 타이밍을 결정한다.
캐리 전압 출력부(Tuc, Tdc, C1)는 Q 노드(Q-node)의 전압과 QB 노드(QB-node)에 따라 캐리 전압(Vc(n-1))을 출력한다.
구체적으로, 캐리 전압 출력부(Tuc, Tdc, C1)는 캐리 전압(Vc(n-1))을 풀업(pull-up)하는 트랜지스터인 캐리 풀업 트랜지스터(Tuc), 캐리 전압(Vc(n-1))을 풀다운(pull-down)하는 트랜지스터인 캐리 풀다운 트랜지스터(Tdc) 및 부트스트래핑(bootstrapping)을 위한 제1 커패시터(C1)를 포함한다.
캐리 풀업 트랜지스터(Tuc)의 게이트 전극은 Q 노드(Q-node)에 연결되고, 캐리 풀업 트랜지스터(Tuc)의 제1 전극은 캐리 클럭신호(CCLK) 라인에 연결되며, 캐리 풀업 트랜지스터(Tuc)의 제2 전극은 제(n-1) 캐리 전압(Vc(n-1))이 출력되는 제(n-1) 캐리 라인에 연결된다. 이에, Q 노드(Q-node)가 충전 상태일 때, 캐리 풀업 트랜지스터(Tuc)는 턴 온(turn-on)되어 하이 레벨의 캐리 클럭신호(CCLK)를 제n-1 캐리 전압(Vc(n-1))으로 출력한다.
캐리 풀다운 트랜지스터(Tdc)의 게이트 전극은 QB 노드(QB-node)에 연결되고, 캐리 풀다운 트랜지스터(Tdc)의 제1 전극은 저전위전압(VSS)의 공급 라인에 연결되며, 캐리 풀다운 트랜지스터(Tdc)의 제2 전극은 제(n-1) 캐리 전압(Vc(n-1))이 출력되는 제(n-1) 캐리 라인에 연결된다. 이에, QB 노드(QB-node)가 충전 상태일 때 캐리 풀다운 트랜지스터(Tdc)는 턴 온(turn-on)되어, 저전위전압(VSS)을 제n-1 캐리 전압(Vc(n-1))으로 출력한다.
그리고, 제1 커패시터(C1)는 Q 노드(Q-node)를 부트스트래핑(bootstrapping)시킨다.
구체적으로, 제1 커패시터(C1)의 일단은 캐리 풀업 트랜지스터(Tuc)의 게이트 전극에 연결되고, 제1 커패시터(C1)의 타단은 캐리 풀업 트랜지스터(Tuc)의 제2 전극에 연결된다. 이에, Q 노드(Q-node)가 충전되는 동안, 캐리 풀업 트랜지스터(Tuc)의 제2 전극에서 출력되는 캐리 클럭신호(CCLK)가 하이 레벨로 상승될 경우, 제1 커패시터(C1)에 의해서 Q 노드(Q-node)는 부트스트래핑(bootstrapping) 될 수 있다.
게이트 전압 출력부(Tug, Tdg, C2)는 Q 노드(Q-node)의 전압과 QB 노드(QB-node)에 따라 게이트 전압(Vg(n-1))을 출력한다.
구체적으로, 게이트 전압 출력부(Tug, Tdg, C2)는 게이트 전압(Vg(n-1))을 풀업(pull-up)하는 트랜지스터인 게이트 풀업 트랜지스터(Tug), 게이트 전압(Vg(n-1))을 풀다운(pull-down)하는 트랜지스터인 게이트 풀다운 트랜지스터(Tdg) 및 부트스트래핑(bootstrapping)을 위한 제2 커패시터(C2)를 포함한다.
게이트 풀업 트랜지스터(Tug)의 게이트 전극은 Q 노드(Q-node)에 연결되고, 게이트 풀업 트랜지스터(Tug)의 제1 전극은 게이트 클럭신호(GCLK) 라인에 연결되며, 게이트 풀업 트랜지스터(Tug)의 제2 전극은 제(n-1) 게이트 전압(Vg(n-1))이 출력되는 제(n-1) 게이트 라인에 연결된다. 이에, Q 노드(Q-node)가 충전 상태일 때, 게이트 풀업 트랜지스터(Tug)는 턴 온(turn-on)되어 하이 레벨의 게이트 클럭신호(GCLK)를 제n-1 게이트 전압(Vg(n-1))으로 출력한다.
게이트 풀다운 트랜지스터(Tdg)의 게이트 전극은 QB 노드(QB-node)에 연결되고, 게이트 풀다운 트랜지스터(Tdg)의 제1 전극은 저전위전압(VSS)의 공급 라인에 연결되며, 게이트 풀다운 트랜지스터(Tdg)의 제2 전극은 제(n-1) 게이트 전압(Vg(n-1))이 출력되는 제(n-1) 게이트 라인에 연결된다. 이에, QB 노드(QB-node)가 충전 상태일 때 게이트 풀다운 트랜지스터(Tdg)는 턴 온(turn-on)되어, 저전위전압(VSS)을 제n-1 게이트 전압(Vg(n-1))으로 출력한다.
그리고, 제2 커패시터(C2)는 Q 노드(Q-node)를 부트스트래핑(bootstrapping)시킨다.
구체적으로, 제2 커패시터(C2)의 일단은 게이트 풀업 트랜지스터(Tug)의 게이트 전극에 연결되고, 제2 커패시터(C2)의 타단은 게이트 풀업 트랜지스터(Tug)의 제2 전극에 연결된다. 이에, Q 노드(Q-node)가 충전되는 동안, 게이트 풀업 트랜지스터(Tug)의 제2 전극에서 출력되는 게이트 클럭신호(GCLK)가 하이 레벨로 상승될 경우, 제2 커패시터(C2)에 의해서 Q 노드(Q-node)는 부트스트래핑(bootstrapping) 될 수 있다.
도 3b은 본 발명의 일 실시예에 따른 게이트 구동회로의 각 리페어링 스테이지를 나타내는 회로도이다.
도 3b을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(400)의 제n 리페어링 스테이지(RS(n))도 Q 노드 제어부(DQ), QB 노드 제어부(DQB), 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)를 포함한다.
즉, 제n 리페어링 스테이지(RS(n))는 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 중 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))를 대체하여야 하기 때문에, 제n 리페어링 스테이지(RS(n))의 내부 구성요소는 복수의 드라이빙 스테이지(DS1 내지 DS(n))와 동일하다. 이에, 중복되는 설명은 생략한다.
다만, 상술한 바와 같이 제n 리페어링 스테이지(RS(n))의 입력단에는 복수의 입력 리페어 라인(IRL)이 연결되고, 제n 리페어링 스테이지(RS(n))의 출력단에는 복수의 출력 리페어 라인(ORL)이 연결된다.
즉, 제n 리페어링 스테이지(RS(n))의 입력단에는 제1 내지 제3 입력 리페어 라인(IRL1 내지 IRL3)이 연결되고, 제n 리페어링 스테이지(RS(n))의 출력단에는 제1 및 제2 출력 리페어 라인(ORL1 및 ORL2)이 연결된다
일례로, 도 3a와 도 3b를 비교하여 입력 리페어 라인(IRL)과 출력 리페어 라인(ORL)의 연결 관계를 설명하면 다음과 같다.
제n 리페어링 스테이지(RS(n))에 연결되는 제1 입력 리페어 라인(IRL1)은 드라이빙 스테이지(DS1 내지 DS(n))에 연결되는 저전위전압(VSS) 공급 라인 및 고전위전압(VDD) 공급 라인을 대체한다.
그리고, 제n 리페어링 스테이지(RS(n))에 연결되는 제2 입력 리페어 라인(IRL2)은 드라이빙 스테이지(DS1 내지 DS(n))에 연결되는 캐리 클럭신호(CCLK) 라인 및 게이트 클럭신호(GCLK) 라인을 대체한다.
그리고, 리페어링 스테이지(RS(n))에 연결되는 제3 입력 리페어 라인(IRL3)은 드라이빙 스테이지(DS1 내지 DS(n))에 연결되는 게이트 스타트 신호(VSP) 라인을 대체한다.
그리고, 제n 리페어링 스테이지(RS(n))에 연결되는 제1 출력 리페어 라인(ORL1)은 드라이빙 스테이지(DS1 내지 DS(n))에서 제(n-1) 게이트 전압(Vg(n-1))이 출력되는 제(n-1) 게이트 라인을 대체한다.
그리고, 제n 리페어링 스테이지(RS(n))에 연결되는 제2 출력 리페어 라인(ORL2)은 드라이빙 스테이지(DS1 내지 DS(n))에서 제(n-1) 캐리 전압(Vc(n-1))이 출력되는 제(n-1) 캐리 라인을 대체한다.
이하에서는, 도 4를 참조하여 본 발명의 일 실시예에 따른 게이트 구동회로의 리페어링에 대해서 설명한다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 리페어링을 설명하기 위한 도면이다.
구체적으로, 도 4에서는 제1 드라이빙 스테이지(DS1)가 불량이 발생했다고 판단되어, 제1 드라이빙 스테이지(DS1)를 제1 리페어링 스테이지(RS1)로 대체하는 것을 도시하였다.
만약 제1 드라이빙 스테이지(DS1)가 불량으로 판정될 경우, 제1 드라이빙 스테이지(DS1)의 입력단과 출력단이 모두 컷팅된다.
상술한 제1 드라이빙 스테이지(DS1)의 입력단이 컷팅되는 것은 제1 드라이빙 스테이지(DS1)의 입력단에 연결되었던 저전위전압(VSS) 공급 라인, 고전위전압(VDD) 공급 라인, 캐리 클럭신호(CCLK) 라인, 게이트 클럭신호(GCLK) 라인 및 게이트 스타트 신호(VSP) 라인이 제1 드라이빙 스테이지(DS1)의 입력단과 전기적으로 분리되는 것을 의미한다.
그리고, 상술한 제1 드라이빙 스테이지(DS1)의 출력단이 컷팅된다는 것은 제1 드라이빙 스테이지(DS1)의 출력단에 연결되었던 제1 캐리 라인 및 제1 게이트 라인이 제1 드라이빙 스테이지(DS1)의 출력단과 전기적으로 분리되는 것을 의미한다.
그리고, 제1 입력 리페어 라인(IRL1)은 저전위전압(VSS) 공급 라인 및 고전위전압(VDD) 공급 라인과 전기적으로 연결된다. 이에, 제1 리페어링 스테이지(RS1)에 저전위전압(VSS) 및 고전위전압(VDD)이 인가될 수 있다.
그리고, 제2 입력 리페어 라인(IRL2)은 캐리 클럭신호(CCLK) 라인 및 게이트 클럭신호(GCLK) 라인과 전기적으로 연결된다. 이에, 제1 리페어링 스테이지(RS1)에 캐리 클럭신호(CCLK) 및 게이트 클럭신호(GCLK)가 인가될 수 있다.
그리고, 제3 입력 리페어 라인(IRL3)은 게이트 스타트 신호(VSP) 라인과 전기적으로 연결된다. 이에, 제1 리페어링 스테이지(RS1)에 게이트 스타트 신호(VSP)가 인가될 수 있다.
그리고, 제1 출력 리페어 라인(ORL1)은 제1 게이트 라인과 전기적으로 연결된다. 이에, 제1 리페어링 스테이지(RS1)는 제1 게이트 전압(Vg1)을 제1 게이트 라인으로 출력할 수 있다.
그리고, 제2 출력 리페어 라인(ORL2)은 제1 캐리 라인과 전기적으로 연결된다. 이에, 제1 리페어링 스테이지(RS1)는 제1 캐리 전압(Vc1)을 제2 드라이빙 스테이지로 출력할 수 있다.
상술한 바와 같이, 입력 리페어 라인(IRL)에 저전위전압(VSS) 공급 라인, 고전위전압(VDD) 공급 라인, 캐리 클럭신호(CCLK) 라인, 게이트 클럭신호(GCLK) 라인 및 게이트 스타트 신호(VSP) 라인이 전기적으로 연결되고, 출력 리페어 라인(ORL)에 제1 게이트 전압(Vg1)이 출력되는 제1 게이트 라인 및 제1 캐리 전압(Vc1)이 출력되는 제1 캐리 라인이 연결될 수 있다.
이에, 제1 드라이빙 스테이지(DS1)가 불량이더라도, 제1 리페어링 스테이지(RS1)가 제1 드라이빙 스테이지(DS1)의 역할을 대신할 수 있다.
이로써, 제1 리페어링 스테이지(RS1)에 연결되는 다른 드라이빙 스테이지(DS2 내지 DS(n))도 정상적으로 동작할 수 있으므로, 본 발명의 실시예에 따른 게이트 구동회로(400)는 제1 드라이빙 스테이지(DS1)의 불량 문제를 해결할 수 있다.
한편, 표시 패널의 세로 길이는 제한되어 있으므로, 리페어 라인의 길이(L1)와 리페어링 스테이지(RS1 내지 RS(n))의 개수는 반비례 관계에 있음을 확인할 수 있다.
구체적으로, 리페어 라인의 길이(L1)가 길수록 리페어링 스테이지(RS1 내지 RS(n))의 개수는 적을 수 있다. 이와 반대로, 리페어 라인의 길이(L1)가 짧수록 리페어링 스테이지(RS1 내지 RS(n))의 개수는 많을 수 있다
이하에서는 도 5a 및 도 5b를 참조하여, 리페어 라인(RL)과 게이트 라인의 전기적 연결 관계에 대해서 설명한다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 게이트 구동회로의 리페어 라인과 게이트 라인의 연결 관계를 설명하기 위한 도면이다.
도 4를 참조하여 전술한 바와 같이, 복수의 입력 리페어 라인(IRL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 입력단에 연결된 복수의 라인과 중첩되고, 복수의 출력 리페어 라인(ORL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 출력단에 연결된 복수의 라인과 중첩된다.
그리고, 중첩 부분을 용접(Welding)함으로써, 복수의 입력 리페어 라인(IRL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 입력단에 연결된 복수의 라인과 전기적으로 연결되고, 복수의 출력 리페어 라인(ORL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 출력단에 연결된 복수의 라인과 전기적으로 연결될 수 있다.
일례로, 도 5a 및 도 5b에서는 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분을 용접(Welding)하는 것을 도시하였고, 용접(Welding)이 이루어지는 부분을 용접 포인트(Welding Point; WP)로 정의한다.
도 5a를 참조하면, 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 중앙부를 용접시킬 수 있다. 즉, 용접 포인트(WP)는 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 중앙부에 위치할 수 있다. 이에, 게이트 라인(GL)과 리페어 라인(RL)이 용접 포인트(WP)에서 물리적으로 연결되어, 서로 전기적으로 연결될 수 있다.
다른 방식으로 도 5b를 참조하면, 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 외곽부를 용접시킬 수 있다. 즉, 용접 포인트(WP)는 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 외곽부에 위치할 수 있다. 이에, 게이트 라인(GL)과 리페어 라인(RL)이 용접 포인트(WP)에서 물리적으로 연결되어, 서로 전기적으로 연결될 수 있다.
또한, 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 외곽부를 용접시킬 경우, 첫번째 용접이 실패하더라도 다른 외곽부에서 두번째 용접을 시도할 수 있어, 게이트 구동회로의 수리 효율이 상승될 수 있다.
이하에서는 도 6을 참조하여, 본 발명의 다른 실시예에 따른 게이트 구동회로에 대해서 서술한다.
본 발명의 일 실시예에 따른 게이트 구동회로와 본 발명의 다른 실시예에 따른 게이트 구동회로는 입력 리페어 라인(IRL)의 연결 관계에 대하여 차이점이 있으므로, 이를 중점으로 설명한다.
도 6은 본 발명의 다른 실시예에 따른 게이트 구동회로의 리페어링을 설명하기 위한 도면이다.
구체적으로, 도 6에서는 제(n-1) 드라이빙 스테이지(DS(n-1))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 불량이 발생했다고 판단되어, 제(n-1) 드라이빙 스테이지(DS(n-1))의 중 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)를 제n 리페어링 스테이지(RS(n))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)로 대체하는 것을 도시하였다.
보다 상세하게는 제(n-1) 드라이빙 스테이지(DS(n-1))에서 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 자치하는 면적은 제(n-1) 드라이빙 스테이지(DS(n-1))의 전체 면적의 60%이상이다. 이에, 제(n-1) 드라이빙 스테이지(DS(n-1))가 구동 불량이 발생한다면, 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)에서 불량이 발생할 가능성이 매우 높다.
이에, 본 발명의 다른 실시예에서는 제(n-1) 드라이빙 스테이지(DS(n-1))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)를 제n 리페어링 스테이지(RS(n))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)로 대체하는 것을 설명한다.
구체적으로, 제(n-1) 드라이빙 스테이지(DS(n-1))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 불량으로 판정될 경우, 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q-노드(Q-node), QB-노드(QB-node) 및 출력단이 모두 컷팅된다.
상술한 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q-노드(Q-node)가 컷팅되는 것은 제(n-1) 드라이빙 스테이지(DS(n-1))에서 Q노드 제어부(DQ)와 Q-노드(Q-node)가 전기적으로 분리되는 것을 의미한다.
그리고, 상술한 제(n-1) 드라이빙 스테이지(DS(n-1))의 QB-노드(QB-node)가 컷팅되는 것은 제(n-1) 드라이빙 스테이지(DS(n-1))에서 QB노드 제어부(DQB)와 QB-노드(QB-node)가 전기적으로 분리되는 것을 의미한다.
그리고, 상술한 제(n-1) 드라이빙 스테이지(DS(n-1))의 출력단이 컷팅된다는 것은 제(n-1) 드라이빙 스테이지(DS(n-1))의 출력단에 연결되었던 제(n-1) 캐리 라인 및 제(n-1) 게이트 라인이 제(n-1) 드라이빙 스테이지(DS(n-1)) 의 출력단과 전기적으로 분리되는 것을 의미한다.
그리고, 제1 입력 리페어 라인(IRL1)은 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q노드 제어부(DQ)와 제n 리페어링 스테이지(RS(n))의 Q-노드(Q-node)를 전기적으로 연결시킨다. 이에, 제n 리페어링 스테이지(RS(n))의 Q-노드(Q-node)에 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q노드 제어부(DQ)에서 출력된 신호가 인가될 수 있다.
그리고, 제2 입력 리페어 라인(IRL)은 제(n-1) 드라이빙 스테이지(DS(n-1))의 QB노드 제어부(DQB)와 제n 리페어링 스테이지(RS(n))의 QB-노드(QB-node)를 전기적으로 연결시킨다. 이에, 제n 리페어링 스테이지(RS(n))의 QB-노드(QB-node)에 제(n-1) 드라이빙 스테이지(DS(n-1))의 QB노드 제어부(DQB)에서 출력된 신호가 인가될 수 있다.
그리고, 제1 출력 리페어 라인(ORL1)은 제(n-1) 게이트 라인과 전기적으로 연결된다. 이에, 제n 리페어링 스테이지(RS(n))는 게이트 전압(Vg(n-1))을 제(n-1) 게이트 라인으로 출력할 수 있다.
그리고, 제2 출력 리페어 라인(ORL2)은 제(n-1) 캐리 라인과 전기적으로 연결된다. 이에, 제n 리페어링 스테이지(RS(n))는 캐리 전압(Vc(n-1))을 제n 드라이빙 스테이지(DS(n))로 출력할 수 있다.
이에, 제(n-1) 드라이빙 스테이지(DS(n-1))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 불량이더라도, 제n 리페어링 스테이지(RS(n))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 그 역할을 대체할 수 있다.
결과적으로, 본 발명의 다른 실시예에 따른 게이트 구동회로 또한 제(n-1) 드라이빙 스테이지(DS(n-1))의 불량 문제를 해결할 수 있다.
부가적으로, 본 발명의 다른 실시예에 따른 게이트 구동회로는 본 발명의 일 실시예에 따른 게이트 구동회로와 달리, 드라이빙 스테이지의 입력단 전체에 연결되는 모든 라인을 컷팅하고 용접할 필요 없이, Q-노드(Q-node) 및 QB-노드(QB-node)만 컷팅하고 용접함으로써, 용접 포인트의 개수가 감소될 수 있다.
이에, 본 발명의 다른 실시예에 따른 게이트 구동회로는 보다 간편하게 수리할 수 있어, 수리 시간이 감축되는 효과가 있다.
이하에서는 본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법에 대해서 설명한다.
본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법은 전술한 게이트 구동회로의 구성을 전제로 설명한다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법(S100)은 불량 드라이빙 스테이지 검출 단계(S110), 불량 드라이빙 스테이지 컷팅(cutting) 단계(S120) 및 리페어 라인 용접(welding) 단계(S130)를 포함한다.
불량 드라이빙 스테이지 검출 단계(S110)는 게이트 구동회로에 포함되는 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 중 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))를 검출하는 단계이다.
이를 구체적으로 설명하면, 표시 패널 전체에 대하여 육안으로 화상 검증을 실시하여, 불량이 발생한 라인을 판단한다.
그리고, 전자 현미경을 이용하여, 불량이 발생한 라인에 해당하는 드라이빙 스테이지(DS1 내지 DS(n))를 정확히 검출한다.
이에, 발생한 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))를 검출할 수 있다.
다음으로, 불량 드라이빙 스테이지 컷팅(cutting) 단계(S120)는 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))의 입력단과 출력단을 컷팅하는 단계이다.
상술한 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))의 입력단을 컷팅하는 것은 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))의 입력단에 연결되었던 저전위전압(VSS) 공급 라인, 고전위전압(VDD) 공급 라인, 캐리 클럭신호(CCLK) 라인, 게이트 클럭신호(GCLK) 라인 및 게이트 스타트 신호(VSP) 라인을 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))의 입력단과 전기적으로 분리시키는 것을 의미한다.
그리고, 상술한 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))의 출력단을 컷팅하는 것은 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))의 출력단에 연결되었던 캐리 라인 및 게이트 라인을 불량이 발생한 일부 드라이빙 스테이지(DS1 내지 DS(n))의 출력단과 전기적으로 분리시키 것을 의미한다.
그리고 전술한 컷팅의 방식으로는 컷팅이 필요한 라인에 고주파의 레이저를 조사하여, 컷팅이 필요한 라인을 물리적으로 분리시키는 방식을 채택할 수 있다. 그러나, 컷팅의 방식은 이에 한정되지 않고, 컷팅이 필요한 라인을 전기적으로 분리시키는 모든 공정을 포함할 수 있다.
다음으로, 리페어 라인 용접(welding) 단계(S130)는 리페어 라인(RL)과 이에 중첩되는 복수의 라인들을 각각 용접하여, 리페어 라인(RL)과 이에 중첩되는 복수의 라인들을 전기적으로 연결시키는 단계이다.
즉, 복수의 입력 리페어 라인(IRL)은 불량인 드라이빙 스테이지(DS1 내지 DS(n))의 입력단으로부터 컷팅된 연결된 복수의 라인과 중첩되고, 상술한 중첩 부분을 용접한다.
일례로 도 4를 참조하면, 제1 입력 리페어 라인(IRL1)은 불량인 드라이빙 스테이지(DS1)으로부터 컷팅된 저전위전압(VSS) 공급 라인 및 고전위전압(VDD) 공급 라인과 중첩 부분에서 용접된다.
그리고, 제2 입력 리페어 라인(IRL2)은 불량인 드라이빙 스테이지(DS1)으로부터 컷팅된 캐리 클럭신호(CCLK) 라인 및 게이트 클럭신호(GCLK) 라인과 중첩 부분에서 용접된다.
그리고, 제3 입력 리페어 라인(IRL3)은 불량인 드라이빙 스테이지(DS1)으로부터 컷팅된 게이트 스타트 신호(VSP) 라인과 중첩 부분에서 용접된다.
그리고, 복수의 출력 리페어 라인(ORL)은 불량인 드라이빙 스테이지(DS1 내지 DS(n))의 출력단으로부터 컷팅된 복수의 라인과 중첩된다.
일례로 도 4를 참조하면, 제1 출력 리페어 라인(ORL1)은 불량인 드라이빙 스테이지(DS1)으로부터 컷팅된 제(n-1) 게이트 전압(Vg(n-1))이 출력되는 제(n-1) 게이트 라인과 중첩 부분에서 용접된다.
그리고, 제2 출력 리페어 라인(ORL2)은 불량인 드라이빙 스테이지(DS1)으로부터 컷팅된 제(n-1) 캐리 전압(Vc(n-1))이 출력되는 제(n-1) 캐리 라인과 중첩 부분에서 용접된다
상술한 바와 같이, 중첩 부분을 용접(Welding)함으로써, 복수의 입력 리페어 라인(IRL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 입력단에 연결된 복수의 라인과 전기적으로 연결되고, 복수의 출력 리페어 라인(ORL)은 인접된 복수의 드라이빙 스테이지(DS1 내지 DS(n))의 출력단에 연결된 복수의 라인과 전기적으로 연결될 수 있다.
그리고, 도 5a 및 도 5b를 참고하여 전술한 바와 같이, 게이트 라인(GL)과 리페어 라인(RL)의 용접(Welding)이 이루어지는 부분을 용접 포인트(Welding Point; WP)로 정의한다.
도 5a를 참조하면, 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 중앙부를 용접시킬 수 있다. 즉, 용접 포인트(WP)는 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 중앙부에 위치할 수 있다. 이에, 게이트 라인(GL)과 리페어 라인(RL)이 용접 포인트(WP)에서 물리적으로 연결되어, 서로 전기적으로 연결될 수 있다.
다른 방식으로 도 5b를 참조하면, 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 외곽부를 용접시킬 수 있다. 즉, 용접 포인트(WP)는 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 외곽부에 위치할 수 있다. 이에, 게이트 라인(GL)과 리페어 라인(RL)이 용접 포인트(WP)에서 물리적으로 연결되어, 서로 전기적으로 연결될 수 있다.
또한, 게이트 라인(GL)과 리페어 라인(RL)의 중첩 부분의 외곽부를 용접시킬 경우, 첫번째 용접이 실패하더라도 다른 외곽부에서 두번째 용접을 시도할 수 있어, 게이트 구동회로의 수리 효율이 상승될 수 있다.
이에, 본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법(S100)에 따르면, 게이트 구동회로에 포함되는 복수의 드라이빙 스테이지(DS1 내지 DS(n)) 중 제1 드라이빙 스테이지(DS1)이 불량이더라도, 리페어링 스테이지(RS1 내지 RS(n))가 불량인 제1 드라이빙 스테이지(DS1)를 대체할 수 있다.
이로써, 불량으로 검출된 제1 리페어링 스테이지(RS1)에 연결되는 다른 드라이빙 스테이지(DS2 내지 DS(n))도 정상적으로 동작할 수 있으므로, 본 발명의 실시예에 따른 게이트 구동회로(400)는 제1 드라이빙 스테이지(DS1)의 불량 문제를 해결할 수 있다.
이하에서는, 본 발명의 다른 실시예에 따른 게이트 구동회로의 수리 방법에 대해서 서술한다.
본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법과 본 발명의 다른 실시예에 따른 게이트 구동회로의 수리 방법은 입력 리페어 라인(IRL)의 용접 단계에 대하여 차이점이 있으므로, 도 6을 참조하여 이를 중점으로 설명한다.
도 6을 참조하면, 불량 구동 스테이지 컷팅 단계에서, 제(n-1) 드라이빙 스테이지(DS(n-1))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 불량으로 판정될 경우, 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q-노드(Q-node), QB-노드(QB-node) 및 출력단이 모두 컷팅된다.
상술한 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q-노드(Q-node)가 컷팅되는 것은 제(n-1) 드라이빙 스테이지(DS(n-1))에서 Q노드 제어부(DQ)와 Q-노드(Q-node)가 전기적으로 분리되는 것을 의미한다.
그리고, 상술한 제(n-1) 드라이빙 스테이지(DS(n-1))의 QB-노드(QB-node)가 컷팅되는 것은 제(n-1) 드라이빙 스테이지(DS(n-1))에서 QB노드 제어부(DQB)와 QB-노드(QB-node)가 전기적으로 분리되는 것을 의미한다.
그리고, 상술한 제(n-1) 드라이빙 스테이지(DS(n-1))의 출력단이 컷팅된다는 것은 제(n-1) 드라이빙 스테이지(DS(n-1))의 출력단에 연결되었던 제(n-1) 캐리 라인 및 제(n-1) 게이트 라인이 제(n-1) 드라이빙 스테이지(DS(n-1)) 의 출력단과 전기적으로 분리되는 것을 의미한다.
그리고, 리페어 라인 용접 단계에서, 제1 입력 리페어 라인(IRL1)은 컷팅된 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q노드 제어부(DQ)의 출력단과 중첩 부분에서 용접된다. 이에, 제n 리페어링 스테이지(RS(n))의 Q-노드(Q-node)와 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q노드 제어부(DQ)의 출력단은 전기적으로 연결될 수 있다.
그리고, 제2 입력 리페어 라인(IRL)은 컷팅된 제(n-1) 드라이빙 스테이지(DS(n-1))의 QB노드 제어부(DQB)의 출력단과 중첩 부분에서 용접된다. 이에, 제n 리페어링 스테이지(RS(n))의 QB-노드(QB-node)와 제(n-1) 드라이빙 스테이지(DS(n-1))의 QB노드 제어부(DQB)의 출력단은 전기적으로 연결될 수 있다.
상술한 용접 단계로 인하여, 제n 리페어링 스테이지(RS(n))의 Q-노드(Q-node)에 제(n-1) 드라이빙 스테이지(DS(n-1))의 Q노드 제어부(DQ)에서 출력된 신호가 인가될 수 있고, 제n 리페어링 스테이지(RS(n))의 QB-노드(QB-node)에 제(n-1) 드라이빙 스테이지(DS(n-1))의 QB노드 제어부(DQB)에서 출력된 신호가 인가될 수 있다.
그 결과, 제(n-1) 드라이빙 스테이지(DS(n-1))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 불량이더라도, 제n 리페어링 스테이지(RS(n))의 캐리 전압 출력부(Tuc, Tdc, C1) 및 게이트 전압 출력부(Tug, Tdg, C2)가 그 역할을 대체할 수 있다.
결과적으로, 본 발명의 다른 실시예에 따른 게이트 구동회로 또한 제(n-1) 드라이빙 스테이지(DS(n-1))의 불량 문제를 해결할 수 있다.
부가적으로, 본 발명의 다른 실시예에 따른 게이트 구동회로의 수리 방법은 본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법과 달리, 드라이빙 스테이지의 입력단 전체에 연결되는 모든 라인을 컷팅하고 용접할 필요 없이, Q-노드(Q-node) 및 QB-노드(QB-node)만 컷팅하고 용접함으로써, 용접 포인트의 개수가 감소될 수 있다.
이에, 본 발명의 다른 실시예에 따른 게이트 구동회로의 수리 방법은 보다 간편한 공정이 요구되므로, 수리 시간이 감축되는 효과가 있다.
본 발명의 다양한 실시예들에 따른 게이트 구동회로는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 드라이빙 스테이지, 복수의 드라이빙 스테이지 사이에 배치되는 적어도 하나의 리페어링 스테이지 및 적어도 하나의 리페어링 스테이지에 연결되는 복수의 리페어 라인을 포함하고, 복수의 리페어 라인은 복수의 드라이빙 스테이지에 연결되는 복수의 라인과 중첩되어, 게이트 구동회로의 불량 드라이빙 스테이지를 리페어링 스테이지로 대체하여, 게이트 구동회로의 구동 불량 문제를 해결할 수 있다.
본 발명의 다른 특징에 따르면 복수의 리페어 라인 중 일부와 복수의 드라이빙 스테이지에 연결되는 복수의 라인 중 일부는 중첩 영역에서 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 리페어 라인 중 일부와 복수의 드라이빙 스테이지에 연결되는 복수의 라인 중 일부는 중첩 영역의 용접 포인트(Welding point)에서 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 용접 포인트는 중첩 영역의 중심부에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 용접 포인트는 중첩 영역의 외곽부에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 리페어 라인은 복수의 드라이빙 스테이지의 입력단에 연결된 복수의 라인과 중첩되는 복수의 입력 리페어 라인 및 복수의 드라이빙 스테이지의 출력단에 연결된 복수의 라인과 중첩되는 복수의 출력 리페어 라인을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 드라이빙 스테이지 각각은 Q 노드에 의해 제어되는 복수의 풀업 트랜지스터, QB 노드에 의해 제어되는 복수의 풀다운 트랜지스터, Q 노드를 제어하는 Q 노드 제어부 및 QB 노드를 제어하는 QB 노드 제어부를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 리페어링 스테이지 각각은, Q 노드에 의해 제어되는 복수의 풀업 트랜지스터, QB 노드에 의해 제어되는 복수의 풀다운 트랜지스터, Q 노드를 제어하는 Q 노드 제어부 및 QB 노드를 제어하는 QB 노드 제어부를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 입력 리페어 라인은 복수의 드라이빙 스테이지 중 일부의 Q 노드 제어부의 출력단과 적어도 하나의 리페어링 스테이지 중 일부의 Q 노드 사이에 연결되는 제1 입력 리페어 라인 및 복수의 드라이빙 스테이지 중 일부의 QB 노드 제어부의 출력단과 복수의 리페어링 스테이지 중 일부의 QB 노드 사이에 연결되는 제2 입력 리페어 라인을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 리페어링 스테이지는 동일한 간격을 유지하며 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 리페어 라인 각각의 길이와 적어도 하나의 리페어링 스테이지의 개수는 반비례 관계에 있을 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로의 수리 방법은 복수의 드라이빙 스테이지 중 불량 드라이빙 스테이지를 검출하는 불량 드라이빙 스테이지 검출 단계, 불량 드라이빙 스테이지의 입력단과 출력단을 컷팅하는 불량 드라이빙 스테이지 컷팅(cutting) 단계 및 리페어 라인과 복수의 드라이빙 스테이지에 연결되는 복수의 라인을 용접하는 리페어 라인 용접(welding) 단계를 포함하여, 게이트 구동회로의 구동 불량 문제를 해결 할 수 있다.
본 발명의 다른 특징에 따르면, 불량 드라이빙 스테이지 컷팅(cutting) 단계는 불량 스테이지에 연결된 게이트 라인 및 캐리 라인을 컷팅할 수 있다.
본 발명의 또 다른 특징에 따르면, 리페어 라인 용접(welding) 단계는 리페어 라인을 컷팅된 게이트 라인의 중첩 부분 및 컷팅된 캐리 라인의 중첩 부분에서 각각 용접할 수 있다.
본 발명의 또 다른 특징에 따르면, 불량 드라이빙 스테이지 컷팅(cutting) 단계는 불량 스테이지에 연결된 저전위전압 공급 라인, 고전위전압 공급 라인, 캐리 클럭신호 라인, 게이트 클럭신호 라인 및 게이트 스타트 신호 라인을 컷팅할 수 있다.
본 발명의 또 다른 특징에 따르면, 리페어 라인 용접(welding) 단계는 리페어 라인을 컷팅된 저전위전압 공급 라인의 중첩 부분 및 컷팅된 고전위전압 공급 라인의 중첩 부분에서 각각 용접하고, 리페어 라인을 컷팅된 캐리 클럭신호 라인의 중첩 부분 및 컷팅된 게이트 클럭신호 라인의 중첩 부분에서 각각 용접하고, 리페어 라인을 컷팅된 게이트 스타트 신호 라인의 중첩 부분에서 용접할 수 있다.
본 발명의 또 다른 특징에 따르면, 불량 드라이빙 스테이지 컷팅(cutting) 단계는 불량 스테이지의 Q노드 및 QB 노드를 컷팅할 수 있다.
본 발명의 또 다른 특징에 따르면, 리페어 라인 용접(welding) 단계는 리페어 라인을 컷팅된 Q노드의 중첩 부분 및 QB 노드의 중첩 부분에서 각각 용접할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
200: 타이밍 제어회로
300: 데이터 구동회로
400: 게이트 구동회로
GL1 내지 GLn: 게이트 라인
DL1 내지 DLm: 데이터 라인
N/A: 비표시 영역
A/A: 표시 영역
DS1 내지 DS(n): 드라이빙 스테이지
RS1 내지 RS(n): 리페어링 스테이지
RL: 리페어 라인
IRL: 입력 리페어 라인
ORL: 출력 리페어 라인
Vg1 내지 Vg(n): 게이트 전압
Vc1 내지 Vc(n-1): 캐리 전압
VDD: 고전위전압
VSS: 저전위전압
GCLK: 게이트 클럭신호
CCLK: 캐리 클럭신호
VSP: 게이트 스타트 신호
Tug: 게이트 풀업 트랜지스터
Tdg: 게이트 풀다운 트랜지스터
Tuc: 캐리 풀업 트랜지스터
Tdc: 캐리 풀다운 트랜지스터
C1: 제1 커패시터
C2: 제2 커패시터
DQ: Q 노드 제어부
DQB: QB 노드 제어부
Q-node: Q 노드
QB-node: QB 노드
WP: 용접 포인트
S100: 게이트 구동회로의 수리 방법
S110: 불량 드라이빙 스테이지 검출 단계
S120: 불량 드라이빙 스테이지 컷팅 단계
S130: 리페어 라인 용접 단계

Claims (18)

  1. 종속적으로 연결되는 복수의 드라이빙 스테이지;
    상기 복수의 드라이빙 스테이지 사이에 배치되는 적어도 하나의 리페어링 스테이지; 및
    상기 적어도 하나의 리페어링 스테이지에 연결되는 복수의 리페어 라인을 포함하고,
    상기 복수의 리페어 라인은 상기 복수의 드라이빙 스테이지에 연결되는 복수의 라인과 중첩되고,
    상기 복수의 리페어 라인은, 상기 복수의 드라이빙 스테이지의 입력단에 연결된 복수의 라인과 중첩되는 복수의 입력 리페어 라인, 및 상기 복수의 드라이빙 스테이지의 출력단에 연결된 복수의 라인과 중첩되는 복수의 출력 리페어 라인을 포함하며,
    상기 복수의 드라이빙 스테이지 각각은, Q 노드에 의해 제어되는 복수의 풀업 트랜지스터, QB 노드에 의해 제어되는 복수의 풀다운 트랜지스터, 상기 Q 노드를 제어하는 Q 노드 제어부, 및 상기 QB 노드를 제어하는 QB 노드 제어부를 포함하고,
    상기 적어도 하나의 리페어링 스테이지 각각은, Q 노드에 의해 제어되는 복수의 풀업 트랜지스터, QB 노드에 의해 제어되는 복수의 풀다운 트랜지스터, 상기 Q 노드를 제어하는 Q 노드 제어부, 및 상기 QB 노드를 제어하는 QB 노드 제어부를 포함하며,
    상기 입력 리페어 라인은,
    상기 복수의 드라이빙 스테이지 중 일부의 Q 노드 제어부의 출력단과 상기 적어도 하나의 리페어링 스테이지 중 일부의 Q 노드 사이에 연결되는 제1 입력 리페어 라인; 및
    상기 복수의 드라이빙 스테이지 중 일부의 QB 노드 제어부의 출력단과 상기 복수의 리페어링 스테이지 중 일부의 QB 노드 사이에 연결되는 제2 입력 리페어 라인을 포함하는, 게이트 구동회로.
  2. 제1항에 있어서,
    상기 복수의 리페어 라인 중 일부와 상기 복수의 드라이빙 스테이지에 연결되는 복수의 라인 중 일부는 중첩 영역에서 전기적으로 연결되는, 게이트 구동회로.
  3. 제2항에 있어서,
    상기 복수의 리페어 라인 중 일부와 상기 복수의 드라이빙 스테이지에 연결되는 복수의 라인 중 일부는 상기 중첩 영역의 용접 포인트(Welding point)에서 전기적으로 연결되는, 게이트 구동회로.
  4. 제3항에 있어서,
    상기 용접 포인트는 상기 중첩 영역의 중심부에 배치되는, 게이트 구동회로.
  5. 제3항에 있어서,
    상기 용접 포인트는 상기 중첩 영역의 외곽부에 배치되는, 게이트 구동회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 적어도 하나의 리페어링 스테이지는 동일한 간격을 유지하며 배치되는, 게이트 구동회로.
  11. 제1항에 있어서,
    상기 복수의 리페어 라인 각각의 길이와 상기 적어도 하나의 리페어링 스테이지의 개수는 반비례 관계에 있는, 게이트 구동회로.
  12. 종속적으로 연결되는 복수의 드라이빙 스테이지; 상기 복수의 드라이빙 스테이지 사이에 배치되는 적어도 하나의 리페어링 스테이지; 및 상기 적어도 하나의 리페어링 스테이지에 연결되고, 상기 복수의 드라이빙 스테이지에 연결되는 복수의 라인과 중첩되는 복수의 리페어 라인을 포함하는 게이트 구동회로의 수리 방법에 있어서,
    상기 복수의 드라이빙 스테이지 중 불량 드라이빙 스테이지를 검출하는 불량 드라이빙 스테이지 검출 단계,
    상기 불량 드라이빙 스테이지의 입력단과 출력단을 컷팅하는 불량 드라이빙 스테이지 컷팅(cutting) 단계 및
    상기 리페어 라인과 상기 복수의 드라이빙 스테이지에 연결되는 복수의 라인을 용접하는 리페어 라인 용접(welding) 단계를 포함하고,
    상기 불량 드라이빙 스테이지 컷팅(cutting) 단계는, 상기 불량 드라이빙 스테이지의 Q 노드 및 QB 노드를 컷팅하며,
    상기 리페어 라인 용접(welding) 단계는, 상기 리페어 라인을 상기 컷팅된 Q 노드의 중첩 부분 및 QB 노드의 중첩 부분에서 각각 용접하는, 게이트 구동회로의 수리 방법.
  13. 제12항에 있어서,
    상기 불량 드라이빙 스테이지 컷팅(cutting) 단계는,
    상기 불량 드라이빙 스테이지에 연결된 게이트 라인 및 캐리 라인을 컷팅하는, 게이트 구동회로의 수리 방법.
  14. 제13항에 있어서,
    상기 리페어 라인 용접(welding) 단계는,
    상기 리페어 라인을 상기 컷팅된 게이트 라인의 중첩 부분 및 상기 컷팅된 캐리 라인의 중첩 부분에서 각각 용접하는, 게이트 구동회로의 수리 방법.
  15. 제12항에 있어서,
    상기 불량 드라이빙 스테이지 컷팅(cutting) 단계는,
    상기 불량 드라이빙 스테이지에 연결된 저전위전압 공급 라인, 고전위전압 공급 라인, 캐리 클럭신호 라인, 게이트 클럭신호 라인 및 게이트 스타트 신호 라인을 컷팅하는, 게이트 구동회로의 수리 방법.
  16. 제15항에 있어서,
    상기 리페어 라인 용접(welding) 단계는,
    상기 리페어 라인을 상기 컷팅된 저전위전압 공급 라인의 중첩 부분 및 상기 컷팅된 고전위전압 공급 라인의 중첩 부분에서 각각 용접하고,
    상기 리페어 라인을 상기 컷팅된 캐리 클럭신호 라인의 중첩 부분 및 상기 컷팅된 게이트 클럭신호 라인의 중첩 부분에서 각각 용접하고,
    상기 리페어 라인을 상기 컷팅된 게이트 스타트 신호 라인의 중첩 부분에서 용접하는, 게이트 구동회로의 수리 방법.
  17. 삭제
  18. 삭제
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200145882A (ko) * 2019-06-19 2020-12-31 삼성디스플레이 주식회사 표시 장치
CN112382226B (zh) * 2020-11-27 2022-04-26 Tcl华星光电技术有限公司 数据驱动芯片以及显示装置
WO2023028822A1 (en) * 2021-08-31 2023-03-09 Boe Technology Group Co., Ltd. Method of repairing gate-on-array circuit, gate-on-array circuit, and display apparatus
US11694631B2 (en) 2021-09-03 2023-07-04 Lg Display Co., Ltd. Gate driving circuit having a repair circuit and display device including the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011033846A (ja) * 2009-08-01 2011-02-17 Videocon Global Ltd 液晶表示装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050110222A (ko) * 2004-05-18 2005-11-23 삼성전자주식회사 수리 수단을 가지는 표시 장치
JP5154033B2 (ja) * 2005-06-07 2013-02-27 三星電子株式会社 表示装置
KR20070052501A (ko) 2005-11-17 2007-05-22 엘지.필립스 엘시디 주식회사 게이트 구동회로와 그 리페어 방법 및 이를 이용한액정표시장치
KR101157940B1 (ko) * 2005-12-08 2012-06-25 엘지디스플레이 주식회사 게이트 구동회로 및 이의 리페어방법
KR20070076293A (ko) * 2006-01-18 2007-07-24 삼성전자주식회사 액정 표시 장치 및 그의 복구 방법
US8174477B2 (en) 2006-03-17 2012-05-08 Lg Display Co., Ltd. Gate driver and repairing method thereof
KR101205769B1 (ko) 2006-11-03 2012-11-28 엘지디스플레이 주식회사 액정표시장치와 그 게이트구동회로
KR101303736B1 (ko) 2008-07-07 2013-09-04 엘지디스플레이 주식회사 액정표시장치용 게이트드라이버
KR101861609B1 (ko) 2011-12-19 2018-05-29 엘지디스플레이 주식회사 게이트 드라이버를 포함하는 영상표시장치 및 게이트 드라이버의 리페어 방법
CN202736457U (zh) 2012-06-18 2013-02-13 北京京东方光电科技有限公司 一种阵列基板栅极驱动电路及液晶显示器
CN103198782B (zh) * 2013-03-07 2016-02-10 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及其修复方法和显示装置
CN104766581B (zh) * 2015-04-27 2017-05-31 深圳市华星光电技术有限公司 Goa电路修复方法
KR102316561B1 (ko) * 2015-07-31 2021-10-25 엘지디스플레이 주식회사 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치
CN106328038B (zh) * 2016-10-31 2019-04-02 京东方科技集团股份有限公司 一种栅极驱动电路、其修复方法及显示装置
CN106803414A (zh) 2017-03-07 2017-06-06 深圳市华星光电技术有限公司 一种goa电路和显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011033846A (ja) * 2009-08-01 2011-02-17 Videocon Global Ltd 液晶表示装置及びその製造方法

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