KR20240011655A

KR20240011655A - 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치

Info

Publication number: KR20240011655A
Application number: KR1020237014456A
Authority: KR
Inventors: 룽 한; 광량 상; 리빈 류
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date: 2021-05-27
Filing date: 2021-05-27
Publication date: 2024-01-26
Also published as: WO2022246756A1; EP4207176A1; EP4207176A4; US20240144885A1; CN115699154A

Abstract

디스플레이 기판에 있어서, 디스플레이 영역과 비디스플레이 영역을 포함한다. 비디스플레이 영역에는 게이트 구동 회로가 설치되어 있으며, 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함하며, 시프트 레지스터 유닛은 적어도 하나의 전원선과 연결된다. 시프트 레지스터 유닛은 제1 출력 회로와 제2 출력 회로를 포함한다. 제1 출력 회로는 제1 그룹 클럭 신호선과 연결되고, 제2 출력 회로는 제1그룹 클럭 신호선과 제2 그룹 클럭 신호선과 연결된다. 제1 방향에서 제1 그룹 클럭 신호선과 적어도 하나의 전원선이 제1 출력 회로와 제2 출력 회로 사이에 위치하며, 제2 그룹 클럭 신호선은 제2 출력 회로의 제1 그룹 클럭 신호선으로부터 떨어진 한쪽에 위치한다.

Description

디스플레이 기판 및 이의 제조 방법, 디스플레이 장치

본 명세서는 디스플레이 기술 분야에 관한 것이지만 이에 제한되지 않으며, 특히 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치에 관한 것이다.

유기 발광 다이오드(Organic Light Emitting Diode, OLED로 약칭)와 양자점 발광 다이오드(Quantum-dot Light Emitting Diode, QLED로 약칭)는 자발광 디스플레이 부품으로 자체 발광, 광시야각, 높은 콘트라스트, 낮은 전력 소모, 매우 높은 반응 속도, 가볍고 얇으며 휘어질 수 있고 비용이 적게 드는 등의 장점을 가지고 있다. 디스플레이 기술이 계속 발전함에 따라 OLED나 QLED를 발광 부품으로 하여 박막 트랜지스터(Thin Film Transistor, TFT로 약칭)로 신호 제어를 수행하는 플렉시블 디스플레이 장치(Flexible Display)가 현재 디스플레이 분야의 주류 제품이 되었다.

아래는 본 공개된 주제에 대한 요약이다. 본 요약은 청구범위의 보호 범위를 제한하기 위한 것이 아니다.

본 공개의 실시예는 디스플레이 기판 및 이의 제조 방법, 디스플레이 장치를 제공한다.

한편으로, 본 공개의 실시예는 디스플레이 기판을 제공하며, 디스플레이 영역과 비디스플레이 영역을 포함한다. 상기 비디스플레이 영역에는 게이트 구동 회로가 설치되어 있다. 상기 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함하며; 상기 시프트 레지스터 유닛은 적어도 하나의 전원선과 연결된다. 상기 시프트 레지스터 유닛은 제1 출력 회로와 제2 출력 회로를 포함한다. 상기 제1 출력 회로는 제1 그룹 클럭 신호선과 연결되며, 상기 제2 출력 회로는 제1 그룹 클럭 신호선과 제2 그룹 클럭 신호선과 연결된다. 제1 방향에서 상기 제1 그룹 클럭 신호선과 적어도 하나의 전원선은 제1 출력 회로와 제2 출력 회로 사이에 위치하며, 상기 제2 그룹 클럭 신호선은 상기 제2 출력 회로의 상기 제1 그룹 클럭 신호선으로부터 떨어진 한쪽에 위치한다.

일부 예시적 실시예에서, 상기 적어도 하나의 전원선은 제1 전원선과 제2 전원선을 포함한다. 상기 제1 전원선은 제1 출력 회로와 연결되고, 상기 제2 전원선은 제2 출력 회로와 연결된다. 상기 제1 방향에서, 상기 제1 전원선은 상기 제1 출력 회로와 제1 그룹 클럭 신호선 사이에 위치하며, 상기 제2 전원선은 상기 제1 그룹 클럭 신호선과 제2 출력 회로 사이에 위치한다.

일부 예시적 실시예에서, 상기 비디스플레이 영역에는 또한 제3 전원선과 제4 전원선이 설치되어 있다. 상기 제3 전원선은 제2 출력 회로와 연결되고, 상기 제4 전원선은 제1 출력 회로와 연결된다. 상기 제1 방향에서, 상기 제4 전원선은 상기 제1 출력 회로의 제1 전원선으로부터 떨어진 한쪽에 위치하며, 상기 제3 전원선은 상기 제2 전원선과 제2 그룹 클럭 신호선 사이에 위치한다.

일부 예시적 실시예에서, 상기 비디스플레이 영역에는 또한 초기 신호선이 설치되어 있다. 상기 제1 방향에서 상기 초기 신호선은 상기 제4 전원선의 상기 제1 출력 회로로부터 떨어진 한쪽에 위치한다.

일부 예시적 실시 방식에서, 상기 제1 출력 회로는 제1 노드 제어 서브 회로, 제2 노드 제어 서브 회로 및 제1 출력 서브 회로를 포함한다. 상기 제1 노드 제어 서브 회로는 입력단, 제1 출력단, 제1 클럭단, 제2 클럭단, 제3 클럭단, 제1 전원단, 제2 전원단, 제1 노드 및 제2 노드와 연결되어, 제1 클럭단, 제3 클럭단 및 입력단의 제어 하에서 제1 노드와 제2 노드의 전위를 제어하도록 구성된다. 상기 제2 노드 제어 서브 회로는, 제1 노드, 제2 노드, 제2 전원단 및 제1 출력단과 연결되어, 제1 노드와 제2 노드의 전위를 유지하도록 구성된다. 상기 제1 출력 서브 회로는, 제1 노드, 제2 노드, 제2 클럭단, 제2 전원단 및 제1 출력단과 연결되어, 제1 노드와 제2 노드의 제어 하에서 제1 출력단이 제1 출력 신호를 출력하도록 제어하도록 구성된다. 상기 제2 노드 제어 서브 회로, 제1 출력 서브 회로 및 제1 노드 제어 서브 회로는 제1 방향으로 순차적으로 배치된다.

일부 예시적 실시 방식에서, 상기 제1 노드 제어 서브 회로는 제1 제어 트랜지스터, 제2 제어 트랜지스터, 제3 제어 트랜지스터, 제4 제어 트랜지스터, 제5 제어 트랜지스터, 제6 제어 트랜지스터, 제7 제어 트랜지스터, 제8 제어 트랜지스터를 포함한다. 상기 제1 제어 트랜지스터의 제어극은 제1 클럭단과 연결되고, 제1 극은 입력단과 연결되며, 제2 극은 제4 노드와 연결된다. 상기 제2 제어 트랜지스터의 제어극은 제1 클럭단과 연결되고, 제1 극은 제4 노드와 연결되며, 제2 극은 제1 노드와 연결된다. 상기 제3 제어 트랜지스터의 제어극은 제3 클럭단과 연결되고, 제1 극은 제1 전원단과 연결되며, 제2 극은 제2 노드와 연결된다. 상기 제4 제어 트랜지스터의 제어극은 제2 노드와 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제3 노드와 연결된다. 상기 제5 제어 트랜지스터의 제어극은 제2 노드와 연결되고, 제1 극은 제3 노드와 연결되며, 제2 극은 제1 노드와 연결된다. 상기 제6 제어 트랜지스터의 제어극은 제1 노드와 연결되고, 제1 극은 제1 전원단과 연결되며, 제2 극은 제3 노드와 연결된다. 상기 제7 제어 트랜지스터의 제어극은 입력단과 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제2 노드와 연결된다. 상기 제8 제어 트랜지스터의 제어극은 제1 출력단과 연결되고, 제1 극은 제2 클럭단과 연결되며, 제2 극은 제4 노드와 연결된다. 상기 제2 노드 제어 서브 회로는 제1 커패시터와 제2 커패시터를 포함한다. 상기 제1 커패시터의 제1 전극은 제1 노드와 연결되고, 제2 전극은 제1 출력단과 연결된다. 상기 제2 커패시터의 제1 전극은 제2 노드와 연결되고, 제2 전극은 제2 전원단과 연결된다. 상기 제1 출력 서브 회로는 제1 출력 트랜지스터와 제2 출력 트랜지스터를 포함한다. 상기 제1 출력 트랜지스터의 제어극은 제1 노드와 연결되고, 제1 극은 제2 클럭단과 연결되며, 제2 극은 제1 출력단과 연결된다. 상기 제2 출력 트랜지스터의 제어극은 제2 노드와 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제1 출력단과 연결된다.

일부 예시적 실시 방식에서, 상기 제1 커패시터와 제1 출력 트랜지스터는 상기 제1 방향에서 인접하고, 상기 제2 커패시터와 제2 출력 트랜지스터는 상기 제1 방향에서 인접한다. 상기 제1 커패시터와 제2 커패시터는 제2 방향에서 인접하고, 상기 제1 출력 트랜지스터와 제2 출력 트랜지스터는 상기 제2 방향에서 인접한다. 상기 제2 방향은 제1 방향과 교차한다.

일부 예시적 실시 방식에서, 상기 제1제어 트랜지스터, 제2 제어 트랜지스터 및 제8 제어 트랜지스터의 능동층은 일체형 구조이고, 상기 제4 제어 트랜지스터와 제5 제어 트랜지스터의 능동층은 일체형 구조이며; 상기 제1 출력 트랜지스터와 제2 출력 트랜지스터의 능동층은 일체형 구조이다.

일부 예시적 실시 방식에서, 상기 제1 방향에서 상기 제6 제어 트랜지스터의 능동층은 제5 제어 트랜지스터의 능동층과 제2 제어 트랜지스터의 능동층 사이에 위치하며, 상기 제7제어 트랜지스터의 능동층은 제4 제어 트랜지스터의 능동층과 제3 제어 트랜지스터의 능동층 사이에 위치한다.

일부 예시적 실시 방식에서, 상기 제2 출력 회로는 잡음 제거 제어 서브 회로, 제2 출력 서브 회로 및 제3 출력 서브 회로를 포함한다. 상기 잡음 제거 제어 서브 회로는, 제1 출력단, 제1 클럭단, 제3 클럭단, 제1 전원단, 제2 전원단 및 제1 잡음 제거 제어 노드와 연결되어, 제3 클럭 신호단의 제어 하에서, 제1 전원단의 전하를 제1 잡음 제거 제어 노드로 정류하여 제1 잡음 제거 제어 노드가 제2 출력 서브 회로를 온시키는 전압으로 유지하도록 하고, 및 제1 출력단의 제어 하에서, 제2 전원단의 신호를 제1 잡음 제거 제어 노드로 전송하여 제1 잡음 제거 제어 노드가 제2 출력 서브 회로를 오프시키는 전압으로 유지하도록 구성된다. 상기 제2 출력 서브 회로는, 제1 잡음 제거 제어 노드, 제2 출력단 및 제1 전원단과 연결되어, 제1 잡음 제거 제어 노드의 제어 하에서 제1 전원단의 신호를 제2출력단으로 전송하도록 구성된다. 상기 제3 출력 서브 회로는, 제1 노드, 제4 클럭단 및 제2 출력단과 연결되어, 제1 노드의 제어 하에서 제4 클럭단의 신호를 제2 출력단으로 전송하도록 구성된다. 제2 방향에서 상기 제2 출력 서브 회로와 제3 출력 서브 회로가 인접한다. 상기 제1 방향에서, 상기 잡음 제거 제어 서브 회로는 제1 그룹 클럭 신호선과 제2 출력 서브 회로 사이에 위치한다. 상기 제2 방향은 제1 방향과 교차한다.

일부 예시적 실시 방식에서, 상기 잡음 제거 제어 서브 회로는 제1 잡음 제거 제어 트랜지스터, 제2 잡음 제거 제어 트랜지스터, 제3 잡음 제거 제어 트랜지스터, 제4 잡음 제거 제어 트랜지스터, 제3 커패시터 및 제4 커패시터를 포함한다. 상기 제1 잡음 제거 제어 트랜지스터의 제어극은 제1 출력단과 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제2 잡음 제거 제어 노드와 연결된다. 상기 제2 잡음 제거 제어 트랜지스터의 제어극은 제3 클럭단과 연결되고, 제1 극은 제1 전원단과 연결되며, 제2 극은 제2 잡음 제거 제어 노드와 연결된다. 상기 제3 잡음 제거 제어 트랜지스터의 제어극과 제1 극은 제2 잡음 제거 제어 노드와 연결되며, 제2 극은 제1 잡음 제거 제어 노드와 연결된다. 상기 제4 잡음 제거 제어 트랜지스터의 제어극은 제1 출력단과 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제1 잡음 제거 제어 노드와 연결된다. 상기 제3 커패시터의 제1 전극은 제2 잡음 제거 제어 노드와 연결되고, 제2 전극은 제1 클럭단과 연결된다. 상기 제4 커패시터의 제1 전극은 제1 잡음 제거 제어 노드와 연결되고, 제2 전극은 제1 전원단과 연결된다. 상기 제2 출력 서브 회로는 제3 출력 트랜지스터를 포함한다. 상기 제3 출력 트랜지스터의 제어극은 제1 잡음 제거 제어 노드와 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제2 출력단과 연결된다. 상기 제3 출력 서브 회로는 제4 출력 트랜지스터를 포함한다. 상기 제4 출력 트랜지스터의 제어극은 제1 노드와 연결되고, 제1 극은 제4 클럭단과 연결되며, 제2 극은 제2 출력단과 연결된다.

일부 예시적 실시 방식에서, 상기 제3 출력 트랜지스터와 제4 출력 트랜지스터는 제2 방향에서 인접하고, 상기 제1 잡음 제거 제어 트랜지스터와 제2 잡음 제거 제어 트랜지스터는 제2 방향에서 인접한다. 상기 제1 방향에서, 상기 제3 커패시터는 상기 제2 잡음 제거 제어 트랜지스터와 제3 잡음 제거 제어 트랜지스터 사이에 위치하며, 상기 제4 잡음 제거 제어 트랜지스터는 제1 잡음 제거 제어 트랜지스터와 제4 커패시터 사이에 위치한다.

일부 예시적 실시 방식에서, 상기 제1 잡음 제거 제어 트랜지스터와 제2 잡음 제거 제어 트랜지스터의 능동층은 일체형 구조이고, 상기 제3 출력 트랜지스터와 제4 출력 트랜지스터의 능동층은 일체형 구조이다.

일부 예시적 실시 방식에서, 상기 제1 그룹 클럭 신호선은 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선을 포함하며; 상기 제2 그룹 클럭 신호선은 제4 클럭 신호선과 제5 클럭 신호선을 포함한다. 상기 제1 클럭 신호선이 제공하는 제1 클럭 신호, 제2 클럭 신호선이 제공하는 제2 클럭 신호, 제3 클럭 신호선이 제공하는 제3 클럭 신호의 듀티 비율은 동일하고, 상기 제4 클럭 신호선이 제공하는 제4 클럭 신호와 제5 클럭 신호선이 제공하는 제5 클럭 신호의 듀티 비율은 동일하며, 또한 상기 제4 클럭 신호의 듀티 비율은 제1 클럭 신호의 듀티 비율보다 작다. 상기 제2 클럭 신호는 제1 클럭 신호보다 설정 시간 지연되고, 상기 제3 클럭 신호는 제2 클럭 신호보다 설정 시간 지연되어, 상기 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호가 동시에 제1 전압으로 되지 않도록 하며; 상기 제4 클럭 신호와 제5 클럭 신호가 동시에 제2 전압으로 되지 않도록 하며; 상기 제1 전압은 제2 전압과 다르다.

일부 예시적 실시 방식에서, 상기 제1 방향에서 상기 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선은 제1 출력 회로로부터 떨어진 방향으로 순차적으로 배치되고, 상기 제4 클럭 신호선과 제5 클럭 신호선은 제2 출력 회로로부터 떨어진 방향으로 순차적으로 배치된다.

일부 예시적 실시 방식에서, 임의의 하나의 레벨 시프트 레지스터 유닛의 제1 출력 회로는 상기 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선과 연결되며, 제2 출력 회로는 상기 제1 그룹 클럭 신호선 중의 두 개의 클럭 신호선 및 상기 제2 그룹 클럭 신호선 중의 하나의 클럭 신호선과 연결된다.

일부 예시적 실시 방식에서, 제6n+1 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선과 연결되고, 제2 클럭단은 제2 클럭 신호선과 연결되며, 제3 클럭단은 제3 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결된다. 제6n+2 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선과 연결되고, 제2 클럭단은 제3 클럭 신호선과 연결되며, 제3 클럭단은 제1 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결된다. 제6n+3 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선과 연결되고, 제2 클럭단은 제1 클럭 신호선과 연결되며, 제3 클럭단은 제2 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결된다. 제6n+4 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선과 연결되고, 제2 클럭단은 제2 클럭 신호선과 연결되며, 제3 클럭단은 제3 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결된다. 제6n+5 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선과 연결되고, 제2 클럭단은 제3 클럭 신호선과 연결되며, 제3 클럭단은 제1 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결된다. 제6n+6 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선과 연결되고, 제2 클럭단은 제1 클럭 신호선과 연결되며, 제3 클럭단은 제2 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결된다. 여기에서, n은 자연수이다.

일부 예시적 실시 방식에서, 제2k-1 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+1 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제1 레벨 시프트 레지스터 유닛의 입력단은 제1 초기 신호선과 연결된다. 제2k 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+2 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제2 레벨 시프트 레지스터 유닛의 입력단은 제2 초기 신호선과 연결되며, K는 양의 정수이다. 상기 제1 그룹 클럭 신호선은 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선을 포함하고, 상기 제2 그룹 클럭 신호선은 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선을 포함한다. 제2k-1 레벨 시프트 레지스터 유닛은 제1 패킷 클럭 신호선 및 제3 패킷 클럭 신호선과 연결되고, 제2k 레벨 시프트 레지스터 유닛은 제2 패킷 클럭 신호선 및 제4 패킷 클럭 신호선과 연결된다.

일부 예시적 실시 방식에서, 상기 제1 방향에서, 상기 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선은 간격 배치되고, 상기 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선은 간격 배치된다.

일부 예시적 실시 방식에서, 디스플레이 기판에 수직인 방향에서 상기 디스플레이 기판의 비디스플레이 영역은 기질 기판 및 기질 기판에 설치된 제1 반도체층, 제1 전도층, 제2 전도층, 제3 전도층 및 제4 전도층을 포함한다. 상기 제 1 반도체층은 적어도 상기 시프트 레지스터 유닛의 다수의 트랜지스터의 능동층을 포함한다. 상기 제1 전도층은 적어도 상기 시프트 레지스터 유닛의 다수의 트랜지스터의 제어극 및 다수의 커패시터의 제1 전극을 포함한다. 상기 제2 전도층은 적어도 상기 시프트 레지스터 유닛의 다수의 커패시터의 제2 전극을 포함한다. 상기 제3 전도층은 적어도 상기 시프트 레지스터 유닛의 다수의 트랜지스터의 제1 극과 제2 극, 제1 그룹 클럭 신호선, 제2 그룹 클럭 신호선 및 다수의 전원선을 포함한다. 상기 제4 전도층은 적어도 제1 노드와 제2 출력 회로를 연결하는 제3 출력 서브 회로의 연결 전극을 포함한다.

다른 한편으로, 본 공개의 실시예는 디스플레이 장치를 제공하며, 상술한 디스플레이 기판을 포함한다.

다른 한편으로, 본 공개의 실시예는 디스플레이 기판의 제조 방법을 제공하며, 상술한 디스플레이 기판을 제조하는 데 이용되며, 상기 제조 방법에서는 기질 기판을 제공하며; 비디스플레이 영역에서 게이트 구동 회로를 형성하는 것이 포함된다. 상기 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함한다. 상기 시프트 레지스터 유닛은 적어도 하나의 전원선과 연결된다. 상기 시프트 레지스터 유닛은 제1 출력 회로와 제2 출력 회로를 포함하며; 상기 제1 출력 회로는 제1 그룹 클럭 신호선과 연결되고, 상기 제2 출력 회로는 제1 그룹 클럭 신호선 및 제2 그룹 클럭 신호선과 연결된다. 제1 방향에서, 제1 그룹 클럭 신호선과 적어도 하나의 전원선은 제1 출력 회로와 제2 출력 회로 사이에 위치하고, 제2 그룹 클럭 신호선은 제2 출력 회로의 제1 그룹 클럭 신호선으로부터 떨어진 한쪽에 위치한다.

도면과 상세한 설명을 읽고 이해한 후에 기타 방면을 이해할 수 있다.

도면은 본 공개에 대한 기술 방안의 진일보의 이해를 돕기 위한 것으로, 본 공개의 일부에 속하며, 본 공개의 실시예와 같이 본 출원의 기술 방안을 설명하기 위한 것으로서, 본 공개의 기술 방안에 대하여 제한하는 것이 아니다. 첨부된 도면의 하나 또는 다수의 부품의 모양과 크기는 실제 비율을 반영하지 않으며, 본 공개의 내용을 설명하기 위한 목적일 뿐이다.
도1은 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 구조 도면이다.
도2는 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 등가 회로도이다.
도3은 도2에 도시된 시프트 레지스터 유닛의 작동 타임 순서도이다.
도4는 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 캐스케이드 도면이다.
도5는 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 조감도이다.
도6은 도5의 Q-Q 방향의 로컬 단면도이다.
도7a는 본 공개의 적어도 하나의 실시예의 제1 반도체층을 형성한 후의 시프트 레지스터 유닛의 조감도이다.
도7b는 본 공개의 적어도 하나의 실시예의 제1 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다.
도7c는 본 공개의 적어도 하나의 실시예의 제2 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다.
도7d는 본 공개의 적어도 하나의 실시예의 제4 절연층을 형성한 후의 시프트 레지스터 유닛의 조감도이다.
도7e는 본 공개의 적어도 하나의 실시예의 제3 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다.
도7f는 본 공개의 적어도 하나의 실시예의 제4 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다.
도8은 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 다른 일 캐스케이드 도면이다.
도9는 본 공개의 적어도 하나의 실시예의 클럭 신호의 타임 순서 도면이다.
도10은 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 다른 일 조감도이다.
도11a는 본 공개의 적어도 하나의 실시예의 제1 반도체층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다.
도11b는 본 공개의 적어도 하나의 실시예의 제1 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다.
도11c는 본 공개의 적어도 하나의 실시예의 제2 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다.
도11d는 본 공개의 적어도 하나의 실시예의 제3 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다.
도11e는 본 공개의 적어도 하나의 실시예의 제4 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다.^
도12는 본 공개의 적어도 하나의 실시예의 디스플레이 장치의 도면이다.

아래는 도면을 결합시켜 본 공개된 실시예에 대하여 상세한 설명을 수행하도록 한다. 실시 방식은 다수의 다른 형식으로 구현될 수 있다. 기술 분야에 소속된 일반 기술자들은 방식과 내용이 본 공개의 취지와 그 범위를 벗어나지 않는 조건으로 하나 또는 다양한 형식으로 변환될 수 있다는 사실을 쉽게 이해할 수 있다. 따라서 본 공개는 아래의 실시 방식에 기재된 내용에 한정된 것으로 해석되어서는 안 된다. 충돌되지 않는 경우 하에서, 본 공개 중의 실시예 및 실시예 중의 특징은 서로 임의로 조합될 수 있다.

도면에서는 명확성을 위하여 하나 또는 다수의 구성 요소의 크기, 레이어의 두께 또는 영역을 과장하여 나타내기도 한다. 따라서, 본 공개의 한 방식은 반드시 해당 사이즈에 한정된 것은 아니며, 첨부 도면의 하나 또는 다수의 부품의 모양과 크기는 실제 비율을 반영하지 않는다. 또한 도면에는 이상적인 예를 예시적으로 도시하며, 본 공개의 한 방식은 도면에 도시된 형상이나 수치 등에 국한되지 않는다.

본 공개에서의 “제1”, “제2”, “제3” 등의 서수사는 구성 요소의 혼동을 방지하기 위한 것이고, 수량적인 면에서 한정하기 위한 것은 아니다. 본 공개에서의 “다수”는 두개 이상의 수량을 나타낸다.

본 공개에서는 편의성을 위하여 “중간”, “상”, “하”, “앞”, “뒤”, “수직”, “수평”, “꼭대기”, “밑바닥”, “안”, “바깥” 등 방위 또는 위치 관계를 나타내는 문구를 사용하여 도면의 구성 요소의 위치 관계를 참조하는 것은, 단지 본 발명의 설명을 편하게 설명하고 묘사를 단순화하기 위한 것일 뿐, 지칭하는 장치 또는 소자가 반드시 특정한 방위를 가지고 특정한 방위로 구조 및 조작되어야 함을 지시하거나 암시하는 것이 아니므로, 본 공개에 대한 제한으로 해석할 수 없다. 구성 요소의 위치 관계는 각 구성 요소를 기술하는 방향에 따라 적절하게 바뀐다. 따라서, 발명의 설명에서 설명되는 문구에 국한하지 않고 경우에 따라 적절히 바꿀 수 있다.

본 공개에서 별도의 명확한 규정과 한정이 없는 한 용어의 “설치”, “연결”은 넓은 의미로 이해하여야 한다. 예를 들어, 고정 연결, 또는 분리 가능한 연결, 또는 일체적 연결 등이 될 수 있으며; 기계적 연결이나 전기적 연결이 될 수 있으며; 직접 연결, 또는 미들웨어를 통한 간접 연결 또는 두 요소 내부의 연결일 수 있다. 본 분야의 기술자들에게, 상황에 따라 상술한 용어가 본 공개에서의 가지는 의미를 이해할 수 있다. 여기에서 “전기적 연결”은 구성 요소들이 어떤 전기적 작용을 가진 소자를 통하여 연결된 경우를 포함한다. “어떤 전기적 작용을 가진 소자”는 연결된 구성 요소 간의 전기적 신호의 전송이 가능하기만 하면 그에 대한 특별한 제한이 없다. “어떤 전기적 작용을 가진 소자”의 예로는 전극과 배선을 포함할 뿐만 아니라 또한 트랜지스터 등의 스위치 소자, 저항기, 인덕터, 커패시터, 기타 하나 또는 다수 기능을 가진 소자 등을 포함한다.

본 공개에서, 트랜지스터는 적어도 게이트 전극(게이트), 드레인 전극 및 소스 전극이라는 세 개의 단자를 포함하는 소자를 말한다. 트랜지스터는 드레인 전극(드레인 전극 단자, 드레인 영역 또는 드레인극)과 소스 전극(소스 전극 단자, 소스 영역 또는 소스극) 사이에 채널 영역을 가지며, 또한 전류가 드레인 전극, 채널 영역 및 소스 전극을 흐를 수 있다. 본 공개에서 채널 영역은 전류가 주로 흐르는 영역을 가리킨다.

본 공개에서, 트랜지스터의 게이트 전극을 제외한 두극을 구분하기 위하여 그 중 하나의 전극을 제1극, 다른 하나의 전극을 제2극이라고 하며, 제1극은 소스 전극 또는 드레인 전극이 되고, 제2극은 드레인 전극 또는 소스 전극이 될 수 있으며, 또한 트랜지스터의 게이트 전극을 제어극이라고 한다. 극성이 반대인 트랜지스터를 사용하는 상황이나 또는 회로 작업 중의 전류 방향이 변하는 경우 등에서는 “소스 전극” 및 “드레인 전극”의 기능이 서로 바뀌기도 한다. 따라서 본 공개에서 “소스 전극”과 “드레인 전극”을 서로 바뀔 수 있다.

본 공개에서 “평행”이란 두 직선이 이루는 각도는 -10°이상이고 10°이하인 상태를 의미하므로, 해당 각도는 -5°이상이고 5°이하인 상태도 포함할 수 있다. 또한, “수직”이란 두 직선이 이루는 각도는 80°이상이고 100°이하인 상태를 의미하므로, 85°이상이고 95°이하인 각도의 상태를 포함할 수 있다.

본 공개에서는 “막”과 “층”을 서로 바꿀 수 있다. 예를 들어, “전도층”을 “전도막”으로 바꿀 수 있는 경우도 있다. 이와 마찬가지로 “절연막”을 “절연층”으로 바꾸는 경우도 있다.

본 공개에서의 “약”, "대체"는 한계를 엄격히 한정하지 않고 공정과 측정의 오차 범위 내의 상황을 허용하는 것을 말한다.

본 공개의 실시예는 디스플레이 기판을 제공하며, 디스플레이 영역과 비디스플레이 영역을 포함한다. 비디스플레이 영역에는 게이트 구동 회로가 설치되어 있다. 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함하며; 시프트 레지스터 유닛은 적어도 하나의 전원선과 연결된다. 시프트 레지스터 유닛은 제1 출력 회로와 제2 출력 회로를 포함하며; 제1 출력 회로는 제1 그룹 클럭 신호선과 연결되고, 제2 출력 회로는 제1 그룹 클럭 신호선 및 제2 그룹 클럭 신호선과 연결된다. 제1 방향에서, 제1 그룹 클럭 신호선과 적어도 하나의 전원선은 제1 출력 회로와 제2 출력 회로 사이에 위치하고, 제2 그룹 클럭 신호선은 제2 출력 회로의 제1 그룹 클럭 신호선으로부터 떨어진 한쪽에 위치한다.

본 실시예가 제공하는 디스플레이 기판은 제1 출력 회로와 제2 출력 회로가 제1 그룹 클럭 신호선을 공유하도록 설치하고, 전원선과 공유되는 제1 그룹 클럭 신호선을 제1 출력 회로와 제2 출력 회로 사이에 설치함으로써 배선 공간을 절약할 수 있어, 좁은 프레임 디자인의 디스플레이 기판을 구현하는 데 유리하다.

일부 예시적 실시 방식에서, 제1 출력 회로와 제2 출력 회로의 출력 신호의 위상이 반대이다.

일부 예시적 실시 방식에서, 적어도 하나의 전원선은 제1 전원선과 제2 전원선을 포함하며, 제1 전원선은 제1 출력 회로와 연결되고, 제2 전원선은 제2 출력 회로와 연결된다. 제1 방향에서, 제1 전원선은 제1 출력 회로와 제1 그룹 클럭 신호선 사이에 위치하고, 제2 전원선은 제1 그룹 클럭 신호선과 제2 출력 회로 사이에 위치한다. 일부 예시에서, 제1 전원선은 낮은 레벨 신호를 지속적으로 제공하고 제2 전원선은 높은 레벨 신호를 지속적으로 제공한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 비디스플레이 영역에는 또한 제3 전원선과 제4 전원선이 설치되어 있다. 제3 전원선은 제2 출력 회로와 연결되고, 제4 전원선은 제1 출력 회로와 연결된다. 제1 방향에서, 제4 전원선은 제1 출력 회로의 제1 전원선으로부터 떨어진 한쪽에 위치하며, 제3 전원선은 제2 전원선과 제2 그룹 클럭 신호선 사이에 위치한다. 일부 예시에서, 제3 전원선은 낮은 레벨 신호를 지속적으로 제공하고 제4 전원선은 높은 레벨 신호를 지속적으로 제공한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 비디스플레이 영역에는 또한 초기 신호선이 설치되어 있다. 제1 방향에서, 초기 신호선은 제4 전원선의 제1 출력 회로로부터 떨어진 한쪽에 위치한다. 일부 예시에서, 제1 레벨 시프트 레지스터 유닛의 입력단은 초기 신호선과 연결된다. 일부 예시에서, 초기 신호선은 제1 초기 신호선과 제2 초기 신호선을 포함하며, 제1 초기 신호선은 제1 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제2 초기 신호선은 제2 레벨 시프트 레지스터 유닛의 입력단과 연결된다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제1 출력 회로는 제1 노드 제어 서브 회로, 제2 노드 제어 서브 회로 및 제1 출력 서브 회로를 포함한다. 제1 노드 제어 서브 회로는 입력단, 제1 출력단, 제1 클럭단, 제2 클럭단, 제3 클럭단, 제1 전원단, 제2 전원단, 제1 노드 및 제2 노드와 연결되어, 제1 클럭단, 제3 클럭단 및 입력단의 제어 하에서 제1 노드와 제2 노드의 전위를 제어하도록 구성된다. 제2 노드 제어 서브 회로는, 제1 노드, 제2 노드, 제2 전원단 및 제1 출력단과 연결되어, 제1 노드와 제2 노드의 전위를 유지하도록 구성된다. 제1 출력 서브 회로는, 제1 노드, 제2 노드, 제2 클럭단, 제2 전원단 및 제1 출력단과 연결되어, 제1 노드와 제2 노드의 제어 하에서 제1 출력단이 제1 출력 신호를 출력하도록 제어하도록 구성된다. 제2 노드 제어 서브 회로, 제1 출력 서브 회로 및 제1 노드 제어 서브 회로는 제1 방향으로 순차적으로 배치된다. 일부 예시에서, 제1 전원단은 낮은 레벨 신호를 지속적으로 제공하고 제2 전원단은 높은 레벨 신호를 지속적으로 제공한다. 본 실시예의 회로 배치는 배선 공간을 절약할 수 있다.

일부 예시적 실시 방식에서, 제1 노드 제어 서브 회로는 제1 제어 트랜지스터, 제2 제어 트랜지스터, 제3 제어 트랜지스터, 제4 제어 트랜지스터, 제5 제어 트랜지스터, 제6 제어 트랜지스터, 제7 제어 트랜지스터 및 제8 제어 트랜지스터를 포함한다. 제1 제어 트랜지스터의 제어극은 제1 클럭단과 연결되고, 제1 극은 입력단과 연결되며, 제2 극은 제4 노드와 연결된다. 제2 제어 트랜지스터의 제어극은 제1 클럭단과 연결되고, 제1 극은 제4 노드와 연결되며, 제2 극은 제1 노드와 연결된다. 제3 제어 트랜지스터의 제어극은 제3 클럭단과 연결되고, 제1 극은 제1전원단과 연결되며, 제2 극은 제2 노드와 연결된다. 제4 제어 트랜지스터의 제어극은 제2 노드와 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제3 노드와 연결된다. 제5 제어 트랜지스터의 제어극은 제2 노드와 연결되고, 제1 극은 제3 노드와 연결되며, 제2 극은 제1 노드와 연결된다. 제6 제어 트랜지스터의 제어극은 제1 노드와 연결되고, 제1 극은 제1 전원단과 연결되며, 제2 극은 제3 노드와 연결된다. 제7 제어 트랜지스터의 제어극은 입력단과 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제2 노드와 연결된다. 제8 제어 트랜지스터의 제어극은 제1 출력단과 연결되고, 제1 극은 제2 클럭단과 연결되며, 제2 극은 제4 노드와 연결된다. 제2 노드 제어 서브 회로는 제1 커패시터와 제2 커패시터를 포함한다. 제1 커패시터의 제1 전극은 제1 노드와 연결되고, 제2 전극은 제1 출력단과 연결된다. 제2 커패시터의 제1 전극은 제2 노드와 연결되고, 제2 전극은 제2 전원단과 연결된다. 제1 출력 서브 회로는 제1 출력 트랜지스터와 제2 출력 트랜지스터를 포함한다. 제1 출력 트랜지스터의 제어극은 제1 노드와 연결되고, 제1 극은 제2 클럭단과 연결되며, 제2 극은 제1 출력단과 연결된다. 제2 출력 트랜지스터의 제어극은 제2 노드와 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제1 출력단과 연결된다.

일부 예시적 실시 방식에서, 제1 커패시터와 제1 출력 트랜지스터는 제1 방향에서 인접하고, 제2 커패시터와 제2 출력 트랜지스터는 제1 방향에서 인접하며; 제1 커패시터와 제2 커패시터는 제2 방향에서 인접하고, 제1 출력 트랜지스터와 제2 출력 트랜지스터는 제2 방향에서 인접한다. 제2 방향은 제1 방향과 교차된다. 예를 들어, 제1 방향과 제2 방향은 동일한 평면에 위치하고 서로 수직이다.

일부 예시적 실시 방식에서, 제1제어 트랜지스터, 제2 제어 트랜지스터 및 제8 제어 트랜지스터의 능동층은 일체형 구조이고, 제4 제어 트랜지스터와 제5 제어 트랜지스터의 능동층은 일체형 구조이며, 제1 출력 트랜지스터와 제2 출력 트랜지스터의 능동층은 일체형 구조이다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제1 방향에서 제6 제어 트랜지스터의 능동층은 제5 제어 트랜지스터의 능동층과 제2 제어 트랜지스터의 능동층 사이에 위치하며, 제7제어 트랜지스터의 능동층은 제4 제어 트랜지스터의 능동층과 제3 제어 트랜지스터의 능동층 사이에 위치한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제2 출력 회로는 잡음 제거 제어 서브 회로, 제2 출력 서브 회로 및 제3 출력 서브 회로를 포함한다. 잡음 제거 제어 서브 회로는, 제1 출력단, 제1 클럭단, 제3 클럭단, 제1 전원단, 제2 전원단 및 제1 잡음 제거 제어 노드와 연결되어, 제3 클럭 신호단의 제어 하에서, 제1 전원단의 전하를 제1 잡음 제거 제어 노드로 정류하여 제1 잡음 제거 제어 노드가 제2 출력 서브 회로를 온시키는 전압으로 유지하도록 하고, 및 제1 출력단의 제어 하에서, 제2 전원단의 신호를 제1 잡음 제거 제어 노드로 전송하여 제1 잡음 제거 제어 노드가 제2 출력 서브 회로를 오프시키는 전압으로 유지하도록 구성된다. 제2 출력 서브 회로는, 제1 잡음 제거 제어 노드, 제2 출력단 및 제1 전원단과 연결되어, 제1 잡음 제거 제어 노드의 제어 하에서 제1 전원단의 신호를 제2출력단으로 전송하도록 구성된다. 제3 출력 서브 회로는, 제1 노드, 제4 클럭단 및 제2 출력단과 연결되어, 제1 노드의 제어 하에서 제4 클럭단의 신호를 제2 출력단으로 전송하도록 구성된다. 제2 방향에서, 제2 출력 서브 회로와 제3 출력 서브 회로가 인접하며; 제1 방향에서, 잡음 제거 제어 서브 회로는 제1 그룹 클럭 신호선과 제2 출력 서브 회로 사이에 위치한다. 제2 방향은 제1 방향과 교차한다.

일부 예시적 실시 방식에서, 잡음 제거 제어 서브 회로는 제1 잡음 제거 제어 트랜지스터, 제2 잡음 제거 제어 트랜지스터, 제3 잡음 제거 제어 트랜지스터, 제4 잡음 제거 제어 트랜지스터, 제3 커패시터 및 제4 커패시터를 포함한다. 제1 잡음 제거 제어 트랜지스터의 제어극은 제1 출력단과 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제2 잡음 제거 제어 노드와 연결된다. 제2 잡음 제거 제어 트랜지스터의 제어극은 제3 클럭단과 연결되고, 제1 극은 제1 전원단과 연결되며, 제2 극은 제2 잡음 제거 제어 노드와 연결된다. 제3 잡음 제거 제어 트랜지스터의 제어극과 제1 극은 제2 잡음 제거 제어 노드와 연결되며, 제2 극은 제1 잡음 제거 제어 노드와 연결된다. 제4 잡음 제거 제어 트랜지스터의 제어극은 제1 출력단과 연결되고, 제1 극은 제2 전원단과 연결되며, 제2 극은 제1 잡음 제거 제어 노드와 연결된다. 제3 커패시터의 제1 전극은 제2 잡음 제거 제어 노드와 연결되고, 제2 전극은 제1 클럭단과 연결된다. 제4 커패시터의 제1 전극은 제1 잡음 제거 제어 노드와 연결되고, 제2 전극은 제1 전원단과 연결된다. 제2 출력 서브 회로는 제3 출력 트랜지스터를 포함한다. 제3 출력 트랜지스터의 제어극은 제1 잡음 제거 제어 노드와 연결되고, 제1 극은 제1 전원단과 연결되며, 제2 극은 제2 출력단과 연결된다. 제3 출력 서브 회로는 제4 출력 트랜지스터를 포함한다. 제4 출력 트랜지스터의 제어극은 제1 노드와 연결되고, 제1 극은 제4 클럭단과 연결되며, 제2 극은 제2 출력단과 연결된다.

일부 예시적 실시 방식에서, 제3 출력 트랜지스터와 제4 출력 트랜지스터는 제2 방향에서 인접하고, 제1 잡음 제거 제어 트랜지스터와 제2 잡음 제거 제어 트랜지스터는 제2 방향에서 인접한다. 제1 방향에서, 제3 커패시터는 제2 잡음 제거 제어 트랜지스터와 제3 잡음 제거 제어 트랜지스터 사이에 위치하며, 제4 잡음 제거 제어 트랜지스터는 제1 잡음 제거 제어 트랜지스터와 제4 커패시터 사이에 위치한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제1 잡음 제거 제어 트랜지스터와 제2 잡음 제거 제어 트랜지스터의 능동층은 일체형 구조이고, 제3 출력 트랜지스터와 제4 출력 트랜지스터의 능동층은 일체형 구조이다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제1 그룹 클럭 신호선은 제1 클럭 신호선, 제2 클럭 신호선, 제3 클럭 신호선을 포함한다. 제2 그룹 클럭 신호선은 제4 클럭 신호선과 제5 클럭 신호선을 포함한다. 제1 클럭 신호선이 제공하는 제1 클럭 신호, 제2 클럭 신호선이 제공하는 제2 클럭 신호, 제3 클럭 신호선이 제공하는 제3 클럭 신호의 듀티 비율은 동일하고, 제4 클럭 신호선이 제공하는 제4 클럭 신호와 제5 클럭 신호선이 제공하는 제5 클럭 신호의 듀티 비율은 동일하며, 또한 제4 클럭 신호의 듀티 비율은 제1 클럭 신호의 듀티 비율보다 작다. 제2 클럭 신호는 제1 클럭 신호보다 설정 시간 지연되고, 제3 클럭 신호는 제2 클럭 신호보다 설정 시간 지연되어, 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호가 동시에 제1 전압으로 되지 않도록 한다. 제4 클럭 신호와 제5 클럭 신호가 동시에 제2 전압으로 되지 않는다. 제1 전압은 제2 전압과 다르다. 예를 들어, 제1 전압은 제2 전압보다 작다. 예를 들어, 제1 전압은 낮은 레벨일 수 있고 제2 전압은 높은 레벨일 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제1 방향에서 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선은 제1 출력 회로로부터 떨어진 방향으로 순차적으로 배치되고, 제4 클럭 신호선과 제5 클럭 신호선은 제2 출력 회로로부터 떨어진 방향으로 순차적으로 배치된다. 그러나 본 실시예는 제1 그룹 클럭 신호선의 다수의 클럭 신호선의 배치 순서에 대하여 제한하지 않으며, 제2 그룹 클럭 신호선의 다수의 클럭 신호선의 배치 순서에 대하여 제한하지 않다.

일부 예시적 실시 방식에서, 임의의 하나의 레벨 시프트 레지스터 유닛의 제1 출력 회로는 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선과 연결되고, 제2 출력 회로는 제1 그룹 클럭 신호선 중의 두 개의 클럭 신호선과 제2 그룹 클럭 신호선 중의 하나의 클럭 신호선과 연결된다.

일부 예시적 실시 방식에서, 제6n+1 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선과 연결되고, 제2 클럭단은 제2 클럭 신호선과 연결되며, 제3 클럭단은 제3 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결된다. 제6n+2 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선과 연결되고, 제2 클럭단은 제3 클럭 신호선과 연결되며, 제3 클럭단은 제1 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결된다. 제6n+3 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선과 연결되고, 제2 클럭단은 제1 클럭 신호선과 연결되며, 제3 클럭단은 제2 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결된다. 제6n+4 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선과 연결되고, 제2 클럭단은 제2 클럭 신호선과 연결되며, 제3 클럭단은 제3 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결된다. 제6n+5 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선과 연결되고, 제2 클럭단은 제3 클럭 신호선과 연결되며, 제3 클럭단은 제1 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결된다. 제6n+6 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선과 연결되고, 제2 클럭단은 제1 클럭 신호선과 연결되며, 제3 클럭단은 제2 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결된다. 여기에서, n은 자연수이다. 본 예시에서, 6개의 캐스케이드의 시프트 레지스터 유닛은 하나의 최소 주기 반복 유닛으로서 디스플레이 영역의 6 줄의 서브 픽셀을 구동할 수 있다.

일부 예시적 실시 방식에서, 제2k-1 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+1 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제1 레벨 시프트 레지스터 유닛의 입력단은 제1 초기 신호선과 연결된다. 제2k 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+2 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제2 레벨 시프트 레지스터 유닛의 입력단은 제2 초기 신호선과 연결되며, k는 양의 정수이다. 제1 그룹 클럭 신호선은 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선을 포함하며, 제2 그룹 클럭 신호선은 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선을 포함한다. 제2k-1 레벨 시프트 레지스터 유닛은 제1 패킷 클럭 신호선 및 제3 패킷 클럭 신호선과 연결되고, 제2k 레벨 시프트 레지스터 유닛은 제2 패킷 클럭 신호선 및 제4 패킷 클럭 신호선과 연결된다. 일부 예시에서, 12개의 시프트 레지스터 유닛은 하나의 최소 주기 반복 유닛으로서 디스플레이 영역의 12 줄의 서브 픽셀을 구동할 수 있다.

일부 예시적 실시 방식에서, 제1 방향에서, 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선은 간격 배치되고, 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선은 간격 배치된다. 그러나 본 실시예는 이에 대하여 제한하지 않는다. 예를 들어, 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선은 제1 방향으로 순차적으로 배치되고, 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선은 제1 방향으로 순차적으로 배치된다.

일부 예시적 실시 방식에서, 제1 패킷 클럭 신호선은 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선을 포함하며; 제2 패킷 클럭 신호선은 제6 클럭 신호선, 제7 클럭 신호선 및 제8 클럭 신호선을 포함한다. 제3 패킷 클럭 신호선은 제4 클럭 신호선과 제5 클럭 신호선을 포함하며; 제4 패킷 클럭 신호선은 제9 클럭 신호선과 제10 클럭 신호선을 포함한다. 제1 클럭 신호선이 제공하는 제1 클럭 신호, 제2 클럭 신호선이 제공하는 제2 클럭 신호, 제3 클럭 신호선이 제공하는 제3 클럭 신호, 제6 클럭 신호선이 제공하는 제6 클럭 신호, 제7 클럭 신호선이 제공하는 제7 클럭 신호, 제8 클럭 신호선이 제공하는 제8 클럭 신호의 듀티 비율은 동일하다. 제2 클럭 신호는 제1 클럭 신호보다 제1 설정 시간 지연되고, 제3 클럭 신호는 제2 클럭 신호보다 제1 설정 시간 지연되어, 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호가 동시에 제1 전압으로 되지 않도록 하며; 제7 클럭 신호는 제6 클럭 신호보다 제1 설정 시간 지연되고, 제8 클럭 신호는 제7 클럭 신호보다 제1 설정 시간 지연되어, 제6 클럭 신호, 제7 클럭 신호 및 제8 클럭 신호가 동시에 제1 전압으로 되지 않도록 하며; 제6 클럭 신호는 제1 클럭 신호보다 제2 설정 시간 지연되고, 제7 클럭 신호는 제2 클럭 신호보다 제2 설정 시간 지연되고, 제8 클럭 신호는 제3 클럭 신호보다 제2 설정 시간 지연된다. 제4 클럭 신호선이 제공하는 제4 클럭 신호, 제5 클럭 신호선이 제공하는 제5 클럭 신호, 제9 클럭 신호선이 제공하는 제9 클럭 신호, 제10 클럭 신호선이 제공하는 제10 클럭 신호의 듀티 비율은 동일하다. 제4 클럭 신호의 듀티 비율은 제1 클럭 신호의 듀티 비율보다 작으며; 제4 클럭 신호와 제5 클럭 신호가 동시에 제2 전압으로 되지 않고, 제9 클럭 신호와 제10 클럭 신호가 동시에 제2 전압으로 되지 않으며, 제2 전압은 제1 전압과 다르다. 제9 클럭 신호는 제4 클럭 신호보다 제2 설정 시간 지연되고, 제10 클럭 신호는 제5 클럭 신호보다 제2 설정 시간 지연된다.

일부 예시적 실시 방식에서, 디스플레이 기판에 수직인 방향에서 디스플레이 기판의 비디스플레이 영역은 기질 기판 및 기질 기판에 설치된 제1 반도체층, 제1 전도층, 제2 전도층, 제3 전도층 및 제4 전도층을 포함한다. 제 1 반도체층은 적어도 시프트 레지스터 유닛의 다수의 트랜지스터의 능동층을 포함한다. 제1 전도층은 적어도 시프트 레지스터 유닛의 다수의 트랜지스터의 제어극 및 다수의 커패시터의 제1 전극을 포함한다. 제2 전도층은 적어도 시프트 레지스터 유닛의 다수의 커패시터의 제2 전극을 포함한다. 제3 전도층은 적어도 상기 시프트 레지스터 유닛의 다수의 트랜지스터의 제1 극과 제2 극, 제1 그룹 클럭 신호선, 제2 그룹 클럭 신호선 및 다수의 전원선을 포함한다. 제4 전도층은 적어도 제1 노드와 제2 출력 회로를 연결하는 제3 출력 서브 회로의 연결 전극을 포함한다.

아래는 일부 예시를 통하여 본 실시예의 방안에 대하여 예를 들어 설명한다.

일부 예시적 실시 방식에서, 디스플레이 기판은 디스플레이 영역과 비디스플레이 영역을 포함할 수 있다. 예를 들어, 비디스플레이 영역은 디스플레이 영역의 외부에 위치할 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다. 디스플레이 영역에는 적어도 규칙적으로 정렬된 다수의 픽셀 회로, 제1 방향으로 연장되는 다수의 격자선(예를 들어, 스캔선, 리셋 신호선, 발광 제어선), 제2 방향으로 연장된 다수의 데이터선 및 전원선이 포함된다. 여기에서 제1 방향과 제2 방향은 동일한 평면에 위치하고 또한 제1 방향은 제2 방향과 교차하며, 예를 들어 제1 방향은 제2 방향에 수직이다.

일부 예시적 실시 방식에서, 디스플레이 영역 내의 하나의 픽셀 유닛은 세개의 서브 픽셀을 포함할 수 있고, 세개의 서브 픽셀은 각각 빨간색 서브 픽셀, 녹색 서브 픽셀 및 파란색 서브 픽셀 일수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다. 일부 예시에서, 하나의 픽셀 유닛은 네개의 서브 픽셀을 포함할 수 있고, 네개의 서브 픽셀은 각각 빨간색 서브 픽셀, 녹색 서브 픽셀, 파란색 서브 픽셀 및 하얀색 서브 픽셀 일수 있다.

일부 예시적 실시 방식에서, 서브 픽셀의 모양은 직사각형, 마름모, 오각형 또는 육각형일 수 있다. 하나의 픽셀 유닛에는 세 개의 서브 픽셀이 포함된 경우 세 개의 서브 픽셀은 수평 병렬, 수직 병렬 또는 品 워드 방식으로 정렬될 수 있으며; 하나의 픽셀 유닛에는 네 개의 서브 픽셀이 포함된 경우 네 개의 서브 픽셀은 수평 병렬, 수직 병렬 또는 정사각형으로 정렬될 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 비디스플레이 영역에 타임 순서 제어기, 데이터 구동 회로 및 게이트 구동 회로가 설치될 수 있다. 여기에서 게이트 구동 회로는 디스플레이 영역의 상대한 양쪽에 각각 설치될 수 있으며, 예를 들어, 디스플레이 영역의 왼쪽과 오른쪽이며; 타임 순서 제어기 및 데이터 구동 회로는 디스플레이 영역의 한쪽에 설치될 수 있으며, 예를 들어, 디스플레이 영역의 아래 쪽이다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 데이터 구동 회로는 데이터선을 통하여 서브 픽셀에 데이터 신호를 제공할 수 있다. 게이트 구동 회로는 스캔선을 통하여 서브 픽셀에 스캔 신호를 제공하고, 및 리셋 신호선을 통하여 서브 픽셀에 리셋 신호를 제공하며, 또는 발광 제어선을 통하여 서브 픽셀에 발광 제어 신호를 제공할 수 있다. 타임 순서 제어기는 데이터 구동 회로와 게이트 구동 회로에 구동 신호를 제공할 수 있다. 여기에서, 게이트 구동 회로, 데이터 구동 회로의 동작은 타임 순서 제어기에 의하여 제어될 수 있다. 타임 순서 제어기는 데이터 구동 회로에 서브 픽셀에 그레이스케일을 디스플레이하도록 지정하는 그레이 스케일 데이터를 제공할 수 있다. 데이터 구동 회로는 서브 픽셀의 그레이스케일 데이터와 대응되는 전위의 데이터 신호를, 데이터선을 경유하여 게이트 구동 회로에 의하여 선택된 줄의 서브 픽셀에 제공할 수 있다.

일부 예시적 실시 방식에서, 픽셀 구동 회로는 3T1C, 4T1C, 5T1C, 5T2C, 6T1C 또는 7T1C 구조일 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다. 예를 들어, 픽셀 구동 회로는 N형 트랜지스터와 P형 트랜지스터를 포함할 수 있다. N형 트랜지스터는 예를 들어 산화물 박막 트랜지스터 일수 있고, P형 트랜지스터는 예를 들어 저온 폴리 실리콘 박막 트랜지스터 일수 있다. 저온 폴리 실리콘 박막 트랜지스터의 능동층은 저온 폴리 실리콘(LTPS, Low Temperature Poly-Silicon)을 사용하고, 산화물 박막 트랜지스터의 능동층은 산화물 반도체(Oxide)를 사용한다. 저온 폴리 실리콘 박막 트랜지스터는 이동율이 높고 충전이 빠른 장점을 갖고, 산화물 박막 트랜지스터는 드레인 전류가 낮다는 등의 장점을 갖으며, 저온 폴리 실리콘 박막 트랜지스터와 산화물 박막 트랜지스터를 하나의 디스플레이 기판에 집적하여 저온 폴리 크리스탈 산화물(LTPO, Low Temperature Polycrystalline Oxide) 디스플레이 기판을 형성함으로써 이 둘의 장점을 활용할 수 있으며, 낮은 주파수 구동이 가능하고, 전력 소모를 줄일 수 있어 디스플레이 품질을 향상시킬 수 있다.

일부 예시적 실시 방식에서, 게이트 구동 회로는 다수의 캐스케이드 시프트 레지스터 유닛을 포함한다. 예를 들어, 제1 레벨 시프트 레지스터 유닛의 입력단은 초기 신호선과 연결될 수 있으며; 제i 레벨 시프트 레지스터 유닛의 제1 출력단은 제i+1 레벨 시프트 레지스터 유닛의 입력단과 연결될 수 있어 제i+1 레벨 시프트 레지스터 유닛에 입력 신호를 제공하며, i는 양의 정수이다. 시프트 레지스터 유닛의 제2 출력단은 스캔선을 통하여 서브 픽셀에 스캔 신호를 제공하고, 및 리셋 신호선을 통하여 서브 픽셀에 리셋 신호를 제공할 수 있다. 예를 들어, 시프트 레지스터 유닛의 제1 출력단이 제공하는 제1 출력 신호는 픽셀 회로 중의 P형 트랜지스터(예를 들어, 저온 폴리 실리콘 박막 트랜지스터)의 온을 제어하도록 구성될 수 있으며, 시프트 레지스터 유닛의 제2 출력단이 제공하는 제2 출력 신호는 픽셀 회로 중의 N형 트랜지스터(예를 들어 산화물 박막 트랜지스터)의 온을 제어하도록 구성될 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

도1은 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 구조 도면이다. 일부 예시적 실시 방식에서, 도1에 도시된 바와 같이, 본 예시적 실시예가 제공하는 시프트 레지스터 유닛은 제1 출력 회로(10)와 제2 출력 회로(20)를 포함한다. 제1 출력 회로(10)는 제1 출력단(OUT1)을 통하여 제1 출력 신호를 출력하고, 제2 출력 회로(20)는 제2 출력단(OUT2)을 통하여 제2 출력 신호를 출력한다. 제1 출력 신호와 제2 출력 신호의 위상은 반대이다.

일부 예시적 실시 방식에서, 도1에 도시된 바와 같이, 제1 출력 회로(10)는 제1 노드 제어 서브 회로(11), 제2 노드 제어 서브 회로(12) 및 제1 출력 서브 회로(13)를 포함한다. 제1 노드 제어 서브 회로(11)는 입력단(INPUT), 제1 출력단(OUT1), 제1 전원단(V1), 제2 전원단(V2), 제1 클럭단(CK1), 제2 클럭단(CK2), 제3 클럭단(CK3), 제1 노드(N1) 및 제2 노드(N2)와 연결되어, 제1 클럭단(CK1), 입력단(INPUT) 및 제3 클럭단(CK3)의 제어 하에서 제1 노드(N1)와 제2 노드(N2)의 전위를 제어하도록 구성된다. 제2 노드 제어 서브 회로(12)는, 제1 노드(N1), 제2 노드(N2), 제2 전원단(V2) 및 제1 출력단(OUT1)과 연결되어, 제1 노드(N1)와 제2 노드(N2)의 전위를 유지하도록 구성된다. 제1 출력 서브 회로(13)는, 제2 클럭단(CK2), 제2 전원단(V2), 제1 노드(N1), 제2 노드(N2) 및 제1 출력단(OUT1)과 연결되어, 제1 노드(N1)와 제2 노드(N2)의 제어 하에서 제1 출력단(OUT1)이 제1 출력 신호를 출력하도록 제어하도록 구성된다.

일부 예시적 실시 방식에서, 도1에 도시된 바와 같이, 제2 출력 회로(20)는 잡음 제거 제어 서브 회로(21), 제2 출력 서브 회로(22) 및 제3 출력 서브 회로(23)를 포함한다. 잡음 제거 제어 서브 회로(21)는 제1 클럭단(CK1), 제3 클럭단(CK3), 제1 잡음 제거 제어 노드(PD1), 제1 출력단(OUT1), 제1 전원단(V1) 및 제2 전원단(V2)과 연결된다. 잡음 제거 제어 서브 회로(21)는, 제3 클럭단(CK3)의 제어 하에서, 제1 전원단(V1)의 전하를 제1 잡음 제거 제어 노드(PD1)로 정류하여 제1 잡음 제거 제어 노드(PD1)가 제2 출력 서브 회로(22)를 온시키는 전압으로 유지하도록 하고, 및 제1 출력단(OUT1)의 제어 하에서, 제2 전원단(V2)의 신호를 제1 잡음 제거 제어 노드(PD1)로 전송하여 제1 잡음 제거 제어 노드(PD1)가 제2 출력 서브 회로(22)를 오프시키는 전압으로 유지하도록 구성된다. 제2 출력 서브 회로(22)는, 제1 잡음 제거 제어 노드(PD1), 제2 출력단(OUT2) 및 제1 전원단(V1)과 연결되어, 제1 잡음 제거 제어 노드(PD1)의 제어 하에서 제1 전원단(V1)의 신호를 제2출력단(OUT2)으로 전송하도록 구성된다. 제3 출력 서브 회로(23)는, 제1 노드(N1), 제4 클럭단(CB) 및 제2 출력단(OUT2)과 연결되어, 제1 노드(N1)의 제어 하에서 제4 클럭단(CB)의 신호를 제2 출력단(OUT2)으로 전송하도록 구성된다.

일부 예시에서, 제1 전원단(V1)은 낮은 레벨 신호를 지속적으로 제공할 수 있고 제2 전원단(V2)은 높은 레벨 신호를 지속적으로 제공할 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

본 예시적 실시 방식에서, 제1 출력단(OUT1)에서 출력되는 제1 출력 신호와 제2 출력단(OUT2)에서 출력되는 제2 출력 신호의 위상이 반대이다. 제2 출력 회로에 잡음 제거 제어 서브 회로를 설치함으로써 시프트 레지스터 유닛의 제2 출력단(OUT2)에 대한 지속적인 잡음 제거가 구현되어 디스플레이 안정성을 높일 수 있다.

도2는 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 등가 회로도이다. 도2에 도시된 바와 같이, 제1 노드 제어 서브 회로(11)는 제1 제어 트랜지스터(M1), 제2 제어 트랜지스터(M2), 제3 제어 트랜지스터(M5), 제4 제어 트랜지스터(M6), 제5 제어 트랜지스터(M7), 제6 제어 트랜지스터(M8), 제7 제어 트랜지스터(M9) 및 제8 제어 트랜지스터(M10)를 포함한다.

제1 제어 트랜지스터(M1)의 제어극은 제1 클럭단(CK1)과 연결되며, 제1 극은 입력단(INPUT)과 연결되고, 제2 극은 제4 노드(N4)와 연결된다. 제2 제어 트랜지스터(M2)의 제어극은 제1 클럭단(CK1)과 연결되며, 제1 극은 제4 노드(N4)와 연결되고, 제2 극은 제1 노드(N1)와 연결된다. 제3 제어 트랜지스터(M5)의 제어극은 제3 클럭단(CK3)과 연결되며, 제1 극은 제1전원단(V1)과 연결되고, 제2 극은 제2 노드(N2)와 연결된다. 제4 제어 트랜지스터(M6)의 제어극은 제2 노드(N2)와 연결되며, 제1 극은 제2 전원단(V2)과 연결되고, 제2 극은 제3 노드(N3)와 연결된다. 제5 제어 트랜지스터(M7)의 제어극은 제2 노드(N2)와 연결되며, 제1 극은 제3 노드(N3)와 연결되고, 제2 극은 제1 노드(N1)와 연결된다. 제6 제어 트랜지스터(M8)의 제어극은 제1 노드(N1)와 연결되며, 제1 극은 제1 전원단(V1)과 연결되고, 제2 극은 제3 노드(N3)와 연결된다. 제7 제어 트랜지스터(M9)의 제어극은 입력단(INPUT)과 연결되며, 제1 극은 제2 전원단(V2)과 연결되고, 제2 극은 제2 노드(N2)와 연결된다. 제8 제어 트랜지스터(M10)의 제어극은 제1 출력단(OUT1)과 연결되며, 제1 극은 제2 클럭단(CK2)과 연결되고, 제2 극은 제4 노드(N4)와 연결된다.

본 예시적 실시 방식에서, 제1 제어 트랜지스터(M1)와 제2 제어 트랜지스터(M2)는 이중 게이트 트랜지스터를 구성하며, 이중 게이트 트랜지스터는 드레인 전류가 작으며, 제8 제어 트랜지스터(M10)를 이용하여 제4 노드(N4)의 전위를 제어하여 설치 시간대에 제1 제어 트랜지스터(M1)와 제2 제어 트랜지스터(M2)의 드레인-소스 전압을 감소시켜, 이로써 제1 제어 트랜지스터(M1)와 제2 제어 트랜지스터(M2)의 드레인 전류를 낮게 한다. 제4 제어 트랜지스터(M6)와 제5 제어 트랜지스터(M7)는 이중 게이트 트랜지스터를 구성하며, 또한 제6 제어 트랜지스터(M8)를 이용하여 제 3노드(N3)의 전위를 제어하여 설치 시간대에 제4 제어 트랜지스터(M6)의 드레인-소스 전압과 제5 제어 트랜지스터(M7)의 드레인-소스 전압을 감소시켜, 이로써 제4 제어 트랜지스터(M6)의 드레인 전류와 제5 제어 트랜지스터(M7)의 드레인 전류를 낮춘다.

제2 노드 제어 서브 회로(12)는 제1 커패시터(C1)와 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1)의 제1 전극은 제1 노드(N1)와 연결되고, 제2 전극(C2)은 제1 출력단(OUT1)과 연결된다. 제2 커패시터(C2)의 제1 전극은 제2 노드(N2)와 연결되고, 제2 전극은 제2 전원단(V2)과 연결된다.

제1 출력 서브 회로(13)는 제1 출력 트랜지스터(M3)와 제2 출력 트랜지스터(M4)를 포함한다. 제1 출력 트랜지스터(M3)의 제어극은 제1 노드(N1)와 연결되고, 제1 극은 제2 클럭단(CK2)과 연결되며, 제2 극은 제1 출력단(OUT1)과 연결된다. 제2 출력 트랜지스터(M4)의 제어극은 제2 노드(N2)와 연결되며, 제1 극은 제2 전원단(V2)과 연결되고, 제2 극은 제1 출력단(OUT1)과 연결된다.

일부 예시적 실시 방식에서, 도2에 도시된 바와 같이, 잡음 제거 제어 서브 회로(21)는 제1 잡음 제거 제어 트랜지스터(M11), 제2 잡음 제거 제어 트랜지스터(M12), 제3 잡음 제거 제어 트랜지스터(M13), 제4 잡음 제거 제어 트랜지스터(M14), 제3 커패시터(C3) 및 제4 커패시터(C4)를 포함한다.

제1 잡음 제거 제어 트랜지스터(M11)의 제어극은 제1 출력단(OUT1)과 연결되며, 제1 극은 제2 전원단(V2)과 연결되고, 제2 극은 제2 잡음 제거 제어 노드(PD2)와 연결된다. 제2 잡음 제거 제어 트랜지스터(M12)의 제어극은 제3 클럭단(CK3)과 연결되며, 제1 극은 제1 전원단(V1)과 연결되고, 제2 극은 제2 잡음 제거 제어 노드(PD2)와 연결된다. 제3 잡음 제거 제어 트랜지스터(M13)의 제어극과 제1 극은 제2 잡음 제거 제어 노드(PD2)와 연결되며, 제2 극은 제1 잡음 제거 제어 노드(PD1)와 연결된다. 제4 잡음 제거 제어 트랜지스터(M14)의 제어극은 제1 출력단(OUT1)과 연결되며, 제1 극은 제2 전원단(V2)과 연결되고, 제2 극은 제1 잡음 제거 제어 노드(PD1)와 연결된다. 제3 커패시터(C3)의 제1 전극은 제2 잡음 제거 제어 노드(PD2)와 연결되고, 제2 전극은 제1 클럭단(CK1)과 연결된다. 제4 커패시터(C4)의 제1 전극은 제1 잡음 제거 제어 노드(PD1)와 연결되고, 제2 전극은 제1 전원단(V1)과 연결된다.

본 예시적 실시 방식에서, 제2 잡음 제거 제어 트랜지스터(M12), 제3 잡음 제거 제어 트랜지스터(M13), 제3 커패시터(C3) 및 제4 커패시터(C4)는 전하 펌프 구조를 구성하며, 전하 펌프 구조의 전압에 대한 조절 작용을 이용하여 제1 잡음 제거 제어 노드(PD1)의 전위가 제2 출력 서브 회로를 온시킬 수 있는 전위로 안정화되어 제2 출력 서브 회로가 한 줄의 격자선의 구동 과정에서의 유지 단계에서 지속적으로 온시키도록 보장함으로써 제2 출력단을 위하여 잡음 제거를 지속적으로 한다.

일부 예시적 실시 방식에서, 제2 출력 서브 회로는 제3 출력 트랜지스터(M15)를 포함한다. 제3 출력 트랜지스터(M15)의 제어극은 제1 잡음 제거 제어 노드(PD1)와 연결되며, 제1 극은 제1 전원단(V1)과 연결되고, 제2 극은 제2 출력단(OUT2)과 연결된다. 제3 출력 서브 회로는 제4 출력 트랜지스터(M16)를 포함한다. 제4 출력 트랜지스터(M16)의 제어극은 제1 노드(N1)와 연결되며, 제1 극은 제4 클럭단(CB)과 연결되고, 제2 극은 제2 출력단(OUT2)과 연결된다.

본 예시적 실시 방식에서, 제1 잡음 제거 제어 노드(PD1), 제2 잡음 제거 제어 노드(PD2), 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4)는 실제 존재하는 부품을 나타내는 것이 아니라 회로도에서 관련된 전기 연결의 합류점을 나타낸다. 다시 말하면, 이 노드들은 회로도에서 관련된 전기 연결의 합류점과 동등하게 구성된 노드이다.

본 예시적 실시 방식에서, 도2에 제1 노드 제어 서브 회로, 제2 노드 제어 서브 회로, 제1 출력 서브 회로, 잡음 제거 제어 서브 회로, 제2 출력 서브 회로 및 제3 출력 서브 회로의 한 가지 예시적 구조를 도시한다. 본 분야의 기술자들이 제1 노드 제어 서브 회로, 제2 노드 제어 서브 회로, 제1 출력 서브 회로, 잡음 제거 제어 서브 회로, 제2 출력 서브 회로 및 제3 출력 서브 회로의 실시 방식은 여기에 국한되지 않고 이의 기능을 구현할 수만 있다면 가능하다는 것을 쉽게 이해한다.

아래는 시프트 레지스터 유닛의 작업 과정을 통하여 본 공개의 실시예의 기술 방안을 진일보로 설명한다. 아래는 제1 레벨 시프트 레지스터 유닛의 작업 과정을 예로 들어 설명한 것이며, 제1 레벨 시프트 레지스터 유닛의 입력단(INPUT)은 초기 신호선(STV)과 연결된다. 도3은 도2에 도시된 시프트 레지스터 유닛의 작동 순서도이다.

본 예시적 실시 방식에서, 하나의 프레임 주기 내의 한 줄의 격자선의 구동 과정에서 시프트 레지스터 유닛이 제2 출력단을 통하여 스캔 신호를 출력한 후, 시프트 레지스터 유닛은 유지 단계에서 이의 연결된 격자선으로 비작동 전압을 출력하여 해당 격자선에 연결된 서브 픽셀이 오프하도록 보장한다.

아래는 시프트 레지스터 유닛 중의 트랜지스터가 모두 P형 트랜지스터, 제1 전원단(V1)이 낮은 레벨 전압을 제공하고, 제2 전원단(V2)이 높은 레벨 전압을 제공하는 것을 예로 들어 설명한다. 본 예시적 실시 방식에서, 시프트 레지스터 유닛의 제1 클럭단(CK1)이 제1 클럭 신호선(GCK1)과 연결되고, 제2 클럭단(CK2)이 제2 클럭 신호선(GCK2)과 연결되며, 제3 클럭단(CK3)이 제3 클럭 신호선(GCK3)과 연결되고, 제4 클럭단(CB)이 제4 클럭 신호선(GCB1)과 연결되는 것을 예로 들어 설명한다.

도3에 도시된 바와 같이, 본 예시적 실시예가 제공하는 시프트 레지스터 유닛이 한 줄의 격자선의 구동 과정은 적어도 사전 충전 단계(S1), 셀프 출력 단계(S2), 노드 위로 당기기 단계(S3) 및 유지 단계(S4)를 포함한다.

사전 충전 단계(S1)에서 초기 신호선(STV)은 낮은 레벨 신호를 제공하고, 제1 클럭 신호선(GCK1)은 낮은 레벨 신호를 제공하며, 제4 클럭 신호선(GCB1)은 낮은 레벨 신호를 제공하고, 제2 클럭 신호선(GCK2)과 제3 클럭 신호선(GCK3)은 높은 레벨 신호를 제공한다. 제1 제어 트랜지스터(M1)와 제2 제어 트랜지스터(M2)는 제1 클럭 신호선(GCK1)이 제공하는 낮은 레벨 신호의 제어 하에서 전도되고, 초기 신호선(STV)은 제1 노드(N1)로 낮은 레벨 신호를 제공하고, 제1 노드(N1)의 전위는 낮은 전위(VGL+Vth)로 당겨지며, 제1 출력 트랜지스터(M3)는 제1 노드(N1)의 낮은 전위의 제어 하에서 전도되고, 제2 클럭 신호선(GCK2)은 제1 출력단(OUT1)으로 높은 레벨 신호를 제공한다. 제1 커패시터(C1) 양단에 저장되는 전압은 VGL+Vth-VGH이다. 여기에서 Vth는 제1 제어 트랜지스터(M1)의 임계값 전압이며, VGL은 낮은 전압이다.

사전 충전 단계(S1)에서, 제7 제어 트랜지스터(M9)는 입력단(INPUT)이 제공하는 낮은 레벨 신호의 제어 하에서 전도되고, 제2 전원단(V2)이 제2 노드(N2)로 높은 레벨 신호를 제공한다. 제2 출력 트랜지스터(M4), 제4 제어 트랜지스터(M6) 및 제5 제어 트랜지스터(M7)는 제2 노드(N2)의 높은 전위의 제어 하에서 단선된다. 제3 제어 트랜지스터(M5)는 제3 클럭 신호선(GCK3)이 제공하는 높은 레벨 신호의 제어 하에서 단선된다. 제6 제어 트랜지스터(M8)는 제1 노드(N1)의 낮은 전위의 제어 하에서 전도되며, 제1 전원단(V1)은 제3 노드(N3)로 낮은 레벨 신호를 제공한다. 제8 제어 트랜지스터(M10)는 제1 출력단(OUT1)의 높은 레벨 신호의 제어 하에서 단선된다.

사전 충전 단계(S1)에서, 제1 잡음 제거 제어 트랜지스터(M11)와 제4 잡음 제거 제어 트랜지스터(M14)가 제1 출력단(OUT1)의 높은 레벨 신호의 제어 하에서 모두 단선된다. 제2 잡음 제거 제어 트랜지스터(M12)는 제3 클럭 신호선(GCK3)이 제공하는 높은 레벨 신호의 제어 하에서 단선된다. 제4 출력 트랜지스터(M16)는 제1 노드(N1)의 낮은 전위의 제어 하에서 전도되고, 제4 클럭 신호선(GCB1)은 제2 출력단(OUT2)으로 낮은 레벨 신호를 제공한다.

셀프 출력 단계(S2)에서, 초기 신호선(STV)은 높은 레벨 신호를 제공하고, 제1 클럭 신호선(GCK1), 제3 클럭 신호선(GCK3) 및 제4 클럭 신호(GCB1)은 높은 레벨 신호를 제공하며, 제2 클럭 신호선(GCK2)은 낮은 레벨 신호를 제공한다. 제1 제어 트랜지스터(M1)와 제2 제어 트랜지스터(M2)는 제1 클럭 신호선(GCK1)이 제공하는 높은 레벨 신호의 제어 하에서 단선된다. 제1 노드(N1)는 낮은 전위로 유지되어, 제1 출력 트랜지스터(M3)가 전도된다. 제2 클럭 신호선(GCK2)은 제1 출력단(OUT1)로 낮은 레벨 신호를 제공한다. 제1 커패시터(C1)의 양쪽 전압이 돌연변이가 되지 않기 때문에, 제1 커패시터(C1)의 작용으로 제1 노드(N1)의 전위가 2VGL+Vth-2VGH로 낮게 당겨져 제1 출력 트랜지스터(M3)를 전도하도록 보장한다. 여기에서, VGH는 높은 전압이다.

셀프 출력 단계(S2)에서, 제7 제어 트랜지스터(M9)는 초기 신호선(STV)이 제공하는 높은 레벨 신호의 제어 하에서 단선된다. 제2 커패시터(C2)의 작용 하에서 제2 노드(N2)가 높은 전위를 유지하며, 제2 출력 트랜지스터(M4), 제4 제어 트랜지스터(M6) 및 제5 제어 트랜지스터(M7)가 단선된다. 제6 제어 트랜지스터(M8)는 제1 노드(N1)의 낮은 전위의 제어 하에서 전도되며, 제1 전원단(V1)은 제3 노드(N3)로 낮은 레벨 신호를 제공한다.

셀프 출력 단계(S2)에서, 제1 잡음 제거 제어 트랜지스터(M11)와 제4 잡음 제거 제어 트랜지스터(M14)는 제1 출력단(OUT1)의 낮은 레벨 신호의 제어 하에서 모두 전도된다. 제2 전원단(V2)은 제1 잡음 제거 제어 노드(PD1)와 제2 잡음 제거 제어 노드(PD2)로 높은 레벨 신호를 제공한다. 제2 잡음 제거 제어 노드(M12)는 제3 클럭 신호선(GCK3)이 제공하는 높은 레벨 신호의 제어 하에서 단선된다. 제3 잡음 제거 제어 트랜지스터(M13)는 제2 잡음 제거 제어 노드(PD2)의 높은 전위의 제어 하에서 단선되고, 제3 출력 트랜지스터(M15)는 제1 잡음 제거 제어 노드(PD1)의 높은 전위의 제어 하에서 단선된다. 제4 출력 트랜지스터(M16)는 제1 노드(N1)의 낮은 전위의 제어 하에서 전도되고, 제4 클럭 신호선(GCB1)은 제2 출력단(OUT2)로 높은 레벨 신호를 제공한다.

셀프 출력 단계(S2)에 포함된 뒤의 시간대에서 제2 클럭 신호선(GCK2)이 제공하는 제2 클럭 신호는 낮은 레벨 신호에서 높은 레벨 신호로 점프하며, 제1 노드(N1)의 전위가 여전히 제2 클럭 신호의 전위보다 낮기 때문에, 제1 출력 트랜지스터(M3)가 전도되고, 제1 출력단(OUT1)이 제2 클럭 신호를 출력하여 제1 출력단(OUT1)의 낮은 펄스 출력을 구현한다.

셀프 출력 단계(S2)에서, 제1 노드(N1)의 낮은 전위가 제4 출력 트랜지스터(M16)의 전도를 제어하고, 제2 출력단(OUT2)은 제4 클럭 신호선(GCB1)이 제공하는 제4 클럭 신호를 출력한다. 제4 클럭 신호의 높은 펄스 펄스폭은 제2 클럭 신호선(GCK2)이 제공하는 제2 클럭 신호의 낮은 펄스 펄스폭보다 작기 때문에, 제4 클럭 신호의 펄스는 모두 제2 출력단(OUT2)으로 전송될 수 있으며, 상승 및 하강 부분을 포함한다. 제1 출력단(OUT1)의 낮은 전위는 제1 잡음 제거 제어 트랜지스터(M11)와 제4 잡음 제거 제어 트랜지스터(M14)가 전도하도록 제어하며, 제1 잡음 제거 제어 노드(PD1)와 제2 잡음 제거 제어 노드(PD2)의 전위를 높은 전위로 안정시켜 제3 출력 트랜지스터(M15)를 단선하도록 하며, 이로써 제2 출력단(OUT2)의 출력 논리적 충돌을 피하게 한다.

노드 위로 당기기 단계(S3)에서, 초기 신호선(STV)은 높은 레벨 신호를 제공하며, 제1 클럭 신호선(GCK1)과 제2 클록 신호선(GCK2)은 높은 레벨 신호를 제공하고, 제3 클럭 신호선(GCK3)과 제4 클럭 신호선(GCB1)은 낮은 레벨 신호를 제공한다. 제3 제어 트랜지스터(M5)는 제3 클럭 신호선(GCK3)이 제공하는 낮은 레벨 신호의 제어 하에서 전도되며, 제1 전원단(V1)은 제2 노드(N2)로 낮은 레벨 신호를 제공한다. 제2 출력 트랜지스터(M4), 제4 제어 트랜지스터(M6) 및 제5 제어 트랜지스터(M5)는 제2 노드(N2)의 낮은 전위의 제어 하에 전도되고, 제2 전원단(V2)은 제1 출력단(OUT1)과 제1 노드(N1)로 높은 레벨 신호를 제공한다. 제1 출력 트랜지스터(M3)와 제6 제어 트랜지스터(M8)는 제1 노드(N1)의 높은 전위의 제어 하에서 단선된다.

노드 위로 당기기 단계(S3)에서, 제1 잡음 제거 제어 트랜지스터(M11)와 제4 잡음 제거 제어 트랜지스터(M14)는 제1 출력단(OUT1)의 높은 레벨 신호의 제어 하에서 모두 단선된다. 제2 잡음 제거 제어 트랜지스터(M12)는 제3 클럭 신호선(GCK3)이 제공하는 낮은 레벨 신호의 제어 하에서 전도되며, 제1 전원단(V1)은 제2 잡음 제거 제어 노드(PD2)로 낮은 레벨 신호를 제공한다. 제1 클럭 신호선(GCK1)이 높은 레벨 신호를 제공하기 때문에, 제3 커패시터(C3) 저장 전위는 VGL+Vth12-VGH이며; 여기에서 Vth12는 제2 잡음 제거 제어 트랜지스터(M12)의 임계값 전압이다. 제3 잡음 제거 제어 트랜지스터(M13)는 제2 잡음 제거 제어 노드(PD2)의 낮은 전위의 제어 하에서 전도되며, 제1 잡음 제거 제어 노드(PD1)는 낮은 전위로 당겨진다. 제3 출력 트랜지스터(M15)는 제1 잡음 제거 제어 노드(PD1)의 낮은 전위의 제어 하에서 전도되고, 제1 전원단(V1)은 제2 출력단(OUT2)으로 낮은 레벨 신호를 제공한다. 제4 출력 트랜지스터(M16)는 제1 노드(N1)의 높은 전위의 제어 하에서 단선된다.

유지 단계(S4)에서, 제3 클럭 신호선(GCK3)이 제공하는 제3 클럭 신호는 주기적으로 제2노드(N2)의 전위를 낮은 전위로 당겨 제2 출력 트랜지스터(M4)를 전도하도록 보장하여 제1 출력단(OUT1)이 높은 전위를 안정적으로 출력하도록 한다. 제3 클럭 신호는 주기적으로 제2 잡음 제거 제어 노드(PD2)와 제1 잡음 제거 제어 노드(PD1)의 전위를 낮게 당겨 VGL+Vth12-VGH를 제3 커패시터(C3)에 저장한다. 동시에 제1 클럭 신호선(GCK1)이 제공하는 제1 클럭 신호는 주기적으로 낮은 전압으로 점프하며, 제3 커패시터(C3)를 통하여 제2 잡음 제거 제어 노드(PD2)의 전위와 제1 잡음 제거 제어 노드(PD1)의 전위를 더 낮은 전위로 당겨 제3 출력 트랜지스터(M15)가 충분히 전도하도록 보장하며, 제1 전원단(V1)이 제공하는 낮은 레벨 신호를 제2 출력단(OUT2)으로 출력한다.

본 예시적 실시 방식은 유지 단계(S4)에서 제2 출력단(OUT2)에 대하여 지속적인 잡음 제거를 수행하는 것을 통하여 디스플레이 화면을 안정적으로 유지하고 디스플레이 효과를 향상시킬 수 있다.

일부 예시적 실시 방식에서, 도3에 도시된 바와 같이 제1 클럭 신호선(GCK1)이 제공하는 제1 클럭 신호, 제2 클럭 신호선(GCK2)이 제공하는 제2 클럭 신호, 제3 클럭 신호선(GCK3)이 제공하는 제3 클럭 신호, 제4 클럭 신호선(GCB1)이 제공하는 제4 클럭 신호 및 제5 클럭 신호선(GCB2)이 제공하는 제5 클럭 신호는 모두 펄스 신호이다. 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호의 듀티 비율은 같을 수 있다. 제2 클럭 신호는 제1 클럭 신호보다 설정 시간 지연되고, 제3 클럭 신호는 제2 클럭 신호보다 설정 시간 지연되어, 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호가 동시에 낮은 전압으로 되지 않도록 한다. 예를 들어, 제2 클럭 신호는 제1 클럭 신호보다 1H를 지연시키고, 제3 클럭 신호는 제2 클럭 신호보다 1H 지연시키며, H는 데이터 신호가 한 줄의 픽셀을 리프레시하는데 걸리는 시간이다. 제4 클럭 신호와 제5 클럭 신호의 듀티 비율은 같을 수 있다. 제4 클럭 신호의 듀티 비율은 제1 클럭 신호의 듀티 비율보다 작을 수 있다. 여기에서, 듀티 비율은 하나의 펄스 주기(높은 레벨 시간 길이와 낮은 레벨 시간 길이를 포함) 내 높은 레벨 시간 길이가 전체 펄스 주기에서 차지하는 비율을 말한다. 제4 클럭 신호와 제5 클럭 신호가 동시에 높은 전압이 되지 않는다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호의 듀티 비율이 1/3보다 약간 작거나, 또는 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호의 듀티 비율이 약 1/3과 같을 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

도4는 본 공개의 적어도 하나의 실시예의 게이트 구동 회로의 도면이다. 일부 예시적 실시 방식에서, 도4에 도시된 바와 같이 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함한다.

여기에서, 제6n+1 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선(GCK1)과 연결되고, 제2 클럭단은 제2 클럭 신호선(GCK2)과 연결되며, 제3 클럭단은 제3 클럭 신호선(GCK3)과 연결되고, 제4 클럭단은 제4 클럭 신호선(GCB1)과 연결된다.

제6n+2 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선(GCK2)과 연결되고, 제2 클럭단은 제3 클럭 신호선(GCK3)과 연결되며, 제3 클럭단은 제1 클럭 신호선(GCK1)과 연결되고, 제4 클럭단은 제5 클럭 신호선(GCB2)과 연결된다.

제6n+3 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선(GCK3)과 연결되고, 제2 클럭단은 제1 클럭 신호선(GCK1)과 연결되며, 제3 클럭단은 제2 클럭 신호선(GCK2)과 연결되고, 제4 클럭단은 제4 클럭 신호선(GCB1)과 연결된다.

제6n+4 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선(GCK1)과 연결되고, 제2 클럭단은 제2 클럭 신호선(GCK2)과 연결되며, 제3 클럭단은 제3 클럭 신호선(GCK3)과 연결되고, 제4 클럭단은 제5 클럭 신호선(GCB2)과 연결된다.

제6n+5 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선(GCK2)과 연결되고, 제2 클럭단은 제3 클럭 신호선(GCK3)과 연결되며, 제3 클럭단은 제1 클럭 신호선(GCK1)과 연결되고, 제4 클럭단은 제4 클럭 신호선(GCB1)과 연결된다.

제6n+6 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선(GCK3)과 연결되고, 제2 클럭단은 제1 클럭 신호선(GCK1)과 연결되며, 제3 클럭단은 제2 클럭 신호선(GCK2)과 연결되고, 제4 클럭단은 제5 클럭 신호선(GCB2)과 연결된다. 여기에서, n은 자연수이다.

본 예시적 실시 방식에서, 제1 그룹 클럭 신호선은 제1 클럭 신호선(GCK1), 제2 클럭 신호선(GCK2) 및 제3 클럭 신호선(GCK3)을 포함하며; 제2 그룹 클럭 신호선은 제4 클럭 신호선(GCB1)과 제5 클럭 신호선(GCB2)을 포함한다. 임의의 하나의 레벨 시프트 레지스터 유닛은 제1 그룹 클럭 신호선 중의 세 개의 클럭 신호선 및 제2 그룹 클럭 신호선 중의 하나의 클럭 신호선과 연결된다. 본 실시예의 게이트 구동 화로의 여섯 개의 캐스케이드의 시프트 레지스터 유닛은 하나의 최소 주기 반복 유닛으로서 디스플레이 영역의 여섯 줄의 서브 픽셀을 구동할 수 있다.

제1 클럭 신호선(GCK1) 내지 제5 클럭 신호선(GCB2)이 제공하는 클럭 신호에 대한 설명은 앞에서 서술한 바와 같을 수 있으므로 여기서는 더 이상 설명하지 않는다.

도5는 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 조감도이다. 도5에서 캐스케이드의 제6n+1 레벨과 제6n+2 레벨 시프트 레지스터 유닛(예를 들어, n=1)을 예로 들어 표현한다. 아래는 주로 제6n+1 레벨 시프트 레지스터 유닛의 구조를 예로 들어 설명한다. 도6은 도5의 Q-Q 방향의 로컬 단면도이다. 본 예시적 실시 방식의 시프트 레지스터 유닛의 등가 회로도는 도2에 도시된 바와 같다. 본 예제적 실시 방식에서, 시프트 레지스터 유닛 중의 트랜지스터를 P형 트랜지스터로 하고 저온 폴리 실리콘 박막 트랜지스터를 예로 들어 설명한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 디스플레이 기판에 평행한 평면 내에서 제1 출력 회로, 제1 그룹 클럭 신호선, 제2 출력 회로 및 제2 그룹 클럭 신호선은 제1 방향(X)으로 순차적으로 배치된다. 본 예시에서, 제1 출력 회로와 제2 출력 회로는 제1 그룹 클럭 신호선을 공유하며, 또한 제1 그룹 클럭 신호선은 제1 출력 회로와 제2 출력 회로 사이에 배치되어 배선 공간을 절약할 수 있다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 제1 그룹 클럭 신호선은 제1 클럭 신호선(GCK1), 제2 클럭 신호선(GCK2) 및 제3 클럭 신호선(GCK3)을 포함한다. 제2 그룹 클럭 신호선은 제4 클럭 신호선(GCB1)과 제5 클럭 신호선(GCB2)을 포함한다. 제1 클럭 신호선(GCK1), 제2 클럭 신호선(GCK2) 및 제3 클럭 신호선(GCK3)은 제1 방향(X)에서 제1 출력 회로로부터 떨어진 방향으로 순차적으로 배치된다. 제4 클럭 신호선(GCB1)과 제5 클럭 신호선(GCB2)은 제1 방향(X)에서 제2 출력 회로로부터 떨어진 방향으로 순차적으로 배치된다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 제1 방향(X)에서 제1 그룹 클럭 신호선은 제1 출력 회로의 제1 노드 제어 서브 회로와 제2 출력 회로의 잡음 제거 제어 서브 회로 사이에 위치한다. 제2 그룹 클럭 신호선은 제2 출력 서브 회로와 제3 출력 서브 회로의 잡음 제거 제어 서브 회로로부터 떨어진 한쪽에 위치한다. 제1 노드 제어 서브 회로는 제1 출력 서브 회로와 제1 그룹 클럭 신호선 사이에 위치한다. 제1 출력 서브 회로는 제2 노드 제어 서브 회로와 제1 노드 제어 서브 회로 사이에 위치한다. 잡음 제거 제어 서브 회로는 제1 그룹 클럭 신호선과 제2 출력 서브 회로 사이에 위치한다. 제2 출력 서브 회로와 제3 출력 서브 회로는 제2 방향(Y)으로 순차적으로 배치된다. 제1 방향(X)과 제2 방향(Y)은 교차되며, 예를 들어 제1 방향(X)과 제2 방향(Y)은 서로 수직이다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 제1 전원선(PL1a)과 제3 전원선(PL1b)을 통하여 낮은 레벨 신호를 지속적으로 제공한다. 제1 전원선(PL1a)은 시프트 레지스터 유닛의 제1 출력 회로와 연결되어, 제1 출력 회로에 낮은 레벨 신호를 제공하도록 구성되며; 제3 전원선(PL1b)은 시프트 레지스터 유닛의 제2 출력 회로와 연결되어, 제2 출력 회로에 낮은 레벨 신호를 제공하도록 구성된다. 제1 방향(X)에서 제1 전원선(PL1a)은 제1 노드 제어 서브 회로와 제1 그룹 클럭 신호선 사이에 위치하며, 제3 전원선(PL1b)은 제2 출력 서브 회로와 제3 출력 서브 회로의 제1 그룹 클럭 신호선에 가까운 한쪽에 위치한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 제2 전원선(PL2b)과 제4 전원선(PL2a)을 통하여 높은 레벨 신호를 지속적으로 제공한다. 제2 전원선(PL2b)은 제2 출력 회로와 연결되어, 제2 출력 회로에 높은 레벨 신호를 제공하도록 구성된다. 제4 전원선(PL2a)은 제1 출력 회로와 연결되어, 제1 출력 회로에 높은 레벨 신호를 제공하도록 구성된다. 제1 방향(X)에서 제4 전원선(PL2a)은 제1 출력 서브 회로의 제1 노드 제어 서브 회로로부터 떨어진 한쪽에 위치하며, 제2 전원선(PL2b)은 잡음 제거 제어 서브 회로의 제1 그룹 클럭 신호선에 가까운 한쪽에 위치한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 제1 방향(X)에서 초기 신호선(STV)은 제4 전원선(PL2a)의 제1 출력 서브 회로로부터 떨어진 한쪽에 위치한다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 제1 클럭 신호선(GCK1), 제2 클럭 신호선(GCK2), 제3 클럭 신호선(GCK3), 제4 클럭 신호선(GCB1), 제5 클럭 신호선(GCB2), 제1 전원선(PL1a), 제4 전원선(PL2a), 제3 전원선(PL1b), 제2 전원선(PL2b) 및 초기 신호선(STV)은 모두 제2 방향(Y)으로 연장된다. 제1 출력단(OUT1)과 제2 출력단(OUT2)은 모두 제1 방향(X)으로 연장된다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 디스플레이 기판에 평행한 평면 내에서 제1 출력 서브 회로의 제1 출력 트랜지스터(M3)와 제2 출력 트랜지스터(M4)가 제2 방향(Y)에서 인접한다. 제2 노드 제어 서브 회로의 제1 커패시터(C1)와 제2 커패시터(C2)는 제2 방향(Y)에서 인접한다. 제1 커패시터(C1)와 제1 출력 트랜지스터(M3)는 제1 방향(X)에서 인접하며, 또한 제1 커패시터(C1)는 제1 출력 트랜지스터(M3)의 제1 노드 제어 서브 회로로부터 떨어진 한쪽에 위치한다. 제2 커패시터(C2)와 제2 출력 트랜지스터(M4)는 제1 방향(X)에서 인접하며, 또한 제2 커패시터(C2)는 제2 출력 트랜지스터(M4)의 제1 노드 제어 서브 회로로부터 떨어진 한쪽에 위치한다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 디스플레이 기판에 평행한 평면 내에서 제4 제어 트랜지스터(M6)와 제5 제어 트랜지스터(M7)는 제2 방향(Y)에서 인접한다. 제7 제어 트랜지스터(M9)와 제4 제어 트랜지스터(M6)는 제1 방향(X)에서 인접하며, 제7 제어 트랜지스터(M9)는 제4 제어 트랜지스터(M6)의 제2 출력 트랜지스터(M4)으로부터 떨어진 한쪽에 위치한다. 제6 제어 트랜지스터(M8)와 제5 제어 트랜지스터(M7)는 제1 방향(X)에서 인접하며, 또한 제6 제어 트랜지스터(M8)는 제5 제어 트랜지스터(M7)의 제1 출력 트랜지스터(M3)으로부터 떨어진 한쪽에 위치한다. 제2 제어 트랜지스터(M2)와 제6 제어 트랜지스터(M8)는 제1 방향(X)에서 인접하며, 또한 제2 제어 트랜지스터(M2)는 제6 제어 트랜지스터(M8)의 제5 제어 트랜지스터(M7)으로부터 떨어진 한쪽에 위치한다. 제8 제어 트랜지스터(M10)와 제2 제어 트랜지스터(M2)는 제1 방향(X)에서 인접하며, 또한 제8 제어 트랜지스터(M10)는 제2 제어 트랜지스터(M2)의 제6 제어 트랜지스터(M8)으로부터 떨어진 한쪽에 위치한다. 제1 방향(X)에서, 제1 제어 트랜지스터(M1)는 제2 제어 트랜지스터(M2)와 제8 제어 트랜지스터(M10) 사이에 위치한다. 제3 제어 트랜지스터(M5)와 제1 제어 트랜지스터(M1)는 제1 방향(X)에서 인접하며, 또한 제3 제어 트랜지스터(M5)는 제1 제어 트랜지스터(M1)의 제2 제어 트랜지스터(M2)으로부터 떨어진 한쪽에 위치한다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 디스플레이 기판에 평행한 평면 내에서 제1 잡음 제거 제어 트랜지스터(M11)와 제2 잡음 제거 제어 트랜지스터(M12)는 제2 방향(Y)에서 인접한다. 제1 잡음 제거 제어 트랜지스터(M11)와 제2 잡음 제거 제어 트랜지스터(M12)는 제1 방향(X)에서 제2 전원선(PL2b)과 인접한다. 제1 잡음 제거 제어 트랜지스터(M11)와 제4 잡음 제거 제어 트랜지스터(M14)는 제1 방향(X)에서 인접하며, 또한 제4 잡음 제거 제어 트랜지스터(M14)는 제1 잡음 제거 제어 트랜지스터(M11)의 제2 전원선(PL2b)으로부터 떨어진 한쪽에 위치한다. 제3 커패시터(C3)와 제2 잡음 제거 제어 트랜지스터(M12)는 제1 방향(X)에서 인접하며, 또한 제3 커패시터(C3)는 제2 잡음 제거 제어 트랜지스터(M12)의 제2 전원선(PL2b)로부터 떨어진 한쪽에 위치한다. 제3 잡음 제거 제어 트랜지스터(M13)와 제3 커패시터(C3)는 제1 방향(X)에서 인접하며, 또한 제3 잡음 제거 제어 트랜지스터(M13)는 제3 커패시터(C3)의 제2 잡음 제거 제어 트랜지스터(M12)으로부터 떨어진 한쪽에 위치한다. 제4 커패시터(C4)와 제4 잡음 제거 제어 트랜지스터(M14)는 제1 방향(X)에서 인접하며, 또한 제4 커패시터(C4)는 제4 잡음 제거 제어 트랜지스터(M14)의 제1 잡음 제거 제어 트랜지스터(M11)으로부터 떨어진 한쪽에 위치한다. 제3 잡음 제거 제어 트랜지스터(M13)와 제4 커패시터(C4)는 제2 방향(Y)에서 인접한다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 디스플레이 기판에 평행한 평면 내에서 제3 출력 트랜지스터(M15)와 제4 출력 트랜지스터(M16)는 제2 방향(Y)에서 인접한다. 제3 출력 트랜지스터(M15)와 제4 커패시터(C4)는 제1 방향(X)에서 인접하며, 또한 제3 출력 트랜지스터(M15)는 제4 커패시터(C4)의 제4 잡음 제거 제어 트랜지스터(M14)으로부터 떨어진 한쪽에 위치한다. 제4 출력 트랜지스터(M16)와 제3 잡음 제거 제어 트랜지스터(M13)는 제1 방향(X)에서 인접하며, 또한 제4 출력 트랜지스터(M16)는 제3 잡음 제거 제어 트랜지스터(M13)의 제3 커패시터(C3)으로부터 떨어진 한쪽에 위치한다.

일부 예시적 실시 방식에서, 도5에 도시된 바와 같이 디스플레이 기판에 평행한 평면 내에서 제1 방향(X)에서 제1 출력 서브 회로의 제1 출력 트랜지스터(M3)와 제2 출력 트랜지스터(M4) 및 제1 노드 제어 서브 회로의 제1 제어 트랜지스터(M1) 내지 제8 제어 트랜지스터(M10)이 제1 전원선(PL1a)과 제4 전원선(PL2a) 사이에 위치한다. 제1 방향(X)에서 잡음 제거 제어 서브 회로의 제1 잡음 제거 제어 트랜지스터(M11), 제2 잡음 제거 제어 트랜지스터(M12) 및 제4 잡음 제거 제어 트랜지스터(M14)는 제3 전원선(PL1b)과 제2 전원선(PL2b) 사이에 위치한다. 잡음 제거 제어 서브 회로의 제3 잡음 제거 제어 트랜지스터(M13) 및 제2 출력 서브 회로의 제3 출력 트랜지스터(M15)와 제3 출력 서브 회로의 제4 출력 트랜지스터(M16)는 제1 방향(X)에서 제3 전원선(PL1b)과 제2 그룹 클럭 신호선 사이에 위치한다. 제1 클럭 신호선(GCK1), 제2 클럭 신호선(GCK2) 및 제3 클럭 신호선(GCK3)은 제1 방향(X)에서 제1 전원선(PL1a)과 제2 전원선(PL2b) 사이에 위치한다.

일부 예시적 실시 방식에서, 도6에 도시된 바와 같이 디스플레이 기판에 수직인 평면 내에서 디스플레이 기판의 비디스플레이 영역은 기질 기판(60), 기질 기판(60)에 순차적으로 설치된 제1 반도체층, 제1 전도층, 제2 전도층, 제3 전도층 및 제4 전도층을 포함한다. 여기에서, 제1 절연층(61)은 기질 기판(60)과 제1 반도체층 사이에 설치되고, 제2 절연층(62)은 제1 전도층과 제1 반도체층 사이에 설치되며, 제3 절연층(63)은 제1 전도층과 제2 전도층 사이에 설치되고, 제4 절연층(64)은 제2 전도층과 제3 전도층 사이에 설치된다. 제5 절연층(65)과 제6 절연층(66)은 제3 전도층과 제4 전도층 사이에 설치된다. 제5 절연층(65)은 제6 절연층(66)의 기질 기판(60)에 가까운 한쪽에 위치한다. 일부 예시에서, 제1 절연층(61) 내지 제5 절연층(65)은 무기 절연층이고 제6 절연층(66)은 유기 절연층이다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

도7a는 본 공개의 적어도 하나의 실시예의 제1 반도체층을 형성한 후의 시프트 레지스터 유닛의 조감도이다. 도5 내지 도7a에 도시된 바와 같이 비디스플레이 영역의 제1 반도체층은 적어도 시프트 레지스터 유닛의 다수의 트랜지스터의 능동층을 포함한다. 예를 들어, 제1 반도체층은 적어도 제1 제어 트랜지스터(M1)의 능동층(110), 제2 제어 트랜지스터(M2)의 능동층(120), 제3 제어 트랜지스터(M5)의 능동층(150), 제4 제어 트랜지스터(M6)의 능동층(160), 제5 제어 트랜지스터(M7)의 능동층(170), 제6 제어 트랜지스터(M8)의 능동층(180), 제7 제어 트랜지스터(M9)의 능동층(190), 제8 제어 트랜지스터(M10)의 능동층(200), 제1 출력 트랜지스터(M3)의 능동층(130-1)과 (130-2), 제2 출력 트랜지스터(M4)의 능동층(140-1)과 (140-2), 제1 잡음 제거 제어 트랜지스터(M11)의 능동층(210), 제2 잡음 제거 제어 트랜지스터(M12)의 능동층(220), 제3 잡음 제거 제어 트랜지스터(M13)의 능동층(230), 제4 잡음 제거 제어 트랜지스터(M14)의 능동층(240), 제3 출력 트랜지스터(M15)의 능동층(250-1)과 (250-2) 및 제4 출력 트랜지스터(M16)의 능동층(260-1)과 (260-2)을 포함한다.

일부 예시적 실시 방식에서, 제1 방향(X)에서 제4 제어 트랜지스터(M6)의 능동층(160)은 제2 출력 트랜지스터(M4)의 능동층(140-2) 및 제7 제어 트랜지스터(M9)의 능동층(190) 사이에 위치하며; 제5 제어 트랜지스터(M7)의 능동층(170)은 제1 출력 트랜지스터(M3)의 능동층(130-2)과 제6 제어 트랜지스터(M8)의 능동층(180) 사이에 위치하며; 제1 제어 트랜지스터(M1)의 능동층(110)과 제2 제어 트랜지스터(M2)의 능동층(120)은 제8제어 트랜지스터 M10의 능동층(200)과 제6 제어 트랜지스터(M8)의 능동층(180) 사이에 위치하며; 제3 잡음 제거 제어 트랜지스터(M13)의 능동층(230)은 제2 잡음 제거 제어 트랜지스터(M12)의 능동층(220)과 제4 출력 트랜지스터(M16)의 능동층(260-1) 사이에 위치하며; 제4 잡음 제거 제어 트랜지스터(M14)의 능동층(240)은 제1 잡음 제거 제어 트랜지스터(M11)의 능동층(210)과 제3 출력 트랜지스터(M15)의 능동층(250-1) 사이에 위치한다.

일부 예시적 실시 방식에서, 제1 출력 트랜지스터(M3)의 능동층(130-1)과 제2 출력 트랜지스터(M4)의 능동층(140-1)은 일체형 구조이며, 예를 들어 갭이 있는 직사각형이며; 제1 출력 트랜지스터(M3)의 능동층(130-2)과 제2 출력 트랜지스터(M4)의 능동층(140-2)은 일체형 구조이며, 예를 들어 갭이 있는 직사각형이다. 제4 제어 트랜지스터(M6)의 능동층(160)과 제5 제어 트랜지스터(M7)의 능동층(170)은 일체형 구조이며, 예를 들어 직사각형이 될 수 있다. 제1제어 트랜지스터(M1)의 능동층(110), 제2 제어 트랜지스터(M2)의 능동층(120) 및 제8 제어 트랜지스터(M10)의 능동층(200)은 일체형 구조이다. 제1 잡음 제거 제어 트랜지스터(M11)의 능동층(210)과 제2 잡음 제거 제어 트랜지스터(M12)의 능동층(220)은 일체형 구조이다. 제3 출력 트랜지스터(M15)의 능동층(250-1)과 제4 출력 트랜지스터(M16)의 능동층(260-1)은 일체형 구조이며, 예를 들어 직사각형이며; 제3 출력 트랜지스터(M15)의 능동층(250-2)과 제4 출력 트랜지스터(M16)의 능동층(260-2)은 일체형 구조이며, 예를 들어 직사각형이다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제 1 반도체층의 재료는 예를 들어 폴리 실리콘을 포함할 수 있다. 능동층은 적어도 하나의 채널 영역과 다수의 도핑 영역을 포함할 수 있다. 채널 영역은 불순물을 도핑하지 않을 수 있고 반도체 특성을 가진다. 다수의 도핑 영역이 채널 영역의 양쪽에 있을 수 있으며, 또한 불순물이 도핑되어 전도성이 있다. 불순물은 트랜지스터의 유형에 따라 달라질 수 있다.

일부 예시적 실시 방식에서, 능동층의 도핑 영역은 트랜지스터의 소스 전극 또는 드레인 전극으로 해석될 수 있다. 예를 들어, 제1 제어 트랜지스터(M1)의 소스 전극은 능동층(110)의 채널 영역(110a)의 주변, 불순물이 도핑되는 제1 도핑 영역(110b)과 대응될 수 있고, 제1 제어 트랜지스터(M1)의 드레인 전극은 능동층(110)의 채널 영역(110a)의 주변, 불순물이 도핑되는 제2 도핑 영역(110c)과 대응될 수 있다. 또한 트랜지스터 사이의 능동층의 부분은 불순물이 도핑되는 배선으로 해석될 수 있어 트랜지스터를 전기적으로 연결하는 데 이용할 수 있다.

도7b는 본 공개의 적어도 하나의 실시예의 제1 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다. 도5 내지 도7b에 도시된 바와 같이 비디스플레이 영역의 제1 반도체층은 적어도 시프트 레지스터 유닛의 다수의 트랜지스터의 제어극, 다수의 커패시터의 제1 전극을 포함한다. 예를 들어, 제1 전도층은 제1 제어 트랜지스터(M1)의 제어극(113), 제2 제어 트랜지스터(M2)의 제어극(123), 제3 제어 트랜지스터(M5)의 제어극(153a)과 (153b), 제4 제어 트랜지스터(M6)의 제어극(163), 제5 제어 트랜지스터(M7)의 제어극(173), 제6 제어 트랜지스터(M8)의 제어극(183), 제7 제어 트랜지스터(M9)의 제어극(193), 제8 제어 트랜지스터(M10)의 제어극(203a)과 (203b), 제1 출력 트랜지스터(M3)의 제어극(133a), (133b) 및 (133c), 제2 출력 트랜지스터(M4)의 제어극(143), 제1 잡음 제거 제어 트랜지스터(M11)의 제어극(213a)과 (213b), 제2 잡음 제거 제어 트랜지스터(M12)의 제어극(223), 제3 잡음 제거 제어 트랜지스터(M13)의 제어극(233), 제4 잡음 제거 제어 트랜지스터(M14)의 제어극(243a)과 (243b), 제3 출력 트랜지스터(M15)의 제어극(253), 제4 출력 트랜지스터(M16)의 제어극(263a), (263b) 및 (263c), 제1 커패시터(C1)의 제1 전극(301), 제2 커패시터(C2)의 제1 전극(302), 제3 커패시터(C3)의 제1 전극(303), 제4 커패시터(C4)의 제1 전극(304), 제1 연결 전극(501) 및 제2 연결 전극(502)을 포함할 수 있다.

일부 예시적 실시 방식에서, 제1 커패시터(C1)의 제1 전극(301), 제1 출력 트랜지스터(M3)의 제어극(133a), (133b)과 (133c), 및 제6 제어 트랜지스터(M8)의 제어극(183)는 일체형 구조일 수 있다. 제2 커패시터(C2)의 제1 전극(302), 제2 출력 트랜지스터(M4)의 제어극(143), 제4 제어 트랜지스터(M6)의 제어극(163) 및 제5 제어 트랜지스터(M7)의 제어극(173)은 일체형 구조일 수 있다. 제1 제어 트랜지스터(M1)의 제어극(113)과 제2 제어 트랜지스터(M2)의 제어극(123)은 일체형 구조일 수 있다. 제3 제어 트랜지스터(M5)의 제어극(153a)과 (153b) 및 제2 잡음 제거 제어 트랜지스터(M12)의 제어극(223)은 일체형 구조일 수 있다. 제1 잡음 제거 제어 트랜지스터(M11)의 제어극(213a)과 (213b), 제4 잡음 제거 제어 트랜지스터(M14)의 제어극(243a)과 (243b)은 일체형 구조일 수 있다. 제3 커패시터(C3)의 제1 전극(303)과 제3 잡음 제거 제어 트랜지스터(M13)의 제어극(233)은 일체형 구조일 수 있다. 제4 커패시터(C4)의 제1 전극(304)과 제3 출력 트랜지스터(M15)의 제어극(253)은 일체형 구조일 수 있다. 제4 출력 트랜지스터(M16)의 제어극(263a), (263b) 및 (263c)는 일체형 구조일 수 있다. 임의의 하나의 레벨 시프트 레지스터 유닛의 제7 제어 트랜지스터(M9)의 제어극(193) 및 전의 레벨 시프트 레지스터 유닛의 제8 제어 트랜지스터(M10)의 제어극(203a)과 (203b), 전의 레벨 시프트 레지스터 유닛의 제1 연결 전극(501)은 일체형 구조일 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

본 예시적 실시 방식에서, 제3 제어 트랜지스터(M5), 제8 제어 트랜지스터(M10), 제1 잡음 제거 제어 트랜지스터(M11) 및 제4 잡음 제거 제어 트랜지스터(M14)는 이중 게이트 트랜지스터가 될 수 있으며, 제1 출력 트랜지스터(M3)와 제4 출력 트랜지스터(M16)는 3 게이트 트랜지스터가 되어 드레인 전류의 발생을 방지하고 감소시킬 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

도7c는 본 공개의 적어도 하나의 실시예의 제2 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다. 도5 내지 도7c에 도시된 바와 같이 비디스플레이 영역의 제2 전도층은 적어도 시프트 레지스터 유닛의 다수의 커패시터의 제2 전극, 제1 출력단 및 제2 출력단을 포함한다. 예를 들어, 제2 전도층은 제1 커패시터(C1)의 제2 전극(401), 제2 커패시터(C2)의 제2 전극(402), 제3 커패시터(C3)의 제2 전극(403), 제4 커패시터(C4)의 제2 전극(404), 제1 출력단(OUT1), 제2 출력단(OUT2), 제3 연결 전극(503) 및 제1 연결선(701)을 포함할 수 있다.

일부 예시적 실시 방식에서, 제1 커패시터(C1)의 제2 전극(401)의 기질 기판(60)에서의 직교 투영은 제1 커패시터(C1)의 제1 전극(301)의 기질 기판(60)에서의 직교 투영과 교첩한다. 제2 커패시터(C2)의 제2 전극(402)이 기질 기판(60)에서의 직교 투영은 제2 커패시터(C2)의 제1 전극(302)의 기질 기판(60)에서의 직교 투영과 교첩한다. 제3 커패시터(C3)의 제2 전극(403)의 기질 기판(60)에서의 직교 투영은 제3 커패시터(C3)의 제1 전극(303)의 기질 기판(60)에서의 직교 투영과 교첩한다. 제4 커패시터(C4)의 제2 전극(404)의 기질 기판(60)에서의 직교 투영은 제4 커패시터(C4)의 제1 전극(304)의 기질 기판(60)에서의 직교 투영과 교첩한다.

일부 예시적 실시 방식에서, 제1 출력단(OUT1)과 제2 출력단(OUT2)은 제1 방향(X)으로 연장된다. 제1 출력단(OUT1)은 제2 방향(Y)에서 제3 출력 트랜지스터(M15)의 제4 출력 트랜지스터(M16)로부터 떨어진 한쪽에 위치하며, 제2 출력단(OUT2)은 제1 방향(X)에서 제3 출력 트랜지스터(M15)의 제4 커패시터(C4)로부터 떨어진 한쪽에 위치한다. 제1 연결선(701)은 제1 방향(X)으로 연장되며, 또한 제1 연결선(701)은 제2 방향(Y)에서 인접한 두 레벨 시프트 레지스터 유닛 사이에 위치한다.

도7d는 본 공개의 적어도 하나의 실시예의 제4 절연층을 형성한 후의 시프트 레지스터 유닛의 조감도이다. 도5 내지 도7d에 도시된 바와 같이, 비디스플레이 영역의 제4 절연층(64)에 다수의 통과홀이 구성되어 있다. 예를 들어, 다수의 통과홀은 다수의 제1 통과홀(K1) 내지 (K30), 다수의 제2 통과홀(H1) 내지 (H17) 및 다수의 제3 통과홀(D1) 내지 (D10)를 포함할 수 있다. 다수의 제1 통과홀(K1) 내지 (K30) 내의 제4 절연층(64), 제3 절연층(63) 및 제2 절연층(62)이 식각되어 제1 반도체층의 표면을 노출시킨다. 다수의 제2 통과홀(H1) 내지 (H17) 내의 제4 절연층(64)과 제3 절연층(63)이 식각되어 제1 전도층의 표면을 노출시킨다. 다수의 제3 통과홀(D1) 내지 (D10) 내의 제4 절연층(64)이 식각되어 제2 전도층의 표면을 노출시킨다.

도7e는 본 공개의 적어도 하나의 실시예의 제3 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다. 도5 내지 도7e에 도시된 바와 같이 비디스플레이 영역의 제3 전도층은 적어도 시프트 레지스터 유닛의 다수의 트랜지스터의 제1 극과 제2 극, 제1 그룹 클럭 신호선, 제2 그룹 클럭 신호선 및 다수의 전원선을 포함한다. 예를 들어, 제3 전도층은 제1 제어 트랜지스터(M1)의 제1 극(111)과 제2 극(112), 제2 제어 트랜지스터(M2)의 제1 극(121)과 제2 극(122), 제3 제어 트랜지스터(M5)의 제1 극(151)과 제2 극(152), 제4 제어 트랜지스터(M6)의 제1 극(161)과 제2 극(162), 제5 제어 트랜지스터(M7)의 제1 극(171)과 제2 극(172), 제6 제어 트랜지스터(M8)의 제1 극(181)과 제2 극(182), 제7 제어 트랜지스터(M9)의 제1 극(191)과 제2 극(192), 제8 제어 트랜지스터(M10)의 제1 극(201)과 제2 극(202), 제1 출력 트랜지스터(M3)의 제1극(131)과 제2 극(132), 제2 출력 트랜지스터(M4)의 제1 극(141)과 제2 극(142), 제1 잡음 제거 제어 트랜지스터(M11)의 제1 극(211)과 제2 극(212), 제2 잡음 제거 제어 트랜지스터(M12)의 제1 극(221)과 제2 극(222), 제3 잡음 제거 제어 트랜지스터(M13)의 제1 극(231)과 제2 극(232), 제4 잡음 제거 제어 트랜지스터(M14)의 제1 극(241)과 제2 극(242), 제3 출력 트랜지스터 (M15)의 제1 극(251)과 제2 극(252), 제4 출력 트랜지스터(M16)의 제1 극(261)과 제2 극(262), 초기 신호선(STV), 제1 전원선(PL1a), 제3 전원선(PL1b), 제4 전원선(PL2a), 제2 전원선(PL2b), 제1 클럭 신호선(GCK1), 제2 클럭 신호선(GCK2), 제3 클럭 신호선(GCK3), 제4 클럭 신호선(GCB1), 제5 클럭 신호선(GCB2), 제4 연결 전극(504), 제5 연결 전극(505), 제6 연결 전극(506) 및 제2 연결선(702)을 포함한다.

일부 예시적 실시 방식에서, 제4 전원선(PL2a), 제2 출력 트랜지스터(M4)의 제1 극(141), 제4 제어 트랜지스터(M6)의 제1극(161) 및 제7 제어 트랜지스터(M9)의 제1극(191)이 일체형 구조일 수 있다. 제1 출력 트랜지스터(M3)의 제2 극(132)과 제2 출력 트랜지스터(M4)의 제2 극(142)이 일체형 구조일 수 있다. 제4 제어 트랜지스터(M6)의 제2 극(162), 제5 제어 트랜지스터(M7)의 제1 극(171) 및 제6 제어 트랜지스터(M8)의 제2 극(182)이 일체형 구조일 수 있다. 제1 제어 트랜지스터(M1)의 제2 극(112), 제2 제어 트랜지스터(M2)의 제1 극(121) 및 제8 제어 트랜지스터(M10)의 제2 극(202)이 일체형 구조일 수 있다. 제7 제어 트랜지스터(M9)의 제2 극(192)과 제3 제어 트랜지스터(M5)의 제2 극(152)이 일체형 구조일 수 있다. 제1 전원선(PL1a), 제3 제어 트랜지스터(M5)의 제1 극(151) 및 제6 제어 트랜지스터(M8)의 제1 극(182)이 일체형 구조일 수 있다. 제2 전원선(PL2b), 제1 잡음 제거 제어 트랜지스터(M11)의 제1 극(211), 제4 잡음 제거 제어 트랜지스터(M14)의 제1 극(241)이 일체형 구조일 수 있다. 제3 전원선(PL1b), 제2 잡음 제거 제어 트랜지스터(M12)의 제1 극(221), 제3 출력 트랜지스터(M15)의 제1 극(251)은 일체형 구조일 수 있다. 제1 잡음 제거 제어 트랜지스터(M11)의 제2 극(212)과 제2 잡음 제거 제어 트랜지스터(M12)의 제2 극(222)이 일체형 구조일 수 있다. 제3 출력 트랜지스터(M15)의 제2 극(252)과 제4 출력 트랜지스터(M16)의 제2 극(262)이 일체형 구조일 수 있다.

도7f는 본 공개의 적어도 하나의 실시예의 제4 전도층을 형성한 후의 시프트 레지스터 유닛의 조감도이다. 도5 내지 도7f에 도시된 바와 같이, 비디스플레이 영역의 제6 절연층(66)에서 다수의 통과홀이 구성되어 있다. 예를 들어, 다수의 통과홀은 다수의 제4 통과홀(F1) 내지 (F3)을 포함할 수 있다. 다수의 제4 통과홀(F1) 내지 (F3) 내의 제5 절연층(65)과 제6 절연층(66)이 식각되어 제3 전도층의 표면을 노출시킨다.

일부 예시적 실시 방식에서, 비디스플레이 영역의 제4 전도층은 적어도 연결 전극을 포함한다. 예를 들어, 제4 전도층은 제7 연결 전극(507)과 제3 연결선(703)을 포함할 수 있다. 제7 연결 전극(507)과 제3 연결선(703)은 모두 제1 방향(X)으로 연장된다. 제7 연결 전극(507)은 제4 통과홀(F1)을 통하여 제5 제어 트랜지스터(M7)의 제2 극(172)과 연결될 수 있으며, 또한 제4 통과홀(F2)을 통하여 제5 연결 전극(505)과 연결된다. 제5 연결 전극(505)은 두 개의 세로줄로 설치된 제2 통과홀(H17)을 통하여 제4 출력 트랜지스터(M16)의 제어극(263c)과 연결된다. 제3 연결선(703)은 제4 통과홀(F3)을 통하여 제2 연결선(702)과 연결될 수 있고, 제2 연결선(702)은 제3 통과홀(D3)을 통하여 제1 연결선(701)과 연결될 수 있다.

일부 예시에서, 본 실시예의 게이트 구동 회로는 디스플레이 영역의 서브 픽셀에 스캔 신호와 리셋 신호를 제공하도록 구성될 수 있으며, 본 예시의 게이트 구동 회로의 디스플레이 영역으로부터 떨어진 한쪽에는 발광 구동 회로를 설치하여 디스플레이 영역의 서브 픽셀에 발광 제어 신호를 제공하도록 구성될 수 있다. 발광 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함할 수 있다. 발광 구동 회로의 임의의 한 레벨 시프트 레지스터 유닛의 출력단은 제1 연결선(701)과 연결되며, 또한 제2 연결선(702)과 제3 연결선(703)을 통하여 순차적으로 연결되어 발광 제어 신호를 디스플레이 영역으로 전송할 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

일부 예시적 실시 방식에서, 제1제어 트랜지스터(M1)는 능동층(110), 제어극(113), 제1 극(111), 제2 극(112)을 포함한다. 능동층(110)은 채널 영역(110a), 제1 도핑 영역(110b) 및 제2 도핑 영역(110c)을 포함한다. 제1 제어 트랜지스터(M1)의 제어극(113)과 제2 제어 트랜지스터(M2)의 제어극(123)은 일체형 구조이다. 제1 제어 트랜지스터(M1)의 제어극(113)은 세로줄로 설치된 두 개의 제2 통과홀(H6)을 통하여 제1 클럭 신호선(GCK1)과 연결된다. 제1 제어 트랜지스터(M1)의 제1 극(111)은 나란히 설치된 세 개의 제1 통과홀(K14)을 통하여 능동층(110)의 제1 도핑 영역(110b)과 연결되며, 또한 제2 통과홀(H4)을 통하여 제7 제어 트랜지스터(M9)의 제어극(193)과 연결된다. 제1 제어 트랜지스터(M1)의 제2 극(112)은 2*3 어레이로 배치된 여섯 개의 제1 통과홀(K15)을 통하여 능동층(110)의 제2 도핑 영역(110c)과 연결된다. 제1 제어 트랜지스터(M1)의 제2 극(113), 제2 제어 트랜지스터(M2)의 제2 극(121) 및 제8 제어 트랜지스터(M10)의 제2 극(202)이 일체형 구조이다.

본 공개의 실시예에서 “나란히 설치”는 제1 방향(X)으로 순차적으로 설치되는 것을 나타낼 수 있고, “세로줄로 설치”는 제2 방향(Y)으로 순차적으로 설치하는 것을 나타낼 수 있다.

일부 예시적 실시 방식에서, 제2 제어 트랜지스터(M2)는 능동층(120), 제어극(123), 제1 극(121) 및 제2 극(122)을 포함한다. 능동층(120)은 채널 영역(120a), 제1 도핑 영역(120b) 및 제2 도핑 영역(120c)을 포함한다. 제2 제어 트랜지스터(M2)의 능동층(120)은 제1 제어 트랜지스터(M1)의 능동층(110)과 일체형 구조이며, 또한 능동층(120)의 제1 도핑 영역(120b)은 능동층(110)의 제2 도핑 영역(110c)과 연결된다. 제2 제어 트랜지스터(M2)의 제2 극(122)은 세로줄로 설치된 두 개의 제1 통과홀(K13)을 통하여 능동층(120)의 제2 도핑 영역(120c)과 연결되며, 또한 세로줄로 설치된 두 개의 제2 통과홀(H13)을 통하여 제6 제어 트랜지스터(M8)의 제어극(183)과 연결된다.

일부 예시적 실시 방식에서, 제3 제어 트랜지스터(M5)는 능동층(150), 제어극(153a)과 (153b), 제1 극(151) 및 제2 극(152)을 포함한다. 능동층(150)은 채널 영역(150a1), (150a2)과 (150a3), 제1 도핑 영역(150b) 및 제2 도핑 영역(150c)을 포함한다. 제3 제어 트랜지스터(M5)의 제어극(153a)과 (153b)은 제2 잡음 제거 제어 트랜지스터(M12)의 제어극(223)과 일체형 구조이다. 제3 제어 트랜지스터(M5)의 제어극(153a)과 (153b)은 세로줄로 설치된 두 개의 제2 통과홀(H5)을 통하여 제3 클럭 신호선(GCK3)과 연결된다. 제3 제어 트랜지스터(M5)의 제1 극(151)은 제1 통과홀(K17)을 통하여 능동층(150)의 제1 도핑 영역(150b)과 연결된다. 제3 제어 트랜지스터(M5)의 제1 극(151)은 제1 전원선(PL1a)과 일체형 구조이다. 제3 제어 트랜지스터(M5)의 제2 극(152)은 제1 통과홀(K16)을 통하여 능동층(150)의 제2 도핑 영역(150c)과 연결된다. 제3 제어 트랜지스터(M5)의 제2 극(152)과 제7 제어 트랜지스터(M9)의 제2 극(192)이 일체형 구조이다.

일부 예시적 실시 방식에서, 제4 제어 트랜지스터(M6)는 능동층(160), 제어극(163), 제1 극(161) 및 제2 극(162)을 포함한다. 능동층(160)은 채널 영역(160a), 제1 도핑 영역(160b) 및 제2 도핑 영역(160c)을 포함한다. 제4 제어 트랜지스터(M6)의 능동층(160)은 제5 제어 트랜지스터(M7)의 능동층(170)과 일체형 구조이며, 또한 능동층(160)의 제2 도핑 영역(160c)은 능동층(170)의 제1 도핑 영역(170b)과 연결된다. 제4 제어 트랜지스터(M6)의 제어극(163)은 제2 통과홀(H1)을 통하여 제7 제어 트랜지스터(M9)의 제2 극(192)과 연결된다. 제4 제어 트랜지스터(M6)의 제어극(163), 제5 제어 트랜지스터(M7)의 제어극(173), 제2 출력 트랜지스터(M4)의 제어극(143) 및 제2 커패시터(C2)의 제1 전극(302)이 일체형 구조일 수 있다. 제4 제어 트랜지스터(M6)의 제1 극(161)은 제1 통과홀(K6)을 통하여 능동층(160)의 제1 도핑 영역(160b)과 연결된다. 제4 제어 트랜지스터(M6)의 제1 극(161), 제7 제어 트랜지스터(M9)의 제1 극(191), 제2 출력 트랜지스터(M4)의 제1 극(141), 및 제4 전원선(PL2a)이 일체형 구조이다. 제4 제어 트랜지스터(M6)의 제2 극(162)은 제1 통과홀(K7)을 통하여 능동층(160)의 제2 도핑 영역(160c)과 연결된다. 제4 제어 트랜지스터(M6)의 제2 극(162), 제5 제어 트랜지스터(M7)의 제1 극(172) 및 제6 제어 트랜지스터(M8)의 제2 극(182)이 일체형 구조이다.

일부 예시적 실시 방식에서, 제5 제어 트랜지스터(M7)는 능동층(170), 제어극(173), 제1 극(171) 및 제2 극(172)을 포함한다. 능동층(170)은 채널 영역(170a), 제1 도핑 영역(170b) 및 제2 도핑 영역(170c)을 포함한다. 제5 제어 트랜지스터(M7)의 제2 극(172)은 제1 통과홀(K8)을 통하여 능동층(170)의 제2 도핑 영역(170c)과 연결되며, 또한 제2 통과홀(H2)을 통하여 제6 제어 트랜지스터(M6)의 제어극(183)과 연결된다.

일부 예시적 실시 방식에서, 제6 제어 트랜지스터(M8)는 능동층(180), 제어극(183), 제1 극(181) 및 제2 극(182)을 포함한다. 능동층(180)은 채널 영역(180a), 제1 도핑 영역(180b) 및 제2 도핑 영역(180c)을 포함한다. 제6 제어 트랜지스터(M8)의 제어극(183)과 제1 출력 트랜지스터(M3)의 제어극(133a), (133b) 및 (133c), 및 제1 커패시터(C1)의 제1 전극(301)이 일체형 구조일 수 있다. 제6 제어 트랜지스터(M8)의 제1 극(181)은 제1 통과홀(K12)을 통하여 능동층(180)의 제1 도핑 영역(180b)과 연결된다. 제6 제어 트랜지스터(M8)의 제1 극(181)은 제1 전원선(PL1a)과 일체형 구조이다. 제6 제어 트랜지스터(M8)의 제2 극(182)은 제1 통과홀(K11)을 통하여 능동층(180)의 제2 도핑 영역(180c)과 연결된다.

일부 예시적 실시 방식에서, 제7 제어 트랜지스터(M9)는 능동층(190), 제어극(193), 제1 극(191) 및 제2 극(192)을 포함한다. 능동층(190)은 채널 영역(190a), 제1 도핑 영역(190b) 및 제2 도핑 영역(190c)을 포함한다. 제7 제어 트랜지스터(M9)의 제1 극(191)은 제1 통과홀(K9)을 통하여 능동층(190)의 제1 도핑 영역(190b)과 연결되며, 제2 극(192)은 제1 통과홀(K10)을 통하여 능동층(190)의 제2 도핑 영역(190c)과 연결된다. 임의의 하나의 레벨 시프트 레지스터 유닛의 제7 제어 트랜지스터(M9)의 제어극(193)과 전의 레벨 시프트 레지스터 유닛의 제8 제어 트랜지스터(M10)의 제어극(203a)과 (203b), 및 전의 레벨 시프트 레지스터 유닛의 제1 연결 전극(501)은 일체형 구조이다. 이렇게 되면, 본 레벨 시프트 레지스터 유닛에서 출력된 제1 출력 신호를 다음 레벨 시프트 레지스터 유닛의 입력단으로 전송하는 것이 구현된다. 제1 연결 전극(501)은 나란히 설치되는 두 개의 제2 통과홀(H10)을 통하여 제1 출력 트랜지스터(M3)의 제2 극(132c)과 연결된다.

일부 예시적 실시 방식에서, 제8 제어 트랜지스터(M10)는 능동층(200), 제어극(203a)과(203b), 제1 극(201) 및 제2 극(202)을 포함한다. 능동층(200)은 채널 영역(200a1), (200a2)과 (200a3), 제1 도핑 영역(200b) 및 제2 도핑 영역(200c)을 포함한다. 제8 제어 트랜지스터(M10)의 능동층(200)은 제1 제어 트랜지스터(M1)의 능동층(110)과 일체형 구조이며, 또한 능동층(200)의 제2 도핑 영역(200c)은 능동층(110)의 제2 도핑 영역(110c)과 연결된다. 제8 제어 트랜지스터(M10)의 제어극(203a)과 (203b)은 일체형 구조이며, 또한 제2 통과홀(H11)을 통하여 제6 연결 전극(506)과 연결될 수 있다. 제6 연결 전극(506)은 제3 통과홀(D4)을 통하여 제1 출력단(OUT1)과 연결될 수 있다. 제8 제어 트랜지스터(M10)의 제1 극(201)은 제1 통과홀(K18)을 통하여 능동층(200)의 제1 도핑 영역(200b)과 연결되며, 또한 제2 통과홀(H7)을 통하여 제2 연결 전극(502)과 연결된다. 제2 연결 전극(502)은 제2 통과홀(H8)을 통하여 제1 출력 트랜지스터(M3)의 제1 극(131)과 연결되며, 또한 세로줄로 설치된 두 개의 제2 통과홀(H9)을 통하여 제2 클럭 신호선(GCK2)과 연결된다.

일부 예시적 실시 방식에서, 제1 출력 트랜지스터(M3)는 능동층(130-1)과 (130-2), 제어극(133a), (133b)와 (133c), 제1 극(131) 및 제2 극(132)을 포함한다. 능동층(130-1)은 채널 영역(130-1a1), (130-1a2) 및 (130-1a3), 제1 도핑 영역(130-1b), 제2 도핑 영역(130-1c), 제3 도핑 영역(130-1d) 및 제4 도핑 영역(130-1e)을 포함한다. 능동층(130-2)은 채널 영역(130-2a1), (130-2a2) 및 (130-2a3), 제1 도핑 영역(130-2b), 제2 도핑 영역(130-2c), 제3 도핑 영역(130-2d) 및 제4 도핑 영역(130-2e)을 포함한다. 제1 출력 트랜지스터(M3)의 능동층(130-1)과 제2 출력 트랜지스터(M4)의 능동층(140-1)이 일체형 구조이며, 또한 능동층(130-1)의 제4 도핑 영역(130-1e)은 능동층(140-1)의 제2 도핑 영역(140-1c)과 연결된다. 제1 출력 트랜지스터(M3)의 능동층(130-2)과 제2 출력 트랜지스터(M4)의 능동층(140-2)이 일체형 구조이며, 또한 능동층(130-2)의 제4 도핑 영역(130-2e)은 능동층(140-1)의 제2 도핑 영역(140-2c)과 연결된다.

제1 출력 트랜지스터(M3)의 제1 극(131)은 나란히 설치된 다수의 제1 통과홀(K5)(예를 들어, 일곱 개의 제1 통과홀(K5))을 통하여 능동층(130-1)의 제1 도핑 영역(130-1b)과 연결되며, 나란히 설치된 다수의 제1 통과홀(K5)(예를 들어, 일곱 개의 제1 통과홀(K5))을 통하여 능동층(130-2)의 제1 도핑 영역(130-2b)과 연결되며, 또한 나란히 설치된 다수의 제1 통과홀(K3)(예를 들어 일곱 개의 제1 통과홀(K3))을 통하여 능동층(130-1)의 제3 도핑 영역(130-1d)과 연결되며, 나란히 설치된 다수의 제1 통과홀(K3)(예를 들어 일곱 개의 제1 통과홀(K3))을 통하여 능동층(130-2)의 제3 도핑 영역(130-2d)과 연결되며, 또한 제2 통과홀(H8)을 통하여 제2 연결 전극(502)과 연결된다.

제1 출력 트랜지스터(M3)의 제2 극(132)은 나란히 설치된 다수의 제1 통과홀(K4)(예를 들어, 일곱 개의 제1 통과홀(K4))을 통하여 능동층(130-1)의 제2 도핑 영역(130-1c)과 연결되며, 나란히 설치된 다수의 제1 통과홀(K4)(예를 들어, 일곱 개의 제1 통과홀(K4))을 통하여 능동층(130-2)의 제2 도핑 영역(130-2c)과 연결되며, 또한 나란히 설치된 다수의 제1 통과홀(K2)(예를 들어 일곱 개의 제1 통과홀(K2))을 통하여 능동층(130-1)의 제4 도핑 영역(130-1e)과 연결되며, 나란히 설치된 다수의 제1 통과홀(K2)(예를 들어, 일곱 개의 제1 통과홀(K2))을 통하여 능동층(130-2)의 제4 도핑 영역(130-2e)과 연결된다. 제1 출력 트랜지스터(M3)의 제2 극(132)은 또한 세로줄로 설치된 세 개의 제3 통과홀(D2)을 통하여 제2 커패시터(C2)의 제2 전극(302)과 연결되며, 또한 나란히 설치된 두 개의 제2 통과홀(H10)을 통하여 제1 연결 전극(501)과 연결된다. 제1 출력 트랜지스터(M3)의 제2 극(132)과 제2 출력 트랜지스터(M4)의 제2 극(142)은 일체형 구조이다.

일부 예시적 실시 방식에서, 제2 출력 트랜지스터(M4)는 능동층(140-1)과 (140-2), 제어극(143), 제1 극(141) 및 제2 극(142)을 포함한다. 능동층(140-1)은 채널 영역(140-1a), 제1 도핑 영역(140-1b) 및 제2 도핑 영역(140-1c)을 포함한다. 능동층(140-2)은 채널 영역(140-2a), 제1 도핑 영역(140-2b) 및 제2 도핑 영역(140-2c)을 포함한다. 제2 출력 트랜지스터(M4)의 제1 극(141)은 나란히 설치된 다수의 제1 통과홀(K1)(예를 들어 여섯 개의 제1 통과홀(K1))을 통하여 능동층(140-1)의 제1 도핑 영역(140-1b)과 연결되며, 또한 나란히 설치된 다수의 제1 통과홀(K1)(예를 들어 여섯 개의 제1 통과홀(K1))을 통하여 능동층(140-2)의 제1 도핑 영역(140-2b)과 연결된다.

일부 예시적 실시 방식에서, 제1 커패시터(C1)는 제1 전극(301)과 제2 전극(401)을 포함한다. 제1 전극(301)은 제1 출력 트랜지스터(M3)의 제어극(133a1), (133a2) 및 (133a3)과 일체형 구조이며, 제2 전극(401)은 세로줄로 설치된 세 개의 제3 통과홀(D2)을 통하여 제1 출력 트랜지스터(M3)의 제2 극(132)과 연결된다. 제2 커패시터(C2)는 제1 전극(302)과 제2 전극(402)을 포함한다. 제1 전극(302)과 제2 출력 트랜지스터(M4)의 제어극(143)이 일체형 구조이며, 제2 전극(402)은 제3 통과홀(D1)을 통하여 제4 전원선(PL2a)과 연결된다.

일부 예시적 실시 방식에서, 제1 잡음 제거 제어 트랜지스터(M11)는 능동층(210), 제어극(213a)과 (213b), 제1 극(211) 및 제2 극(212)을 포함한다. 능동층(210)은 채널 영역(210a1), (210a2)과 (210a3), 제1 도핑 영역(210b) 및 제2 도핑 영역(210c)을 포함한다. 제1 잡음 제거 제어 트랜지스터(M11)의 능동층(210)과 제2 잡음 제거 제어 트랜지스터(M12)의 능동층(220)이 일체형 구조이며, 또한 능동층(210)의 제2 도핑 영역(210c)은 능동층(220)의 제2 도핑 영역(220c)과 연결된다. 제1 잡음 제거 제어 트랜지스터(M11)의 제어극(213a)과 (213b)는 제4 잡음 제거 제어 트랜지스터(M14)의 제어극(243a)과 (243b)가 일체형 구조이며. 또한 제2 통과홀(H16)을 통하여 제4 연결 전극(504)과 연결된다. 제4 연결 전극(504)은 제3 통과홀(D5)을 통하여 제1 출력단(OUT1)과 연결될 수 있다. 제1잡음 제거 제어 트랜지스터(M11)의 제1 극(211)은 제1 통과홀(K21)을 통하여 능동층(210)의 제1 도핑 영역(210b)과 연결된다. 제2 잡음 제거 제어 트랜지스터(M11)의 제2 극(212)은 2*2 어레이로 배치된 네 개의 제1 통과홀(K20)을 통하여 능동층(210)의 제2 도핑 영역(210c)과 연결되며, 또한 제2 통과홀(H12)과 제3 커패시터(C3)의 제1 전극(303)을 통하여 연결된다. 제1 잡음 제거 제어 트랜지스터(M11)의 제1 극(211)과 제4 잡음 제거 제어 트랜지스터(M14)의 제1 극(241)이 일체형 구조이다. 제1 잡음 제거 제어 트랜지스터(M11)의 제2 극(212)과 제2 잡음 제거 제어 트랜지스터(M12)의 제2 극(222)이 일체형 구조이다.

일부 예시적 실시 방식에서, 제2 잡음 제거 제어 트랜지스터(M12)는 능동층(220), 제어극(223), 제1 극(221) 및 제2 극(222)을 포함한다. 능동층(220)은 채널 영역(220a), 제1 도핑 영역(220b) 및 제2 도핑 영역(220c)을 포함한다. 제2 잡음 제거 제어 트랜지스터(M12)의 제1 극(221)은 나란히 설치된 두 개의 제1 통과홀(K19)을 통하여 능동층(220)의 제1 도핑 영역(220b)과 연결된다.

일부 예시적 실시 방식에서, 제3 잡음 제거 제어 트랜지스터(M13)는 능동층(230), 제어극(233), 제1 극(231) 및 제2 극(232)을 포함한다. 능동층(230)은 채널 영역(230a), 제1 도핑 영역(230b) 및 제2 도핑 영역(230c)을 포함한다. 제3 잡음 제거 제어 트랜지스터(M13)의 제어극과 제3 커패시터(C3)의 제1 전극(303)이 일체형 구조이다. 제3 잡음 제거 제어 트랜지스터(M13)의 제1 극(231)은 나란히 설치된 두 개의 제1 통과홀(K24)을 통하여 능동층(230)의 제1 도핑 영역(230b)과 연결되며, 또한 나란히 설치된 두 개의 제2 통과홀(H13)을 통하여 제3 커패시터(C3)의 제1 전극(303)과 연결된다. 제3 잡음 제거 제어 트랜지스터(M13)의 제2 극(232)은 나란히 설치된 두 개의 제1 통과홀(K25)을 통하여 능동층(230)의 제2 도핑 영역(230c)과 연결되며, 또한 나란히 설치된 두 개의 제2 통과홀(H14)을 통하여 제4 커패시터(C4)의 제1 전극(304)과 연결된다.

일부 예시적 실시 방식에서, 제4 잡음 제거 제어 트랜지스터(M14)는 능동층(240), 제어극(243a)과 (243b), 제1 극(241) 및 제2 극(242)을 포함한다. 능동층(240)은 채널 영역(240a1), (240a2)과 (240a3), 제1 도핑 영역(240b) 및 제2 도핑 영역(240c)을 포함한다. 제4 잡음 제거 제어 트랜지스터(M14)의 제1 극(241)은 제1 통과홀(K22)을 통하여 능동층(240)의 제1 도핑 영역(240b)과 연결된다. 제4 잡음 제거 제어 트랜지스터(M14)의 제2 극(242)은 제1 통과홀(K23)을 통하여 능동층(240)의 제2 도핑 영역(240c)과 연결되며, 또한 제2 통과홀(H15)을 통하여 제4 커패시터(C4)의 제1 전극(304)과 연결된다.

일부 예시적 실시 방식에서, 제3 출력 트랜지스터(M15)는 능동층(250-1)과 (250-2), 제어극(253), 제1 극(251) 및 제2 극(252)을 포함한다. 능동층(250-1)은 채널 영역(250-1a), 제1 도핑 영역(250-1b) 및 제2 도핑 영역(250-1c)을 포함한다. 능동층(250-2)은 채널 영역(250-2a), 제1 도핑 영역(250-2b) 및 제2 도핑 영역(250-2c)을 포함한다. 제3 출력 트랜지스터(M15)의 능동층(250-1)과 제4 출력 트랜지스터(M16)의 능동층(260-1)이 일체형 구조이며, 또한 능동층(250-1)의 제2 도핑 영역(250-1c)은 능동층(260-1)의 제4 도핑 영역(260-1e)과 연결된다. 제3 출력 트랜지스터(M15)의 능동층(250-2)과 제4 출력 트랜지스터(M16)의 능동층(260-2)이 일체형 구조이며, 또한 능동층(250-2)의 제2 도핑 영역(250-2c)은 능동층(260-2)의 제4 도핑 영역(260-2e)과 연결된다. 제3 출력 트랜지스터(M15)의 제어극(253)과 제4 커패시터(C4)의 제1 전극(303)이 일체형 구조이다.

제3 출력 트랜지스터(M15)의 제1 극(251)은 나란히 설치된 다수의 제1 통과홀(K30)(예를 들어 네 개의 제1 통과홀(K30))을 통하여 능동층(250-1)의 제1 도핑 영역(250-1b)과 연결되며, 또한 나란히 설치된 다수의 제1 통과홀(K30)(예를 들어 네 개의 제1 통과홀(K30))을 통하여 능동층(250-2)의 제1 도핑 영역(250-2b)과 연결된다. 제3 출력 트랜지스터(M15)의 제1 극(251)은 제3 전원선(PL1b)과 일체형 구조이다.

제3 출력 트랜지스터(M15)의 제2 극(252)은 나란히 설치된 다수의 제1 통과홀(K29)(예를 들어 네 개의 제1 통과홀(K29))을 통하여 능동층(250-1)의 제2 도핑 영역(250-1c)과 연결되며, 또한 나란히 설치된 다수의 제1 통과홀(K29)(예를 들어 네 개의 제1 통과홀(K29))을 통하여 능동층(250-2)의 제2 도핑 영역(250-2c)과 연결된다. 제3 출력 트랜지스터(M15)의 제2 극(252)과 제4 출력 트랜지스터(M16)의 제2 극(262)이 일체형 구조이다.

일부 예시적 실시 방식에서, 제4 출력 트랜지스터(M16)는 능동층(260-1)과 (260-2), 제어극(263a), (263b) 및 (263c), 제1 극(261) 및 제2 극(262)을 포함한다. 능동층(260-1)은 채널 영역(260-1a1), (260-1a2) 및 (260-1a3), 제1 도핑 영역(260-1b), 제2 도핑 영역(260-1c), 제3 도핑 영역(260-1d) 및 제4 도핑 영역(260-1e)을 포함한다. 능동층(260-2)은 채널 영역(260-2a1), (260-2a2) 및 (260-2a3), 제1 도핑 영역(260-2b), 제2 도핑 영역(260-2c), 제3 도핑 영역(260-2d) 및 제4 도핑 영역(260-2e)을 포함한다.

제4 출력 트랜지스터(M16)의 제어극(263a), (263b) 및 (263c)은 일체형 구조이며, 또한 세로줄로 설치된 두 개의 제2 통과홀(H17)을 통하여 제5 연결 전극(505)과 연결된다. 제5 연결 전극(505)은 제4 통과홀(F2)을 통하여 제6 연결 전극(506)과 연결된다. 제6 연결 전극(506)은 제4 통과홀(F1)을 통하여 제5 제어 트랜지스터(M7)의 제2 극(172)과 연결된다.

제4 출력 트랜지스터(M16)의 제1 극(261)은 나란히 설치된 다수의 제1 통과홀(K26)(예를 들어, 네 개의 제1 통과홀(K26))을 통하여 능동층(260-1)의 제1 도핑 영역(260-1b)과 연결되며, 나란히 설치된 다수의 제1 통과홀(K26)(예를 들어, 네 개의 제1 통과홀(K26))을 통하여 능동층(260-2)의 제1 도핑 영역(260-2b)과 연결되며, 또한 나란히 설치된 다수의 제1 통과홀(K28)(예를 들어 네 개의 제1 통과홀(K28))을 통하여 능동층(260-1)의 제3 도핑 영역(260-1d)과 연결되며, 나란히 설치된 다수의 제1 통과홀(K28)(예를 들어, 네 개의 제1 통과홀(K28))을 통하여 능동층(260-2)의 제3 도핑 영역(260-2d)과 연결된다. 제4 출력 트랜지스터(M16)의 제1 극(261)은 또한 나란히 설치된 두 개의 제3 통과홀(D8)을 통하여 제3 연결 전극(503)과 연결된다. 제3 연결 전극(503)은 세로줄로 설치된 두 개의 제3 통과홀(D9)을 통하여 제4 클럭 신호선(GCB1)과 연결된다.

제4 출력 트랜지스터(M16)의 제2 극(262)은 나란히 설치된 다수의 제1 통과홀(K27)(예를 들어 네 개의 제1 통과홀(K27))을 통하여 능동층(260-1)의 제2 도핑 영역(260-1c)과 연결되며, 나란히 설치된 다수의 제1 통과홀(K27)(예를 들어 네 개의 제1 통과홀(K27))을 통하여 능동층(260-2)의 제2 도핑 영역(260-2c)과 연결된다. 제4 출력 트랜지스터(M16)의 제2 극(262)은 세로줄로 설치된 제3 통과홀(D10)을 통하여 제2 출력단(OUT2)과 연결된다.

일부 예시적 실시 방식에서, 제3 커패시터(C3)에는 제1 전극(303)과 제2 전극(403)이 포함되며, 제1 전극(303)은 제3 잡음 제거 제어 트랜지스터(M13)의 제1 극(231), 및 제2 잡음 제거 제어 트랜지스터(M12)의 제2 극(222)과 연결되며, 제2 전극(403)은 세로줄로 설치된 두 개의 제3 통과홀(D6)을 통하여 제1 클럭 신호선(GCK1)과 연결된다. 제4 커패시터(C4)에는 제1 전극(304)과 제2 전극(404)이 포함되며, 제1 전극(304)은 제3 잡음 제거 제어 트랜지스터(M13)의 제2 극(232), 제4 잡음 제거 제어 트랜지스터(M14)의 제2 극(242)과 연결되며, 제2 전극(404)은 세로줄로 설치된 두 개의 제3 통과홀(D7)을 통하여 제3 전원선(PL1b)과 연결된다.

일부 예시적 실시 방식에서, 도5 내지 도7f에 도시된 바와 같이 제6n+1 레벨 시프트 레지스터 유닛의 제1 제어 트랜지스터(M1)의 제어극(113)은 제2 통과홀을 통하여 제1 클럭 신호선(GCK1)과 연결될 수 있고, 제3 커패시터(C3)의 제2 전극(403)은 제3 통과홀을 통하여 제1 클럭 신호선(GCK1)과 연결될 수 있으며; 제3 제어 트랜지스터(M5)의 제어극과 제2 잡음 제거 제어 트랜지스터(M12)의 제어극은 일체형 구조이며, 또한 제2 통과홀을 통하여 제3 클럭 신호선(GCK3)과 연결될 수 있으며; 제2 연결 전극(502)은 제2 클럭 신호선(GCK2)과 연결되고, 제2 연결 전극(502)은 제8 제어 트랜지스터(M10)의 제1 극(201) 및 제1 출력 트랜지스터(M3)의 제1 극(131)과 연결된다. 제4 출력 트랜지스터(M16)의 제1 극(261)은 제3 연결 전극(503)을 통하여 제4 클럭 신호선(GCB1)과 연결된다.

일부 예시적 실시 방식에서, 도5 내지 도7f에 도시된 바와 같이 제6n+2 레벨 시프트 레지스터 유닛의 제1 제어 트랜지스터(M1)의 제어극(113)은 제2 통과홀을 통하여 제2 클럭 신호선(GCK2)과 연결될 수 있고, 제3 커패시터(C3)의 제2 극(403)은 제2 통과홀을 통하여 제2 클럭 신호선(GCK2)과 연결될 수 있으며; 제3 제어 트랜지스터(M5)의 제어극과 제2 잡음 제거 제어 트랜지스터(M12)의 제어극은 일체형 구조이며, 또한 제2 통과홀을 통하여 제1 클럭 신호선(GCK1)과 연결될 수 있으며; 제2 연결 전극(502)은 제3 클럭 신호선(GCK3)과 연결되고, 제2 연결 전극(502)은 제8 제어 트랜지스터(M10)의 제1 극(201) 및 제1 출력 트랜지스터(M3)의 제1 극(131)과 연결될 수 있으며; 제4 출력 트랜지스터(M16)의 제1극(261)은 제3 연결 전극(503)을 통하여 제5 클럭 신호선(GCB2)과 연결된다.

본 예시적 실시 방식에서, 도4에 도시된 바와 같은 시프트 레지스터 유닛의 캐스케이드 관계 및 도5 내지 도7f에 도시된 시프트 레지스터의 구조를 결합하면 각 레벨 시프트 레지스터 유닛과 제1 그룹 클럭 신호선 및 제2 그룹 클럭 신호선 사이의 연결 방식을 결정할 수 있으므로 여기서는 더 이상 설명하지 않는다.

아래는 디스플레이 기판의 제조 과정의 예시를 통하여 디스플레이 기판의 구조를 설명한다. 본 공개에서 말하는 "패터닝 공정"은 막층 증착, 감광액 도포, 마스크 노출, 현상, 식각 및 감광액 박리 처리를 포함한다. 증착은 스퍼터링, 증발 및 화학 기상 증착 중 어느 한 가지 또는 여러 가지를 이용할 수 있고 도포는 스프레이 도포 및 스핀 도포 중 어느 한 가지 또는 여러 가지를 이용할 수 있고, 식각은 건조 식각 및 습식 식각 중 어느 한 가지 또는 여러 가지를 이용할 수 있다. "박막"이란 어떤 재료를 베이스에서 증착 또는 도포 공정을 이용하여 제작된 한 층의 박막을 말한다. 만약 전체적인 제작 과정에서 해당 "박막"에 패터닝 공정이 필요하지 않다면, 해당" 박막"은 또한 "층"이라도 할 수 있다. 만약 전체적인 제작 과정에서 해당 "박막"에 패터닝 공정이 필요하다면, 패터닝 공정의 앞을"박막"이라 하고, 패터닝 공정의 뒤를 "층"이라 한다. 패터닝 공정된 후의 "층"에는 적어도 하나의" 패턴"이 포함된다.

본 공개에서 말한 "A와 B의 동층 설치"란 A와 B가 동일한 한번의 패터닝 공정을 통하여 동시에 형성되는 것을 말하며, 막층의 “두께”는 막층의 디스플레이 기판에 수직인 방향의 사이즈이다. 본 공개의 예시적 실시예에서 "A의 투영에 B의 투영이 포함된다"란 B의 투영의 가장자리가 A의 투영의 가장자리의 범위 내에 들어가거나 A의 투영의 가장자리와 B의 투영의 가장자리가 완전히 겹쳐진 것을 말한다.

본 예시적 실시예의 디스플레이 기판의 제조 과정에는 다음과 같은 단계가 포함된다.

1. 기질 기판을 제공한다.

일부 예제적 실시 방식에서, 기질 기판(60) 은 강성 기질 또는 유연한(flexible) 기질이 될 수 있다. 강성 기질은 유리, 금속 호일 중 하나 또는 다수를 포함할 수 있다. 유연한 기질은 폴리에틸렌 테레프탈레이트, 에틸렌 테레프탈레이트, 폴리에테르 에테르케톤, 폴리스티렌, 폴리카보네이트, 폴리아릴에트르, 폴리아릴레이트, 폴리이미드, 폴리염화비닐, 폴리에틸렌, 방직섬유 중 하나 또는 다수를 포함할 수 있다.

2. 제1 반도체층 패턴을 형성한다.

일부 예시적 실시 방식에서, 도7a에 도시된 바와 같이 기질 기판(60) 위에 제1 절연 박막과 제1 반도체 박막을 순차적으로 증착하고 패터닝 공정을 통하여 제1 반도체 박막에 대하여 패터닝하여 기질 기반(60) 전체를 커버하는 제1 절연층(61) 및 제1 절연층(61) 위에 설치된 제1 반도체층 패턴을 형성한다. 제1 반도체층 패턴은 적어도 시프트 레지스터 유닛 중의 다수의 트랜지스터(예를 들어 트랜지스터(M1) 내지 (M16)의 능동층을 포함한다. 능동층은 적어도 하나의 채널 영역과 다수의 도핑 영역을 포함할 수 있다. 채널 영역은 불순물을 도핑하지 않을 수 있고 반도체 특성을 가진다. 도핑 영역에는 불순물이 도핑되며, 이로 인해 전도성이 있다. 불순물은 트랜지스터의 타입(예를 들어 N형이나 P형)에 따라 달라질 수 있다. 일부 실시예에서, 제 1 반도체 박막의 재료는 폴리 실리콘일 수 있다.

3. 제1 전도층 패턴을 형성한다.

일부 예시적 실시 방식에서, 도7b에 도시된 바와 같이 상술한 패턴을 형성하는 기질 기판(60) 위에 제2 절연 박막과 제1 반도체 박막을 순차적으로 증착하고 패터닝 공정을 통하여 제1 반도체 박막에 대하여 패터닝하여 제1 반도체층 패턴을 커버하는 제2 절연층(62) 및 제2 절연층(62) 위에 설치된 제1 전도층 패턴을 형성한다. 일부 예시에서, 제1 전도층 패턴은 시프트 레지스터 유닛의 다수의 트랜지스터(예를 들어 트랜지스터(M1) 내지 (M16))의 제어극, 시프트 레지스터 유닛의 다수의 커패시터(예를 들어 제1 커패시터(C1) 내지 제4 커패시터(C4))의 제1 전극, 다수의 연결 전극(예를 들어 제1 연결 전극(501)과 제2 연결 전극(502))을 포함할 수 있다.

4. 제2 전도층 패턴을 형성한다.

일부 예시적 실시 방식에서, 도7c에 도시된 바와 같이 상술한 패턴을 형성하는 기질 기판(60) 위에 제3 절연 박막과 제2 전도 박막을 순차적으로 증착하고 패터닝 공정을 통하여 제2 전도 박막에 대하여 패터닝하여 제1 전도층을 커버하는 제3 절연층(63) 및 제3 절연층(63) 위에 설치된 제2 전도층 패턴을 형성한다. 일부 예시에서, 제2 전도층 패턴은 시프트 레지스터 유닛의 다수의 커패시터(예를 들어, 제1 커패시터(C1) 내지 제4 커패시터(C4))의 제2 전극, 제1 출력단(OUT1), 제2 출력단(OUT2) 및 연결 전극(예를 들어 제3 연결 전극(503))을 포함할 수 있다.

5. 제4 절연층 패턴을 형성한다.

일부 예시적 실시 방식에서, 도7d에 도시된 바와 같이 상술한 패턴을 형성하는 기질 기판(60) 위에 제4 절연 박막을 증착하고 패터닝 공정을 통하여 제4 절연 박막에 대하여 패터닝하여 제2 전도층을 커버하는 제4 절연층(64) 패턴을 형성한다. 일부 예시에서, 제4 절연층(64)에 다수의 통과홀이 설치되어 있다. 다수의 통과홀은 적어도 다수의 제1 통과홀(K1) 내지 (K30), 다수의 제2 통과홀(H1) 내지 (H17) 및 다수의 제3 통과홀(D1) 내지 (D10)를 포함할 수 있다. 다수의 제1 통과홀(K1) 내지 (K30) 내의 제4 절연층(64), 제3 절연층(63) 및 제2 절연층(62)이 식각되어 제1 반도체층의 표면을 노출시킨다. 다수의 제2 통과홀(H1) 내지 (H17) 내의 제4 절연층(64)과 제3 절연층(63)이 식각되어 제1 전도층의 표면을 노출시킨다. 다수의 제3 통과홀(D1) 내지 (D10) 내의 제4 절연층(64)이 식각되어 제2 전도층의 표면을 노출시킨다.

6. 제3 전도층 패턴을 형성한다.

일부 예시적 실시 방식에서, 도7e에 도시된 바와 같이 상술한 패턴을 형성한 기질 기판(60) 위에 제3 전도 박막을 증착하고 패터닝 공정을 통하여 제3 전도 박막에 대하여 패터닝하여 제4 절연층(64) 위에 제3 전도층 패턴을 형성한다. 일부 예시에서, 제3 전도층 패턴은 시프트 레지스터 유닛의 다수의 트랜지스터(예를 들어, 트랜지스터(M1) 내지 (M16)의 제1 극과 제2 극, 제1 그룹 클럭 신호선(예를 들어, 제1 클럭 신호선(GCK1), 제2 클럭 신호선(GCK2), 제3 클럭 신호선(GCK3), 제2 그룹 클럭 신호선(예를 들면 제4 클럭 신호선(GCB1)과 제5 클럭 신호선(GCB2)을 포함), 다수의 전원선(예를 들어, 제1 전원선(PL1a), 제4 전원선(PL2a), 제3 전원선(PL1b) 및 제2 전원선(PL2b)) 및 연결 전극(예를 들어 제4 연결 전극(504), 제5 연결 전극(505) 및 제6 연결 전극(506))을 포함할 수 있다.

7. 제5 절연층과 제6 절연층 패턴을 형성한다.

일부 예시적 실시 방식에서, 상술한 패턴을 형성하는 기질 기판(60) 위에 제5 절연 박막(65)을 증착한 후, 제6 절연 박막을 도포하고 제6 절연 박막의 마스크, 노출 및 현상을 통하여 제6 절연층(66) 패턴을 형성하며; 다음 제5 절연 박막에 대하여 패터닝 공정을 수행하여 제5 절연층(65) 패턴을 형성한다. 일부 예시에서, 제6 절연층(66) 위에 다수의 통과홀이 형성되어 있다. 예를 들어, 다수의 통과홀은 다수의 제4 통과홀(F1) 내지 (F3)을 포함할 수 있다. 다수의 제4 통과홀(F1) 내지 (F3) 내의 제5 절연층(65)과 제6 절연층(66)이 식각되어 제3 전도층의 표면을 노출시킨다.

8. 제4 전도층 패턴을 형성한다.

일부 예시적 실시 방식에서, 도7f에 도시된 바와 같이 상술한 패턴을 형성한 기질 기판(60) 위에 제4 전도 박막을 증착하고 는 패터닝 공정을 통하여 제4 전도 박막에 대하여 패터닝하여 제6 절연층(66) 위에 제4 전도층 패턴을 형성한다. 일부 예시에서, 제4 전도층 패턴은 적어도 연결 전극. 예를 들어 제7 연결 전극(507)과 제3 연결선(703)을 포함할 수 있다.

일부 예시적 실시 방식에서, 비디스플레이 영역에 시프트 레지스터 유닛을 형성하는 동시에 디스플레이 영역에 픽셀 회로를 형성할 수 있다. 예를 들어, 디스플레이 영역의 제1 반도체층은 픽셀 구동 회로의 트랜지스터의 능동층을 포함할 수 있고, 디스플레이 영역의 제1 전도층은 픽셀 구동 회로의 트랜지스터의 제어극과 저장 커패시터의 제1 전극을 포함할 수 있으며, 디스플레이 영역의 제2 전도층은 적어도 픽셀 구동 회로의 저장 커패시터의 제2 전극을 포함할 수 있고, 디스플레이 영역의 제3 전도층은 적어도 픽셀 구동 회로의 트랜지스터의 제1 극과 제2 극을 포함할 수 있으며, 디스플레이 영역의 제4 전도층은 적어도 픽셀 구동 회로와 발광 소자의 양극 사이의 연결 전극을 포함할 수 있다. 제1 전도층을 형성한 후 디스플레이 영역에 제2 반도체층을 형성할 수 있으며, 제2 반도체층과 제1 전도층 사이에는 절연층이 설치되어 있다. 제2 반도체 박막의 재료는 IGZO와 같은 금속 산화물이 될 수 있다. 그러나 본 실시예는 제2 반도체층의 위치에 대하여 한정하지 않는다.

일부 예시적 실시 방식에서, 제4 전도층을 형성한 후 디스플레이 영역에 제7 절연층, 양극층, 픽셀 정의층, 유기 발광층, 음극층 및 패키지층 패턴을 순차적으로 형성할 수 있다. 일부 예시에서, 상술한 패턴이 형성된 기질 기판에 제7 절연 박막을 도포하고 제7 절연 박막에 대한 마스크, 노출 및 현상을 통하여 제7 절연층 패턴을 형성한다. 다음 상술한 패턴을 형성하는 디스플레이 영역의 기질 기반에 양극 박막을 증착하고 패터닝 공정을 통하여 양극 박막에 대하여 패터닝하여 제7 절연층에 양극 패턴을 형성한다. 그런 다음 상술한 패턴을 형성하는 기질 기판에 픽셀 정의 박막을 도포하고 마스크, 노출 및 현상 공정을 통하여 픽셀 정의층(PDL, Pixel Define Layer) 패턴을 형성하며, 픽셀 정의층은 디스플레이 영역의 각 서브 픽셀에 형성되며, 각 서브 픽셀의 픽셀 정의층은 양극을 노출시키는 픽셀 개구부를 형성한다. 뒤이어 상술한 형성된 픽셀 개구부 안에 유기 발광층이 형성되고, 유기 발광층은 양극과 연결된다. 이후 음극 박막을 증착하고 패터닝 공정을 통하여 음극 박막에 대하여 패터닝하여 음극 패턴을 형성하며, 음극은 각각 유기 발광층과 제2 전원선과 연결된다. 뒤이어 음극에 패키지층이 형성되며, 패키지층은 무기질/유기질/무기질의 적층 구조를 포함할 수 있다. 일부 가능한 실시 방식에서, 음극은 다수의 방식을 통하여 제2 전원선과 연결되며, 예를 들어 레이저 펀칭이다.

일부 예시적 실시방식에서, 제1 전도층, 제2 전도층, 제3 전도층 및 제4 전도층은 금속 물질, 예를 들어 은(Ag), 동(Cu), 알루미늄(Al) 및 몰리브덴(Mo) 중 임의의 하나 또는 다수를 이용할 수 있거나, 또는 상술한 금속의 합금 재료, 예를 들어 알루미늄 네오디뮴 합금(AlNd) 또는 몰리브덴니오브 합금(MoNb)을 이용할 수 있으며, 단층 구조이거나 또는Mo/Cu/Mo와 같은 다층 복합 구조가 될 수 있다. 제1 절연층(61), 제2 절연층(62), 제3 절연층(63), 제4 절연층(64) 및 제5 절연층(65)은 규소산화물(SiOx), 규소질화물(SiNx) 및 질소산화규소(SiON) 중 임의의 하나 또는 다수를 이용할 수 있으며, 단층, 다층 또는 복합층이 될 수 있다. 제6 절연층(66)과 제7 절연층은 폴리이미드, 아크릴 또는 폴리에틸렌 테레프탈레이트 등 유기재료를 이용할 수 있다. 제1 절연층(61)은 버퍼(Buffer) 층이라고 할 수 있으며, 제1 절연층(61)은 기질 기판(60)의 물 및 산소 저항력을 향상하도록 구성되며; 제2 절연층(62)과 제3 절연층(63)은 게이트 절연(GI)층, 제4 절연층(64)은 층간 절연(ILD)층, 제5 절연층(65)은 둔화(PVX)층이라고 하며; 제6 절연층(66)과 제7 절연층은 플랫층이라고 한다. 픽셀 정의층은 폴리이미드, 아크릴 또는 폴리에틸렌 테레프탈레이트 등 유기재료를 이용할 수 있다. 양극은 산화인듐주석(ITO)이나 또는 산화인듐아연(IZO) 등 투명한 전도 물질을 이용할 수 있다. 음극은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 구리(Cu), 리튬(Li) 중 임의의 하나 또는 다수를 이용하거나, 또는 상술한 금속 중 임의의 하나 또는 다수로 구성된 합금을 이용할 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다. 예를 들어, 양극은 금속과 같은 반사 물질을 이용할 수 있고, 음극은 투명하고 전도성 있는 물질을 이용할 수 있다.

본 예시적 실시예에 도시된 구조와 이의 제조 과정은 단지 예시적 설명일 뿐이다. 일부 예시적 실시 방식에서, 실제 필요에 따라 상응한 구조를 변경하고 패터닝 공정을 추가하거나 감소시킬 수 있다. 예를 들어 제4 전도층을 설치하지 않을 수 있다. 또 예를 들면, 제1 그룹 클럭 신호선의 다수의 클럭 신호선의 순서가 바뀔 수 있고, 제2 그룹 클럭 신호선의 다수의 클럭 신호선의 순서가 바뀔 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

본 예시적 실시예의 제조 공정은 현재 성숙된 제조 장치를 이용하여 구현될 수 있으며, 기존 제조 공정과 잘 호환될 수 있으며, 공정 구현이 간단하고 구현이 쉬우며, 생산 효율이 높고, 생산 비용이 낮으며, 양품률이 높다.

본 예제적 실시예가 제공하는 디스플레이 기판은 제1 출력 회로와 제2 출력 회로의 공용 클럭 신호선을 설치하며, 또한 제1 출력 회로와 제2 출력 회로 사이에 제1 클럭 신호선, 제1 전원선 및 제2 전원선을 설치하여 시프트 레지스터 유닛의 조판 밀도를 높일 수 있어, 좁은 테두리를 구현하는 데 유리하며; 또한, 클럭 신호선의 부하를 줄일 수 있어 시프트 레지스터 유닛의 성능 향상에 유리하다.

일부 예시적 실시 방식에서, 게이트 구동 회로는 다수의 캐스케이드 시프트 레지스터 유닛을 포함한다. 여기에서, 제2k-1 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+1 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제1 레벨 시프트 레지스터 유닛의 입력단은 제1 초기 신호선(STVO)과 연결된다. 제2k 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+2 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제2 레벨 시프트 레지스터 유닛의 입력단은 제2 초기 신호선(STVE)과 연결된다. 여기에서 k는 양의 정수이다.

일부 예시적 실시 방식에서, 제1 그룹 클럭 신호선은 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선을 포함하며, 제2 그룹 클럭 신호선은 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선을 포함한다. 제2k-1 레벨 시프트 레지스터 유닛은 제1 패킷 클럭 신호선 및 제3 패킷 클럭 신호선과 연결되며, 제2k 레벨 시프트 레지스터 유닛은 제2 패킷 클럭 신호선 및 제4 패킷 클럭 신호선과 연결된다.

일부 예시적 실시 방식에서, 제1 패킷 클럭 신호선은 제1 클럭 신호선(GCKO1), 제2 클럭 신호선(GCKO2), 제3 클럭 신호선(GCKO3)을 포함한다. 제2 패킷 클럭 신호선은 제6 클럭 신호선(GCKE1), 제7 클럭 신호선(GCKE2), 제8 클럭 신호선(GCKE3)을 포함한다. 제3 패킷 클럭 신호선은 제4 클럭 신호선(GCBO1)과 제5 클럭 신호선(GCBO2)을 포함한다. 제4 패킷 클럭 신호선은 제9 클럭 신호선(GCBE1)과 제10 클럭 신호선(GCBE2)을 포함한다.

본 예시적 실시 방식에서, 홀수 레벨 시프트 레지스터 유닛은 순차적으로 캐스케이드되어, 제1 패킷 클럭 신호선과 제3 패킷 클럭 신호선과 연결되며, 짝수 레벨 시프트 레지스터 유닛은 순차적으로 캐스케이드되어 제2 패킷 클럭 신호선과 제4 패킷 클럭 신호선과 연결된다. 본 예시적 실시예의 게이트 구동 회로는 클럭 신호 수량을 증가시켜 홀수 짝수 줄의 구동을 이용함으로써 충전 시간을 늘리고 픽셀 충전 효과를 확보할 수 있어 높은 주파수 구동 모드에 적용할 수 있다.

도8은 본 공개의 적어도 하나의 실시예의 게이트 구동 회로의 다른 일 도면이다. 일부 예시적 실시 방식에서, 도8에 도시된 바와 같이, 제12n+1 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선(GCKO1)과 연결되고, 제2 클럭단은 제2 클럭 신호선(GCKO2)과 연결되며, 제3 클럭단은 제3 클럭 신호선(GCKO3)과 연결되고, 제4 클럭단은 제4 클럭 신호선(GCBO1)과 연결된다.

제12n+3 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선(GCKO2)과 연결되고, 제2 클럭단은 제3 클럭 신호선(GCKO3)과 연결되며, 제3 클럭단은 제1 클럭 신호선(GCKO1)과 연결되고, 제4 클럭단은 제5 클럭 신호선(GCBO2)과 연결된다.

제12n+5 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선(GCKO3)과 연결되고, 제2 클럭단은 제1 클럭 신호선(GCKO1)과 연결되며, 제3 클럭단은 제2 클럭 신호선(GCKO2)과 연결되고, 제4 클럭단은 제4 클럭 신호선(GCBO1)과 연결된다.

제12n+7 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선(GCKO1)과 연결되고, 제2 클럭단은 제2 클럭 신호선(GCKO2)과 연결되며, 제3 클럭단은 제3 클럭 신호선(GCKO3)과 연결되고, 제4 클럭단은 제5 클럭 신호선(GCBO2)과 연결된다.

제12n+9 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선(GCKO2)과 연결되고, 제2 클럭단은 제3 클럭 신호선(GCKO3)과 연결되며, 제3 클럭단은 제1 클럭 신호선(GCKO1)과 연결되고, 제4 클럭단은 제4 클럭 신호선(GCBO1)과 연결된다.

제12n+11 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선(GCKO3)과 연결되고, 제2 클럭단은 제1 클럭 신호선(GCKO1)과 연결되며, 제3 클럭단은 제2 클럭 신호선(GCKO2)과 연결되고, 제4 클럭단은 제5 클럭 신호선(GCBO2)과 연결된다.

제12n+2 레벨 시프트 레지스터 유닛의 제1 클럭단은 제6 클럭 신호선(GCKE1)과 연결되고, 제2 클럭단은 제7 클럭 신호선(GCKE2)과 연결되며, 제3 클럭단은 제8 클럭 신호선(GCKE3)과 연결되고, 제4 클럭단은 제9 클럭 신호선(GCBE1)과 연결된다.

제12n+4 레벨 시프트 레지스터 유닛의 제1 클럭단은 제7 클럭 신호선(GCKE2)과 연결되고, 제2 클럭단은 제8 클럭 신호선(GCKE3)과 연결되며, 제3 클럭단은 제6 클럭 신호선(GCKE1)과 연결되고, 제4 클럭단은 제10 클럭 신호선(GCBE2)과 연결된다.

제12n+6 레벨 시프트 레지스터 유닛의 제1 클럭단은 제8 클럭 신호선(GCKE3)과 연결되고, 제2 클럭단은 제6 클럭 신호선(GCKE1)과 연결되며, 제3 클럭단은 제7 클럭 신호선(GCKE2)과 연결되고, 제4 클럭단은 제9 클럭 신호선(GCBE1)과 연결된다.

제12n+8 레벨 시프트 레지스터 유닛의 제1 클럭단은 제6 클럭 신호선(GCKE1)과 연결되고, 제2 클럭단은 제7 클럭 신호선(GCKE2)과 연결되며, 제3 클럭단은 제8 클럭 신호선(GCKE3)과 연결되고, 제4 클럭단은 제10 클럭 신호선(GCBE2)과 연결된다.

제12n+10 레벨 시프트 레지스터 유닛의 제1 클럭단은 제7 클럭 신호선(GCKE2)과 연결되고, 제2 클럭단은 제8 클럭 신호선(GCKE3)과 연결되며, 제3 클럭단은 제6 클럭 신호선(GCKE1)과 연결되고, 제4 클럭단은 제9 클럭 신호선(GCBE1)과 연결된다.

제12n+12 레벨 시프트 레지스터 유닛의 제1 클럭단은 제8 클럭 신호선(GCKE3)과 연결되고, 제2 클럭단은 제6 클럭 신호선(GCKE1)과 연결되며, 제3 클럭단은 제7 클럭 신호선(GCKE2)과 연결되고, 제4 클럭단은 제10 클럭 신호선(GCBE2)과 연결된다. 여기에서, n은 자연수이다.

본 실시예의 게이트 구동 화로의 열두 개의 시프트 레지스터 유닛은 하나의 최소 주기 반복 유닛으로서 열두 줄의 서브 픽셀을 구동할 수 있다.

도9는 본 공개의 적어도 하나의 실시예의 클럭 신호의 타임 순서 도면이다. 도9에 도시된 바와 같이, 제1 클럭 신호선(GCKO1)이 제공하는 제1 클럭 신호, 제2 클럭 신호선(GCKO2)이 제공하는 제2 클럭 신호, 제3 클럭 신호선(GCKO3)이 제공하는 제3 클럭 신호, 제4 클럭 신호선(GCBO1)이 제공하는 제4 클럭 신호, 제5 클럭 신호선(GCBO2)이 제공하는 제5 클럭 신호, 제6 클럭 신호선(GCKE1)이 제공하는 제6 클럭 신호, 제7 클럭 신호선(GCKE2)이 제공하는 제7 클럭 신호, 제8 클럭 신호선(GCKE3)이 제공하는 제8 클럭 신호, 제9 클럭 신호선(GCBE1)이 제공하는 제9 클럭 신호 및 제10 클럭 신호선(GCBE2)이 제공하는 제10 클럭 신호는 모두 펄스 신호이다.

일부 예시적 실시 방식에서, 도9에 도시된 바와 같이, 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호, 제6 클럭 신호, 제7 클럭 신호 및 제8 클럭 신호의 듀티 비율이 같을 수 있다. 제2 클럭 신호는 제1 클럭 신호보다 제1 설정 시간(예를 들어, 2H) 지연되고, 제3 클럭 신호는 제2 클럭 신호보다 제1 설정 시간(예를 들어, 2H) 지연되어, 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호가동시에 낮은 전압으로 되지 않도록 한다. 제7 클럭 신호는 제6 클럭 신호보다 제1 설정 시간(예를 들어, 2H) 지연되고, 제8 클럭 신호는 제7 클럭 신호보다 제1설정 시간(예를 들어, 2H) 지연되어, 제6 클럭 신호, 제7 클럭 신호 및 제8 클럭 신호가 동시에 낮은 전압으로 되지 않도록 한다. 제6 클럭 신호는 제1 클럭 신호보다 제2 설정 시간(예를 들어, 1H) 지연되고, 제7 클럭 신호는 제2 클럭 신호보다 제2 설정 시간(예를 들어, 1H) 지연되며, 제8 클럭 신호는 제3 클럭 신호보다 제2 설정 시간(예를 들어, 1H) 지연된다.

일부 예시적 실시 방식에서, 도9에 도시된 바와 같이 제2 초기 신호선(STVE)이 제공하는 제2 초기 신호는 제1 초기 신호선(STVO)이 제공하는 제1 초기 신호보다 1H 지연된다.

일부 예시적 실시 방식에서, 도9에 도시된 바와 같이, 제4 클럭 신호, 제5 클럭 신호, 제9 클럭 신호 및 제10 클럭 신호의 듀티 비율이 같을 수 있다. 제4 클럭 신호의 듀티 비율은 제1 클럭 신호의 듀티 비율보다 작을 수 있다. 제4 클럭 신호와 제5 클럭 신호가 동시에 높은 전압으로 되지 않고, 제9 클럭 신호와 제10 클럭 신호가 동시에 높은 전압으로 되지 않는다. 제9 클럭 신호는 제4 클럭 신호보다 제2 설정 시간(예를 들어, 1H) 지연되고, 제10 클럭 신호는 제5 클럭 신호보다 제2 설정 시간(예를 들어, 1H) 지연된다.

일부 예시적 실시 방식에서, 도8 중의 제1 레벨 시프트 레지스터 유닛의 작동 타임 순서는 제1 단계(OS1), 제2 단계(OS2), 제3 단계(OS3) 및 제4 단계(OS4)를 포함할 수 있다. 제2 레벨 시프트 레지스터 유닛의 작업 과정은 제1 단계(ES1), 제2 단계(ES2), 제3 단계(ES3) 및 제4 단계(ES4)를 포함할 수 있다. 4개의 단계에 대한 작업 과정은 상술한 실시예의 시프트 레지스터 유닛의 작업 과정 설명을 참조할 수 있으므로 여기서는 더 이상 설명하지 않는다.

도10은 본 공개의 적어도 하나의 실시예의 시프트 레지스터 유닛의 다른 일 조감도이다. 도10에서 제12n+1 레벨과 제12n+2 레벨 시프트 레지스터 유닛(예를 들어, n=1)을 예로 들어 표현한다. 아래는 주로 제12n+1 레벨 시프트 레지스터 유닛의 구조를 예로 들어 설명한다.

도11a는 본 공개의 적어도 하나의 실시예의 제1 반도체층을 형성한 후의 시프트 레지스터 유닛의 조감도이다. 도11b는 본 공개의 적어도 하나의 실시예의 제1 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다. 도11c는 본 공개의 적어도 하나의 실시예의 제2 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다. 도11d는 본 공개의 적어도 하나의 실시예의 제3 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다. 도11e는 본 공개의 적어도 하나의 실시예의 제4 전도층을 형성한 후의 시프트 레지스터 유닛의 다른 일 조감도이다.

일부 예시적 실시 방식에서 도10에 도시된 바와 같이 디스플레이 기판에 평행한 평면 내에서 제1 방향(X)에서 제2 초기 신호선(STVE)은 제1 초기 신호선(STVO)과 제4 전원선(PL2a) 사이에 위치하며, 제1 그룹 클럭 신호선은 제1 전원선(PL1a)과 제2 전원선(PL2b) 사이에 위치하고, 제3 전원선(PL1b)은 제2 전원선(PL2b)과 제2 그룹 클럭 신호선 사이에 위치한다. 제1 그룹 클럭 신호선은 제1 패킷 클럭 신호선과 제2 그룹 클럭 신호선을 포함한다. 제1 그룹 클럭 신호선과 제2 패킷 클럭 신호선은 제1 방향(X)에서 간격으로 배치된다. 본 예시에서, 제1 패킷 클럭 신호선은 제1 클럭 신호선(GCKO1), 제2 클럭 신호선(GCKO2) 및 제3 클럭 신호선(GCKO3)을 포함하며, 제2 패킷 클럭 신호선은 제6 클럭 신호선(GCKE1), 제7 클럭 신호선(GCKE2), 제8 클럭 신호선(GCKE3)을 포함한다. 제1 전원선(PL1a)에서 제2 전원선(PL2b)로 가는 제1 방향(D1)에서, 제1 클럭 신호선(GCKO1), 제6 클럭 신호선(GCKE1), 제2 클럭 신호선(GCKO2), 제7 클럭 신호선(GCKE2), 제3 클럭 신호선(GCKO3) 및 제8 클럭 신호선(GCKE3)이 순차적으로 배치되어 있다. 제2 그룹 클럭 신호선은 제3 패킷 클럭 신호선과 제4 그룹 클럭 신호선을 포함한다. 제3 패킷 클럭 신호선은 제4 클럭 신호선(GCBO1)과 제5 클럭 신호선(GCBO2)을 포함하며; 제4 패킷 클럭 신호선은 제9 클럭 신호선(GCBE1)과 제10 클럭 신호선(GCBE2)을 포함한다. 제2 출력 회로로부터 떨어진 제1방향(D1)에서, 제4 클럭 신호선(GCBO1), 제9 클럭 신호선(GCBE1), 제5 클럭 신호선(GCBO2) 및 제10 클럭 신호선(GCBE2)이 순차적으로 배치된다. 그러나 본 실시예는 이에 대하여 제한하지 않는다. 일부 예시에서, 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선이 제1 방향으로 순차적으로 배치될 수 있고, 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선이 제1 방향으로 순차적으로 배치될 수 있다.

일부 예시적 실시 방식에서, 도11b에 도시된 바와 같이 비디스플레이 영역의 제1 전도층은 적어도 시프트 레지스터 유닛의 다수의 트랜지스터(예를 들어 트랜지스터(M1) 내지 (M16))의 제어극, 다수의 커패시터(예를 들어 제1 커패시터(C1) 내지 제4 커패시터(C4))의 제1 전극을 포함한다. 임의의 하나의 레벨 시프트 레지스터 유닛의 제8 제어 트랜지스터(M10)의 제어극(203a)과 (203b)은 제1 연결 전극(501)과 일체형 구조일 수 있으며, 또한 다음 베렐 시프트 레지스터 유닛의 제7 제어 트랜지스터(M9)의 제어극(193)과 연결되지 않는다.

일부 예시적 실시 방식에서, 도11d에 도시된 바와 같이 비디스플레이 영역의 제3 전도층은 시프트 레지스터 유닛의 다수의 트랜지스터(예를 들어 트랜지스터(M1 내지 (M16))의 제1 극과 제2 극, 제1 그룹 클럭 신호선, 제2 그룹 클럭 신호선, 다수의 전원선 및 연결 전극(예를 들어 제8 연결 전극(508)과 제9 연결 전극(509))을 포함할 수 있다. 예를 들어, 제12n+1 레벨 시프트 레지스터 유닛의 제7 제어 트랜지스터(M9)의 제어극(193)은 세로줄로 설치된 두개의 제2 통과홀(H18)을 통하여 제8 연결 전극(508)과 연결되어 제8 연결 전극(508)을 통하여 제12n-1 레벨 시프트 레지스터 유닛의 제1 출력단(OUT1)과 연결할 수 있다. 제12n+1 레벨 시프트 레지스터 유닛의 제1 출력단(OUT1)은 제3 통과홀(D11)을 통하여 다른 일 제8 연결 전극(508)과 연결될 수 있어, 제8 연결 전극(508)을 통하여 제12n+3 레벨 시프트 레지스터 유닛의 제7 제어 트랜지스터(M9)의 제어극(193)과 연결하고 제12n+3 레벨 시프트 레지스터 유닛에 입력 신호를 제공하게 한다. 제12n+2 레벨 시프트 레지스터 유닛의 제7 제어 트랜지스터(M9)의 제어극(193)은 세로줄로 설치된 두개의 제2 통과홀(H19)을 통하여 제9 연결 전극(509)과 연결되어 제9 연결 전극(509)을 통하여 제12n 레벨 시프트 레지스터 유닛의 제1 출력단(OUT1)과 연결할 수 있다.

일부 예제적 실시 방식에서, 도10 내지 도11e에 도시된 바와 같이 제12n+1 레벨 시프트 레지스터 유닛의 제3 제어 트랜지스터(M5)의 제어극과 제2 잡음 제거 제어 트랜지스터(M12)의 제어극은 일체형 구조일 수 있으며, 또한 제2 통과홀을 통하여 제3 클럭 신호선(GCKO3)과 연결되며, 제3 커패시터(C3)의 제2 전극은 제3 통과홀을 통하여 제1 클럭 신호선(GCKO1)과 연결되며, 제1 제어 트랜지스터(M1)의 제어극은 제2 통과홀을 통하여 제1 클럭 신호선(GCKO1)과 연결되며, 제8 제어 트랜지스터(M10)의 제1 극과 연결되는 제2 연결 전극은 제2 통과홀을 통하여 제2 클럭 신호선(GCKO2)과 연결될 수 있으며, 제2 연결 전극은 또한 제2 통과홀을 통하여 제1 출력 트랜지스터(M3)의 제1 극과 연결된다. 제4 출력 트랜지스터(M16)의 제1 극은 제3 연결 전극을 통하여 제4 클럭 신호선(GCBO1)과 연결된다.

일부 예제적 실시 방식에서, 도10 내지 도11e에 도시된 바와 같이 제12n+2 레벨 시프트 레지스터 유닛의 제3 제어 트랜지스터(M5)의 제어극과 제2 잡음 제거 제어 트랜지스터(M12)의 제어극은 일체형 구조일 수 있으며, 또한 제2 통과홀을 통하여 제8 클럭 신호선(GCKE3)과 연결되며, 제3 커패시터(C3)의 제2 전극은 제3 통과홀을 통하여 제6 클럭 신호선(GCKE1)과 연결되며, 제1 제어 트랜지스터(M1)의 제어극은 제2 통과홀을 통하여 제6 클럭 신호선(GCKE1)과 연결되며, 제8 제어 트랜지스터(M10)의 제1 극과 연결되는 제2 연결 전극은 제2 통과홀을 통하여 제7 클럭 신호선(GCKE2)과 연결될 수 있으며, 제2 연결 전극은 또한 제2 통과홀을 통하여 제1 출력 트랜지스터(M3)의 제1 극과 연결된다. 제4 출력 트랜지스터(M16)의 제1 극은 제3 연결 전극을 통하여 제9 클럭 신호선(GCBE1)과 연결된다.

본 실시예의 시프트 레지스터 유닛의 캐스케이드 관계에 대하여 도8에 도시된 바와 같이 참조할 수 있으며, 본 실시예의 디스플레이 기판의 나머지 구조는 상술한 실시예의 설명을 참조할 수 있으므로 여기서는 다시 설명하지 않는다.

본 공개의 실시예는 또한 디스플레이 기판의 제조 방법을 제공하며, 상술한 디스플레이 기판을 제조하는 데 이용된다. 본 실시예의 제조 방법에는 기질 기판을 제공하며; 비디스플레이 영역에서 게이트 구동 회로를 형성하는 것이 포함된다. 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함하며; 시프트 레지스터 유닛은 적어도 하나의 전원선과 연결된다. 시프트 레지스터 유닛은 제1 출력 회로와 제2 출력 회로를 포함하며; 제1 출력 회로는 제1 그룹 클럭 신호선과 연결되고, 제2 출력 회로는 제1 그룹 클럭 신호선 및 제2 그룹 클럭 신호선과 연결된다. 제1 방향에서, 제1 그룹 클럭 신호선과 적어도 하나의 전원선이 제1 출력 회로와 제2 출력 회로 사이에 위치하며, 제2 그룹 클럭 신호선은 제2 출력 회로의 제1 그룹 클럭 신호선으로부터 떨어진 한쪽에 위치한다.

본 실시예의 디스플레이 기판의 제조 방법은 상술한 실시예의 설명을 참조할 수 있으므로 여기서는 더 이상 설명하지 않는다.

도12는 본 공개의 적어도 하나의 실시예의 디스플레이 장치의 도면이다. 도12에 도시된 바와 같이 본 실시예가 제공하는 디스플레이 장치(91)는 디스플레이 기판(910)을 포함한다. 디스플레이 기판(910)은 상술한 실시예가 제공하는 디스플레이 기판이다. 여기에서, 디스플레이 기판(910)은 OLED 디스플레이 기판, QLED 디스플레이 기판, Micro-LED 디스플레이 기판, 또는 Mini-LED 디스플레이 기판이 될 수 있다. 디스플레이 장치(91)는 OLED 디스플레이 장치, 와치, 휴대 전화, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 액자, 네비게이터 등 디스플레이 기능을 가진 모든 제품 또는 부품이 될 수 있다. 그러나 본 실시예는 이에 대하여 제한하지 않는다.

본 공개 중의 실시예의 도면은 단지 본 공개에 언급된 구조를 언급하며, 기타 구조는 통상적인 설계를 참조할 수 있다. 충돌되지 않는 상황 하에서, 본 공개의 실시예 및 실시예 중의 특징은 서로 임의로 조합되어 새 실시예를 취득할 수 있다. 본 분야에 속하는 기술자들이 청구범위에 기재된 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 얼마든지 다양하게 변경하여 실시할 수 있을 것이다.

Claims

디스플레이 기판에 있어서,
디스플레이 영역과 비디스플레이 영역을 포함하며, 상기 비디스플레이 영역에는 게이트 구동 회로가 설치되어 있으며, 상기 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함하며; 상기 시프트 레지스터 유닛은 적어도 하나의 전원선과 연결되며;
상기 시프트 레지스터 유닛은 제1 출력 회로와 제2 출력 회로를 포함하며; 상기 제1 출력 회로는 제1 그룹 클럭 신호선과 연결되고, 상기 제2 출력 회로는 상기 제1 그룹 클럭 신호선 및 제2 그룹 클럭 신호선과 연결되며;
제1 방향에서, 상기 제1 그룹 클럭 신호선과 적어도 하나의 전원선은 상기 제1 출력 회로와 제2 출력 회로 사이에 위치하며, 상기 제2 그룹 클럭 신호선은 상기 제2 출력 회로의 상기 제1 그룹 클럭 신호선으로부터 떨어진 한쪽에 위치하는 것을 특징으로 하는 디스플레이 기판.
제1항에 있어서,
상기 적어도 하나의 전원선은 제1 전원선과 제2 전원선을 포함하며, 상기 제1 전원선은 제1 출력 회로와 연결되고, 상기 제2 전원선은 제2 출력 회로와 연결되며;
상기 제1 방향에서, 상기 제1 전원선은 상기 제1 출력 회로와 제1 그룹 클럭 신호선 사이에 위치하며, 상기 제2 전원선은 상기 제1 그룹 클럭 신호선과 제2 출력 회로 사이에 위치하는 것을 특징으로 하는 디스플레이 기판.
제2항에 있어서,
상기 비디스플레이 영역에는 또한 제3 전원선과 제4 전원선이 설치되어 있으며;
상기 제3 전원선은 제2 출력 회로와 연결되고, 상기 제4 전원선은 제1 출력 회로와 연결되며;
상기 제1 방향에서, 상기 제4 전원선은 상기 제1 출력 회로의 제1 전원선으로부터 떨어진 한쪽에 위치하며, 상기 제3 전원선은 상기 제2 전원선과 제2 그룹 클럭 신호선 사이에 위치하는 것을 특징으로 하는 디스플레이 기판.
제3항에 있어서,
상기 비디스플레이 영역에는 또한 초기 신호선이 설치되어 있으며, 상기 제1 방향에서 상기 초기 신호선은 상기 제4 전원선의 상기 제1 출력 회로로부터 떨어진 한쪽에 위치하는 것을 특징으로 하는 디스플레이 기판.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 출력 회로는 제1 노드 제어 서브 회로, 제2 노드 제어 서브 회로 및 제1 출력 서브 회로를 포함하며;
상기 제1 노드 제어 서브 회로는 입력단, 제1 출력단, 제1 클럭단, 제2 클럭단, 제3 클럭단, 제1 전원단, 제2 전원단, 제1 노드 및 제2 노드와 연결되어, 제1 클럭단, 제3 클럭단 및 입력단의 제어 하에서 제1 노드와 제2 노드의 전위를 제어하도록 구성되며;
상기 제2 노드 제어 서브 회로는, 제1 노드, 제2 노드, 제2 전원단 및 제1 출력단과 연결되어, 제1 노드와 제2 노드의 전위를 유지하도록 구성되며;
상기 제1 출력 서브 회로는, 제1 노드, 제2 노드, 제2 클럭단, 제2 전원단 및 제1 출력단과 연결되어, 제1 노드와 제2 노드의 제어 하에서 제1 출력단이 제1 출력 신호를 출력하도록 제어하도록 구성되며;
상기 제2 노드 제어 서브 회로, 제1 출력 서브 회로 및 제1 노드 제어 서브 회로는 제1 방향으로 순차적으로 배치되는 것을 특징으로 하는 디스플레이 기판.
제5항에 있어서,
상기 제1 노드 제어 서브 회로는 제1 제어 트랜지스터, 제2 제어 트랜지스터, 제3 제어 트랜지스터, 제4 제어 트랜지스터, 제5 제어 트랜지스터, 제6 제어 트랜지스터, 제7 제어 트랜지스터 및 제8 제어 트랜지스터를 포함하며;
상기 제1 제어 트랜지스터의 제어극은 제1 클럭단과 연결되며, 제1 극은 입력단과 연결되고, 제2 극은 제4 노드와 연결되며;
상기 제2 제어 트랜지스터의 제어극은 제1 클럭단과 연결되며, 제1 극은 제4 노드와 연결되고, 제2 극은 제1 노드와 연결되며;
상기 제3 제어 트랜지스터의 제어극은 제3 클럭단과 연결되며, 제1 극은 제1 전원단과 연결되고, 제2 극은 제2 노드와 연결되며;
상기 제4 제어 트랜지스터의 제어극은 제2 노드와 연결되며, 제1 극은 제2 전원단과 연결되고, 제2 극은 제3 노드와 연결되며;
상기 제5 제어 트랜지스터의 제어극은 제2 노드와 연결되며, 제1 극은 제3 노드와 연결되고, 제2 극은 제1 노드와 연결되며;
상기 제6 제어 트랜지스터의 제어극은 제1 노드와 연결되며, 제1 극은 제1 전원단과 연결되고, 제2 극은 제3 노드와 연결되며;
상기 제7 제어 트랜지스터의 제어극은 입력단과 연결되며, 제1 극은 제2 전원단과 연결되고, 제2 극은 제2 노드와 연결되며;
상기 제8 제어 트랜지스터의 제어극은 제1 출력단과 연결되며, 제1 극은 제2 클럭단과 연결되고, 제2 극은 제4 노드와 연결되며;
상기 제2 노드 제어 서브 회로는 제1 커패시터와 제2 커패시터를 포함하며; 상기 제1 커패시터의 제1 전극은 제1 노드와 연결되고, 제2 전극은 제1 출력단과 연결되며; 상기 제2 커패시터의 제1 전극은 제2 노드와 연결되고, 제2 전극은 제2 전원단과 연결되며;
상기 제1 출력 서브 회로는 제1 출력 트랜지스터와 제2 출력 트랜지스터를 포함하며; 상기 제1 출력 트랜지스터의 제어극은 제1 노드와 연결되며, 제1 극은 제2 클럭단과 연결되고, 제2 극은 제1 출력단과 연결되며; 상기 제2 출력 트랜지스터의 제어극은 제2 노드와 연결되며, 제1 극은 제2 전원단과 연결되고, 제2 극은 제1 출력단과 연결되는 것을 특징으로 하는 디스플레이 기판.
제6항에 있어서,
상기 제1 커패시터와 제1 출력 트랜지스터는 상기 제1 방향에서 인접하고, 상기 제2 커패시터와 제2 출력 트랜지스터는 상기 제1 방향에서 인접하며; 상기 제1 커패시터와 제2 커패시터는 제2 방향에서 인접하고, 상기 제1 출력 트랜지스터와 제2 출력 트랜지스터는 상기 제2 방향에서 인접하며; 상기 제2 방향은 제1 방향과 교차되는 것을 특징으로 하는 디스플레이 기판.
제6항에 있어서,
상기 제1 제어 트랜지스터, 제2 제어 트랜지스터 및 제8 제어 트랜지스터의 능동층은 일체형 구조이고, 상기 제4 제어 트랜지스터와 제5 제어 트랜지스터의 능동층은 일체형 구조이며; 상기 제1 출력 트랜지스터와 제2 출력 트랜지스터의 능동층은 일체형 구조인 것을 특징으로 하는 디스플레이 기판.
제8항에 있어서,
상기 제1 방향에서 상기 제6 제어 트랜지스터의 능동층은 제5 제어 트랜지스터의 능동층과 제2 제어 트랜지스터의 능동층 사이에 위치하며, 상기 제7 제어 트랜지스터의 능동층은 제4 제어 트랜지스터의 능동층과 제3 제어 트랜지스터의 능동층 사이에 위치하는 것을 특징으로 하는 디스플레이 기판.
제1항 내지 제9항 중 어느 한 항에 있어서,
상기 제2 출력 회로는 잡음 제거 제어 서브 회로, 제2 출력 서브 회로 및 제3 출력 서브 회로를 포함하며;
상기 잡음 제거 제어 서브 회로는, 제1 출력단, 제1 클럭단, 제3 클럭단, 제1 전원단, 제2 전원단 및 제1 잡음 제거 제어 노드와 연결되어, 제3 클럭 신호단의 제어 하에서, 제1 전원단의 전하를 제1 잡음 제거 제어 노드로 정류하여 제1 잡음 제거 제어 노드가 제2 출력 서브 회로를 온시키는 전압으로 유지하도록 하며, 및 제1 출력단의 제어 하에서, 제2 전원단의 신호를 제1 잡음 제거 제어 노드로 전송하여 제1 잡음 제거 제어 노드가 제2 출력 서브 회로를 오프시키는 전압으로 유지하도록 구성되며;
상기 제2 출력 서브 회로는, 제1 잡음 제거 제어 노드, 제2 출력단 및 제1 전원단과 연결되어, 제1 잡음 제거 제어 노드의 제어 하에서 제1 전원단의 신호를 제2출력단으로 전송하도록 구성되며;
상기 제3 출력 서브 회로는, 제1 노드, 제4 클럭단 및 제2 출력단과 연결되어, 제1 노드의 제어 하에서 제4 클럭단의 신호를 제2 출력단으로 전송하도록 구성되며;
제2 방향에서 상기 제2 출력 서브 회로와 제3 출력 서브 회로가 인접하며;
상기 제1 방향에서, 상기 잡음 제거 제어 서브 회로는 제1 그룹 클럭 신호선과 제2 출력 서브 회로 사이에 위치하며, 상기 제2 방향과 제1 방향은 교차되는 것을 특징으로 하는 디스플레이 기판.
제10항에 있어서,
상기 잡음 제거 제어 서브 회로는 제1 잡음 제거 제어 트랜지스터, 제2 잡음 제거 제어 트랜지스터, 제3 잡음 제거 제어 트랜지스터, 제4 잡음 제거 제어 트랜지스터, 제3 커패시터 및 제4 커패시터를 포함하며;
상기 제1 잡음 제거 제어 트랜지스터의 제어극은 제1 출력단과 연결되며, 제1 극은 제2 전원단과 연결되고, 제2 극은 제2 잡음 제거 제어 노드와 연결되며;
상기 제2 잡음 제거 제어 트랜지스터의 제어극은 제3 클럭단과 연결되며, 제1 극은 제1 전원단과 연결되고, 제2 극은 제2 잡음 제거 제어 노드와 연결되며;
상기 제3 잡음 제거 제어 트랜지스터의 제어극과 제1 극은 제2 잡음 제거 제어 노드와 연결되며, 제2 극은 제1 잡음 제거 제어 노드와 연결되며;
상기 제4 잡음 제거 제어 트랜지스터의 제어극은 제1 출력단과 연결되며, 제1 극은 제2 전원단과 연결되고, 제2 극은 제1 잡음 제거 제어 노드와 연결되며;
상기 제3 커패시터의 제1 전극은 제2 잡음 제거 제어 노드와 연결되고, 제2 전극은 제1 클럭단과 연결되며;
상기 제4 커패시터의 제1 전극은 제1 잡음 제거 제어 노드와 연결되고, 제2 전극은 제1 전원단과 연결되며;
상기 제2 출력 서브 회로는 제3 출력 트랜지스터를 포함하며;
상기 제3 출력 트랜지스터의 제어극은 제1 잡음 제거 제어 노드와 연결되며, 제1 극은 제1 전원단과 연결되고, 제2 극은 제2 출력단과 연결되며;
상기 제3 출력 서브 회로는 제4 출력 트랜지스터를 포함하며;
상기 제4 출력 트랜지스터의 제어극은 제1 노드와 연결되며, 제1 극은 제4 클럭단과 연결되고, 제2 극은 제2 출력단과 연결되는 것을 특징으로 하는 디스플레이 기판.
제11항에 있어서,
상기 제3 출력 트랜지스터와 제4 출력 트랜지스터는 제2 방향에서 인접하고, 상기 제1 잡음 제거 제어 트랜지스터와 제2 잡음 제거 제어 트랜지스터는 제2 방향에서 인접하며;
상기 제1 방향에서, 상기 제3 커패시터는 상기 제2 잡음 제거 제어 트랜지스터와 제3 잡음 제거 제어 트랜지스터 사이에 위치하며, 상기 제4 잡음 제거 제어 트랜지스터는 제1 잡음 제거 제어 트랜지스터와 제4 커패시터 사이에 위치하는 것을 특징으로 하는 디스플레이 기판.
제11항 또는 제12항에 있어서,
상기 제1 잡음 제거 제어 트랜지스터와 제2 잡음 제거 제어 트랜지스터의 능동층은 일체형 구조이고, 상기 제3 출력 트랜지스터와 제4 출력 트랜지스터의 능동층은 일체형 구조인 것을 특징으로 하는 디스플레이 기판.
제1항 내지 제13항 중 어느 한 항에 있어서,
상기 제1 그룹 클럭 신호선은 제1 클럭 신호선, 제2 클럭 신호선, 제3 클럭 신호선을 포함하며;
상기 제2 그룹 클럭 신호선은 제4 클럭 신호선과 제5 클럭 신호선을 포함하며;
상기 제1 클럭 신호선이 제공하는 제1 클럭 신호, 제2 클럭 신호선이 제공하는 제2 클럭 신호, 제3 클럭 신호선이 제공하는 제3 클럭 신호의 듀티 비율은 동일하고, 상기 제4 클럭 신호선이 제공하는 제4 클럭 신호와 제5 클럭 신호선이 제공하는 제5 클럭 신호의 듀티 비율은 동일하며, 또한 상기 제4 클럭 신호의 듀티 비율은 제1 클럭 신호의 듀티 비율보다 작으며;
상기 제2 클럭 신호는 제1 클럭 신호보다 설정 시간 지연되고, 상기 제3 클럭 신호는 제2 클럭 신호보다 설정 시간 지연되어, 상기 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호가 동시에 제1 전압으로 되지 않도록 하며; 상기 제4 클럭 신호와 제5클럭 신호는 동시에 제2 전압으로 되지 않으며; 상기 제1 전압은 제2 전압과 다른 것을 특징으로 하는 디스플레이 기판.
제14항에 있어서,
상기 제1 방향에서 상기 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선은 제1 출력 회로로부터 떨어진 방향으로 순차적으로 배치되고, 상기 제4 클럭 신호선과 제5 클럭 신호선은 제2 출력 회로로부터 떨어진 방향으로 순차적으로 배치되는 것을 특징으로 하는 디스플레이 기판.
제14항 또는 제15항에 있어서,
임의의 하나의 레벨 시프트 레지스터 유닛의 제1 출력 회로는 상기 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선과 연결되며, 제2 출력 회로는 상기 제1 그룹 클럭 신호선 중의 두 개의 클럭 신호선 및 상기 제2 그룹 클럭 신호선 중의 하나의 클럭 신호선과 연결되는 것을 특징으로 하는 디스플레이 기판.
제16항에 있어서,
제6n+1 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선과 연결되고, 제2 클럭단은 제2 클럭 신호선과 연결되며, 제3 클럭단은 제3 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결되며;
제6n+2 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선과 연결되고, 제2 클럭단은 제3 클럭 신호선과 연결되며, 제3 클럭단은 제1 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결되며;
제6n+3 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선과 연결되고, 제2 클럭단은 제1 클럭 신호선과 연결되며, 제3 클럭단은 제2 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결되며;
제6n+4 레벨 시프트 레지스터 유닛의 제1 클럭단은 제1 클럭 신호선과 연결되고, 제2 클럭단은 제2 클럭 신호선과 연결되며, 제3 클럭단은 제3 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결되며;
제6n+5 레벨 시프트 레지스터 유닛의 제1 클럭단은 제2 클럭 신호선과 연결되고, 제2 클럭단은 제3 클럭 신호선과 연결되며, 제3 클럭단은 제1 클럭 신호선과 연결되고, 제4 클럭단은 제4 클럭 신호선과 연결되며;
제6n+6 레벨 시프트 레지스터 유닛의 제1 클럭단은 제3 클럭 신호선과 연결되고, 제2 클럭단은 제1 클럭 신호선과 연결되며, 제3 클럭단은 제2 클럭 신호선과 연결되고, 제4 클럭단은 제5 클럭 신호선과 연결되며;
n은 자연수인 것을 특징으로 하는 디스플레이 기판.
제1항 내지 제13항 중 어느 한 항에 있어서,
제2k-1 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+1 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제1 레벨 시프트 레지스터 유닛의 입력단은 제1 초기 신호선과 연결되며;
제2k 레벨 시프트 레지스터 유닛의 제1 출력단은 제2k+2 레벨 시프트 레지스터 유닛의 입력단과 연결되고, 제2 레벨 시프트 레지스터 유닛의 입력단은 제2 초기 신호선과 연결되며, k는 양의 정수이며;
상기 제1 그룹 클럭 신호선은 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선을 포함하고, 상기 제2 그룹 클럭 신호선은 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선을 포함하며;
제2k-1 레벨 시프트 레지스터 유닛은 제1 패킷 클럭 신호선 및 제3 패킷 클럭 신호선과 연결되고, 제2k 레벨 시프트 레지스터 유닛은 제2 패킷 클럭 신호선 및 제4 패킷 클럭 신호선과 연결되는 것을 특징으로 하는 디스플레이 기판.
제18항에 있어서,
상기 제1 방향에서, 상기 제1 패킷 클럭 신호선과 제2 패킷 클럭 신호선은 간격 배치되고, 상기 제3 패킷 클럭 신호선과 제4 패킷 클럭 신호선은 간격 배치되는 것을 특징으로 하는 디스플레이 기판.
제18항 또는 제19항에 있어서,
상기 제1 패킷 클럭 신호선은 제1 클럭 신호선, 제2 클럭 신호선 및 제3 클럭 신호선을 포함하며;
상기 제2 패킷 클럭 신호선은 제6 클럭 신호선, 제7 클럭 신호선 및 제8 클럭 신호선을 포함하며;
상기 제3 패킷 클럭 신호선은 제4 클럭 신호선과 제5 클럭 신호선을 포함하며;
상기 제4 패킷 클럭 신호선은 제9 클럭 신호선과 제10 클럭 신호선을 포함하며;
상기 1 클럭 신호선이 제공하는 제1 클럭 신호, 제2 클럭 신호선이 제공하는 제2 클럭 신호, 제3 클럭 신호선이 제공하는 제3 클럭 신호, 제6 클럭 신호선이 제공하는 제6 클럭 신호, 제7 클럭 신호선이 제공하는 제7 클럭 신호, 제8 클럭 신호선이 제공하는 제8 클럭 신호의 듀티 비율은 동일하며; 제2 클럭 신호는 제1 클럭 신호보다 제1 설정 시간 지연되고, 제3 클럭 신호는 제2 클럭 신호보다 제1 설정 시간 지연되어, 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호가 동시에 제1 전압으로 되지 않도록 하며; 제7 클럭 신호는 제6 클럭 신호보다 제1 설정 시간 지연되고, 제8 클럭 신호는 제7 클럭 신호보다 제1 설정 시간 지연되어, 제6 클럭 신호, 제7 클럭 신호 및 제8 클럭 신호가 동시에 제1 전압으로 되지 않도록 하며; 제6 클럭 신호는 제1 클럭 신호보다 제2 설정 시간 지연되고, 제7 클럭 신호는 제2 클럭 신호보다 제2 설정 시간 지연되고, 제8 클럭 신호는 제3 클럭 신호보다 제2 설정 시간 지연되며;
상기 제4 클럭 신호선이 제공하는 제4 클럭 신호, 제5 클럭 신호선이 제공하는 제5 클럭 신호, 제9 클럭 신호선이 제공하는 제9 클럭 신호, 제10 클럭 신호선이 제공하는 제10 클럭 신호의 듀티 비율은 동일하며; 제4 클럭 신호의 듀티 비율은 제1 클럭 신호의 듀티 비율보다 작으며; 제4 클럭 신호와 제5 클럭 신호가 동시에 제2 전압으로 되지 않고, 제9 클럭 신호와 제10 클럭 신호가 동시에 제2 전압으로 되지 않으며, 제2 전압은 제1 전압과 다르며; 제9 클럭 신호는 제4 클럭 신호보다 제2 설정 시간 지연되고, 제10 클럭 신호는 제5 클럭 신호보다 제2 설정 시간 지연되는 것을 특징으로 하는 디스플레이 기판.
제1항 내지 제20항 중 어느 한 항에 있어서,
디스플레이 기판에 수직인 방향에서 상기 디스플레이 기판의 비디스플레이 영역은 기질 기판 및 기질 기판에 설치된 제1 반도체층, 제1 전도층, 제2 전도층, 제3 전도층 및 제4 전도층을 포함하며;
상기 제 1 반도체층은 적어도 상기 시프트 레지스터 유닛의 다수의 트랜지스터의 능동층을 포함하며;
상기 제1 전도층은 적어도 상기 시프트 레지스터 유닛의 다수의 트랜지스터의 제어극 및 다수의 커패시터의 제1 전극을 포함하며;
상기 제2 전도층은 적어도 상기 시프트 레지스터 유닛의 다수의 커패시터의 제2 전극을 포함하며;
상기 제3 전도층은 적어도 상기 시프트 레지스터 유닛의 다수의 트랜지스터의 제1 극과 제2 극, 제1 그룹 클럭 신호선, 제2 그룹 클럭 신호선 및 다수의 전원선을 포함하며;
상기 제4 전도층은 적어도 제1 노드와 제2 출력 회로를 연결하는 제3 출력 서브 회로의 연결 전극을 포함하는 것을 특징으로 하는 디스플레이 기판.
디스플레이 기판에 있어서,
제1항 내지 제21항 중 어느 한 항의 상기 디스플레이 기판이 포함되는 것을 특징으로 하는 디스플레이 기판.
디스플레이 기판의 제작 방법에 있어서,
제1항 내지 제21항 중 어느 한 항의 상기 디스플레이 기판을 제조하는 데 이용되며, 상기 제조 방법에서는,
기질 기판을 제공하며;
비디스플레이 영역에 게이트 구동 회로를 형성하며;
상기 게이트 구동 회로는 다수의 캐스케이드의 시프트 레지스터 유닛을 포함하며; 상기 시프트 레지스터 유닛은 적어도 하나의 전원선과 연결되며; 상기 시프트 레지스터 유닛은 제1 출력 회로와 제2 출력 회로를 포함하며; 상기 제1 출력 회로는 제1 그룹 클럭 신호선과 연결되고, 상기 제2 출력 회로는 제1 그룹 클럭 신호선 및 제2 그룹 클럭 신호선과 연결되며; 제1 방향에서, 상기 제1 그룹 클럭 신호선과 적어도 하나의 전원선은 제1 출력 회로와 제2 출력 회로 사이에 위치되며, 상기 제2 그룹 클럭 신호선은 제2 출력 회로의 제1 그룹 클럭 신호선으로부터 떨어진 한쪽에 위치되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.