CN116997956A - 驱动控制电路、栅极驱动电路、显示基板及显示装置 - Google Patents

驱动控制电路、栅极驱动电路、显示基板及显示装置 Download PDF

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CN116997956A CN202280000343.0A CN202280000343A CN116997956A CN 116997956 A CN116997956 A CN 116997956A CN 202280000343 A CN202280000343 A CN 202280000343A CN 116997956 A CN116997956 A CN 116997956A
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任艳萍
卢红婷
向炼
陈星宇
杨超
杨燕
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Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

一种驱动控制电路，包括：输入电路(10)、第一输出电路(11)和第二输出电路(12)。输入电路(10)配置为在信号输入端(INT)和时钟信号端的控制下，控制第一节点(N1)和第二节点(N2)的电位。第一输出电路(11)配置为在第一节点(N1)的控制下，向第一输出端(OUT1)输出第一电源线(VGH1)提供的第一电源信号，或者，在第二节点(N2)的控制下，向第一输出端(OUT1)输出第二电源线(VGL1)提供的第二电源信号。第二输出电路(12)配置为在第一节点(N1)的控制下，向第二输出端(OUT2)输出第四电源线(VGL2)提供的第四电源信号，或者，在第二节点(N2)的控制下，向第二输出端(OUT2)输出第三电源线(VGH2)提供的第三电源信号。

Description

驱动控制电路、栅极驱动电路、显示基板及显示装置 技术领域
本文涉及但不限于显示技术领域，尤指一种驱动控制电路、栅极驱动电路、显示基板及显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种驱动控制电路、栅极驱动电路、显示基板及显示装置。
一方面，本公开实施例提供一种驱动控制电路，包括：输入电路、第一输出电路和第二输出电路。所述输入电路，与信号输入端、时钟信号端、第一节点和第二节点电连接，配置为在所述信号输入端和时钟信号端的控制下，控制所述第一节点和第二节点的电位。所述第一输出电路，与所述第一节点、所述第二节点、第一输出端、第一电源线和第二电源线电连接，配置为在所述第一节点的控制下，向所述第一输出端输出所述第一电源线提供的第一电源信号，或者，在所述第二节点的控制下，向所述第一输出端输出所述第二电源线提供的第二电源信号。所述第二输出电路，与所述第一节点、所述第二节点、第二输出端、第三电源线和第四电源线电连接，配置为在所述第一节点的控制下，向所述第二输出端输出所述第四电源线提供的第四电源信号，或者，在所述第二节点的控制下，向所述第二输出端输出所述第三电源线提 供的第三电源信号。
在一些示例性实施方式中，所述第二输出电路包括：第三输出晶体管和第四输出晶体管。所述第三输出晶体管的控制极与所述第一节点电连接，所述第三输出晶体管的第一极与所述第四电源线电连接，所述第三输出晶体管的第二极与所述第二输出端电连接。所述第四输出晶体管的控制极与所述第二节点电连接，所述第四输出晶体管的第一极与所述第三电源线电连接，所述第四输出晶体管的第二极与所述第二输出端电连接。
在一些示例性实施方式中，所述第二输出电路还包括：第四电容；所述第四电容的第一极板与所述第一节点电连接，所述第四电容的第二极板与所述第四电源线电连接。
在一些示例性实施方式中，所述第一输出电路包括：第一输出晶体管和第二输出晶体管。所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述第一电源线电连接，所述第一输出晶体管的第二极与所述第一输出端电连接。所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述第二电源线电连接，所述第二输出晶体管的第二极与所述第一输出端电连接。
在一些示例性实施方式中，所述输入电路包括：输入子电路、第一控制子电路、第二控制子电路和第三控制子电路。所述输入子电路与所述信号输入端、第一时钟端、第二电源线、第二节点和第三节点电连接，配置为在所述第一时钟信号端和信号输入端的控制下，控制所述第二节点和第三节点的电位。所述第一控制子电路与所述第二节点、第三节点、第一电源线和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第二节点的电位，或者，在所述第二节点和第三节点的控制下，存储所述第一电源线或第二时钟端提供的信号。所述第二控制子电路与所述第三节点、第一节点和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第一节点的电位。所述第三控制子电路与所述第一节点、第二节点和第一电源线电连接，配置为在所述第二节点的控制下，控制所述第一节点的电位。
在一些示例性实施方式中，所述输入子电路包括：第三晶体管、第四晶 体管和第五晶体管。所述第三晶体管的控制极与所述第二节点电连接，所述第三晶体管的第一极与所述第一时钟端电连接，所述第三晶体管的第二极与所述第三节点电连接。所述第四晶体管的控制极与所述第一时钟端电连接，所述第四晶体管的第一极与所述信号输入端电连接，所述第四晶体管的第二极与所述第二节点电连接。所述第五晶体管的控制极与所述第一时钟端电连接，所述第五晶体管的第一极与所述第二电源线电连接，所述第五晶体管的第二极与所述第三节点电连接。
在一些示例性实施方式中，所述第一控制子电路包括：第一晶体管、第二晶体管以及第三电容。所述第一晶体管的控制极与所述第三节点电连接，所述第一晶体管的第一极与所述第一电源线电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接。所述第二晶体管的控制极与所述第二时钟端电连接，所述第二晶体管的第二极与所述第二节点电连接。所述第三电容的第一极板与所述第二节点电连接，所述第三电容的第二极板与所述第二时钟端电连接。
在一些示例性实施方式中，所述第一控制子电路包括：第一晶体管、第二晶体管和第三电容。所述第一晶体管的控制极与所述第三节点电连接，所述第一晶体管的第一极与所述第一电源线电连接，所述第一晶体管的第二极与所述第二晶体管的第二极电连接。所述第二晶体管的控制极与所述第二节点电连接，所述第二晶体管的第一极与所述第二时钟端电连接。所述第三电容的第一极板与所述第二节点电连接，所述第三电容的第二极板与所述第二晶体管的第二极电连接。
在一些示例性实施方式中，所述第二控制子电路包括：第六晶体管、第七晶体管和第二电容。所述第六晶体管的控制极与所述第三节点电连接，所述第六晶体管的第一极与所述第二时钟端电连接，所述第六晶体管的第二极与所述第七晶体管的第一极电连接。所述第七晶体管的控制极与所述第二时钟端电连接，所述第七晶体管的第二极与所述第一节点电连接。所述第二电容的第一极板与所述第三节点电连接，所述第二电容的第二极板与所述第七晶体管的第一极电连接。
在一些示例性实施方式中，所述第三控制子电路包括：第八晶体管和第 一电容。所述第八晶体管的控制极与所述第二节点电连接，所述第八晶体管的第一极与所述第一电源线电连接，所述第八晶体管的第二极与所述第一节点电连接。所述第一电容的第一极板与所述第一节点电连接，所述第一电容的第二极板与所述第一电源线电连接。
另一方面，本公开实施例提供一种栅极驱动电路，包括多个级联的如上所述的驱动控制电路；其中，第一级驱动控制电路的信号输入端与起始信号线电连接，第i+1级驱动控制电路的信号输入端与第i级驱动控制电路的第一输出端电连接，其中，i为大于0的整数。
另一方面，本公开实施例提供一种显示基板，包括：显示区域和位于所述显示区域周边的非显示区域；所述显示区域设置有多个子像素，至少一个子像素包括像素电路和发光元件，所述像素电路与所述发光元件电连接；所述非显示区域设置有栅极驱动电路，所述栅极驱动电路包括多个级联的驱动控制电路。所述像素电路至少包括：驱动子电路、发光控制子电路和第二复位子电路；所述发光控制子电路配置为在发光控制信号的控制下，向所述驱动子电路提供第五电源信号；所述驱动子电路配置为利用所述第五电源信号驱动所述发光元件发光；所述第二复位子电路配置为在第二复位控制信号的控制下，对所述发光元件的阳极进行复位。所述驱动控制电路与一个信号输入端、第一输出端和第二输出端电连接，配置为通过所述第一输出端向所述像素电路提供所述发光控制信号，并通过所述第二输出端向所述像素电路提供第二复位控制信号。
在一些示例性实施方式中，所述像素电路还包括：数据写入子电路，所述数据写入子电路配置为在扫描信号的控制下，提供数据信号。在一帧时长内，在所述第二复位控制信号的控制下对所述发光元件的阳极的复位时长与所述发光控制信号未驱动所述发光元件的时长之间的重合时长大于所述扫描信号的有效电平时长的两倍。
在一些示例性实施方式中，所述驱动控制电路包括：输入电路、第一输出电路和第二输出电路；所述输入电路配置为在信号输入端和时钟信号端的控制下，控制第一节点和第二节点的电位。所述第一输出电路配置为在所述第一节点和第二节点的控制下，通过第一输出端向所述像素电路提供所述发 光控制信号。所述第二输出电路配置为在所述第一节点和第二节点的控制下，通过第二输出端向所述像素电路提供所述第二复位控制信号。
在一些示例性实施方式中，所述驱动控制电路与时钟信号线、第一电源线和第二电源线电连接。所述第一电源线和时钟信号线在第一方向上沿着所述输入电路远离所述第一输出电路的方向排布，所述第二电源线在所述第一方向上位于所述第二输出电路远离所述第一输出电路的一侧。或者，所述第二电源线和时钟信号线在所述第一方向上沿着所述输入电路远离所述第一输出电路的方向排布，所述第一电源线在所述第一方向上位于所述第二输出电路远离所述第一输出电路的一侧。
在一些示例性实施方式中，所述信号输入端、第一输出端和第二输出端为同层结构。
在一些示例性实施方式中，所述输入电路包括：输入子电路、第一控制子电路、第二控制子电路和第三控制子电路。所述输入子电路与所述信号输入端、第一时钟端、第二电源线、第二节点和第三节点电连接，配置为在所述第一时钟端和信号输入端的控制下，控制所述第二节点和第三节点的电位。所述第一控制子电路与所述第二节点、第三节点、第一电源线和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第二节点的电位。所述第二控制子电路与所述第三节点、第一节点和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第一节点的电位。所述第三控制子电路与所述第一节点、第二节点和第一电源线电连接，配置为在所述第二节点的控制下，控制所述第一节点的电位。所述第三控制子电路在第一方向上位于所述第一输出电路和第二输出电路之间，所述输入子电路、第一控制子电路和第二控制子电路在所述第一方向上位于所述第一输出电路远离所述第二输出电路的一侧。
在一些示例性实施方式中，所述输入子电路至少包括第三晶体管；所述第一控制子电路至少包括：第三电容；所述第三控制子电路至少包括：第八晶体管；所述第一输出电路至少包括：第二输出晶体管；所述第二输出电路至少包括：第四输出晶体管。所述第三晶体管的控制极、所述第二输出晶体管的控制极、所述第八晶体管的控制极、所述第四输出晶体管的控制极以及 所述第三电容的第一极板为一体结构。
在一些示例性实施方式中，所述第三控制子电路还包括：第一电容；所述第一输出电路还包括：第一输出晶体管；所述第二输出电路还包括：第三输出晶体管和第四电容。所述第一输出晶体管的控制极、所述第三输出晶体管的控制极、所述第一电容的第一极板和所述第四电容的第一极板为一体结构。
在一些示例性实施方式中，所述输入子电路还包括：第四晶体管和第五晶体管；所述第四晶体管的控制极和所述第五晶体管的控制极为一体结构，并与第一时钟信号线电连接，还通过第十连接电极与所述第三晶体管的第一极电连接。
在一些示例性实施方式中，所述第一控制子电路还包括：第二晶体管；所述第二控制子电路至少包括：第六晶体管和第七晶体管。所述第二晶体管的控制极与第二时钟信号线电连接，还通过第十一连接电极与所述第三电容的第二极板、所述第六晶体管的第二极以及所述第七晶体管的控制极电连接。所述第十一连接电极在衬底基板的正投影为L型。
在一些示例性实施方式中，所述输入电路、所述第一输出电路和所述第二输出电路沿第一方向依次排布。
在一些示例性实施方式中，所述第一输出端包括：依次连接的第一部分、第二部分和第三部分；所述第一部分沿第二方向延伸且位于所述第一输出电路和第二输出电路之间，所述第二部分在所述第一方向上沿远离所述第二输出电路一侧延伸，所述第三部分在所述第一方向上沿远离所述输入电路一侧延伸。所述第二输出端包括：依次连接的第四部分和第五部分，所述第四部分沿所述第二方向延伸，且位于所述第二输出电路远离所述第一输出电路的一侧，所述第五部分沿所述第一方向延伸，且位于所述第三部分靠近所述驱动控制电路的一侧；所述第二方向与所述第一方向交叉。
在一些示例性实施方式中，所述输入电路包括：输入子电路、第一控制子电路、第二控制子电路和第三控制子电路。所述输入子电路与所述信号输入端、第一时钟端、第二电源线、第二节点和第三节点电连接，配置为在所述第一时钟端和信号输入端的控制下，控制所述第二节点和第三节点的电位。 所述第一控制子电路与所述第二节点、第三节点、第一电源线和第二时钟端电连接，配置为在所述第二节点和第三节点的控制下，存储所述第一电源线或第二时钟端提供的信号。所述第二控制子电路与所述第三节点、第一节点和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第一节点的电位。所述第三控制子电路与所述第一节点、第二节点和第一电源线电连接，配置为在所述第二节点的控制下，控制所述第一节点的电位。所述第三控制子电路在所述第一方向上位于所述第二控制子电路和第一输出电路之间，所述输入子电路、所述第二控制子电路和所述第一输出电路围绕在所述第一控制子电路的三侧。
在一些示例性实施方式中，所述第一控制子电路包括：第一晶体管、第二晶体管和第三电容；所述第三控制子电路包括：第八晶体管和第一电容；所述第一输出电路包括：第一输出晶体管和第二输出晶体管；所述第二输出电路包括：第三输出晶体管、第四输出晶体管和第四电容。所述第二晶体管的控制极、所述第二输出晶体管的控制极、所述第四输出晶体管的控制极、以及所述第三电容的第一极板为一体结构。所述第一输出晶体管的控制极和第一电容的第一极板为一体结构，所述第三输出晶体管的控制极和第四电容的第一极板为一体结构。
在一些示例性实施方式中，所述第一晶体管的第二极通过第四十一连接电极与所述第二晶体管的第二极以及所述第三电容的第二极板电连接。
在一些示例性实施方式中，所述输入子电路包括：第三晶体管、第四晶体管和第五晶体管。所述第三晶体管的控制极和所述第八晶体管的控制极为一体结构，并依次通过第四十连接电极、第三十二连接电极和第四十二连接电极与所述第二晶体管的控制极电连接；所述第四十连接电极和第四十二连接电极位于所述第三十二连接电极远离衬底基板的一侧。所述第四晶体管的控制极和所述第五晶体管的控制极为一体结构，并与第一时钟信号线电连接。
在一些示例性实施方式中，所述第二控制子电路包括：第六晶体管、第七晶体管和第二电容；所述第六晶体管的控制极和所述第二电容的第一极板为一体结构。所述第六晶体管的第一极与第四十四连接电极电连接，所述第四十四连接电极通过第三十五连接电极与第二时钟信号线电连接，所述第四 十四连接电极与所述第七晶体管的控制极和所述第二晶体管的第一极电连接。
在一些示例性实施方式中，所述第一晶体管的有源层、所述第七晶体管的有源层和所述第八晶体管的有源层为一体结构，在衬底基板的正投影为G型。
在一些示例性实施方式中，所述第一输出晶体管的第二极、所述第二输出晶体管的第二极和第一输出端通过第四十七连接电极电连接，所述第三输出晶体管的第二极、所述第四输出晶体管的第二极和第二输出端通过第五十一连接电极电连接；所述第四十七连接电极和第五十一连接电极在衬底基板的正投影均为“王”字型。
另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的像素电路的示意图；
图2为本公开至少一实施例的像素电路的等效电路图；
图3为图2提供的像素电路的工作时序图；
图4为本公开至少一实施例的驱动控制电路的示意图；
图5为本公开至少一实施例的驱动控制电路的另一示意图；
图6为本公开至少一实施例的驱动控制电路的一种等效电路图；
图7为本公开至少一实施例的驱动控制电路的工作时序图；
图8为本公开至少一实施例的驱动控制电路的另一等效电路图；
图9为本公开至少一实施例的栅极驱动电路的示意图；
图10为本公开至少一实施例的驱动控制电路的一种俯视图；
图11为图10中沿P-P’方向的局部剖面示意图；
图12A为图10中形成半导体层后的驱动控制电路的俯视图；
图12B为图10中形成第一导电层后的驱动控制电路的俯视图；
图12C为图10中形成第二导电层后的驱动控制电路的俯视图；
图12D为图10中形成第三绝缘层后的驱动控制电路的俯视图；
图12E为图10中形成第三导电层后的驱动控制电路的俯视图；
图13为本公开至少一实施例的驱动控制电路的另一俯视图；
图14为图13中沿Q-Q’方向的局部剖面示意图；
图15A为图13中形成半导体层后的驱动控制电路的俯视图；
图15B为图13中形成第一导电层后的驱动控制电路的俯视图；
图15C为图13中形成第二导电层后的驱动控制电路的俯视图；
图15D为图13中形成第三绝缘层后的驱动控制电路的俯视图；
图15E为图13中形成第三导电层后的驱动控制电路的俯视图；
图16为本公开至少一实施例的显示基板的示意图。
具体实施方式
下文将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为一种或多种形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要 素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。其中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有一种或多种功能的元件等。
在本公开中，晶体管是指至少包括栅电极(栅极)、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏极)与源电极(源电极端子、源区域或源极)之间具有沟道区，并且电流能够流过漏电极、沟道区以及源电极。在本公开中，沟道区是指电流主要流过的区域。
在本公开中，为区分晶体管除栅电极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源电极或者漏电极，第二极可以为漏电极或源电极，另外，将晶体管的栅电极称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“平行”是指两条直线形成的角度为-10°以上且10°以 下的状态，因此，可以包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，可以包括85°以上且95°以下的角度的状态。
在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”、“大致”、“近似”，是指不严格限定界限，允许工艺和测量误差范围内的情况。
在一些示例性实施方式中，显示基板可以包括：显示区域和非显示区域。例如，非显示区域可以位于显示区域的外围。然而，本实施例对此并不限定。显示区域至少包括：多个子像素、沿第一方向延伸的多条栅线(例如包括：扫描线、第一复位控制线、第二复位控制线以及发光控制线)、沿第二方向延伸的多条数据线和电源线。至少一个子像素包括：像素电路和发光元件。像素电路与发光元件电连接，配置为驱动发光元件发光。其中，第一方向和第二方向位于同一平面内，且第一方向与第二方向交叉，例如，第一方向可以垂直于第二方向。非显示区域可以设置有多个栅极驱动电路。每个栅极驱动电路可以包括多个级联的驱动控制电路。栅极驱动电路可以配置为向显示区域的像素电路提供栅极驱动信号(例如，扫描信号、复位控制信号、发光控制信号等)。
在一些示例性实施方式中，显示区域的像素电路可以至少包括：驱动子电路、发光控制子电路和第二复位子电路。发光控制子电路配置为在发光控制信号的控制下，向驱动子电路提供第三电源线传输的第五电源信号。驱动子电路配置为利用第五电源信号驱动发光元件发光。第二复位子电路与发光元件的阳极电连接，配置为在第二复位控制信号的控制下，对发光元件的阳极进行复位。在一些示例中，发光控制子电路可以包括：第一发光控制子电路和第二发光控制子电路。
图1为本公开至少一实施例的像素电路的示意图。在一些示例性实施方式中，如图1所示，本实施例的像素电路可以包括：数据写入子电路、驱动子电路、阈值补偿子电路、存储子电路、第一发光控制子电路、第二发光控制子电路、第一复位子电路和第二复位子电路。其中，数据写入子电路与扫 描线GL、数据线DL和第二像素节点P2电连接，配置为在第一扫描线GL的控制下，向第二像素节点P2写入数据线DL提供的数据信号。驱动子电路与第一像素节点P1、第二像素节点P2和第三像素节点P3电连接，配置为在第一像素节点P1的控制下，向第三像素节点P3提供驱动电流。第一发光控制子电路与第二像素节点P2、第五电源线VDD和发光控制线EML电连接，配置为在发光控制线EML的控制下，向第二像素节点P2提供第五电源线VDD传输的第五电源信号。第二发光控制子电路与第三像素节点P3、第四像素节点P4和发光控制线EML，配置为在发光控制线EML的控制下，导通第三像素节点P3和第四像素节点P4。第一复位子电路配置为对第一像素节点P1进行复位。第一复位子电路与第一像素节点P1、第一复位控制线RST1和第一初始信号线INIT1电连接，配置为在第一复位控制线RST1的控制下，向第一像素节点P1提供第一初始信号线INIT1传输的第一初始信号。第二复位子电路配置为对第四像素节点P4进行复位。第二复位子电路与第四像素节点P4、第二复位控制线RST2和第二初始信号线INIT2电连接，配置为在第二复位控制线RST2的控制下，向第四像素节点P4提供第二初始信号线INIT2传输的第二初始信号。阈值补偿子电路与第一像素节点P1、第三像素节点P3和扫描线GL电连接，配置为在扫描线GL的控制下，导通第一像素节点P1和第三像素节点P3。存储子电路与第一像素节点P1和第五电源线VDD电连接，配置为保持第一像素节点P1的电位。
图2为本公开至少一实施例的像素电路的等效电路图。图3为图2提供的像素电路的工作时序图。本示例性实施例的像素电路以7T1C结构为例进行说明。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图2所示，驱动子电路可以包括驱动晶体管M3；数据写入子电路可以包括数据写入晶体管M4；阈值补偿子电路可以包括阈值补偿晶体管M2；第一发光控制子电路可以包括第一发光控制晶体管M5；第二发光控制子电路可以包括第二发光控制晶体管M6；第一复位子电路可以包括：第一复位晶体管M1；第二复位子电路可以包括：第二复位晶体管M7；存储子电路可以包括存储电容Cst。发光元件EL可以包括阳极、阴极和设置在阳极和阴极之间的有机发光层。在一些示例中，有机发光层可 以包括发光层(EML，Emitting Layer)以及包括空穴注入层(HIL，Hole Injection Layer)、空穴传输层(HTL，Hole Transport Layer)、空穴阻挡层(HBL，Hole Block Layer)、电子阻挡层(EBL，Electron Block Layer)、电子注入层(EIL，Electron Injection Layer)和电子传输层(ETL，Electron Transport Layer)中的一个或多个膜层组成的多层结构。例如，在阳极和阴极的电压驱动下，利用有机材料的发光特性根据需要的灰度发光。
在一些示例性实施方式中，像素电路的七个晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在一些可能的实现方式中，像素电路的七个晶体管可以包括P型晶体管和N型晶体管。
在一些示例性实施方式中，像素电路的七个晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在一些示例性实施方式中，如图2所示，第五电源线VDD配置为提供恒定的高电位的第五电源信号，第六电源线VSS配置为提供恒定的低电位的第六电源信号。扫描线GL配置为向像素电路提供扫描信号SCAN，数据线DL配置为向像素电路提供数据信号DATA，发光控制线EML配置为向像素电路提供发光控制信号EM，第一复位控制线RST1配置为向像素电路提供第一复位控制信号RESET1，第二复位控制线RST2配置为向像素电路提供第二复位控制信号RESET2。在一些示例中，在第n行像素电路中，第一复位控制线RST1可以与第n-1行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n-1)，即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)可以相同。其中，n为整数。如此，可以减少显示基板的信号线，实 现显示基板的窄边框设计。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一初始信号线INIT1配置为向像素电路提供第一初始信号，第二初始信号线INIT2配置为向像素电路提供第二初始信号。第一初始信号和第二初始信号的大小可以相同或不同。例如，第一初始信号和第二初始信号可以为恒压信号，其大小例如可以介于第五电源信号和第六电源信号之间。在一些示例中，第二初始信号的电压值可以小于第一初始信号的电压值。比如，第二初始信号的电压值可以比第一初始信号的电压值低2V。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图2所示，数据写入晶体管M4的栅极与扫描线GL电连接，数据写入晶体管M4的第一极与数据线DL电连接，数据写入晶体管M4的第二极与驱动晶体管M3的第一极电连接。阈值补偿晶体管M2的栅极与扫描线GL电连接，阈值补偿晶体管M2的第一极与驱动晶体管M3的栅极电连接，阈值补偿晶体管M2的第二极与驱动晶体管M3的第二极电连接。第一发光控制晶体管M5的栅极与发光控制线EML电连接，第一发光控制晶体管M5的第一极与第五电源线VDD电连接，第一发光控制晶体管M5的第二极与驱动晶体管M3的第一极电连接。第二发光控制晶体管M6的栅极与发光控制线EML电连接，第二发光控制晶体管M6的第一极与驱动晶体管M3的第二极电连接，第二发光控制晶体管M6的第二极与发光元件EL的阳极电连接。第一复位晶体管M1的栅极与第一复位控制线RST1电连接，第一复位晶体管M1的第一极与第一初始信号线INIT1电连接，第一复位晶体管M1的第二极与驱动晶体管M3的栅极电连接。第二复位晶体管M7的栅极与第二复位控制线RST2电连接，第二复位晶体管M7的第一极与第二初始信号线INIT2电连接，第二复位晶体管M7的第二极与发光元件EL的阳极电连接。存储电容Cst的第一极板与驱动晶体管M3的栅极电连接，存储电容Cst的第二极板与第五电源线VDD电连接。发光元件EL的阳极与第四像素节点P4电连接，发光元件EL的阴极与第六电源线VSS电连接。
在本示例中，第一像素节点P1为存储电容Cst、第一复位晶体管M1、驱动晶体管M3和阈值补偿晶体管M2的连接点，第二像素节点P2为第一发 光控制晶体管M5、数据写入晶体管M4和驱动晶体管M3的连接点，第三像素节点P3为驱动晶体管M3、阈值补偿晶体管M2和第二发光控制晶体管M6的连接点，第四像素节点P4为第二发光控制晶体管M6、第二复位晶体管M7和发光元件EL的连接点。
下面参照图3对图2提供的像素电路的工作过程进行说明。以图2所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。
在一些示例性实施方式中，如图3所示，在一帧显示时间段，像素电路的工作过程可以包括：第一阶段S11、第二阶段S12、第三阶段S13和第四阶段S14。
第一阶段S11，称为第一复位阶段。第二复位控制线RST2提供的第二复位控制信号RESET2为低电平信号，第二复位晶体管M7导通，第二初始信号线INIT2提供的第二初始信号被提供至第四像素节点P4，对发光元件EL的阳极进行复位。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，第一复位晶体管M1、数据写入晶体管M4、阈值补偿晶体管M2、第一发光控制晶体管M5和第二发光控制晶体管M6均断开。此阶段发光元件EL不发光。
第二阶段S12，称为第二复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，第一复位晶体管M1导通，第一初始信号线INIT1提供的第一初始信号被提供至第一像素节点P1，对第一像素节点P1进行初始化，清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，数据写入晶体管M4、阈值补偿晶体管M2、第一发光控制晶体管M5和第二发光控制晶体管M6均截止。第二复位控制线RST2提供的第二复位控制信号RESET2为低电平信号，第二复位晶体管M7导通，对发光元件EL的阳极进行复位。此阶段发光元件EL不发光。
第三阶段S13，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信 号，数据线DL输出数据信号DATA。此阶段由于存储电容Cst的第一极板为低电平，因此，驱动晶体管M3导通。扫描信号SCAN为低电平信号，使阈值补偿晶体管M2和数据写入晶体管M4导通。阈值补偿晶体管M2和数据写入晶体管M4导通，使得数据线DL输出的数据电压经过第二像素节点P2、导通的驱动晶体管M3、第三像素节点P3、导通的阈值补偿晶体管M2提供至第一像素节点P1，并将数据线DL输出的数据电压与驱动晶体管M3的阈值电压之差充入存储电容Cst，存储电容Cst的第一极板(即第一像素节点P1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为驱动晶体管M3的阈值电压。第二复位控制线RST2提供的第二复位控制信号RESET2为低电平信号，第二复位晶体管M7导通，使得第二初始信号线INIT2提供的第二初始信号被提供至发光元件EL的阳极，确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，使第一复位晶体管M1断开。发光控制信号线EML提供的发光控制信号EM为高电平信号，使第一发光控制晶体管M5和第二发光控制晶体管M6断开。
第四阶段S14，称为发光阶段。发光控制信号线EML提供的发光控制信号EM为低电平信号，使第一发光控制晶体管M5和第二发光控制晶体管M6导通，第五电源线VDD输出的高电平的第五电源信号通过导通的第一发光控制晶体管M5、驱动晶体管M3和第二发光控制晶体管M6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。扫描线GL提供的扫描信号SCAN、第一复位控制线RST1提供的第一复位控制信号RESET1以及第二复位控制线RST2提供的第二复位控制信号RESET2均为高电平信号，阈值补偿晶体管M2、数据写入晶体管M4、第一复位晶体管M1和第二复位晶体管M7均断开。
在像素电路的驱动过程中，流过驱动晶体管M3的驱动电流由其栅极和第一极之间的电压差决定。由于第一像素节点P1的电压为Vdata-|Vth|，因而驱动晶体管M3的驱动电流为：
I＝K×(Vgs-Vth) 2＝K×[(Vdd-Vdata+|Vth|)-Vth] 2＝K×[Vdd-Vdata] 2。
其中，I为流过驱动晶体管M3的驱动电流，也就是驱动发光元件EL的 驱动电流，K为常数，Vgs为驱动晶体管M3的栅极和第一极之间的电压差，Vth为驱动晶体管M3的阈值电压，Vdata为数据线DL输出的数据电压，Vdd为第五电源线VDD输出的第五电源信号。
由上式中可以看到流经发光元件EL的电流与驱动晶体管M3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿驱动晶体管M3的阈值电压。
在一些示例性实施方式中，在一帧时长内，在第二复位控制信号的控制下对发光元件的阳极的复位时长与发光控制信号未驱动发光元件的时长之间的重合时长可以大于扫描线提供的扫描信号的有效电平时长的两倍。例如，上述重合时长可以大致为扫描信号的有效电平时长的三倍。其中，扫描线提供的扫描信号的有效电平可以为低电平。
本实施例提供一种驱动控制电路，可以向显示区域的像素电路同时提供发光控制信号和第二复位控制信号，使得像素电路可以利用第二复位控制信号控制发光元件的阳极复位之后，再利用发光控制信号控制发光元件发光。在本示例中，在第二复位控制信号控制下的第四像素节点的复位时长大于在第一复位控制信号控制下的第一像素节点的复位时长。
在一些实现方式中，发光元件的有机发光层所使用的有机小分子空穴传输材料的迁移率一般比电子传输材料的迁移率高两个数量级，因此随着发光元件发光时长的增加，会导致多余的空穴残留，从而形成漏电流，影响发光元件的使用寿命。本实施例提供的第二复位控制信号可以增加发光元件的阳极复位时长，以长时间维持发光元件的阳极复位电压，避免漏电流的形成，从而可以提高发光元件的使用寿命。而且，可以减少显示基板的非显示区域的栅极驱动电路的数目，以减少非显示区域的电路面积，有利于实现显示基板的窄边框设计。
图4为本公开至少一实施例的驱动控制电路的示意图。在一些示例性实施方式中，如图4所示，本实施例的驱动控制电路可以包括：输入电路10、第一输出电路11和第二输出电路12。输入电路10与信号输入端INT、时钟信号端(例如包括第一时钟端CK和第二时钟端CB)、第一节点N1和第二节点N2电连接，配置为在信号输入端INT和时钟信号端的控制下，控制第 一节点N1和第二节点N2的电位。第一输出电路11与第一节点N1、第二节点N2、第一输出端OUT1、第一电源线VGH1和第二电源线VGL1电连接，配置为在第一节点N1的控制下，向第一输出端OUT1输出第一电源线VGH1提供的第一电源信号，或者，在第二节点N2的控制下，向第二输出端OUT2输出第二电源线VGL1提供的第二电源信号。第二输出电路12与第一节点N1、第二节点N2、第二输出端OUT2、第三电源线VGH2和第四电源线VGL2电连接，配置为在第一节点N1的控制下，向第二输出端OUT2输出第四电源线VGL2提供的第四电源信号，或者，在第二节点N2的控制下，向第二输出端OUT2输出第三电源线VGH2提供的第三电源信号。
在一些示例中，第一电源线VGH1与第三电源线VGH2可以为相同的电源线，且第一电源信号和第三电源信号可以相同。或者，第一电源线VGH1和第三电源线VGH2可以为不同的两根电源线，第一电源线VGH1提供的第一电源信号和第三电源线VGH2提供的第三电源信号可以相同。或者，第一电源线VGH1和第三电源线VGH2可以为不同的两根电源线，且第一电源信号和第三电源信号可以不同。然而，本实施例对此并不限定。
在一些示例中，第二电源线VGL1和第四电源线VGL2可以为相同的电源线，且第二电源信号和第四电源信号可以相同。或者，第二电源线VGL1和第四电源线VGL2可以为不同的两根电源线，第二电源线VGL1提供的第二电源信号和第四电源线VGL2提供的第四电源信号可以相同。或者，第二电源线VGL1和第四电源线VGL2可以为不同的两根电源线，且第二电源信号和第四电源信号可以不同。然而，本实施例对此并不限定。
在一些示例中，第一输出端OUT1的输出信号和第二输出端OUT2的输出信号的相位可以相反。然而，本实施例对此并不限定。例如，第一输出端OUT1的输出信号和第二输出端OUT2的输出信号的有效电平的电压绝对值可以不同。
本实施例提供的驱动控制电路可以向像素电路提供两种信号(即发光控制信号和第二复位控制信号)，而且，驱动控制电路产生的第二复位控制信号可以长时间维持发光元件的阳极复位电压，避免漏电流的形成，从而可以提高发光元件的使用寿命。
图5为本公开至少一实施例的驱动控制电路的另一示意图。在一些示例性实施方式中，如图5所示，输入电路10可以包括：输入子电路100、第一控制子电路101、第二控制子电路102以及第三控制子电路103。输入子电路100与信号输入端INT、第一时钟端CK、第二电源线VGL1、第二节点N2和第三节点N3电连接，配置为在第一时钟端CK和信号输入端INT的控制下，控制第二节点N2和第三节点N3的电位。第一控制子电路101与第二节点N2、第三节点N3、第一电源线VGH1和第二时钟端CB电连接，配置为在第三节点N3和第二时钟端CB的控制下，控制第二节点N2的电位，或者，在第二节点N2和第三节点N3的控制下，存储第一电源线VGH1或者第二时钟端CB提供的信号。第二控制子电路102与第一节点N1、第三节点N3和第二时钟端CB电连接，配置为在第三节点N3和第二时钟端CB的控制下，控制第一节点N1的电位。第三控制子电路103与第一节点N1、第二节点N2和第一电源线VGH1电连接，配置为在第二节点N2的控制下，控制第一节点N1的电位。
图6为本公开至少一实施例的驱动控制电路的一种等效电路图。在一些示例性实施方式中，如图6所示，输入子电路100可以包括：第三晶体管T3、第四晶体管T4和第五晶体管T5。第一控制子电路101可以包括：第一晶体管T1、第二晶体管T2和第三电容C3。第二控制子电路102可以包括：第六晶体管T6、第七晶体管T7和第二电容C2。第三控制子电路103可以包括：第八晶体管T8和第一电容C1。第一输出电路11可以包括：第一输出晶体管T9和第二输出晶体管T10。第二输出电路12可以包括：第三输出晶体管T11、第四输出晶体管T12以及第四电容C4。
在一些示例中，如图6所示，第一晶体管T1的控制极与第三节点N3电连接，第一晶体管T1的第一极与第一电源线VGH1电连接，第一晶体管T1的第二极与第二晶体管T2的第一极电连接。第二晶体管T2的控制极与第二时钟端CB电连接，第二晶体管T2的第二极与第二节点N2电连接。第三晶体管T3的控制极与第二节点N2电连接，第三晶体管T3的第一极与第一时钟端CK电连接，第三晶体管T3的第二极与第三节点N3电连接。第四晶体管T4的控制极与第一时钟端CK电连接，第四晶体管T4的第一极与信号输 入端INT电连接，第四晶体管T4的第二极与第二节点N2电连接。第五晶体管T5的控制极与第一时钟端CK电连接，第五晶体管T5的第一极与第二电源线VGL1电连接，第五晶体管T5的第二极与第三节点N3电连接。第六晶体管T6的控制极与第三节点N3电连接，第六晶体管T6的第一极与第二时钟端CB电连接，第六晶体管T6的第二极与第七晶体管T7的第一极电连接。第七晶体管T7的控制极与第二时钟端CB电连接，第七晶体管T7的第二极与第一节点N1电连接。第八晶体管T8的控制极与第二节点N2电连接，第八晶体管T8的第一极与第一电源线VGH1电连接，第八晶体管T8的第二极与第一节点N1电连接。第一输出晶体管T9的控制极与第一节点N1电连接，第一极与第一电源线VGH1电连接，第二极与第一输出端OUT1电连接。第二输出晶体管T10的控制极与第二节点N2电连接，第一极与第二电源线VGL1电连接，第二极与第一输出端OUT1电连接。第三输出晶体管T11的控制极与第一节点N1电连接，第一极与第四电源线VGL2电连接，第二极与第二输出端OUT2电连接。第四输出晶体管T12的控制极与第二节点N2电连接，第一极与第三电源线VGH2电连接，第二极与第二输出端OUT2电连接。第一电容C1的第一极板与第一节点N1电连接，第一电容C1的第二极板与第一电源线VGH1电连接。第二电容C2的第一极板与第三节点N3电连接，第二电容C2的第二极板与第七晶体管T7的第一极电连接。第三电容C3的第一极板与第二节点N2电连接，第三电容C3的第二极板与第二时钟端CB电连接。第四电容C4的第一极板与第一节点N1电连接，第四电容C4的第二极板与第四电源线VGL2电连接。
在本示例中，第一节点N1为第七晶体管T7、第八晶体管T8、第一输出晶体管T9、第三输出晶体管T11、第一电容C1和第四电容C4的连接点。第二节点N2为第二晶体管T2、第三晶体管T3、第四晶体管T4、第八晶体管T8、第十晶体管T10、第十二晶体管T12和第三电容C3的连接点。第三节点N3为第一晶体管T1、第三晶体管T3、第五晶体管T5、第六晶体管T6和第二电容C2的连接点。
在一些示例中，晶体管T1至T12的类型相同，例如均为P型晶体管。然而，本实施例对此并不限定。例如，多个晶体管可以均为N型晶体管。在 一些示例中，P型晶体管可以为LTPS薄膜晶体管，N型晶体管可以为氧化物薄膜晶体管，比如IGZO薄膜晶体管。然而，本实施例对此并不限定。
在另一些示例性实施方式中，在图6中，可以在第三节点N3和第二控制子电路102之间增设第一稳压晶体管，在第二节点N2与第一输出电路11和第二输出电路12之间增设第二稳压晶体管。例如，第一稳压晶体管的控制极可以与第二电源线电连接，第一极与第三节点电连接，第二极与第六晶体管的栅极和第二电容的第一极板电连接。第二稳压晶体管的控制极可以与第二电源线电连接，第一极与第二节点电连接，第二极与第三电容的第一极板、第二输出晶体管的控制极和第四输出晶体管的控制极电连接。然而，本实施例对此并不限定。本示例通过增加稳压晶体管，可以保证第二节点和第三节点的电位稳定。
图7为本公开至少一实施例的驱动控制电路的工作时序图。下面参照图7以第一级驱动控制电路的工作过程为例说明图6所示的驱动控制电路的工作过程。其中，第一级驱动控制电路的信号输入端可以与起始信号线电连接。本实施例的驱动控制电路可以包括：12个晶体管单元(即晶体管T1至T12)、4个电容单元(即第一电容C1至第四电容C4)、3个输入端(即第一时钟端CK、第二时钟端CB和信号输入端INT)、2个输出端(即第一输出端OUT1和第二输出端OUT2)、4个电源端(即第一电源线VGH1、第二电源线VGL1、第三电源线VGH2和第四电源线VGL2)。其中，第一电源线VGH1可以持续提供高电平的第一电源信号，第二电源线VGL1可以持续提供低电平的第二电源信号，第三电源线VGH2可以持续提供高电平的第三电源信号，第四电源线VGL2可以持续提供低电平的第四电源信号。例如，第一电源信号、第二电源信号、第三电源信号和第四电源信号的有效电平的电压绝对值可以大致相同。然而，本实施例对此并不限定。
如图7所示，本示例的驱动控制电路的工作过程可以包括以下阶段。
第一阶段S21，称为第一移位阶段。信号输入端INT提供高电平信号，第一时钟端CK提供低电平信号，第二时钟端CB提供高电平信号。
第一时钟端CK提供低电平信号，第四晶体管T4和第五晶体管T5导通。第四晶体管T4导通，第二节点N2处于高电位，第三晶体管T3、第八晶体 管T8、第二输出晶体管T10和第四输出晶体管T12截止。第五晶体管T5导通，第三节点N3处于低电位，第一晶体管T1和第六晶体管T6导通。
第二时钟端CB提供高电平信号，第二晶体管T2和第七晶体管T7截止。第一节点N1保持前一阶段的高电平，第一输出晶体管T9和第三输出晶体管T11截止。由于第一输出晶体管T9和第二输出晶体管T10均截止，第一输出端OUT1保持输出之前的低电平信号。由于第三输出晶体管T11和第四输出晶体管T12均截止，第二输出端OUT2保持输出之前的高电平信号。
在第二阶段S22，称为输出阶段。信号输入端INT提供高电平信号，第一时钟端CK提供高电平信号，第二时钟端CB提供低电平信号。
第二时钟端CB提供低电平信号，第二晶体管T2和第七晶体管T7导通。第一时钟端CK提供高电平信号，第四晶体管T4和第五晶体管T5截止，在第二电容C2的存储作用下，第三节点N3保持前一阶段的低电位。第一晶体管T1和第六晶体管T6导通。第一电源线VGH1提供的高电平信号通过导通的第一晶体管T1和第二晶体管T2传输至第二节点N2，使得第二节点N2保持在高电位，使得第三晶体管T3、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12均截止。
第二时钟端CB提供的低电平信号通过导通的第六晶体管T6和第七晶体管T7被传输至第一节点N1，使得第一节点N1处于低电位，第一输出晶体管T59和第三输出晶体管T11导通，第一输出端OUT1输出第一电源线VGH1提供的高电平信号，第二输出端OUT2输出第四电源线VGL2提供的低电平信号。
第三阶段S23，称为持续输出阶段。信号输入端INT提供高电平信号，第一时钟端CK提供低电平信号，第二时钟端CB提供高电平信号。
第一时钟端CK提供低电平信号，第四晶体管T4和第五晶体管T5导通。第四晶体管T4导通，使得第二节点N2处于高电位，第三晶体管T3、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12截止。第五晶体管T5导通，使得第三节点T3处于低电位，第一晶体管T1和第六晶体管T6导通。第二时钟端CB提供高电平信号，第二晶体管T2和第七晶体管T7截止。第一节点N1保持前一阶段的低电位，第一输出晶体管T9和第三输出晶体管 T11导通。第一输出端OUT1输出第一电源线VGH1提供的高电平信号，第二输出端OUT2输出第四电源线VGL2提供的低电平信号。
第四阶段S24，称为第二移位阶段。信号输入端INT提供低电平信号，第一时钟端CK提供高电平信号，第二时钟端CB提供低电平信号。
第二时钟端CB提供低电平信号，第二晶体管T2和第七晶体管T7导通。第一时钟端CK提供高电平信号，第四晶体管T4和第五晶体管T5截止。在第三电容C3的存储作用下，第二节点N2保持上一阶段的高电位，第三晶体管T3、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12均截止。在第二电容C2的存储作用下，第三节点N3保持低电位，第一晶体管T1和第六晶体管T6导通。第二时钟端CB提供的低电平信号通过导通的第六晶体管T6和第七晶体管T7被传输至第一节点N1，使得第一节点N1处于低电位，第一输出晶体管T9和第三输出晶体管T11导通，第一输出端OUT1输出第一电源线VGH1提供的高电平信号，第二输出端OUT2输出第四电源线VGL2提供的低电平信号。
第五阶段S25，称为下拉阶段。信号输入端INT提供低电平信号，第一时钟端CK提供低电平信号，第二时钟端CB提供高电平信号。
第一时钟端CK提供低电平信号，第四晶体管T4和第五晶体管T5导通，第二节点N2处为低电位，第三晶体管T3、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12均导通。第三节点N3处于低电位，第一晶体管T1和第六晶体管T6导通。第二时钟端CB提供高电平信号，第二晶体管T2和第七晶体管T7截止。第一节点N1处于高电位，第一输出晶体管T9和第三输出晶体管T11截止。第一输出端OUT1输出第二电源线VGL1提供的低电平信号，第二输出端OUT2输出第三电源线VGH1提供的高电平信号。
第六阶段S26，称为稳定阶段。信号输入端INT提供低电平信号，第一时钟端CK提供高电平信号，第二时钟端CB提供低电平信号。
第一时钟端CK提供高电平信号，第四晶体管T4和第五晶体管T5截止，第二节点N2保持低电位，第三晶体管T3、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12均导通。第三节点N3处于高电位，第一晶体管T1和第六晶体管T6截止。第二时钟端CB提供低电平信号，第二晶体管T2 和第七晶体管T7导通。第一节点N1处于高电位，第一输出晶体管T9和第三输出晶体管T11均截止。第一输出端OUT1输出第二电源线VGL1提供的低电平信号，第二输出端OUT2输出第三电源线VGH2提供的高电平信号。
在第六阶段S26之后，可以重复第五阶段S25和第六阶段S26，直至信号输入端INT输入高电平信号，再从第一阶段S21重新开始。
根据上述驱动控制电路的工作过程可知，在第二阶段S22至第四阶段S24，第一输出端OUT1可以输出第一电源线VGH1提供的高电平信号，第二输出端OUT2输出第四电源线VGL2提供的低电平信号；其余阶段，第一输出端OUT1输出第二电源线VGL1提供的低电平信号，第二输出端OUT2输出第三电源线VGH2提供的高电平信号。例如，第一输出端OUT1提供的第一输出信号和第二输出端OUT2提供的第二输出信号的相位可以相反。以第一输出信号的有效电平为高电平，第二输出信号的有效电平为低电平为例，在一帧时长内，第一输出信号的有效电平时长与第二输出信号的有效电平时长可以大致相同，第一输出信号的有效电平的电压绝对值和第二输出信号的有效电平的电压绝对值可以大致相同。在一帧时长内，第一输出信号的有效电平(例如高电平)和第二输出信号的有效电平(例如低电平)的重合时长可以大于时钟信号的一个脉冲周期。其中，第一时钟端提供的第一时钟信号和第二时钟端提供的第二时钟信号的占空比可以相同，第一时钟信号和第二时钟信号可以不同时为高电压。其中，占空比是指一个脉冲周期(包括高电平时长和低电平时长)内高电平时长在整个脉冲周期所占的比例。然而，本实施例对此并不限定。在一些示例中，由于信号上升沿和下降沿的存在，可能会导致第二输出信号未完全拉低时，第一输出信号逐渐升高的情况，然而由于上述时长非常微小，超出了人眼的识别能力，并不会对发光元件的发光产生影响。
在一些示例性实施方式中，第一输出端OUT1提供的第一输出信号可以作为发光控制信号提供给像素电路，第二输出端OUT2提供的第二输出信号可以作为第二复位控制信号提供给像素电路。在一些示例中，本级驱动控制电路的第一输出端提供的第一输出信号可以传输给下一级驱动控制电路的信号输入端，作为下一级驱动控制电路的输入信号。然而，本实施例对此并不 限定。
图8为本公开至少一实施例的驱动控制电路的另一等效电路图。在一些示例性实施方式中，如图8所示，输入子电路100可以包括：第三晶体管T3、第四晶体管T4和第五晶体管T5。第一控制子电路101可以包括：第一晶体管T1’、第二晶体管T2’以及第三电容C3’。第二控制子电路102可以包括：第六晶体管T6、第七晶体管T7和第二电容C2。第三控制子电路103可以包括：第八晶体管T8和第一电容C1。第一输出电路11可以包括：第一输出晶体管T9和第二输出晶体管T10。第二输出电路12可以包括：第三输出晶体管T11、第四输出晶体管T12和第四电容C4。
在一些示例中，如图8所示，第一晶体管T1’的控制极与第三节点N3电连接，第一晶体管T1’的第一极与第一电源线VGH1电连接，第一晶体管T1’的第二极与第二晶体管T2’的第二极电连接。第二晶体管T2’的控制极与第二节点N2电连接，第二晶体管T2’的第一极与第二时钟端CB电连接。第三电容C3’的第一极板与第二节点N2电连接，第三电容C3’的第二极板与第二晶体管T2’的第二极电连接。
关于本实施例的驱动控制电路的其余晶体管和电容的连接关系可以如前述实施例的说明，故于此不再赘述。
在本示例中，第一节点N1为第七晶体管T7、第八晶体管T8、第一输出晶体管T9、第三输出晶体管T11、第一电容C1和第四电容C4的连接点。第二节点N2为第二晶体管T2’、第三晶体管T3、第四晶体管T4、第八晶体管T8、第十晶体管T10、第十二晶体管T12和第三电容C3’的连接点。第三节点N3为第一晶体管T1’、第三晶体管T3、第五晶体管T5、第六晶体管T6和第二电容C2的连接点。
在另一些示例性实施方式中，在图8中，可以在第三节点N3和第二控制子电路102之间设置第一稳压晶体管，在输入子电路100和第二节点N2之间设置第二稳压晶体管。例如，第一稳压晶体管的控制极可以与第二电源线电连接，第一极与第三节点电连接，第二极与第六晶体管的栅极和第二电容的第一极板电连接。第二稳压晶体管的控制极可以与第二电源线电连接，第一极与第四晶体管的第二极和第三晶体管的控制极电连接，第二极与第二 节点电连接。然而，本实施例对此并不限定。本示例通过增加稳压晶体管，可以保证第二节点和第三节点的电位稳定。
下面参照图7以第一级驱动控制电路的工作过程为例说明图8所示的驱动控制电路的工作过程。其中，第一级驱动控制电路的信号输入端可以与起始信号线电连接。本实施例的驱动控制电路可以包括：12个晶体管单元(即晶体管T1’和T2’、以及晶体管T3至T12)、4个电容单元(即第一电容C1、第二电容C2、第三电容C3’和第四电容C4)、3个输入端(即第一时钟端CK、第二时钟端CB和信号输入端INT)、2个输出端(即第一输出端OUT1和第二输出端OUT2)、4个电源端(即第一电源线VGH1、第二电源线VGL1、第三电源线VGH2和第四电源线VGL2)。其中，第一电源线VGH1可以持续提供高电平的第一电源信号，第二电源线VGL1可以持续提供低电平的第二电源信号，第三电源线VGH2可以持续提供高电平的第三电源信号，第四电源线VGL2可以持续提供低电平的第四电源信号。
如图7所示，本示例的驱动控制电路的工作过程可以包括以下阶段。
第一阶段S21，第一时钟端CK输入低电平信号，第二时钟端CB输入高电平信号，信号输入端INT输入高电平信号。
第四晶体管T4和第五晶体管T5导通，第二节点N2处于高电位，第三晶体管T3、第二晶体管T2’、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12截止。第三节点N3处于低电位，第一晶体管T1’和第六晶体管T6导通。第二时钟端CB输入高电平，第七晶体管T7截止。第一节点N1保持前一阶段的高电位，第一输出晶体管T9和第三输出晶体管T11截止。第一输出端OUT1保持输出之前的低电平信号，第二输出端OUT2保持输出之前的高电平信号。
第二阶段S22，第一时钟端CK输入高电平信号，第二时钟端CB输入低电平信号，信号输入端INPUT输入高电平信号。
第四晶体管T4和第五晶体管T5截止，第二节点N2保持高电位，第三晶体管T3、第二晶体管T2’、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12截止。第三节点N3为保持低电位，第一晶体管T1’和第六晶体管T6导通。第二时钟端CB输入低电平信号，第七晶体管T7导通。第 一节点N1处于低电位，第一输出晶体管T9和第三输出晶体管T11导通。第一输出端OUT1输出第一电源线VGH1提供的高电平信号，第二输出端OUT2输出第四电源线VGL2提供的低电平信号。
第三阶段S23，第一时钟端CK输入低电平信号，第二时钟端CB输入高电平信号，信号输入端INPUT输入高电平信号。
第四晶体管T4和第五晶体管T5导通，第二节点N2处于高电位，第三晶体管T3、第二晶体管T2’、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12截止。第三节点N3处于低电位，第一晶体管T1’和第六晶体管T6导通。第二时钟端CB输入高电平信号，第七晶体管T7截止。第一节点N1保持低电位，第一输出晶体管T9和第三输出晶体管T11导通。第一输出端OUT1输出第一电源线VGH1提供的高电平信号，第二输出端OUT2输出第四电源线VGL2提供的低电平信号。
第四阶段S24，第一时钟端CK输入高电平信号，第二时钟端CB输入低电平信号，信号输入端INPUT输入低电平信号。
第四晶体管T4和第五晶体管T5截止，第二节点N2处于高电位，第三晶体管T3、第二晶体管T2’、第八晶体管T8、第二输出晶体管T10和第四晶体管T12截止。第三节点N3保持低电位，第一晶体管T1’和第六晶体管T6导通。第二时钟端CB提供低电平信号，第七晶体管T7导通。第一节点N1处于低电位，第一输出晶体管T9和第三输出晶体管T11导通。第一输出端OUT1输出第一电源线VGH1提供的高电平信号，第二输出端OUT2输出第四电源线VGL2提供的低电平信号。
第五阶段S25，第一时钟端CK输入低电平信号，第二时钟端CB输入高电平信号，信号输入端INPUT输入低电平信号。
第四晶体管T4和第五晶体管T5导通，第二节点N2处于低电位，第三晶体管T3、第二晶体管T2’、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12导通。第三节点N3处于低电位，第一晶体管T1’和第六晶体管T6导通。第二时钟端CB输入高电平信号，第七晶体管T7截止。第一节点N1处于高电位，第一输出晶体管T9和第三输出晶体管T11截止。第一输出端OUT1输出第二电源线VGL1提供的低电平信号，第二输出端OUT2 输出第三电源线VGH2提供的高电平信号。
第六阶段S26，第一时钟端CK输入高电平信号，第二时钟端CB输入低电平信号，信号输入端INPUT输入低电平信号。
第四晶体管T4和第五晶体管T5截止，第二节点N2保持低电位，第三晶体管T3、第二晶体管T2’、第八晶体管T8、第二输出晶体管T10和第四输出晶体管T12导通。第三节点N3处于高电位，第一晶体管T1’和第六晶体管T6截止。第二时钟端CB输入低电平信号，第七晶体管T7导通。第一节点N1处于高电位，第一输出晶体管T9和第三输出晶体管T11截止。第一输出端OUT1输出第二电源线VGL1提供的低电平信号，第二输出端OUT2输出第三电源线VGH2提供的高电平信号。
关于本实施例的驱动控制电路的工作时序的其余说明可以参照前述实施例的描述，故于此不再赘述。
本示例性实施例提供的驱动控制电路中，可以利用第一输出晶体管T9和第二输出晶体管T10来控制输出发光控制信号，利用第三输出晶体管T11和第四输出晶体管T12来控制输出第二复位控制信号，如此一来可以避免造成发光控制信号或第二复位控制信号输出负担过大的风险。
本示例性实施例提供的驱动控制电路向像素电路提供第二复位控制信号。像素电路可以利用第二复位控制信号可以向发光元件的阳极写入比第一初始信号更低的第二初始信号，以提升阳极复位效果。本实施例的第二复位控制信号可以延长发光元件的阳极的复位时长，避免漏电流的形成，以提高发光元件的使用寿命。
图9为本公开至少一实施例的栅极驱动电路的示意图。如图9所示，本示例性实施例提供的栅极驱动电路可以包括多个级联的驱动控制电路GOA。单个驱动控制电路GOA包括一个信号输入端INT。驱动控制电路的结构可以如前述实施例所述，其实现原理和实现效果类似，故于此不再赘述。
在本示例性实施方式中，如图9所示，第一级驱动控制电路GOA(1)的信号输入端INT与起始信号线STV连接，第i+1级驱动控制电路GOA(i+1)的信号输入端与第i级驱动控制电路GOA(i)的第一输出端电连接。其中，i 为大于0的整数。驱动控制电路的第一时钟端CK可以与第一时钟信号线CKL电连接，第二时钟端CB可以与第二时钟信号线CBL电连接。
在本示例性实施方式中，如图9所示，每一级驱动控制电路所连接的高电位电源线VGH可以包括第一电源线VGH1和第三电源线VGH2，每一级驱动控制电路所连接的低电位电源线VGL可以包括第二电源线VGL1和第四电源线VGL2。第一电源线VGH1和第三电源线VGH2可以为同一根线，或者可以为不同的两根线。第二电源线VGL1和第四电源线VGL2可以为同一根线或者可以为不同的两根线。本实施例对此并不限定。
图10为本公开至少一实施例的驱动控制电路的一种俯视图。图11为图11中沿P-P’方向的局部剖面示意图。本示例的驱动控制电路的等效电路可以如图6所示。在本示例性实施方式中，以驱动控制电路中的第一晶体管T1至第八晶体管T8、以及第一输出晶体管T9至第四输出晶体管T12均为P型晶体管且为低温多晶硅薄膜晶体管为例进行说明。然而，本实施例对此并不限定。在本示例中，以第一电源线VGH1和第三电源线VGH2提供相同的高电平信号，第二电源线VGL1和第四电源线VGL2提供相同的低电平信号为例进行说明。
在一些示例性实施方式中，如图10所示，在平行于显示基板的平面内，起始信号线STV、时钟信号线、第一电源线VGH1、驱动控制电路、第二电源线VGL1沿第一方向X依次排布。起始信号线STV、时钟信号线、第一电源线VGH1和第二电源线VGL1均沿第二方向Y延伸。时钟信号线可以包括：第一时钟信号线CKL和第二时钟信号线CBL。第一时钟信号线CKL位于第二时钟信号线CBL靠近第一电源线VGH1的一侧。然而，本实施例对此并不限定。例如，第一时钟信号线可以位于第二时钟信号线远离第一电源线的一侧。
在一些示例性实施方式中，如图10所示，在平行于显示基板的平面内，输入子电路在第一方向X与第一电源线VGH1相邻。第一控制子电路的第一晶体管T1和第二晶体管T2在第一方向X上与第一电源线VGH1相邻，第三电容C3在第一方向X上位于输入子电路和第一输出电路之间。第二控制子电路在第一方向X上位于第一控制子电路的晶体管和第一输出电路之间。 第三控制子电路在第一方向上位于第一输出电路和第二输出电路之间。第二输出电路在第一方向X上与第二电源线VGL1相邻。
在一些示例性实施方式中，如图10所示，输入子电路的第四晶体管T4、第五晶体管T5和第三晶体管T3在第一方向X上沿着远离第一电源线VGH1的方向依次排布。第四晶体管T4、第一控制子电路的第一晶体管T1和第二晶体管T2沿第二方向Y依次排布。第三电容C3在第一方向X上位于第三晶体管T3和第二输出晶体管T10之间。第二控制子电路的第二电容C2在第一方向X上位于第一晶体管T1和第六晶体管T6之间。第七晶体管T7在第一方向X上位于第六晶体管T6和第一输出晶体管T9之间。第三控制子电路的第八晶体管T8和第一电容C1沿第二方向Y依次排布。第一输出电路的第二输出晶体管T10和第一输出晶体管T9沿第二方向Y依次排布。第二输出电路的第四输出晶体管T12和第三输出晶体管T11沿第二方向Y依次排布。
在一些示例性实施方式中，如图11所示，在垂直于显示基板的方向上，显示基板的非显示区域可以包括：衬底基板30、依次设置在衬底基板30上的半导体层40、第一导电层41、第二导电层42和第三导电层43。其中，第一绝缘层31设置在半导体层40和第一导电层41之间，第二绝缘层32设置在第一导电层41和第二导电层42之间，第三绝缘层33设置在第二导电层42和第三导电层43之间。在一些示例中，第一绝缘层31至第三绝缘层33可以为无机绝缘层。然而，本实施例对此并不限定。
图12A为图10中形成半导体层后的驱动控制电路的俯视图。如图10至图12A所示，非显示区域的半导体层40至少包括：驱动控制电路的多个晶体管的有源层。例如，半导体层40可以包括：第一晶体管T1的有源层110A至第八晶体管T8的有源层180A、第一输出晶体管T9的有源层至第四输出晶体管T12的有源层。
在一些示例中，半导体层40的材料例如可以包括多晶硅。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。多个掺杂区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。有源层的掺杂区可以被解释为晶体管的源电极或漏电极。例如，晶体管的第一极可以与有源层的沟道区的周边、掺 杂有杂质的第一掺杂区对应；晶体管的第二极可以与有源层的沟道区的周边、掺杂有杂质的第二掺杂区对应。另外，晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。
在一些示例中，如图12A所示，第一晶体管T1的有源层110A、第二晶体管T2的有源层120A、第三晶体管T3的有源层130A、第四晶体管T4的有源层140A、第五晶体管T5的有源层150A、第六晶体管T6的有源层160A、第八晶体管T8的有源层180A均沿第二方向Y延伸。第七晶体管T7的有源层170A沿第一方向X延伸。第一晶体管T1的有源层110A和第二晶体管T2的有源层120A可以为一体结构，例如可以为沿第二方向Y延伸的条状结构。第六晶体管T6的有源层160A和第七晶体管T7的有源层170A可以为一体结构，例如可以为L型。
在一些示例中，如图12A所示，第一晶体管T1的有源层110A包括：沟道区110Aa、以及沿第二方向Y位于沟道区110Aa两侧的第一掺杂区110Ab和第二掺杂区110Ac。第二晶体管T2的有源层120A包括：沟道区120Aa、以及沿第二方向Y位于沟道区120Aa两侧的第一掺杂区120Ab和第二掺杂区120Ac。第二晶体管T2的有源层120A的第一掺杂区120Ab与第一晶体管T1的有源层110A的第二掺杂区110Ac连接。第三晶体管T3的有源层130A包括：沟道区130Aa、以及沿第二方向Y位于沟道区130Aa两侧的第一掺杂区130Ab和第二掺杂区130Ac。第四晶体管T4的有源层140A包括：沟道区140Aa、以及沿第二方向Y位于沟道区140Aa两侧的第一掺杂区140Ab和第二掺杂区140Ac。第五晶体管T5的有源层150A包括：沟道区150Aa、以及沿第二方向Y位于沟道区150Aa两侧的第一掺杂区150Ab和第二掺杂区150Ac。第六晶体管T6的有源层160A包括：沟道区160Aa、以及沿第二方向Y位于沟道区160Aa两侧的第一掺杂区160Ab和第二掺杂区160Ac。第七晶体管T7的有源层170A包括：沟道区170Aa、以及沿第一方向X位于沟道区170Aa两侧的第一掺杂区170Ab和第二掺杂区170Ac。第六晶体管T6的有源层160A的第二掺杂区160Ac与第七晶体管T7的有源层170A的第一掺杂区170Ab连接。第八晶体管T8的有源层180A包括：沟道区180Aa、以及沿第二方向Y位于沟道区180Aa两侧的第一掺杂区180Ab 和第二掺杂区180Ac。
在一些示例中，如图12A所示，第一输出晶体管T9的有源层包括沿第一方向X依次排布的第一分区190A1和第二分区190A2。第一输出晶体管T9的有源层的第一分区190A1和第二分区190A2各自沿第二方向Y延伸。第一分区190A1包括：沿第二方向Y依次排布的沟道区190Aa1、190Aa2和190Aa3，沿第二方向Y位于沟道区190Aa1两侧的第一掺杂区190Ab1和第二掺杂区190Ac1，沿第二方向Y位于沟道区190Aa3两侧的第三掺杂区190Ab2和第四掺杂区190Ac2。其中，第一掺杂区190Ab1和第四掺杂区190Ac2沿第二方向Y位于沟道区190Aa2的两侧。第二分区190A2包括：沿第二方向Y依次排布的沟道区190Aa4、190Aa5和190Aa6，沿第二方向Y位于沟道区190Aa4两侧的第五掺杂区190Ab3和第六掺杂区190Ac3，沿第二方向Y位于沟道区190Aa6两侧的第七掺杂区190Ab4和第八掺杂区190Ac4。其中，第五掺杂区190Ab3和第八掺杂区190Ac4沿第二方向Y位于沟道区190Aa5的两侧。
在一些示例中，如图12A所示，第二输出晶体管T10的有源层包括沿第一方向X依次排布的第一分区200A1和第二分区200A2。第二输出晶体管T10的有源层的第一分区200A1和第二分区200A2各自沿第二方向Y延伸。第一分区200A1包括：沿第二方向Y依次排布的沟道区200Aa1、200Aa2和200Aa3，沿第二方向Y位于沟道区200Aa1两侧的第一掺杂区200Ab1和第二掺杂区200Ac1，沿第二方向Y位于沟道区200Aa3两侧的第三掺杂区200Ab2和第四掺杂区200Ac2。其中，第二掺杂区200Ac1和第三掺杂区200Ab2沿第二方向Y位于沟道区200Aa2的两侧。第二分区200A2包括：沿第二方向Y依次排布的沟道区200Aa4、200Aa5和200Aa6，沿第二方向Y位于沟道区200Aa4两侧的第五掺杂区200Ab3和第六掺杂区200Ac3，沿第二方向Y位于沟道区200Aa6两侧的第七掺杂区200Ab4和第八掺杂区200Ac4。其中，第六掺杂区200Ac3和第七掺杂区200Ab4沿第二方向Y位于沟道区200Aa5的两侧。
在一些示例中，如图12A所示，第三输出晶体管T11的有源层包括沿第一方向X依次排布的第一分区210A1和第二分区210A2。第三输出晶体管 T11的有源层的第一分区210A1和第二分区210A2各自沿第二方向Y延伸。第一分区210A1包括：沿第二方向Y依次排布的沟道区210Aa1、210Aa2和210Aa3，沿第二方向Y位于沟道区210Aa1两侧的第一掺杂区210Ab1和第二掺杂区210Ac1，沿第二方向Y位于沟道区210Aa3两侧的第三掺杂区210Ab2和第四掺杂区210Ac2。其中，第一掺杂区210Ab1和第四掺杂区210Ac2沿第二方向Y位于沟道区210Aa2的两侧。第二分区210A2包括：沿第二方向Y依次排布的沟道区210Aa4、210Aa5和210Aa6，沿第二方向Y位于沟道区210Aa4两侧的第五掺杂区210Ab3和第六掺杂区210Ac3，沿第二方向Y位于沟道区210Aa6两侧的第七掺杂区210Ab4和第八掺杂区210Ac4。其中，第五掺杂区210Ab3和第八掺杂区210Ac4沿第二方向Y位于沟道区210Aa5的两侧。
在一些示例中，如图12A所示，第四输出晶体管T12的有源层包括沿第一方向X依次排布的第一分区220A1和第二分区220A2。第四输出晶体管T12的有源层的第一分区220A1和第二分区220A2各自沿第二方向Y延伸。第一分区220A1包括：沿第二方向Y依次排布的沟道区220Aa1、220Aa2和220Aa3，沿第二方向Y位于沟道区220Aa1两侧的第一掺杂区220Ab1和第二掺杂区220Ac1，沿第二方向Y位于沟道区220Aa3两侧的第三掺杂区220Ab2和第四掺杂区220Ac2。其中，第二掺杂区220Ac1和第三掺杂区220Ab2沿第二方向Y位于沟道区220Aa2的两侧。第二分区220A2包括：沿第二方向Y依次排布的沟道区220Aa4、220Aa5和220Aa6，沿第二方向Y位于沟道区220Aa4两侧的第五掺杂区220Ab3和第六掺杂区220Ac3，沿第二方向Y位于沟道区220Aa6两侧的第七掺杂区220Ab4和第八掺杂区220Ac4。其中，第六掺杂区220Ac3和第七掺杂区220Ab4沿第二方向Y位于沟道区220Aa5的两侧。
在一些示例中，如图12A所示，第一输出晶体管T9的有源层的第一分区190A1和第二输出晶体管T10的有源层的第一分区200A1可以为一体结构，例如为矩形。第一输出晶体管T9的有源层的第二分区190A2和第二输出晶体管T10的有源层的第二分区200A2可以为一体结构，例如为矩形。第三输出晶体管T11的有源层的第一分区210A1和第四输出晶体管T12的有源 层的第一分区220A1可以为一体结构，例如为矩形。第三输出晶体管T11的有源层的第二分区210A2和第四输出晶体管T12的有源层的第二分区220A2可以为一体结构，例如为矩形。然而，本实施例对此并不限定。
图12B为图10中形成第一导电层后的驱动控制电路的俯视图。如图10至图12B所示，非显示区域的第一导电层41至少包括：驱动控制电路的多个晶体管的控制极以及多个电容的第一极板。例如，第一导电层41可以包括：第一晶体管T1的控制极111A、第二晶体管T2的控制极121A、第三晶体管T3的控制极131Aa和131Ab、第四晶体管T4的控制极141A、第五晶体管T5的控制极151A、第六晶体管T6的控制极161A、第七晶体管T7的控制极171A、第八晶体管T8的控制极181A、第一输出晶体管T9的控制极191Aa、191Ab和191Ac、第二输出晶体管T10的控制极201Aa、201Ab和201Ac、第三输出晶体管T11的控制极211Aa、211Ab和211Ac、第四输出晶体管T12的控制极221Aa、221Ab和221Ac、第一电容C1的第一极板C1-1A、第二电容C2的第一极板C2-1A、第三电容C3的第一极板C3-1A、第四电容C4的第一极板C4-1A、信号输入端INT、第一输出端OUT1、第二输出端OUT2、第一连接电极L1和第二连接电极L2。第二输出端OUT2在第二方向Y上位于第一输出端OUT1远离第一输出电路和第二输出电路的一侧。第一输出端OUT1和第二输出端OUT2可以均沿第一方向X延伸。本级驱动控制电路的第一输出端OUT1可以与下一级驱动控制电路的信号输入端为一体结构。然而，本实施例对此并不限定。
在一些示例中，如图12B所示，第三晶体管T3可以为双栅晶体管，第一输出晶体管T9、第二输出晶体管T10、第三输出晶体管T11和第四输出晶体管T12可以为三栅晶体管，以防止和减小漏电流的产生。然而，本实施例对此并不限定。
在一些示例中，如图12B所示，第一晶体管T1的控制极111A、第六晶体管T6的控制极161A、第二电容C2的第一极板C2-1A可以为一体结构。第四晶体管T4的控制极141A和第五晶体管T5的控制极151A可以为一体结构。第三晶体管T3的控制极131Aa和131Ab、第三电容C3的第一极板C3-1A、第八晶体管T8的控制极181A、第二输出晶体管T10的控制极201Aa、 201Ab和201Ac以及第四输出晶体管T12的控制极221Aa、221Ab和221Ac可以为一体结构。第一电容C1的第一极板C1-1A、第四电容C4的第一极板C4-1A、第一输出晶体管T9的控制极191Aa、191Ab和191Ac以及第三输出晶体管T11的控制极211Aa、211Ab和211Ac可以为一体结构。然而，本实施例对此并不限定。
图12C为图10中形成第二导电层后的驱动控制电路的俯视图。如图10至图12C所示，非显示区域的第二导电层42至少包括：驱动控制电路的多个电容的第二极板。例如，第二导电层42可以包括：第一电容C1的第二极板C1-2A、第二电容C2的第二极板C2-2A、第三电容C3的第二极板C3-2A、第四电容C4的第二极板C4-2A、第三连接电极L3和第四连接电极L4。第一电容C1的第一极板C1-1A在衬底基板30的正投影覆盖第二极板C1-2A在衬底基板30的正投影。第二电容C2的第一极板C2-1A在衬底基板30的正投影覆盖第二极板C2-2A在衬底基板30的正投影。第三电容C3的第一极板C3-1A在衬底基板30的正投影覆盖第二极板C3-2A在衬底基板30的正投影。第四电容C4的第一极板C4-1A在衬底基板30的正投影覆盖第二极板C4-2A在衬底基板30的正投影。
在一些示例中，如图12C所示，第一电容C1的第二极板C1-2A和第三连接电极L3可以为一体结构。第四电容C4的第二极板C4-2A和第四连接电极L4可以为一体结构。然而，本实施例对此并不限定。
图12D为图10中形成第三绝缘层后的驱动控制电路的俯视图。如图10至图12D所示，非显示区域的第三绝缘层33上形成有多个过孔。多个过孔可以包括：多个第一类型过孔、多个第二类型过孔以及多个第三类型过孔。第一类型过孔内的第三绝缘层33、第二绝缘层32和第一绝缘层31被去掉，暴露出半导体层40的表面。第二类型过孔内的第三绝缘层33和第二绝缘层32被去掉，暴露出第一导电层41的表面。第三类型过孔内的第三绝缘层33被去掉，暴露出第二导电层42的表面。例如，第一类型过孔可以包括：第一过孔K1至第四十一过孔K41；第二类型过孔可以包括：第四十二过孔K42至第五十九过孔K59；第三类型过孔可以包括：第六十过孔K60至第六十七过孔K67。
图12E为图10中形成第三导电层后的驱动控制电路的俯视图。如图10至图12E所示，非显示区域的第三导电层43可以包括：多个连接电极(例如，第五连接电极L5至第二十四连接电极L24)、第一时钟信号线CKL、第二时钟信号线CBL、第一电源线VGH1、第二电源线VGL1和起始信号线STV。起始信号线STV、第二时钟信号线CBL、第一时钟信号线CKL、第一电源线VGH1和第二电源线VGL1均沿第二方向Y延伸，并沿第一方向X依次排布。
在一些示例中，如图10至图12E所示，第五连接电极L5可以通过第一过孔K1与第四晶体管T4的有源层140A的第一掺杂区140Ab电连接，还可以通过第四十二过孔K42与信号输入端INT电连接。第六连接电极L6可以通过第二过孔K2与第四晶体管T4的有源层140A的第二掺杂区140Ac电连接，还可以通过第三过孔K3与第二晶体管T2的有源层120A的第二掺杂区120Ac电连接，还可以通过第四十六过孔K46与第三晶体管T3的控制极131Aa电连接。第一电源线VGH1可以通过第四过孔K4与第一晶体管T1的有源层110A的第一掺杂区110Ab电连接。第七连接电极L7可以通过第六过孔K6与第五晶体管T5的有源层150A的第二掺杂区150Ac电连接，还可以通过第八过孔K8与第三晶体管T3的有源层130A的第二掺杂区130Ac电连接，还可以通过第四十八过孔K48与第六晶体管T6的控制极161A电连接。第七连接电极L7在衬底基板的正投影可以为L型。第八连接电极L8可以通过第十过孔K10与第六晶体管T6的有源层160A的第二掺杂区160Ac电连接，还可以通过竖排设置的两个第六十一过孔K61与第二电容C2的第二极板C2-2A电连接。第八连接电极L8在衬底基板的正投影可以为T型。第九连接电极L9可以通过第十一过孔K11与第七晶体管T7的有源层170A的第二掺杂区170Ac电连接，还可以通过第五十过孔K50与第一输出晶体管T9的控制极191Ac电连接。第十连接电极L10可以通过第七过孔K7与第三晶体管T3的有源层130A的第一掺杂区130Ab电连接，还可以通过第四十三过孔K43与第五晶体管T5的控制极151A电连接。第一时钟信号线CKL可以通过竖排设置的两个第四十四过孔K44与第五晶体管T5的控制极151A电连接。第十一连接电极L11可以通过竖排设置的四个第六十过孔K60与第三电容C3的第二极板C3-2A电连接，还可以通过第九过孔K9与第六晶体 管T6的有源层160A的第一掺杂区160Ab电连接，还可以通过第四十九过孔K49与第七晶体管T7的控制极171A电连接，还可以通过第四十七过孔K47与第二晶体管T2的控制极121A电连接。第十一连接电极L11在衬底基板的正投影可以为L型。第二时钟信号线CBL可以通过竖排设置的两个第四十五过孔K45与第二晶体管T2的控制极121A电连接。
在一些示例中，第十二连接电极L12可以通过第五过孔K5与第五晶体管T5的有源层150A的第一掺杂区150Ab电连接，还可以通过多个(例如三个)并排设置的第十二过孔K12与第二输出晶体管T10的有源层的第一分区200A1的第一掺杂区200Ab1电连接，还可以通过多个(例如三个)并排设置的第十三过孔K13与第二输出晶体管T10的有源层的第二分区200A2的第五掺杂区200Ab3电连接，还可以通过多个(例如三个)并排设置的第十六过孔K16与第二输出晶体管T10的有源层的第一分区200A1的第三掺杂区200Ab2电连接，还可以通过多个(例如三个)并排设置的第十七过孔K17与第二输出晶体管T10的有源层的第二分区200A2的第七掺杂区200Ab4电连接。第十二连接电极L12与第二电源线VGL1可以为一体结构。
在一些示例中，第十三连接电极L13可以通过多个(例如三个)并排设置的第十四过孔K14与第二输出晶体管T10的有源层的第一分区200A1的第二掺杂区200Ac1电连接，还可以通过多个(例如三个)并排设置的第十五过孔K15与第二输出晶体管T10的有源层的第二分区200A2的第六掺杂区200Ac3电连接，还可以通过多个(例如三个)并排设置的第十八过孔K18与第二输出晶体管T10的有源层的第一分区200A1的第四掺杂区200Ac2电连接，还可以通过多个(例如三个)并排设置的第十九过孔K19与第二输出晶体管T10的有源层的第二分区200A2的第八掺杂区200Ac4电连接，还可以通过多个(例如三个)并排设置的第二十二过孔K22与第一输出晶体管T9的有源层的第一分区190A1的第二掺杂区190Ac1电连接，还可以通过多个(例如三个)并排设置的第二十三过孔K23与第一输出晶体管T9的有源层的第二分区190A2的第八掺杂区190Ac4电连接，还可以通过并排设置的两个第五十六过孔K56与第一输出端OUT1电连接。
在一些示例中，第十四连接电极L14可以通过多个(例如三个)并排设 置的第二十过孔K20与第一输出晶体管T9的有源层的第一分区190A1的第一掺杂区190Ab1电连接，还可以通过多个(例如三个)并排设置的第二十一过孔K21与第一输出晶体管T9的有源层的第二分区190A2的第五掺杂区190Ab3电连接，还可以通过第六十二过孔K62与第一电容C1的第二极板C1-2A电连接。
在一些示例中，第十五连接电极L15可以通过多个(例如三个)并排设置的第二十四过孔K24与第一输出晶体管T9的有源层的第一分区190A1的第三掺杂区190Ab2电连接，还可以通过多个(例如三个)并排设置的第二十五过孔K25与第一输出晶体管T9的有源层的第二分区190A2的第七掺杂区190Ab4电连接，还可以通过第六十三过孔K63与第一电容C1的第二极板C1-2A电连接。
在一些示例中，第十六连接电极L16可以通过第二十六过孔K26与第八晶体管T8的有源层180A的第一掺杂区180Ab电连接，还可以通过第五十一过孔K51与第二连接电极L2电连接。第二连接电极L2可以通过第五十三过孔K53与第二十二连接电极L22电连接。第十七连接电极L17可以通过第二十七过孔K27与第八晶体管T8的有源层180A的第二掺杂区180Ac电连接，还可以通过第五十二过孔K52与第一电容C1的第一极板C1-1A电连接。
在一些示例中，第十八连接电极L18可以通过多个(例如三个)并排设置的第二十八过孔K28与第四输出晶体管T12的有源层的第一分区220A1的第一掺杂区220Ab1电连接，还可以通过多个(例如三个)并排设置的第二十九过孔K29与第四输出晶体管T12的有源层的第二分区220A2的第五掺杂区220Ab3电连接，还可以通过多个(例如三个)并排设置的第三十二过孔K32与第四输出晶体管T12的有源层的第一分区220A1的第三掺杂区220Ab2电连接，还可以通过多个(例如三个)并排设置的第三十三过孔K33与第四输出晶体管T12的有源层的第二分区220A2的第七掺杂区220Ab4电连接，还可以通过并排设置的两个第五十四过孔K54与第一连接电极L1电连接。第一连接电极L1可以通过竖排设置的两个第五十五过孔K55与第二十三连接电极L23电连接。
在一些示例中，第十九连接电极L19可以通过多个(例如三个)并排设 置的第三十六过孔K36与第三输出晶体管T11的有源层的第一分区210A1的第一掺杂区210Ab1电连接，还可以通过多个(例如三个)并排设置的第三十七过孔K37与第三输出晶体管T11的有源层的第二分区210A2的第五掺杂区210Ab3电连接，还可以通过第六十四过孔K64与第四电容C4的第二极板C4-2A电连接。
在一些示例中，第二十连接电极L20可以通过多个(例如三个)并排设置的第三十过孔K30与第四输出晶体管T12的有源层的第一分区220A1的第二掺杂区220Ac1电连接，还可以通过多个(例如三个)并排设置的第三十一过孔K31与第四输出晶体管T12的有源层的第二分区220A2的第六掺杂区220Ac3电连接，还可以通过多个(例如三个)并排设置的第三十四过孔K34与第四输出晶体管T12的有源层的第一分区220A1的第四掺杂区220Ac2电连接，还可以通过多个(例如三个)并排设置的第三十五过孔K35与第四输出晶体管T12的有源层的第二分区220A2的第八掺杂区220Ac4电连接，还可以通过多个(例如三个)并排设置的第三十八过孔K38与第三输出晶体管T11的有源层的第一分区210A1的第四掺杂区210Ac2电连接，还可以通过多个(例如三个)并排设置的第三十九过孔K39与第三输出晶体管T11的有源层的第二分区210A2的第八掺杂区210Ac4电连接，还可以并排设置的两个第五十八过孔K58与第二输出端OUT2电连接。
在一些示例中，第二十一连接电极L21可以通过多个(例如三个)并排设置的第四十过孔K40与第三输出晶体管T11的有源层的第一分区210A1的第三掺杂区210Ab2电连接，还可以通过多个(例如三个)并排设置的第四十一过孔K41与第三输出晶体管T11的有源层的第二分区210A2的第七掺杂区210Ab4电连接，还可以通过第六十五过孔K65与第四电容C4的第二极板C4-2A电连接。
在一些示例中，第三连接电极L3可以通过竖排设置的两个第六十七过孔K67与第二十四连接电极L24电连接。第二十二连接电极L22、第二十三连接电极L23和第二十四连接电极L24可以与靠近显示区域一侧的第三电源线电连接，例如可以与该第三电源线为一体结构。该第三电源线可以配置为给相邻的栅极驱动电路提供高电平的电源信号。然而，本实施例对此并不限 定。
在一些示例中，第二十五连接电极L25可以通过并排设置的两个第五十七过孔K57与第一输出端OUT1电连接。第二十六连接电极L26可以通过并排设置的两个第五十九过孔K59与第二输出端OUT2电连接。第二十五连接电极L25和第二十六连接电极L26可以沿第一方向X延伸。例如，第二十五连接电极L25可以与发光控制线电连接，以便向显示区域的像素电路提供发光控制信号，第二十六连接电极L26可以与第二复位控制线电连接，以便向显示区域的像素电路提供第二复位控制信号。然而，本实施例对此并不限定。
在一些示例中，第二电源线VGL1可以通过竖排设置的两个第六十六过孔K66与第四连接电极L4电连接。
在本公开实施例中，“并排设置”可以表示沿第一方向X依次设置，“竖排设置”可以表示沿第二方向Y依次设置。
在本示例性实施方式中，通过第四晶体管和第五晶体管的控制极，实现与第一时钟信号线CKL的电连接。通过第二晶体管的控制极和第十一连接电极L11，实现与第二时钟信号线CBL的电连接。通过第四连接电极L4实现第二电源线VGL1与第二输出电路的电连接。通过第三连接电极L3和第二十四连接电极L24实现向第一输出电路传输第二电源信号。通过第十二连接电极L12实现第一输出电路和输入电路与第一电源线的电连接。通过第二十三连接电极L23和第一连接电极L1实现向第二输出电路传输第一电源信号。
本示例性实施例提供的显示基板，由驱动控制电路向像素电路提供发光控制信号和第二复位控制信号，可以节省排布空间，实现窄边框设计的显示基板。
图13为本公开至少一实施例的驱动控制电路的另一俯视图。图14为图13中沿Q-Q’方向的局部剖面示意图。本示例的驱动控制电路的等效电路可以如图8所示。在本示例性实施方式中，以驱动控制电路中的第一晶体管T1’、第二晶体管T2’、第三晶体管T3至第八晶体管T8、以及第一输出晶体管T9至第四输出晶体管T12均为P型晶体管且为低温多晶硅薄膜晶体管为例进行说明。然而，本实施例对此并不限定。在本示例中，以第一电源线VGH1和第三电源线VGH2提供相同的高电平信号，第二电源线VGL1和第四电源线 VGL2提供相同的低电平信号为例进行说明。
在一些示例性实施方式中，如图13所示，在平行于显示基板的平面内，起始信号线STV、时钟信号线、第二电源线VGL1、驱动控制电路、第一电源线VGH1沿第一方向X依次排布。起始信号线STV、时钟信号线、第一电源线VGH1和第二电源线VGL1均沿第二方向Y延伸。时钟信号线可以包括：第一时钟信号线CKL和第二时钟信号线CBL。第一时钟信号线CKL位于第二时钟信号线CBL靠近第二电源线VGL1的一侧。然而，本实施例对此并不限定。例如，第一时钟信号线可以位于第二时钟信号线远离第一电源线的一侧。
在一些示例性实施方式中，如图13所示，在平行于显示基板的平面内，输入子电路在第一方向X上与第二电源线VGL1相邻。第一控制子电路的第三电容C3’、第二晶体管T2’和第一晶体管T1’沿第二方向Y排布。第二晶体管T2’和第三电容C3’在第一方向X上位于输入子电路和第一输出电路之间。第二控制子电路的第二电容C2与第二电源线VGL1相邻。第一晶体管T1’在第一方向X上位于第六晶体管T6和第七晶体管T7之间。第三控制子电路位于第一输出电路靠近第二控制子电路的一侧。第二输出电路在第一方向X上位于第一输出电路和第一电源线VGH1之间。
在一些示例性实施方式中，如图13所示，输入子电路的第四晶体管T4、第三晶体管T3和第五晶体管T5在第一方向X上沿着远离第二电源线VGL1的方向依次排布。第二电容C2、第六晶体管T6、第一晶体管T1’、第七晶体管T7、第八晶体管T8和第一电容C1在第一方向X上沿远离第二电源线VGL1的方向依次排布。第三电容C3’和第二晶体管T2’沿第二方向Y依次排布，且在第一方向X上位于第五晶体管T5和第二输出晶体管T10之间。第二输出晶体管T10和第一输出晶体管T9沿第二方向Y依次排布，第四输出晶体管T12和第三输出晶体管T11沿第二方向Y依次排布。第四电容C4在第一方向X上位于第一输出晶体管T9和第三输出晶体管T11之间。
在一些示例性实施方式中，如图14所示，在垂直于显示基板的方向上，显示基板的非显示区域可以包括：衬底基板30、依次设置在衬底基板30上的半导体层40、第一导电层41、第二导电层42和第三导电层43。其中，第 一绝缘层31设置在半导体层40和第一导电层41之间，第二绝缘层32设置在第一导电层41和第二导电层42之间，第三绝缘层33设置在第二导电层42和第三导电层43之间。在一些示例中，第一绝缘层31至第三绝缘层33可以为无机绝缘层。然而，本实施例对此并不限定。
图15A为图13中形成半导体层后的驱动控制电路的俯视图。如图13至图15所示，非显示区域的半导体层40至少包括：驱动控制电路的多个晶体管的有源层。例如，半导体层40可以包括：第一晶体管T1’的有源层110B至第八晶体管T8的有源层180B、第一输出晶体管T9的有源层190B至第四输出晶体管T12的有源层220B。
在一些示例中，如图15A所示，第一晶体管T1’的有源层110B、第四晶体管T4的有源层140B、第五晶体管T5的有源层150B、第六晶体管T6的有源层160B以及第八晶体管T8的有源层180B均沿第二方向Y延伸，第二晶体管T2’的有源层120B沿第一方向X延伸，第三晶体管T3的有源层130B呈U型。第一输出晶体管T9的有源层190B、第二输出晶体管T10的有源层200B、第三输出晶体管T11的有源层210B和第四输出晶体管T12的有源层220B均为矩形。
在一些示例中，如图15A所示，第一晶体管T1’的有源层110B包括：沟道区110Ba、以及沿第二方向Y位于沟道区110Ba两侧的第一掺杂区110Bb和第二掺杂区110Bc。第二晶体管T2’的有源层120B包括：沟道区120Ba、以及沿第一方向X位于沟道区120Ba两侧的第一掺杂区120Bb和第二掺杂区120Bc。第三晶体管T3的有源层130B包括：沟道区130Ba、以及位于沟道区130Ba两侧的第一掺杂区130Bb和第二掺杂区130Bc。第四晶体管T4的有源层140B包括：沟道区140Ba、以及沿第二方向Y位于沟道区140Ba两侧的第一掺杂区140Bb和第二掺杂区140Bc。第五晶体管T5的有源层150B包括：沟道区150Ba、以及沿第二方向Y位于沟道区150Ba两侧的第一掺杂区150Bb和第二掺杂区150Bc。第六晶体管T6的有源层160B包括：沟道区160Ba、以及沿第二方向Y位于沟道区160Ba两侧的第一掺杂区160Bb和第二掺杂区160Bc。第七晶体管T7的有源层170B包括：沟道区170Aa、以及沿第一方向X位于沟道区170Ba两侧的第一掺杂区170Bb和第二掺杂区 170Bc。第八晶体管T8的有源层180B包括：沟道区180Ba、以及沿第二方向Y位于沟道区180Ba两侧的第一掺杂区180Bb和第二掺杂区180Bc。
在一些示例中，第一输出晶体管T9的有源层190B包括：沿第一方向X依次排布的沟道区190Ba1、190Ba2、190Ba3和190Ba4，沿第一方向X位于沟道区190Ba1两侧的第一掺杂区190Bb1和第二掺杂区190Bc1，沿第一方向X位于沟道区190Ba4两侧的第三掺杂区190Bb2和第四掺杂区190Bc2，以及位于沟道区190Ba2和190Ba3之间的第五掺杂区190Bc3。第三掺杂区190Bb2位于沟道区190Ba3和190Ba4之间，第一掺杂区190Bb1位于沟道区190Ba1和190Ba2之间。
在一些示例中，第二输出晶体管T10的有源层200B包括：沿第一方向X依次排布的沟道区200Ba1、200Ba2、200Ba3和200Ba4，沿第一方向X位于沟道区200Ba1两侧的第一掺杂区200Bb1和第二掺杂区200Bc1，沿第一方向X位于沟道区200Ba4两侧的第三掺杂区200Bb2和第四掺杂区200Bc2，以及位于沟道区200Ba2和200Ba3之间的第五掺杂区200Bc3。第三掺杂区200Bb2位于沟道区200Ba3和200Ba4之间，第一掺杂区200Bb1位于沟道区200Ba1和200Ba2之间。
在一些示例中，第三输出晶体管T11的有源层210B包括：沿第一方向X依次排布的沟道区210Ba1、210Ba2、210Ba3和210Ba4，沿第一方向X位于沟道区210Ba1两侧的第一掺杂区210Bb1和第二掺杂区210Bc1，沿第一方向X位于沟道区210Ba4两侧的第三掺杂区210Bb2和第四掺杂区210Bc2，以及位于沟道区210Ba2和210Ba3之间的第五掺杂区210Bc3。第三掺杂区210Bb2位于沟道区210Ba3和210Ba4之间，第一掺杂区210Bb1位于沟道区210Ba1和210Ba2之间。
在一些示例中，第四输出晶体管T12的有源层220B包括：沿第一方向X依次排布的沟道区220Ba1、220Ba2、220Ba3和220Ba4，沿第一方向X位于沟道区220Ba1两侧的第一掺杂区220Bb1和第二掺杂区220Bc1，沿第一方向X位于沟道区220Ba4两侧的第三掺杂区220Bb2和第四掺杂区220Bc2，以及位于沟道区220Ba2和220Ba3之间的第五掺杂区220Bc3。第三掺杂区220Bb2位于沟道区220Ba3和220Ba4之间，第一掺杂区220Bb1位于沟道区 220Ba1和220Ba2之间。
在一些示例中，如图15A所示，第三晶体管T3的有源层130B和第五晶体管T5的有源层150B可以为一体结构。第一晶体管T1’的有源层110B、第八晶体管T8的有源层180B和第七晶体管T7的有源层170B可以为一体结构。然而，本实施例对此并不限定。
图15B为图13中形成第一导电层后的驱动控制电路的俯视图。如图13至图15B所示，非显示区域的第一导电层41至少包括：驱动控制电路的多个晶体管的控制极以及多个电容的第一极板。例如，第一导电层41可以包括：第一晶体管T1’的控制极111B、第二晶体管T2’的控制极121B、第三晶体管T3的控制极131B、第四晶体管T4的控制极141B、第五晶体管T5的控制极151B、第六晶体管T6的控制极161B、第七晶体管T7的控制极171B、第八晶体管T8的控制极181B、第一输出晶体管T9的控制极191Ba、191Bb、191Bc和191Bd、第二输出晶体管T10的控制极201Ba、201Bb、201Bc和201Bd、第三输出晶体管T11的控制极211Ba、211Bb、211Bc和211Bd、第四输出晶体管T12的控制极221Ba、221Bb、221Bc和221Bd、第一电容C1的第一极板C1-1B、第二电容C2的第一极板C2-1B、第三电容C3’的第一极板C3-1B、第四电容C4的第一极板C4-1B、第一输出端OUT1、第二输出端OUT2、以及多个连接电极(例如第三十一连接电极L31至第三十四连接电极L34)。
在一些示例中，第一输出端OUT1包括：沿第二方向Y延伸的第一部分301、沿第一方向X延伸的第二部分302和第三部分303。第一输出端OUT1的第一部分301位于第一输出电路和第二输出电路之间。第二部分302和第三部分303在第二方向Y上位于第一输出电路和第二输出电路的同一侧。第二输出端OUT2包括：沿第二方向Y延伸的第四部分304和沿第一方向X延伸的第五部分305。第二输出端OUT2在衬底基板的正投影可以为L型。第五部分305位于第三部分303靠近第二输出电路的一侧。
本级驱动控制电路的第一输出端OUT1可以与下一级驱动控制电路的信号输入端电连接。然而，本实施例对此并不限定。
在一些示例中，如图15B所示，第一输出晶体管T9、第二输出晶体管T10、第三输出晶体管T11和第四输出晶体管T12可以为四栅晶体管，以防 止和减小漏电流的产生。然而，本实施例对此并不限定。
在一些示例中，如图15B所示，第四晶体管T4的控制极141B和第五晶体管T5的控制极151B可以为一体结构。第三晶体管T3的控制极131B和第八晶体管的T8的控制极181B可以为一体结构。第六晶体管T6的控制极161B和第二电容C2的第一极板C2-1B可以为一体结构。第一电容C1的第一极板C1-1B以及第一输出晶体管T9的控制极191Ba、191Bb、191Bc和191Bd可以为一体结构。第二晶体管T2’的控制极121B、第三电容C3’的第一极板C3-1B、第二输出晶体管T10的控制极201Ba、201Bb、201Bc和201Bd、以及第四输出晶体管T12的控制极221Ba、221Bb、221Bc和221Bd可以为一体结构。第四电容C4的第一极板C4-1B以及第三输出晶体管T11的控制极211Ba、211Bb、211Bc和211Bd可以为一体结构。
图15C为图13中形成第二导电层后的驱动控制电路的俯视图。如图13至图15C所示，显示区域的第二导电层42至少包括：驱动控制电路的多个电容的第二极板。例如，第二导电层42可以包括：第一电容C1的第二极板C1-2B、第二电容C2的第二极板C2-2B、第三电容C3’的第二极板C3-2B、第四电容C4的第二极板C4-2B、以及第三十五连接电极L35。第一电容C1的第一极板C1-1B在衬底基板30的正投影覆盖第二极板C1-2B在衬底基板30的正投影。第二电容C2的第一极板C2-1B在衬底基板30的正投影覆盖第二极板C2-2B在衬底基板30的正投影。第三电容C3’的第一极板C3-1B在衬底基板30的正投影覆盖第二极板C3-2B在衬底基板30的正投影。第四电容C4的第一极板C4-1B在衬底基板30的正投影覆盖第二极板C4-2B在衬底基板30的正投影。
图15D为图13中形成第三绝缘层后的驱动控制电路的俯视图。如图13至图15D所示，非显示区域的第三绝缘层33上形成有多个过孔。多个过孔可以包括：多个第一类型过孔、多个第二类型过孔以及多个第三类型过孔。第一类型过孔内的第三绝缘层33、第二绝缘层32和第一绝缘层31被去掉，暴露出半导体层40的表面。第二类型过孔内的第三绝缘层33和第二绝缘层32被去掉，暴露出第一导电层41的表面。第三类型过孔内的第三绝缘层33被去掉，暴露出第二导电层42的表面。例如，第一类型过孔可以包括：第一 百零一过孔H1至第一百三十三过孔H33；第二类型过孔可以包括：第一百三十四过孔H34至第一百五十六过孔H56；第三类型过孔可以包括：第一百五十七过孔H57至第一百六十二过孔H62。
图15E为图13中形成第三导电层后的驱动控制电路的俯视图。如图13至图15E所示，非显示区域的第三导电层43可以包括：多个连接电极(例如第三十六连接电极L36至第五十二连接电极L52)、信号输入端INT、第一时钟信号线CKL、第二时钟信号线CBL、第一电源线VGH1、第二电源线VGL1和起始信号线STV。起始信号线STV、第二时钟信号线CBL、第一时钟信号线CKL、第二电源线VGL1和第一电源线VGH1均沿第二方向Y延伸，并沿第一方向X依次排布。
在一些示例中，如图13至图15E所示，信号输入端INT可以通过第一百零一过孔H1与第四晶体管T4的有源层140B的第一掺杂区140Bb电连接。第三十六连接电极L36可以通过第一百零四过孔H4与第三晶体管T3的有源层130B的第一掺杂区130Bb电连接，还可以通过第一百三十七过孔H37与第四晶体管T4的控制极141B电连接。第一时钟信号线CKL可以通过第一百三十六过孔H36与第四晶体管T4的控制极141B电连接。第三十七连接电极L37可以通过第一百零二过孔H2与第四晶体管T4的有源层140B的第二掺杂区140Bc电连接，还可以通过第一百三十八过孔H38与第三晶体管T3的控制极131B电连接。第三十八连接电极L38可以通过第一百零五过孔H5与第五晶体管T5的有源层150B的第二掺杂区150Bc电连接，还可以通过第一百四十过孔H40与第一晶体管T1’的控制极111B电连接，还可以通过第一百四十一过孔H41与第二电容C2的控制极C2-1B电连接。第三十九连接电极L39可以通过第一百零三过孔H3与第五晶体管T5的有源层150B的第一掺杂区150Bb电连接，还可以通过第一百三十五过孔H35与第三十一连接电极L31电连接，还可以通过竖排设置的多个(例如五个)第一百十五过孔H15与第二输出晶体管T10的有源层200B的第一掺杂区200Bb1电连接，还可以通过竖排设置的多个(例如五个)第一百十七过孔H17与第二输出晶体管T10的有源层200B的第三掺杂区200Bb2电连接。第三十一连接电极L31可以通过竖排设置的两个第一百三十四过孔H34与第二电源线VGL1电连接。 第四十连接电极L40可以通过第一百三十九过孔H39与第三晶体管T3的控制极131B电连接，还可以通过第一百四十二过孔H42与第三十二连接电极L32电连接。第四十二连接电极L42可以通过第一百四十四过孔H44与第三十二连接电极L32电连接，还可以通过第一百四十三过孔H43与第二晶体管T2’的控制极121B电连接。第四十一连接电极L41可以通过第一百六十过孔H60与第三电容C3’的第二极板C3-2B电连接，还可以通过第一百十二过孔H12与第二晶体管T2’的有源层120B的第二掺杂区120Bc电连接，还可以通过第一百零八过孔H8与第一晶体管T1’的有源层110B的第二掺杂区110Bc电连接。第四十三连接电极L43可以通过竖排设置的两个第一百五十七过孔H57与第二电容C2的第二极板C2-2B电连接，还可以通过第一百零六过孔H6与第六晶体管T6的有源层160B的第二掺杂区160Bc电连接，还可以通过第一百十过孔H10与第七晶体管T7的有源层170B的第一掺杂区170Bb电连接。第四十四连接电极L44可以通过第一百五十九过孔H59与第三十五连接电极L35电连接，还可以通过第一百零七过孔H7与第六晶体管T6的有源层160B的第一掺杂区160Bb电连接，还可以通过第一百四十五过孔H45与第七晶体管T7的控制极171B电连接，还可以通过第一百十三过孔H13与第二晶体管T2’的有源层120B的第一掺杂区120Bb电连接。第三十五连接电极L35可以通过第一百五十八过孔H58与第二时钟信号线CBL电连接。第四十五连接电极L45可以通过第一百十一过孔H11与第七晶体管T7的有源层170B的第二掺杂区170Bc电连接，还可以通过第一百四十六过孔H46与第一电容C1的第一极板C1-1B电连接。第四十六连接电极L46可以通过第一百零九过孔H9与第八晶体管T8的有源层180B的第一掺杂区180Bb电连接，还可以通过竖排设置的两个第一百六十一过孔H61与第一电容C1的第二极板C1-2B电连接，还可以通过多个(例如五个)竖排设置的第一百二十过孔H20与第一输出晶体管T9的有源层190B的第一掺杂区190Bb1电连接，还可以通过多个(例如五个)竖排设置的第一百二十二过孔H22与第一输出晶体管T9的有源层190B的第三掺杂区190Bb2电连接，还可以通过第一百五十一过孔H51与第三十三连接电极L33电连接。第三十三连接电极L33可以通过第一百五十二过孔H52与第一电源线VGH1电连接。
在一些示例中，如图13至图15E所示，第四十七连接电极L47可以通 过竖排设置的多个(例如五个)第一百十四过孔H14与第二输出晶体管T10的有源层200B的第二掺杂区200Bc1电连接，还可以通过竖排设置的多个(例如五个)第一百十六过孔H16与第二输出晶体管T10的有源层200B的第五掺杂区200Bc3电连接，还可以通过竖排设置的多个(例如五个)第一百十八过孔H18与第二输出晶体管T10的有源层200B的第四掺杂区200Bc2电连接，还可以通过竖排设置的多个(例如五个)第一百十九过孔H19与第一输出晶体管T9的有源层190B的第二掺杂区190Bc1电连接，还可以通过竖排设置的多个(例如五个)第一百二十一过孔H21与第一输出晶体管T9的有源层190的第五掺杂区190Bc3电连接，还可以通过竖排设置的多个(例如五个)第一百二十三过孔H23与第一输出晶体管T9的有源层190B的第四掺杂区190Bc2电连接，还可以通过竖排设置的多个(例如五个)第一百四十八过孔H48和多个(例如五个)第一百四十九过孔H49与第一输出端OUT1的第一部分301电连接。
在一些示例中，如图13至图15E所示，第四十八连接电极L48可以通过第一百四十七过孔H47与第一输出晶体管T9的控制极191B电连接，还可以通过第一百五十过孔H50与第四电容C4的第一极板C4-1B电连接。第四十九连接电极L49可以通过竖排设置的两个第一百六十二过孔H62与第四电容C4的第二极板C4-2B电连接，还可以通过竖排设置的多个(例如五个)第一百三十过孔H30与第三输出晶体管T11的有源层210B的第一掺杂区210Bb1电连接，还可以通过竖排设置的多个(例如五个)第一百三十二过孔H32与第三输出晶体管T11的有源层210B的第三掺杂区210Bb2电连接，还可以通过竖排设置的两个第一百五十六过孔H56与第三十四连接电极L34电连接。第三十四连接电极L34可以与靠近显示区域一侧的第四电源线电连接。第五十连接电极L50可以通过竖排设置的多个(例如五个)第一百二十五过孔H25与第四输出晶体管T12的有源层220B的第一掺杂区220Bb1电连接，还可以通过竖排设置的多个(例如五个)第一百二十七过孔H27与第四输出晶体管T12的有源层220B的第三掺杂区220B2电连接。第五十连接电极L50与第一电源线VGH1可以为一体结构。第一电源线VGH1可以通过第一百五十二过孔H52与第三十三连接电极L33电连接。
在一些示例中，如图13至图15E所示，第五十一连接电极L51可以通过竖排设置的多个(例如五个)第一百二十四过孔H24与第四输出晶体管T12的有源层220B的第二掺杂区220Bc1电连接，还可以通过竖排设置的多个(例如五个)第一百二十六过孔H26与第四输出晶体管T12的有源层220B的第五掺杂区220Bc3电连接，还可以通过竖排设置的多个(例如五个)第一百二十八过孔H28与第四输出晶体管T12的有源层220B的第四掺杂区220Bc2电连接，还可以通过竖排设置的多个(例如五个)第一百二十九过孔H29与第三输出晶体管T11的有源层210B的第二掺杂区210Bc1电连接，还可以通过竖排设置的多个(例如五个)第一百三十一过孔H31与第三输出晶体管T11的有源层210B的第五掺杂区210Bc3电连接，还可以通过竖排设置的多个(例如五个)第一百三十三过孔H33与第三输出晶体管T11的有源层210B的第四掺杂区210Bc2电连接，还可以通过竖排设置的多个(例如五个)第一百五十三过孔H53和多个(例如五个)第一百五十四过孔H54与第二输出端OUT2的第四部分304电连接。第五十二连接电极L52可以通过第一百五十五过孔H55与第一输出端OUT1的第二部分302电连接。在一些示例中，第五十二连接电极L52可以与下一级驱动控制电路的信号输入端电连接，例如可以为一体结构。然而，本实施例对此并不限定。
本示例性实施例提供的显示基板，由驱动控制电路向像素电路提供发光控制信号和第二复位控制信号，可以节省排布空间，实现窄边框设计的显示基板。
下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
本公开所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“A的投影包含B的投影”，是指B的投影的边界落入A的投影的边界范围内，或者A的投影的边界与B的投影的边界重叠。
本示例性实施例的显示基板的制备过程包括以下步骤。
(1)、提供衬底基板。
在一些示例性实施方式中，衬底基板30可以为刚性衬底或柔性衬底。刚性衬底可以包括玻璃、金属箔片中的一种或多种。柔性衬底可以包括聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
(2)、形成半导体层图案。
在一些示例性实施方式中，在衬底基板30上沉积半导体薄膜，通过构图工艺对半导体薄膜进行构图，形成半导体层40，如图12A或图15A所示。半导体层40至少包括：驱动控制电路中的多个晶体管的有源层。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。掺杂区掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型(例如，N型或P型)而变化。在一些示例中，半导体薄膜的材料可以为多晶硅。
(3)、形成第一导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板30上依次沉积第一绝缘薄膜和第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成覆盖半导体层40的第一绝缘层31，以及设置在第一绝缘层31上的第一导电层41，如图12B或图15B所示。在一些示例中，第一导电层41可以包括：驱动控制电路的多个晶体管的控制极、驱动控制电路的多个电容的第一极板。
(4)、形成第二导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板30上依次沉积第二绝缘薄膜和第二导电薄膜，通过构图工艺对第二导电薄膜进行构图，形成 覆盖第一导电层41的第二绝缘层32，以及设置在第二绝缘层32上的第二导电层42，如图12C或图15C所示。在一些示例中，第二导电层42可以包括：驱动控制电路的多个电容的第二极板。
(5)、形成第三绝缘层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖第二导电层42的第三绝缘层33，如图12D或图15D所示。在一些示例中，第三绝缘层33上开设有多个过孔。多个过孔至少包括：第一类型过孔、第二类型过孔、第三类型过孔和第四类型过孔。第一类型过孔内的第三绝缘层33、第二绝缘层32和第一绝缘层31被去掉，暴露出半导体层40的表面。第二类型过孔内的第三绝缘层33和第二绝缘层32被去掉，暴露出第一导电层41的表面。第三类型过孔内的第三绝缘层33被去掉，暴露出第二导电层42的表面。
(6)、形成第三导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第三导电薄膜，通过构图工艺对第三导电薄膜进行构图，在第三绝缘层33上形成第三导电层43，如图12E或图15E所示。在一些示例中，第三导电层43可以包括：驱动控制电路的多个连接电极、第一电源线VGH1、第二电源线VGL1、第一时钟信号线CKL和第二时钟信号线CBL。
在一些示例性实施方式中，在非显示区域形成驱动控制电路的同时，可以在显示区域形成像素电路。例如，显示区域的半导体层可以包括像素电路的多个晶体管的有源层，显示区域的第一导电层可以包括像素电路的多个晶体管的控制极以及存储电容的第一电极，显示区域的第二导电层可以至少包括像素电路的存储电容的第二电极，显示区域的第三导电层可以至少包括像素电路的晶体管的第一极和第二极。然而，本实施例对此并不限定。
在一些示例性实施方式中，在形成第三导电层之后，可以在显示区域依次形成第四绝缘层、阳极层、像素定义层、有机发光层、阴极层和封装层图案。在一些示例中，在形成有前述图案的衬底基底上，涂覆第四绝缘薄膜，通过对第四绝缘薄膜的掩膜、曝光和显影，形成第四绝缘层图案。随后，在形成有前述图案的显示区域的衬底基底上，沉积阳极薄膜，通过构图工艺对 阳极薄膜进行构图，在第四绝缘层上形成阳极图案。然后，在形成前述图案的衬底基底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层(PDL，Pixel Define Layer)图案，像素定义层形成在在显示区域的每个子像素中，每个子像素中的像素定义层形成有暴露出阳极的像素开口。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过构图工艺对阴极薄膜进行构图，形成阴极图案。随后，在阴极上形成封装层，封装层可以包括无机材料/有机材料/无机材料的叠层结构。
在一些示例性实施方式中，第一导电层41、第二导电层42、第三导电层43可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一导电层41还可以称为第一栅金属层，第二导电层42还可以称为第二栅金属层，第三导电层43可以称为第一源漏金属层。第一绝缘层31至第三绝缘层33可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第四绝缘层和像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极可以采用氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。阴极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或采用上述金属中任意一种或多种制成的合金。然而，本实施例对此并不限定。例如，阳极可以采用金属等反射材料，阴极可以采用透明导电材料。
本示例性实施例所示结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。
本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与相关制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本示例性实施例中，通过简单布局可以实现双输出的驱动控制电路的合 理排布，可以节省排布空间，有利于实现窄边框的显示基板。
图16为本公开至少一实施例的显示基板的示意图。在一些示例性实施方式中，如图16所示，显示基板可以包括：时序控制器、数据驱动器、第一栅极驱动电路、第二栅极驱动电路以及多个像素电路PX。多个像素电路PX可以规则排布在显示区域。时序控制器可以将适于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，还可以向第一栅极驱动电路和第二栅极驱动电路提供时钟信号、起始信号等。数据驱动器可以利用从时钟控制器接收的灰度值和控制信号来产生将提供到数据线DL1至DLm的数据电压。第一栅极驱动电路可以为如前述实施例所述的栅极驱动电路，可以配置为通过发光控制线EML1至EMLn向显示区域的像素电路提供发光控制信号，还可以配置为通过第二复位控制线RST2(1)至RST2(n)向显示区域的像素电路提供第二复位控制信号。第二栅极驱动电路可以包括多个级联的扫描驱动电路，配置为通过扫描线GL1至GLn向显示区域的像素电路提供扫描信号，还可以通过第一复位控制线RST1(1)至RST1(n)提供第一复位控制信号。其中，n和m均为整数。然而，本实施例对此并不限定。在另一些示例中，扫描信号和第一复位控制信号可以由不同的栅极驱动电路提供。
本公开实施例还提供一种显示装置，包括如上所述的显示基板。在一些示例中，显示基板可以为OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为：OLED显示装置、手表、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。然而，本实施例对此并不限定。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (31)

  1. 一种驱动控制电路，包括：
    输入电路、第一输出电路和第二输出电路；
    所述输入电路，与信号输入端、时钟信号端、第一节点和第二节点电连接，配置为在所述信号输入端和时钟信号端的控制下，控制所述第一节点和第二节点的电位；
    所述第一输出电路，与所述第一节点、所述第二节点、第一输出端、第一电源线和第二电源线电连接，配置为在所述第一节点的控制下，向所述第一输出端输出所述第一电源线提供的第一电源信号，或者，在所述第二节点的控制下，向所述第一输出端输出所述第二电源线提供的第二电源信号；
    所述第二输出电路，与所述第一节点、所述第二节点、第二输出端、第三电源线和第四电源线电连接，配置为在所述第一节点的控制下，向所述第二输出端输出所述第四电源线提供的第四电源信号，或者，在所述第二节点的控制下，向所述第二输出端输出所述第三电源线提供的第三电源信号。
  2. 根据权利要求1所述的驱动控制电路，其中，所述第二输出电路包括：第三输出晶体管和第四输出晶体管；
    所述第三输出晶体管的控制极与所述第一节点电连接，所述第三输出晶体管的第一极与所述第四电源线电连接，所述第三输出晶体管的第二极与所述第二输出端电连接；
    所述第四输出晶体管的控制极与所述第二节点电连接，所述第四输出晶体管的第一极与所述第三电源线电连接，所述第四输出晶体管的第二极与所述第二输出端电连接。
  3. 根据权利要求2所述的驱动控制电路，其中，所述第二输出电路还包括：第四电容；所述第四电容的第一极板与所述第一节点电连接，所述第四电容的第二极板与所述第四电源线电连接。
  4. 根据权利要求1至3中任一项所述的驱动控制电路，其中，所述第一输出电路包括：第一输出晶体管和第二输出晶体管；
    所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶 体管的第一极与所述第一电源线电连接，所述第一输出晶体管的第二极与所述第一输出端电连接；
    所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述第二电源线电连接，所述第二输出晶体管的第二极与所述第一输出端电连接。
  5. 根据权利要求1至4中任一项所述的驱动控制电路，其中，所述输入电路包括：输入子电路、第一控制子电路、第二控制子电路和第三控制子电路；
    所述输入子电路与所述信号输入端、第一时钟端、第二电源线、第二节点和第三节点电连接，配置为在所述第一时钟信号端和信号输入端的控制下，控制所述第二节点和第三节点的电位；
    所述第一控制子电路与所述第二节点、第三节点、第一电源线和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第二节点的电位，或者，在所述第二节点和第三节点的控制下，存储所述第一电源线或第二时钟端提供的信号；
    所述第二控制子电路与所述第三节点、第一节点和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第一节点的电位；
    所述第三控制子电路与所述第一节点、第二节点和第一电源线电连接，配置为在所述第二节点的控制下，控制所述第一节点的电位。
  6. 根据权利要求5所述的驱动控制电路，其中，所述输入子电路包括：第三晶体管、第四晶体管和第五晶体管；
    所述第三晶体管的控制极与所述第二节点电连接，所述第三晶体管的第一极与所述第一时钟端电连接，所述第三晶体管的第二极与所述第三节点电连接；
    所述第四晶体管的控制极与所述第一时钟端电连接，所述第四晶体管的第一极与所述信号输入端电连接，所述第四晶体管的第二极与所述第二节点电连接；
    所述第五晶体管的控制极与所述第一时钟端电连接，所述第五晶体管的 第一极与所述第二电源线电连接，所述第五晶体管的第二极与所述第三节点电连接。
  7. 根据权利要求5所述的驱动控制电路，其中，所述第一控制子电路包括：第一晶体管、第二晶体管以及第三电容；
    所述第一晶体管的控制极与所述第三节点电连接，所述第一晶体管的第一极与所述第一电源线电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；
    所述第二晶体管的控制极与所述第二时钟端电连接，所述第二晶体管的第二极与所述第二节点电连接；
    所述第三电容的第一极板与所述第二节点电连接，所述第三电容的第二极板与所述第二时钟端电连接。
  8. 根据权利要求5所述的驱动控制电路，其中，所述第一控制子电路包括：第一晶体管、第二晶体管和第三电容；
    所述第一晶体管的控制极与所述第三节点电连接，所述第一晶体管的第一极与所述第一电源线电连接，所述第一晶体管的第二极与所述第二晶体管的第二极电连接；
    所述第二晶体管的控制极与所述第二节点电连接，所述第二晶体管的第一极与所述第二时钟端电连接；
    所述第三电容的第一极板与所述第二节点电连接，所述第三电容的第二极板与所述第二晶体管的第二极电连接。
  9. 根据权利要求5所述的驱动控制电路，其中，所述第二控制子电路包括：第六晶体管、第七晶体管和第二电容；
    所述第六晶体管的控制极与所述第三节点电连接，所述第六晶体管的第一极与所述第二时钟端电连接，所述第六晶体管的第二极与所述第七晶体管的第一极电连接；
    所述第七晶体管的控制极与所述第二时钟端电连接，所述第七晶体管的第二极与所述第一节点电连接；
    所述第二电容的第一极板与所述第三节点电连接，所述第二电容的第二 极板与所述第七晶体管的第一极电连接。
  10. 根据权利要求5所述的驱动控制电路，其中，所述第三控制子电路包括：第八晶体管和第一电容；
    所述第八晶体管的控制极与所述第二节点电连接，所述第八晶体管的第一极与所述第一电源线电连接，所述第八晶体管的第二极与所述第一节点电连接；
    所述第一电容的第一极板与所述第一节点电连接，所述第一电容的第二极板与所述第一电源线电连接。
  11. 一种栅极驱动电路，包括多个级联的如权利要求1至10中任一项所述的驱动控制电路；其中，第一级驱动控制电路的信号输入端与起始信号线电连接，第i+1级驱动控制电路的信号输入端与第i级驱动控制电路的第一输出端电连接，其中，i为大于0的整数。
  12. 一种显示基板，包括：显示区域和位于所述显示区域周边的非显示区域；所述显示区域设置有多个子像素，至少一个子像素包括像素电路和发光元件，所述像素电路与所述发光元件电连接；所述非显示区域设置有栅极驱动电路，所述栅极驱动电路包括多个级联的驱动控制电路；
    所述像素电路至少包括：驱动子电路、发光控制子电路和第二复位子电路；所述发光控制子电路配置为在发光控制信号的控制下，向所述驱动子电路提供第五电源信号；所述驱动子电路配置为利用所述第五电源信号驱动所述发光元件发光；所述第二复位子电路配置为在第二复位控制信号的控制下，对所述发光元件的阳极进行复位；
    所述驱动控制电路与一个信号输入端、第一输出端和第二输出端电连接，配置为通过所述第一输出端向所述像素电路提供所述发光控制信号，并通过所述第二输出端向所述像素电路提供第二复位控制信号。
  13. 根据权利要求12所述的显示基板，其中，所述像素电路还包括：数据写入子电路，所述数据写入子电路配置为在扫描信号的控制下，提供数据信号；
    在一帧时长内，在所述第二复位控制信号的控制下对所述发光元件的阳 极的复位时长与所述发光控制信号未驱动所述发光元件的时长之间的重合时长大于所述扫描信号的有效电平时长的两倍。
  14. 根据权利要求12或13所述的显示基板，其中，所述驱动控制电路包括：输入电路、第一输出电路和第二输出电路；所述输入电路配置为在信号输入端和时钟信号端的控制下，控制第一节点和第二节点的电位；
    所述第一输出电路配置为在所述第一节点和第二节点的控制下，通过第一输出端向所述像素电路提供所述发光控制信号；
    所述第二输出电路配置为在所述第一节点和第二节点的控制下，通过第二输出端向所述像素电路提供所述第二复位控制信号。
  15. 根据权利要求14所述的显示基板，其中，所述驱动控制电路与时钟信号线、第一电源线和第二电源线电连接；
    所述第一电源线和时钟信号线在第一方向上沿着所述输入电路远离所述第一输出电路的方向排布，所述第二电源线在所述第一方向上位于所述第二输出电路远离所述第一输出电路的一侧；或者，
    所述第二电源线和时钟信号线在所述第一方向上沿着所述输入电路远离所述第一输出电路的方向排布，所述第一电源线在所述第一方向上位于所述第二输出电路远离所述第一输出电路的一侧。
  16. 根据权利要求14所述的显示基板，其中，所述信号输入端、第一输出端和第二输出端为同层结构。
  17. 根据权利要求14所述的显示基板，其中，所述输入电路包括：输入子电路、第一控制子电路、第二控制子电路和第三控制子电路；
    所述输入子电路与所述信号输入端、第一时钟端、第二电源线、第二节点和第三节点电连接，配置为在所述第一时钟端和信号输入端的控制下，控制所述第二节点和第三节点的电位；
    所述第一控制子电路与所述第二节点、第三节点、第一电源线和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第二节点的电位；
    所述第二控制子电路与所述第三节点、第一节点和第二时钟端电连接， 配置为在所述第三节点和第二时钟端的控制下，控制所述第一节点的电位；
    所述第三控制子电路与所述第一节点、第二节点和第一电源线电连接，配置为在所述第二节点的控制下，控制所述第一节点的电位；
    所述第三控制子电路在第一方向上位于所述第一输出电路和第二输出电路之间，所述输入子电路、第一控制子电路和第二控制子电路在所述第一方向上位于所述第一输出电路远离所述第二输出电路的一侧。
  18. 根据权利要求17所述的显示基板，其中，所述输入子电路至少包括第三晶体管；所述第一控制子电路至少包括：第三电容；所述第三控制子电路至少包括：第八晶体管；所述第一输出电路至少包括：第二输出晶体管；所述第二输出电路至少包括：第四输出晶体管；
    所述第三晶体管的控制极、所述第二输出晶体管的控制极、所述第八晶体管的控制极、所述第四输出晶体管的控制极以及所述第三电容的第一极板为一体结构。
  19. 根据权利要求18所述的显示基板，其中，所述第三控制子电路还包括：第一电容；所述第一输出电路还包括：第一输出晶体管；所述第二输出电路还包括：第三输出晶体管和第四电容；
    所述第一输出晶体管的控制极、所述第三输出晶体管的控制极、所述第一电容的第一极板和所述第四电容的第一极板为一体结构。
  20. 根据权利要求18或19所述的显示基板，其中，所述输入子电路还包括：第四晶体管和第五晶体管；所述第四晶体管的控制极和所述第五晶体管的控制极为一体结构，并与第一时钟信号线电连接，还通过第十连接电极与所述第三晶体管的第一极电连接。
  21. 根据权利要求18至20中任一项所述的显示基板，其中，所述第一控制子电路还包括：第二晶体管；所述第二控制子电路至少包括：第六晶体管和第七晶体管；
    所述第二晶体管的控制极与第二时钟信号线电连接，还通过第十一连接电极与所述第三电容的第二极板、所述第六晶体管的第二极以及所述第七晶体管的控制极电连接；
    所述第十一连接电极在衬底基板的正投影为L型。
  22. 根据权利要求14所述的显示基板，其中，所述输入电路、所述第一输出电路和所述第二输出电路沿第一方向依次排布。
  23. 根据权利要求22所述的显示基板，其中，所述第一输出端包括：依次连接的第一部分、第二部分和第三部分；所述第一部分沿第二方向延伸且位于所述第一输出电路和第二输出电路之间，所述第二部分在所述第一方向上沿远离所述第二输出电路一侧延伸，所述第三部分在所述第一方向上沿远离所述输入电路一侧延伸；
    所述第二输出端包括：依次连接的第四部分和第五部分，所述第四部分沿所述第二方向延伸，且位于所述第二输出电路远离所述第一输出电路的一侧，所述第五部分沿所述第一方向延伸，且位于所述第三部分靠近所述驱动控制电路的一侧；所述第二方向与所述第一方向交叉。
  24. 根据权利要求22或23所述的显示基板，其中，所述输入电路包括：输入子电路、第一控制子电路、第二控制子电路和第三控制子电路；
    所述输入子电路与所述信号输入端、第一时钟端、第二电源线、第二节点和第三节点电连接，配置为在所述第一时钟端和信号输入端的控制下，控制所述第二节点和第三节点的电位；
    所述第一控制子电路与所述第二节点、第三节点、第一电源线和第二时钟端电连接，配置为在所述第二节点和第三节点的控制下，存储所述第一电源线或第二时钟端提供的信号；
    所述第二控制子电路与所述第三节点、第一节点和第二时钟端电连接，配置为在所述第三节点和第二时钟端的控制下，控制所述第一节点的电位；
    所述第三控制子电路与所述第一节点、第二节点和第一电源线电连接，配置为在所述第二节点的控制下，控制所述第一节点的电位；
    所述第三控制子电路在所述第一方向上位于所述第二控制子电路和第一输出电路之间，所述输入子电路、所述第二控制子电路和所述第一输出电路围绕在所述第一控制子电路的三侧。
  25. 根据权利要求24所述的显示基板，其中，所述第一控制子电路包括： 第一晶体管、第二晶体管和第三电容；所述第三控制子电路包括：第八晶体管和第一电容；所述第一输出电路包括：第一输出晶体管和第二输出晶体管；所述第二输出电路包括：第三输出晶体管、第四输出晶体管和第四电容；
    所述第二晶体管的控制极、所述第二输出晶体管的控制极、所述第四输出晶体管的控制极、以及所述第三电容的第一极板为一体结构；
    所述第一输出晶体管的控制极和第一电容的第一极板为一体结构，所述第三输出晶体管的控制极和第四电容的第一极板为一体结构。
  26. 根据权利要求25所述的显示基板，其中，所述第一晶体管的第二极通过第四十一连接电极与所述第二晶体管的第二极以及所述第三电容的第二极板电连接。
  27. 根据权利要求25或26所述的显示基板，其中，所述输入子电路包括：第三晶体管、第四晶体管和第五晶体管；
    所述第三晶体管的控制极和所述第八晶体管的控制极为一体结构，并依次通过第四十连接电极、第三十二连接电极和第四十二连接电极与所述第二晶体管的控制极电连接；所述第四十连接电极和第四十二连接电极位于所述第三十二连接电极远离衬底基板的一侧；
    所述第四晶体管的控制极和所述第五晶体管的控制极为一体结构，并与第一时钟信号线电连接。
  28. 根据权利要求25至27中任一项所述的显示基板，其中，所述第二控制子电路包括：第六晶体管、第七晶体管和第二电容；所述第六晶体管的控制极和所述第二电容的第一极板为一体结构；
    所述第六晶体管的第一极与第四十四连接电极电连接，所述第四十四连接电极通过第三十五连接电极与第二时钟信号线电连接，所述第四十四连接电极与所述第七晶体管的控制极和所述第二晶体管的第一极电连接。
  29. 根据权利要求28所述的显示基板，其中，所述第一晶体管的有源层、所述第七晶体管的有源层和所述第八晶体管的有源层为一体结构，在衬底基板的正投影为G型。
  30. 根据权利要求25所述的显示基板，其中，所述第一输出晶体管的第 二极、所述第二输出晶体管的第二极和第一输出端通过第四十七连接电极电连接，所述第三输出晶体管的第二极、所述第四输出晶体管的第二极和第二输出端通过第五十一连接电极电连接；所述第四十七连接电极和第五十一连接电极在衬底基板的正投影均为“王”字型。
  31. 一种显示装置，包括如权利要求12至30中任一项所述的显示基板。
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