WO2020230260A1

WO2020230260A1 - 表示装置およびその駆動方法

Info

Publication number: WO2020230260A1
Application number: PCT/JP2019/019060
Authority: WO
Inventors: 山本　薫
Original assignee: シャープ株式会社
Priority date: 2019-05-14
Filing date: 2019-05-14
Publication date: 2020-11-19
Also published as: CN113785349A; CN113785349B; US20220148509A1; US11741897B2

Abstract

外部補償機能を有する表示装置に関し、トランジスタでのオフリークに起因する動作不良の発生を抑制する。　ゲートドライバを構成する単位回路に、制御端子と第１内部ノード（Ｎ１）に接続された第１導通端子と第１制御信号線に接続された第２導通端子とを有する安定化トランジスタ（Ｍ３）と、第１内部ノード（Ｎ１）の電位に基づいて安定化トランジスタ（Ｍ３）の制御端子の電位を制御する安定化回路２２３と、制御端子と第２出力端子（５９）に接続された第１導通端子と第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタ（Ｍ９）と、第１内部ノード（Ｎ１）の電位に基づいて第１リセットトランジスタ（Ｍ９）の制御端子の電位を制御するリセット回路（２２４）とが設けられる。

Description

表示装置およびその駆動方法

　以下の開示は、表示装置およびその駆動方法に関し、より詳しくは、有機ＥＬ素子などの電流によって駆動される表示素子を含む画素回路を備える表示装置およびその駆動方法に関する。

　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。

　アクティブマトリクス型の有機ＥＬ表示装置には、複数の画素回路がマトリクス状に形成されている。各画素回路には、有機ＥＬ素子への電流の供給を制御する駆動トランジスタが含まれている。その駆動トランジスタとしては、典型的には、薄膜トランジスタ（ＴＦＴ）が採用されている。しかしながら、薄膜トランジスタに関しては、劣化によって閾値電圧が変化する。有機ＥＬ表示装置の表示部には多数の駆動トランジスタが設けられており、劣化の程度は駆動トランジスタ毎に異なるので、閾値電圧にばらつきが生じる。その結果、輝度のばらつきが生じ、表示品位が低下する。また、有機ＥＬ素子に関しては、時間の経過とともに電流効率が低下する。すなわち、たとえ一定電流が有機ＥＬ素子に供給されたとしても、時間の経過とともに輝度が徐々に低下する。その結果、焼き付きが生じる。以上のようなことから、アクティブマトリクス型の有機ＥＬ表示装置では、駆動トランジスタの劣化や有機ＥＬ素子の劣化を補償する処理が従来より行われている。

　補償処理の方式の１つとして外部補償方式が知られている。外部補償方式によれば、所定条件下で駆動トランジスタあるいは有機ＥＬ素子を流れる電流が画素回路の外部に設けられた回路で測定される。そして、その測定結果に基づき、入力画像信号に補正が施される。これにより、駆動トランジスタの劣化や有機ＥＬ素子の劣化が補償される。

　なお、以下においては、駆動トランジスタまたは有機ＥＬ素子（表示素子）の劣化を補償するために画素回路内を流れる電流を画素回路外で測定する一連の処理のことを「モニタ処理」といい、モニタ処理が行われる期間のことを「モニタ期間」という。また、１フレーム期間などの単位期間中にモニタ処理の対象となっている行のことを「モニタ行」といい、モニタ行以外の行のことを「非モニタ行」という。また、画素回路内に設けられている駆動トランジスタの特性のことを「ＴＦＴ特性」といい、画素回路内に設けられている有機ＥＬ素子の特性のことを「ＯＬＥＤ特性」という。また、データ信号線に所望の電位（電圧）を印加して画素回路内の保持容量（コンデンサ）を充電することを「書き込み」といい、ｉ行目（ｉは整数）に含まれる複数の画素回路に対する書き込みのことを単に「ｉ行目の書き込み」という。

　外部補償方式を採用した有機ＥＬ表示装置に関する発明は、例えば国際公開２０１５／１９０４０７号パンフレットに開示されている。アクティブマトリクス型の有機ＥＬ表示装置は表示部に配設された複数の走査信号線を駆動するゲートドライバ（走査信号線駆動回路）を備えており、ゲートドライバは複数の走査信号線と１対１で対応する複数の段（複数の単位回路）からなるシフトレジスタによって構成されている。図６３は、外部補償方式を採用する従来の有機ＥＬ表示装置における単位回路の構成を示す回路図である。図６３に示す構成に関し、例えば、出力端子５７から出力される出力信号Ｑ１は他の単位回路に与えられるとともに走査信号として走査信号線に与えられ、出力端子５８から出力される出力信号Ｑ２はモニタ処理の実行の可否を制御するモニタ制御信号として表示部に配設されているモニタ制御線に与えられる。また、単位回路には出力信号Ｑ１の制御に関わるトランジスタＴ１３および出力信号Ｑ２の制御に関わるトランジスタＴ１６が含まれており、トランジスタＴ１３の制御端子に接続された第１内部ノードＮ１とトランジスタＴ１６の制御端子に接続された第２内部ノードＮ２との間にトランジスタＴ１５が設けられている。そのトランジスタＴ１５の制御端子には、固定電位であるハイレベル電位ＶＤＤが与えられている（図６３で符号９を付した部分を参照）。これにより、トランジスタＴ１５は、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のハイレベルよりも高いときを除いてオン状態で維持される。

　図６４は、ｉ行目の書き込み（画像表示用の書き込み）が行われる際のｉ段目の単位回路の動作について説明するための信号波形図である。期間Ｐ９００にセット信号Ｓがハイレベルになると、コンデンサＣ１１が充電されて第１内部ノードＮ１の電位が上昇する。このとき、トランジスタＴ１５はオン状態となっているので、コンデンサＣ１２も充電されて第２内部ノードＮ２の電位が上昇する。期間Ｐ９０１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、コンデンサＣ１１の存在に起因して第１内部ノードＮ１がブースト状態となり、出力信号Ｑ１の電位が充分に上昇する。その結果、ｉ行目の画素回路で画像表示用の書き込みが行われる。なお、期間Ｐ９０１には、イネーブル信号ＥＮはローレベルで維持されるので、出力信号Ｑ２はローレベルで維持される。期間Ｐ９０２になると、リセット信号Ｒがハイレベルとなる。これにより、トランジスタＴ１２がオン状態となり、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位がローレベルとなる。

　図６５は、モニタ処理が行われる際のｉ段目の単位回路の動作について説明するための信号波形図である。なお、ｉ行目がモニタ行であると仮定する。期間Ｐ９１０にセット信号Ｓがハイレベルになると、上記期間Ｐ９００と同様に、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位が上昇する。期間Ｐ９１１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記期間Ｐ９０１と同様に、第１内部ノードＮ１がブースト状態となって出力信号Ｑ１の電位が充分に上昇する。また、期間Ｐ９１１には、イネーブル信号ＥＮもローレベルからハイレベルに変化する。これにより、コンデンサＣ１２の存在に起因して第２内部ノードＮ２がブースト状態となり、出力信号Ｑ２の電位が充分に上昇する。期間Ｐ９１２になると、イネーブル信号ＥＮがハイレベルからローレベルに変化する。これにより、出力信号Ｑ２の電位および第２内部ノードＮ２の電位が低下する。なお、期間Ｐ９１１には画素回路の初期化が行われ、期間Ｐ９１２にはｉ行目の画素回路で特性検出用の書き込みが行われる。期間Ｐ９１２の終了時点には、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、出力信号Ｑ１の電位および第１内部ノードＮ１の電位が低下する。期間Ｐ９１３になると、イネーブル信号ＥＮがローレベルからハイレベルに変化する。これにより、期間Ｐ９１１と同様に、第２内部ノードＮ２がブースト状態となって出力信号Ｑ２の電位が充分に上昇する。この期間Ｐ９１３に、画素回路内を流れる電流の読み出しが行われる。期間Ｐ９１３の終了時点には、イネーブル信号ＥＮがハイレベルからローレベルに変化する。これにより、出力信号Ｑ２の電位および第２内部ノードＮ２の電位が低下する。期間Ｐ９１４になると、第１クロックＣＫＡがローレベルからハイレベルに変化し、第１内部ノードＮ１がブースト状態となって出力信号Ｑ１の電位が充分に上昇する。この期間Ｐ９１４に、ｉ行目の画素回路で画像表示用の書き込みが行われる。期間Ｐ９１５になると、リセット信号Ｒがハイレベルとなる。これにより、上記期間Ｐ９０２と同様に、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位がローレベルとなる。

　従来の有機ＥＬ表示装置では、以上のようにして画像表示用の書き込みやモニタ処理が行われ、モニタ処理の結果に基づき入力画像信号に補正を施すことによって駆動トランジスタの劣化や有機ＥＬ素子の劣化が補償されている。

国際公開２０１５／１９０４０７号パンフレット

　ところが、従来の構成によれば、モニタ処理の際に単位回路内のトランジスタでのオフリークに起因する動作不良が発生することがある。これについて、以下に説明する。

　モニタ処理に関し、駆動トランジスタや有機ＥＬ素子の劣化の程度を精度良く検出するためには、画素回路内を流れる電流を読み出すための期間（図６５の期間Ｐ９１３）として充分な長さの期間を設ける必要がある。ところが、上記期間Ｐ９１３が長ければ、単位回路内のトランジスタＴ１１，Ｔ１２（図６３参照）でのオフリークによって、図６６において符号９１を付した太点線で示すように当該期間Ｐ９１３中に第１内部ノードＮ１および第２内部ノードＮ２の電位が低下する。このため、期間Ｐ９１３中に、図６６において符号９２を付した太点線で示すように出力信号Ｑ２の電位が低下する。これにより、電流の読み出し不良が発生する。その結果、モニタ処理の結果が異常となり、動作不良が発生する。

　また、上記期間Ｐ９１３中、モニタ行に対応する単位回路９４では出力信号Ｑ２の電位はハイレベルで維持されなければならないのに対して、非モニタ行に対応する単位回路９３では出力信号Ｑ２の電位はローレベルで維持されなければならない（図６７参照）。ところが、上記期間Ｐ９１３にはイネーブル信号ＥＮがハイレベルで維持されるため、非モニタ行に対応する単位回路９３において当該期間Ｐ９１３中にトランジスタＴ１６でオフリークが生じることがある（図６７において符号９５を付した矢印を参照）。このようなオフリークが生じると、上記期間Ｐ９１３中に、図６８に示すように、非モニタ行に対応する単位回路９３から出力される出力信号Ｑ２の電位が上昇する。このようにして非モニタ行に対応するモニタ制御線にノイズが生じ、電流の誤読み出しが発生する。その結果、モニタ処理の結果が異常となり、動作不良が発生する。

　そこで、以下の開示は、外部補償機能を有する表示装置に関し、トランジスタでのオフリークに起因する動作不良の発生を抑制することを目的とする。

　本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタまたは前記表示素子の劣化を補償するために前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　第１制御信号線と、
　前記第１制御信号線の電位を制御する制御回路と、
　第１基準電位を供給する第１基準電位線と
を備え、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　前記第１内部ノードの電位をオフレベルにするための信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する第１内部ノード制御トランジスタと、
　　制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する安定化トランジスタと、
　　前記第１内部ノードの電位に基づいて前記安定化トランジスタの制御端子の電位を制御する安定化回路と、
　　制御端子と、前記第２出力端子に接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタと、
　　前記第１内部ノードまたは前記第２内部ノードの電位に基づいて前記第１リセットトランジスタの制御端子の電位を制御する、前記第１基準電位線に接続されたリセット回路と
を含む。

　本開示の他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタまたは前記表示素子の劣化を補償するために前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　第１制御信号線と、
　前記第１制御信号線の電位を制御する制御回路と、
　第１基準電位を供給する第１基準電位線と
を備え、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　前記第１内部ノードの電位をオフレベルにするための信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する第１内部ノード制御トランジスタと、
　　制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する安定化トランジスタと、
　　前記第１内部ノードの電位に基づいて前記安定化トランジスタの制御端子の電位を制御する安定化回路と
を含む。

　本開示のさらに他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタまたは前記表示素子の劣化を補償するために前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　第１基準電位を供給する第１基準電位線と
を備え、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　制御端子と、前記第２出力端子に接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタと、
　　前記第１内部ノードまたは前記第２内部ノードの電位に基づいて前記第１リセットトランジスタの制御端子の電位を制御する、前記第１基準電位線に接続されたリセット回路と
を含む。

　本開示のいくつかの実施形態に係る（表示装置の）駆動方法は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有する表示装置の駆動方法であって、
　前記表示装置は、
　　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　　第１制御信号線と、
　　第１基準電位を供給する第１基準電位線と
を備え、
　前記駆動方法は、
　　前記データ信号線駆動回路によって前記データ信号線に印加される画像表示用のデータ信号を各画素回路に書き込むために前記走査信号線の走査を行う走査ステップと、
　　前記駆動トランジスタまたは前記表示素子の劣化を補償するために、前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行するモニタステップと
を含み、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　前記第１内部ノードの電位をオフレベルにするための信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する第１内部ノード制御トランジスタと、
　　制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する安定化トランジスタと、
　　前記第１内部ノードの電位に基づいて前記安定化トランジスタの制御端子の電位を制御する安定化回路と、
　　制御端子と、前記第２出力端子に接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタと、
　　前記第１内部ノードまたは前記第２内部ノードの電位に基づいて前記第１リセットトランジスタの制御端子の電位を制御するリセット回路と
を含み、
　前記走査ステップでは、前記第１制御信号線に前記第１基準電位が印加され、
　前記モニタステップでは、前記モニタ処理の対象の行に対応する単位回路内の前記第１内部ノードの電位が前記第１出力制御トランジスタをオン状態にする電位で維持されるべき期間のうちの一部の期間に、前記第１制御信号線に前記第１出力制御トランジスタをオン状態にする電位が印加される。

　本開示のいくつかの実施形態によれば、単位回路には、第１内部ノードに接続された第１導通端子と第１制御信号線に接続された第２導通端子とを有する安定化トランジスタと、安定化トランジスタの制御端子の電位を制御する安定化回路とが設けられる。また、単位回路において、第１内部ノードの電位をオフレベルにするための信号が与えられる制御端子を有する第１内部ノード制御トランジスタの第２導通端子は第１制御信号線に接続されている。ここで、第１制御信号線の電位は制御回路によって制御される。従って、モニタ行に対応する単位回路の第２出力端子からの出力信号がオンレベルで維持されるべき期間中に、モニタ行に対応する単位回路内の第１内部ノード制御トランジスタでのオフリークの発生が抑制されるよう、第１制御信号線にオンレベルの電位を印加することができる。また、単位回路には、第２出力端子に接続された第１導通端子と第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタと、第１リセットトランジスタの制御端子の電位を制御するリセット回路とが設けられる。このため、モニタ期間中に、非モニタ行に対応する単位回路の第２出力端子からの出力信号がオフレベルで維持されるよう、非モニタ行に対応する単位回路内の第１リセットトランジスタをオン状態で維持することができる。従って、非モニタ行に対応する単位回路において、仮に第２出力制御トランジスタでオフリークが生じても、第２出力端子からの出力信号はオフレベルで維持される。以上より、外部補償機能を有する表示装置に関し、トランジスタでのオフリークに起因する動作不良の発生が抑制される。

第１の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。上記第１の実施形態において、有機ＥＬ表示装置の全体構成を示すブロック図である。上記第１の実施形態において、ソースドライバの機能について説明するための図である。上記第１の実施形態において、画素回路およびソースドライバの一部を示す回路図である。上記第１の実施形態において、画素回路の別の構成例を示す回路図である。上記第１の実施形態において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの概略動作について説明するための図である。上記第１の実施形態において、動作モードが非モニタモードに設定されているときの概略動作について説明するための図である。上記第１の実施形態において、動作モードが非モニタモードに設定されているときの単位回路の動作（対応する行で書き込みが行われるときの動作）について説明するための信号波形図である。上記第１の実施形態において、動作モードが非モニタモードに設定されているときの単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードが非モニタモードに設定されているときの単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードが非モニタモードに設定されているときの単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードが非モニタモードに設定されているときの単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードが非モニタモードに設定されているときの単位回路の動作（対応する行で書き込みが行われないときの動作）について説明するための信号波形図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの連続する３フレーム期間の信号波形図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、モニタ処理が行われる際の画素回路および電流モニタ部の動作について説明するための信号波形図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の状態について説明するための図である上記第１の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の状態について説明するための図である。上記第１の実施形態において、効果について説明するための信号波形図である。上記第１の実施形態の変形例に係る有機ＥＬ表示装置の全体構成を示すブロック図である。上記第１の実施形態の変形例において、画素回路およびソースドライバの一部を示す回路図である。上記第１の実施形態の変形例において、画素回路の別の構成例を示す回路図である。上記第１の実施形態の変形例において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第１の実施形態の変形例において、動作モードが第１モードに設定されているときの概略動作について説明するための図である。上記第１の実施形態の変形例において、動作モードが第２モードに設定されているときの概略動作について説明するための図である。上記第１の実施形態の変形例において、動作モードが第３モードに設定されているときの概略動作について説明するための図である。上記第１の実施形態の変形例において、動作モードが第１モードに設定されているときの単位回路の動作について説明するための信号波形図である。上記第１の実施形態の変形例において、動作モードが第２モードに設定されているときの休止期間中の単位回路の動作について説明するための信号波形図である。上記第１の実施形態の変形例において、モニタ期間におけるモニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第１の実施形態の変形例において、モニタ期間の単位回路の状態について説明するための図である。上記第１の実施形態の変形例において、モニタ期間の単位回路の状態について説明するための図である。上記第１の実施形態の変形例において、モニタ期間の単位回路の状態について説明するための図である。上記第１の実施形態の変形例において、モニタ期間の単位回路の状態について説明するための図である。上記第１の実施形態の変形例において、モニタ処理が行われる際の画素回路および電流モニタ部の動作について説明するための信号波形図である。上記第１の実施形態の変形例において、モニタ期間における非モニタ行に対応する単位回路の動作について説明するための信号波形図である。第２の実施形態において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第２の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。上記第２の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第２の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第２の実施形態の変形例において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第２の実施形態の変形例において、モニタ期間におけるモニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第２の実施形態の変形例において、モニタ期間における非モニタ行に対応する単位回路の動作について説明するための信号波形図である。第３の実施形態において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第３の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。上記第３の実施形態において、動作モードがモニタモードに設定されているときのモニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第３の実施形態において、動作モードがモニタモードに設定されているときの非モニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第３の実施形態の変形例において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第３の実施形態の変形例において、モニタ期間におけるモニタ行に対応する単位回路の動作について説明するための信号波形図である。上記第３の実施形態の変形例において、モニタ期間における非モニタ行に対応する単位回路の動作について説明するための信号波形図である。従来例におけるゲートドライバ内の単位回路の構成を示す回路図である。従来例において、画像表示用の書き込みが行われる際の単位回路の動作について説明するための信号波形図である。従来例において、モニタ処理が行われる際の単位回路の動作について説明するための信号波形図である。従来例において、トランジスタでのオフリークに起因する動作不良について説明するための図である。従来例において、トランジスタでのオフリークに起因する動作不良について説明するための図である。従来例において、トランジスタでのオフリークに起因する動作不良について説明するための図である。

　以下、添付図面を参照しつつ、実施形態について説明する。なお、以下において、ｍおよびｎは２以上の整数、ｉは３以上（ｎ－２）以下の奇数、ｊは１以上ｍ以下の整数であると仮定する。

＜１．第１の実施形態＞
＜１．１　全体構成＞
　図２は、第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置の全体構成を示すブロック図である。この有機ＥＬ表示装置は、表示制御回路１０とゲートドライバ（走査信号線駆動回路）２０とソースドライバ（データ信号線駆動回路）３０と表示部４０とを備えている。表示制御回路１０には、駆動トランジスタおよび有機ＥＬ素子の劣化を補償する補償処理部１２が含まれている。すなわち、本実施形態に係る有機ＥＬ表示装置は外部補償機能を有している。ゲートドライバ２０と表示部４０とは、表示部４０を構成する基板上に一体的に形成されている。すなわち、ゲートドライバ２０はモノリシック化されている。

　表示部４０には、ｍ本のデータ信号線ＳＬ（１）～ＳＬ（ｍ）およびこれらに直交するｎ本の走査信号線ＧＬ（１）～ＧＬ（ｎ）が配設されている。また、表示部４０には、ｎ本の走査信号線ＧＬ（１）～ＧＬ（ｎ）と１対１で対応するように、ｎ本のモニタ制御線ＭＬ（１）～ＭＬ（ｎ）が配設されている。走査信号線ＧＬ（１）～ＧＬ（ｎ）とモニタ制御線ＭＬ（１）～ＭＬ（ｎ）とは典型的には互いに平行になっている。さらにまた、表示部４０には、データ信号線ＳＬ（１）～ＳＬ（ｍ）と走査信号線ＧＬ（１）～ＧＬ（ｎ）との交差部に対応して、（ｎ×ｍ）個の画素回路４１０が設けられている。これにより、ｎ行×ｍ列の画素マトリクスが表示部４０に形成されている。表示部４０には、また、各画素回路４１０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）および有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）が配設されている。ハイレベル電源電圧ＥＬＶＤＤおよびローレベル電源電圧ＥＬＶＳＳは、図示しない電源回路から供給される。

　なお、以下においては、必要に応じて、走査信号線ＧＬ（１）～ＧＬ（ｎ）にそれぞれ与えられる走査信号にも符号ＧＬ（１）～ＧＬ（ｎ）を付し、モニタ制御線ＭＬ（１）～ＭＬ（ｎ）にそれぞれ与えられるモニタ制御信号にも符号ＭＬ（１）～ＭＬ（ｎ）を付し、データ信号線ＳＬ（１）～ＳＬ（ｍ）にそれぞれ与えられるデータ信号にも符号ＳＬ（１）～ＳＬ（ｍ）を付している。

　表示制御回路１０は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＶＤと、ソースドライバ３０の動作を制御するソース制御信号ＳＣＴＬと、ゲートドライバ２０の動作を制御するゲート制御信号ＧＣＴＬとを出力する。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号などが含まれている。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号，イネーブル信号などが含まれている。なお、画像表示用のデジタル映像信号ＶＤは、補償処理部１２がソースドライバ３０から与えられるモニタデータ（ＴＦＴ特性やＯＬＥＤ特性を求めるために測定されたデータ）ＭＯに応じて入力画像信号ＤＩＮに補償演算処理を施すことによって生成される。

　ゲートドライバ２０は、走査信号線ＧＬ（１）～ＧＬ（ｎ）およびモニタ制御線ＭＬ（１）～ＭＬ（ｎ）に接続されている。後述するように、ゲートドライバ２０は、複数の単位回路からなるシフトレジスタによって構成されている。ゲートドライバ２０は、表示制御回路１０から出力されたゲート制御信号ＧＣＴＬに基づいて、走査信号線ＧＬ（１）～ＧＬ（ｎ）に走査信号を印加し、モニタ制御線ＭＬ（１）～ＭＬ（ｎ）にモニタ制御信号を印加する。

　ソースドライバ３０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）に接続されている。ソースドライバ３０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）を駆動する動作と、データ信号線ＳＬ（１）～ＳＬ（ｍ）を流れる電流を測定する動作とを選択的に行う。すなわち、図３に示すように、ソースドライバ３０には、機能的には、データ信号線ＳＬ（１）～ＳＬ（ｍ）を駆動するデータ信号線駆動部３１０として機能する部分と、画素回路４１０からデータ信号線ＳＬ（１）～ＳＬ（ｍ）に出力された電流を測定する電流モニタ部３２０として機能する部分とが含まれている。電流モニタ部３２０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）を流れる電流を測定し、測定値に基づくモニタデータＭＯを出力する。以上のように、本実施形態においては、データ信号線ＳＬ（１）～ＳＬ（ｍ）は、画像表示用のデータ信号の伝達に用いられるだけでなく、モニタ処理の際に駆動トランジスタまたは有機ＥＬ素子の特性に応じた電流を流すための信号線としても用いられる。なお、ソースドライバ３０からの出力（すなわちデータ信号）を複数のデータ信号線ＳＬで共有する「ＤＥＭＵＸ」と呼ばれる駆動方式を採用することもできる。

　以上のように、走査信号線ＧＬ（１）～ＧＬ（ｎ）に走査信号が印加され、モニタ制御線ＭＬ（１）～ＭＬ（ｎ）にモニタ制御信号が印加され、データ信号線ＳＬ（１）～ＳＬ（ｍ）に輝度信号としてのデータ信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部４０に表示される。また、モニタ処理が実行され、モニタデータＭＯに応じて入力画像信号ＤＩＮに補償演算処理が施されるので、駆動トランジスタや有機ＥＬ素子の劣化が補償される。

＜１．２　画素回路およびソースドライバ＞
　次に、画素回路４１０およびソースドライバ３０について詳しく説明する。ソースドライバ３０は、データ信号線駆動部３１０として機能するときには次のような動作を行う。ソースドライバ３０は、表示制御回路１０から出力されたソース制御信号ＳＣＴＬを受け取り、ｍ本のデータ信号線ＳＬ（１）～ＳＬ（ｍ）にそれぞれ目標輝度に応じた電圧をデータ信号して印加する。このとき、ソースドライバ３０では、ソーススタートパルス信号のパルスをトリガーとして、ソースクロック信号のパルスが発生するタイミングで、各データ信号線ＳＬに印加すべき電圧を示すデジタル映像信号ＶＤが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＶＤがアナログ電圧に変換される。その変換されたアナログ電圧は、データ信号として全てのデータ信号線ＳＬ（１）～ＳＬ（ｍ）に一斉に印加される。ソースドライバ３０は、電流モニタ部３２０として機能するときには、モニタ処理用の適宜の電圧をデータ信号としてデータ信号線ＳＬ（１）～ＳＬ（ｍ）に印加し、それによってデータ信号線ＳＬ（１）～ＳＬ（ｍ）を流れる電流をそれぞれ電圧に変換する。その変換後のデータは、モニタデータＭＯとしてソースドライバ３０から出力される。

　図４は、画素回路４１０およびソースドライバ３０の一部を示す回路図である。なお、図４には、第ｉ行第ｊ列の画素回路４１０と、ソースドライバ３０のうちのｊ列目のデータ信号線ＳＬ（ｊ）に対応する部分とが示されている。この画素回路４１０は、１個の有機ＥＬ素子Ｌ１と、３個のトランジスタＴ１～Ｔ３（コンデンサＣへの書き込みを制御する書き込み制御トランジスタＴ１、有機ＥＬ素子Ｌ１への電流の供給を制御する駆動トランジスタＴ２、およびＴＦＴ特性あるいはＯＬＥＤ特性を検出するか否かを制御するモニタ制御トランジスタＴ３）と、１個のコンデンサ（容量素子）Ｃとを備えている。本実施形態においては、トランジスタＴ１～Ｔ３は、ｎチャネル型の薄膜トランジスタである。なお、トランジスタＴ１～Ｔ３としては、酸化物ＴＦＴ（酸化物半導体をチャネル層に用いた薄膜トランジスタ）やアモルファスシリコンＴＦＴなどを採用することができる。酸化物ＴＦＴとしては、例えば、ＩｎＧａＺｎＯ（酸化インジウムガリウム亜鉛）を含むＴＦＴが挙げられる。酸化物ＴＦＴを採用することによって、例えば、高精細化や低消費電力化を図ることが可能となる。

　書き込み制御トランジスタＴ１については、制御端子は走査信号線ＧＬ（ｉ）に接続され、第１導通端子はデータ信号線ＳＬ（ｊ）に接続され、第２導通端子は駆動トランジスタＴ２の制御端子とコンデンサＣの一端とに接続されている。駆動トランジスタＴ２については、制御端子は書き込み制御トランジスタＴ１の第２導通端子とコンデンサＣの一端とに接続され、第１導通端子はコンデンサＣの他端とハイレベル電源線とに接続され、第２導通端子はモニタ制御トランジスタＴ３の第１導通端子と有機ＥＬ素子Ｌ１のアノード端子とに接続されている。モニタ制御トランジスタＴ３については、制御端子はモニタ制御線ＭＬ（ｉ）に接続され、第１導通端子は駆動トランジスタＴ２の第２導通端子と有機ＥＬ素子Ｌ１のアノード端子とに接続され、第２導通端子はデータ信号線ＳＬ（ｊ）に接続されている。コンデンサＣについては、一端は書き込み制御トランジスタＴ１の第２導通端子と駆動トランジスタＴ２の制御端子とに接続され、他端は駆動トランジスタＴ２の第１導通端子とハイレベル電源線とに接続されている。有機ＥＬ素子Ｌ１については、アノード端子は駆動トランジスタＴ２の第２導通端子とモニタ制御トランジスタＴ３の第１導通端子とに接続され、カソード端子はローレベル電源線に接続されている。本実施形態においては、有機ＥＬ素子Ｌ１が表示素子に相当し、有機ＥＬ素子Ｌ１のアノード端子が第１端子に相当し、有機ＥＬ素子Ｌ１のカソード端子が第２端子に相当する。

　駆動方法については後述するが、本実施形態に係る構成によれば、モニタ行と非モニタ行とで有機ＥＬ素子Ｌ１の発光期間の長さに差が生じて表示品位が低下することが懸念される。そこで、有機ＥＬ素子Ｌ１の発光期間の長さが全ての行で同じになるよう、次のような構成を採用しても良い。表示部４０内に、各行に対応するよう発光制御線を設ける。また、画素回路４１０内に、有機ＥＬ素子Ｌ１の発光を制御する発光制御トランジスタを設ける。図５に示すように、発光制御トランジスタＴ４については、制御端子は発光制御線ＥＭ（ｉ）に接続され、第１導通端子は駆動トランジスタＴ２の第２導通端子とモニタ制御トランジスタＴ３の第１導通端子とに接続され、第２導通端子は有機ＥＬ素子Ｌ１のアノード端子に接続される。以上のような構成において、ｉ行目がモニタ行であると仮定すると、発光制御トランジスタＴ４がモニタ期間中の所定の期間（例えば、図２４における期間Ｐ１１～Ｐ１５）にはオフ状態となってそれ以外の期間にはオン状態となるよう、発光制御線ＥＭ（ｉ）の電位を制御する。

　次に、ソースドライバ３０のうち電流モニタ部３２０として機能する部分について説明する。図４に示すように、電流モニタ部３２０は、Ｄ／Ａコンバータ３０６とＡ／Ｄコンバータ３２７とオペアンプ３０１とコンデンサ３２２と３つのスイッチ（スイッチ３２３，３２４，および３２５）とによって構成される。なお、オペアンプ３０１およびＤ／Ａコンバータ３０６は、データ信号線駆動部３１０の構成要素としても機能する。電流モニタ部３２０には、ソース制御信号ＳＣＴＬとして、３つのスイッチの状態を制御する制御信号Ｓ０，Ｓ１，およびＳ２が与えられる。電流モニタ部３２０の内部データ線Ｓｉｎ（ｊ）は、スイッチ３２４を介して、データ信号線ＳＬ（ｊ）に接続されている。オペアンプ３０１については、反転入力端子は内部データ線Ｓｉｎ（ｊ）に接続され、非反転入力端子にはＤ／Ａコンバータ３０６からの出力が与えられる。コンデンサ３２２およびスイッチ３２３は、オペアンプ３０１の出力端子と内部データ線Ｓｉｎ（ｊ）との間に設けられている。スイッチ３２３には、制御信号Ｓ２が与えられる。オペアンプ３０１とコンデンサ３２２とスイッチ３２３とによって、積分回路が構成されている。ここで、この積分回路の動作について説明する。スイッチ３２３がオン状態になっている時には、オペアンプ３０１の出力端子－反転入力端子間（すなわち、コンデンサ３２２の２つの電極間）が短絡状態となっている。このとき、コンデンサ３２２に電荷は蓄積されず、オペアンプ３０１の出力端子および内部データ線Ｓｉｎ（ｊ）の電位がＤ／Ａコンバータ３０６からの出力電位と等しくなっている。スイッチ３２３がオン状態からオフ状態に切り替えられると、内部データ線Ｓｉｎ（ｊ）を流れる電流に基づいてコンデンサ３２２への充電が行われる。すなわち、内部データ線Ｓｉｎ（ｊ）を流れている電流の時間積分値がコンデンサ３２２に蓄積される。これにより、内部データ線Ｓｉｎ（ｊ）を流れる電流の大きさに応じてオペアンプ３０１の出力端子の電位が変化する。そのオペアンプ３０１からの出力はＡ／Ｄコンバータ３２７によってデジタル信号に変換され、当該デジタル信号はモニタデータＭＯとして表示制御回路１０に送られる。

　スイッチ３２４は、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）との間に設けられている。スイッチ３２４には、制御信号Ｓ１が与えられる。この制御信号Ｓ１に基づいてスイッチ３２４の状態が切り替えられることによって、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）との電気的な接続状態が制御される。本実施形態においては、制御信号Ｓ１がハイレベルであれば、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に接続された状態となり、制御信号Ｓ１がローレベルであれば、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に切り離された状態となる。

　スイッチ３２５は、データ信号線ＳＬ（ｊ）と制御線ＣＬとの間に設けられている。スイッチ３２５には、制御信号Ｓ０が与えられる。この制御信号Ｓ０に基づいてスイッチ３２５の状態が切り替えられることによって、データ信号線ＳＬ（ｊ）と制御線ＣＬとの電気的な接続状態が制御される。本実施形態においては、制御信号Ｓ０がハイレベルであれば、データ信号線ＳＬ（ｊ）と制御線ＣＬとが電気的に接続された状態となり、制御信号Ｓ０がローレベルであれば、データ信号線ＳＬ（ｊ）と制御線ＣＬとが電気的に切り離された状態となる。データ信号線ＳＬ（ｊ）と制御線ＣＬとが電気的に接続されると、データ信号線ＳＬ（ｊ）の状態はハイ・インピーダンスとなる。

　上述したように、スイッチ３２４がオフ状態になると、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とは電気的に切り離された状態となる。このとき、スイッチ３２３がオフ状態になっていれば、内部データ線Ｓｉｎ（ｊ）の電位は維持される。本実施形態においては、このようにして内部データ線Ｓｉｎ（ｊ）の電位が維持されている状態で、Ａ／Ｄコンバータ３２７でのＡＤ変換が行われる。

＜１．３　ゲートドライバ＞
　本実施形態におけるゲートドライバ２０の詳細な構成について説明する。ゲートドライバ２０は、複数段（複数の単位回路：少なくともｎ個の単位回路）からなるシフトレジスタによって構成されている。表示部４０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタの各段（各単位回路）が設けられている。

　図６は、シフトレジスタの５段分の構成を示すブロック図である。ここでは、ｉを３以上（ｎ－２）以下の奇数と仮定して、（ｉ－２）段目、（ｉ－１）段目、ｉ段目、（ｉ＋１）段目、および（ｉ＋２）段目の単位回路２２（ｉ－２）、２２（ｉ－１）、２２（ｉ）、２２（ｉ＋１）、および２２（ｉ＋２）に着目している。このシフトレジスタには、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号、クロック信号ＣＫ１、クロック信号ＣＫ２、イネーブル信号ＥＮ１、イネーブル信号ＥＮ２、安定化制御信号ＶＲＤ、および安定化制御信号ＶＲＤＢが与えられる。以下、便宜上、安定化制御信号ＶＲＤを伝達する信号線を「第１制御信号線」といい、安定化制御信号ＶＲＤＢを伝達する信号線を「第２制御信号線」という。本実施形態においては、これら第１制御信号線および第２制御信号線の電位を制御する制御回路が表示制御回路１０によって実現されている。なお、ゲートスタートパルス信号は、セット信号Ｓとして１段目の単位回路２２（１）に与えられる信号であり、図６では省略している。

　各単位回路２２は、クロック信号ＣＫ、イネーブル信号ＥＮ、安定化制御信号ＶＲＤ、安定化制御信号ＶＲＤＢ、セット信号Ｓ、およびリセット信号Ｒをそれぞれ受け取るための入力端子と、出力信号Ｑ１および出力信号Ｑ２をそれぞれ出力するための出力端子とを含んでいる。

　奇数段目の単位回路２２については、クロック信号ＣＫ１がクロック信号ＣＫとして与えられ、イネーブル信号ＥＮ１がイネーブル信号ＥＮとして与えられる。偶数段目の単位回路２２については、クロック信号ＣＫ２がクロック信号ＣＫとして与えられ、イネーブル信号ＥＮ２がイネーブル信号ＥＮとして与えられる。安定化制御信号ＶＲＤおよび安定化制御信号ＶＲＤＢについては、全ての単位回路２２に共通的に与えられる。すなわち、第１制御信号線は全ての単位回路２２に共通の電位を与え、第２制御信号線も全ての単位回路２２に共通の電位を与える。また、各段の単位回路２２には、前段の単位回路２２からの出力信号Ｑ１がセット信号Ｓとして与えられ、次段の単位回路２２からの出力信号Ｑ１がリセット信号Ｒとして与えられる。各段の単位回路２２からの出力信号Ｑ１は、前段の単位回路２２にリセット信号Ｒとして与えられ、次段の単位回路２２にセット信号Ｓとして与えられ、対応する走査信号線ＧＬに走査信号として与えられる。各段の単位回路２２からの出力信号Ｑ２は、対応するモニタ制御線ＭＬにモニタ制御信号として与えられる。なお、図４に示したように、走査信号線ＧＬは画素回路４１０内の書き込み制御トランジスタＴ１の制御端子に接続され、モニタ制御線ＭＬは画素回路４１０内のモニタ制御トランジスタＴ３の制御端子に接続されている。

　図１は、本実施形態における単位回路２２の構成を示す回路図である。図１に示すように、単位回路２２は、１２個のトランジスタＭ１～Ｍ１２と２個のコンデンサＣ１，Ｃ２とを備えている。また、単位回路２２は、第１基準電位としてのローレベル電位ＶＳＳが与えられている電源線（以下、「第１基準電位線」という）に接続された入力端子および第２基準電位としてのハイレベル電位ＶＤＤが与えられている電源線（以下、「第２基準電位線」という）に接続された入力端子のほか、６個の入力端子５１～５６および２個の出力端子５８，５９を有している。図１では、セット信号Ｓを受け取るための入力端子に符号５１を付し、リセット信号Ｒを受け取るための入力端子に符号５２を付し、クロック信号ＣＫを受け取るための入力端子に符号５３を付し、イネーブル信号ＥＮを受け取るための入力端子に符号５４を付し、安定化制御信号ＶＲＤを受け取るための入力端子（第１制御信号線に接続された入力端子）に符号５５を付し、安定化制御信号ＶＲＤＢを受け取るための入力端子（第２制御信号線に接続された入力端子）に符号５６を付し、出力信号Ｑ１を出力するための出力端子に符号５８を付し、出力信号Ｑ２を出力するための出力端子に符号５９を付している。なお、後述するように、出力端子５９からは、モニタ処理が行われるモニタ期間のうちの一部の期間（図１６の期間Ｐ１１，Ｐ１３，およびＰ１４）にハイレベル（オンレベル）の出力信号Ｑ２が出力される。出力端子５９から出力されるハイレベル（オンレベル）の出力信号Ｑ２は、当該出力端子５９の接続先の画素回路４１０内の書き込み制御トランジスタＴ１をモニタ処理を行うためにオン状態にするレベルの信号（換言すれば、当該出力端子５９の接続先の画素回路４１０にモニタ処理用の動作をさせるレベルの信号）である。

　トランジスタＭ１の第２導通端子、トランジスタＭ２の第１導通端子、トランジスタＭ３の第１導通端子、トランジスタＭ４の制御端子、トランジスタＭ６の制御端子、トランジスタＭ１０の制御端子、トランジスタＭ１１の第１導通端子、およびコンデンサＣ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第１内部ノード」という。第１内部ノードには符号Ｎ１を付す。トランジスタＭ１１の第２導通端子、トランジスタＭ１２の制御端子、およびコンデンサＣ２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第２内部ノード」という。第２内部ノードには符号Ｎ２を付す。トランジスタＭ３の制御端子、トランジスタＭ４の第１導通端子、およびトランジスタＭ５の第２導通端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第３内部ノード」という。第３内部ノードには符号Ｎ３を付す。トランジスタＭ６の第１導通端子、トランジスタＭ７の第２導通端子、トランジスタＭ８の制御端子、およびトランジスタＭ９の制御端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第４内部ノード」という。第４内部ノードには符号Ｎ４を付す。

　ところで、単位回路２２には、出力信号Ｑ１の出力を制御する第１出力制御回路２２１と、出力信号Ｑ２の出力を制御する第２出力制御回路２２２と、第１内部ノードＮ１の電位の安定化を図る安定化回路２２３と、出力端子５８，５９からのノイズの出力を抑制するためのリセット回路２２４とが含まれている。安定化回路２２３は、第１内部ノードＮ１の電位に基づいてトランジスタＭ３の制御端子の電位を制御する。リセット回路２２４は、第１内部ノードＮ１の電位に基づいてトランジスタＭ８，Ｍ９の制御端子の電位を制御する。第１出力制御回路２２１は、第１内部ノードＮ１とトランジスタＭ８とトランジスタＭ１０とコンデンサＣ１と入力端子５３と出力端子５８とを含んでいる。第２出力制御回路２２２は、第２内部ノードＮ２とトランジスタＭ９とトランジスタＭ１２とコンデンサＣ２と入力端子５４と出力端子５９とを含んでいる。安定化回路２２３は、第３内部ノードＮ３とトランジスタＭ４とトランジスタＭ５と入力端子５６とを含んでいる。リセット回路２２４は、第４内部ノードＮ４とトランジスタＭ６とトランジスタＭ７とを含んでいる。

　トランジスタＭ１については、制御端子は入力端子５１に接続され、第１導通端子は第２基準電位線に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ２については、制御端子は入力端子５２に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は入力端子５５に接続されている。トランジスタＭ３については、制御端子は第３内部ノードＮ３に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は出力端子５５に接続されている。トランジスタＭ４については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第１基準電位線に接続されている。トランジスタＭ５については、制御端子は第２基準電位線に接続され、第１導通端子は入力端子５６に接続され、第２導通端子は第３内部ノードＮ３に接続されている。トランジスタＭ６については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は第４内部ノードＮ４に接続され、第２導通端子は第１基準電位線に接続されている。なお、トランジスタＭ６の制御端子は、第２内部ノードＮ２に接続されていても良い。

　トランジスタＭ７については、制御端子および第１導通端子は第２基準電位線に接続され（すなわち、ダイオード接続となっている）、第２導通端子は第４内部ノードＮ４に接続されている。トランジスタＭ８については、制御端子は第４内部ノードＮ４に接続され、第１導通端子は出力端子５８に接続され、第２導通端子は第１基準電位線に接続されている。トランジスタＭ９については、制御端子は第４内部ノードＮ４に接続され、第１導通端子は出力端子５９に接続され、第２導通端子は第１基準電位線に接続されている。トランジスタＭ１０については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は入力端子５３に接続され、第２導通端子は出力端子５８に接続されている。トランジスタＭ１１については、制御端子は第２基準電位線に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第２内部ノードＮ２に接続されている。トランジスタＭ１２については、制御端子は第２内部ノードＮ２に接続され、第１導通端子は入力端子５４に接続され、第２導通端子は出力端子５９に接続されている。上述のように、トランジスタＭ８の第２導通端子およびトランジスタＭ９の第２導通端子は第１基準電位線に接続されている。その第１基準電位線に印加されているローレベル電位ＶＳＳ（第１基準電位）は、トランジスタＭ８，Ｍ９を介して出力端子５８，５９の電位をローレベル（オフレベル）にする電位（詳しくは、出力端子５８，５９の接続先の画素回路４１０内の書き込み制御トランジスタＴ１，モニタ制御トランジスタＴ３をオフ状態にするレベルの電位）である。

　コンデンサＣ１については、一端は第１内部ノードＮ１に接続され、他端は出力端子５８に接続されている。コンデンサＣ２については、一端は第２内部ノードＮ２に接続され、他端は出力端子５９に接続されている。

　ここで、トランジスタＭ１１に着目する。トランジスタＭ１１の制御端子には、ハイレベル（オンレベル）電位ＶＤＤが与えられている。このハイレベル電位ＶＤＤは、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のハイレベルよりも高いときを除いてトランジスタＭ１１をオン状態で維持するレベルの電位である。すなわち、トランジスタＭ１１は、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のハイレベルよりも高いときを除いてオン状態で維持される。トランジスタＭ１１は、第２内部ノードＮ２の電位が所定以上になるとオフ状態となり、第１内部ノードＮ１と第２内部ノードＮ２とを電気的に切り離す。これにより、トランジスタＭ１１は、第２内部ノードＮ２がブースト状態になったときの当該第２内部ノードＮ２の電位の上昇を補助する。

　安定化回路２２３内のトランジスタおよびリセット回路２２４内のトランジスタに関し、本実施形態においては以下のような関係が成立している。安定化回路２２３内のトランジスタＭ４とトランジスタＭ５はレシオ回路を構成しており、トランジスタＭ４の能力は、トランジスタＭ５の能力よりも十分高い。すなわち、トランジスタＭ４のオン電流は、トランジスタＭ５のオン電流よりも十分大きい。リセット回路２２４内のトランジスタＭ６とトランジスタＭ７はレシオ回路を構成しており、トランジスタＭ６の能力は、トランジスタＭ７の能力よりも十分高い。すなわち、トランジスタＭ６のオン電流は、トランジスタＭ７のオン電流よりも十分大きい。なお、一般に、トランジスタの能力は、チャネル幅およびチャネル長に依存する。具体的には、トランジスタの能力は、チャネル幅が大きいほど高く、チャネル長が短いほど高い。

　本実施形態においては、トランジスタＭ２によって第１内部ノード制御トランジスタが実現され、トランジスタＭ３によって安定化トランジスタが実現され、トランジスタＭ４によって第１の安定化制御トランジスタが実現され、トランジスタＭ５によって第２の安定化制御トランジスタが実現され、トランジスタＭ６によって第１のリセット制御トランジスタが実現され、トランジスタＭ７によって第２のリセット制御トランジスタが実現され、トランジスタＭ８によって第２リセットトランジスタが実現され、トランジスタＭ９によって第１リセットトランジスタが実現され、トランジスタＭ１０によって第１出力制御トランジスタが実現され、トランジスタＭ１１によって出力回路制御トランジスタが実現され、トランジスタＭ１２によって第２出力制御トランジスタが実現され、出力端子５８によって第１出力端子が実現され、出力端子５９によって第２出力端子が実現されている。

＜１．４　駆動方法＞
　本実施形態における駆動方法について説明する。なお、ここでは、画像表示のために走査信号線ＧＬ（１）の走査が開始されてから当該走査信号線ＧＬ（１）の走査が次に開始されるまでの期間のことを「フレーム期間」という。

＜１．４．１　概要＞
　本実施形態においては、モニタ処理に関する動作モードとして、モニタモードと非モニタモードとが用意されている。動作モードがモニタモードに設定されているときには、有機ＥＬ表示装置の動作中、随時、モニタ処理が行われる。詳しくは、各フレーム期間に少なくとも１つの行についてのモニタ処理が行われる。そのモニタ処理は、表示期間中に行われる。このように表示期間中に行われるモニタ処理のことを「リアルタイムモニタ」という。動作モードが非モニタモードに設定されているときには、有機ＥＬ表示装置の動作中、モニタ処理は行われない。換言すれば、有機ＥＬ表示装置が動作している期間を通じて、全ての行で入力画像信号ＤＩＮに基づく表示が行われている。

　図７および図８を参照しつつ、各モードの動作について説明する。なお、図７および図８では、画像表示用の書き込みのために１行目の走査信号線ＧＬ（１）からｎ行目の走査信号線ＧＬ（ｎ）までを順次に走査する様子を斜めの太線で模式的に示している（図３７～図３９も同様）。

　動作モードがモニタモードに設定されているときには、図７に示すように、各フレーム期間にモニタ期間が含まれる。各フレーム期間に関し、モニタ期間以外の期間は走査期間となっている。走査期間は、画像表示のために走査信号線ＧＬの走査が行われている期間である。このように、本実施形態においては、上述したリアルタイムモニタが行われる。

　動作モードが非モニタモードに設定されているときには、動作モードがモニタモードに設定されているときとは異なり、図８に示すように各フレーム期間には走査期間のみが含まれる。すなわち、モニタ処理が行われることなく、書き込みのための動作が連続して行われる。

　動作モードがモニタモードに設定されているときには、動作モードが非モニタモードに設定されているときよりも、垂直期間（１行目の走査信号線ＧＬ（１）の走査開始時点からｎ行目の走査信号線ＧＬ（ｎ）の走査終了時点までの期間）が長くなる。換言すれば、モニタ処理を含む画像表示の垂直期間は、モニタ処理を含まない画像表示の垂直期間よりも長い。但し、これには限定されず、帰線期間の長さを調整することによって、モニタ処理を含む画像表示の垂直期間の長さとモニタ処理を含まない画像表示の垂直期間の長さとを同じにすることもできる。

　なお、本実施形態においては、走査期間の動作によって走査ステップが実現され、モニタ期間の動作によってモニタステップが実現される。

＜１．４．２　動作モードが非モニタモードに設定されているときの動作＞
　図９～図１３を参照しつつ、動作モードが非モニタモードに設定されているときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ｉ行目の書き込みが行われる（選択対象の行がｉ行目である）際の動作に着目する。なお、図１０等では、信号やノードの電位を太字の「Ｈ」および「Ｌ」で表している。「Ｈ」はハイレベルを意味し、「Ｌ」はローレベルを意味する。また、図１０等では、オフ状態となるトランジスタの近傍に「ＯＦＦ」と記している。ｉ段目の単位回路２２（ｉ）には、上述したように、クロック信号ＣＫ１がクロック信号ＣＫとして与えられ、イネーブル信号ＥＮ１がイネーブル信号ＥＮとして与えられる。動作モードが非モニタモードに設定されているときには、図９に示すように、イネーブル信号ＥＮ１、イネーブル信号ＥＮ２、および安定化制御信号ＶＲＤはローレベルで維持され、安定化制御信号ＶＲＤＢはハイレベルで維持される。

　図１０に期間Ｐ００における単位回路２２（ｉ）の状態を示す。期間Ｐ００には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっている。安定化回路２２３に着目すると、トランジスタＭ５はオン状態で維持されていて、第１内部ノードＮ１の電位がローレベルであるのでトランジスタＭ４はオフ状態となっている。このような状態で安定化制御信号ＶＲＤＢがハイレベルとなっているので、第３内部ノードＮ３の電位はハイレベルとなっている。リセット回路２２４に着目すると、トランジスタＭ７の制御端子および第１導通端子にはハイレベル電位ＶＤＤが与えられており、また、第１内部ノードＮ１の電位がローレベルであるのでトランジスタＭ６はオフ状態となっている。従って、第４内部ノードＮ４の電位はハイレベルとなっている。

　図１１に期間Ｐ０１における単位回路２２（ｉ）の状態を示す。期間Ｐ０１になると、セット信号Ｓがローレベルからハイレベルに変化する。このセット信号ＳのパルスによってトランジスタＭ１がオン状態となり、コンデンサＣ１が充電される。これにより、第１内部ノードＮ１の電位は上昇し、トランジスタＭ１０がオン状態となる。しかしながら、期間Ｐ０１には、クロック信号ＣＫ（クロック信号ＣＫ１）はローレベルで維持されるので、出力信号Ｑ１はローレベルで維持される。また、トランジスタＭ１１はオン状態となっているので、期間Ｐ０１にはコンデンサＣ２も充電される。これにより、第２内部ノードＮ２の電位は上昇し、トランジスタＭ１２がオン状態となる。しかしながら、期間Ｐ０１には、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）はローレベルで維持されるので、出力信号Ｑ２はローレベルで維持される。また、第１内部ノードＮ１の電位が上昇することによって、トランジスタＭ４，Ｍ６がオン状態となる。ここで、上述したように、「トランジスタＭ４とトランジスタＭ５」、「トランジスタＭ６とトランジスタＭ７」はそれぞれレシオ回路を構成しており、トランジスタＭ４の能力はトランジスタＭ５の能力よりも十分高く、トランジスタＭ６の能力はトランジスタＭ７の能力よりも十分高い。従って、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はローレベルとなる。これにより、トランジスタＭ３，Ｍ８，およびＭ９はオフ状態となる。

　図１２に期間Ｐ０２における単位回路２２（ｉ）の状態を示す。期間Ｐ０２になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。このとき、トランジスタＭ１０はオン状態となっているので、入力端子５３の電位の上昇とともに出力端子５８の電位（出力信号Ｑ１の電位）が上昇する。ここで、第１内部ノードＮ１－出力端子５８間にはコンデンサＣ１が設けられているので、出力端子５８の電位の上昇とともに第１内部ノードＮ１の電位も上昇する（第１内部ノードＮ１がブースト状態となる）。その結果、トランジスタＭ１０の制御端子には大きな電圧が印加され、出力端子５８の接続先の書き込み制御トランジスタＴ１がオン状態となるのに充分なレベルにまで出力信号Ｑ１の電位が上昇する。これにより、ｉ行目の画素回路４１０で書き込みが行われる。イネーブル信号ＥＮ（イネーブル信号ＥＮ１）はローレベルで維持されるので、この期間Ｐ０２にも出力信号Ｑ２はローレベルで維持される。なお、第１内部ノードＮ１がブースト状態となる（図１２では、この状態を「２Ｈ」と記している）ことによってトランジスタＭ１１はオフ状態となる。

　期間Ｐ０２の終了時点には、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８の電位（出力信号Ｑ１の電位）が低下する。出力端子５８の電位が低下すると、コンデンサＣ１を介して、第１内部ノードＮ１の電位も低下する。

　図１３に期間Ｐ０３における単位回路２２（ｉ）の状態を示す。期間Ｐ０３になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、トランジスタＭ２がオン状態となる。安定化制御信号ＶＲＤはローレベルで維持されているので、トランジスタＭ２がオン状態となることによって第１内部ノードＮ１の電位はローレベルとなる。これにより、トランジスタＭ１１がオン状態となり、第２内部ノードＮ２の電位もローレベルとなる。また、第１内部ノードＮ１の電位がローレベルとなることによってトランジスタＭ４，Ｍ６がオフ状態となる。これにより、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位がハイレベルとなる。

　ｉ行目以外の行の書き込みが行われる（選択対象の行がｉ行目以外の行である）際には、ｉ段目の単位回路２２（ｉ）にはセット信号Ｓのパルスが入力されないので、図９の期間Ｐ００，Ｐ０３と同様、第１内部ノードＮ１の電位、第２内部ノードＮ２の電位、出力信号Ｑ１の電位、および出力信号Ｑ２の電位はローレベルで維持され、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルで維持される（図１４参照）。

＜１．４．３　動作モードがモニタモードに設定されているときの動作＞
　図１５は、動作モードがモニタモードに設定されているときの連続する３フレーム期間ＦＲ１～ＦＲ３の信号波形図である。フレーム期間ＦＲ１にはｉ行目についてのモニタ処理が行われ、フレーム期間ＦＲ２には（ｉ＋１）行目についてのモニタ処理が行われ、フレーム期間ＦＲ３には（ｉ＋２）行目についてのモニタ処理が行われる。このように、本実施形態においては、各フレーム期間に１行分についてのモニタ処理が行われる。但し、各フレーム期間に複数行分についてのモニタ処理が行われても良い。図１５から把握されるように、各フレーム期間に、非モニタ行に対応する走査信号ＧＬについては１回だけハイレベルとなるが、モニタ行に対応する走査信号ＧＬについては２回ハイレベルとなる。このように、各フレーム期間に、モニタ行に対応する走査信号線ＧＬには走査パルスが２回与えられる。１回目の走査パルスの立ち上がり時点から２回目の走査パルスの立ち下がり時点までの期間がモニタ期間である。各フレーム期間において、非モニタ行に対応するモニタ制御信号ＭＬはローレベルで維持されるが、モニタ行に対応するモニタ制御信号ＭＬについてはモニタ期間中に２回ハイレベルとなる。

　図１６～図２３を参照しつつ、動作モードがモニタモードに設定されているときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ｉ行目がモニタ行であると仮定し、ｉ行目についてのモニタ処理が行われる際の動作に着目する。期間Ｐ１０の開始時点直前には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっており、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。なお、ローレベルの安定化制御信号ＶＲＤ（第１制御信号線に印加されるオフレベルの信号）は、それが仮にトランジスタＭ１０の制御端子に与えられるとトランジスタＭ１０がオフ状態となるようなレベルの信号である。また、ハイレベルの安定化制御信号ＶＲＤＢ（第２制御信号線に印加されるオンレベルの信号）は、それが仮にトランジスタＭ３の制御端子に与えられるとトランジスタＭ３がオン状態となるようなレベルの信号である。

　図１７に期間Ｐ１０における単位回路２２（ｉ）の状態を示す。期間Ｐ１０になると、セット信号Ｓがローレベルからハイレベルに変化する。このセット信号ＳのパルスによってトランジスタＭ１がオン状態となり、コンデンサＣ１が充電される。このとき、トランジスタＭ１１がオン状態となっているので、コンデンサＣ２も充電される。以上より、第１内部ノードＮ１の電位が上昇してトランジスタＭ１０がオン状態になるとともに第２内部ノードＮ２の電位が上昇してトランジスタＭ１２がオン状態になる。しかしながら、期間Ｐ１０には、クロック信号ＣＫ（クロック信号ＣＫ１）およびイネーブル信号ＥＮ（イネーブル信号ＥＮ１）はローレベルで維持されるので、出力信号Ｑ１，Ｑ２はローレベルで維持される。また、期間Ｐ１０には、図９の期間Ｐ０１と同様、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位がローレベルとなる。

　図１８に期間Ｐ１１における単位回路２２（ｉ）の状態を示す。期間Ｐ１１になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。このとき、トランジスタＭ１０はオン状態となっているので、入力端子５３の電位の上昇とともに出力端子５８の電位（出力信号Ｑ１の電位）が上昇する。これに伴い、コンデンサＣ１を介して第１内部ノードＮ１の電位も上昇する。その結果、トランジスタＭ１０の制御端子には大きな電圧が印加され、出力端子５８の接続先の書き込み制御トランジスタＴ１がオン状態となるのに充分なレベルにまで出力信号Ｑ１の電位が上昇する。また、期間Ｐ１１になると、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がローレベルからハイレベルに変化する。このとき、トランジスタＭ１２はオン状態となっているので、入力端子５４の電位の上昇とともに出力端子５９の電位（出力信号Ｑ２の電位）が上昇する。これに伴い、コンデンサＣ２を介して第２内部ノードＮ２の電位も上昇する（第２内部ノードＮ２がブースト状態となる）。その結果、トランジスタＭ１２の制御端子には大きな電圧が印加され、出力端子５９の接続先のモニタ制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号Ｑ２の電位が上昇する。

　図１９に期間Ｐ１２における単位回路２２（ｉ）の状態を示す。期間Ｐ１２になると、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がハイレベルからローレベルに変化する。これにより、入力端子５４の電位の低下とともに出力端子５９の電位（出力信号Ｑ２の電位）が低下する。出力端子５９の電位が低下すると、コンデンサＣ２を介して、第２内部ノードＮ２の電位も低下する。期間Ｐ１２の終了時点には、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８の電位（出力信号Ｑ１の電位）が低下する。出力端子５８の電位が低下すると、コンデンサＣ１を介して、第１内部ノードＮ１の電位も低下する。また、期間Ｐ１２の終了時点には、安定化制御信号ＶＲＤＢがハイレベルからローレベルに変化する（第２制御信号線にオフレベルの電位が印加される）。このローレベルの安定化制御信号ＶＲＤＢは、それが仮にトランジスタＭ３の制御端子に与えられるとトランジスタＭ３がオフ状態となるようなレベルの信号である。

　図２０に期間Ｐ１３～Ｐ１４における単位回路２２（ｉ）の状態を示す。なお、期間Ｐ１３はデータ信号線ＳＬを流れる測定電流を安定化させるための期間であり、期間Ｐ１４は画素回路４１０外で電流の測定を行う期間である。期間Ｐ１３になると、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がローレベルからハイレベルに変化する。これにより、期間Ｐ１１と同様、第２内部ノードＮ２の電位および出力信号Ｑ２の電位が上昇する。また、期間Ｐ１３には、安定化制御信号ＶＲＤがローレベルからハイレベルに変化する（第１制御信号線にオンレベルの電位が印加される）。このハイレベルの安定化制御信号ＶＲＤは、それが仮にトランジスタＭ１０の制御端子に与えられるとトランジスタＭ１０がオン状態となるようなレベルの信号（換言すれば、期間Ｐ１３～Ｐ１４中の第１内部ノードＮ１の電位に相当するレベルの信号）である。これにより、トランジスタＭ２，Ｍ３に関して第１導通端子－第２導通端子間の電圧（ドレイン－ソース間電圧）が小さくなるので、期間Ｐ１３～Ｐ１４を通じて、トランジスタＭ２，Ｍ３でのオフリークに起因する第１内部ノードＮ１および第２内部ノードＮ２の電位の低下が抑制される。期間Ｐ１４の終了時点には、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がハイレベルからローレベルに変化する。これにより、入力端子５４の電位の低下とともに出力端子５９の電位（出力信号Ｑ２の電位）が低下する。これに伴い、コンデンサＣ２を介して、第２内部ノードＮ２の電位も低下する。また、期間Ｐ１４の終了時点には、安定化制御信号ＶＲＤがハイレベルからローレベルに変化する。

　図２１に期間Ｐ１５における単位回路２２（ｉ）の状態を示す。期間Ｐ１５になると、安定化制御信号ＶＲＤＢがローレベルからハイレベルに変化する。このとき、第１内部ノードＮ１の電位はハイレベルで維持されているので、トランジスタＭ４はオン状態で維持されている。従って、第３内部ノードＮ３の電位はローレベルで維持される。

　図２２に期間Ｐ１６における単位回路２２（ｉ）の状態を示す。期間Ｐ１６になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。これにより、期間Ｐ１１と同様、第１内部ノードＮ１の電位および出力信号Ｑ１の電位が上昇する。なお、期間Ｐ１６には、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）はローレベルで維持されるので、第２内部ノードＮ２の電位は上昇しない。期間Ｐ１６の終了時点には、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８の電位（出力信号Ｑ１の電位）が低下する。これに伴い、コンデンサＣ１を介して、第１内部ノードＮ１の電位も低下する。

　図２３に期間Ｐ１７における単位回路２２（ｉ）の状態を示す。期間Ｐ１７になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、トランジスタＭ２がオン状態となる。その結果、図９の期間Ｐ０３と同様にして、第１内部ノードＮ１および第２内部ノードＮ２の電位はローレベルとなり、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなる。

　以上のようにして、ｉ行目の画素回路４１０では、期間Ｐ１１，Ｐ１２，およびＰ１６に書き込み制御トランジスタＴ１がオン状態となり、期間Ｐ１１，Ｐ１３，およびＰ１４にモニタ制御トランジスタＴ３がオン状態となる。これにより、期間Ｐ１１～Ｐ１６に、ｉ行目の画素回路４１０についてのモニタ処理が行われる。

　次に、図２４を参照しつつ、モニタ処理が行われる際の画素回路４１０および電流モニタ部３２０の動作について説明する。ここでは、第ｉ行第ｊ列の画素回路４１０およびｊ列目に対応する電流モニタ部３２０に着目する。

　期間Ｐ１０には、（ｉ－１）行目で画像表示用のデータ電位Ｖｄ（ｉ－１）に基づく書き込みが行われる。期間Ｐ１０の終了時点直前には、走査信号ＧＬ（ｉ）およびモニタ制御信号ＭＬ（ｉ）はローレベルである。従って、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３はオフ状態である。また、期間Ｐ１０の終了時点直前には、制御信号Ｓ２，Ｓ１はハイレベルであり、制御信号Ｓ０はローレベルである。従って、スイッチ３２３，３２４はオン状態であり、スイッチ３２５はオフ状態である。このとき、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とは電気的に接続されている。

　期間Ｐ１１になると、走査信号ＧＬ（ｉ）およびモニタ制御信号ＭＬ（ｉ）はローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３はオン状態となる。期間Ｐ１１には、画素回路４１０の状態を初期化する初期化電位Ｖｐｃがデータ信号線ＳＬ（ｊ）に印加される。これにより、コンデンサＣの状態および有機ＥＬ素子Ｌ１のアノード電位が初期化される。

　期間Ｐ１２になると、モニタ制御信号ＭＬ（ｉ）がハイレベルからローレベルに変化する。これにより、モニタ制御トランジスタＴ３がオフ状態となる。この状態で、特性検出用電位Ｖｒ＿ＴＦＴまたは特性検出用電位Ｖｒ＿ＯＬＥＤがデータ信号線ＳＬ（ｊ）に印加される。特性検出用電位Ｖｒ＿ＴＦＴは、駆動トランジスタＴ２には電流が流れるが有機ＥＬ素子Ｌ１には電流が流れないように設定された電位である。特性検出用電位Ｖｒ＿ＯＬＥＤは、有機ＥＬ素子Ｌ１には電流が流れるが駆動トランジスタＴ２には電流が流れないように設定された電位である。

　期間Ｐ１３になると、走査信号ＧＬ（ｉ）はハイレベルからローレベルに変化し、モニタ制御信号ＭＬ（ｉ）はローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１はオフ状態となり、モニタ制御トランジスタＴ３はオン状態となる。このような状態で、電流測定用電位Ｖｍ＿ＴＦＴまたは電流測定用電位Ｖｍ＿ＯＬＥＤがデータ信号線ＳＬ（ｊ）に印加される。これにより、ＴＦＴ特性の測定が行われているときには駆動トランジスタＴ２を流れる電流がモニタ制御トランジスタＴ３およびデータ信号線ＳＬ（ｊ）を介して電流モニタ部３２０へと流れ、ＯＬＥＤ特性の測定が行われているときには電流モニタ部３２０からデータ信号線ＳＬ（ｊ）およびモニタ制御トランジスタＴ３を介して有機ＥＬ素子Ｌ１へと電流が流れる。このとき、制御信号Ｓ２はハイレベルであるので、スイッチ３２３はオン状態となっていて、コンデンサ３２２に電荷は蓄積されない。なお、期間Ｐ１３については、データ信号線ＳＬ（ｊ）を流れる測定電流が安定するのに充分な長さに設定されている。

　期間Ｐ１４になると、制御信号Ｓ２がハイレベルからローレベルに変化する。これにより、スイッチ３２３がオフ状態となり、オペアンプ３０１とコンデンサ３２２とが積分回路として機能する。その結果、オペアンプ３０１の出力電圧は、データ信号線ＳＬ（ｊ）を流れている電流に応じた電圧となる。

　期間Ｐ１５になると、制御信号Ｓ１がハイレベルからローレベルに変化し、制御信号Ｓ０がローレベルからハイレベルに変化する。これにより、スイッチ３２４がオフ状態となり、スイッチ３２５がオン状態となる。スイッチ３２４がオフ状態となることによって、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に切り離された状態となる。この状態で、オペアンプ３０１の出力電圧（コンデンサ３２２の充電電圧）がＡ／Ｄコンバータ３２７によってデジタル信号に変換される。そのデジタル信号は、モニタデータＭＯとして表示制御回路１０に送られ、入力画像信号ＤＩＮの補正に用いられる。

　期間Ｐ１６になると、制御信号Ｓ２，Ｓ１がローレベルからハイレベルに変化し、制御信号Ｓ０がハイレベルからローレベルに変化する。これにより、スイッチ３２３，３２４がオン状態となり、スイッチ３２５がオフ状態となる。また、期間Ｐ１６には、走査信号ＧＬ（ｉ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１がオン状態となる。この状態で画像表示用のデータ電位Ｖｄ（ｉ）がデータ信号線ＳＬ（ｊ）に印加され、第ｉ行第ｊ列の画素回路４１０において当該データ電位Ｖｄ（ｉ）に基づく書き込みが行われる。

　期間Ｐ１７になると、走査信号ＧＬ（ｉ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ１がオフ状態となる。なお、期間Ｐ１７には、（ｉ＋１）行目で画像表示用のデータ電位Ｖｄ（ｉ＋１）に基づく書き込みが行われる。期間Ｐ１７以降の期間には、第ｉ行第ｊ列の画素回路４１０では、期間Ｐ１６における書き込みに基づいて有機ＥＬ素子Ｌ１が発光する。

　なお、期間Ｐ１１が初期化期間に相当し、期間Ｐ１２が測定用書き込み期間に相当し、期間Ｐ１４が測定期間に相当し、期間Ｐ１６が第２書き込み期間に相当する。

　次に、図２５～図３１を参照しつつ、ｉ行目が非モニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ここで着目する期間中にモニタ行でモニタ処理が行われるものとする。期間Ｐ１０の開始時点直前には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっており、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。

　図２６に期間Ｐ１０における単位回路２２（ｉ）の状態を示す。期間Ｐ１０になると、クロック信号ＣＫ２がローレベルからハイレベルに変化するが、クロック信号ＣＫ２は単位回路２２（ｉ）には入力されない。従って、単位回路２２（ｉ）の状態は、期間Ｐ１０の開始時点直前の状態で維持される。

　図２７に期間Ｐ１１における単位回路２２（ｉ）の状態を示す。期間Ｐ１１になると、クロック信号ＣＫ（クロック信号ＣＫ１）およびイネーブル信号ＥＮ（イネーブル信号ＥＮ１）がローレベルからハイレベルに変化する。しかしながら、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルで維持されているので、出力端子５８の電位（出力信号Ｑ１の電位）および出力端子５９の電位（出力信号Ｑ２の電位）はローレベルで維持される。

　図２８に期間Ｐ１２における単位回路２２（ｉ）の状態を示す。期間Ｐ１２になるとイネーブル信号ＥＮ（イネーブル信号ＥＮ１）がハイレベルからローレベルに変化するが、単位回路２２（ｉ）の状態は期間Ｐ１１の状態で維持される。期間Ｐ１２の終了時点には、安定化制御信号ＶＲＤＢがハイレベルからローレベルに変化する。これにより、第３内部ノードＮ３の電位がローレベルとなる。

　図２９に期間Ｐ１３～Ｐ１４における単位回路２２（ｉ）の状態を示す。期間Ｐ１３になると、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がローレベルからハイレベルに変化する。しかしながら、第２内部ノードＮ２の電位はローレベルで維持されているので、出力端子５９の電位（出力信号Ｑ２の電位）はローレベルで維持される。また、期間Ｐ１３には、安定化制御信号ＶＲＤがローレベルからハイレベルに変化する。ところで、第４内部ノードＮ４の電位はハイレベルで維持されている。従って、トランジスタＭ９はオン状態で維持されている。ここで、トランジスタＭ９の第２導通端子にはローレベル電位ＶＳＳが与えられている。それ故、期間Ｐ１３～Ｐ１４にトランジスタＭ１２でオフリークが生じても、出力端子５９の電位（出力信号Ｑ２の電位）はローレベルで維持される。また、期間Ｐ１３～Ｐ１４には、第３内部ノードＮ３の電位はローレベルで維持されるので、トランジスタＭ３はオフ状態で維持される。それ故、出力端子５５からトランジスタＭ３を介して第１内部ノードＮ１へと電流が流れることが防止される。

　図３０に期間Ｐ１５における単位回路２２（ｉ）の状態を示す。期間Ｐ１５になると、安定化制御信号ＶＲＤＢがローレベルからハイレベルに変化する。このとき、第１内部ノードＮ１の電位はローレベルで維持されているので、トランジスタＭ４はオフ状態で維持されている。従って、安定化制御信号ＶＲＤＢがハイレベルとなることによって、第３内部ノードＮ３の電位はハイレベルとなる。

　図３１に期間Ｐ１６における単位回路２２（ｉ）の状態を示す。期間Ｐ１６になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。しかしながら、第１内部ノードＮ１の電位はローレベルで維持されているので、出力端子５８の電位（出力信号Ｑ１の電位）はローレベルで維持される。期間Ｐ１７については、期間Ｐ１０と同様である（図２６参照）。

　ところで、図２５において安定化制御信号ＶＲＤ，ＶＲＤＢに着目すると、期間Ｐ１２の終了時点に安定化制御信号ＶＲＤＢがハイレベルからローレベルに変化した後、期間Ｐ１３の開始時点に安定化制御信号ＶＲＤがローレベルからハイレベルに変化し、期間Ｐ１４の終了時点に安定化制御信号ＶＲＤがハイレベルからローレベルに変化した後、期間Ｐ１５の開始時点に安定化制御信号ＶＲＤＢがローレベルからハイレベルに変化している。すなわち、表示制御回路１０は、モニタ期間において、第１制御信号線に印加する電位（安定化制御信号ＶＲＤの電位）をローレベルからハイレベルに変化させる前に、第２制御信号線に印加する電位（安定化制御信号ＶＲＤＢの電位）をハイレベルからローレベルに変化させ、また、第１制御信号線に印加する電位をハイレベルからローレベルに変化させた後に、第２制御信号線に印加する電位をローレベルからハイレベルに変化させる。このような制御が行われる理由は以下のとおりである。

　仮に安定化制御信号ＶＲＤＢをハイレベルからローレベルに変化させる前に安定化制御信号ＶＲＤをローレベルからハイレベルに変化させると、非モニタ行に対応する単位回路２２において、トランジスタＭ３がオン状態で維持されている時に出力端子５５の電位が上昇する。これにより、第１内部ノードＮ１の電位がローレベルで維持されるべきであるにもかかわらず、第１内部ノードＮ１の電位が上昇してしまう。また、仮に安定化制御信号ＶＲＤをハイレベルからローレベルに変化させる前に安定化制御信号ＶＲＤＢをローレベルからハイレベルに変化させると、出力端子５５の電位がハイレベルとなっている時に、安定化制御信号ＶＲＤＢがハイレベルとなることによってトランジスタＭ３がオン状態となる。これにより、第１内部ノードＮ１の電位がローレベルで維持されるべきであるにもかかわらず、第１内部ノードＮ１の電位が上昇してしまう。そこで、安定化制御信号ＶＲＤ，ＶＲＤＢに関して、上述のような制御が行われる。

＜１．５　効果＞
　本実施形態によれば、単位回路２２には、第１導通端子が第１内部ノードＮ１に接続され第２導通端子が第１制御信号線に接続されたトランジスタＭ３と、トランジスタＭ３の制御端子の電位を制御する安定化回路２２３とが含まれている。また、単位回路２２において、第１内部ノードＮ１の電位をローレベルにするためのリセット信号Ｒが与えられる制御端子を有するトランジスタＭ２の第２導通端子は第１制御信号線に接続されている。ここで、第１制御信号線の電位は表示制御回路１０によって制御される。以上のような構成が採用されているため、モニタ処理中において、図３２に示すように、モニタ行に対応する単位回路２２から出力される出力信号Ｑ２がハイレベルで維持されるべき期間（測定電流を安定化させるための期間Ｐ１３および画素回路４１０外で電流の測定を行う期間Ｐ１４）中に、モニタ行に対応する単位回路２２内のトランジスタＭ２でのオフリークの発生が抑制されるよう、第１制御信号線にハイレベルの電位を印加する（安定化制御信号ＶＲＤの電位をハイレベルにする）ことができる。なお、トランジスタＭ１の第１導通端子は第２基準電位線（ハイレベル電位ＶＤＤが与えられている電源線）に接続されているので、トランジスタＭ１でのオフリークの発生も抑制される。以上より、モニタ処理の際の電流の読み出し不良の発生が抑制される。また、単位回路２２には、第１導通端子が出力端子５９に接続され第２導通端子が第１基準電位線に接続されたトランジスタＭ９と、トランジスタＭ９の制御端子の電位（第４内部ノードＮ４の電位）を制御するリセット回路２２４とが設けられている。このため、モニタ期間中に、図３２に示すように、モニタ行に対応する単位回路２２では出力信号Ｑ２がハイレベルとなり得るよう第４内部ノードＮ４の電位をローレベルで維持しつつ、非モニタ行に対応する単位回路２２では出力信号Ｑ２がローレベルで維持されるよう、第４内部ノードＮ４の電位をハイレベルで維持してトランジスタＭ９をオン状態で維持することができる。従って、非モニタ行に対応する単位回路２２において、仮にトランジスタＭ１２でオフリークが生じても、出力信号Ｑ２はローレベルで維持される。以上より、非モニタ行での電流の誤読み出しの発生が抑制される。以上のように、本実施形態によれば、外部補償機能を有する有機ＥＬ表示装置に関し、ゲートドライバ２０を構成する単位回路２２内のトランジスタでのオフリークに起因する動作不良の発生が抑制される。

＜１．６　変形例＞
　第１の実施形態の変形例について説明する。本変形例に係る有機ＥＬ表示装置は、画素回路４１０にデータ信号を書き込む動作を間欠的に行う休止駆動（「低周波駆動」とも呼ばれる）が可能な表示装置である。なお、休止駆動に関し、画素回路４１０にデータ信号を書き込む動作が中断されている期間のことを「休止期間」という。以下、第１の実施形態と同様の点については、適宜、説明を省略する。

＜１．６．１　全体構成＞
　図３３は、本変形例に係る有機ＥＬ表示装置の全体構成を示すブロック図である。第１の実施形態においては、表示部４０には、走査信号線ＧＬ（１）～ＧＬ（ｎ）とデータ信号線ＳＬ（１）～ＳＬ（ｍ）とモニタ制御線ＭＬ（１）～ＭＬ（ｎ）とが配設されていた。これに対して、本変形例においては、表示部４０には、走査信号線ＧＬ（１）～ＧＬ（ｎ）とデータ信号線ＳＬ（１）～ＳＬ（ｍ）と電流モニタ線ＭＣＬ（１）～ＭＣＬ（ｍ）とが配設されている。電流モニタ線ＭＣＬ（１）～ＭＣＬ（ｍ）は、データ信号線ＳＬ（１）～ＳＬ（ｍ）と１対１で対応するように配設されている。電流モニタ線ＭＣＬ（１）～ＭＣＬ（ｍ）とデータ信号線ＳＬ（１）～ＳＬ（ｍ）とは典型的には互いに平行になっている。

　ゲートドライバ２０は、走査信号線ＧＬ（１）～ＧＬ（ｎ）に接続されている。第１の実施形態と同様、ゲートドライバ２０は、複数の単位回路からなるシフトレジスタによって構成されている。ゲートドライバ２０は、表示制御回路１０から出力されたゲート制御信号ＧＣＴＬに基づいて、走査信号線ＧＬ（１）～ＧＬ（ｎ）に走査信号を印加する。

　ソースドライバ３０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）と電流モニタ線ＭＣＬ（１）～ＭＣＬ（ｍ）とに接続されている。ソースドライバ３０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）を駆動する動作と、電流モニタ線ＭＣＬ（１）～ＭＣＬ（ｍ）を流れる電流を測定する動作とを選択的に行う。すなわち、ソースドライバ３０には、機能的には、データ信号線ＳＬ（１）～ＳＬ（ｍ）を駆動するデータ信号線駆動部３１０として機能する部分と、画素回路４１０から電流モニタ線ＭＣＬ（１）～ＭＣＬ（ｍ）に出力された電流を測定する電流モニタ部３２０として機能する部分とが含まれている（図３参照）。電流モニタ部３２０は、電流モニタ線ＭＣＬ（１）～ＭＣＬ（ｍ）を流れる電流を測定し、測定値に基づくモニタデータＭＯを出力する。

　以上のように、走査信号線ＧＬ（１）～ＧＬ（ｎ）に走査信号が印加され、データ信号線ＳＬ（１）～ＳＬ（ｍ）に輝度信号としてのデータ信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部４０に表示される。また、モニタ処理が実行され、モニタデータＭＯに応じて入力画像信号ＤＩＮに補償演算処理が施されるので、駆動トランジスタや有機ＥＬ素子の劣化が補償される。

＜１．６．２　画素回路およびソースドライバ＞
　図３４は、画素回路４１０およびソースドライバ３０の一部を示す回路図である。なお、図３４には、第ｉ行第ｊ列の画素回路４１０と、ソースドライバ３０のうちのｊ列目のデータ信号線ＳＬ（ｊ）に対応する部分とが示されている。第１の実施形態と同様、画素回路４１０は、１個の有機ＥＬ素子Ｌ１と、３個のトランジスタＴ１～Ｔ３（書き込み制御トランジスタＴ１、駆動トランジスタＴ２、およびモニタ制御トランジスタＴ３）と、１個のコンデンサ（容量素子）Ｃとを備えている。但し、モニタ制御トランジスタＴ３については、制御端子は走査信号線ＧＬ（ｉ）に接続され、第１導通端子は駆動トランジスタＴ２の第２導通端子と有機ＥＬ素子Ｌ１のアノード端子とに接続され、第２導通端子は電流モニタ線ＭＣＬ（ｊ）に接続されている。なお、有機ＥＬ素子Ｌ１の発光期間の長さを全ての行で同じにするために、図３５に示すように画素回路４１０内に発光制御トランジスタＴ４を設けても良い。

　ソースドライバ３０については、図３４に示すように、データ信号線駆動部３１０として機能する部分と電流モニタ部３２０として機能する部分とが分離されている。データ信号線駆動部３１０には、オペアンプ３１１とＤ／Ａコンバータ３１６とが含まれている。電流モニタ部３２０は、Ｄ／Ａコンバータ３２６とＡ／Ｄコンバータ３２７とオペアンプ３２１とコンデンサ３２２と３つのスイッチ（スイッチ３２３，３２４，および３２５）とによって構成される。なお、オペアンプ３２１およびＤ／Ａコンバータ３２６はそれぞれ第１の実施形態（図４参照）におけるオペアンプ３０１およびＤ／Ａコンバータ３０６に相当する。電流モニタ部３２０の動作については第１の実施形態と同様であるので説明を省略する。但し、本変形例における電流モニタ部３２０は、電流モニタ線ＭＣＬを流れる電流を測定する。

＜１．６．３　ゲートドライバ＞
　本変形例におけるゲートドライバ２０の詳細な構成について説明する。図３６は、シフトレジスタの５段分の構成を示すブロック図である。各段の単位回路２２からの出力信号Ｑ１は、前段の単位回路２２にリセット信号Ｒとして与えられ、次段の単位回路２２にセット信号Ｓとして与えられる。各段の単位回路２２からの出力信号Ｑ２は、対応する走査信号線ＧＬに走査信号として与えられる。それ以外の点については、第１の実施形態と同様である。単位回路２２の構成についても第１の実施形態と同様である（図１参照）。

＜１．６．４　駆動方法＞
＜１．６．４．１　概要＞
　本変形例においては、駆動周波数に関する動作モードとして、通常モードと休止モードとが用意されている。動作モードが通常モードに設定されているときには、有機ＥＬ表示装置の動作中、書き込みのための動作が中断されることなく、画像表示が繰り返し行われる。動作モードが休止モードに設定されているときには、書き込みのための動作を間欠的に行う休止駆動が行われる。また、モニタ処理に関する動作モードとして、モニタモードと非モニタモードとが用意されている。本変形例においては、動作モードがモニタモードに設定されているとき、休止期間中に少なくとも１つの行についてのモニタ処理が行われる。以下、便宜上、通常モードと非モニタモードとの組み合わせを「第１モード」といい、休止モードと非モニタモードとの組み合わせを「第２モード」といい、休止モードとモニタモードとの組み合わせを「第３モード」という。通常モードとモニタモードとが組み合わされることはない。すなわち、本変形例においては、休止駆動が行われているときに限ってモニタ処理が行われる。

　以下、図３７～図３９を参照しつつ、各モードの動作について説明する。動作モードが第１モードに設定されているときには、図３７に示すように、休止期間が設けられることなく、画像表示が行われるフレーム期間（走査期間のみを含むフレーム期間）が連続する。このように、動作モードが第１モードに設定されているときにはモニタ処理は行われない。

　動作モードが第２モードに設定されているときには、図３８に示すように、２つのフレーム期間の間に休止期間が現れる。各フレーム期間には走査期間のみが含まれる。すなわち、各フレーム期間には、モニタ処理が行われることなく、書き込みのための動作のみが行われる。休止期間には、走査信号線ＧＬの走査が行われることなくシフトレジスタ内でのシフト動作のみが行われる。以上より、動作モードが第２モードに設定されているときにはモニタ処理は行われない。なお、図３８では、走査信号線ＧＬを走査することなくシフトレジスタにおいて１段目の単位回路２２（１）からｎ段目の単位回路２２（ｎ）へのシフト動作が行われる様子を斜めの太点線で模式的に示している（図３９も同様）。

　動作モードが第３モードに設定されているときには、動作モードが第２モードに設定されているときと同様、２つのフレーム期間の間に休止期間が現れる。但し、図３９に示すように、モニタ処理を行うモニタ期間が休止期間に含まれている。休止期間のうちモニタ期間以外の期間には、走査信号線ＧＬの走査が行われることなくシフトレジスタ内でのシフト動作のみが行われる。

　動作モードが第３モードに設定されているときには、動作モードが第２モードに設定されているときよりも、休止期間が長くなる。換言すれば、モニタ処理を含む休止期間は、モニタ処理を含まない休止期間よりも長い。

＜１．６．４．２　動作モードが第１モードに設定されているときの動作＞
　図４０を参照しつつ、動作モードが第１モードに設定されているときのｉ段目の単位回路２２（ｉ）の動作について説明する。図４０で符号６１を付した矢印の部分には、ｉ行目の書き込みが行われる（選択対象の行がｉ行目である）際の各信号の波形を示している。図４０で符号６２を付した矢印の部分には、ｉ行目以外の行の書き込みが行われる（選択対象の行がｉ行目以外の行である）際の各信号の波形を示している。図４０に示すように、安定化制御信号ＶＲＤはローレベルで維持され、安定化制御信号ＶＲＤＢはハイレベルで維持されている。なお、第１の実施形態と同様、ｉ段目の単位回路２２（ｉ）には、クロック信号ＣＫ１がクロック信号ＣＫとして与えられ、イネーブル信号ＥＮ１がイネーブル信号ＥＮとして与えられる。

　期間Ｐ２０の開始時点直前には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっており、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなっている。期間Ｐ２０になると、セット信号Ｓがローレベルからハイレベルに変化する。このセット信号ＳのパルスによってトランジスタＭ１がオン状態となり、コンデンサＣ１が充電される。このとき、トランジスタＭ１１がオン状態となっているので、コンデンサＣ２も充電される。以上より、第１内部ノードＮ１の電位が上昇してトランジスタＭ１０がオン状態になるとともに第２内部ノードＮ２の電位が上昇してトランジスタＭ１２がオン状態になる。しかしながら、期間Ｐ２０には、クロック信号ＣＫ（クロック信号ＣＫ１）およびイネーブル信号ＥＮ（イネーブル信号ＥＮ１）はローレベルで維持されるので、出力信号Ｑ１，Ｑ２はローレベルで維持される。また、第１内部ノードＮ１の電位が上昇することによって、第１の実施形態における図９の期間Ｐ０１と同様、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位がローレベルとなる。

　期間Ｐ２１になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。このとき、トランジスタＭ１０はオン状態となっているので、入力端子５３の電位の上昇とともに出力端子５８の電位（出力信号Ｑ１の電位）が上昇する。これに伴い、コンデンサＣ１を介して第１内部ノードＮ１の電位も上昇する。その結果、トランジスタＭ１０の制御端子には大きな電圧が印加され、出力信号Ｑ１の電位が充分に上昇する。また、期間Ｐ２１になると、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がローレベルからハイレベルに変化する。このとき、トランジスタＭ１２はオン状態となっているので、入力端子５４の電位の上昇とともに出力端子５９の電位（出力信号Ｑ２の電位）が上昇する。これに伴い、コンデンサＣ２を介して第２内部ノードＮ２の電位も上昇する。その結果、トランジスタＭ１２の制御端子には大きな電圧が印加され、出力端子５９の接続先の書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号Ｑ２の電位が上昇する。これにより、ｉ行目の画素回路４１０で書き込みが行われる。

　期間Ｐ２１の終了時点には、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８の電位（出力信号Ｑ１の電位）が低下する。出力端子５８の電位が低下すると、コンデンサＣ１を介して、第１内部ノードＮ１の電位も低下する。また、期間Ｐ２１の終了時点には、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がハイレベルからローレベルに変化する。これにより、入力端子５４の電位の低下とともに出力端子５９の電位（出力信号Ｑ２の電位）が低下する。出力端子５９の電位が低下すると、コンデンサＣ２を介して、第２内部ノードＮ２の電位も低下する。

　期間Ｐ２２になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、第１の実施形態における図９の期間Ｐ０３と同様、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位がローレベルとなる。また、第１内部ノードＮ１の電位がローレベルとなることによって、第１の実施形態における図９の期間Ｐ０３と同様、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位がハイレベルとなる。

　ｉ行目以外の行の書き込みが行われる際には、ｉ段目の単位回路２２（ｉ）にはセット信号Ｓのパルスが入力されないので、第１内部ノードＮ１の電位、第２内部ノードＮ２の電位、出力信号Ｑ１の電位、および出力信号Ｑ２の電位はローレベルで維持され、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルで維持される（図４０で符号６２を付した矢印の部分を参照）。

＜１．６．４．３　動作モードが第２モードに設定されているときの動作＞
　このケースにおいて、画像表示が行われるフレーム期間（走査期間）（図３８参照）には、単位回路２２は、動作モードが第１モードに設定されているときと同様に動作する（図４０参照）。

　図４１を参照しつつ、このケースにおける休止期間中のｉ段目の単位回路２２（ｉ）の動作について説明する。図４１で符号６３を付した矢印の部分には、ｉ段目の単位回路２２（ｉ）にシフトパルス（セット信号Ｓのパルス）が与えられた際の各信号の波形を示している。図４１で符号６４を付した矢印の部分には、ｉ段目の単位回路２２（ｉ）にシフトパルスが与えられない期間の各信号の波形を示している。期間Ｐ３０の開始時点直前には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっており、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。

　期間Ｐ３０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、図４０の期間Ｐ２０と同様、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位が上昇し、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位がローレベルとなる。

　期間Ｐ３１になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。これにより、図４０の期間Ｐ２１と同様、出力信号Ｑ１の電位が充分に上昇する。期間Ｐ３１には、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）はローレベルで維持される。従って、出力信号Ｑ２の電位はローレベルで維持される。期間Ｐ３１の終了時点には、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルからローレベルに変化する。これにより、図４０の期間Ｐ２１の終了時点と同様、出力端子５８の電位（出力信号Ｑ１の電位）および第１内部ノードＮ１の電位が低下する。

　期間Ｐ３２になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、図４０の期間Ｐ２２と同様、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルはローレベルとなり、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなる。

　なお、ｉ段目の単位回路２２（ｉ）にシフトパルスが与えられない期間には、ｉ段目の単位回路２２（ｉ）では、第１内部ノードＮ１の電位、第２内部ノードＮ２の電位、出力信号Ｑ１の電位、および出力信号Ｑ２の電位はローレベルで維持され、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルで維持される（図４１で符号６４を付した矢印の部分を参照）。

＜１．６．４．４　動作モードが第３モードに設定されているときの動作＞
　このケースにおいて、画像表示が行われるフレーム期間（走査期間）（図３９参照）には、単位回路２２は、動作モードが第１モードに設定されているときと同様に動作する（図４０参照）。このケースにおいて、休止期間のうちのモニタ期間以外の期間には、単位回路２２は、動作モードが第２モードに設定されているときの休止期間と同様に動作する（図４１を参照）。

　図４２～図４６を参照しつつ、このケースにおける休止期間のうちのモニタ期間のｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ｉ行目がモニタ行であると仮定し、ｉ行目についてのモニタ処理が行われる際の動作に着目する。期間Ｐ４０の開始時点直前には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっており、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。

　図４３に期間Ｐ４０における単位回路２２（ｉ）の状態を示す。期間Ｐ４０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、図４０の期間Ｐ２０と同様、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位が上昇し、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位がローレベルとなる。期間Ｐ４０の終了時点には、安定化制御信号ＶＲＤＢがハイレベルからローレベルに変化する。

　図４４に期間Ｐ４１～Ｐ４５における単位回路２２（ｉ）の状態を示す。期間Ｐ４１になると、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がローレベルからハイレベルに変化する。これにより、図４０の期間Ｐ２１と同様と同様、出力端子５９の接続先の書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号Ｑ２の電位が上昇する。また、期間Ｐ４１になると、安定化制御信号ＶＲＤがローレベルからハイレベルに変化する。その後、期間Ｐ４５の終了時点に、安定化制御信号ＶＲＤがハイレベルからローレベルに変化する。以上より、期間Ｐ４１～Ｐ４５を通じて、安定化制御信号ＶＲＤはハイレベルで維持される。このため、トランジスタＭ２，Ｍ３に関して第１導通端子－第２導通端子間の電圧（ドレイン－ソース間電圧）が小さくなる。従って、期間Ｐ４１～Ｐ４５を通じて、トランジスタＭ２，Ｍ３でのオフリークに起因する第１内部ノードＮ１および第２内部ノードＮ２の電位の低下が抑制される。

　図４５に期間Ｐ４６における単位回路２２（ｉ）の状態を示す。期間Ｐ４６になると、安定化制御信号ＶＲＤＢがローレベルからハイレベルに変化する。このとき、第１内部ノードＮ１の電位はハイレベルで維持されているので、トランジスタＭ４はオン状態で維持されている。従って、第３内部ノードＮ３の電位はローレベルで維持される。また、期間Ｐ４６になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。これにより、図４０の期間Ｐ２１と同様、第１内部ノードＮ１の電位が上昇して、出力信号Ｑ１の電位が充分に上昇する。期間Ｐ４６の終了時点には、クロック信号ＣＫ（クロック信号ＣＫ１）およびイネーブル信号ＥＮ（イネーブル信号ＥＮ１）がハイレベルからローレベルに変化する。これにより、図４０における期間Ｐ２１の終了時点と同様、出力信号Ｑ１の電位および出力信号Ｑ２の電位が低下する。これに伴い、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位が低下する。

　図４６に期間Ｐ４７における単位回路２２（ｉ）の状態を示す。期間Ｐ４７になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、図４０の期間Ｐ２２と同様、第１内部ノードＮ１および第２内部ノードＮ２の電位はローレベルとなり、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位がハイレベルとなる。

　以上のようにして、ｉ行目の画素回路４１０では、期間Ｐ４１～Ｐ４６に書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３がオン状態で維持される。これにより、期間Ｐ４１～Ｐ４６に、ｉ行目の画素回路４１０についてのモニタ処理が行われる。

　次に、図４７を参照しつつ、モニタ処理が行われる際の画素回路４１０および電流モニタ部３２０の動作について説明する。ここでは、第ｉ行第ｊ列の画素回路４１０およびｊ列目に対応する電流モニタ部３２０に着目する。

　期間Ｐ４０には、（ｉ－１）行目で画像表示用のデータ電位Ｖｄ（ｉ－１）に基づく書き込みが行われる。期間Ｐ４０の終了時点直前には、走査信号ＧＬ（ｉ）はローレベルである。従って、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３はオフ状態である。また、期間Ｐ４０の終了時点直前には、制御信号Ｓ２，Ｓ１はローレベルであり、制御信号Ｓ０はハイレベルである。従って、スイッチ３２３，３２４はオフ状態であり、スイッチ３２５はオン状態である。このとき、電流モニタ線ＭＣＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とは電気的に切り離されている。

　期間Ｐ４１になると、走査信号ＧＬ（ｉ）はローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３はオン状態となる。また、期間Ｐ４１には、制御信号Ｓ２，Ｓ１はローレベルからハイレベルに変化し、制御信号Ｓ０はハイレベルからローレベルに変化する。これにより、スイッチ３２３，３２４はオン状態となり、スイッチ３２５はオフ状態となる。その結果、電流モニタ線ＭＣＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に接続される。期間Ｐ４１～Ｐ４３には、以上のような状態で、特性検出用電位Ｖｒ＿ＴＦＴまたは特性検出用電位Ｖｒ＿ＯＬＥＤがデータ信号線ＳＬ（ｊ）に印加され、電流測定用電位Ｖｍ＿ＴＦＴまたは電流測定用電位Ｖｍ＿ＯＬＥＤが電流モニタ線ＭＣＬ（ｊ）に印加される。特性検出用電位Ｖｒ＿ＴＦＴおよび電流測定用電位Ｖｍ＿ＴＦＴは、駆動トランジスタＴ２には電流が流れるが有機ＥＬ素子Ｌ１には電流が流れないように設定された電位である。特性検出用電位Ｖｒ＿ＯＬＥＤおよび電流測定用電位Ｖｍ＿ＯＬＥＤは、有機ＥＬ素子Ｌ１には電流が流れるが駆動トランジスタＴ２には電流が流れないように設定された電位である。なお、期間Ｐ４１～Ｐ４３については、電流モニタ線ＭＣＬ（ｊ）に流れる測定電流が安定するのに充分な長さに設定されている。

　期間Ｐ４４になると、制御信号Ｓ２がハイレベルからローレベルに変化する。これにより、スイッチ３２３がオフ状態となり、オペアンプ３２１とコンデンサ３２２とが積分回路として機能する。その結果、オペアンプ３２１の出力電圧は、電流モニタ線ＭＣＬ（ｊ）を流れている電流に応じた電圧となる。

　期間Ｐ４５になると、制御信号Ｓ１がハイレベルからローレベルに変化し、制御信号Ｓ０がローレベルからハイレベルに変化する。これにより、スイッチ３２４がオフ状態となり、スイッチ３２５がオン状態となる。スイッチ３２４がオフ状態となることによって、電流モニタ線ＭＣＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に切り離された状態となる。この状態で、オペアンプ３２１の出力電圧（コンデンサ３２２の充電電圧）がＡ／Ｄコンバータ３２７によってデジタル信号に変換される。そのデジタル信号は、モニタデータＭＯとして表示制御回路１０に送られ、入力画像信号ＤＩＮの補正に用いられる。

　期間Ｐ４６になると、画像表示用のデータ電位Ｖｄ（ｉ）がデータ信号線ＳＬ（ｊ）に印加される。このとき、書き込み制御トランジスタＴ１はオン状態である。従って、第ｉ行第ｊ列の画素回路４１０において当該データ電位Ｖｄ（ｉ）に基づく書き込みが行われる。

　期間Ｐ４７になると、走査信号ＧＬ（ｉ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３がオフ状態となる。なお、期間Ｐ４７には、（ｉ＋１）行目で画像表示用のデータ電位Ｖｄ（ｉ＋１）に基づく書き込みが行われる。期間Ｐ４７以降の期間には、第ｉ行第ｊ列の画素回路４１０では、期間Ｐ４６における書き込みに基づいて有機ＥＬ素子Ｌ１が発光する。

　次に、図４８を参照しつつ、ｉ行目が非モニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ここで着目する期間中にモニタ行でモニタ処理が行われるものとする。期間Ｐ４０の開始時点直前には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっており、第３内部ノードＮ３の電位および第４内部ノードＮ４の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。

　期間Ｐ４０になると、クロック信号ＣＫ２がローレベルからハイレベルに変化するが、クロック信号ＣＫ２は単位回路２２（ｉ）には入力されない。従って、単位回路２２（ｉ）の状態は、期間Ｐ４０の開始時点直前の状態で維持される。期間Ｐ４０の終了時点には、安定化制御信号ＶＲＤＢがハイレベルからローレベルに変化する。

　期間Ｐ４１になると、イネーブル信号ＥＮ（イネーブル信号ＥＮ１）がローレベルからハイレベルに変化する。しかしながら、第２内部ノードＮ２の電位はローレベルで維持されているので、出力端子５９の電位（出力信号Ｑ２の電位）はローレベルで維持される。また、期間Ｐ４１になると、安定化制御信号ＶＲＤがローレベルからハイレベルに変化する。

　期間Ｐ４２～Ｐ４５には、単位回路２２（ｉ）の状態は、期間Ｐ４１と同様の状態で維持される。従って、第４内部ノードＮ４の電位はハイレベルで維持される。それ故、トランジスタＭ９はオン状態で維持されるので、トランジスタＭ１２でオフリークが生じても、出力端子５９の電位（出力信号Ｑ２の電位）はローレベルで維持される。期間Ｐ４５の終了時点には、安定化制御信号ＶＲＤがハイレベルからローレベルに変化する。

　期間Ｐ４６になると、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化する。しかしながら、第１内部ノードＮ１の電位はローレベルで維持されているので、出力端子５８の電位（出力信号Ｑ１の電位）はローレベルで維持される。また、期間Ｐ４６になると、安定化制御信号ＶＲＤＢがローレベルからハイレベルに変化する。これにより、第３内部ノードＮ３の電位がハイレベルとなる。期間Ｐ４７については、期間Ｐ４０と同様である。

＜１．６．５　効果＞
　本変形例によれば、第１の実施形態と同様、モニタ行に対応する単位回路２２においてトランジスタＭ２でのオフリークの発生が抑制され、非モニタ行に対応する単位回路２２において仮にトランジスタＭ１２でオフリークが生じても出力信号Ｑ２はローレベルで維持される。すなわち、本変形例においても、外部補償機能を有する有機ＥＬ表示装置に関し、ゲートドライバ２０を構成する単位回路２２内のトランジスタでのオフリークに起因する動作不良の発生が抑制される。

＜２．第２の実施形態＞
＜２．１　概略構成＞
　第１の実施形態においては、ゲートドライバ２０を構成する単位回路２２には、トランジスタでのオフリークに起因する動作不良の発生を抑制するための構成要素として、安定化回路２２３とリセット回路２２４とが設けられていた（図１）。これに対して、本実施形態においては、安定化回路２２３およびリセット回路２２４のうち安定化回路２２３のみが単位回路２２に設けられる。全体構成については第１の実施形態と同様である（図２参照）。画素回路４１０およびソースドライバ３０の構成についても第１の実施形態と同様である（図４参照）。画素回路４１０については図５に示した構成を採用することもできる。

＜２．２　ゲートドライバ＞
　図４９は、本実施形態におけるゲートドライバ２０を構成するシフトレジスタの５段分の構成を示すブロック図である。各単位回路２２には、第１の実施形態（図６参照）で設けられている入力端子に加えて、クロック信号ＣＫＢを受け取るための入力端子が含まれている。奇数段目の単位回路２２については、クロック信号ＣＫ１がクロック信号ＣＫとして与えられ、クロック信号ＣＫ２がクロック信号ＣＫＢとして与えられる。偶数段目の単位回路２２については、クロック信号ＣＫ２がクロック信号ＣＫとして与えられ、クロック信号ＣＫ１がクロック信号ＣＫＢとして与えられる。

　図５０は、本実施形態における単位回路２２の構成を示す回路図である。図５０では、クロック信号ＣＫＢを受け取るための入力端子に符号５７を付している。本実施形態における単位回路２２の構成は、第１の実施形態における単位回路２２（図１参照）の構成からリセット回路２２４を取り除いた構成となっている。なお、本実施形態においては、入力端子５７とトランジスタＭ８の制御端子とトランジスタＭ９の制御端子とが互いに接続されている領域（配線）のことを「第４内部ノード」という。

＜２．３　駆動方法＞
　本実施形態における駆動方法について説明する。なお、モニタ処理の際のトランジスタでのオフリークに起因する動作不良の発生を抑制するという観点では、リセット回路２２４の有無は、動作モードが非モニタモードに設定されているときの単位回路２２の動作には影響を及ぼさない。従って、ここでは、動作モードがモニタモードに設定されているときの動作についてのみ説明する。

　図５１を参照しつつ、動作モードがモニタモードに設定されているときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ｉ行目がモニタ行であると仮定し、ｉ行目についてのモニタ処理が行われる際の動作に着目する。本実施形態における期間Ｐ５０～Ｐ５７は第１の実施形態における期間Ｐ１０～Ｐ１７に相当する。期間Ｐ５０の開始時点直前には、第１内部ノードＮ１の電位、第２内部ノードＮ２の電位、および第４内部ノードＮ４の電位はローレベルとなっており、第３内部ノードＮ３の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。すなわち、第４内部ノードＮ４の電位が第１の実施形態とは異なっている。

　期間Ｐ５０になると、クロック信号ＣＫ２がローレベルからハイレベルに変化する。ｉ段目の単位回路２２（ｉ）には、クロック信号ＣＫ２がクロック信号ＣＫＢとして与えられる。従って、ｉ段目の単位回路２２（ｉ）では、期間Ｐ５０になると第４内部ノードＮ４の電位がハイレベルとなる。これにより、トランジスタＭ８，Ｍ９がオン状態となる。また、期間Ｐ５０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位が上昇する。また、第１内部ノードＮ１の電位の上昇に伴い、トランジスタＭ４がオン状態となって第３内部ノードＮ３の電位がローレベルとなる。期間Ｐ５０の終了時点には、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルからローレベルに変化する。これにより、第４内部ノードＮ４の電位がローレベルとなり、トランジスタＭ８，Ｍ９がオフ状態となる。以上のように本実施形態では期間Ｐ５０にトランジスタＭ８，Ｍ９がオン状態となるが、当該期間Ｐ５０には出力信号Ｑ１，Ｑ２がローレベルで維持されるべき期間であるので、トランジスタＭ８，Ｍ９がオン状態となることがモニタ処理に影響を及ぼすことはない。

　期間Ｐ５１～Ｐ５７には、ｉ段目の単位回路２２（ｉ）では、第１の実施形態と同様の動作が行われる（図１６参照）。従って、期間Ｐ５３～Ｐ５４を通じて、トランジスタＭ２，Ｍ３でのオフリークに起因する第１内部ノードＮ１および第２内部ノードＮ２の電位の低下が抑制される。

　次に、図５２を参照しつつ、ｉ行目が非モニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ここで着目する期間中にモニタ行でモニタ処理が行われるものとする。期間Ｐ５０の開始時点直前には、第１内部ノードＮ１の電位、第２内部ノードＮ２の電位、および第４内部ノードＮ４の電位はローレベルとなっており、第３内部ノードＮ３の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。

　期間Ｐ５０になると、クロック信号ＣＫＢ（クロック信号ＣＫ２）がローレベルからハイレベルに変化する。これにより、第４内部ノードＮ４の電位がハイレベルとなり、トランジスタＭ８，Ｍ９がオン状態となる。期間Ｐ５０の終了時点には、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルからローレベルに変化する。これにより、第４内部ノードＮ４の電位がローレベルとなり、トランジスタＭ８，Ｍ９がオフ状態となる。

　期間Ｐ５１～Ｐ５６については、第４内部ノードＮ４の電位がローレベルで維持される点を除いて第１の実施形態（図２５参照）と同様である。本実施形態においては、期間Ｐ５１～Ｐ５６を通じて、第４内部ノードＮ４の電位がローレベルで維持されるので、トランジスタＭ８，Ｍ９がオフ状態で維持される。従って、第１の実施形態とは異なり、期間Ｐ５３～Ｐ５４に非モニタ行に対応する単位回路２２内のトランジスタＭ１２でオフリークが生じた場合の動作不良の発生を抑制するという効果は得られない。期間Ｐ５７については、期間Ｐ５０と同様である。

＜２．４　効果＞
　本実施形態によれば、モニタ行に対応する単位回路２２において、トランジスタＭ２でのオフリークの発生が抑制される。すなわち、外部補償機能を有する有機ＥＬ表示装置に関し、従来と比較して、ゲートドライバ２０を構成する単位回路２２内のトランジスタでのオフリークに起因する動作不良の発生が抑制される。

＜２．５　変形例＞
＜２．５．１　概略構成＞
　第２の実施形態の変形例について説明する。本変形例に係る有機ＥＬ表示装置は、第１の実施形態の変形例と同様、休止駆動が可能な表示装置である。全体構成については第１の実施形態の変形例と同様である（図３３参照）。画素回路４１０およびソースドライバ３０の構成についても第１の実施形態の変形例と同様である（図３４参照）。画素回路４１０については図３５に示した構成を採用することもできる。

＜２．５．２　ゲートドライバ＞
　図５３は、本変形例におけるゲートドライバ２０を構成するシフトレジスタの５段分の構成を示すブロック図である。各単位回路２２には、第１の実施形態の変形例（図３６参照）で設けられている入力端子に加えて、クロック信号ＣＫＢを受け取るための入力端子が含まれている。奇数段目の単位回路２２については、クロック信号ＣＫ１がクロック信号ＣＫとして与えられ、クロック信号ＣＫ２がクロック信号ＣＫＢとして与えられる。偶数段目の単位回路２２については、クロック信号ＣＫ２がクロック信号ＣＫとして与えられ、クロック信号ＣＫ１がクロック信号ＣＫＢとして与えられる。第１の実施形態の変形例と同様、各段の単位回路２２からの出力信号Ｑ１は、前段の単位回路２２にリセット信号Ｒとして与えられるとともに次段の単位回路２２にセット信号Ｓとして与えられ、各段の単位回路２２からの出力信号Ｑ２は、対応する走査信号線ＧＬに走査信号として与えられる。

　単位回路２２の構成については第２の実施形態と同様である（図５０参照）。すなわち、安定化回路２２３およびリセット回路２２４のうち安定化回路２２３のみが単位回路２２に設けられている。

＜２．５．３　駆動方法＞
　本変形例における駆動方法について説明する。本変形例で用意されている動作モードについては、第１の実施形態の変形例と同じである。ここでは、休止期間のうちのモニタ期間のｉ段目の単位回路２２（ｉ）の動作について説明する。なお、本変形例における期間Ｐ６０～Ｐ６７は第１の実施形態の変形例における期間Ｐ４０～Ｐ４７に相当する。

　図５４を参照しつつ、ｉ行目がモニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。期間Ｐ６０の開始時点直前には、第１内部ノードＮ１の電位、第２内部ノードＮ２の電位、および第４内部ノードＮ４の電位はローレベルとなっており、第３内部ノードＮ３の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。すなわち、第４内部ノードＮ４の電位が第１の実施形態の変形例とは異なっている。

　期間Ｐ６０になると、クロック信号ＣＫＢ（クロック信号ＣＫ２）がローレベルからハイレベルに変化する。期間Ｐ６０の終了時点には、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルからローレベルに変化する。これにより、期間Ｐ６０には、第２の実施形態における図５１の期間Ｐ５０と同様、第４内部ノードＮ４の電位がハイレベルとなって、トランジスタＭ８，Ｍ９がオン状態となる。しかしながら、当該期間Ｐ６０には出力信号Ｑ１，Ｑ２がローレベルで維持されるべき期間であるので、トランジスタＭ８，Ｍ９がオン状態となることがモニタ処理に影響を及ぼすことはない。また、期間Ｐ６０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位が上昇する。また、第１内部ノードＮ１の電位の上昇に伴い、トランジスタＭ４がオン状態となって第３内部ノードＮ３の電位がローレベルとなる。

　期間Ｐ６１～Ｐ６７には、ｉ段目の単位回路２２（ｉ）では、第１の実施形態の変形例と同様の動作が行われる（図４２参照）。従って、期間Ｐ６１～Ｐ６５を通じて、トランジスタＭ２，Ｍ３でのオフリークに起因する第１内部ノードＮ１および第２内部ノードＮ２の電位の低下が抑制される。

　次に、図５５を参照しつつ、ｉ行目が非モニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。期間Ｐ６０の開始時点直前には、第１内部ノードＮ１の電位、第２内部ノードＮ２の電位、および第４内部ノードＮ４の電位はローレベルとなっており、第３内部ノードＮ３の電位はハイレベルとなっており、安定化制御信号ＶＲＤはローレベルとなっており、安定化制御信号ＶＲＤＢはハイレベルとなっている。

　期間Ｐ６０になると、クロック信号ＣＫＢ（クロック信号ＣＫ２）がローレベルからハイレベルに変化する。これにより、第４内部ノードＮ４の電位がハイレベルとなり、トランジスタＭ８，Ｍ９がオン状態となる。期間Ｐ６０の終了時点には、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルからローレベルに変化する。これにより、第４内部ノードＮ４の電位がローレベルとなり、トランジスタＭ８，Ｍ９がオフ状態となる。

　期間Ｐ６１～Ｐ６６については、第４内部ノードＮ４の電位がローレベルで維持される点を除いて第１の実施形態の変形例（図４８参照）と同様である。本変形例においては、期間Ｐ６１～Ｐ６６を通じて、第４内部ノードＮ４の電位がローレベルで維持されるので、トランジスタＭ８，Ｍ９がオフ状態で維持される。従って、第１の実施形態の変形例とは異なり、期間Ｐ６３～Ｐ６４に非モニタ行に対応する単位回路２２内のトランジスタＭ１２でオフリークが生じた場合の動作不良の発生を抑制するという効果は得られない。期間Ｐ６７については、期間Ｐ６０と同様である。

＜２．５．４　効果＞
　本変形例によれば、第２の実施形態と同様、モニタ行に対応する単位回路２２において、トランジスタＭ２でのオフリークの発生が抑制される。すなわち、外部補償機能を有する有機ＥＬ表示装置に関し、従来と比較して、ゲートドライバ２０を構成する単位回路２２内のトランジスタでのオフリークに起因する動作不良の発生が抑制される。

＜３．第３の実施形態＞
＜３．１　概略構成＞
　第１の実施形態においては、ゲートドライバ２０を構成する単位回路２２には、トランジスタでのオフリークに起因する動作不良の発生を抑制するための構成要素として、安定化回路２２３とリセット回路２２４とが設けられていた（図１）。これに対して、本実施形態においては、安定化回路２２３およびリセット回路２２４のうちリセット回路２２４のみが単位回路２２に設けられる。全体構成については第１の実施形態と同様である（図２参照）。画素回路４１０およびソースドライバ３０の構成についても第１の実施形態と同様である（図４参照）。画素回路４１０については図５に示した構成を採用することもできる。

＜３．２　ゲートドライバ＞
　図５６は、本実施形態におけるゲートドライバ２０を構成するシフトレジスタの５段分の構成を示すブロック図である。図５６から把握されるように、本実施形態においては、安定化制御信号ＶＲＤ，ＶＲＤＢは用いられない。従って、各単位回路２２には、第１の実施形態（図６参照）で設けられている入力端子のうち安定化制御信号ＶＲＤを受け取るための入力端子および安定化制御信号ＶＲＤＢを受け取るための入力端子が設けられていない。それ以外の点については、第１の実施形態と同様である。

　図５７は、本実施形態における単位回路２２の構成を示す回路図である。本実施形態における単位回路２２の構成は、第１の実施形態における単位回路２２（図１参照）の構成から安定化回路２２３を取り除いた構成となっている。但し、トランジスタＭ２の第２導通端子は第１基準電位線（ローレベル電位ＶＳＳが与えられている電源線）に接続されている。

＜３．３　駆動方法＞
　本実施形態における駆動方法について説明する。なお、モニタ処理の際のトランジスタでのオフリークに起因する動作不良の発生を抑制するという観点では、安定化回路２２３の有無は、動作モードが非モニタモードに設定されているときの単位回路２２の動作には影響を及ぼさない。従って、ここでは、動作モードがモニタモードに設定されているときの動作についてのみ説明する。

　図５８を参照しつつ、動作モードがモニタモードに設定されているときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ｉ行目がモニタ行であると仮定し、ｉ行目についてのモニタ処理が行われる際の動作に着目する。本実施形態における期間Ｐ７０～Ｐ７７は第１の実施形態における期間Ｐ１０～Ｐ１７に相当する。

　図１６および図５８から把握されるように、期間Ｐ７０～Ｐ７７を通じて、ｉ段目の単位回路２２（ｉ）では、第１の実施形態と同様の動作が行われる。但し、単位回路２２（ｉ）には安定化回路２２３が設けられていないので、トランジスタＭ２でのオフリークに起因する第１内部ノードＮ１の電位の低下を抑制するという効果は得られない。すなわち、期間Ｐ７３～Ｐ７４にトランジスタＭ２でオフリークが生じた場合の動作不良の発生を抑制するという効果は得られない。

　次に、図５９を参照しつつ、ｉ行目が非モニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。但し、ここで着目する期間中にモニタ行でモニタ処理が行われるものとする。

　図２５および図５９から把握されるように、期間Ｐ７０～Ｐ７７を通じて、ｉ段目の単位回路２２（ｉ）では、第１の実施形態と同様の動作が行われる。すなわち、期間Ｐ７０～Ｐ７７を通じて、第４内部ノードＮ４の電位はハイレベルで維持される。それ故、トランジスタＭ９はオン状態で維持されるので、第１の実施形態と同様、期間Ｐ７３～Ｐ７４にトランジスタＭ１２でオフリークが生じても、出力端子５９の電位（出力信号Ｑ２の電位）はローレベルで維持される。

＜３．４　効果＞
　本実施形態によれば、非モニタ行に対応する単位回路２２において、仮にトランジスタＭ１２でオフリークが生じても、出力信号Ｑ２はローレベルで維持される。すなわち、外部補償機能を有する有機ＥＬ表示装置に関し、従来と比較して、ゲートドライバ２０を構成する単位回路２２内のトランジスタでのオフリークに起因する動作不良の発生が抑制される。

＜３．５　変形例＞
＜３．５．１　概略構成＞
　第３の実施形態の変形例について説明する。本変形例に係る有機ＥＬ表示装置は、第１の実施形態の変形例と同様、休止駆動が可能な表示装置である。全体構成については第１の実施形態の変形例と同様である（図３３参照）。画素回路４１０およびソースドライバ３０の構成についても第１の実施形態の変形例と同様である（図３４参照）。画素回路４１０については図３５に示した構成を採用することもできる。

＜３．５．２　ゲートドライバ＞
　図６０は、本変形例におけるゲートドライバ２０を構成するシフトレジスタの５段分の構成を示すブロック図である。各単位回路２２には、第１の実施形態の変形例（図３６参照）で設けられている入力端子のうち安定化制御信号ＶＲＤを受け取るための入力端子および安定化制御信号ＶＲＤＢを受け取るための入力端子が設けられていない。それ以外の点については、第１の実施形態の変形例と同様である。

　単位回路２２の構成については第３の実施形態と同様である（図５７参照）。すなわち、安定化回路２２３およびリセット回路２２４のうちリセット回路２２４のみが単位回路２２に設けられている。

＜３．５．３　駆動方法＞
　本変形例における駆動方法について説明する。本変形例で用意されている動作モードについては、第１の実施形態の変形例と同じである。ここでは、休止期間のうちのモニタ期間のｉ段目の単位回路２２（ｉ）の動作について説明する。なお、本変形例における期間Ｐ８０～Ｐ８７は第１の実施形態の変形例における期間Ｐ４０～Ｐ４７に相当する。

　図６１を参照しつつ、ｉ行目がモニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。図４２および図６１から把握されるように、期間Ｐ８０～Ｐ８７を通じて、ｉ段目の単位回路２２（ｉ）では、第１の実施形態の変形例と同様の動作が行われる。但し、単位回路２２（ｉ）には安定化回路２２３が設けられていないので、トランジスタＭ２でのオフリークに起因する第１内部ノードＮ１の電位の低下を抑制するという効果は得られない。すなわち、モニタ期間中にトランジスタＭ２でオフリークが生じた場合の動作不良の発生を抑制するという効果は得られない。

　次に、図６２を参照しつつ、ｉ行目が非モニタ行であると仮定したときのｉ段目の単位回路２２（ｉ）の動作について説明する。図４８および図６２から把握されるように、期間Ｐ８０～Ｐ８７を通じて、ｉ段目の単位回路２２（ｉ）では、第１の実施形態の変形例と同様の動作が行われる。すなわち、期間Ｐ８０～Ｐ８７を通じて、第４内部ノードＮ４の電位はハイレベルで維持される。それ故、トランジスタＭ９はオン状態で維持されるので、第１の実施形態の変形例と同様、トランジスタＭ１２でオフリークが生じても、出力端子５９の電位（出力信号Ｑ２の電位）はローレベルで維持される。

＜３．５．４　効果＞
　本変形例によれば、第３の実施形態と同様、非モニタ行に対応する単位回路２２において、仮にトランジスタＭ１２でオフリークが生じても、出力信号Ｑ２はローレベルで維持される。すなわち、外部補償機能を有する有機ＥＬ表示装置に関し、従来と比較して、ゲートドライバ２０を構成する単位回路２２内のトランジスタでのオフリークに起因する動作不良の発生が抑制される。

＜４．その他＞
　上記においてはモニタ行が１行目からｎ行目へと１行ずつ順次に遷移することを前提に説明しているが、これには限定されない。モニタ行がランダムに遷移するようにしても良い。

　上記各実施形態（変形例を含む）では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されない。電流で駆動される表示素子（電流によって輝度または透過率が制御される表示素子）を備えた表示装置であれば、本発明を適用することができる。例えば、無機発光ダイオードを備えた無機ＥＬ表示装置や量子ドット発光ダイオード（Quantum dot Light Emitting Diode（ＱＬＥＤ））を備えたＱＬＥＤ表示装置などにも本発明を適用することができる。

　１０…表示制御回路
　２０…ゲートドライバ
　２２…単位回路
　３０…ソースドライバ
　４０…表示部
　２２１…第１出力制御回路
　２２２…第２出力制御回路
　２２３…安定化回路
　２２４…リセット回路
　３２０…電流モニタ部
　４１０…画素回路
　ＧＬ、ＧＬ（１）～ＧＬ（ｎ）…走査信号線
　ＭＬ、ＭＬ（１）～ＭＬ（ｎ）…モニタ制御線
　ＳＬ、ＳＬ（１）～ＳＬ（ｍ）…データ信号線
　ＭＣＬ、ＭＣＬ（１）～ＭＣＬ（ｍ）…電流モニタ線
　Ｌ１…有機ＥＬ素子
　Ｔ１…書き込み制御トランジスタ
　Ｔ２…駆動トランジスタ
　Ｔ３…モニタ制御トランジスタ
　Ｍ１～Ｍ１２…単位回路内のトランジスタ
　Ｎ１～Ｎ４…第１～第４内部ノード
　ＶＲＤ、ＶＲＤＢ…安定化制御信号

Claims

　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタまたは前記表示素子の劣化を補償するために前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　第１制御信号線と、
　前記第１制御信号線の電位を制御する制御回路と、
　第１基準電位を供給する第１基準電位線と
を備え、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　前記第１内部ノードの電位をオフレベルにするための信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する第１内部ノード制御トランジスタと、
　　制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する安定化トランジスタと、
　　前記第１内部ノードの電位に基づいて前記安定化トランジスタの制御端子の電位を制御する安定化回路と、
　　制御端子と、前記第２出力端子に接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタと、
　　前記第１内部ノードまたは前記第２内部ノードの電位に基づいて前記第１リセットトランジスタの制御端子の電位を制御する、前記第１基準電位線に接続されたリセット回路と
を含むことを特徴とする、表示装置。
　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタまたは前記表示素子の劣化を補償するために前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　第１制御信号線と、
　前記第１制御信号線の電位を制御する制御回路と、
　第１基準電位を供給する第１基準電位線と
を備え、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　前記第１内部ノードの電位をオフレベルにするための信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する第１内部ノード制御トランジスタと、
　　制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する安定化トランジスタと、
　　前記第１内部ノードの電位に基づいて前記安定化トランジスタの制御端子の電位を制御する安定化回路と
を含むことを特徴とする、表示装置。
　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタまたは前記表示素子の劣化を補償するために前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　第１基準電位を供給する第１基準電位線と
を備え、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　制御端子と、前記第２出力端子に接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタと、
　　前記第１内部ノードまたは前記第２内部ノードの電位に基づいて前記第１リセットトランジスタの制御端子の電位を制御する、前記第１基準電位線に接続されたリセット回路と
を含むことを特徴とする、表示装置。
　前記モニタ期間は、前記駆動トランジスタまたは前記表示素子の特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込み期間および前記画素回路外で電流を測定する測定期間を含み、
　前記制御回路は、少なくとも前記測定用書き込み期間の終了時点から前記測定期間の終了時点までの期間に、前記第１制御信号線にオンレベルの電位を印加することを特徴とする、請求項１または２に記載の表示装置。
　前記モニタ期間において前記第１制御信号線にオンレベルの電位が印加されている時には、
　　前記モニタ処理の対象となっている行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオン状態にする電位であり、前記安定化回路は前記安定化トランジスタをオフ状態にする電位を出力し、
　　前記モニタ処理の対象となっていない行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオフ状態にする電位であり、前記安定化回路は前記安定化トランジスタをオフ状態にする電位を出力し、
　前記モニタ期間において前記第１制御信号線にオフレベルの電位が印加されている時には、
　　前記モニタ処理の対象となっている行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオン状態にする電位であり、前記安定化回路は前記安定化トランジスタをオフ状態にする電位を出力し、
　　前記モニタ処理の対象となっていない行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオフ状態にする電位であり、前記安定化回路は前記安定化トランジスタをオン状態にする電位を出力することを特徴とする、請求項１、２、４のいずれか１項に記載の表示装置。
　前記制御回路は、画像表示のために前記走査信号線の走査が行われる走査期間を通じて前記第１制御信号線にオフレベルの電位を印加し、
　前記走査期間には、
　　選択対象の行に対応する単位回路では、前記第１内部ノードの電位が前記第１出力制御トランジスタをオン状態にする電位である時には前記安定化回路は前記安定化トランジスタをオフ状態にする電位を出力し、前記第１内部ノードの電位が前記第１出力制御トランジスタをオフ状態にする電位である時には前記安定化回路は前記安定化トランジスタをオン状態にする電位を出力し、
　　非選択対象の行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオフ状態にする電位であり、前記安定化回路は前記安定化トランジスタをオン状態にする電位を出力することを特徴とする、請求項１、２、４、５のいずれか１項に記載の表示装置。
　第２制御信号線と、
　第２基準電位を供給する第２基準電位線と
を更に備え、
　前記制御回路は、さらに前記第２制御信号線の電位を制御し、
　前記安定化回路は、
　　前記安定化トランジスタの制御端子に接続された第３内部ノードと、
　　前記第１内部ノードに接続された制御端子と、前記第３内部ノードに接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１の安定化制御トランジスタと、
　　前記第２基準電位線に接続された制御端子と、前記第２制御信号線に接続された第１導通端子と、前記第３内部ノードに接続された第２導通端子とを有する第２の安定化制御トランジスタと
を含み、
　前記第２基準電位は、前記第２の安定化制御トランジスタをオン状態にする電位であることを特徴とする、請求項１、２、４～６のいずれか１項に記載の表示装置。
　前記第１の安定化制御トランジスタのオン電流は、前記第２の安定化制御トランジスタのオン電流よりも大きいことを特徴とする、請求項７に記載の表示装置。
　前記第１制御信号線は、前記複数の単位回路に共通の電位を与え、
　前記第２制御信号線は、前記複数の単位回路に共通の電位を与えることを特徴とする、請求項７または８に記載の表示装置。
　前記モニタ期間には、
　　前記モニタ処理の対象となっている行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオン状態にする電位であり、前記リセット回路は前記第１リセットトランジスタをオフ状態にする電位を出力し、
　　前記モニタ処理の対象となっていない行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオフ状態にする電位であり、前記リセット回路は前記第１リセットトランジスタをオン状態にする電位を出力することを特徴とする、請求項１または３に記載の表示装置。
　画像表示のために前記走査信号線の走査が行われる走査期間には、
　　選択対象の行に対応する単位回路では、前記第１内部ノードの電位が前記第１出力制御トランジスタをオン状態にする電位である時には前記リセット回路は前記第１リセットトランジスタをオフ状態にする電位を出力し、前記第１内部ノードの電位が前記第１出力制御トランジスタをオフ状態にする電位である時には前記リセット回路は前記第１リセットトランジスタをオン状態にする電位を出力し、
　　非選択対象の行に対応する単位回路では、前記第１内部ノードの電位は前記第１出力制御トランジスタをオフ状態にする電位であり、前記リセット回路は前記第１リセットトランジスタをオン状態にする電位を出力することを特徴とする、請求項１、３、１０のいずれか１項に記載の表示装置。
　第２基準電位を供給する第２基準電位線を更に備え、
　前記リセット回路は、
　　前記第１リセットトランジスタの制御端子に接続された第４内部ノードと、
　　前記第１内部ノードに接続された制御端子と、前記第４内部ノードに接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１のリセット制御トランジスタと、
　　前記第２基準電位線に接続された制御端子と、前記第２基準電位線に接続された第１導通端子と、前記第４内部ノードに接続された第２導通端子とを有する第２のリセット制御トランジスタと
を含み、
　前記第２基準電位は、前記第２のリセット制御トランジスタをオン状態にする電位であることを特徴とする、請求項１、３、１０、１１のいずれか１項に記載の表示装置。
　前記第１のリセット制御トランジスタのオン電流は、前記第２のリセット制御トランジスタのオン電流よりも大きいことを特徴とする、請求項１２に記載の表示装置。
　前記単位回路は、前記リセット回路に接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第２リセットトランジスタを含むことを特徴とする、請求項１、３、１０～１３のいずれか１項に記載の表示装置。
　前記モニタ処理に関する動作モードとして、前記モニタ処理が随時行われるモニタモードと前記モニタ処理が行われない非モニタモードとが用意され、
　動作モードが前記モニタモードに設定されているとき、前記制御回路は、前記モニタ期間のうちの少なくとも一部の期間に前記第１制御信号線にオンレベルの電位を印加し、それ以外の期間に前記第１制御信号線にオフレベルの電位を印加することを特徴とする、請求項１または２に記載の表示装置。
　前記モニタ期間は、前記駆動トランジスタまたは前記表示素子の特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込み期間および前記画素回路外で電流を測定する測定期間を含み、
　前記制御回路は、少なくとも前記測定用書き込み期間の終了時点から前記測定期間の終了時点までの期間に前記第１制御信号線にオンレベルの電位を印加し、それ以外の期間に前記第１制御信号線にオフレベルの電位を印加することを特徴とする、請求項１５に記載の表示装置。
　前記制御回路は、動作モードが前記非モニタモードに設定されている期間を通じて前記第１制御信号線にオフレベルの電位を印加することを特徴とする、請求項１５または１６に記載の表示装置。
　前記表示部は、前記画素マトリクスの各行に対応するように設けられたモニタ制御線を更に有し、
　前記走査信号線駆動回路は、前記モニタ制御線にモニタ制御信号を印加し、
　前記第１出力端子は、対応する走査信号線に接続され、
　前記第２出力端子は、対応するモニタ制御線に接続されていることを特徴とする、請求項１から１７までのいずれか１項に記載の表示装置。
　前記データ信号線は、前記モニタ処理の際に前記駆動トランジスタまたは前記表示素子の特性に応じた電流を流すための信号線としても用いられ、
　前記モニタ処理の際、前記データ信号線を流れる電流の測定が行われることを特徴とする、請求項１８に記載の表示装置。
　前記画素回路に前記データ信号を書き込む動作を間欠的に行う休止駆動が可能であって、
　動作モードとして、前記休止駆動を行わない第１モードと、前記休止駆動を行って前記モニタ処理を行わない第２モードと、前記休止駆動を行って前記モニタ処理を行う第３モードとが用意され、
　前記制御回路は、
　　動作モードが前記第１モードに設定されている期間を通じて前記第１制御信号線にオフレベルの電位を印加し、
　　動作モードが前記第２モードに設定されている期間を通じて前記第１制御信号線にオフレベルの電位を印加し、
　　動作モードが前記第３モードに設定されているときには、前記モニタ期間のうちの少なくとも一部の期間に前記第１制御信号線にオンレベルの電位を印加し、それ以外の期間に前記第１制御信号線にオフレベルの電位を印加することを特徴とする、請求項１または２に記載の表示装置。
　前記モニタ期間は、少なくとも、前記画素回路を初期化する初期化期間、前記駆動トランジスタまたは前記表示素子の特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込み期間、および前記画素回路外で電流を測定する測定期間を含み、
　前記制御回路は、少なくとも前記初期化期間の開始時点から前記測定期間の終了時点までの期間を通じて前記第１制御信号線にオンレベルの電位を印加することを特徴とする、請求項２０に記載の表示装置。
　前記第１制御信号線に印加されるオンレベルの電位は、当該電位が前記第１内部ノードに与えられると前記第１出力制御トランジスタをオン状態にする電位であることを特徴とする、請求項４、２０、２１のいずれか１項に記載の表示装置。
　前記表示部は、前記画素マトリクスの各列に対応するように設けられた電流モニタ線を更に有し、
　前記データ信号線駆動回路は、前記電流モニタ線を流れる電流を測定する機能を有し、
　前記画素回路は、
　　第１端子と第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有する前記駆動トランジスタと、
　　前記走査信号線に接続された制御端子と、前記データ信号線に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　前記走査信号線に接続された制御端子と、前記駆動トランジスタの第２導通端子と前記表示素子の第１端子とに接続された第１導通端子と、前記電流モニタ線に接続された第２導通端子とを有するモニタ制御トランジスタと、
　　前記駆動トランジスタの制御端子の電位を保持するために一端が前記駆動トランジスタの制御端子に接続された容量素子と
を含み、
　前記第２出力端子は、対応する走査信号線に接続されていることを特徴とする、請求項１～１４、２０～２２のいずれか１項に記載の表示装置。
　前記モニタ期間において、
　　前記モニタ処理の対象となっている行に対応する単位回路では、前記リセット回路は前記第１リセットトランジスタをオフ状態にする電位を出力し、
　　前記モニタ処理の対象となっていない行に対応する単位回路では、前記リセット回路は前記第１リセットトランジスタをオン状態にする電位を出力することを特徴とする、請求項１、３、１０～１４のいずれか１項に記載の表示装置。
　前記モニタ期間において、
　　前記モニタ処理の対象となっている行に対応する単位回路では、前記リセット回路は前記第１リセットトランジスタと前記第２リセットトランジスタとをオフ状態にする電位を出力し、
　　前記モニタ処理の対象となっていない行に対応する単位回路では、前記リセット回路は前記第１リセットトランジスタと前記第２リセットトランジスタとをオン状態にする電位を出力することを特徴とする、請求項１４に記載の表示装置。
　前記制御回路は、前記モニタ期間において、前記第１制御信号線に印加する電位をオフレベルからオンレベルに変化させる前に、前記第２制御信号線に印加する電位をオンレベルからオフレベルに変化させることを特徴とする、請求項７に記載の表示装置。
　前記制御回路は、前記モニタ期間において、前記第１制御信号線に印加する電位をオンレベルからオフレベルに変化させた後に、前記第２制御信号線に印加する電位をオフレベルからオンレベルに変化させることを特徴とする、請求項７または２６に記載の表示装置。
　前記単位回路は、オンレベルの電位が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第２内部ノードに接続された第２導通端子とを有する出力回路制御トランジスタを含むことを特徴とする、請求項１から２７までのいずれか１項に記載の表示装置。
　前記第１基準電位は、前記第１出力端子の電位および前記第２出力端子の電位をオフレベルにする電位であることを特徴とする、請求項１から２８までのいずれか１項に記載の表示装置。
　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有する表示装置の駆動方法であって、
　前記表示装置は、
　　ｎ×ｍ個（ｎおよびｍは２以上の整数）の前記画素回路からなるｎ行×ｍ列の画素マトリクスと、前記画素マトリクスの各行に対応するように設けられた走査信号線と、前記画素マトリクスの各列に対応するように設けられたデータ信号線とを有する表示部と、
　　前記データ信号線にデータ信号を印加するデータ信号線駆動回路と、
　　前記走査信号線に走査信号を印加する走査信号線駆動回路と、
　　第１制御信号線と、
　　第１基準電位を供給する第１基準電位線と
を備え、
　前記駆動方法は、
　　前記データ信号線駆動回路によって前記データ信号線に印加される画像表示用のデータ信号を各画素回路に書き込むために前記走査信号線の走査を行う走査ステップと、
　　前記駆動トランジスタまたは前記表示素子の劣化を補償するために、前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行するモニタステップと
を含み、
　前記走査信号線駆動回路は、それぞれが対応する走査信号線に接続された複数の単位回路からなるシフトレジスタによって構成され、
　各単位回路は、
　　第１内部ノードと、他の単位回路に接続された第１出力端子と、前記第１内部ノードに接続された制御端子と第１導通端子と前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタとを含む第１出力制御回路と、
　　前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記モニタ処理が行われるモニタ期間のうちの少なくとも一部の期間にオンレベルの信号を出力する第２出力端子と、前記第２内部ノードに接続された制御端子と第１導通端子と前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタとを含む第２出力制御回路と、
　　前記第１内部ノードの電位をオフレベルにするための信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する第１内部ノード制御トランジスタと、
　　制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第１制御信号線に接続された第２導通端子とを有する安定化トランジスタと、
　　前記第１内部ノードの電位に基づいて前記安定化トランジスタの制御端子の電位を制御する安定化回路と、
　　制御端子と、前記第２出力端子に接続された第１導通端子と、前記第１基準電位線に接続された第２導通端子とを有する第１リセットトランジスタと、
　　前記第１内部ノードまたは前記第２内部ノードの電位に基づいて前記第１リセットトランジスタの制御端子の電位を制御するリセット回路と
を含み、
　前記走査ステップでは、前記第１制御信号線に前記第１基準電位が印加され、
　前記モニタステップでは、前記モニタ処理の対象の行に対応する単位回路内の前記第１内部ノードの電位が前記第１出力制御トランジスタをオン状態にする電位で維持されるべき期間のうちの一部の期間に、前記第１制御信号線に前記第１出力制御トランジスタをオン状態にする電位が印加されることを特徴とする、駆動方法。