JPWO2010146744A1 - 表示駆動回路、表示装置及び表示駆動方法 - Google Patents

表示駆動回路、表示装置及び表示駆動方法 Download PDF

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Abstract

ＣＣ（Ｃｈａｒｇｅ Ｃｏｕｐｌｉｎｇ）駆動を行う液晶表示装置の表示駆動回路において、ソースラインに供給されるデータ信号（Ｓ）の極性を２水平走査期間ごとに反転させる２ライン（２Ｈ）反転駆動モードと、前記ソースラインに供給される前記データ信号（Ｓ）の極性を１水平走査期間ごとに反転させる１ライン（１Ｈ）反転駆動モードとを切り替える。極性信号（ＣＭＩ）は、前記２ライン（２Ｈ）反転駆動モードのとき、２水平走査期間ごとに極性が反転し、前記１ライン（１Ｈ）反転駆動モードのとき、１水平走査期間ごとに極性が反転する。

Description

本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置の駆動に関し、特に、ＣＣ（Charge Coupling）駆動と称される駆動方式を採用した表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関するものである。
従来、アクティブマトリクス方式の液晶表示装置において採用されるＣＣ駆動方式は、例えば特許文献１に開示されている。この特許文献１の開示内容を例にとり、ＣＣ駆動について説明する。
図２３は、ＣＣ駆動を実現する装置の構成を示す。図２４は、図２３の装置のＣＣ駆動における各種信号の動作波形を示す。
図２３に示すように、ＣＣ駆動を行う液晶表示装置は、画像表示部１１０と、ソースライン駆動回路１１１と、ゲートライン駆動回路１１２と、ＣＳバスライン駆動回路１１３とを備えている。
画像表示部１１０は、複数のソースライン（信号線）１０１と、複数のゲートライン（走査線）１０２と、スイッチング素子１０３と、画素電極１０４と、複数のＣＳ（Capacity Storage）バスライン（共通電極線）１０５と、保持容量１０６と、液晶１０７と、対向電極１０９とを含んでいる。複数のソースライン１０１と複数のゲートライン１０２とが交差する交点近傍には、スイッチング素子１０３が配置されている。このスイッチング素子１０３には画素電極１０４が接続されている。
ＣＳバスライン１０５は、ゲートライン１０２と対をなしかつ平行に配置されている。保持容量１０６は、画素電極１０４に一端が接続され、他端がＣＳバスライン１０５に接続されている。対向電極１０９は、液晶１０７を介して画素電極１０４と対向するように設けられている。
ソースライン駆動回路１１１はソースライン１０１を駆動し、ゲートライン駆動回路１１２はゲートライン１０２を駆動するために設けられている。また、ＣＳバスライン駆動回路１１３はＣＳバスライン１０５を駆動するために設けられている。
スイッチング素子１０３は、非晶質シリコン（ａ−Ｓｉ）、多結晶ポリシリコン（ｐ−Ｓｉ）、単結晶シリコン（ｃ−Ｓｉ）などによって形成されている。このような構造上、スイッチング素子１０３のゲート−ドレイン間に容量１０８が形成される。この容量１０８により、ゲートライン１０２からのゲートパルスが画素電極１０４の電位を負側にシフトする現象が発生する。
図２４に示すように、上記の液晶表示装置において、あるゲートライン１０２の電位Ｖｇは、当該ゲートライン１０２が選択されているＨ期間（水平走査期間）においてのみＶｏｎとなり、その他の期間はＶｏｆｆに保持される。ソースライン１０１の電位Ｖｓは、表示する映像信号によってその振幅は異なるが、同一行の全ての画素について極性が同一であり、かつ、１行（１水平走査期間）ごとに極性が逆転した波形となる（１ライン（１Ｈ）反転駆動）。なお、図２４では、一様な映像信号が入力されている場合を想定しているので、電位Ｖｓは一定の振幅で変化する。
画素電極１０４の電位Ｖｄは、電位ＶｇがＶｏｎの期間ではスイッチング素子１０３が導通するので、ソースライン１０１の電位Ｖｓと同電位となり、電位ＶｇがＶｏｆｆとなる瞬間、ゲート−ドレイン間容量１０８を通じて僅かに負側にシフトする。
ＣＳバスライン１０５の電位Ｖｃは、対応するゲートライン１０２が選択されているＨ期間及びその次のＨ期間はＶｅ＋である。また、電位Ｖｃは、さらにその次のＨ期間においてＶｅ−へ切り替わり、その後次のフィールドまでＶｅ−を保持する。この切り替わりにより、電位Ｖｄは、保持容量１０６を介して負側にシフトされることになる。
その結果、電位Ｖｄは電位Ｖｓよりも大きな振幅で変化することになるので、電位Ｖｓの変化振幅をより小さくすることができる。これにより、ソースライン駆動回路１１１における回路構成の簡略化及び消費電力の削減を図ることができる。
日本国公開特許公報「特開２００１−８３９４３号公報（２００１年３月３０日公開）
しかしながら、上記液晶表示装置では、１ライン（１Ｈ）反転駆動を前提としているため、例えば、映像信号に応じて２ライン（２Ｈ）反転駆動あるいは３ライン（３Ｈ）反転駆動に切り替えることはできない。今後、特に小型の液晶表示装置では、充電率の向上や消費電力の低減を図るべく、駆動方式を切り替える（つまり、ｎライン反転駆動とｍライン反転駆動とを切り替える）ことができる機能が望まれる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＣＣ駆動方式において、ｎライン（ｎＨ）反転駆動とｍライン（ｍＨ）反転駆動とを切り替えることができる表示駆動回路及び表示駆動方法を提供することにある。
本発明に係る表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置に用いられる表示駆動回路であって、データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替えることを特徴としている。
上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。
このようなＣＣ駆動において、上記表示駆動回路では、データ信号線に供給されるデータ信号の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モード（ｎライン（ｎＨ）反転駆動）と、データ信号線に供給されるデータ信号の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モード（ｍライン（ｍＨ）反転駆動）とを切り替える構成である。これにより、充電率の向上や消費電力の低減を図ることができる。
ここで、従来、ゲート方向に視差バリアを用いた３Ｄ表示装置に関する技術が、特開２００５−２５８０１３および特開平７−７５１３５等の開示されている。３Ｄ表示装置では、一般に、奇数ラインに左眼用画像を表示し、偶数ラインに右眼用画像を表示する構成である。このような３Ｄ表示装置において、１Ｈ反転駆動を適用した場合、右眼用画像および左眼用画像はそれぞれ、あたかもフレームごとに反転しているように見えてしまい、フリッカ等の表示不具合が生じる。この点、本発明の表示駆動回路を適用すれば、例えば３Ｄ表示の際には２Ｈ反転駆動を行い、通常表示（２Ｄ表示）の際には１Ｈ反転駆動を行うように、両駆動モードを切り替えることができる。これにより、３Ｄ表示の際にも、右眼用画像および左眼用画像のそれぞれについて、通常表示（２Ｄ表示）と同様に１Ｈ反転で表示させることができるため、フリッカ等の表示不具合を抑えることが可能となる。
上記表示駆動回路では、上記第１モードでは、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｎ行ごとに異ならせる一方、上記第２モードでは、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｍ行ごとに異ならせる構成とすることもできる。
従来の液晶表示装置において、仮に、ｎライン反転駆動をｍライン反転駆動に切り替えた場合には、後述（図２２参照）するように、切り替え直後のフレームの表示に横筋が発生するおそれがある。
この点、上記表示駆動回路の構成によれば、第１モード（ｎライン反転駆動）には、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、隣り合うｎ行ごとに異なり、第２モード（ｍライン反転駆動）では、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、隣り合うｍ行ごとに異なるため、上記横筋の発生を防ぐことができる。
本発明に係る表示駆動方法は、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置を駆動する表示駆動方法であって、データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替えることを特徴としている。
本発明に係る表示駆動回路及び表示駆動方法は、以上のように、ＣＣ駆動において、データ信号線に供給されるデータ信号の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給されるデータ信号の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替える構成である。これにより、ｎライン反転駆動とｍライン反転駆動とを切り替えることができる。
本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。 図１の液晶表示装置における各画素の電気的構成を示す等価回路図である。 実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例１における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例１におけるＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例２におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例２における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例２におけるＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例３における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例３におけるＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例４におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例４における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例４におけるＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例５におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例５における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例５におけるＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。 実施例６におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例６における液晶表示装置の各種信号の波形を示すタイミングチャートである。 実施例６におけるＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。 図３に示すゲートライン駆動回路及びＣＳバスライン駆動回路の他の構成を示すブロック図である。 従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。 ＣＣ駆動を行う従来の液晶表示装置の構成を示すブロック図である。 図２３に示す液晶表示装置における各種信号の波形を示すタイミングチャートである。 本発明の液晶表示装置におけるゲートライン駆動回路の他の構成を示すブロック図である。 図２５に示すゲートライン駆動回路を備える液晶表示装置の構成を示すブロック図である。 図２５に示すゲートライン駆動回路を構成するシフトレジスタ回路の構成を示すブロック図である。 図２７に示すシフトレジスタ回路を構成するフリップフロップの構成を示す回路図である。 図２８に示すフリップフロップの動作を示すタイミングチャートである。
本発明の一実施形態について図面に基づいて説明すると以下の通りである。
まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。
液晶表示装置１は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、保持容量配線駆動回路、及び制御回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル１０、ソースバスライン駆動回路２０、ゲートライン駆動回路３０、ＣＳバスライン駆動回路４０、及びコントロール回路５０を備えている。
液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。
そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び保持容量配線にそれぞれ相当するソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）１３、画素電極１４、及びＣＳバスライン１５を備え、対向基板上に対向電極１９を備えている。なお、ＴＦＴ１３は、図２にのみ図示し、図１では省略している。
ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１９との間に液晶を介して液晶容量１７を形成している。
これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートがオンし、ソースバスライン１１からのソース信号（データ信号）が画素電極１４に書き込まれると、画素電極１４に上記ソース信号に応じた電位が付与される。この結果、画素電極１４と対向電極１９との間に介在する液晶に対して上記ソース信号に応じた電圧が印加されることによって、上記ソース信号に応じた階調表示を実現することができる。
ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４との間に保持容量１６（「補助容量」ともいう）が形成されることにより、画素電極１４と容量結合されている。
なお、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引込容量１８が形成されてしまうことから、画素電極１４の電位はゲートライン１２の電位変化による影響（引き込み）を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。
上記のように構成される液晶表示パネル１０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０によって駆動される。また、コントロール回路５０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０に、液晶表示パネル１０の駆動に必要な各種の信号を供給する。
本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。このゲートライン駆動回路３０の詳細については後述する。
ソースバスライン駆動回路２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部からコントロール回路５０を介してソースバスライン駆動回路２０に供給された映像信号を、ソースバスライン駆動回路２０において各列に割り当て、昇圧等を施した信号である。
また、ソースバスライン駆動回路２０は、ｎライン（ｎＨ）反転駆動あるいはｍライン（ｍＨ）反転駆動を行うために、出力するソース信号の極性を、同一行の全ての画素について極性が同一であり、かつｎラインごとあるいはｍラインごとに逆転するようにしている。例えば、第１フレームにおいて２ライン（２Ｈ）反転駆動を行い、第２フレームにおいて１ライン（１Ｈ）反転駆動を行う駆動タイミングを示す図４では、第１フレームにおいては第１行および第２行の水平走査期間と、第３行および第４行の水平走査期間とでは、ソース信号Ｓの極性は反転しており、第２フレームにおいては第１行の水平走査期間と、第２行の水平走査期間とでは、ソース信号Ｓの極性は反転している。すなわち、ｎライン（ｎＨ）反転駆動では、ｎライン（ｎ水平走査期間）ごとにソース信号Ｓの極性（画素電極の電位の極性）が反転し、ｍライン（ｍＨ）反転駆動では、ｍライン（ｍ水平走査期間）ごとにソース信号Ｓの極性（画素電極の電位の極性）が反転する。ここで、ｎライン（ｎＨ）反転駆動とｍライン（ｍＨ）反転駆動とを切り替えるタイミングは、任意に設定することができ、例えば、１フレームごとに切り替えることもできる。
ＣＳバスライン駆動回路４０は、本発明の保持容量配線信号に相当するＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値（電位レベルの高低）の間で切り替わる（立ち上がり又は立ち下がり）信号であり、当該行のＴＦＴ１３がオンからオフに切り替えられた時点（ゲート信号が立ち下がった時点）の電位が、ｎラインごとあるいはｍラインごとに互いに異なるように制御されている。このＣＳバスライン駆動回路４０の詳細については後述する。
コントロール回路５０は、上述したゲートライン駆動回路３０、ソースバスライン駆動回路２０、ＣＳバスライン駆動回路４０を制御することにより、これら各回路から図４に示す信号を出力させる。
ここで、従来の液晶表示装置では、１ライン反転駆動を前提としているため、例えば、１ライン反転駆動から２ライン反転駆動に切り替えた場合、切り替えた直後の表示に不具合が生じることになる。図２２は、その原因を説明するための上記液晶表示装置の動作を示すタイミングチャートである。
図２２において、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩは、水平走査期間に同期して極性が反転する信号である。
また、図２２には、ソースライン駆動回路１１１（図２３）から、あるソースライン１０１（第ｘ列に設けられたソースライン１０１）に供給されるソース信号Ｓ、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３から第１行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ２をこの順に図示している。第３行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ３をこの順に図示している。第４行および第５行も同様に、ゲート信号Ｇ４、ＣＳ信号ＣＳ４、電位波形Ｖｐｉｘ４、および、ゲート信号Ｇ５、ＣＳ信号ＣＳ５、電位波形Ｖｐｉｘ５、をこの順に図示している。
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３，Ｖｐｉｘ４，Ｖｐｉｘ５における破線は対向電極１９の電位を示している。
図２２では、１ライン反転駆動の動作を示す第（ｋ−１）フレームおよび第ｋフレームと、２ライン反転駆動に切り替えられた直後の動作を示す第（ｋ＋１）フレームを示している。
第（ｋ−１）フレームおよび第ｋフレームでは、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。なお、図２２では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。また、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位（スイッチング素子１０３のゲートをオンする電位）となり、その他の期間においてゲートオフ電位となる。
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に反転し、かつ、その反転方向が互いに逆の関係となるような波形をとる。具体的には、第ｋフレームにおいて、ＣＳ信号ＣＳ１，ＣＳ３，ＣＳ５は対応するゲート信号Ｇ１，Ｇ３，Ｇ５が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ２，ＣＳ４は対応するゲート信号Ｇ２，Ｇ４が立ち下がった後に立ち上がることになる。
なお、ＣＳ信号ＣＳ１〜ＣＳ５の反転するタイミングは、ゲート信号Ｇ１〜Ｇ５の立ち下がり以降、すなわち対応する水平走査期間以降であればよく、水平走査期間が終了する瞬間（ゲート信号の立ち下がりに同期して反転）であってもよい。図２２に示す構成では、対応する行の次行のゲート信号の立ち上がりに同期して反転する。すなわち、図２２の第ｋフレームでは、ＣＳ信号ＣＳ１は、ゲート信号Ｇ２の立ち上がりに同期してプラス極性からマイナス極性に反転し、ＣＳ信号ＣＳ２は、ゲート信号Ｇ３の立ち上がりに同期してマイナス極性からプラス極性に反転し、ＣＳ信号ＣＳ３は、ゲート信号Ｇ４の立ち上がりに同期してプラス極性からマイナス極性に反転する。
このように１ライン反転駆動を行う第ｋフレーム（および第（ｋ−１）フレーム）では、画素電極の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。
これに対して、２ライン反転駆動を行う第（ｋ＋１）フレームでは、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２Ｈ期間ごとに極性が反転する信号となる。そして、ＣＳ信号ＣＳ１〜ＣＳ５は、第ｋフレームと同様に、ＣＳ信号ＣＳ１，ＣＳ３，ＣＳ５は対応するゲート信号Ｇ１，Ｇ３，Ｇ５が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ２，ＣＳ４は対応するゲート信号Ｇ２，Ｇ４が立ち下がった後に立ち上がることになる。つまり、２ライン反転駆動では、ソース信号Ｓは２Ｈ期間ごとに極性が反転するのに対し、ＣＳ信号は１Ｈ期間ごとに極性が反転することになる。
そのため、第（ｋ＋１）フレームでは、ＣＳ信号の極性とソース信号Ｓの極性とが一致しないため、画素電極の電位Ｖｐｉｘ２，Ｖｐｉｘ３についてはＣＳ信号ＣＳ２，ＣＳ３よって適正にシフトされないことになる（図２２の斜線部）。その結果、同一階調のソース信号Ｓが入力されているにもかかわらず、電位Ｖｐｉｘ１，Ｖｐｉｘ４，Ｖｐｉｘ５と、電位Ｖｐｉｘ２，Ｖｐｉｘ３とが異なるために、第１行と第２行、及び、第３行と第４行との間で輝度差が生じてしまう。この輝度差は、画像表示部全体としては２行ごとの輝度差として現れることになる。そのため、第（ｋ＋１）フレームの映像には、２行ごとの明暗からなる横筋が観察されてしまうことになる。このような現象は、１ライン反転駆動から２ライン反転駆動に切り替えた場合に限らず、ｎライン（ｎＨ）反転駆動をｍライン（ｍＨ）反転駆動に切り替えた場合に共通して生じるものである。
この点、本実施の形態に係る液晶表示装置１では、ｎライン反転駆動（第１モード）を行う場合には、対応する行のスイッチング素子がオンからオフに切り替えられた時点の該行のＣＳ信号の電位が隣り合うｎ行ごとに互いに異なるように、該ＣＳ信号を出力する一方、ｍライン反転駆動（第２モード）を行う場合には、対応する行のスイッチング素子がオンからオフに切り替えられた時点の該行のＣＳ信号の電位が隣り合うｍ行ごとに互いに異なるように、ＣＳ信号を出力する。そのため、駆動方式を切り替えた（ｎライン反転駆動→ｍライン反転駆動）直後のフレームにおいて、上記横筋の発生を解消することができる。
本実施の形態において注目すべきは、上記各部材により構成される液晶表示装置１において、特に、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の特徴である。以降、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。
〔実施の形態１〕
（実施例１）
図４は、２ライン（２Ｈ）反転駆動から１ライン（１Ｈ）反転駆動に切り替える液晶表示装置１における各種信号の波形を示すタイミングチャートである。図４では、図２２と同じく、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩは、所定のタイミングに従って極性が反転する極性信号である。
また、図４では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ３をこの順に図示している。第４行および第５行も同様に、ゲート信号Ｇ４、ＣＳ信号ＣＳ４、電位波形Ｖｐｉｘ４、および、ゲート信号Ｇ５、ＣＳ信号ＣＳ５、電位波形Ｖｐｉｘ５、をこの順に図示している。
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３，Ｖｐｉｘ４，Ｖｐｉｘ５における破線は対向電極１９の電位を示している。
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
第１フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、図４では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
第１フレームにおけるＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。
一方、第２フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でローレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でハイレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。
第２フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１水平走査期間（１Ｈ）毎に極性が反転する信号となる。また、図４では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。
第２フレームにおけるＣＳ信号ＣＳ１〜ＣＳ５は、ＣＳ信号ＣＳ１，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２，ＣＳ４のそれぞれは、対応するゲート信号Ｇ２，Ｇ４が立ち下がった後に立ち下がる。
このように、２ライン反転駆動を行う第１フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う２行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素にプラス極性のソース信号が書き込まれ、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において２ライン反転駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５をＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトすることができるため、表示映像の最初のフレームにおける２行ごとに発生する横筋を解消することもできる。
また、１ライン反転駆動を行う第２フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して隣り合う行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第２フレームでは、同一画素列の奇数番目の画素にプラス極性のソース信号が書き込まれるとともに、偶数番目の画素にマイナス極性のソース信号が書き込まれ、奇数番目の画素に対応するＣＳ信号の電位は、上記奇数番目の画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、かつ次の書き込みまで極性反転せず、偶数番目の画素に対応するＣＳ信号の電位は、上記偶数番目の画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において１ライン反転駆動が実現される。そして、上記構成によれば、２ライン反転駆動を１ライン反転駆動に切り替えた場合でも、切り替えた直後のフレーム（ここでは第２フレーム）において、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５をＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトすることができるため、図２２に示す横筋の発生を解消することができる。
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
図３は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂ、及びＭＵＸ回路（マルチプレクサ）４１ｃ，４２ｃ，４３ｃ，…，４ｎｃを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、図１および図３では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１に対応するシフトレジスタ出力ＳＲＯ１、ＭＵＸ回路４１ｃの出力、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２、ＭＵＸ回路４２ｃの出力、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３、ＭＵＸ回路４３ｃの出力、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４に対応するシフトレジスタ出力ＳＲＯ４、ＭＵＸ回路４４ｃの出力、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路４ｎには、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、ＭＵＸ回路４１ｎの出力とが入力されるとともに、極性信号ＣＭＩが入力される。極性信号ＣＭＩおよびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。
Ｄラッチ回路４２ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄには、極性信号ＣＭＩ（保持対象信号）が入力され、クロック端子ＣＫには、ＯＲ回路４２ｂの出力が入力される。このＤラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ２として出力する。
具体的には、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４２ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ２を出力する。
Ｄラッチ回路４３ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＣＭＩが入力される。一方、Ｄラッチ回路４３ａのクロック端子ＣＫには、ＯＲ回路４３ｂの出力が入力される。これにより、Ｄラッチ回路４３ａの出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ３が出力される。
ＯＲ回路４２ｂは、対応する第２行のシフトレジスタ回路ＳＲ２の出力信号ＳＲＯ２、及びＭＵＸ回路４２ｃの出力信号が入力されることにより、図３および図５に示す信号Ｍ２を出力する。また、ＯＲ回路４３ｂは、対応する第３行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３、及びＭＵＸ回路４３ｃの出力信号が入力されることにより、図３および図５に示す信号Ｍ３を出力する。
ＭＵＸ回路４２ｃには、第３行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３、第４行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４、及び、選択信号ＳＥＬが入力され、選択信号ＳＥＬに基づき、シフトレジスタ出力ＳＲＯ３あるいはシフトレジスタ出力ＳＲＯ４をＯＲ回路４２ｂへ出力する。例えば、選択信号ＳＥＬがハイレベルの場合は、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ４が出力され、選択信号ＳＥＬがローレベルの場合は、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ３が出力される。
このように、ＯＲ回路４ｎｂには、第ｎ行のシフトレジスタ回路ＳＲｎの出力信号ＳＲＯｎと、第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１の出力信号ＳＲＯｎ＋１あるいは第（ｎ＋２）行のシフトレジスタ回路ＳＲｎ＋２の出力信号ＳＲＯｎ＋２とが入力される。
選択信号ＳＥＬは、２ライン反転駆動および１ライン反転駆動を切り替える切替信号であり、ここでは、選択信号ＳＥＬがハイレベルのときに２ライン反転駆動が行われ、選択信号ＳＥＬがローレベルのときに１ライン反転駆動が行われる。極性信号ＣＭＩは、選択信号ＳＥＬに応じて極性反転タイミングが切り替わり、ここでは、選択信号ＳＥＬがハイレベルのときは、２水平走査期間ごとに極性が反転し、選択信号ＳＥＬがローレベルのときは、１水平走査期間ごとに極性が反転する。
なお、シフトレジスタ出力ＳＲＯは、図３に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のシフトレジスタ回路ＳＲにシフトさせる。ゲートライン駆動回路３０の構成はこれに限定されるものではなく、他の構成としても良い。
図５は、実施例１の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。ここでは、第１フレームにおいて２ライン反転駆動を行い、第２フレームにおいて１ライン反転駆動を行う場合の波形を示している。すなわち、第１フレームでは、選択信号ＳＥＬはハイレベルに設定され、極性信号ＣＭＩは２水平走査期間ごとに極性が反転し、第２フレームでは、選択信号ＳＥＬはローレベルに設定され、極性信号ＣＭＩは１水平走査期間ごとに極性が反転する。
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ＭＵＸ回路４２ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがハイレベルに設定されているため、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ４が出力され、ＯＲ回路４２ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ＭＵＸ回路４２ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがローレベルに設定されているため、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ３が出力され、ＯＲ回路４２ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ＭＵＸ回路４３ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがハイレベルに設定されているため、ＭＵＸ回路４３ｃからシフトレジスタ出力ＳＲＯ５が出力され、ＯＲ回路４３ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ＭＵＸ回路４３ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがローレベルに設定されているため、ＭＵＸ回路４３ｃからシフトレジスタ出力ＳＲＯ４が出力され、ＯＲ回路４３ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
なお、第４行では、第１フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ６で極性信号ＣＭＩをラッチし、第２フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩをラッチすることにより、図５に示すＣＳ信号ＣＳ４を出力する。
このように、第１フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。また、第２フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、１ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
すなわち、２ライン反転駆動を行う第１フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
また、１ライン反転駆動を行う第２フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
これにより、２ライン反転駆動方式および１ライン反転駆動方式の何れにおいても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおける横筋の発生を防止することができ、また、２ライン反転駆動方式から１ライン反転駆動方式に切り替えたときの最初のフレーム（上記の例では第２フレーム）における横筋の発生を防止することができる。
（実施例２）
図７は、３ライン（３Ｈ）反転駆動から１ライン（１Ｈ）反転駆動に切り替える液晶表示装置１における各種信号の波形を示すタイミングチャートであり、図６は、この動作を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示す図である。
本実施例２の液晶表示装置１では、ＭＵＸ回路４ｎｃに入力されるシフトレジスタ回路ＳＲの出力信号が、実施例１とは異なっており、また、極性信号ＣＭＩの極性が反転するタイミングが、実施例１とは異なっている。
本液晶表示装置１では、図６に示すように、第１行に対応するＭＵＸ回路４１ｃには、第２行のシフトレジスタ回路ＳＲ２の出力信号ＳＲＯ２、第４行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４、及び、選択信号ＳＥＬが入力され、選択信号ＳＥＬに基づき、シフトレジスタ出力ＳＲＯ２あるいはシフトレジスタ出力ＳＲＯ４をＯＲ回路４１ｂへ出力する。第２行に対応するＭＵＸ回路４２ｃには、第３行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３、第５行のシフトレジスタ回路ＳＲ５の出力信号ＳＲＯ５、及び、選択信号ＳＥＬが入力され、選択信号ＳＥＬに基づき、シフトレジスタ出力ＳＲＯ３あるいはシフトレジスタ出力ＳＲＯ５をＯＲ回路４２ｂへ出力する。例えば、第２行のＭＵＸ回路４２ｃを例に挙げると、選択信号ＳＥＬがハイレベルの場合は、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ５が出力され、選択信号ＳＥＬがローレベルの場合は、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ３が出力される。
すなわち、図６に示すように、ＯＲ回路４ｎｂには、第ｎ行のシフトレジスタ回路ＳＲｎの出力信号ＳＲＯｎと、第（ｎ＋１）行のシフトレジスタ回路ＳＲｎ＋１の出力信号ＳＲＯｎ＋１あるいは第（ｎ＋３）行のシフトレジスタ回路ＳＲｎ＋３の出力信号ＳＲＯｎ＋３とが入力される。
選択信号ＳＥＬは、３ライン反転駆動および１ライン反転駆動を切り替える切替信号であり、ここでは、選択信号ＳＥＬがハイレベルのときに３ライン反転駆動が行われ、選択信号ＳＥＬがローレベルのときに１ライン反転駆動が行われる。極性信号ＣＭＩは、選択信号ＳＥＬに応じて極性反転タイミングが切り替わり、ここでは、選択信号ＳＥＬがハイレベルのときは、３水平走査期間ごとに極性が反転し、選択信号ＳＥＬがローレベルのときは、１水平走査期間ごとに極性が反転する。
図７に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図７ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
第１フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３水平走査期間（３Ｈ）ごとに極性が反転する信号となる。また、図７では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。
一方、第２フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でローレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でハイレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。
第２フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１水平走査期間（１Ｈ）ごとに極性が反転する信号となる。また、図７では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。
第２フレームにおけるＣＳ信号ＣＳ１〜ＣＳ７は、ＣＳ信号ＣＳ１，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２，ＣＳ４のそれぞれは、対応するゲート信号Ｇ２，Ｇ４が立ち下がった後に立ち下がる。
このように、３ライン反転駆動を行う第１フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素にプラス極性のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、表示映像の最初のフレームにおける３行ごとに発生する横筋を解消することもできる。
また、１ライン反転駆動を行う第２フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して隣り合う行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第２フレームでは、同一画素列の奇数番目の画素にプラス極性のソース信号が書き込まれるとともに、偶数番目の画素にマイナス極性のソース信号が書き込まれ、奇数番目の画素に対応するＣＳ信号の電位は、上記奇数番目の画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、かつ次の書き込みまで極性反転せず、偶数番目の画素に対応するＣＳ信号の電位は、上記偶数番目の画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において１ライン反転駆動が実現される。そして、上記構成によれば、３ライン反転駆動を１ライン反転駆動に切り替えた場合でも、切り替えた直後のフレーム（ここでは第２フレーム）において、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、図２２に示す横筋の発生を解消することができる。
ここで、実施例２の液晶表示装置１の動作について、図７および図８を用いて説明する。図８は、実施例２の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２，第３行に対応するＣＳ回路４２，４３を例に挙げて説明する。
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ＭＵＸ回路４２ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがハイレベルに設定されているため、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ５が出力され、ＯＲ回路４２ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ＭＵＸ回路４２ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがローレベルに設定されているため、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ３が出力され、ＯＲ回路４２ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ＭＵＸ回路４３ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがハイレベルに設定されているため、ＭＵＸ回路４３ｃからシフトレジスタ出力ＳＲＯ６が出力され、ＯＲ回路４３ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルが保持される。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩの入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ＭＵＸ回路４３ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがローレベルに設定されているため、ＭＵＸ回路４３ｃからシフトレジスタ出力ＳＲＯ４が出力され、ＯＲ回路４３ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
なお、第４行では、第１フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ７で極性信号ＣＭＩをラッチし、第２フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩをラッチすることにより、図８に示すＣＳ信号ＣＳ４を出力する。
このように、第１フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、３ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。また、第２フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、１ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
すなわち、３ライン反転駆動を行う第１フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
また、１ライン反転駆動を行う第２フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
これにより、３ライン反転駆動方式および１ライン反転駆動方式の何れにおいても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおける横筋の発生を防止することができ、また、３ライン反転駆動方式から１ライン反転駆動方式に切り替えたときの最初のフレーム（上記の例では第２フレーム）における横筋の発生を防止することができる。
（実施例３）
図１０は、３ライン（３Ｈ）反転駆動から２ライン（２Ｈ）反転駆動に切り替える液晶表示装置１における各種信号の波形を示すタイミングチャートであり、図９は、この動作を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示す図である。
本実施例３の液晶表示装置１では、ＭＵＸ回路４ｎｃに入力されるシフトレジスタ回路ＳＲの出力信号が、実施例１とは異なっており、また、ＣＭＩの極性が反転するタイミングが、実施例１とは異なっている。
本液晶表示装置１では、図９に示すように、第１行に対応するＭＵＸ回路４１ｃには、第３行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３、第４行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４、及び、選択信号ＳＥＬが入力され、選択信号ＳＥＬに基づき、シフトレジスタ出力ＳＲＯ３あるいはシフトレジスタ出力ＳＲＯ４をＯＲ回路４１ｂへ出力する。第２行に対応するＭＵＸ回路４２ｃには、第４行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４、第５行のシフトレジスタ回路ＳＲ５の出力信号ＳＲＯ５、及び、選択信号ＳＥＬが入力され、選択信号ＳＥＬに基づき、シフトレジスタ出力ＳＲＯ４あるいはシフトレジスタ出力ＳＲＯ５をＯＲ回路４２ｂへ出力する。例えば、第２行のＭＵＸ回路４２ｃを例に挙げると、選択信号ＳＥＬがハイレベルの場合は、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ５が出力され、選択信号ＳＥＬがローレベルの場合は、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ４が出力される。
すなわち、図９に示すように、ＯＲ回路４ｎｂには、第ｎ行のシフトレジスタ回路ＳＲｎの出力信号ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ回路ＳＲｎ＋２の出力信号ＳＲＯｎ＋２あるいは第（ｎ＋３）行のシフトレジスタ回路ＳＲｎ＋３の出力信号ＳＲＯｎ＋３とが入力される。
選択信号ＳＥＬは、３ライン反転駆動および２ライン反転駆動を切り替える切替信号であり、ここでは、選択信号ＳＥＬがハイレベルのときに３ライン反転駆動が行われ、選択信号ＳＥＬがローレベルのときに２ライン反転駆動が行われる。極性信号ＣＭＩは、選択信号ＳＥＬに応じて極性反転タイミングが切り替わり、ここでは、選択信号ＳＥＬがハイレベルのときは、３水平走査期間ごとに極性が反転し、選択信号ＳＥＬがローレベルのときは、２水平走査期間ごとに極性が反転する。
図１０に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図１０ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
第１フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３水平走査期間（３Ｈ）毎に極性が反転する信号となる。また、図１０では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。
一方、第２フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でローレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でローレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でハイレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。
第２フレームにおけるＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
このように、３ライン反転駆動を行う第１フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素にプラス極性のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、表示映像の最初のフレームにおける３行ごとに発生する横筋を解消することもできる。
また、２ライン反転駆動を行う第２フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第２フレームでは、同一画素列において、隣り合う２行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素にプラス極性のソース信号が書き込まれ、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において２ライン反転駆動が実現される。そして、上記構成によれば、３ライン反転駆動を２ライン反転駆動に切り替えた場合でも、切り替えた直後のフレーム（ここでは第２フレーム）において、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、図２２に示す横筋の発生を解消することができる。
ここで、実施例３の液晶表示装置１の動作について、図１０および図１１を用いて説明する。図１１は、実施例３の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２，第３行に対応するＣＳ回路４２，４３を例に挙げて説明する。
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ＭＵＸ回路４２ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがハイレベルに設定されているため、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ５が出力され、ＯＲ回路４２ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩの入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ＭＵＸ回路４２ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがローレベルに設定されているため、ＭＵＸ回路４２ｃからシフトレジスタ出力ＳＲＯ４が出力され、ＯＲ回路４２ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ＭＵＸ回路４３ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがハイレベルに設定されているため、ＭＵＸ回路４３ｃからシフトレジスタ出力ＳＲＯ６が出力され、ＯＲ回路４３ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルが保持される。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ＭＵＸ回路４３ｃの出力信号が入力される。ここでは、選択信号ＳＥＬがローレベルに設定されているため、ＭＵＸ回路４３ｃからシフトレジスタ出力ＳＲＯ５が出力され、ＯＲ回路４３ｂに入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
なお、第４行では、第１フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ７で極性信号ＣＭＩをラッチし、第２フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ６で極性信号ＣＭＩをラッチすることにより、図１１に示すＣＳ信号ＣＳ４を出力する。
このように、第１フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、３ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。また、第２フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
すなわち、３ライン反転駆動を行う第１フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
また、２ライン反転駆動を行う第２フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
これにより、３ライン反転駆動方式および２ライン反転駆動方式の何れにおいても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおける横筋の発生を防止することができ、また、３ライン反転駆動方式から２ライン反転駆動方式に切り替えたときの最初のフレーム（上記の例では第２フレーム）における横筋の発生を防止することができる。
〔実施の形態２〕
ｎライン（ｎＨ）反転駆動とｍライン（ｍＨ）反転駆動とを切り替える構成は、上記実施例１（１ライン反転駆動と２ライン反転駆動とを切り替える構成）、上記実施例２（１ライン反転駆動と３ライン反転駆動とを切り替える構成）、上記実施例３（２ライン反転駆動と３ライン反転駆動とを切り替える構成）に限定されるものではない。本実施の形態２では、ｎライン（ｎＨ）反転駆動とｍライン（ｍＨ）反転駆動とを切り替える他の構成（実施例４〜６）について説明する。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施の形態においてもその定義に則って用いるものとする。
（実施例４）
図１３は、２ライン（２Ｈ）反転駆動から１ライン（１Ｈ）反転駆動に切り替える液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１３において、極性信号ＣＭＩは、１水平走査期間ごとに極性が反転する。
図１３に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図１３ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
第１フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、図１３では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。
一方、第２フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でローレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でハイレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。
第２フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１水平走査期間（１Ｈ）毎に極性が反転する信号となる。また、図１３では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。
第２フレームにおけるＣＳ信号ＣＳ１〜ＣＳ５は、ＣＳ信号ＣＳ１，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２，ＣＳ４のそれぞれは、対応するゲート信号Ｇ２，Ｇ４が立ち下がった後に立ち下がる。
このように、２ライン反転駆動を行う第１フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う２行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素にプラス極性のソース信号が書き込まれ、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において２ライン反転駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、表示映像の最初のフレームにおける２行ごとに発生する横筋を解消することもできる。
また、１ライン反転駆動を行う第２フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して隣り合う行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第２フレームでは、同一画素列の奇数番目の画素にプラス極性のソース信号が書き込まれるとともに、偶数番目の画素にマイナス極性のソース信号が書き込まれる第２フレームについては、奇数番目の画素に対応するＣＳ信号の電位は、上記奇数番目の画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、かつ次の書き込みまで極性反転せず、偶数番目の画素に対応するＣＳ信号の電位は、上記偶数番目の画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において１ライン反転駆動が実現される。そして、上記構成によれば、２ライン反転駆動を１ライン反転駆動に切り替えた場合でも、切り替えた直後のフレーム（ここでは第２フレーム）において、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、図２２に示す横筋の発生を解消することができる。
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
図１２は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂ、及びＭＵＸ回路（マルチプレクサ）４２ｃ，４３ｃ，…，４ｎｃを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、ＭＵＸ回路は、所定の行に対応して設けられ、図１２では、第２行，第３行，第６行，第７行，第１０行，第１１行，…、のように２行おきに２行連続して設けられる。
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、ＭＵＸ回路４２ｃの出力、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、ＭＵＸ回路４３ｃの出力、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ６、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力される。極性信号ＣＭＩおよびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
以下では、便宜上、主として第１及び第２行に対応するＣＳ回路４１，４２を例に挙げる。
Ｄラッチ回路４１ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄには、極性信号ＣＭＩが入力され、クロック端子ＣＫには、ＯＲ回路４２ｂの出力が入力される。このＤラッチ回路４１ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ１として出力する。
具体的には、Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４１ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ１を出力する。
Ｄラッチ回路４２ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄには、ＭＵＸ回路４２ｃの出力（極性信号ＣＭＩあるいはＣＭＩの論理反転ＣＭＩＢ）が入力され、クロック端子ＣＫには、ＯＲ回路４２ｂの出力が入力される。このＤラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号（ＣＭＩあるいはＣＭＩＢ）の入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ２として出力する。
ＯＲ回路４１ｂは、対応する第１行のシフトレジスタ回路ＳＲ１の出力信号ＳＲＯ１、及びシフトレジスタ回路ＳＲ２の出力信号ＳＲＯ２が入力されることにより、図１２および図１４に示す信号Ｍ１を出力する。また、ＯＲ回路４２ｂは、対応する第２行のシフトレジスタ回路ＳＲ２の出力信号ＳＲＯ２、及びシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３が入力されることにより、図１２および図１４に示す信号Ｍ２を出力する。
ＭＵＸ回路４２ｃには、極性信号ＣＭＩ，ＣＭＩＢ、及び、選択信号ＳＥＬが入力され、選択信号ＳＥＬに基づき、極性信号ＣＭＩあるいはＣＭＩＢをＯＲ回路４２ｂへ出力する。例えば、選択信号ＳＥＬがハイレベルの場合は、ＭＵＸ回路４２ｃから極性信号ＣＭＩが出力され、選択信号ＳＥＬがローレベルの場合は、ＭＵＸ回路４２ｃから極性信号ＣＭＩＢが出力される。
選択信号ＳＥＬは、２ライン反転駆動および１ライン反転駆動を切り替える切替信号であり、ここでは、選択信号ＳＥＬがハイレベルのときに２ライン反転駆動が行われ、選択信号ＳＥＬがローレベルのときに１ライン反転駆動が行われる。
図１４は、実施例４の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。ここでは、第１フレームにおいて２ライン反転駆動を行い、第２フレームにおいて１ライン反転駆動を行う状態を示している。すなわち、第１フレームでは、選択信号ＳＥＬはハイレベルに設定され、第２フレームでは、選択信号ＳＥＬはローレベルに設定される。ＭＵＸ回路が設けられている行では、選択信号ＳＥＬはハイレベル（２ライン反転駆動）のときはＤラッチ回路に極性信号ＣＭＩＢが入力され、選択信号ＳＥＬはローレベル（１ライン反転駆動）のときはＤラッチ回路に極性信号ＣＭＩが入力される。
まず、第１行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４１におけるＤラッチ回路４１ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４１ａの出力端子Ｑから出力されるＣＳ信号ＣＳ１の電位はローレベルで保持される。
その後、第１行のゲートライン１２に供給されるゲート信号Ｇ１に対応するシフトレジスタ出力ＳＲＯ１がシフトレジスタ回路ＳＲ１から出力され、ＣＳ回路４１におけるＯＲ回路４１ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ１におけるシフトレジスタ出力ＳＲＯ１の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ（図１２のＣＭＩ１）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ１が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ１の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ１におけるシフトレジスタ出力ＳＲＯ１の電位変化（ハイからロー）があるまで（信号Ｍ１がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ１におけるシフトレジスタ出力ＳＲＯ１の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ１がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４１ｂの他方の端子に、ゲートライン駆動回路３０において第２行にシフトされたシフトレジスタ出力ＳＲＯ２が入力される。なお、このシフトレジスタ出力ＳＲＯ２は、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子にも入力される。
Ｄラッチ回路４１ａのクロック端子ＣＫには、信号Ｍ１におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ１の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ１におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ１がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ１におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ１が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ１がシフトレジスタ回路ＳＲ１から出力され、ＣＳ回路４１におけるＯＲ回路４１ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ１におけるシフトレジスタ出力ＳＲＯ１の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。信号Ｍ１におけるシフトレジスタ出力ＳＲＯ１のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ１の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ローレベル）がラッチされ、信号Ｍ１が次にハイレベルになるまで、ローレベルを保持する。
続いて、ＯＲ回路４１ｂの他方の端子に、ゲートライン駆動回路３０において第２行にシフトされたシフトレジスタ出力ＳＲＯ２が入力される。なお、このシフトレジスタ出力ＳＲＯ２は、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子にも入力される。
Ｄラッチ回路４１ａのクロック端子ＣＫには、信号Ｍ１におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ１の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ１におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ１がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ１におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ１が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
次に、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａのデータ端子Ｄには、極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩＢ（図１２のＣＭＩ２）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２（ＣＭＩ）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
なお、第３行では、第１フレームにおいて、シフトレジスタ出力ＳＲＯ３，ＳＲＯ４で極性信号ＣＭＩをラッチし、第２フレームにおいて、シフトレジスタ出力ＳＲＯ３，ＳＲＯ４で極性信号ＣＭＩをラッチすることにより、図１４に示すＣＳ信号ＣＳ３を出力する。
このように、第１フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。また、第２フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、１ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
すなわち、２ライン反転駆動を行う第１フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベルをラッチすることにより生成される。
また、１ライン反転駆動を行う第２フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
これにより、２ライン反転駆動方式および１ライン反転駆動方式の何れにおいても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおける横筋の発生を防止することができ、また、２ライン反転駆動方式から１ライン反転駆動方式に切り替えたときの最初のフレーム（上記の例では第２フレーム）における横筋の発生を防止することができる。
（実施例５）
図１６は、３ライン（３Ｈ）反転駆動から１ライン（１Ｈ）反転駆動に切り替える液晶表示装置１における各種信号の波形を示すタイミングチャートであり、図１５は、この動作を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示す図である。
本実施例５の液晶表示装置１では、ＭＵＸ回路４ｎｃが、第２行，第５行，第８行，第１１行，…、のように２行おきに設けられる。その他の構成は図１２と同一である。
選択信号ＳＥＬは、３ライン反転駆動および１ライン反転駆動を切り替える切替信号であり、ここでは、選択信号ＳＥＬがハイレベルのときに３ライン反転駆動が行われ、選択信号ＳＥＬがローレベルのときに１ライン反転駆動が行われる。極性信号ＣＭＩは、１水平走査期間ことに極性が反転する。
図１６に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図１６ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
第１フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３水平走査期間（３Ｈ）ごとに極性が反転する信号となる。また、図１６では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。
一方、第２フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でローレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でハイレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。
第２フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１水平走査期間（１Ｈ）ごとに極性が反転する信号となる。また、図１６では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。
第２フレームにおけるＣＳ信号ＣＳ１〜ＣＳ５は、ＣＳ信号ＣＳ１，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ２，ＣＳ４のそれぞれは、対応するゲート信号Ｇ２，Ｇ４が立ち下がった後に立ち下がる。
このように、３ライン反転駆動を行う第１フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素にプラス極性のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５をＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトすることができるため、表示映像の最初のフレームにおける３行ごとに発生する横筋を解消することもできる。
また、１ライン反転駆動を行う第２フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して隣り合う行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第２フレームでは、同一画素列の奇数番目の画素にプラス極性のソース信号が書き込まれるとともに、偶数番目の画素にマイナス極性のソース信号が書き込まれ、奇数番目の画素に対応するＣＳ信号の電位は、上記奇数番目の画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、かつ次の書き込みまで極性反転せず、偶数番目の画素に対応するＣＳ信号の電位は、上記偶数番目の画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において１ライン反転駆動が実現される。そして、上記構成によれば、３ライン反転駆動を１ライン反転駆動に切り替えた場合でも、切り替えた直後のフレーム（ここでは第２フレーム）において、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、図２２に示す横筋の発生を解消することができる。
ここで、実施例５の液晶表示装置１の動作について、図１６および図１７を用いて説明する。図１７は、実施例５の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。ここでは、第１フレームにおいて３ライン反転駆動を行い、第２フレームにおいて１ライン反転駆動を行う状態を示している。すなわち、第１フレームでは、選択信号ＳＥＬはハイレベルに設定され、第２フレームでは、選択信号ＳＥＬはローレベルに設定される。ＭＵＸ回路が設けられている行では、選択信号ＳＥＬはハイレベル（３ライン反転駆動）のときはＤラッチ回路に極性信号ＣＭＩＢが入力され、選択信号ＳＥＬはローレベル（１ライン反転駆動）のときはＤラッチ回路に極性信号ＣＭＩが入力される。以下では、便宜上、第２，第３行に対応するＣＳ回路４２，４３を例に挙げて説明する。
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩＢ（図１５のＣＭＩ２）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２（ＣＭＩ）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ（図１５のＣＭＩ３）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルが保持される。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３（ＣＭＩ）の入力状態、すなわちローレベルが転送される。信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ３の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ３の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
なお、第４行では、第１フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩをラッチし、第２フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩをラッチすることにより、図１７に示すＣＳ信号ＣＳ４を出力する。
このように、第１フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、３ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。また、第２フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、１ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
これにより、３ライン反転駆動方式および１ライン反転駆動方式の何れにおいても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおける横筋の発生を防止することができ、また、３ライン反転駆動方式から１ライン反転駆動方式に切り替えたときの最初のフレーム（上記の例では第２フレーム）における横筋の発生を防止することができる。
（実施例６）
図１９は、３ライン（３Ｈ）反転駆動から２ライン（２Ｈ）反転駆動に切り替える液晶表示装置１における各種信号の波形を示すタイミングチャートであり、図１８は、この動作を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示す図である。
本実施例６の液晶表示装置１では、ＭＵＸ回路４ｎｃが、第３行，第５行，第６行，第７行，第８行，第１０行…、のように規則的に設けられ、極性信号ＣＭＩは２水平走査期間ごとに極性が反転する。また、ＯＲ回路４ｎｂには、第ｎ行のシフトレジスタ回路ＳＲｎの出力信号ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ回路ＳＲｎ＋２の出力信号ＳＲＯｎ＋２とが入力される。
選択信号ＳＥＬは、３ライン反転駆動および２ライン反転駆動を切り替える切替信号であり、ここでは、選択信号ＳＥＬがハイレベルのときに３ライン反転駆動が行われ、選択信号ＳＥＬがローレベルのときに２ライン反転駆動が行われる。
図１９に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図１９ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
第１フレームにおけるソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３水平走査期間（３Ｈ）ごとに極性が反転する信号となる。また、図１９では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。
また、第２フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でローレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でローレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でハイレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。
ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
このように、３ライン反転駆動を行う第１フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素にプラス極性のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、表示映像の最初のフレームにおける３行ごとに発生する横筋を解消することもできる。
また、２ライン反転駆動を行う第２フレームでは、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第２フレームでは、同一画素列において、隣り合う２行に対応する画素にマイナス極性のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素にプラス極性のソース信号が書き込まれ、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において２ライン反転駆動が実現される。そして、上記構成によれば、３ライン反転駆動を２ライン反転駆動に切り替えた場合でも、切り替えた直後のフレーム（ここでは第２フレーム）において、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、図２２に示す横筋の発生を解消することができる。
ここで、実施例６の液晶表示装置１の動作について、図１９および図２０を用いて説明する。図２０は、実施例６の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２，第３行に対応するＣＳ回路４２，４３を例に挙げて説明する。
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ（図１８のＣＭＩ２）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２（ＣＭＩ）の入力状態、すなわちローレベルが転送される。信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩＢ（図１８のＣＭＩ３）の入力状態、すなわちハイレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルが保持される。
第２フレームにおいて、シフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３（ＣＭＩ）の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
なお、第４行では、第１フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ６で極性信号ＣＭＩをラッチし、第２フレームにおいて、シフトレジスタ出力ＳＲＯ４，ＳＲＯ６で極性信号ＣＭＩをラッチすることにより、図２０に示すＣＳ信号ＣＳ４を出力する。第５行では、第１フレームにおいて、シフトレジスタ出力ＳＲＯ５，ＳＲＯ７で極性信号ＣＭＩＢをラッチし、第２フレームにおいて、シフトレジスタ出力ＳＲＯ５，ＳＲＯ７で極性信号ＣＭＩをラッチすることにより、図２０に示すＣＳ信号ＣＳ５を出力する。
このように、第１フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、３ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。また、第２フレームでは、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２ライン反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
すなわち、３ライン反転駆動を行う第１フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩあるいはＣＭＩＢの電位レベルをラッチすることにより生成される。
また、２ライン反転駆動を行う第２フレームでは、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
これにより、３ライン反転駆動方式および２ライン反転駆動方式の何れにおいても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、第１フレームにおける横筋の発生を防止することができ、また、３ライン反転駆動方式から２ライン反転駆動方式に切り替えたときの最初のフレーム（上記の例では第２フレーム）における横筋の発生を防止することができる。
図２１は、図３に示す液晶表示装置において、走査方向を切り替える機能を有する構成を示している。図２１に示す液晶表示装置では、各行に対応してアップダウンスイッチ回路ＵＤＳＷが設けられ、各アップダウンスイッチ回路ＵＤＳＷには、コントロール回路６０（図１参照）から出力されるＵＤ信号及びＵＤＢ信号（ＵＤ信号の論理反転）が入力される。具体的には、第ｎ行のアップダウンスイッチ回路ＵＤＳＷには、第（ｎ−１）行のシフトレジスタ出力ＳＲＢＯｎ−１、及び、第（ｎ＋１）行のシフトレジスタ出力ＳＲＢＯｎ＋１が入力され、これらのうちの何れかを、コントロール回路６０から出力されるＵＤ信号及びＵＤＢ信号に基づいて選択する。例えば、ＵＤ信号がハイレベル（ＵＤＢ信号がローレベル）のときは、第（ｎ−１）行のシフトレジスタ出力ＳＲＢＯｎ−１を選択することにより、走査方向を、上から下の方向（すなわち、第（ｎ−１）行→第ｎ行→第（ｎ＋１）行）に決定し、ＵＤ信号がローレベル（ＵＤＢ信号がハイレベル）のときは、第（ｎ＋１）行のシフトレジスタ出力ＳＲＢＯｎ＋１を選択することにより、走査方向を、下から上の方向（すなわち、第（ｎ＋１）行→第ｎ行→第（ｎ−１）行）に決定する。これにより、双方向走査（スキャン）方式の表示駆動回路を実現することができる。
本発明に係る液晶表示装置におけるゲートライン駆動回路３０は、図２５に示す構成としてもよい。図２６は、このゲートライン駆動回路３０を備える液晶表示装置の構成を示すブロック図である。図２７は、ゲートライン駆動回路３０を構成するシフトレジスタ回路３０１の構成を示すブロック図である。各段のシフトレジスタ回路３０１は、フリップフロップＲＳ−ＦＦと、スイッチ回路ＳＷ１，ＳＷ２を備えている。図２８は、フリップフロップＲＳ−ＦＦの構成を示す回路図である。
図２８に示すように、フリップフロップＲＳ−ＦＦは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２およびＮチャネルトランジスタｎ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１およびＮチャネルトランジスタｎ１と、Ｐチャネルトランジスタｐ３と、Ｎチャネルトランジスタｎ２と、Ｎチャネルトランジスタ４と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２のゲートとｎ３のゲートとｐ１のドレインとｎ１のドレインとＱＢ端子とが接続されるとともに、ｐ２のドレインとｎ３のドレインとｐ３のドレインとｐ１のゲートとｎ１のゲートとＱ端子とが接続され、ｎ３のソースとｎ２のドレインとが接続され、ＳＢ端子がｐ３のゲートとｎ２のゲートとに接続され、ＲＢ端子がｐ３のソースとｐ２のソースとｎ４のゲートに接続され、ｎ１のソースとｎ４のドレインが接続され、ＩＮＩＴ端子がｎ４のソースに接続され、ｐ１のソースがＶＤＤに接続され、ｎ２のソースがＶＳＳに接続されている構成である。ここでは、ｐ２、ｎ３、ｐ１およびｎ１がラッチ回路ＬＣを構成し、ｐ３がセットトランジスタＳＴ、ｎ２、ｎ４がラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
図２９は、フリップフロップＲＳ−ＦＦの動作を示すタイミングチャートである。例えば、図２９のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ１がＯＮしてＱＢ端子にはＩＮＩＴ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ３がＯＦＦしてｎ２がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ１がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。
図２７に示すように、フリップフロップＲＳ−ＦＦのＱＢ端子は、スイッチ回路ＳＷ１のＮチャネル側ゲートと、スイッチ回路ＳＷ２のＰチャネル側ゲートとに接続され、スイッチ回路ＳＷ１の一方の導通電極がＶＤＤに接続され、スイッチ回路ＳＷ１の他方の導通電極が、この段の出力端子であるＯＵＴＢ端子とスイッチ回路ＳＷ２の一方の導通電極とに接続され、スイッチ回路ＳＷ２の他方の導通電極がクロック信号入力用のＣＫＢ端子に接続されている。
シフトレジスタ回路３０１では、フリップフロップＦＦのＱＢ信号がＬｏｗの期間は、スイッチＳＷ２がＯＦＦでスイッチ回路ＳＷ１がＯＮするためＯＵＴＢ信号はＨｉｇｈとなり、ＱＢ信号がＨｉｇｈの期間は、スイッチ回路ＳＷ２がＯＮしてスイッチ回路ＳＷ１がＯＦＦするため、ＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。
シフトレジスタ回路３０１では、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＯＵＴＢ端子がｎ段のシフトレジスタ回路ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタ回路ＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴ端子は共通のＩＮＩＴライン（ＩＮＩＴ信号を供給するライン）に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＣＫＢ端子はＧＣＫ２ラインに接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１ラインに接続され、ｎ段のシフトレジスタ回路ＳＲｎおよび（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１それぞれのＩＮＩＴ端子は共通のＩＮＩＴ信号ラインに接続されている。
本発明の液晶表示装置の表示駆動回路は、以下の構成とすることもできる。
上記表示駆動回路は、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された保持容量配線とを含んで構成される行を複数備えるとともに、上記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、上記画素電極の電位に応じた階調表示を行わせるための表示駆動回路であって、各行の水平走査期間以降に、この水平走査期間におけるデータ信号の極性に応じて高低レベル間で電位が切り替わる保持容量配線信号を、対応する行の保持容量配線に供給する保持容量配線駆動回路を備え、データ信号線に供給されるデータ信号の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給されるデータ信号の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替える構成とすることもできる。
また、上記表示駆動回路では、上記保持容量配線駆動回路は、上記第１モードでは、対応する行のスイッチング素子がオンからオフに切り替えられた時点の該行の上記保持容量配線信号の電位が、隣り合うｎ行ごとに互いに異なるように、該保持容量配線信号を出力する一方、上記第２モードでは、対応する行のスイッチング素子がオンからオフに切り替えられた時点の該行の上記保持容量配線信号の電位が、隣り合うｍ行ごとに互いに異なるように、該保持容量配線信号を出力する構成とすることもできる。
本発明に係る表示駆動回路は、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置に用いられる表示駆動回路であって、データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替えることを特徴としている。
上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。
このようなＣＣ駆動において、上記表示駆動回路では、データ信号線に供給されるデータ信号の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モード（ｎライン（ｎＨ）反転駆動）と、データ信号線に供給されるデータ信号の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モード（ｍライン（ｍＨ）反転駆動）とを切り替える構成である。これにより、充電率の向上や消費電力の低減を図ることができる。
ここで、従来、ゲート方向に視差バリアを用いた３Ｄ表示装置に関する技術が、特開２００５−２５８０１３および特開平７−７５１３５等の開示されている。３Ｄ表示装置では、一般に、奇数ラインに左眼用画像を表示し、偶数ラインに右眼用画像を表示する構成である。このような３Ｄ表示装置において、１Ｈ反転駆動を適用した場合、右眼用画像および左眼用画像はそれぞれ、あたかもフレームごとに反転しているように見えてしまい、フリッカ等の表示不具合が生じる。この点、本発明の表示駆動回路を適用すれば、例えば３Ｄ表示の際には２Ｈ反転駆動を行い、通常表示（２Ｄ表示）の際には１Ｈ反転駆動を行うように、両駆動モードを切り替えることができる。これにより、３Ｄ表示の際にも、右眼用画像および左眼用画像のそれぞれについて、通常表示（２Ｄ表示）と同様に１Ｈ反転で表示させることができるため、フリッカ等の表示不具合を抑えることが可能となる。
上記表示駆動回路では、上記第１モードでは、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｎ行ごとに異ならせる一方、上記第２モードでは、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｍ行ごとに異ならせる構成とすることもできる。
従来の液晶表示装置において、仮に、ｎライン反転駆動をｍライン反転駆動に切り替えた場合には、後述（図２２参照）するように、切り替え直後のフレームの表示に横筋が発生するおそれがある。
この点、上記表示駆動回路の構成によれば、第１モード（ｎライン反転駆動）には、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、隣り合うｎ行ごとに異なり、第２モード（ｍライン反転駆動）では、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、隣り合うｍ行ごとに異なるため、上記横筋の発生を防ぐことができる。
上記表示駆動回路では、複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、各保持回路に入力される上記保持対象信号の位相を、各モードに応じて設定する構成とすることもできる。
上記表示駆動回路では、各保持回路は、対応する論理回路を介して入力される自段の出力信号および後段の出力信号がアクティブになるそれぞれのタイミングで上記保持対象信号を取り込んでこれを保持し、上記保持対象信号は、所定の周期で極性が反転する信号であって、上記自段の出力信号がアクティブになったときの該保持対象信号の極性と、上記後段の出力信号がアクティブになったときの該保持対象信号の極性とが互いに異なっている構成とすることもできる。
上記表示駆動回路では、上記第１モードのときに自段に対応する保持回路に入力される後段の出力信号、および、上記第２モードのときに自段に対応する保持回路に入力される後段の出力信号は、互いに異なる段から出力されている構成とすることもできる。
上記表示駆動回路では、上記保持対象信号は、所定の周期で極性が反転する信号であるとともに、上記第１モードと上記第２モードとでは、極性が反転する周期が互いに異なっている構成とすることもできる。
上記表示駆動回路では、データ信号線に供給される信号電位の極性を１水平走査期間ごとに反転させるモードでは、第ｘ段に対応する保持回路は、上記シフトレジスタにおける第ｘ段の出力信号がアクティブになると上記保持対象信号を保持するとともに、第（ｘ＋１）段の出力信号がアクティブになると上記保持対象信号を保持し、データ信号線に供給される信号電位の極性を２水平走査期間ごとに反転させるモードでは、第ｘ段に対応する保持回路は、上記シフトレジスタにおける第ｘ段の出力信号がアクティブになると上記保持対象信号を保持するとともに、第（ｘ＋２）段の出力信号がアクティブになると上記保持対象信号を保持し、データ信号線に供給される信号電位の極性を３水平走査期間ごとに反転させるモードでは、第ｘ段に対応する保持回路は、上記シフトレジスタにおける第ｘ段の出力信号がアクティブになると上記保持対象信号を保持するとともに、第（ｘ＋３）段の出力信号がアクティブになると上記保持対象信号を保持する構成とすることもできる。
上記表示駆動回路では、複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、複数の保持回路に入力される上記保持対象信号の位相と、別の複数の保持回路に入力される上記保持対象信号の位相とを、各モードに応じて設定する構成とすることもできる。
上記表示駆動回路では、上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成することができる。
本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。
本発明に係る表示駆動方法は、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置を駆動する表示駆動方法であって、データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替えることを特徴としている。
なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。
１ 液晶表示装置（表示装置）
１０ 液晶表示パネル（表示パネル）
１１ ソースバスライン（データ信号線）
１２ ゲートライン（走査信号線）
１３ ＴＦＴ（スイッチング素子）
１４ 画素電極
１５ ＣＳバスライン（保持容量配線）
２０ ソースバスライン駆動回路（データ信号線駆動回路）
３０ ゲートライン駆動回路（走査信号線駆動回路）
４０ ＣＳバスライン駆動回路（保持容量配線駆動回路）
４ｎａ Ｄラッチ回路（保持回路、保持容量配線駆動回路）
４ｎｂ ＯＲ回路（論理回路）
５０ コントロール回路（制御回路）
ＳＲ シフトレジスタ回路
ＣＭＩ 極性信号（保持対象信号）
ＳＲＯ シフトレジスタ出力（制御信号）

Claims (11)

  1. 画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置に用いられる表示駆動回路であって、
    データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替えることを特徴とする表示駆動回路。
  2. 上記第１モードでは、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｎ行ごとに異ならせる一方、
    上記第２モードでは、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、隣り合うｍ行ごとに異ならせることを特徴とする請求項１に記載の表示駆動回路。
  3. 複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、
    上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
    上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
    各保持回路に入力される上記保持対象信号の位相を、各モードに応じて設定することを特徴とする請求項２に記載の表示駆動回路。
  4. 各保持回路は、対応する論理回路を介して入力される自段の出力信号および後段の出力信号がアクティブになるそれぞれのタイミングで上記保持対象信号を取り込んでこれを保持し、
    上記保持対象信号は、所定の周期で極性が反転する信号であって、上記自段の出力信号がアクティブになったときの該保持対象信号の極性と、上記後段の出力信号がアクティブになったときの該保持対象信号の極性とが互いに異なっていることを特徴とする請求項３に記載の表示駆動回路。
  5. 上記第１モードのときに自段に対応する保持回路に入力される後段の出力信号、および、上記第２モードのときに自段に対応する保持回路に入力される後段の出力信号は、互いに異なる段から出力されていることを特徴とする請求項３または４に記載の表示駆動回路。
  6. 上記保持対象信号は、所定の周期で極性が反転する信号であるとともに、上記第１モードと上記第２モードとでは、極性が反転する周期が互いに異なっていることを特徴とする請求項３または４に記載の表示駆動回路。
  7. データ信号線に供給される信号電位の極性を１水平走査期間ごとに反転させるモードでは、第ｘ段に対応する保持回路は、上記シフトレジスタにおける第ｘ段の出力信号がアクティブになると上記保持対象信号を保持するとともに、第（ｘ＋１）段の出力信号がアクティブになると上記保持対象信号を保持し、
    データ信号線に供給される信号電位の極性を２水平走査期間ごとに反転させるモードでは、第ｘ段に対応する保持回路は、上記シフトレジスタにおける第ｘ段の出力信号がアクティブになると上記保持対象信号を保持するとともに、第（ｘ＋２）段の出力信号がアクティブになると上記保持対象信号を保持し、
    データ信号線に供給される信号電位の極性を３水平走査期間ごとに反転させるモードでは、第ｘ段に対応する保持回路は、上記シフトレジスタにおける第ｘ段の出力信号がアクティブになると上記保持対象信号を保持するとともに、第（ｘ＋３）段の出力信号がアクティブになると上記保持対象信号を保持することを特徴とする請求項５に記載の表示駆動回路。
  8. 複数の走査信号線の各々に対応して設けられた複数の段を含むシフトレジスタを備え、
    上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
    上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
    複数の保持回路に入力される上記保持対象信号の位相と、別の複数の保持回路に入力される上記保持対象信号の位相とを、各モードに応じて設定することを特徴とする請求項２に記載の表示駆動回路。
  9. 上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されていることを特徴とする請求項３，４および８の何れか１項に記載の表示駆動回路。
  10. 請求項１〜９の何れか１項に記載の表示駆動回路と、表示パネルとを備えることを特徴とする表示装置。
  11. 画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる表示装置を駆動する表示駆動方法であって、
    データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは整数）ごとに反転させる第１モードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる整数）ごとに反転させる第２モードとを切り替えることを特徴とする表示駆動方法。
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