JP2020154213A - 表示装置及び検出システム - Google Patents

Abstract

【課題】画素欠陥の検出を可能とする表示パネル及び検出システムを提供することにある。【解決手段】実施形態によれば、メモリ部を備える複数の画素が配置される表示装置が提供される。表示装置は、複数の画素の各々と接続される複数の信号線と、複数の信号線を介して、複数の画素の各々に備えられるメモリ部にデータ信号を書き込む信号線駆動回路と、複数の画素の各々に備えられるメモリ部に書き込まれたデータ信号を、複数の信号線を介して読み出す信号読み出し回路と、読み出されたデータ信号を信号線駆動回路を介さずに外部に出力するための出力配線とを具備する。【選択図】図１

Description

本発明の実施形態は、表示装置及び検出システムに関する。

近年、画素内にデータを記憶可能なメモリ部を有するＭＩＰ（Memory In Pixel）方式を採用した表示パネルが開発されている。

このような表示パネルにおいては、メモリ部に記憶されるデータに基づいて画像を表示することが可能である。このため、例えば表示領域の一部または全てに静止画像等を長期間表示するような場合には、静止画像を表示する表示領域に対応する信号線（ソース線）に画素信号を供給する（つまり、画素信号の書き換えを行う）必要がなく、表示パネルにおける消費電力を抑制することが可能である。

ところで、例えば１つの表示パネルにおいて画素欠陥が発生する確率（以下、画素欠陥の発生率と表記）は、当該表示パネル内に備えられるメモリ（トランジスタ）の数、つまり、画素数に比例する。

このため、表示パネルの高解像度化及び多ビット化が進むにつれて、表示パネルにおける画素欠陥の発生率も上昇している。

一般に、画素欠陥の検出は例えば目視検査等により行われる場合が多いが、目視検査では見落としの可能性がある。

特開平６−０１１７３０号公報

そこで、本発明が解決しようとする課題は、画素欠陥の検出を可能とする表示装置及び検出システムを提供することにある。

実施形態によれば、メモリ部を備える複数の画素が配置される表示装置が提供される。前記表示装置は、前記複数の画素の各々と接続される複数の信号線と、前記複数の信号線を介して、前記複数の画素の各々に備えられるメモリ部にデータ信号を書き込む信号線駆動回路と、前記複数の画素の各々に備えられるメモリ部に書き込まれたデータ信号を、前記複数の信号線を介して読み出す信号読み出し回路と、前記読み出されたデータ信号を前記信号線駆動回路を介さずに外部に出力するための出力配線とを具備する。

実施形態における表示装置の概略構成を示す図。 表示パネルの構成の一例について説明するための図。 セグメント画素に備えられる画素回路及び液晶素子の構成の一例を示す図。 画素ＰＸを構成する副画素及びセグメント画素の配置例について説明するための図。 画素回路のレイアウトの一例を示す図。 信号読み出し回路の構成の一例について説明するための図。 画素欠陥を検出する際の表示パネルの動作の一例について説明するためのタイミングチャート。 バッファ回路が接続される構成について説明するための図。 ＯＵＴＤ信号が複数のシフトレジスタＳ／Ｒから出力される構成について説明するための図。 検出システムの構成の一例を示す図。 検査機４００の動作の一例について説明するためのタイミングチャート。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この表示装置は、例えばスマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に適用可能である。なお、本実施形態において開示する主要な構成は、有機エレクトロルミネッセンス（ＥＬ）表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、またはエレクトロクロミズムを応用した表示装置等にも適用可能である。

図１は、本実施形態における表示装置ＤＳＰの概略構成を示す。図１に示すように、表示装置ＤＳＰは、表示パネルＰＮＬを備える。表示パネルＰＮＬは、画像を表示する表示領域及び当該表示領域を囲む額縁状の非表示領域（表示領域の周辺に位置する領域）を有する。表示パネルＰＮＬが有する表示領域には、複数の画素が例えばマトリクス状に配置されている。複数の画素の各々は、スイッチング素子を含む。スイッチング素子としては、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられる。なお、表示パネルＰＮＬの構成については後述する。

また、表示装置ＤＳＰは、信号線駆動回路ＳＤ、走査線駆動回路ＧＤ及び共通電極駆動回路ＣＤを備える。

信号線駆動回路ＳＤは、複数の画素の各々に含まれるスイッチング素子のソース電極と信号線（ソース線）を介して電気的に接続されている。

走査線駆動回路ＧＤは、複数の画素の各々に含まれるスイッチング素子のゲート電極と走査線（ゲート線）を介して電気的に接続されている。

なお、複数の画素の各々に含まれるスイッチング素子のドレイン電極は、後述するメモリ部と電気的に接続される。

共通電極駆動回路ＣＤは、画素電極と絶縁膜を介して対向配置される共通電極と電気的に接続されている。

表示装置ＤＳＰにおいては、上記した信号線駆動回路ＳＤ、走査線駆動回路ＧＤ及び共通電極駆動回路ＣＤが動作することによって表示パネルＰＮＬが有する表示領域に画像を表示することができる。

なお、図１においては、便宜的に、信号線駆動回路ＳＤ、走査線駆動回路ＧＤ及び共通電極駆動回路ＣＤが表示パネルＰＮＬの外部に配置されているが、これらの駆動回路は、例えば表示パネルＰＮＬ上に配置されていてもよい。また、表示パネルＰＮＬはフレキシブル配線基板を介してＣＰＵ等の外部装置に接続されるが、当該フレキシブル配線基板上に上記回路を設ける構成も採用可能である。

ここで、本実施形態において、表示装置ＤＳＰは、信号読み出し回路（画素欠陥検出回路）１０を備える。信号読み出し回路１０は、表示パネルＰＮＬに配置されている複数の画素の中から画素欠陥を検出するための信号を読み出すように構成されている。

図１に示すように、信号読み出し回路１０はデータセレクタ回路１１及びシフトレジスタ回路１２を含むが、当該信号読み出し回路１０（データセレクタ回路１１及びシフトレジスタ回路１２）の詳細については後述する。

なお、信号読み出し回路１０は、上記した信号線駆動回路ＳＤ、走査線駆動回路ＧＤ及び共通電極駆動回路ＣＤと同様に、表示パネルＰＮＬが有する非表示領域等に配置される。具体的には、信号読み出し回路１０は、例えば表示領域を挟んで信号線駆動回路ＳＤと対向する位置（つまり、実装辺の反対側）に配置される。なお、信号読み出し回路１０は、表示パネルＰＮＬの外部に配置されていてもよい。

次に、図２を参照して、表示パネルＰＮＬの構成の一例について説明する。表示パネルＰＮＬは、上記したように画像を表示する表示領域ＤＡ及び当該表示領域ＤＡを囲む非表示領域ＮＤＡを備えている。表示パネルＰＮＬは、表示領域ＤＡにおいて、信号線Ｓ、走査線Ｇ、画素ＰＸ及び図示しない各種電圧を伝送するための配線や電源線等を備えている。なお、図２においては、上記した図１に示す共通電極駆動回路ＣＤ及び信号読み出し回路１０は省略されている。

複数の画素（単位画素）ＰＸは、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面において、マトリクス状に配列されている。画素ＰＸは、カラー画像を構成する最小単位である。画素ＰＸは、複数の副画素Ｐから構成されている。具体的には、１つの画素ＰＸは、副画素Ｐとして、例えば、赤色を表示する副画素、緑色を表示する副画素、青色を表示する副画素及び白色を表示する副画素を備えている。更に、各副画素Ｐは、複数のセグメント画素ＳＧから構成されている。各セグメント画素ＳＧには、信号線Ｓ及び走査線Ｇが接続されている。なお、ここでは複数の副画素Ｐによって表示される色はこれら４色に限定されない。すなわち、複数の副画素Ｐは、複数の異なる色を表示するものであればよい。

セグメント画素ＳＧは、画素回路ＣＲ及び当該画素回路ＣＲに接続された液晶素子ＬＤを備えている。図２においては示されていないが、液晶素子ＬＤは、画素電極と、共通電極のうち当該画素電極と対向するように配置された一部分と、当該画素電極と当該共通電極の一部分との間に位置する液晶層とを有する。画素電極は、少なくとも金属層を含んで形成されており、当該金属層によって外部からの光を反射させる。なお、各セグメント画素ＳＧの構成については後述する。

このような表示パネルＰＮＬは、例えば外光や補助光といった表示面側からの入射光を各セグメント画素ＳＧの画素電極で選択的に反射させることにより画像を表示する反射表示機能を備えた反射型の表示パネルである。

複数の信号線Ｓの各々は、第１方向Ｘに並べて配置されるように信号線駆動回路ＳＤに接続されている。信号線駆動回路ＳＤは、例えば所定の階調に対応した信号電位を、対応する信号線Ｓに出力する。なお、所定の階調に対応した信号電位とは、表示パネルＰＮＬに画像を表示するためのデータ信号（画素信号）に相当する。

複数の走査線Ｇの各々は、第１方向Ｘに交差する第２方向Ｙに並べて配置されるように走査線駆動回路ＧＤに接続されている。走査線駆動回路ＧＤは、セグメント画素ＳＧへのデータ信号の書き込み動作を制御するためのゲート駆動信号を、対応する走査線Ｇに出力する。

なお、信号線駆動回路ＳＤ及び走査線駆動回路ＧＤは、表示パネルＰＮＬの非表示領域ＮＤＡに形成されているが、表示パネルＰＮＬに実装されるＩＣチップに内蔵されていてもよいし、表示パネルＰＮＬに接続されるフレキシブルプリント回路基板に形成されていてもよい。

また、図２においては１つの走査線駆動回路ＧＤのみが示されているが、表示パネルＰＮＬは、複数（例えば、２つ）の走査線駆動回路ＧＤを備える構成であってもよい。２つの走査線駆動回路ＧＤを備える構成の場合、例えば走査線駆動回路ＧＤのうちの一方の走査線駆動回路ＧＤに一部の走査線Ｇが接続され、他方の走査線駆動回路ＧＤに残りの走査線Ｇが接続されるように構成される。この場合、一方の走査線駆動回路ＧＤに接続される一部の走査線Ｇが奇数行の走査線Ｇであり、他の方の走査線駆動回路ＧＤに接続される残りの走査線Ｇが偶数行の走査線Ｇであってもよい。更に、同一の行の走査線Ｇが、一方の走査線駆動回路ＧＤに接続される走査線と、他方の走査線駆動回路ＧＤに接続される走査線とに分割されていてもよい。また、２つの走査線駆動回路ＧＤが同一の走査線Ｇに接続される構成であってもよい。なお、２つの走査線駆動回路ＧＤは、表示領域ＤＡを挟んで対向するように配置される。

図２においては省略されているが、表示パネルＰＮＬは、上記した信号線駆動回路ＳＤ及び走査線駆動回路ＧＤ以外に、駆動タイミング発生回路及び電源回路等を更に備えていてもよい。

図３は、図２に示すセグメント画素ＳＧに備えられる画素回路ＣＲ及び液晶素子ＬＤの構成の一例を示す。本実施形態に係る表示パネルＰＮＬは、各セグメント画素ＳＧ）内にデータ信号（画素信号）を記憶可能なメモリ部を有するＭＩＰ（Memory In Pixel）方式を採用した構成を有している。このような構成によれば、セグメント画素ＳＧ内のメモリ部に２値のデータ（論理「１」または論理「０」）を記憶し、当該２値のデータに基づいて、当該セグメント画素ＳＧのオン状態及びオフ状態を実現できる。また、面積が同一または異なる複数のセグメント画素ＳＧによって１つの副画素Ｐを構成し、これら複数のセグメント画素ＳＧのオン及びオフの組み合わせによって当該副画素Ｐにおけるオン状態の面積を変化させる。このようなオン状態の面積の違いによって各副画素Ｐでの階調表示が実現される。このような階調表現方式は、面積階調法とも称される。なお、面積階調法とは、例えば画素電極の面積比を２^０、２^１、２^２、…、２^ｎ−１、のように重み付けしたＮ個のセグメント画素ＳＧで２^ｎ個の階調を表現する階調表現方式である。

上記したＭＩＰ方式を採用した表示パネルＰＮＬの場合、メモリ部に保持されているデータ信号を用いるため、階調を反映したデータ信号（信号電位）の書き込み動作をフレーム周期で実行する必要がない。

また、表示領域ＤＡに表示される画像（表示画面）のうちの一部のみを書き換える場合がある。この場合、部分的にセグメント画素ＳＧのデータ信号を書き換えることで対応可能である。すなわち、書き換える必要のあるセグメント画素ＳＧのみにデータ信号を出力し、書き換え不要のセグメント画素ＳＧについてはデータ信号を出力する必要がない。

このため、ＭＩＰ方式を採用した表示パネルＰＮＬにおいては、当該表示パネルＰＮＬ（表示装置ＤＳＰ）の消費電力を抑制することができるという利点がある。

ここで、１つのセグメント画素ＳＧは、上記したように画素回路ＣＲ及び液晶素子ＬＤを備えている。なお、図３に示す画素電極ＰＥ、共通電極ＣＥ及び液晶層ＬＣは、液晶素子ＬＤを構成する。

画素電極ＰＥは、セグメント画素ＳＧの各々に配置され、画素回路ＣＲと電気的に接続されている。共通電極ＣＥは、セグメント画素ＳＧの各々に配置される複数の画素電極ＰＥと対向している。この共通電極ＣＥには、ＣＯＭ駆動信号に基づいて駆動する共通電極駆動回路ＣＤによってコモン電圧Ｖｃｏｍが印加される。液晶素子ＬＤは、画素電極ＰＥと共通電極ＣＥとの間で発生する液晶層ＬＣの容量成分（液晶容量）を形成する。

画素回路ＣＲは、３つのスイッチＳＷ１〜ＳＷ３及びメモリ部１００（ラッチ部）を備えている。スイッチＳＷ１は、例えばＮｃｈＭＯＳトランジスタによって構成されている。スイッチＳＷ１は、当該スイッチＳＷ１の一端が信号線Ｓに接続され、他端がメモリ部１００に接続されている。スイッチＳＷ１のオン及びオフは、走査線Ｇから供給されるゲート駆動信号（制御信号）によって制御される。すなわち、スイッチＳＷ１は、上記した走査線駆動回路ＧＤから走査線Ｇを介してゲート駆動信号φＶが与えられることによってオン（閉）状態となり、信号線駆動回路ＳＤから信号線Ｓを介して供給されるデータ信号（階調に対応した画素信号）ＳＩＧを取り込むためのスイッチング素子である。なお、信号線駆動回路ＳＤからデータ信号ＳＩＧが供給される信号線Ｓは、当該信号線駆動回路ＳＤに入力されるソース駆動信号に基づいて選択される。

メモリ部１００は、互いに逆向きに並列接続されたインバータＩＶ１及びＩＶ２を備える。この場合、インバータＩＶ１の出力端子がインバータＩＶ２の入力端子と接続され、インバータＩＶ２の出力端子がインバータＩＶ１の入力端子と接続されている。インバータＩＶ１の出力端子及びインバータＩＶ２の入力端子側のノードはスイッチＳＷ２と接続され、インバータＩＶ２の出力端子及びインバータＩＶ１の入力端子側のノードはスイッチＳＷ３と接続されている。なお、インバータＩＶ１及びＩＶ２の各々は、複数のＴＦＴから構成される例えばＣＭＯＳインバータである。このように、メモリ部１００は、スイッチＳＷ１によって取り込まれたデータ信号ＳＩＧに応じた電位を保持（ラッチ）するＳＲＡＭ構造となっている。

スイッチＳＷ２及びＳＷ３の各々は、例えばＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタが並列に接続されてなるトランスファスイッチによって構成されているが、他の構成のトランジスタを用いて構成することも可能である。

コモン電圧Ｖｃｏｍが交流電圧である場合、スイッチＳＷ２の一端にはコモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが与えられ、スイッチＳＷ３の一端にはコモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが与えられる。一方、コモン電圧Ｖｃｏｍが直流電圧である場合、スイッチＳＷ２の一端には交流電圧ＸＦＲＰが与えられ、スイッチＳＷ３の一端にはコモン電圧Ｖｃｏｍと同じ電位が与えられる。スイッチＳＷ２及びＳＷ３の各々の他端は、互いに接続され、かつ、画素電極ＰＥと電気的に接続されることにより、画素回路ＣＲの出力ノードＮｏｕｔを構成する。

スイッチＳＷ２及びＳＷ３は、メモリ部１００の保持電位（メモリ部１００に記憶されているデータ信号）の極性に応じて一方がオン状態となる。これにより、共通電極ＣＥにコモン電圧Ｖｃｏｍが印加されている画素電極ＰＥに対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。

次に、図４を参照して、本実施形態における画素ＰＸを構成する副画素Ｐ及びセグメント画素ＳＧの配置例について説明する。なお、図４においては、便宜的に、１つの画素ＰＸのみが示されている。

図４に示す例では、画素ＰＸは、ＳＱＵＡＲＥ配列の４つの副画素Ｐ１〜Ｐ４を有している。副画素Ｐ１は、例えば赤色を表示する副画素である。副画素Ｐ２は、例えば緑色を表示する副画素である。副画素Ｐ３は、例えば青色を表示する副画素である。副画素Ｐ４は、例えば白色を表示する副画素である。

副画素Ｐ１及びＰ２は、第１方向Ｘに沿って隣り合うように並べて配置されている。副画素Ｐ３及びＰ４は、第１方向Ｘに沿って隣り合うように並べて配置されている。また、副画素Ｐ１及びＰ４は、第２方向Ｙに沿って隣り合うように並べて配置されている。更に、副画素Ｐ２及びＰ３は、第２方向Ｙに沿って隣り合うように並べて配置されている。

なお、各副画素Ｐ１〜Ｐ４において表示する色彩は、当該副画素Ｐ１〜Ｐ４の各々の画素電極ＰＥと対向して配置されるカラーフィルタによって実現される。表示装置ＤＳＰが自発光型の表示装置である場合、各副画素Ｐ１〜Ｐ４において表示する色彩は、当該副画素Ｐ１〜Ｐ４の各々が対応する色彩で発光する発光素子を備えることで実現される。

ここで、副画素Ｐ１〜Ｐ４の各々は、複数のセグメント画素ＳＧから構成されている。以下、副画素Ｐ１〜Ｐ４のうち副画素Ｐ１を構成するセグメント画素ＳＧの一例について説明する。

図４に示すように、副画素Ｐ１は、セグメント画素ＳＧ１〜ＳＧ３を備える。セグメント画素ＳＧ１は、略正方形（四角形）の形状に形成されており、副画素Ｐ１及びＰ２の境界線と副画素Ｐ１及びＰ４の境界線とで形成される副画素Ｐ１の角部に配置されている。セグメント画素ＳＧ２は、Ｌ字形状に形成されており、セグメント画素ＳＧ１と接する位置に配置されている。セグメント画素ＳＧ３は、Ｌ字形状に形成されており、セグメント画素ＳＧ２と接する位置に配置されている。副画素Ｐ１は、上記したセグメント画素ＳＧ１〜ＳＧ３を組み合わせることによって形成される矩形形状を有する。セグメント画素ＳＧ１〜ＳＧ３の形状は、ここで説明した形状以外であってもよい。

なお、セグメント画素ＳＧ１〜ＳＧ３は、面積比が例えば１：２：４（＝２^０：２^１：２^２）となるように形成されているものとする。本実施形態において、この面積比は、各セグメント画素ＳＧにおいて実質的に表示に寄与する領域の面積に基づくものであり、表示に寄与しない例えば接続部または遮光層等と重なる領域の面積は含まれない。一方、例えば接続部を含む各セグメント画素ＳＧ１〜ＳＧ３の面積比を１：２：４とする構成も採用可能である。なお、セグメント画素ＳＧ１〜ＳＧ３の面積比の組み合わせは、上記の例に限定されるものではない。

セグメント画素ＳＧ１は、３ビットの面積階調における最下位のビット（例えば、２^０）に相当する表示領域である。セグメント画素ＳＧ３は、３ビットの面積階調における最上位のビット（例えば、２^２）に相当する表示領域である。セグメント画素ＳＧ２は、３ビットの面積階調における中間のビット（例えば、２^１）に相当する表示領域である。これらのセグメント画素ＳＧ１〜ＳＧ３の組み合わせにより、３ビットの面積階調表示が可能となる。

ここでは、副画素Ｐ１（セグメント画素ＳＧ１〜ＳＧ３）について説明したが、他の副画素Ｐ２〜Ｐ４についても同様に、３つのセグメント画素ＳＧから構成される。

具体的には、副画素Ｐ２は、副画素Ｐ１及びＰ２の境界線に対して、副画素Ｐ１と線対象となるように配置されたセグメント画素ＳＧ１〜ＳＧ３の各々に相当する３つのセグメント画素ＳＧを備えている。

副画素Ｐ３は、副画素Ｐ１及びＰ２の境界線と副画素Ｐ１及びＰ４の境界線の交点（つまり、画素ＰＸの中心点）に対して、副画素Ｐ１と点対称となるように配置されたセグメント画素ＳＧ１〜ＳＧ３に相当する３つのセグメント画素ＳＧを備えている。

副画素Ｐ４は、副画素Ｐ１及びＰ４の境界線に対して、副画素Ｐ１と線対象となるように配置されたセグメント画素ＳＧ１〜ＳＧ３の各々に相当する３つのセグメント画素ＳＧを備えている。

なお、各副画素Ｐ１〜Ｐ４の各々は、遮光層によって区画されている。同様に、副画素Ｐ１〜Ｐ４の各々を構成する各セグメント画素ＳＧは、遮光層によって区画されている。

ところで、上記したように副画素Ｐ１〜Ｐ４の各々を構成するセグメント画素ＳＧはそれぞれ画素回路ＣＲ及び液晶素子ＬＤを備えている。このため、画素ＰＸにおいて副画素Ｐ１〜Ｐ４及び当該副画素Ｐ１〜Ｐ４の各々を構成する複数のセグメント画素ＳＧが図４に示すように配置されている場合、信号線駆動回路ＳＤには、表示パネルＰＮＬにおいて第１方向Ｘに配置されるセグメント画素ＳＧの数と同数の信号線Ｓが接続されることになる。

具体的には、図４に示す例において、１つの画素ＰＸにおいて第１方向Ｘに配置される副画素Ｐ１を構成するセグメント画素ＳＧの数は３である。同様に、副画素Ｐ１と第１方向Ｘに隣接する副画素Ｐ２を構成するセグメント画素ＳＧの数は３である。この場合、１つの画素ＰＸにおいて第１方向Ｘに配置されるセグメント画素ＳＧの数は、副画素Ｐ１を構成するセグメント画素ＳＧの数である３と、副画素Ｐ２を構成するセグメントの数である３とを合計した６である。

これによれば、例えば表示パネルＰＮＬの解像度が１９２０×１０８０である場合、表示パネルＰＮＬにおいて信号線駆動回路ＳＤに接続される複数の信号線Ｓの数は、（３＋３）×１９２０＝１１５２０となる。

なお、例えば副画素Ｐ１及びＰ４のような第２方向Ｙに隣接する副画素Ｐ（セグメント画素ＳＧ）においては、信号線Ｓは共用される。

一方、走査線駆動回路ＧＤには、第２方向Ｙに配置される副画素Ｐの数と同数の走査線Ｇが接続されることになる。なお、１つの画素ＰＸにおいて第２方向Ｙに配置される副画素Ｐの数は２である。このため、上記したように表示パネルＰＮＬの解像度が１９２０×１０８０である場合、表示パネルＰＮＬにおいて走査線駆動回路ＧＤに接続される走査線Ｇの数は、２×１０８０＝２１６０となる。

図５は、図４に示す例えば副画素Ｐ１を構成する各セグメント画素ＳＧ１〜ＳＧ３の各々に備えられる画素回路ＣＲのレイアウト（つまり、画素回路ＣＲが配置される領域）の一例を示す。

ここでは、画素回路ＣＲは、図５中の一点鎖線で示す領域に形成されるものとする。図５においては、画素回路ＣＲ１〜ＣＲ３が示されている。

画素回路ＣＲ１は、副画素Ｐ１を構成するセグメント画素ＳＧ１に備えられる画素回路である。画素回路ＣＲ２は、副画素Ｐ１を構成するセグメント画素ＳＧ２に備えられる画素回路である。画素回路ＣＲ３は、副画素Ｐ１を構成するセグメント画素ＳＧ３に備えられる画素回路である。

ここで、画素回路ＣＲ１〜ＣＲ３の各々は図５に示すようなレイアウトで配置されるが、セグメント画素ＳＧ１〜ＳＧ３の各々は、上記した図４に示す形状に形成される。

すなわち、例えば画素回路ＣＲ１と接続される液晶素子ＬＤ（つまり、セグメント画素ＳＧ１の表示に寄与する領域）は、当該セグメント画素ＳＧ１と重畳する領域に配置される。

また、画素回路ＣＲ２と接続される液晶素子ＬＤ（つまり、セグメント画素ＳＧ２の表示に寄与する領域）は、当該セグメント画素ＳＧ２と重畳する領域に配置される。

更に、画素回路ＣＲ３と接続される液晶素子ＬＤ（つまり、セグメント画素ＳＧ３の表示に寄与する領域）は、当該セグメント画素ＳＧ３と重畳する領域に配置される。

ここでは、副画素Ｐ１を構成する各セグメント画素ＳＧ１〜ＳＧ３の各々に備えられる画素回路ＣＲのレイアウトについてのみ説明したが、他の副画素Ｐ２〜Ｐ４等についても同様である。

なお、図２に示す如く、各セグメント画素ＳＧ１〜ＳＧ３において、画素電極ＰＥと画素回路ＣＲとを１つずつ有する構成となっているが、この画素回路ＣＲは、複数の画素回路ＣＲを並べて形成される画素回路層を形成し、また、画素電極ＰＥは、複数の画素電極ＰＥを並べて形成される画素電極層を構成する。また、画素回路層は、平坦化膜層を介して画素電極層下に設けられる。本実施形態は透過型ではなく反射型の表示装置であり、各画素電極ＰＥは上述の如く反射のための金属層を有している。すなわち、画素電極ＰＥでの反射によって表示画像が形成される一方、画素電極層下の回路形状は表示に影響しない。このため、画素電極層における各画素電極ＰＥの平面形状と、当該画素電極層下に設けられる画素回路層の各画素回路ＣＲの平面形状とを一致させる必要はなく、図５に示す如くそれぞれ別個の平面形状を採用することができる。

より具体的には、図５に示す如く、セグメント画素ＳＧ１〜ＳＧ３の並びや大きさは、面積階調のビット数や精細度によって異なる一方、各画素回路ＣＲは同じ構成を有するため、同じ平面形状で形成される。したがって、図５に示す如く、３つのセグメント画素ＳＧ１〜ＳＧ３の画素回路ＣＲ上に、当該セグメント画素ＳＧ１〜ＳＧ３とは異なる形状の３つの画素電極ＰＥが重なる構成を作用できる。更に、セグメント画素ＳＧ１〜ＳＧ３が配置される領域と画素回路ＣＲ１〜ＣＲ３が配置される領域とは必ずしも一致している必要はなく、これらは平面視で上下左右等にずれていても構わない。

ここで、本実施形態に係る表示パネルＰＮＬは、当該表示パネルＰＮＬに配置されている複数の画素ＰＸ（セグメント画素ＳＧ）の中から画素欠陥を検出するために信号読み出し回路１０を備えている。

本実施形態において、画素欠陥とは、各セグメント画素ＳＧに備えられているメモリ部１００が正常に動作しない（例えば、データ信号の書き込みまたは読み出しができない）ことにより、当該セグメント画素ＳＧにおいて画像を表示することができないことをいう。なお、本実施形態においては各セグメント画素ＳＧが（画素回路の）メモリ部１００に接続される構成であるから、画素欠陥は、セグメント画素ＳＧ単位で検出される。

以下、図６を参照して、信号読み出し回路１０の構成の一例について説明する。なお、図６においては、上記した１つの画素ＰＸを構成する副画素Ｐ１〜Ｐ４及び当該副画素Ｐ１〜Ｐ４の各々を構成する各セグメント画素ＳＧに備えられる画素回路ＣＲが示されている。

なお、各画素回路ＣＲは例えば図３に示す構成を有しているが、図６においては便宜的に、信号線Ｓに接続されるスイッチＳＷ１、メモリ部１００、及び画素回路ＣＲの液晶素子ＬＤ（画素電極ＰＥ）とのコンタクト部のみが画素回路ＣＲとして示されている。

図６に示すように、信号読み出し回路１０は、複数の信号線Ｓの各々に対応する複数のセレクタ回路ＳＣ及び当該複数の信号線Ｓ（セレクタ回路ＳＣ）の各々に対応する複数のシフトレジスタＳ／Ｒを備える。換言すれば、本実施形態における信号読み出し回路１０において、セレクタ回路ＳＣ及びシフトレジスタＳ／Ｒは、信号線Ｓ毎に設けられている。

なお、上記した図１に示すように、信号読み出し回路１０は、データセレクタ回路１１及びシフトレジスタ回路１２を含む。図６に示す複数のセレクタ回路ＳＣは、データセレクタ回路１１を構成する。一方、図６に示す複数のシフトレジスタＳ／Ｒは、シフトレジスタ回路１２を構成する。

複数のセレクタ回路ＳＣの各々は、当該セレクタ回路ＳＣに入力されるＲＤ（Read Pulse）信号に応じて、当該セレクタ回路ＳＣに対する信号の入力先を切り替えるスイッチング素子群（マルチプレクサ）である。

複数のセレクタ回路ＳＣの各々は、制御入力端子１１ａ、第１データ入力端子１１ｂ、第２データ入力端子１１ｃ及び出力端子１１ｄを含む。制御入力端子１１ａには、上記したＲＤ信号が入力される。

第１データ入力端子１１ｂは、対応する信号線Ｓと接続され、当該信号線Ｓを介して当該信号線Ｓに接続されているセグメント画素ＳＧに備えられるメモリ部１００に書き込まれたデータ信号を入力する。第２データ入力端子１１ｃは、対応する信号線Ｓと隣接する信号線Ｓに対応するシフトレジスタ（以下、次段のシフトレジスタと表記）Ｓ／Ｒに接続され、当該次段のシフトレジスタＳ／Ｒに保持されているデータ信号を入力する。なお、本実施形態において、次段のシフトレジスタＳ／Ｒとは、当該シフトレジスタの両側に位置するシフトレジスタＳ／Ｒのうち、後述するＯＵＴＤ配線（出力配線）とは反対側に位置するシフトレジスタＳ／Ｒをいう。

すなわち、セレクタ回路ＳＣは、制御入力端子１１ａを介して入力されるＲＤ信号に基づいて、第１データ入力端子１１ｂまたは第２データ入力端子１１ｃを介して選択的にデータ信号を入力する。

出力端子１１ｄは、シフトレジスタＳ／Ｒと接続され、第１データ入力端子１１ｂ及び第２データ入力端子１１ｃを介して入力されたデータを出力する。

なお、ＲＤ信号は、データセレクタ回路１１（複数のセレクタ回路ＳＣの各々）に入力されるデータ信号を選択するための信号（選択信号）である。データセレクタ回路１１にＨレベルのＲＤ信号が入力された場合、複数のセレクタ回路ＳＣの各々の入力先としては、対応する信号線Ｓ（第１データ入力端子１１ｂ）が選択される。一方、データセレクタ回路１１にＬレベルのＲＤ信号が入力された場合、複数のセレクタ回路ＳＣの各々の入力先としては、次段のシフトレジスタＳ／Ｒ（第２データ入力端子１１ｃ）が選択される。

一方、複数のシフトレジスタＳ／Ｒの各々は、複数のセレクタ回路ＳＣに含まれる出力端子１１ｄと接続されている。複数のシフトレジスタＳ／Ｒの各々は、ＳＣＬＫ（Shift Clock）信号に応じて、対応するセレクタ回路ＳＣに含まれる出力端子１１ｄから出力されたデータ信号を保持して出力する。なお、ＳＣＬＫ信号は、信号読み出し回路１０によって読み出された（セレクタ回路ＳＣによって取り込まれた）データ信号を複数のシフトレジスタＳ／Ｒを介してシフトするためのクロック信号である。

ここで、図６においては、１つの画素ＰＸに接続される信号線Ｓを便宜的に信号線Ｓ０〜Ｓ５として示している。また、図６には、信号線Ｓ０〜Ｓ５の各々に対応するセレクタ回路ＳＣ及びシフトレジスタＳ／Ｒが示されている。

この場合、例えば信号線Ｓ０に対応するセレクタ回路ＳＣに含まれる第１データ入力端子１１ｂは信号線Ｓ０に接続されており、第２データ入力端子１１ｃは信号線Ｓ１に対応するシフトレジスタ（次段のシフトレジスタ）Ｓ／Ｒに接続されている。また、信号線Ｓ０に対応するセレクタ回路ＳＣに含まれる出力端子１１ｄは、信号線Ｓ０に対応するシフトレジスタＳ／Ｒに接続されている。

一方、信号線Ｓ１に対応するセレクタ回路ＳＣに含まれる第１データ入力端子１１ｂは信号線Ｓ１に接続されており、第２データ入力端子１１ｃは信号線Ｓ２に対応するシフトレジスタ（次段のシフトレジスタ）Ｓ／Ｒに接続されている。信号線Ｓ１に対応するセレクタ回路ＳＣに含まれる出力端子１１ｄは、信号線Ｓ１に対応するシフトレジスタＳ／Ｒに接続されている。

ここでは信号線Ｓ０及びＳ１に対応するセレクタ回路ＳＣ及びシフトレジスタＳ／Ｒについて説明したが、信号線Ｓ２以降に対応するセレクタ回路ＳＣ及びシフトレジスタＳ／Ｒについても同様である。

なお、各信号線Ｓに対応するセレクタ回路ＳＣは上記したＲＤ信号を入力可能に構成されており、当該各信号線Ｓに対応するシフトレジスタＳ／Ｒは上記したＳＣＬＫ信号を入力可能に構成されている。

また、例えば第１方向Ｘに並んで配置されている複数の信号線Ｓのうちの一番目に配置されている信号線Ｓ（例えば、信号線Ｓ０）に対応するシフトレジスタＳ／Ｒは、ＯＵＴＤ配線と接続されており、例えば表示パネルＰＮＬ（表示装置ＤＳＰ）の外部に設けられている検査機に対してＯＵＴＤ（Read Data）信号を出力する。なお、ＯＵＴＤ信号は、例えば信号線Ｓ０に対応するシフトレジスタＳ／Ｒに保持されたデータ信号であり、パラレルシリアル変換して出力される。

また、例えば第１方向Ｘに並んで配置されている複数の信号線Ｓのうちの最後（例えば、１１５２０番目）に配置されている信号線Ｓに対応するセレクタ回路ＳＣの第２データ入力端子１１ｃは、図６に示すようにグランド（ＧＮＤ）に接続されているものとする。すなわち、本実施形態において、次段のシフトレジスタＳ／Ｒが存在しないシフトレジスタＳ／Ｒ（例えば、ＯＵＴＤ配線から最も離れて配置されているシフトレジスタＳ／Ｒ）は、セレクタ回路ＳＣを介してＧＮＤに接続される。

なお、本実施形態において、複数の信号線Ｓには、スイッチ群２００が設けられている。このスイッチ群２００に含まれるスイッチ２０１の各々は、上記したＲＤ信号に基づいてオン及びオフが切り替えられる。

ここで、本実施形態においては、信号線駆動回路ＳＤを含むＩＣ（Integrated Circuit）を実装する前に表示パネルＰＮＬにおける画素欠陥を検出するものとする。後述するように画素欠陥を検出する際には複数の信号線Ｓにデータ信号が供給されるが、本実施形態において当該複数の信号線Ｓにデータ信号を供給するのは、信号線駆動回路ＳＤではなく、当該画素欠陥検出用に用意された外部回路（以下、外部信号供給回路と表記）であるものとする。すなわち、画素欠陥を検出する場合、表示パネルＰＮＬに外部信号供給回路が接続される。

本実施形態においては、ＩＣの実装前に表示パネルＰＮＬにおける画素欠陥を検出するものとして説明するが、例えばＩＣの実装後に表示パネルＰＮＬにおける画素欠陥を検出する構成としてもよい。この場合には、画素欠陥を検出する際に信号線駆動回路ＳＤから複数の信号線Ｓにデータ信号が供給されてもよい。

次に、図７に示すタイミングチャートを参照して、本実施形態において表示パネルＰＮＬに配置されている複数のセグメント画素ＳＧの中から画素欠陥を検出する際の表示パネルＰＮＬの動作の一例について説明する。

ここでは、上記したように１１５２０本の信号線Ｓが上記した外部信号供給回路に接続されており、２１６０本の走査線Ｇが走査線駆動回路ＧＤに接続されているものとして説明する。

なお、以下の説明において動作を具体的に説明する場合には、１１５２０本の信号線Ｓを信号線Ｓ［０］、Ｓ［１］、…、Ｓ［１１５１９］と称し、２１６０１本の走査線Ｇを走査線Ｇ［０］、Ｇ［１］、…、Ｇ［２１５９］と称するものとする。更に、信号線Ｓ［０］、Ｓ［１］、…、Ｓ［１１５１９］の各々に対応するセレクタ回路ＳＣをＳＣ［０］、ＳＣ［１］、…、ＳＣ［１１５１９］と称し、信号線Ｓ［０］、Ｓ［１］、…、Ｓ［１１５１９］の各々に対応するシフトレジスタＳ／ＲをＳ／Ｒ［０］、Ｓ／Ｒ［１］、…、Ｓ／Ｒ［１１５１９］と称する。

まず、時刻ｔ１において、外部信号供給回路は、全ての信号線Ｓに対してデータ信号（画素信号）として「１」を供給する。このとき、ＲＤ信号はＬレベルであり、スイッチ２０１の各々はオン状態にある。

このように外部信号供給回路によって全ての信号線Ｓに対してデータ信号が供給されている間、走査線駆動回路ＧＤは、走査線Ｇを順次選択し、当該選択されている走査線Ｇに対してゲート駆動信号（Ｇ［０］、Ｇ［１］、…、Ｇ［２１５９］）を供給する。

これにより、表示パネルＰＮＬにおける全てのセグメント画素ＳＧに備えられているメモリ部１００には「１」が書き込まれる。

この場合、外部信号供給回路はソース駆動信号（に相当する駆動信号）に基づいて駆動し、走査線駆動回路ＧＤはゲート駆動信号に基づいて駆動し、共通電極駆動回路ＣＤはＣＯＭ駆動信号に基づいて駆動するものとする。なお、ソース駆動信号、ゲート駆動信号及びＣＯＭ駆動信号は、例えば後述する検査機等から出力される。

次に、時刻ｔ２において、表示パネルＰＮＬにはＨレベルのＲＤ信号が入力される。ＨレベルのＲＤ信号が入力された場合、図６に示すスイッチ２０１の各々はオフ状態となり、外部信号供給回路と信号線Ｓに接続されるセグメント画素ＳＧの各々とが切り離される。これにより、信号線Ｓは、ハイインピーダンス状態（Ｈｉ−ｚ状態）となる。

なお、このとき、ＨレベルのＲＤ信号は、信号読み出し回路１０（データセレクタ回路１１）に備えられるセレクタ回路ＳＣの各々にも入力される。ＨレベルのＲＤ信号が入力されたセレクタ回路ＳＣの各々においては、信号の入力先が信号線Ｓ（つまり、第１データ入力端子１１ｂ）に切り替えられる。具体的には、例えばセレクタ回路ＳＣ［０］の信号の入力先は信号線Ｓ［０］となり、セレクタ回路ＳＣ［１］の信号の入力先は信号線Ｓ［１］となる。他のセレクタ回路ＳＣ［２］〜ＳＣ［１１５１９］についても同様である。

外部信号供給回路と各信号線Ｓとの接続が切り離された状態で、走査線駆動回路ＧＤは、時刻ｔ３において、複数の走査線Ｇ［０］、Ｇ［１］、…、Ｇ［２１５９］のうちの１つの走査線Ｇ（例えば、走査線Ｇ［０］）にゲート駆動信号を供給する。

例えば走査線Ｇ［０］にゲート駆動信号が供給された場合、当該走査線Ｇ［０］に接続されている各セグメント画素ＳＧに備えられるスイッチＳＷ１のソース電極−ドレイン電極間が導通する。これによって、セグメント画素ＳＧに備えられるメモリ部１００に書き込まれたデータ信号が、スイッチＳＷ１を介して当該セグメント画素ＳＧ（スイッチＳＷ１のソース電極）に接続されている各信号線Ｓに供給される。

具体的には、例えば信号線Ｓ［０］及び走査線Ｇ［０］に接続されているセグメント画素ＳＧに備えられるメモリ部１００に書き込まれたデータ信号は、当該信号線Ｓ［０］に供給される。また、信号線Ｓ［１］及び走査線Ｇ［０］に接続されているセグメント画素ＳＧに備えられるメモリ部１００に書き込まれたデータ信号は、当該信号線Ｓ［１］に供給される。なお、他の信号線Ｓ［２］〜［１１５１９］についても同様である。

次に、時刻ｔ４において、信号読み出し回路１０（シフトレジスタ回路１２）に含まれる複数のシフトレジスタＳ／Ｒの各々にＳＣＬＫ信号（クロックパルス信号）が入力される。この場合、複数のシフトレジスタＳ／Ｒの各々は、セレクタ回路ＳＣを介して、各信号線Ｓからデータ信号（ここでは、信号線Ｓに供給されたデータ信号）をラッチする。

具体的には、例えばシフトレジスタＳ／Ｒ［０］は、セレクタ回路ＳＣ［０］を介して、信号線Ｓ［０］からデータ信号Ｄ［０］をラッチする。なお、シフトレジスタＳ／Ｒ［０］にラッチされたデータ信号Ｄ［０］は、ＯＵＴＤ信号として例えば外部の検査機等に出力される。

同様に、シフトレジスタＳ／Ｒ［１］は、セレクタ回路ＳＣ［１］を介して、信号線Ｓ［１］からデータ信号Ｄ［１］をラッチする。他のシフトレジスタＳ／Ｒ［２］〜Ｓ／Ｒ［１１５１９］についても同様である。

なお、図７において、データ信号Ｄ［０］は、信号線Ｓ［０］に接続されているセグメント画素ＳＧに備えられるメモリ部１００から読み出されたデータ信号を示す。同様に、データ信号Ｄ［１］は、信号線Ｓ［１］に接続されているセグメント画素ＳＧに備えられるメモリ部１００から読み出されたデータ信号を示す。他のデータ信号Ｄ［２］〜Ｄ［１１５１９］についても同様である。

ここで、上記した時刻ｔ２以降はＨレベルのＲＤ信号が複数のセレクタ回路ＳＣの各々に入力されていたが、時刻ｔ５においては、ＬレベルのＲＤ信号が当該セレクタ回路ＳＣに入力される。ＬレベルのＲＤ信号が入力されたセレクタ回路ＳＣにおいては、信号の入力先が信号線Ｓから次段のシフトレジスタＳ／Ｒ（つまり、第２データ入力端子１１ｃ）に切り替えられる。

具体的には、ＬレベルのＲＤ信号が入力された場合、例えばセレクタ回路ＳＣ［０］の信号の入力先は信号線Ｓ［０］からシフトレジスタＳ／Ｒ［１］に切り替えられる。一方、セレクタ回路ＳＣ［１］の信号の入力先は信号線Ｓ［１］からシフトレジスタＳ／Ｒ［２］に切り替えられる。他のセレクタ回路ＳＣ［２］〜ＳＣ［１１５１８］についても同様である。すなわち、各シフトレジスタＳ／Ｒは、セレクタ回路ＳＣを介して次段のシフトレジスタＳ／Ｒと接続される。

なお、セレクタ回路ＳＣ［１１５１９］については、次段のシフトレジスタＳ／Ｒが配置されておらず、当該セレクタ回路ＳＣ［１１５１９］に備えられる第２データ入力端子１１ｃは、ＧＮＤに接続されている。したがって、ＬレベルのＲＤ信号が入力された場合、セレクタ回路ＳＣ［１１５１９］の信号の入力先は信号線Ｓ［１１５１９］からＧＮＤに切り替えられる。

これにより、複数のセレクタ回路ＳＣの各々は、次段のシフトレジスタＳ／Ｒに保持されているデータを、対応するシフトレジスタＳ／Ｒに出力することができる。

次に、時刻ｔ５においては、複数のシフトレジスタＳ／Ｒの各々にＳＣＬＫ信号が再度入力される。この場合、各シフトレジスタＳ／Ｒの各々は、セレクタ回路ＳＣを介して接続されている次段のシフトレジスタＳ／Ｒに取り込まれているデータ信号をラッチする。

具体的には、シフトレジスタＳ／Ｒ［０］は、セレクタ回路ＳＣ［０］を介して、次段のシフトレジスタＳ／Ｒ［１］からデータ信号Ｄ［１］をラッチする。これにより、シフトレジスタＳ／Ｒにおいては、データ信号Ｄ［０］がデータ信号Ｄ［１］に書き換えられる。なお、シフトレジスタＳ／Ｒ［０］にラッチされたデータ信号Ｄ［１］は、ＯＵＴＤ信号として外部の検査機等に出力される。

同様に、シフトレジスタＳ／Ｒ［１］は、セレクタ回路ＳＣ［１］を介して、次段のシフトレジスタＳ／Ｒ［２］からデータ信号Ｄ［２］をラッチする。他のシフトレジスタＳ／Ｒ［２］〜Ｓ／Ｒ［１１５１８］についても同様である。このように、時刻ｔ５でＳＣＬＫ信号が入力されることにより、シフトレジスタＳ／Ｒ［ｎ］は、時刻ｔ４の時点でシフトレジスタＳ／Ｒ［ｎ＋１］に取り込まれているデータ信号をラッチする。

なお、上記したようにセレクタ回路ＳＣ［１１５１９］に備えられる第２データ入力端子１１ｃはＧＮＤに接続されている。このため、時刻ｔ５において、シフトレジスタＳ／Ｒ［１１５１９］には「０」が書き込まれる。

次に、時刻ｔ６においては、複数のシフトレジスタＳ／Ｒの各々にＳＣＬＫ信号が再度入力される。この場合、複数のシフトレジスタＳ／Ｒの各々は、セレクタ回路ＳＣを介して接続されている次段のシフトレジスタＳ／Ｒに取り込まれているデータ信号をラッチする。

上記した時刻ｔ５において、シフトレジスタＳ／Ｒ［１］にはデータ信号Ｄ［２］がラッチされるため、時刻ｔ６では、シフトレジスタＳ／Ｒ［０］は、セレクタ回路ＳＣ［０］を介して、シフトレジスタＳ／Ｒ［１］から当該データ信号Ｄ［２］をラッチする。

なお、シフトレジスタＳ／Ｒ［０］にラッチされたデータ信号Ｄ［２］は、ＯＵＴＤ信号として外部の検査機等に出力される。

同様に、シフトレジスタＳ／Ｒ［１］は、セレクタ回路ＳＣ［１］を介して、次段のシフトレジスタＳ／Ｒ［２］からデータ信号Ｄ［３］をラッチする。他のシフトレジスタＳ／Ｒ［２］〜Ｓ／Ｒ［１１５１７］についても同様である。このように、時刻ｔ６でＳＣＬＫ信号が入力されることにより、シフトレジスタＳ／Ｒ［ｎ］は、時刻ｔ４の時点でシフトレジスタＳ／Ｒ［ｎ＋２］に取り込まれているデータ信号をラッチする。

なお、上記したようにセレクタ回路ＳＣ［１１５１８］に備えられる第２データ入力端子１１ｃはシフトレジスタＳ／Ｒ［１１５１９］に接続されているが、当該シフトレジスタＳ／Ｒ［１１５１９］には、上記した時刻ｔ５の時点で「０」が書き込まれている。このため、図７においては示されていないが、時刻ｔ６において、シフトレジスタＳ／Ｒ［１１５１８］には「０」が書き込まれる。

また、上記した時刻ｔ５の場合と同様に、シフトレジスタＳ／Ｒ［１１５１９］には「０」が書き込まれる。

詳細な説明については省略するが、以下、複数のシフトレジスタＳ／ＲにＳＣＬＫ信号が繰り返し入力されることによって上記した動作が繰り返される。これにより、信号線Ｓ［０］〜Ｓ［１１５１９］を介して読み出されたデータ信号Ｄ［０］〜Ｄ［１１５１９］は、シフトレジスタＳ／Ｒ［０］〜Ｓ／Ｒ［１１５１９］を介して順次シフトし、シフトレジスタＳ／Ｒ［０］からＯＵＴＤ信号として順次出力される。

すなわち、信号読み出し回路１０においては、ＳＣＫＬ信号の立ち上がりエッジに同期して１ビットずつシフトしたデータ信号がＯＵＴＤ信号として出力される。

図７に示す例では、シフトレジスタＳ／Ｒ［０］からデータ信号Ｄ［１１５１９］が出力される時刻ｔ７において、走査線Ｇ［０］に対する動作が終了する。

ここでは、時刻ｔ３において走査線Ｇ［０］にゲート駆動信号が供給される場合について説明したが、走査線Ｇ［１］〜Ｇ［２１５９］についても上記した時刻ｔ３〜ｔ７の動作が繰り返し行われる。

画素欠陥を検出する際の表示パネルＰＮＬの動作は、全ての走査線Ｇについて上記した動作が行われた場合に完了する。

ここで、上記した図７に示す例では、時刻ｔ１において全ての信号線Ｓに対してデータ信号「１」が供給され、全てのセグメント画素ＳＧに備えられるメモリ部１００に「１」が書き込まれている。

このため、画素欠陥がない（各セグメント画素ＳＧに備えられるメモリ部１００が正常に動作している）場合、信号読み出し回路１０（シフトレジスタＳ／Ｒ［０］）から出力されるＯＵＴＤ信号は全て「１」である。

このため、本実施形態においては、信号読み出し回路１０から出力されるＯＵＴＤ信号に「１」以外（つまり、事前にメモリ部１００に書き込まれたデータ信号と値が異なるデータ信号）が含まれている場合に画素欠陥があると検出することができる。

なお、図７に示す例においては、走査線Ｇ［０］に接続される複数のセグメント画素ＳＧにおいては画素欠陥が検出されないことが示されている。

一方、図７に示す例においては、走査線Ｇ［１］に接続される複数のセグメント画素ＳＧにおいて画素欠陥が検出されることが示されている。具体的には、信号線［２］を介して読み出されたデータ信号（つまり、信号線［２］及び走査線［１］に接続されているセグメント画素ＳＧに備えられるメモリ部１００に書き込まれたデータ信号）の値が「０」であり、当該セグメント画素ＳＧが画素欠陥として検出されることが示されている。

上記したように本実施形態においては、複数のセグメント画素ＳＧの各々と接続される複数の信号線Ｓと、当該複数の信号線Ｓを介してデータ信号（画素信号）を複数のセグメント画素ＳＧの各々に備えられるメモリ部１００に書き込む信号線駆動回路ＳＤと、当該複数のセグメント画素ＳＧの各々に備えられるメモリ部１００に書き込まれたデータ信号を複数の信号線Ｓを介して読み出す信号読み出し回路１０と、当該読み出されたデータ信号線を信号線駆動回路ＳＤを介さずに外部に出力するＯＵＴＤ配線（出力配線）とを備える。

本実施形態においては、このような構成により、信号読み出し回路１０によって読み出されたデータ信号を利用することによって画素欠陥を検出することを可能とする。

なお、本実施形態において、信号読み出し回路１０は複数の信号線Ｓの各々に対応する複数のシフトレジスタＳ／Ｒを備え、複数の信号線Ｓの各々を介して読み出されたデータ信号は、当該信号線Ｓに対応するシフトレジスタＳ／Ｒに保持されて順次出力される。

この場合、複数の信号線Ｓの各々に対応するシフトレジスタＳ／Ｒは、当該信号線Ｓに対応するセレクタ回路ＳＣに備えられる第１データ入力端子１１ｂまたは第２データ入力端子１１ｃを介して選択的に入力されたデータ信号を出力する。なお、セレクタ回路ＳＣの信号の入力先は、信号線Ｓを介してデータ信号が第１データ入力端子１１ｂから入力された後、当該第１データ入力端子１１ｂから第２データ入力端子１１ｃに切り替えられる。

本実施形態においては、このような構成により、複数の信号線Ｓの各々から複数のセレクタ回路ＳＣを介して取り込まれたデータ信号を複数のシフトレジスタＳ／Ｒを介してシフトし、当該複数のシフトレジスタＳ／Ｒのうちの１つのシフトレジスタから順次出力することができる。なお、複数のシフトレジスタＳ／Ｒのうちの少なくとも１つ（例えば、ＯＵＴＤ配線から最も離れて配置されているシフトレジスタＳ／Ｒ）は、セレクタ回路ＳＣを介してデータ信号とは異なる電位を有する配線（例えば、ＧＮＤ）に接続されている。

また、本実施形態においては、複数のセグメント画素ＳＧに備えられるメモリ部１００に同一の値のデータ信号（例えば、データ信号「１」）が書き込まれることにより、信号読み出し回路１０によって読み出されたデータ信号に基づいて容易に画素欠陥を検出することが可能となる。

ここで、本実施形態においては、複数のセグメント画素ＳＧに備えられるメモリ部１００にデータ信号「１」が書き込まれるものとして説明したが、当該メモリ部１００には例えばデータ信号「０」が書き込まれてもよいし、他のデータ信号が書き込まれてもよい。

更に、複数のセグメント画素ＳＧに備えられるメモリ部１００にデータ信号「１」が書き込まれた場合には画素欠陥を検出することができないが、当該メモリ部１００にデータ信号「０」が書き込まれた場合には画素欠陥を検出することができる場合がある。

このため、本実施形態においては、例えば信号読み出し回路１０によって各メモリ部１００に書き込まれたデータ信号「１」が読み出された後に、当該データ信号とは異なる値のデータ信号（例えば、データ信号「０」）を再度当該メモリ部１００に書き込み、当該メモリ部１００に書き込まれたデータ信号を信号読み出し回路１０が再度読み出す構成としてもよい。このように異なる値のデータ信号を複数回読み出す構成によれば、画素欠陥の検出精度を向上させることが可能となる。

また、本実施形態においては、上記したように複数のセグメント画素ＳＧに備えられるメモリ部１００にデータ信号が書き込まれた後に、スイッチ群２００（複数のスイッチ２０１）をオフ状態として、複数の信号線ＳをＨｉ−ｚ状態にすることにより、信号読み出し回路１０は、複数の信号線Ｓを介して当該メモリ部１００に書き込まれたデータ信号を読み出すことができる。

なお、本実施形態においては、複数の信号線ＳをＨｉ−ｚ状態にするために当該複数の信号線Ｓの各々にスイッチ２０１を設ける構成を採用しているが、例えば複数のセグメント画素ＳＧに備えられるメモリ部１００にデータ信号が書き込まれた後にデータ信号を供給する外部信号供給回路（または信号線駆動回路ＳＤ）の電源をオフする構成としてもよい。このような構成であっても、信号読み出し回路１０は、複数の信号線Ｓを介してデータ信号を読み出すことが可能となる。

ここで、本実施形態においては、複数のセグメント画素ＳＧに備えられているメモリ部１００に書き込まれた（記憶されている）データ信号を読み出す必要があるが、例えば当該メモリ部１００の性能（ドライブ能力）が低い場合には、当該データ信号を信号線Ｓに供給することができないことが想定される。

このような場合には、図８に示すように、複数の信号線Ｓの各々とメモリ部１００（各セグメント画素ＳＧに備えられるスイッチＳＷ１）との間にバッファ回路３００を接続する（追加する）構成としてもよい。このバッファ回路３００は、当該メモリ部１００に対するデータ信号の書き込み及び当該メモリ部１００からのデータ信号の読み出しを切り替えるように構成されている。具体的には、バッファ回路３００は、セグメント画素ＳＧに備えられるメモリ部１００からデータ信号を読み出すための選択信号（ＲＤ信号）がＬレベルの場合にはメモリ部１００にデータ信号を書き込むように動作し、当該選択信号がＨレベルの場合にはメモリ部１００からデータ信号を読み出すように動作するように構成されている。

このようなバッファ回路３００を設ける構成とすることによって、メモリ部１００から適切にデータ信号を読み出すことが可能となる。

ここではバッファ回路３００を設けるものとして説明したが、例えばメモリ部１００のトランジスタ（ＴＦＴ）サイズを最適化することによって、メモリ部１００から適切にデータ信号を読み出すようにしてもよい。

なお、メモリ部１００（ＳＲＡＭ）の両インバータＩＶ１及びＩＶ２への供給電源の電圧値を上げるような構成を採用してもよいし、当該インバータＩＶ１及びＩＶ２の各トランジスタのＬ／Ｗ比を調整して信号線Ｓへの出力をより高出力なものとする構成を採用してもよい。

また、本実施形態において、信号読み出し回路１０は、例えば信号線駆動回路ＳＤと表示領域ＤＡを挟んで対向する位置（つまり、実装辺の反対側）に配置される。これによれば、非表示領域ＮＤＡを狭くする狭額縁化を図ることができる。

なお、本実施形態においては、図６に示す複数のシフトレジスタＳ／Ｒのうちの１つ（例えば、図７において説明したシフトレジスタＳ／Ｒ［０］）がＯＵＴＤ信号を外部の検査機に出力するものとして説明したが、当該ＯＵＴＤ信号は、図９に示すように２つ以上のシフトレジスタＳ／Ｒから出力されても構わない。すなわち、複数のシフトレジスタＳ／Ｒのうちの１つのシフトレジスタＳ／Ｒ（第１シフトレジスタ）にＯＵＴＤ配線（第１出力配線）が接続され、当該シフトレジスタＳ／Ｒとは異なる他のシフトレジスタＳ／Ｒ（第２シフトレジスタ）に別のＯＵＴＤ配線（第２出力配線）が接続される構成であってもよい。

この場合、例えば複数のシフトレジスタＳ／Ｒの各々に保持された（ラッチされた）データ信号のうちの一部のデータ信号（第１データ信号）は当該複数のシフトレジスタのうちの１つのシフトレジスタＳ／Ｒから外部に出力され、他のデータ信号（第２データ信号）は当該シフトレジスタＳ／Ｒとは異なるシフトレジスタＳ／Ｒから外部に出力される。

具体的には、上記したように信号線駆動回路ＳＤに信号線Ｓ［０］〜Ｓ［１１５１９］が接続されており、信号読み出し回路１０（シフトレジスタ回路１２）がシフトレジスタＳ／Ｒ［０］〜Ｓ／Ｒ［１１５１９］を備えるものとすると、例えば信号線Ｓ［０］〜Ｓ［５７５９］を介して読み出されたデータ信号（つまり、シフトレジスタＳ／Ｒ［０］〜Ｓ／Ｒ［５７５９］に保持されたデータ信号）は、ＯＵＴＤ信号１としてシフトレジスタＳ／Ｒ［０］から外部の検査機に順次出力される。一方、信号線Ｓ［５７６０］〜Ｓ［１１５１９］を介して読み出されたデータ信号（つまり、シフトレジスタＳ／Ｒ［５７６０］〜Ｓ／Ｒ［１１５１９］に保持されたデータ信号）は、ＯＵＴＤ信号２としてシフトレジスタＳ／Ｒ［５７６０］から外部の検査機に順次出力される。

本実施形態においては、このように信号読み出し回路１０（シフトレジスタ回路１２）に備えられている複数のシフトレジスタＳ／Ｒのうちの２つ以上のシフトレジスタＳ／Ｒからデータ信号が外部に出力される構成により、画素欠陥の検査時間（つまり、複数のセグメント画素ＳＧに備えられているメモリ部１００から読み出されたデータ信号を出力する時間）を短縮することが可能となる。

なお、図９は一例であり、例えば信号線Ｓ［０］〜Ｓ［１１５１９］のうちの順番（番号）が偶数の信号線Ｓを介して読み出されたデータ信号が１つのシフトレジスタＳ／Ｒ（例えば、シフトレジスタＳ／Ｒ［０］）から出力され、順番（番号）が奇数の信号線Ｓを介して読み出されたデータ信号が他のシフトレジスタＳ／Ｒ（例えば、シフトレジスタＳ／Ｒ［１］）から出力されるようにしてもよい。

信号読み出し回路１０からのデータ信号の出力数（つまり、ＯＵＴＤ端子数）は、表示パネルＰＮＬの解像度、当該表示パネルＰＮＬの仕様（額縁サイズ）または検査仕様等に応じて適切な数に設計されればよい。

ここで、信号読み出し回路１０によって読み出されたデータ信号（複数のセグメント画素ＳＧに備えられるメモリ部１００の各々に書き込まれたデータ信号）は、上記したように例えば外部の検査機に出力される。検査機は、信号読み出し回路１０から出力されたデータ信号に基づいて画素欠陥を検出するように構成されている。なお、本実施形態において「画素欠陥を検出する」とは、例えば表示パネルＰＮＬ（複数のセグメント画素ＳＧ）における欠陥のある画素の存在を検出することをいう。以下、検査機について簡単に説明する。

図１０は、本実施形態に係る表示パネルＰＮＬ（表示装置ＤＳＰ）及び検査機を含む検出システムの構成の一例を示す。なお、図１０においては、２つの走査線駆動回路ＧＤを備える構成を有する表示パネルＰＮＬが示されている。また、図１０においては、信号線駆動回路ＳＤについては省略されている。

図１０に示すように、表示装置ＤＳＰの非表示領域ＮＤＡには、上記したＲＤ信号を入力するための配線（以下、ＲＤ配線と表記）、ＳＣＬＫ信号を入力するための配線（以下、ＳＣＬＫ配線と表記）及びＯＵＴＤ信号を出力するためのＯＵＴＤ配線が設けられている。

ＲＤ配線、ＳＣＬＫ配線及びＯＵＴＤ配線の各々の一端は信号読み出し回路１０と接続されており、他端はそれぞれ対応する端子（ＲＤ端子、ＳＣＬＫ端子及びＯＵＴＤ端子）と接続されている。

検査機４００は、ＲＤ端子、ＳＣＬＫ端子及びＯＵＴＤ端子を介して表示パネルＰＮＬと接続される。これにより、検査機４００は、信号読み出し回路１０に対してＲＤ信号及びＳＣＬＫ信号を出力することができ、かつ、信号読み出し回路１０から出力されたＯＵＴＤ信号を入力することができる。

なお、詳細については省略するが、検査機４００は、上記した画素欠陥を検出する（つまり、複数のセグメント画素ＳＧに備えられているメモリ部１００にデータ信号を書き込み、当該メモリ部１００に書き込まれたデータ信号を読み出す）際に必要な各種信号として、ソース駆動信号、ゲート駆動信号、ＣＯＭ駆動信号及びデータ信号等を表示パネルＰＮＬに出力することができるように当該表示パネルＰＮＬと接続されている。図１０では、上記した外部信号供給回路が検査機４００内に備えられている（つまり、検査機４００からデータ信号が出力される）例を示しているが、当該データ信号は、検査機４００とは別に設けられた外部信号供給回路から出力されてもよい。

検査機４００は、検出回路４０１、メモリ４０２、走査線カウンタ４０３及び信号線カウンタ４０４等を備える。

検出回路４０１は、画素欠陥を検出するための処理を実行する。具体的には、検出回路４０１は、上記したＲＤ信号及びＳＣＬＫ信号等を出力し、ＯＵＴＤ信号を入力する。検出回路４０１は、入力されたＯＵＴＤ信号（信号読み出し回路１０によって読み出されたデータ信号）に基づいて複数のセグメント画素ＳＧの中に欠陥のある画素が存在すること（すなわち、画素欠陥）を検出する。検出回路４０１による画素欠陥の検出結果は、メモリ４０２に保存される。

走査線カウンタ４０３は、ＲＤ信号（パルス）と同期して読み取る走査線Ｇを検出するために用いられる。信号線カウンタは、ＳＣＬＫ信号（パルス）と同期して読み取る信号線Ｓを検出するために用いられる。

次に、図１１のタイミングチャートを参照して、検査機４００の動作の一例について説明する。

なお、図１１の上段には、検査機４００からの表示パネルＰＮＬ（信号読み出し回路１０）に対するＲＤ信号及びＳＣＬＫ信号の出力タイミングと、表示パネルＰＮＬ（信号読み出し回路１０）からの検査機４００に対するＯＵＴＤ信号の出力タイミングとが示されている。ＲＤ信号、ＳＣＬＫ信号及びＯＵＴＤ信号の詳細については上記した図７において説明した通りであるため、ここではその詳しい説明を省略する。

まず、時刻ｔ１１において検査機４００（検出回路４０１）が信号読み出し回路１０に対してＲＤ信号を出力した場合、当該検査機４００は、走査線カウンタ４０３によるカウントを開始する。なお、走査線カウンタ４０３は、ゲート信号Ｇ［０］でリセットされるものとする。この走査線カウンタ４０３のカウンタ値は、信号読み出し回路１０によってデータ信号が読み出されるメモリ部１００を備える複数のセグメント画素ＳＧに対応する走査線Ｇ（つまり、当該複数のセグメント画素ＳＧに接続されている走査線Ｇ）を表す。

次に、時刻ｔ１２において検査機４００が信号読み出し回路１０に対してＳＣＬＫ信号を出力した場合、当該検査機４００は、信号線カウンタ４０４によるカウントを開始する。なお、ＳＣＬＫ信号に応じて信号読み出し回路１０からＯＵＴＤ信号が出力されるが、信号線カウンタ４０４のカウンタ値は、ＳＣＬＫ信号に応じて出力されたＯＵＴＤ信号（つまり、データ信号）が読み出されたメモリ部１００を備えるセグメント画素ＳＧに接続されている信号線Ｓを表す。

上記したように１１５２０本の信号線Ｓが配置されている場合、信号線カウンタ４０４は、ＳＣＬＫ信号に応じて当該１１５２０本の全ての信号線Ｓをカウントする。

信号線カウンタ４０４によって全ての信号線Ｓがカウントされた場合、走査線カウンタ４０３のカウンタ値によって表される走査線Ｇに対する動作（当該走査線Ｇに接続されているセグメント画素ＳＧの各々に備えられているメモリ部１００からのデータ信号の読み出し）が終了する。

次に、時刻ｔ１３において、次の走査線Ｇに接続されているセグメント画素ＳＧの各々に備えられているメモリ部１００からデータ信号を読み出すために、検査機４００が信号読み出し回路１０に対してＲＤ信号を出力する。この場合、検査機４００は、走査線カウンタ４０３のカウンタ値に１を加算する。

この場合、検査機４００は、例えば信号線カウンタ４０４のカウンタ値をリセットする。なお、信号線カウンタ４０４のカウンタ値は、上記したように全ての信号線Ｓがカウントされた際にリセットされてもよい。

時刻ｔ１４において検査機４００が信号読み出し回路１０に対してＳＣＬＫ信号を出力した場合、当該検査機４００は、上記した時刻ｔ１２の場合と同様に、信号線カウンタ４０４によるカウントを開始する。

ここで、上記したように画素欠陥がない場合にはＯＵＴＤ信号は全て同一の値であるため、値の異なるＯＵＴＤ信号が信号読み出し回路１０から出力された場合、検査機４００は、画素欠陥を検出することができる。

このため、検査機４００（検出回路４０１）は、信号読み出し回路１０から出力されるＯＵＴＤ信号を監視し、例えば図１１に示す時刻ｔ１５のように値の異なるＯＵＴＤ信号が信号読み出し回路１０から出力された場合には、エラーフラグをメモリ４０２に保存する。

これによれば、例えば表示パネルＰＮＬに配置されている全てのセグメント画素ＳＧに備えられているメモリ部１００からデータ信号が読み出された後に、検査機４００は、上記したようにメモリ４０２に保存されたエラーフラグの数を画素欠陥の検出結果として例えば管理者等に通知することができる。

ここではエラーフラグの数のみを通知するものとして説明したが、例えばエラーフラグがメモリ４０２に保存される際に、走査線カウンタ４０３及び信号線カウンタ４０４のカウンタ値を併せてメモリ４０２に保存する構成としてもよい。この走査線カウンタ４０３及び信号線カウンタ４０４のカウンタ値によれば、画素欠陥として検出されたセグメント画素ＳＧの表示パネルＰＮＬ上の位置（アドレス）を管理者に通知することが可能となる。

また、検査機４００は、上記したエラーフラグの数またはアドレス等に基づいて表示パネルＰＮＬが不良であるか否か等を判定し、当該判定結果を通知するような構成であってもよい。具体的には、エラーフラグの数が予め定められた数以上である場合に表示パネルＰＮＬが不良であると判定してもよいし、連続する（隣接する）セグメント画素ＳＧが画素欠陥として検出された場合に表示パネルＰＮＬが不良であると判定してもよい。また、検査機４００は、ここで説明した以外の条件（ルール）等に従って表示パネルＰＮＬの不良を判定してもよい。

上記したように本実施形態においては、例えば信号読み出し回路１０から出力されたデータ信号（ＯＵＴＤ信号）に基づいて検査機４００において自動的に画素欠陥を検出することが可能であるため、例えば目視検査等で画素欠陥を検出する場合と比較して、人為的な見落としを回避することができるとともに、検査工程の工数を削減することが可能となる。

また、本実施形態においては、目視することなく画素欠陥を検出することが可能であるため、例えば偏光板を貼る前の表示パネルＰＮＬ単品状態での画素欠陥の検出を実現することができる。これにより、画素欠陥のある表示パネルＰＮＬが後の工程へ流出することを抑制することができるため、結果としてコストを低減することも可能である。

なお、本実施形態においては、セグメント画素ＳＧ単位で画素欠陥が検出される（データ信号が読み出される）ものとして説明したが、例えば画素ＰＸに１つのメモリ部が備えられるまたは副画素Ｐに１つのメモリ部が備えられるような構成の場合には、画素ＰＸ単位または副画素Ｐ単位で画素欠陥が検出されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…信号読み出し回路、１１…データセレクタ回路、１２…シフトレジスタ回路、１００…メモリ部、２００…スイッチ、３００…バッファ回路、４００…検査機、４０１検出回路、４０２…メモリ、４０３…走査線カウンタ、４０４…信号線カウンタ、ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＳＤ…信号線駆動回路、ＧＤ…走査線駆動回路、ＣＤ…共通電極駆動回路、ＰＸ…画素、Ｐ…副画素、ＳＧ…セグメント画素、ＣＲ…画素回路、ＬＤ…液晶素子、Ｓ…信号線、Ｇ…走査線、ＰＥ…画素電極、ＣＥ…共通電極、ＬＣ…液晶層、ＳＷ１〜ＳＷ３…スイッチ、ＩＶ１，ＩＶ２…インバータ、ＳＣ…セレクタ回路、Ｓ／Ｒ…シフトレジスタ。

Claims (13)

1. メモリ部を備える複数の画素が配置される表示装置において、
   前記複数の画素の各々と接続される複数の信号線と、
   前記複数の信号線を介して、前記複数の画素の各々に備えられるメモリ部にデータ信号を書き込む信号線駆動回路と、
   前記複数の画素の各々に備えられるメモリ部に書き込まれたデータ信号を、前記複数の信号線を介して読み出す信号読み出し回路と、
   前記読み出されたデータ信号を、前記信号線駆動回路を介さずに外部に出力するための出力配線と
   を具備する表示装置。
2. 前記複数の信号線の各々に設けられた複数のスイッチであって、前記メモリ部にデータ信号が書き込まれる際にオン状態、前記読み出し回路が当該データ信号を読み出す際にオフ状態となるように構成された複数のスイッチを更に具備する請求項１記載の表示装置。
3. 前記信号読み出し回路は、
   前記複数の信号線の各々に対応する複数のシフトレジスタを備え、
   前記複数の信号線の各々を介して読み出されたデータ信号は、当該信号線に対応するシフトレジスタに保持され、
   前記複数のシフトレジスタの各々に保持されたデータ信号は、順次出力される
   請求項２記載の表示装置。
4. 前記信号読み出し回路は、前記複数の信号線の各々に対応する複数のセレクタ回路を含み、
   前記複数の信号線は、前記複数の画素が配置される所定の方向に沿って延伸するように形成された第１信号線及び当該第１信号線に隣接する第２信号線を含み、
   前記第１信号線に対応するセレクタ回路は、前記第１信号線と接続される第１データ入力端子と、前記第２信号線に対応するシフトレジスタと接続される第２データ入力端子と、前記第１信号線に対応するシフトレジスタと接続される出力端子とを含み、
   前記第１信号線に対応するシフトレジスタは、前記第１信号線に対応する前記セレクタ回路に含まれる第１データ入力端子または第２データ入力端子を介して選択的に入力されたデータ信号を出力する
   請求項３記載の表示装置。
5. 前記複数の信号線のうちの第３信号線に対応する前記セレクタ回路に含まれる第１データ入力端子は、当該第３信号線に接続され、
   前記第３信号線に対応する前記セレクタ回路に含まれる第２データ入力端子は、前記データ信号とは異なる電位を有する配線に接続され、
   前記第３信号線に対応する前記シフトレジスタは、当該第３信号線に対応する前記セレクタ回路に含まれる第１データ入力端子または第２データ入力端子を介して前記第３信号線または前記配線に接続される
   請求項４記載の表示装置。
6. 前記第１信号線を介して前記メモリ部に書き込まれたデータ信号が前記第１信号線に対応する前記セレクタ回路に含まれる第１入力端子から入力された後、当該セレクタ回路の信号の入力先が当該第１データ入力端子から前記第２データ入力端子に切り替えられる請求項４記載の表示装置。
7. 前記複数のシフトレジスタの各々に保持されたデータ信号は、当該複数のシフトレジスタを介してシフトし、
   前記複数のシフトレジスタのうちの１つのシフトレジスタは、前記出力配線と接続されている
   請求項６記載の表示装置。
8. 前記出力配線は、第１出力配線及び第２出力配線を含み、
   前記第１出力配線は、前記複数のシフトレジスタのうちの第１シフトレジスタと接続され、
   前記第２出力配線は、前記複数のシフトレジスタのうちの前記第１シフトレジスタとは異なる第２シフトレジスタと接続される
   請求項７記載の表示装置。
9. 前記複数の画素の各々と接続される信号線と当該画素に備えられるメモリ部との間に接続されるバッファ回路を更に具備する請求項１記載の表示装置。
10. 前記バッファ回路は、前記複数の画素の各々に備えられるメモリ部に対するデータ信号の書き込み及び当該メモリ部からのデータ信号の読み込みを切り替えるように構成されている請求項９記載の表示装置。
11. 前記複数の画素は、表示領域に配置され、
    前記信号線駆動回路及び前記信号読み出し回路は、前記表示領域の周辺に位置する非表示領域に配置され、
    前記信号読み出し回路は、前記信号線駆動回路と前記表示領域を挟んで対向する位置に配置される
    請求項１記載の表示装置。
12. メモリ部を備える複数の画素が配置される表示装置において、
    前記複数の画素の各々と接続される複数の信号線と、
    前記複数の信号線を介して前記複数の画素の各々に備えられるメモリ部に書き込まれたデータ信号を、当該複数の信号線を介して読み出す信号読み出し回路と、
    前記読み出されたデータ信号を外部に出力するための出力配線と
    を具備する表示装置。
13. メモリ部を備える複数の画素が配置される表示装置と、前記複数の画素の欠陥を検出する検査機とを備える検出システムにおいて、
    前記表示装置は、
    前記複数の画素の各々と接続される複数の信号線と、
    前記複数の信号線を介して、前記複数の画素の各々に備えられるメモリ部にデータ信号を書き込む信号線駆動回路と、
    前記複数の画素の各々に備えられるメモリ部に書き込まれたデータ信号を、前記複数の信号線を介して読み出す信号読み出し回路と、
    前記読み出されたデータ信号を前記信号線駆動回路を介さずに出力するための出力配線と
    を含み、
    前記検査機は、前記出力配線を介して出力されたデータ信号に基づいて前記複数の画素の中に欠陥のある画素が存在することを検出する検出回路を含む
    検出システム。

Images