JP2023123885A - 表示装置および電子機器 - Google Patents

Abstract

【課題】 画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現することが可能な表示装置および電子機器を提供すること。【解決手段】 実施形態によれば、表示装置は、デジタル信号を記憶可能な第１メモリを備える複数の画素が配置された表示部と、表示部を囲む非表示部と、非表示部に配置され、複数の第１メモリにデジタル信号を供給する第１ドライバと、第１ドライバと対向して配置される複数のタッチ検出電極と、備える。表示部は、各画素の駆動電位が、各第１メモリに記憶されたデジタル信号に対応する電位に設定されることで画像を表示する。第１ドライバは、各第１メモリに供給するデジタル信号を記憶するための複数の第２メモリを備え、各第２メモリに記憶されるデジタル信号に対応する電位は、複数のタッチ検出電極によるタッチ検出時には全て同電位に設定される。【選択図】 図７

Description

本発明の実施形態は、表示装置および電子機器に関する。

近年、タッチ検出機能付きのウェアラブルデバイス（例えば腕時計型のウェアラブルデバイス、眼鏡型のウェアラブルデバイス等）が徐々に普及してきている。このようなウェアラブルデバイスでは、画像を表示する際の表示品位と、タッチによる優れた操作性との両立が求められており、種々様々な開発が進められている。

特開２０１９－６１５６３号公報

そこで、本開示は、画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現することが可能な表示装置および電子機器を提供することを目的の一つとする。

一実施形態によれば、表示装置は、デジタル信号を記憶可能な第１メモリを備える複数の画素が配置された表示部と、前記表示部を囲む非表示部と、前記非表示部に配置され、前記複数の第１メモリにデジタル信号を供給する第１ドライバと、前記第１ドライバと対向して配置される複数のタッチ検出電極と、を具備する。前記表示部は、前記各画素の駆動電位が、前記各第１メモリに記憶されたデジタル信号に対応する電位に設定されることで画像を表示する。前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶するための複数の第２メモリを備え、前記各第２メモリに記憶されるデジタル信号に対応する電位は、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定される。

一実施形態によれば、電子機器は、デジタル信号を記憶可能な複数の第１メモリと、前記複数の第１メモリにデジタル信号を供給する複数の第１ドライバと、前記第１ドライバと対向して配置される複数のタッチ検出電極と、を具備する。前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶すると共に前記第１メモリに出力する第２メモリを備え、前記各第２メモリに記憶されるデジタル信号に対応する電位を、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定する。

図１は、一実施形態に係る表示装置の一構成例を示す平面図である。 図２は、同実施形態に係る表示装置の一構成例を示す断面図である。 図３は、同実施形態に係るセグメント画素の回路構成例を示す図である。 図４は、同実施形態に係る水平ドライバの概略構成例を示す図である。 図５は、同実施形態に係るラインメモリの回路構成例を示す図である。 図６は、同実施形態に係る垂直ドライバの概略構成例を示す図である。 図７は、同実施形態に係る表示装置の駆動方法の一例を示すタイミングチャートである。 図８は、同実施形態に係る表示装置の駆動方法であって、当該表示装置内の水平ドライバの駆動方法の一例を示すタイミングチャートである。 図９は、図７に示す駆動方法の場合におけるラインメモリ内のスイッチング素子の状態を説明するための図である。 図１０は、同実施形態に係る表示装置の駆動方法の別の例を示すタイミングチャートである。 図１１は、図１０に示す駆動方法の場合におけるラインメモリ内のスイッチング素子の状態を説明するための図である。 図１２は、同実施形態に係る表示装置の別の構成例を示す断面図である。 図１３は、同実施形態に係る表示装置のさらに別の構成例を示す断面図である。 図１４は、同実施形態に係る表示装置のさらに別の構成例を示す断面図である。

いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

本実施形態においては、表示装置の一例として、タッチ検出機能付きの表示装置について説明する。タッチ検出方式には、光学式、抵抗式、静電容量方式、電磁誘導方式などの種々の方式がある。上記した各種検出方式のうちの静電容量方式は、物体（例えば指など）の近接または接触に起因して静電容量が変化することを利用する検出方式である。本実施形態では、主に、静電容量方式を利用したタッチ検出機能付きの表示装置について説明する。

なお、静電容量方式は、互いに離間した状態で配置された送信電極（駆動電極）と受信電極（検出電極）との間に電界を発生させ、物体の近接または接触に伴う当該電界の変化を検出する相互容量方式と、単一の電極を用いて、物体の近接または接触に伴う静電容量の変化を検出する自己容量方式とを含む。本実施形態では、主に、自己容量方式を利用したタッチ検出機能付きの表示装置について説明する。

図１は、本実施形態の表示装置１の一構成例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、および第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘおよび第２方向Ｙは、表示装置１を構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置１の厚さ方向に相当する。本明細書においては、第３方向Ｚを示す矢印の先端に向かう方向を上方向、当該矢印の先端から反対に向かう方向を下方向と称することもある。また、第３方向Ｚを示す矢印の先端側に表示装置１を観察する観察位置がある。この観察位置から、第１方向Ｘおよび第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視と言う。

図１に示すように、表示装置１は、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡとを備えている。表示部ＤＡには画素ＰＸが配置されている。具体的には、表示部ＤＡには、多数の画素ＰＸが第１方向Ｘおよび第２方向Ｙに沿ってマトリクス状に配列されている。本実施形態において、画素ＰＸは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の副画素ＳＰを含む。また、各副画素ＳＰは、複数のセグメント画素ＳＧを有する。各セグメント画素ＳＧは、面積の異なる画素電極ＰＥを有しており、これらの複数のセグメント画素ＳＧの表示／非表示状態を切り替えることで、副画素ＳＰごとに階調が形成される。

図１に示す二つの同心円のうちの内側の円内の領域が表示部ＤＡに相当し、外側の円から内側の円を除いた領域が非表示部ＮＤＡに相当する。なお、本実施形態では、表示部ＤＡが円形状であり、かつ、表示部ＤＡを囲む非表示部ＮＤＡもまた同系統の形状である場合を例示しているが、これに限定されず、表示部ＤＡは円形状でなくてもよいし、非表示部ＮＤＡは表示部ＤＡとは異なる系統の形状であってもよい。例えば、表示部ＤＡと非表示部ＮＤＡのいずれかが多角形状であってもよい。あるいは、表示部ＤＡが円形または矩形状の場合に、非表示部ＮＤＡが表示部ＤＡとは異なる系統の形状である矩形または円形状であってもよい。

図１に示すように、非表示部ＮＤＡには、複数の検出電極（タッチ検出電極）Ｒｘ１～Ｒｘ８が表示部ＤＡを囲んで配置されている。なお、本実施形態では、８個の検出電極Ｒｘ１～Ｒｘ８を例示しているが、非表示部ＮＤＡに配置される検出電極Ｒｘの個数はこれに限定されず、任意の個数の検出電極Ｒｘが表示部ＤＡを囲むように配置されて構わない。各検出電極Ｒｘ１～Ｒｘ８は、各々から延出する検出配線（図示せず）を介して、後述するフレキシブル配線基板２と電気的に接続されている。検出配線は、検出電極Ｒｘ１～Ｒｘ８が検出信号を出力するために使用する配線である。

図１に示すように、表示装置１は、非表示部ＮＤＡにおいて、フレキシブル配線基板２と、二つの水平ドライバ３と、垂直ドライバ４とをさらに備えている。水平ドライバ３および垂直ドライバ４は、各々から延出する接続配線（図示せず）を介して、フレキシブル配線基板２と電気的に接続されている。水平ドライバ３および垂直ドライバ４は、フレキシブル配線基板２を介して電気的に接続された制御装置（図示せず）によりその動作が制御される。水平ドライバ３は、表示部ＤＡの上方の縁部および下方の縁部に沿う円弧形状を有している。また、垂直ドライバ４は、表示部ＤＡの左方の縁部に沿う円弧形状を有している。水平ドライバ３および垂直ドライバ４は、平面視において検出電極Ｒｘ１～Ｒｘ８と重畳して配置されている。なお、水平ドライバ３は、信号線駆動回路、ソースドライバ、あるいは、第１ドライバなどと言い換えることもできる。また、垂直ドライバ４は、走査線駆動回路、ゲートドライバ、あるいは、第２ドライバなどと言い換えることもできる。

図１において拡大して示すように、セグメント画素ＳＧは、スイッチング素子ＳＷ、画素回路ＰＣ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣなどを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇおよび信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだセグメント画素ＳＧの各々におけるスイッチング素子ＳＷと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだセグメント画素ＳＧの各々におけるスイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥは、画素回路ＰＣを介して、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。走査線Ｇは上記した垂直ドライバ４と電気的に接続され、信号線Ｓは上記した水平ドライバ３と電気的に接続されている。

なお、本実施形態では、各副画素ＳＰが複数のセグメント画素ＳＧを有する場合について説明するが、これに限定されず、各副画素ＳＰは一つのセグメント画素ＳＧを有するとしてもよい。この場合、副画素ＳＰが、図１において拡大して示したセグメント画素ＳＧに相当し、スイッチング素子ＳＷ、画素回路ＰＣおよび画素電極ＰＥは、副画素ＳＰごとに形成される。

図２は、表示装置１の一構成例を示す断面図である。以下では、表示部ＤＡ側の構成と、非表示部ＮＤＡ側の構成とのそれぞれについて説明する。
表示装置１は、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、液晶層ＬＣと、偏光板３０とを備えている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、Ｘ－Ｙ平面と平行な平板状に形成されている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、平面視において重畳し、シール（図示せず）によって接着されている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、シールによって封止されている。

なお、図２では、表示装置１が、バックライトユニットが配置されない反射型の表示装置である場合を例示しているが、これに限定されず、表示装置１は、有機ＥＬを画素として採用した表示装置や、バックライトユニットが配置された透過型の表示装置であってもよい。あるいはまた、表示装置１は、反射型と透過型を組み合わせた表示装置であってもよい。かかる表示装置としては、ＩＴＯなどの透明な導電膜と光を反射可能な金属膜とを組み合わせて画素電極を形成する構成や、金属製の画素電極間の隙間からバックライトからの光を透過させることで各画素の輝度を向上させる構成が挙げられる。これら構成の場合、バックライトユニットは、第１基板ＳＵＢ１の裏面に配置され、バックライトユニットと第１基板ＳＵＢ１との間に偏光板が設けられる。バックライトユニットとしては、種々の形態のバックライトユニットが利用可能であり、例えば、光源として発光ダイオード（ＬＥＤ）を利用したものや、冷陰極管（ＣＣＦＬ）を利用したもの、などが利用可能である。

第２基板ＳＵＢ２の上には、偏光板３０が配置されている。なお、偏光板３０の上には、例えばガラス基材やプラスチック基板などで形成されたカバー部材がさらに配置されてもよい。

表示部ＤＡ側において、第１基板ＳＵＢ１は、図２に示すように、透明基板１０と、スイッチング素子ＳＷと、画素回路ＰＣと、平坦化膜１１と、画素電極ＰＥと、配向膜ＡＬ１とを備えている。第１基板ＳＵＢ１は、上記した構成の他に、図１に示した走査線Ｇや信号線Ｓなどを備えているが、図２ではこれらの図示を省略している。

透明基板１０は、主面（下面）１０Ａと、主面１０Ａの反対側の主面（上面）１０Ｂと、を備えている。スイッチング素子ＳＷおよび画素回路ＰＣは、主面１０Ｂ側に配置されている。平坦化膜１１は、少なくとも一つ以上の絶縁膜によって構成されており、スイッチング素子ＳＷおよび画素回路ＰＣを覆っている。画素電極ＰＥは、平坦化膜１１の上に配置され、平坦化膜１１に形成されたコンタクトホールを介して画素回路ＰＣに接続されている。スイッチング素子ＳＷ、画素回路ＰＣおよび画素電極ＰＥは、セグメント画素ＳＧ毎に配置されている。配向膜ＡＬ１は、画素電極ＰＥを覆い、液晶層ＬＣに接している。

なお、図２においては、スイッチング素子ＳＷおよび画素回路ＰＣを簡略化して図示しているが、実際にはスイッチング素子ＳＷおよび画素回路ＰＣは半導体層や各層の電極を含んでいる。また、図２においては図示を省略しているが、スイッチング素子ＳＷと画素回路ＰＣとは電気的に接続されている。さらに、上記したように、図２において図示を省略した走査線Ｇや信号線Ｓは、例えば、透明基板１０と平坦化膜１１との間に配置されている。

表示部ＤＡ側において、第２基板ＳＵＢ２は、図２に示すように、透明基板２０と、カラーフィルタＣＦと、オーバーコート層ＯＣと、共通電極ＣＥと、配向膜ＡＬ２とを備えている。

透明基板２０は、主面（下面）２０Ａと、主面２０Ａの反対側の主面（上面）２０Ｂと、を備えている。透明基板２０の主面２０Ａは、透明基板１０の主面１０Ｂと対向している。カラーフィルタＣＦは透明基板２０の主面２０Ａ側に配置されている。カラーフィルタＣＦは、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタ、などを含む。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。共通電極ＣＥは、複数の画素ＰＸに亘って配置され、第３方向Ｚにおいて複数の画素電極ＰＥと対向している。共通電極ＣＥはオーバーコート層ＯＣの上に配置されている。配向膜ＡＬ２は、共通電極ＣＥを覆い、液晶層ＬＣに接している。なお、図２では、表示部ＤＡ側の第２基板ＳＵＢ２の構成として、各セグメント画素ＳＧ（又は各カラーフィルタＣＦ）を区画する遮光膜が設けられていない構成を説明したが、各セグメント画素ＳＧを区画するために遮光膜が設けられ、この遮光膜がカラーフィルタＣＦの一部と重なる構成であってもよい。
液晶層ＬＣは、主面１０Ａと主面２０Ａとの間に配置されている。

透明基板１０および２０は、例えばガラス基材やプラスチック基板などの絶縁基板である。平坦化膜１１は、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物またはアクリル樹脂などの透明な絶縁材料によって形成されている。一例では、平坦化膜１１は、無機絶縁膜および有機絶縁膜を含んでいる。画素電極ＰＥは、反射電極として形成され、例えば、インジウム亜鉛酸化物（ＩＺＯ）、銀（Ａｇ）、インジウム亜鉛酸化物（ＩＺＯ）の三層積層構造になっている。共通電極ＣＥは、例えばインジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。配向膜ＡＬ１およびＡＬ２は、Ｘ－Ｙ平面にほぼ平行な配向規制力を有する水平配向膜である。配向規制力は、ラビング処理により付与されてもよいし、光配向処理により付与されてもよい。

非表示部ＮＤＡ側において、第１基板ＳＵＢ１は、図２に示すように、透明基板１０と、水平ドライバ３と、垂直ドライバ４と、平坦化膜１１と、配向膜ＡＬ１とを備えている。以下では、表示部ＤＡ側において既に説明した構成については、その詳しい説明を省略する。

透明基板１０の上には、水平ドライバ３および垂直ドライバ４が配置されている。なお、非表示部ＮＤＡ側の透明基板１０の上には、検出電極Ｒｘに接続される配線などがさらに配置されていてもよい。

非表示部ＮＤＡ側において、第２基板ＳＵＢ２は、図２に示すように、透明基板２０と、遮光膜ＢＭと、オーバーコート層ＯＣと、検出電極Ｒｘと、配向膜ＡＬ２とを備えている。以下では、表示部ＤＡ側において既に説明した構成については、その詳しい説明を省略する。

透明基板２０の主面２０Ａ側には、遮光膜ＢＭが配置されている。遮光膜ＢＭは、非表示部ＮＤＡのほぼ全面に亘って配置されている。オーバーコート層ＯＣは表示領域のカラーフィルタＣＦと共に遮光膜ＢＭを覆っている。検出電極Ｒｘはオーバーコート層ＯＣの上に配置されている。図２に示す構成においては、検出電極Ｒｘは、表示部ＤＡ側の共通電極ＣＥと同層に配置されており、例えば共通電極ＣＥと同じ透明導電材料によって形成されている。配向膜ＡＬ２は表示領域の共通電極ＣＥと共に検出電極ＲＸを覆い、液晶層ＬＣに接している。
検出電極Ｒｘは、少なくとも水平ドライバ３と垂直ドライバ４のいずれか一方と対向して配置されている。なお、図２中では、検出電極Ｒｘは水平ドライバ３と垂直ドライバ４の両方に対向している。また、水平ドライバ３（および垂直ドライバ４）と検出電極Ｒｘとの間には液晶層ＬＣが配置されている。

なお、図２では、液晶層ＬＣに含まれる液晶分子の配向を変化させるための電界の印加方向によって２つに分類される液晶モードが、いわゆる縦電界モードである場合の構成を例示しているが、本構成は、液晶モードがいわゆる横電界モードの場合にも適用可能である。上記した縦電界モードは、例えばＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードなどを含む。また、上記した横電界モードは、例えばＩＰＳ（In-Plane Switching）モードや、ＩＰＳモードの１つであるＦＦＳ（Fringe Field Switching）モードなどを含む。横電界モードを採用する場合、表示領域に設けられる共通電極は第１基板に設けられ、薄い絶縁層を介して画素電極と対向する。

図３は、セグメント画素ＳＧの回路構成の一例を示す図である。図３に示すように、各セグメント画素ＳＧは、第１回路Ｃ１と、画素メモリＭＡと、第２回路Ｃ２とを備えている。なお、上記した画素回路ＰＣは、第１回路Ｃ１および画素メモリＭＡによって構成される。

第１回路Ｃ１は、スイッチング素子Ｑ１およびＱ２を備えている。スイッチング素子Ｑ１およびＱ２はｎ型トランジスタである。スイッチング素子Ｑ１は、第１駆動線ＤＬ１に接続された入力端と、選択信号線ＳＳに接続された出力端と、画素メモリＭＡに接続された制御端と、を有している。スイッチング素子Ｑ２は、第２駆動線ＤＬ２に接続された入力端と、選択信号線ＳＳに接続された出力端と、画素メモリＭＡに接続された制御端と、を有している。第１駆動線ＤＬ１には、画像の表示信号である第１駆動信号ｘＦＲＰが供給される。第２駆動線ＤＬ２には、画像の非表示信号である第２駆動信号ＦＲＰが供給される。選択信号線ＳＳには、第１駆動信号ｘＦＲＰおよび第２駆動信号ＦＲＰのいずれか一方が供給される。

画素メモリＭＡは、スイッチング素子Ｑ３～Ｑ６を備えている。スイッチング素子Ｑ３およびＱ４はｎ型トランジスタであり、スイッチング素子Ｑ５およびＱ６はｐ型トランジスタである。スイッチング素子Ｑ５およびＱ６の入力端には、第１電源配線ＰＬ１が接続されている。第１電源配線ＰＬ１には、高電位レベルの電源電圧ＶＤＤ１が供給される。一方で、スイッチング素子Ｑ３およびＱ４の入力端には、第２電源配線ＰＬ２が接続されている。第２電源配線ＰＬ２には、低電位レベルの電源電圧ＶＳＳが供給される。電源電圧ＶＳＳの電位は、電源電圧ＶＤＤの電位よりも低い。スイッチング素子Ｑ３およびＱ５の出力端がスイッチング素子Ｑ２の制御端に接続された第１インバータを構成し、スイッチング素子Ｑ４およびＱ６の出力端がスイッチング素子Ｑ１の制御端に接続された第２インバータを構成する。これらインバータは逆方向に並列接続されている。これら一対のインバータによって所謂Ｓ－ＲＡＭ構造のメモリが形成され、入力される画素信号Ｓｉｇがラッチされる。当該画素メモリＭＡにラッチされる画素信号Ｓｉｇに応じてスイッチング素子Ｑ１およびＱ２のいずれか一方が選択的にオンとなり、他方がオフとなる。

第２回路Ｃ２（スイッチング素子ＳＷ）は、水平ドライバ３から信号線Ｓに供給される２値の画素信号（デジタル信号）Ｓｉｇを画素メモリＭＡに記憶させる回路であって、ｎ型トランジスタのスイッチング素子Ｑ７を備えている。スイッチング素子Ｑ７は、信号線Ｓに接続された入力端と、画素メモリＭＡに接続された出力端と、走査線Ｇに接続された制御端と、を有している。走査線Ｇに走査信号Ｇａｔｅが供給されると、スイッチング素子Ｑ７はオン状態となり、信号線Ｓに供給されている画素信号Ｓｉｇが画素メモリＭＡに供給される。

スイッチング素子Ｑ１～Ｑ７は、例えばいずれも薄膜トランジスタであって、第１基板ＳＵＢ１に形成されている。第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源配線ＰＬ１、第２電源配線ＰＬ２および走査線Ｇも第１基板ＳＵＢ１に形成されており、第１方向Ｘに並ぶ複数のセグメント画素ＳＧの画素回路ＰＣに接続されている。信号線Ｓも第１基板ＳＵＢ１に形成されており、第２方向Ｙに並ぶ複数のセグメント画素ＳＧの画素回路ＰＣに接続されている。なお、第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源配線ＰＬ１、第２電源配線ＰＬ２の少なくともいずれかは信号線Ｓに沿って形成されていてもよく、その場合、かかる配線は第２方向に並ぶセグメント画素ＳＧの画素回路ＰＣに接続される。

上述の如く複数のセグメント画素ＳＧからなる副画素ＳＰを備える表示装置１は、デジタルモードで各セグメント画素ＳＧの表示／非表示を個別に制御し、これによって副画素ＳＰの階調が制御される。デジタルモードは、画素メモリＭＡが記憶する画素信号Ｓｉｇに基づきセグメント画素ＳＧのオン／オフ（あるいは明表示／暗表示、又は点灯／非点灯ともいう）を制御する方式である。本実施形態では、表示装置１は、画素メモリＭＡがＨｉｇｈレベル（高電位レベル、以下では「Ｈレベル」と表記する）に設定されているときにセグメント画素ＳＧがオン（白表示）され、画素メモリＭＡがＬｏｗレベル（低電位レベル、以下では「Ｌレベル」と表記する）に設定されているときにセグメント画素ＳＧがオフ（黒表示）される場合を想定する。なお、白表示とは、セグメント画素ＳＧがオンしている状態のことを示し、当該セグメント画素ＳＧがカラーフィルタＣＦを有している場合は、当該カラーフィルタＣＦに応じた色が表示されることになる。なお、また、セグメメント画素ＳＧがオンの時に白表示となり、オフの時に黒状態となるモードをノーマリブラックモードと称し、セグメント画素ＳＧがオンの時に黒表示となりオフの時に白表示となるモードをノーマリホワイトモードと称する。

デジタルモードにおいては、信号線Ｓに供給された２値の画素信号Ｓｉｇを画素メモリＭＡに記憶させる記憶期間と、第１駆動信号ｘＦＲＰおよび第２駆動信号ＦＲＰのうち画素メモリＭＡに記憶された画素信号Ｓｉｇ（ＨレベルまたはＬレベル）に対応する一方を選択的に画素電極ＰＥに供給する表示期間とが繰り返される。なお、表示状態や使用者の態様によっては、表示を長期にわたって変更させる必要がない場合がある。この場合、各セグメント画素ＳＧは、画素メモリＭＡに記憶されている画素信号Ｓｉｇに基づいて表示を実行し、その表示状態は長期にわたって維持される。したがって、かかる期間の間は、上述のごとき記録期間（各画素のリフレッシュ）を設ける必要がなく、その分だけ消費電力が節約される。

表示期間において、共通電極ＣＥには所定周期の交流電流が供給されている。第１駆動線ＤＬ１には、当該交流電流と逆相の電流（ｘＦＲＰ）が供給される。かかる電流が画素電極ＰＥに供給されると、画素電極ＰＥおよび共通電極ＣＥ間に電界が発生し、その結果、液晶層ＬＣに含まれる液晶分子の配向状態は当該電界により変化する。一方で、第２駆動線ＤＬ２には、上記した所定周期の交流電流と同じ電流（ＦＲＰ）が供給されている。かかる電流が画素電極ＰＥに供給されると、画素電極ＰＥおよび共通電極ＣＥ間には電界が発生せず、その結果、液晶層ＬＣに含まれる液晶分子の配向状態は変化しないことになる。
なお、共通電極ＣＥが固定電位の場合、第１駆動線ＤＬ１には、所定周期の交流電流が供給され、第２駆動線ＤＬ２には固定電位が供給される。

表示期間においては、画素メモリＭＡがＨレベルに設定されている場合、スイッチング素子Ｑ１はオンされ、スイッチング素子Ｑ２はオフされる。このため、画素電極ＰＥには選択信号線ＳＳを介して、第１駆動線ＤＬ１の第１駆動信号ｘＦＲＰが供給され、セグメント画素ＳＧはオンされる。一方で、画素メモリＭＡがＬレベルに設定されている場合、スイッチング素子Ｑ１はオフされ、スイッチング素子Ｑ２はオンされる。このため、画素電極ＰＥには選択信号線ＳＳを介して、第２駆動線ＤＬ２の第２駆動信号ＦＲＰが供給され、セグメント画素ＳＧはオフされる。以上のように、セグメント画素ＳＧのオン／オフは、セグメント画素ＳＧの駆動電位を、画素メモリＭＡに記憶されている画素信号Ｓｉｇに対応する電位に設定することで制御される。

以下の説明においては、表示部ＤＡにおいて第１方向Ｘに並ぶ一群のセグメント画素ＳＧを、水平ラインと称して説明する。また、１水平ラインへの画素信号Ｓｉｇの書き込みに要する期間を、水平期間と称して説明する。

次に、図４を参照して、水平ドライバ３について説明する。図４は、水平ドライバ３の概略的な構成を示す図である。図４に示すように、水平ドライバ３は、複数の第１シフトレジスタＳＲＡ１～ＳＲＡ４と、第１シフトレジスタＳＲＡ１～ＳＲＡ４の各々に対応する複数のラインメモリＭＢ１～ＭＢ４とを備えている。第１シフトレジスタＳＲＡと、ラインメモリＭＢとは、２本の接続配線ＣＬ１およびＣＬ２（画素信号供給線）によりそれぞれ接続されている。各ラインメモリＭＢには、赤色に対応する二つの画素列と、緑色に対応する二つの画素列と、青色に対応する二つの画素列とに向けて延びる信号線Ｓがそれぞれ接続されている。接続配線ＣＬ１には、第１シフトレジスタＳＲＡの出力ｓｐが供給される。接続配線ＣＬ２には、第１シフトレジスタＳＲＡの出力ｘｓｐが供給される。

第１シフトレジスタＳＲＡおよびラインメモリＭＢは、電源電圧ＶＤＤ１およびＶＳＳを駆動電源として動作する。第１シフトレジスタＳＲＡは、水平クロックパルスＨＣＫが入力すると、前段の第１シフトレジスタＳＲＡの出力パルスｓｏを取り込み、当該出力パルスｓｏをラッチする。

例えば、第１シフトレジスタＳＲＡ２は、水平クロックパルスＨＣＫが入力すると、前段に位置する第１シフトレジスタＳＲＡ１の出力パルスｓｏ１を取り込み、これをラッチする。この時、前段の第１シフトレジスタＳＲＡ１の出力パルスｓｏ１がＨレベルであれば、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＨレベルとなり、第１シフトレジスタＳＲＡ２の出力ｘｓｐ２はＬレベルとなる。一方で、前段の第１シフトレジスタＳＲＡ１の出力パルスｓｏ１がＬレベルであれば、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＬレベルとなり、第１シフトレジスタＳＲＡ２の出力ｘｓｐ２はＨレベルとなる。なお、第１シフトレジスタＳＲＡ２の出力ｓｐ２は、次段の第１シフトレジスタＳＲＡ３に出力パルスｓｏ２として出力される。また、第１シフトレジスタＳＲＡ２の出力ｓｐ２とｘｓｐ２とは、サンプリングパルスとして、ラインメモリＭＢ２に供給される。なお、ここでは、第１シフトレジスタＳＲＡ２に着目したが、その他の第１シフトレジスタＳＲＡも同様に動作する。

第１シフトレジスタＳＲＡとラインメモリＭＢとの間には、データバスＤＢＬ１～ＤＢＬ６が延在している。データバスＤＢＬ１～ＤＢＬ６は、各ラインメモリＭＢに接続されており、シリアルに供給される各画素行の画像データＤａｔａを順に各ラインメモリＭＢに供給する。例えば、データバスＤＢＬ１、ＤＢＬ４が赤色の画素行の画像データＤａｔａ１、Ｄａｔａ４をラインメモリＭＢに供給する。データバスＤＢＬ２、ＤＢＬ５が緑色の画素行の画像データＤａｔａ２、Ｄａｔａ５をラインメモリＭＢに供給する。データバスＤＢＬ３、ＤＢＬ６が青色の画素行の画像データＤａｔａ３、Ｄａｔａ６をラインメモリＭＢに供給する。なお、各画像データは２値のデジタルデータを備えてなる。また、ここでは、第１シフトレジスタＳＲＡとラインメモリＭＢとの間に、６本のデータバスＤＢＬ１～ＤＢＬ６が延在している場合を例示したが、これに限定されず、第１シフトレジスタＳＲＡとラインメモリＭＢとの間には任意の本数のデータバスＤＢＬが延在するとして構わない。

第１シフトレジスタＳＲＡにＨレベルの出力パルスｓｏが入力した時（換言すれば、第１シフトレジスタＳＲＡの出力ｓｐがＨレベルであり、出力ｘｓｐがＬレベルである時）、例えばデータバスＤＢＬ１～ＤＢＬ６に供給された画像データＤａｔａ１～Ｄａｔａ６がラインメモリＭＢに供給される。このように、シフトレジスタＳＲＡ１～ＳＲＡ４が順にラインメモリＭＢを駆動させ、各ラインメモリＭＢには画像データＤａｔａに基づく画素信号Ｓｉｇがラッチされる。これにより、第１方向Ｘに並ぶ各画素列（水平ライン）に出力される画素信号ＳｉｇがラインメモリＭＢにラッチされる。

ここで、図５を参照して、図４に示すラインメモリＭＢの構成について説明する。図５は、ラインメモリＭＢの回路構成の一例を示す図である。より具体的には、図４に示すラインメモリから６本の信号線が表示領域に向けて延在していると共に、データバスＤＢＬ１～ＤＢＬ６のそれぞれから入力信号を受けるものとなっている。したがって、これら各信号線とデータバスＤＢＬとの間に図５に示すラインメモリが設けられている。該ラインメモリＭＢは、第３回路Ｃ３と、第４回路Ｃ４と、リセット回路Ｃｒと、第５回路Ｃ５とを備えている。

第３回路Ｃ３は、スイッチング素子Ｑ８～Ｑ１１を備えている。スイッチング素子Ｑ８およびＱ１１はｎ型トランジスタであり、スイッチング素子Ｑ９およびＱ１０はｐ型トランジスタである。スイッチング素子Ｑ８は、データバスＤＢＬに接続された入力端と、第４回路Ｃ４に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ１に接続された制御端と、を有する。スイッチング素子Ｑ９は、データバスＤＢＬに接続された入力端と、第４回路Ｃ４に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ２に接続された制御端と、を有する。スイッチング素子Ｑ１０は、スイッチング素子Ｑ８の出力端に接続された入力端と、第５回路Ｃ５に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ１に接続された制御端と、を有する。スイッチング素子Ｑ１１は、スイッチング素子Ｑ９の出力端に接続された入力端と、第５回路Ｃ５に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ２に接続された制御端と、を有する。

上記したように、データバスＤＢＬには画像データＤａｔａが供給され、接続配線ＣＬ１には第１シフトレジスタＳＲＡの出力ｓｐが供給され、接続配線ＣＬ２には第１シフトレジスタＳＲＡの出力ｘｓｐが供給される。スイッチング素子Ｑ８およびＱ９は、第１シフトレジスタＳＲＡの出力ｓｐがＨレベルであり、かつ、第１シフトレジスタＳＲＡの出力ｘｓｐがＬレベルの時にそれぞれオンされる。これによれば、データバスＤＢＬを介して供給される画像データＤａｔａがラインメモリＭＢに入力される。

第４回路Ｃ４は、スイッチング素子Ｑ１２～Ｑ１５を備えている。スイッチング素子Ｑ１２およびＱ１４はｎ型トランジスタであり、スイッチング素子Ｑ１３およびＱ１５はｐ型トランジスタである。スイッチング素子Ｑ１２は、第２電源配線ＰＬ２に接続された入力端と、スイッチング素子Ｑ１４およびＱ１５の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ８およびＱ９の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１３は、第１電源配線ＰＬ１に接続された入力端と、スイッチング素子Ｑ１４およびＱ１５の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ８およびＱ９の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１４は、第２電源配線ＰＬ２に接続された入力端と、第５回路Ｃ５に接続された出力端と、スイッチング素子Ｑ１２およびＱ１３の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１５は、第１電源配線ＰＬ１に接続された入力端と、第５回路Ｃ５に接続された出力端と、スイッチング素子Ｑ１２およびＱ１３の出力端に接続された制御端と、を有する。

第５回路Ｃ５は、スイッチング素子Ｑ１８～Ｑ２１を備えている。スイッチング素子Ｑ１８およびＱ２０はｎ型トランジスタであり、スイッチング素子Ｑ１９およびＱ２１はｐ型トランジスタである。スイッチング素子Ｑ１８は、第２電源配線ＰＬ２に接続された入力端と、スイッチング素子Ｑ２０およびＱ２１の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ１０およびＱ１１の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１９は、第１電源配線ＰＬ１に接続された入力端と、スイッチング素子Ｑ２０およびＱ２１の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ１０およびＱ１１の出力端に接続された制御端と、を有する。スイッチング素子Ｑ２０は、第２電源配線ＰＬ２に接続された入力端と、信号線Ｓに接続された出力端と、スイッチング素子Ｑ１８およびＱ１９の出力端に接続された制御端と、を有する。スイッチング素子Ｑ２１は、第１電源配線ＰＬ１に接続された入力端と、信号線Ｓに接続された出力端と、スイッチング素子Ｑ１８およびＱ１９の出力端に接続された制御端と、を有する。

以上のような構成の第４回路Ｃ４および第５回路Ｃ５を備えるラインメモリＭＢは、第３回路Ｃ３に入力されたＨレベルまたはＬレベルの画像データＤａｔａに基づく画素信号Ｓｉｇをラッチし、当該画素信号Ｓｉｇを信号線Ｓに出力する。

リセット回路Ｃｒは、スイッチング素子Ｑ１６およびＱ１７を備えている。スイッチング素子Ｑ１６はｎ型トランジスタであり、スイッチング素子Ｑ１７はｐ型トランジスタである。スイッチング素子Ｑ１６は、第２電源配線ＰＬ２に接続された入力端と、第５回路Ｃ５に接続された出力端と、リセット配線ＲＬに接続された制御端と、を有する。スイッチング素子Ｑ１７は、第１電源配線ＰＬ１に接続された入力端と、第５回路Ｃ３に接続された出力端と、リセット配線ＲＬに接続された制御端と、を有する。

詳細については後述するが、リセット配線ＲＬには、ＨレベルまたはＬレベルのリセット信号Ｒｅｓｅｔが供給される。スイッチング素子Ｑ１６は、Ｈレベルのリセット信号Ｒｅｓｅｔが供給された時にオンされる。スイッチング素子Ｑ１６がオンされると、ラインメモリＭＢはＬレベルにリセットされる（換言すると、第３回路Ｃ３、第４回路Ｃ４および第５回路Ｃ５がＬレベルに設定される）。

次に、図６を参照して、垂直ドライバ４について説明する。図６は、垂直ドライバ４の概略的な構成を示す図である。図６に示すように、垂直ドライバ４は、複数の第２シフトレジスタＳＲＢ１およびＳＲＢ２と、第２シフトレジスタＳＲＢ１およびＳＲＢ２の各々と接続する二つのバッファ回路ＢＦ１およびＢＦ２と、を備えている。第２シフトレジスタＳＲＢと、バッファ回路ＢＦ１およびＢＦ２とは、２本の接続配線ＣＬ３およびＣＬ４によりそれぞれ接続されている。接続配線ＣＬ３には、第２シフトレジスタＳＲＢの出力ｓｐが供給される。接続配線ＣＬ４には、第２シフトレジスタＳＲＢの出力ｘｓｐが供給される。

第２シフトレジスタＳＲＢと、バッファ回路ＢＦ１およびＢＦ２とは、高電位レベルの電源電圧ＶＤＤ２と、低電位レベルの電源電圧ＶＳＳとを駆動電源として動作する。第２シフトレジスタＳＲＢは、垂直クロックパルスＶＣＫが入力すると、前段の第２シフトレジスタＳＲＢの出力パルスｓｏを取り込み、当該出力パルスｓｏをラッチする。

例えば、第２シフトレジスタＳＲＢ２は、垂直クロックパルスＶＣＫが入力すると、前段に位置する第２シフトレジスタＳＲＢ１の出力パルスｓｏ１を取り込み、これをラッチする。この時、前段の第２シフトレジスタＳＲＢ１の出力パルスｓｏ１がＨレベルであれば、第２シフトレジスタＳＲＢ２の出力ｓｐ２はＨレベルとなり、Ｈレベルの出力ｓｐ２が接続配線ＣＬ３を介してバッファ回路ＢＦ１およびＢＦ２に供給される。またこの場合、第２シフトレジスタＳＲＢ２の出力ｘｓｐ２はＬレベルとなり、Ｌレベルの出力ｘｓｐ２が接続配線ＣＬ４を介してバッファ回路ＢＦ１およびＢＦ２に供給される。一方で、前段の第２シフトレジスタＳＲＢ１の出力パルスｓｏ１がＬレベルであれば、第２シフトレジスタＳＲＢ２の出力ｓｐ２はＬレベルとなり、Ｌレベルの出力ｓｐ２が接続配線ＣＬ３を介してバッファ回路ＢＦ１およびＢＦ２に供給される。またこの場合、第２シフトレジスタＳＲＢ２の出力ｘｓｐ２はＨレベルとなり、Ｈレベルの出力ｘｓｐ２が接続配線ＣＬ４を介してバッファ回路ＢＦ１およびＢＦ２に供給される。

なお、第２シフトレジスタＳＲＢ２の出力ｓｐ２は、次段の第２シフトレジスタＳＲＢに出力パルスｓｏ２として出力される。また、上記したように、第２シフトレジスタＳＲＢの出力ｓｐ２とｘｓｐ２とは、サンプリングパルスとして、バッファ回路ＢＦ１およびＢＦ２に供給される。なお、ここでは、第２シフトレジスタＳＲＢ２に着目したが、その他の第２シフトレジスタＳＲＢも同様に動作する。

バッファ回路ＢＦ１には、イネーブル信号ＥＮＢ１が供給される。バッファ回路ＢＦ２には、イネーブル信号ＥＮＢ２が供給される。バッファ回路ＢＦ１は、例えば、第２シフトレジスタＳＲＢの出力ｓｐがＨレベルであり出力ｘｓｐがＬレベルであり、かつ、イネーブル信号ＥＮＢ１が供給されたことに応じて、バッファ回路ＢＦ１に接続された走査線ＧにＨレベルの走査信号Ｇａｔｅを供給する。バッファ回路ＢＦ２は、例えば、第２シフトレジスタＳＲＢの出ｓｐがＨレベルであり出力ｘｓｐがＬレベルであり、かつ、イネーブル信号ＥＮＢ２が供給されたことに応じて、バッファ回路ＢＦ２に接続された走査線ＧにＨレベルの走査信号Ｇａｔｅを供給する。Ｈレベルの走査信号Ｇａｔｅが供給された走査線Ｇに接続されたセグメント画素ＳＧにおいては、スイッチング素子Ｑ７がオンされる。これによれば、これらセグメント画素ＳＧでは、信号線Ｓに供給された画素信号Ｓｉｇを画素メモリＭＡに書き込むことができる。

本実施形態においては、ユーザのタッチを検出するための検出電極Ｒｘが非表示部ＮＤＡに配置されている。

複数の検出電極Ｒｘを非表示部ＮＤＡに配置する場合、これら検出電極Ｒｘは、非表示部ＮＤＡに配置される周辺回路の影響を受けやすく、タッチの誤検出が発生してしまう場合がある。具体的には、非表示部ＮＤＡに配置される検出電極Ｒｘと周辺回路との間には液晶層ＬＣが存在しており、この液晶層ＬＣに含まれる液晶分子の配向状態は周辺回路の電位に起因して局所的に変化してしまうことがある。電極同士が対向している関係上、検出電極と水平ドライバとの間には一定の寄生容量が発生することとなるが、誘電体たる液晶分子の配向状態が局所的に変化してしまうと、その部分だけ他の部分とは寄生容量が異なってしまうことになり、その容量変化を検出電極Ｒｘが検出してしまい、タッチの誤検出が発生してしまう場合がある。

そこで、本実施形態においては、１フレームを、画像を表示するための表示期間と、タッチを検出するためのタッチ期間とに分けると共に、タッチ期間毎に、水平ドライバ３内の全てのラインメモリＭＢをＬレベルにリセットすることで、各ラインメモリＭＢによって保持される電位を一定にする。具体的には、各ラインメモリＭＢによって保持される電位を、電源電圧ＶＤＤや電源電圧ＶＳＳの電位、あるいは、例えばＧＮＤなどの他の固定電位にすることで一定にし、液晶層ＬＣに含まれる液晶分子の配向状態が局所的に変化してしまうことを抑制して、検出電極Ｒｘが局所的な容量変化を検出してしまうことを抑制する。以下では、本実施形態に係る表示装置１の駆動方法について説明する。

図７は、表示装置１の駆動方法の一例を示すタイミングチャートである。図７では、１フレームが、第１タッチ期間ＴＴ１と、第１表示期間ＤＴ１と、第２タッチ期間ＴＴ２と、第２表示期間ＤＴ２とによって構成され、これら期間がＴＴ１、ＤＴ１、ＴＴ２、ＤＴ２の順で遷移する場合を想定している。なお、ここでは、１フレームが、第１タッチ期間ＴＴ１と、第１表示期間ＤＴ１と、第２タッチ期間ＴＴ２と、第２表示期間ＤＴ２とによって構成されている場合を想定しているが、これに限定されず、１フレームは、任意の数のタッチ期間ＴＴと、任意の数の表示期間ＤＴとによって構成されて構わない。

説明の便宜上、まず、第１表示期間ＤＴ１における表示装置１（水平ドライバ３および垂直ドライバ４）の動作について説明する。なお、第２表示期間ＤＴ２における表示装置１の動作は、第１表示期間ＤＴ１と同様であるため、ここではその詳しい説明を省略する。

第１表示期間ＤＴ１が開始されると、水平ドライバ３は、図７に示すように、制御装置から供給される水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫの入力に応じて、ラインメモリＭＢにラッチされている画像データＤａｔａに基づく画素信号Ｓｉｇを信号線Ｓに供給しつつ、次の水平ラインの画像データＤａｔａに基づく画素信号ＳｉｇをラインメモリＭＢにラッチする通常動作（Normal operation）を実行する。

この様子の一部を具体的に示すのが図８のタイミングチャートである。図８は、図７にて「Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎ」として示される表示期間のうち、１水平期間における水平ドライバ３及び垂直ドライバ４の駆動をより詳細に示したものである。
図８に示すように、１水平期間においては、水平ドライバ３内の最初の第１シフトレジスタＳＲＡ１に水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫが供給されると、第１シフトレジスタＳＲＡ１の出力ｓｐ１はＨレベルとなり、出力ｘｓｐ１はＬレベルとなる。これによれば、第１シフトレジスタＳＲＡ１に対応するラインメモリＭＢ１に画像データＤａｔａＡがラッチされる。なお、第１シフトレジスタＳＲＡ１のＨレベルの出力ｓｐ１は出力パルスｓｏ１として次段の第１シフトレジスタＳＲＡ２に出力される。次段の第１シフトレジスタＳＲＡ２に前段の第１シフトレジスタＳＲＡ１からのＨレベルの出力パルスｓｏ１が供給されると、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＨレベルとなり、出力ｘｓｐ２はＬレベルとなる。これによれば、第１シフトレジスタＳＲＡ２に対応するラインメモリＭＢ２に画像データＤａｔａＢがラッチされる。以降、最後のシフトレジスタＳＲＡまで同様の動作が繰り返し実行され、その後、ブランキング期間が設けられる。この時、当該１水平ラインに対応する走査線ＧにＨレベルの走査信号Ｇａｔｅが供給されることで、ラッチされた画像データＤａｔａに基づく画素信号Ｓｉｇがセグメント画素ＳＧの画素メモリＭＡに書き込まれる。その後、次の１水平期間において次の水平ラインを対象にした同様な動作が実行される。

垂直ドライバ４は、図７および図８に示すように、制御装置から供給される垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ、イネーブル信号ＥＮＢ１およびＥＮＢ２の入力に応じて、走査線Ｇ１～ＧｎにＨレベルの走査信号Ｇａｔｅ１～Ｇａｔｅｎを順に供給する動作を実行する。

以上説明した第１表示期間ＤＴ１によれば、表示装置１は、信号線Ｓに供給された画素信号Ｓｉｇをセグメント画素ＳＧ内の画素メモリＭＡに書き込み、セグメント画素ＳＧのオン／オフを制御することで、表示部ＤＡに所望の画像を表示することが可能である。

次に、第１タッチ期間ＴＴ１における表示装置１の動作ついて説明する。なお、第２タッチ期間ＴＴ２における表示装置１の動作は、第１タッチ期間ＴＴ１と同様であるため、ここではその詳しい説明を省略する。

第１タッチ期間ＴＴ１が開始されると、水平ドライバ３の動作を制御する制御装置は、図７に示すように、水平ドライバ３に上記した通常動作を実行させるための水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫの供給を停止し、かつ、ラインメモリＭＢに供給される画像データＤａｔａをＬレベルに固定する動作を実行する。また、制御装置は、図７に示すように、水平ドライバ３のラインメモリＭＢに対してＨレベルのリセット信号Ｒｅｓｅｔを供給する動作を実行する。これによれば、水平ドライバ３内の全てのラインメモリＭＢはＬレベルにリセットされて同電位となる。また、ラインメモリＭＢから信号線Ｓに供給される画素信号ＳｉｇはＬレベルに固定される。

ここで、図９を参照して、第１タッチ期間ＴＴ１時のラインメモリＭＢ内の各スイッチング素子の状態について説明する。図９は、ラインメモリＭＢ内の各スイッチング素子の状態を説明するための図である。
上記したように、第１タッチ期間ＴＴ１が開始されると、ラインメモリＭＢには、Ｈレベルのリセット信号Ｒｅｓｅｔがリセット配線ＲＬを介して供給されるので、リセット回路Ｃｒ内のスイッチング素子Ｑ１６はオンされ、スイッチング素子Ｑ１７はオフされる。これによれば、スイッチング素子Ｑ１６にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ１６の出力端はＬレベルとなる。続いて、スイッチング素子Ｑ１６から電源電圧ＶＳＳが出力されると、第５回路Ｃ５内のスイッチング素子Ｑ１９はオンされる。これによれば、スイッチング素子Ｑ１９にはＨレベルの電源電圧ＶＤＤ１が供給され、スイッチング素子Ｑ１９の出力端はＨレベルとなる。その後、スイッチング素子Ｑ１９から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ２０はオンされる。これによれば、スイッチング素子Ｑ２０にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ２０の出力端はＬレベルとなる。以上のようにスイッチング素子が動作することにより、第１タッチ期間ＴＴ１時には、第５回路Ｃ５は電源電圧ＶＳＳの電位をラッチした状態になり、信号線ＳにはＬレベルの画素信号Ｓｉｇが供給されることになる。

また、図９に示すように、第１タッチ期間ＴＴ１においては、第１シフトレジスタＳＲＡの出力ｓｐはＬレベルであり、かつ、第１シフトレジスタＳＲＡの出力ｘｓｐはＨレベルであるため、スイッチング素子Ｑ１０およびＱ１１はオンされる。これによれば、スイッチング素子Ｑ１０およびＱ１１には、スイッチング素子Ｑ１６の出力端よりＬレベルの電源電圧ＶＳＳが供給される。スイッチング素子Ｑ１０およびＱ１１から電源電圧ＶＳＳが出力されると、第４回路Ｃ４内のスイッチング素子Ｑ１３はオンされる。これによれば、スイッチング素子Ｑ１３にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ１３の出力端はＨレベルとなる。スイッチング素子Ｑ１３から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ１４はオンされる。以上のようにスイッチング素子が動作することにより、第１タッチ期間ＴＴ１時には、第３回路Ｃ３および第４回路Ｃ４は電源電圧ＶＳＳの電位をラッチした状態になる。

再度図７の説明に戻る。第１タッチ期間ＴＴ１が開始されると、垂直ドライバ４の動作を制御する制御装置は、垂直ドライバ４に対する垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ、イネーブル信号ＥＮＢ１およびＥＮＢ２の供給を停止する。これによれば、垂直ドライバ４は、走査線Ｇ１～Ｇｎに供給する走査信号Ｇａｔｅ１～ＧａｔｅｎをＬレベルに固定することができる。走査信号Ｇａｔｅ１～ＧａｔｅｎがＬレベルに固定されると、画素メモリＭＡ内のスイッチング素子Ｑ７がオフされるので、画素メモリＭＡに記憶されている画素信号Ｓｉｇが、信号線Ｓに供給されるＬレベルの画素信号Ｓｉｇに書き換えられてしまうことを抑止することができる。

図７に示すように、第１タッチ期間ＴＴ１においては、Ｈレベルのリセット信号Ｒｅｓｅｔが供給されてから所定時間経過後に（換言すると、全てのラインメモリＭＢがＬレベルにリセットされてから所定時間経過後に）、検出電極Ｒｘを駆動するための駆動パルスが出力される。このように、全てのラインメモリＭＢをＬレベルにリセットしてから所定時間経過後に（例えば１５ｍｓ経過後に）駆動パルスが出力されることにより、リセット後の液晶応答に起因した容量変化（あるいは、水平ドライバ３の動作を停止させた後の液晶応答に起因した容量変化）も考慮することが可能であり、タッチの誤検出をより減らすことができる。

以上のような駆動方法で表示装置１を駆動することにより、水平ドライバ３は、タッチ期間ＴＴ毎に全てのラインメモリＭＢをＬレベルにリセットすることが可能である。また、タッチ期間ＴＴ時、シフトレジスタＳＲＡはＬレベルであるため（換言すると、出力ｓｐがＬレベルであり、出力ｘｓｐがＨレベルであるため）、ラインメモリＭＢおよびシフトレジスタＳＲＡは共にＬレベルの同電位となる。さらに、タッチ期間ＴＴ時、データバスＤＢＬには画像データＤａｔａは入力されない。これによれば、シフトレジスタＳＲＡ、ラインメモリＭＢ、シフトレジスタＳＲＡおよびラインメモリＭＢ間に位置するデータバスＤＢＬをＬレベルの同電位にすることが可能である。あるいはまた、タッチ期間時の上記リセット駆動により、水平ドライバ３の全てのラインメモリＭＢが同じ電位をラッチすることとなり、隣り合うラインメモリＭＢ同士で同じ部分（例えばスイッチング素子Ｑ１３）が異なる電位状態に設定されることはない。この結果、タッチ期間ＴＴ時に、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。

なお、本実施形態では、ラインメモリＭＢがリセット回路Ｃｒを有しており、当該リセット回路Ｃｒに対してＨレベルのリセット信号Ｒｅｓｅｔを供給することにより、ラインメモリＭＢがＬレベルにリセットされる場合を説明したが、これに限定されず、ラインメモリＭＢがリセット回路Ｃｒを有していなくても、ラインメモリＭＢをＬレベルにリセットすることは可能である。以下、この方法について説明する。

図１０は、図７とは異なる表示装置１の駆動方法を示すタイミングチャートである。図１０では、図７の場合と同様に、１フレームが、第１タッチ期間ＴＴ１と、第１表示期間ＤＴ１と、第２タッチ期間ＴＴ２と、第２表示期間ＤＴ２とによって構成され、これら期間が、ＴＴ１、ＤＴ１、ＴＴ２、ＤＴ２の順で遷移する場合を想定している。

なお、第１表示期間ＤＴ１および第２表示期間ＤＴ２（つまり表示期間ＤＴ）における表示装置１の動作は、図７の場合と同様であるため、ここではその詳しい説明を省略し、以下では、第１タッチ期間ＴＴ１における表示装置１の動作について説明する。なお、第２タッチ期間ＴＴ２における表示装置１の動作は、第１タッチ期間ＴＴ１と同様であるため、ここではその詳しい説明を省略する。

第１タッチ期間ＴＴ１が開始されると、水平ドライバ３の動作を制御する制御装置は、ラインメモリＭＢに供給する画像データＤａｔａをＬレベルに固定した上で、上記した通常動作を実行させるために、１水平期間分の水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫを水平ドライバ３に供給する。これによれば、ラインメモリＭＢに供給される画像データＤａｔａがＬレベルに固定されていることから、１水平期間が終了した時点で、水平ドライバ３内の全てのラインメモリＭＢはＬレベルにリセットされて同電位となる。また、ラインメモリＭＢから信号線Ｓに供給される画素信号ＳｉｇはＬレベルに固定される。

ここで、図１１を参照して、第１タッチ期間ＴＴ１時のラインメモリＭＢ内の各スイッチング素子の状態について説明する。図１１は、ラインメモリＭＢ内の各スイッチング素子の状態を説明するための図である。
第１タッチ期間ＴＴ１が開始されると、上記した１水平期間においてＬレベルの画像データＤａｔａが書き込まれる。このため、当該１水平期間においては、各第１シフトレジスタＳＲＡの出力ｓｐはＨレベルとなり、出力ｘｓｐはＬレベルとなる。これによれば、第３回路Ｃ３内のスイッチング素子Ｑ８およびＱ９はオンされ、Ｌレベルの画像データＤａｔａが第４回路Ｃ４に出力される。続いて、第４回路Ｃ４内のスイッチング素子Ｑ１３がオンされる。これによれば、スイッチング素子Ｑ１３にはＨレベルの電源電圧ＶＤＤ１が供給され、スイッチング素子Ｑ１３の出力端はＨレベルとなる。その後、スイッチング素子Ｑ１３から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ１４はオンされる。これによれば、スイッチング素子Ｑ１４にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ１４の出力端はＬレベルとなる。スイッチング素子Ｑ１４から電源電圧ＶＳＳが出力されると、スイッチング素子Ｑ１９はオンされる。これによれば、スイッチング素子Ｑ１９にはＨレベルの電源電圧ＶＤＤ１が供給され、スイッチング素子Ｑ１９の出力端はＨレベルとなる。しかる後、スイッチング素子Ｑ１９から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ２０はオンされる。これによれば、スイッチング素子Ｑ２０にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ２０の出力端はＬレベルとなる。以上のようにスイッチング素子が動作することにより、第１タッチ期間ＴＴ１時には、第５回路Ｃ５は電源電圧ＶＳＳの電位をラッチした状態になり、信号線ＳにはＬレベルの画素信号Ｓｉｇが供給されることになる。

また、上記した１水平期間が終了した後は、各第１シフトレジスタＳＲＡの出力ｓｐはＬレベルとなり、出力ｘｓｐはＨレベルとなる。これによれば、第３回路Ｃ３内のスイッチング素子Ｑ１０およびＱ１１がオンされる。上記した１水平期間時にオンされた第４回路Ｃ４内のスイッチング素子Ｑ１３およびＱ１４はオンされたままであるため、スイッチング素子Ｑ１０，Ｑ１１，Ｑ１３，Ｑ１４を介して、第３回路Ｃ３および第４回路Ｃ４にはＬレベルの電源電圧ＶＳＳが供給される。これによれば、第１タッチ期間ＴＴ１時には、第３回路および第４回路Ｃ４は電源電圧ＶＳＳの電位をラッチした状態になる。

なお、第１タッチ期間ＴＴ１時における、垂直ドライバ４の動作は、図７の場合と同様であるため、ここではその詳しい説明を省略する。また、図１０に示すように、ラインメモリＭＢがＬレベルにリセットされてから所定時間経過後に、検出電極Ｒｘを駆動するための駆動パルスが出力される点についても、図７の場合と同様であるため、ここではその詳しい説明を省略する。

以上のような駆動方法で表示装置１を駆動する場合であっても、水平ドライバ３は、タッチ期間ＴＴ毎に全てのラインメモリＭＢをＬレベルにリセットして同電位にすることが可能である。また、水平ドライバ３の全てのラインメモリＭＢが同じ電位をラッチすることとなり、隣り合うラインメモリＭＢ同士で同じ部分が異なる電位状態に設定されることはない。このため、タッチ期間ＴＴ時に、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。

以上説明した本実施形態では、タッチ期間ＴＴ毎にラインメモリＭＢをＬレベルにリセットすることで、各ラインメモリＭＢによって保持される電位を一定にするとしたが、これに限定されず、タッチ期間ＴＴ毎にラインメモリＭＢをＨレベルにリセットすることで、各ラインメモリＭＢによって保持される電位を一定にするとしてもよい。この場合であっても、各ラインメモリＭＢによって保持される電位が一定である点は変わらないため、各ラインメモリＭＢをＬレベルにリセットする場合と同様な効果を得ることが可能である。

以上説明した本実施形態では、図２に示したように、検出電極Ｒｘは透明基板２０の主面２０Ａ側に配置されている（換言すると、共通電極ＣＥと同層に配置されている）としたが、図１２に示すように、検出電極Ｒｘは透明基板２０の主面２０Ｂ側に配置されていても構わない。図１２に示す構成は、検出電極Ｒｘの位置が変更されたこと以外に変更点がないため、上記した各種駆動方法により表示装置１を駆動させることで、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。

以上説明した本実施形態では、図２に示したように、検出電極Ｒｘは非表示部ＮＤＡのみに配置されているとしたが、図１３に示すように、非表示部ＮＤＡに配置される検出電極Ｒｘとは別に、表示部ＤＡに一つの検出電極Ｒｘがさらに配置されていても構わない。表示部ＤＡの一つの検出電極Ｒｘは、例えば、透明基板２０の主面２０Ｂ側に配置される。表示部ＤＡに配置される検出電極Ｒｘは一つであることから、当該検出電極Ｒｘは表示部ＤＡのどの位置がタッチされたかを判別することはできないものの、表示部ＤＡがタッチされたか否かを判別することは可能であるため、例えば、表示部ＤＡがタッチされたことに伴い表示装置１に特定の動作を実行させる機能、などを実装することが可能である。なお、非表示部ＮＤＡに配置される複数の検出電極Ｒｘのタッチ検出精度の低下は上記した各種駆動方法により抑制することが可能である。つまり、図１３に示す構成によれば、非表示部ＮＤＡに配置された複数の検出電極Ｒｘのタッチ検出精度の低下を抑制しつつも、表示部ＤＡに配置された一つの検出電極Ｒｘを利用した機能の実装を実現させることが可能である。

以上説明した本実施形態では、自己容量方式を利用したタッチ検出機能付きの表示装置１について説明したが、これに限定されず、例えば図１４に示すように、表示部ＤＡに配置された一つの電極を駆動電極Ｔｘとし、非表示部ＮＤＡに配置された複数の電極を検出電極Ｒｘとすることで、相互容量方式のタッチ検出機能付きの表示装置１を実現させることも可能である。この場合においても、上記した各種駆動方法により表示装置１を駆動させることで、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。

以上説明したように、表示装置１は、画素信号Ｓｉｇを記憶可能な画素メモリＭＡを備える複数の画素ＰＸ（副画素ＳＰ）が配置された表示部ＤＡと、表示部ＤＡを囲む非表示部ＮＤＡと、非表示部ＮＤＡに配置され、複数の画素メモリＭＡに画素信号Ｓｉｇを供給する水平ドライバ３と、水平ドライバ３と対向して配置される複数の検出電極Ｒｘと、備えている。表示部ＤＡは、各画素ＰＸの駆動電位が、各画素メモリＭＡに記憶された画素信号Ｓｉｇに対応する電位に設定されることで画像を表示する。水平ドライバ３は、各画素メモリＭＡに供給する画素信号Ｓｉｇ（画像データＤａｔａ）を記憶するための複数のラインメモリＭＢを備え、各ラインメモリＭＢに記憶される画素信号Ｓｉｇに対応する電位は、複数の検出電極Ｒｘによるタッチ検出時には全て同電位に設定される。

上記した構成の表示装置１によれば、タッチ検出時には、水平ドライバ３内の全てのラインメモリＭＢは同電位に設定され、シフトレジスタＳＲＡ、ラインメモリＭＢ、シフトレジスタＳＲＡおよびラインメモリＭＢ間に位置するデータバスＤＢＬを同電位にすることが可能である。あるいはまた、タッチ検出時には、水平ドライバ３の全てのラインメモリＭＢが同じ電位をラッチすることとなり、隣り合うラインメモリＭＢ同士で同じ部分が異なる電位状態に設定されることはない。このため、タッチ検出時に、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。

以上説明した一実施形態によれば、画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現し得る表示装置および電子機器（例えばウェアラブルデバイスなど）を提供することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…表示装置、３…水平ドライバ、４…垂直ドライバ、Ｒｘ…検出電極、ＰＸ…画素、ＳＰ…副画素、ＳＧ…セグメント画素、ＭＡ…画素メモリ、ＭＢ…ラインメモリ、Ｃｒ…リセット回路。

Claims (8)

1. デジタル信号を記憶可能な第１メモリを備える複数の画素が配置された表示部と、
   前記表示部を囲む非表示部と、
   前記非表示部に配置され、前記複数の第１メモリにデジタル信号を供給する第１ドライバと、
   前記第１ドライバと対向して配置される複数のタッチ検出電極と、
   を具備し、
   前記表示部は、前記各画素の駆動電位が、前記各第１メモリに記憶されたデジタル信号に対応する電位に設定されることで画像を表示し、
   前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶するための複数の第２メモリを備え、
   前記各第２メモリに記憶されるデジタル信号に対応する電位は、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定される、表示装置。
2. 前記表示部は、表示期間に画像を表示し、
   前記各タッチ検出電極は、前記表示期間とは異なるタッチ期間にタッチ検出を行い、
   前記表示期間と前記タッチ期間とは交互に繰り返される、
   請求項１に記載の表示装置。
3. 前記第１ドライバと前記複数のタッチ検出電極との間には液晶層が配置されている、
   請求項２に記載の表示装置。
4. 前記第１ドライバは、
   前記複数の第２メモリと、前記各第２メモリに接続された複数のシフトレジスタと、を備え、
   前記各第２メモリと前記各シフトレジスタとの間には、前記各第２メモリにデジタル信号を供給するための少なくとも一つのデータバスが配置されている、
   請求項２または請求項３に記載の表示装置。
5. 前記各第２メモリは、デジタル信号を記憶するための記憶回路と、前記記憶回路に記憶されたデジタル信号に対応する電位をリセットするためのリセット回路と、をそれぞれ備え、
   前記各記憶回路に記憶されるデジタル信号に対応する電位は、前記タッチ期間に前記各リセット回路を駆動することでリセットされ、全て同電位に設定される、
   請求項４に記載の表示装置。
6. 前記データバスに供給されるデジタル信号に対応する電位は、前記タッチ期間において所定の電位に設定され、
   前記第１ドライバは、前記タッチ期間の最初の１水平期間において、前記各第２メモリに前記所定の電位に対応するデジタル信号を書き込み、前記各第２メモリに記憶されるデジタル信号に対応する電位を全て同電位に設定する、
   請求項４に記載の表示装置。
7. 前記各タッチ検出電極は、前記タッチ期間において、前記各第２メモリに記憶されるデジタル信号に対応する電位が全て同電位に設定されてから所定時間経過後に、タッチ検出を行う、
   請求項２～請求項６のいずれか１項に記載の表示装置。
8. デジタル信号を記憶可能な複数の第１メモリと、
   前記複数の第１メモリにデジタル信号を供給する複数の第１ドライバと、
   前記第１ドライバと対向して配置される複数のタッチ検出電極と、
   を具備し、
   前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶すると共に前記第１メモリに出力する第２メモリを備え、
   前記各第２メモリに記憶されるデジタル信号に対応する電位を、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定する、電子機器。

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