WO2016080237A1 - 液晶表示装置 - Google Patents
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- G02F2413/02—Number of plates being 2
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Definitions
- the present invention relates to a liquid crystal display device.
- Patent Document 1 As an example of a conventional liquid crystal display device, one described in Patent Document 1 below is known.
- a reflective display area and a transmissive display area are provided for each pixel.
- the reflective display area is configured to perform reflective display by reflecting external light. Thereby, power consumption can be reduced.
- the transmissive display area is configured to perform transmissive display using light emitted from the backlight. Thereby, the visibility in a dark environment can be improved.
- a memory is provided for each pixel.
- the number of signal potential rewrites to the pixel electrode can be reduced, and power can be reduced.
- wiring for transmitting a signal to the memory is required. Since such wiring is connected to each memory provided in each pixel, a part of the wiring may overlap the transmissive display region. As a result, if the alignment state of the liquid crystal in the liquid crystal layer changes due to the potential difference between the wiring and the common electrode in the transmissive display region, it may cause bright spot defects and flicker, which may cause a deterioration in display quality. .
- the present invention has been completed based on the above-described circumstances, and an object thereof is to suppress a decrease in display quality.
- a liquid crystal display device of the present invention includes a transparent substrate, a first insulating film disposed on the transparent substrate, a second insulating film disposed on the first insulating film, A first substrate including a light reflecting electrode disposed on the second insulating film and reflecting light for display; a second substrate including a common electrode disposed opposite to the light reflecting electrode; A liquid crystal layer interposed between the first substrate and the second substrate; a light transmissive display region that transmits light incident from outside the first substrate through the first substrate for display; and the first substrate A data signal line provided on the substrate and supplied with a data signal; a storage unit provided on the first substrate for storing data based on a potential of the data signal line; provided on the first substrate; The potential of the light reflecting electrode is controlled based on the data stored in the unit.
- a potential control unit provided on the first substrate, including a superimposition unit that is superimposed on the light transmission display region and interposed between the transparent substrate and the first insulating film, and is configured to store the storage unit or the potential And a wiring electrically connected to at least one of the control units.
- the overlapping is performed as compared with the configuration not including the first insulating film and the second insulating film.
- the part can be kept away from the liquid crystal layer.
- the first insulating film is disposed on the transparent substrate means that the first insulating film is disposed on the liquid crystal layer side of the transparent substrate, and the first insulating film and the transparent substrate are directly formed. The thing which is not touching is also included.
- the second insulating film is disposed on the first insulating film means that the second insulating film is disposed on the liquid crystal layer side of the first insulating film. The thing which is not in direct contact with the insulating film is also included.
- a pulse signal of a rectangular wave is applied to the common electrode, and the wiring may include at least a storage unit side potential supply wiring for supplying a constant potential to the storage unit.
- the wiring may include at least a storage unit side potential supply wiring for supplying a constant potential to the storage unit.
- the liquid crystal display device is in a normally white mode
- the potential control unit has a first potential and a second potential having a phase opposite to the first potential based on data stored in the storage unit.
- One of the potentials is supplied to the light reflecting electrode, and the wiring includes at least a first potential supply wiring for supplying the first potential to the potential control unit, and the first potential is supplied.
- the supply wiring may be a wiring to which the same potential as that of the common electrode is supplied.
- the potential difference between the first potential supply wiring and the common electrode is always zero.
- the potential difference between the first potential supply wiring and the common electrode affects the alignment state of the liquid crystal in the liquid crystal layer, it corresponds to the overlapping portion in the first potential supply wiring.
- the portion to be displayed is always displayed in white regardless of the potential of the light reflecting electrode.
- the first potential supply wiring is caused by the potential difference between the common electrode and the common electrode.
- the liquid crystal display device is in a normally black mode
- the potential control unit has a first potential and a second potential having a phase opposite to the first potential based on data stored in the storage unit.
- One of the potentials is supplied to the light reflecting electrode
- the wiring includes at least a first potential supply wiring for supplying the first potential to the potential control unit, and the first potential is supplied.
- the supply wiring may be a wiring to which a potential having a phase opposite to that of the common electrode is supplied.
- a potential difference is always generated between the first potential supply wiring and the common electrode.
- the potential difference between the first potential supply wiring and the common electrode affects the alignment state of the liquid crystal in the liquid crystal layer, it corresponds to the overlapping portion in the first potential supply wiring.
- the portion is always displayed in white regardless of the potential of the light reflecting electrode. If a portion corresponding to the first potential supply wiring is displayed in white when black display is performed in the liquid crystal display device, it may be detected as a bright spot defect.
- the liquid crystal layer has a potential difference between the first potential supply wiring and the common electrode. The situation where the alignment state of the liquid crystal changes can be suppressed, and the occurrence of bright spot defects can be suppressed.
- the second substrate includes a light-shielding portion that is disposed at a position overlapping with the superimposing portion and shields light that passes through the liquid crystal layer and travels toward the second substrate, and the wiring includes at least the first substrate.
- a pair of the light shielding portions are configured to cover both of the pair of overlapping portions arranged adjacent to each other in the pair of wirings, and in the adjacent direction of the pair of overlapping portions, The length may be set to be larger than the total length of the pair of overlapping portions and the distance between the pair of overlapping portions.
- the length of the light shielding portion is set to be larger than the length of the overlapping portion in the width direction of the wiring. It is preferable to provide a covering portion (peripheral portion). If two overlapping parts that are not adjacent to each other are individually covered with a light shielding part, it is preferable to provide the peripheral part for each light shielding part, and the total area of the light shielding part tends to increase.
- the peripheral portion (more specifically, a portion corresponding to a pair of overlapping portions) can be reduced. As a result, the area of the light shielding portion can be further reduced, and the light utilization rate can be further increased.
- a light-shielding portion that is disposed at a position overlapping the superimposing portion on the second substrate and shields light that passes through the liquid crystal layer and travels toward the second substrate; and the first substrate and the second substrate;
- a spacer that regulates the facing distance between the first substrate and the second substrate may be disposed between the first and second substrates so as to overlap the overlapping portion.
- the spacer and the overlapping portion can be covered with one light shielding portion.
- the area of the light shielding portion can be reduced and the light utilization rate can be further increased as compared with the configuration in which the spacers and the overlapping portions arranged at different locations are respectively covered with the light shielding portions.
- FIG. 1 is a schematic cross-sectional view of a cross section of a liquid crystal display device according to Embodiment 1 of the present invention cut along a long side direction.
- Schematic plan view showing a liquid crystal panel included in the liquid crystal display device The top view which shows the 1st board
- Schematic cross-sectional view showing the cross-sectional configuration of the liquid crystal panel (corresponding to the view taken along line IV-IV in FIG. 3)
- FIGS. 1 A first embodiment of the present invention will be described with reference to FIGS.
- the liquid crystal display device 10 including the liquid crystal panel 11 is illustrated.
- a part of each drawing shows an X-axis, a Y-axis, and a Z-axis, and each axis direction is drawn in a common direction in each drawing.
- the upper side of the figure is the front side and the lower side of the figure is the back side with reference to FIG.
- the liquid crystal display device 10 includes a liquid crystal panel 11, an IC chip 20 that is an electronic component that is mounted on the liquid crystal panel 11 and drives the liquid crystal panel 11, and the IC chip 20.
- a control board 22 that supplies various input signals from the outside, a flexible board 24 that electrically connects the liquid crystal panel 11 and the external control board 22, and a backlight device 14 that is an external light source that supplies light to the liquid crystal panel 11.
- Examples of applications of the liquid crystal display device 10 according to the present embodiment include notebook computers, electronic books, PDAs, digital photo frames, portable game machines, electronic ink paper, and the like.
- the liquid crystal display device 10 includes front and back external members 15 and 16 for housing and holding the liquid crystal panel 11 and the backlight device 14 assembled to each other.
- An opening 15A for visually recognizing an image displayed on the liquid crystal panel 11 from the outside is provided.
- the liquid crystal panel 11 is irradiated from the backlight device 14 with a reflective display that reflects external light (ambient light, ambient light) irradiated from the display surface 12A side (front side, light emission side) and is used for display.
- the transflective liquid crystal panel can perform both transmissive display that transmits light (backlight light) and uses it for display. Note that the outside light used in the reflective display includes sunlight and room light.
- the backlight device 14 includes a chassis 14A having a substantially box shape that opens toward the front side, and a light source (cold cathode tube, LED, organic EL, etc.) not shown disposed in the chassis 14A. And an optical member (not shown) arranged to cover the opening of the chassis 14A.
- the optical member has a function of converting light emitted from the light source into planar light.
- the light that has been planarized through the optical member is incident on the liquid crystal panel 11 and is used to display an image on the liquid crystal panel 11.
- the backlight device 14 may include a light source and a light guide plate that emits light from the light source to the liquid crystal panel 11 side.
- the liquid crystal panel 11 As shown in FIG. 2, the liquid crystal panel 11 has a vertically long rectangular shape as a whole, and the long side direction coincides with the Y-axis direction of each drawing, and the short side direction corresponds to the X-axis direction of each drawing. Match.
- a display area A1 capable of displaying an image is arranged on the majority thereof, and no image is displayed at a position biased to one end side (the lower side in FIG. 2) in the long side direction.
- Area A2 is arranged.
- An IC chip 20 and a flexible substrate 24 are mounted on a part of the non-display area A2.
- the liquid crystal panel 11 as shown in FIG.
- a frame-shaped one-dot chain line that is slightly smaller than a first substrate 11A to be described later forms an outer shape of the display area A1, and an area outside the one-dot chain line is an outer area. It is a non-display area A2.
- the liquid crystal panel 11 is not limited to a rectangular shape, and may be, for example, an octagonal shape or a circular shape, and the shape of the display area A1 can be changed as appropriate.
- the liquid crystal panel 11 includes a pair of substrates 11 ⁇ / b> A and 11 ⁇ / b> B excellent in translucency, and a liquid crystal layer 31 including liquid crystal molecules that are substances whose optical characteristics change with application of an electric field. ing.
- the first substrate 11A arranged on the back side (back side, backlight device 14 side) is used as an array substrate (element substrate, active matrix substrate), and is arranged on the front side (front side).
- the second substrate 11B is a counter substrate, and the liquid crystal panel 11 of this embodiment has a maximum transmittance and displays white when not energized (when no voltage is applied to a light reflecting electrode 71 described later). Normally white mode.
- the liquid crystal layer 31 is interposed between the first substrate 11A and the second substrate 11B. Further, as shown in FIG. 5, a plurality of columnar spacers 17 are interposed between the first substrate 11A and the second substrate 11B. The spacer 17 regulates the facing distance between the first substrate 11A and the second substrate 11B. Examples of such a spacer 17 include a photo spacer made of a photosensitive resin material. Note that a spacer 17 having a spherical shape may be used. Alignment films (not shown) for aligning liquid crystal molecules contained in the liquid crystal layer 31 are formed on the inner surfaces of both the substrates 11A and 11B.
- the first substrate 11A includes a substantially transparent glass substrate 61 (transparent substrate), a first insulating film 64, a second insulating film 65, a plurality of light reflecting electrodes 71, and 1/4.
- a wavelength phase difference plate 63 and a polarizing plate 62 are provided.
- the first insulating film 64 is disposed on the glass substrate 61 (the surface of the glass substrate 61 on the liquid crystal layer 31 side), and the second insulating film 65 is disposed on the first insulating film 64 (the liquid crystal in the first insulating film 64).
- the plurality of light reflecting electrodes 71 are disposed on the second insulating film 65 (the surface of the second insulating film 65 on the liquid crystal layer 31 side).
- the quarter-wave retardation plate 63 and the polarizing plate 62 are attached to the outer surface of the glass substrate 61.
- the first insulating film 64 is made of, for example, an inorganic material
- the second insulating film 65 is made of, for example, an organic material, but is not limited thereto.
- a plurality of pixel portions 19 are arranged as shown in FIG.
- the pixel portions 19 are arranged in a matrix in a plane within the plate surface of the first substrate 11A.
- the light reflecting electrode 71 is disposed in each of the plurality of pixel portions 19.
- the light reflecting electrode 71 is made of, for example, a metal film using a metal material such as aluminum, and is excellent in light reflectivity.
- the light reflecting electrode 71 has, for example, a rectangular shape that is long in the Y-axis direction in plan view.
- External light incident from the outside of the second substrate 11B (upper side in FIG. 4) is reflected to the second substrate 11B side by the light reflecting electrode 71 and used for display. That is, the region corresponding to the light reflection electrode 71 is a light reflection display region R1 that reflects external light incident from the outside of the second substrate 11B (upper side in FIG. 4) and provides the display.
- the region between the adjacent light reflecting electrodes 71 and 71 transmits light from the backlight device 14 (light incident from the outside of the first substrate 11A) through the first substrate 11A for display.
- a light transmissive display area H1 is set.
- the light transmissive display region H1 is a region corresponding to the gap between the adjacent light reflecting electrodes 71, and has an L shape in plan view as shown in FIG.
- the area of the light reflection display region R1 is larger than the area of the light transmission display region H1.
- the area ratio and the shape in plan view of the light reflective display region R1 and the light transmissive display region H1 are not limited to those described above, and can be changed as appropriate.
- the second substrate 11 ⁇ / b> B includes a substantially transparent glass substrate 41, a common electrode 45, a 1 ⁇ 4 wavelength phase difference plate 43, and a polarizing plate 42.
- the common electrode 45 (counter electrode) is provided on the surface of the glass substrate 41 on the liquid crystal layer 31 side.
- the common electrode 45 is made of a transparent conductive film such as ITO (Indium Tin Oxide), for example, and is provided so as to face the light reflecting electrode 71.
- a predetermined potential (described later) is supplied to the common electrode 45, and a potential difference can be generated between the common electrode 45 and the light reflecting electrode 71.
- the alignment state of the liquid crystal molecules contained in the liquid crystal layer 31 can be changed based on the potential difference generated between the common electrode 45 and the light reflecting electrode 71.
- the quarter-wave retardation plate 43 and the polarizing plate 42 are attached to the outer surface of the glass substrate 41.
- a color filter may be provided on the second substrate 11B.
- the pair of quarter-wave retardation plates 43 and 63 adjusts the phase difference by making the linearly polarized light circularly polarized light or making the circularly polarized light linearly polarized light. belongs to. Specifically, at the time of reflective display using the light reflecting electrode 71, the light is transmitted twice through the quarter wavelength phase difference plate 43 disposed on the display surface 12A side (upper side in FIG. 4). On the other hand, at the time of transmissive display using the light transmissive display region H1, the 1 ⁇ 4 wavelength phase difference plate 63 and the 1 ⁇ 4 wavelength phase difference plate 43 in which light is arranged on the opposite side to the display surface 12A side are provided. It is assumed that the light passes through once.
- the polarization direction of the light is rotated by 90 degrees in both the reflection display and the transmission display by the pair of quarter-wave retardation plates 43 and 63.
- the black display performance is ensured, and the phase difference that can occur between the reflective display and the transmissive display can be compensated.
- FIG. 6 is a block diagram illustrating a configuration of the pixel circuit unit 100.
- the pixel circuit unit 100 includes a first switch SW1, a memory circuit 120 (storage unit), a liquid crystal driving voltage application circuit 130 (potential control unit), and a display element unit 140. Yes. Further, the pixel circuit unit 100 is electrically connected to the IC chip 20, for example.
- the IC chip 20 includes an input interface circuit that receives various electrical signals sent from the outside, a first voltage generation circuit that generates a voltage applied to the light reflecting electrode 71, a timing generator that generates various timing signals, A second voltage generating circuit for generating a voltage applied to the common electrode 45, a scanning signal line driving circuit for driving the scanning signal lines GL1 and GLB1, and a data signal line driving circuit for supplying a data signal to the data signal line DL1. It is equipped with.
- the scanning signal lines GL1 and GLB1 are electrically connected to the first switch SW1 and the second switch SW2 of the memory circuit 120, respectively.
- the on / off state of the first switch SW1 is controlled based on scanning signals applied to the first scanning signal line GL1 and the second scanning signal line GLB1.
- binary data (1-bit data) is supplied to the memory circuit based on the potential of the data signal applied to the data signal line DL1 when the first switch SW1 is on.
- the memory circuit 120 holds (stores) the binary data received when the first switch SW1 is in the on state until the first switch SW1 is in the on state again.
- the binary data held in the memory circuit 120 is given to the liquid crystal drive voltage application circuit 130.
- the liquid crystal drive voltage application circuit 130 selects one of the white display potential and the black display potential (described later) based on the value (logical value) of the binary data supplied from the memory circuit 120 and outputs the light. Supply to the reflective electrode 71.
- the wiring for supplying the black display potential (second potential) to the liquid crystal driving voltage application circuit 130 is the potential supply wiring VA1
- the white display potential (first potential) is the liquid crystal driving voltage application circuit 130.
- a wiring for supplying the voltage to the first electrode is a potential supply wiring VB1 (first potential supply wiring).
- the potential supply wiring VA1 and the potential supply wiring VB1 are electrically connected to the liquid crystal drive voltage application circuit 130, respectively.
- the first switch SW1 is a CMOS switch including a p-channel transistor 111 and an n-channel transistor 112.
- the first switch SW1 is configured to be turned on when the signal of the first scanning signal line GL1 is at a high level and the signal (second scanning signal) of the second scanning signal line GLB1 is at a low level.
- the high level of the first scanning signal is the on level that turns on the first switch SW1
- the low level of the second scanning signal line is the on level that turns on the first switch SW1.
- the signal GL1 may be added to the signal (first scanning signal) of the first scanning signal line GL1
- the code GLB1 may be added to the signal (second scanning signal) of the second scanning signal line GLB1. .
- the first switch SW1 is also configured so that the data signal line DL1 and the node 191 are electrically connected when in the ON state.
- the first switch SW1 when the first scanning signal GL1 is at a high level and the second scanning signal line GLB1 is at a low level, the first switch SW1 is turned on and the potential of the data signal DL1 is applied to the node 191.
- the first switch SW1 may be composed of only an n-channel transistor, and the first switch SW1 may be composed of only a p-channel transistor. In such a configuration, on / off of the first switch SW1 may be controlled by one type of scanning signal.
- the memory circuit 120 includes a second switch SW2 (CMOS switch) including an n-channel transistor 121 and a p-channel transistor 122, and a first inverter INV1 (including a p-channel transistor 123 and an n-channel transistor 124).
- CMOS inverter and a second inverter INV2 (CMOS inverter) composed of a p-channel transistor 125 and an n-channel transistor 126.
- the second switch SW2 is configured to be turned on when the second scanning signal GLB1 is at a high level and the first scanning signal GL1 is at a low level.
- the second switch SW2 is configured such that the node 191 and the node 193 are electrically connected when in the ON state.
- the input terminal is connected to the node 191 and the output terminal is connected to the node 192.
- the input terminal is connected to the node 192 and the output terminal is connected to the node 193.
- the potential supply wirings VDD1 and VSS1 are electrically connected to the first inverter INV1 and the second inverter INV2, which constitute the memory circuit 120, respectively.
- the potential supply wirings VDD1 and VSS1 are power supply lines for the memory circuit 120.
- the potential supply wiring VDD1 storage unit side potential supply wiring
- the potential supply line VSS1 storage unit side potential supply wiring
- the memory circuit 120 holds a value (logical value) based on the potential of the node 191 when the first switch SW1 is turned on until the first switch SW1 is turned on next. It has become.
- the liquid crystal drive voltage application circuit 130 includes a third switch SW3 (CMOS switch) composed of a p-channel transistor 131 and an n-channel transistor 132, and a fourth switch composed of a p-channel transistor 133 and an n-channel transistor 134. And a switch SW4.
- the third switch SW3 is configured to be turned on when the potential of the node 191 is at a high level and the potential of the node 192 is at a low level. Further, the potential of the potential supply wiring VB1 is supplied to the light reflecting electrode 71 when the third switch SW3 is in the ON state. When the fourth switch SW4 is in the on state, the potential of the potential supply wiring VA1 is supplied to the light reflecting electrode 71.
- the display element unit 140 includes a liquid crystal layer 31, a light reflection electrode 71, and a common electrode 45, and the state of the liquid crystal layer 31 is controlled based on a potential difference between the light reflection electrode 71 and the common electrode 45. It has a configuration.
- FIG. 8 is a timing chart showing an example of the operation of the pixel circuit unit 100, and the potentials of the wirings GL 1, GLB 1, DL 1, VA 1, VB 1 connected to the pixel circuit unit 100, the common electrode 45, and the light reflecting electrode 71. It shows the time change of.
- a signal (potential) of each wiring may be given the same reference numeral as that given to the wiring.
- the potential VA1 refers to the potential of the potential supply wiring VA1.
- the potential of the common electrode 45 is VCOM1
- the potential of the light reflecting electrode 71 is OUT1.
- the first scanning signal GL1 is a high level signal only during a predetermined period (T1, T5)
- the second scanning signal GLB1 is a low level signal only during a predetermined period (T1, T5). That is, the second scanning signal GLB1 is a signal having a phase opposite to that of the first scanning signal GL1.
- a rectangular wave pulse signal VCOM1 that is repeatedly turned on and off every predetermined period is input. That is, the potential of the common electrode 45 is repeatedly turned on and off every predetermined time.
- a pulse signal having a phase opposite to that of the pulse signal VCOM1 is input to the potential supply wiring VA1, and a pulse signal having the same phase as that of the pulse signal VCOM1 is input to the potential supply wiring VB1.
- the potential VA1 of the potential supply wiring VA1 becomes the same potential as the potential VCOM1 of the common electrode 45, and the potential VB1 of the potential supply wiring VB1 becomes a potential opposite in phase to the potential VCOM1 of the common electrode 45.
- the potential VA1 (second potential) has an opposite phase to the potential VB1.
- the case where the data signal DL1 is at a low level during the periods T1 to T4 and is at a high level during the periods T5 to T9 is illustrated.
- the first switch SW1 is turned on and the second switch SW2 is turned off. Since the data signal DL1 is at a low level during this period, the potential of the node 191 is also at a low level. As a result, the potential of the node 192 becomes high level, and the potential of the node 193 becomes low level. In this way, binary data based on the data signal DL1 is stored in the memory circuit 120. Further, based on the potentials of the nodes 191 and 192, the third switch SW3 is turned off and the fourth switch SW4 is turned on.
- the light reflecting electrode 71 is supplied with the potential VA1 of the potential supply wiring VA1.
- the potential VA1 is at a low level
- the potential OUT1 of the light reflecting electrode 71 is also at a low level.
- the potential VCOM1 of the common electrode 45 is at a high level.
- the display of the pixel portion 19 is black display (transmittance is minimum) in the period T1.
- the first switch SW1 is turned off and the second switch SW2 is turned on.
- the node 192 is connected to the output terminal of the first inverter INV1
- the potential of the node 192 is maintained at a high level during this period.
- the node 193 is maintained at the output terminal of the second inverter INV2
- the potential of the node 193 is maintained at a low level during this period. Since the potential of the node 193 is low level and the second switch SW2 is turned on, the potential of the node 191 is also maintained at low level.
- the third switch SW3 is turned off and the fourth switch SW4 is turned on.
- the potential VA1 is supplied to the light reflecting electrode 71.
- the potential OUT1 of the light reflecting electrode 71 is also at a low level.
- the potential VCOM1 of the common electrode 45 is at a high level.
- the display of the pixel portion 19 is black in the period T2. Note that the operation in the period T4 is the same as that in the period T2, and the pixel portion 19 is displayed in black.
- the potentials of the nodes 191 and 193 are maintained at a low level and the potential of the node 192 is maintained at a high level by the same operation as in the period T2. For this reason, as in the periods T1 and T2, the third switch SW3 is turned off and the fourth switch SW4 is turned on. As a result, the potential VA1 is supplied to the light reflecting electrode 71. In this period T3, the potential VA1 is at a high level, and the potential VCOM1 of the common electrode 45 is at a low level. For this reason, in the period T3, the display of the pixel portion 19 is black. As described above, in the period T1 to the period T4, the potential VA1 is supplied to the light reflecting electrode 71, and the display of the pixel portion 19 operates to display black.
- the first switch SW1 is turned on and the second switch SW2 is turned off.
- the data signal DL1 changes from the low level to the high level.
- the potential of the node 191 changes from a low level to a high level.
- the potential of the node 192 becomes low level, and the potential of the node 193 becomes high level. In this way, the value of the binary data stored in the memory circuit 120 is rewritten based on the change in the data signal DL1.
- the third switch SW3 changes from the off state to the on state
- the fourth switch SW4 changes from the on state to the off state.
- the potential of the potential supply wiring VB1 is supplied to the light reflecting electrode 71. Since the potential VB1 and the potential VCOM1 are at a low level in the period T5, the display of the pixel portion 19 is white display.
- the first switch SW1 is turned off and the second switch SW2 is turned on.
- the potential of the node 192 is maintained at a low level, and the potential of the node 193 is maintained at a high level. Since the potential of the node 193 is maintained at a high level and the second switch SW2 is turned on, the potential of the node 191 is also maintained at a high level.
- the third switch SW3 is in an on state and the fourth switch SW4 is in an off state.
- the potential of the potential supply wiring VB1 is supplied to the light reflecting electrode 71. Since the potential VB1 and the potential VCOM1 are at a low level in the period T6, the display of the pixel portion 19 is white display. In the period T8, the pixel portion 19 is displayed in white by the same operation as in the period T6.
- the potentials of the nodes 191 and 193 are maintained at a high level, and the potential of the node 192 is maintained at a low level. For this reason, the third switch SW3 is turned on and the fourth switch SW4 is turned off as in the periods T5 and T6. Therefore, the potential of the potential supply wiring VB1 is supplied to the light reflecting electrode 71.
- the potentials VCOM1 and VB1 are at a high level.
- the display of the pixel portion 19 is white display.
- the pixel portion 19 is displayed in white by the same operation as in the period T7.
- the potential VB1 is supplied to the light reflecting electrode 71, and the display of the pixel portion 19 operates to display white.
- each potential of the nodes 192 and 193 is stored in the memory circuit 120 based on the potential of the data signal DL1 when the first switch SW1 is in the ON state. ) Is stored.
- the potential (potential VA1 or potential VB1) supplied to the light reflecting electrode 71 is selected based on the binary data stored in the memory circuit 120. Then, based on the potential of the light reflection electrode 71 and the potential of the common electrode 45, the display of the pixel portion 19 is white display or black display.
- the pixel portion 19 is displayed in black (see periods T1 to T4), and when the potential VB1 is selected, the pixel portion 19 is white. Display (periods T5 to T9) is displayed. That is, in the present embodiment, the potential VB1 is a white display potential supplied when performing white display, and the potential VA1 is a black display potential supplied when performing black display.
- a pixel circuit unit 100 By providing such a pixel circuit unit 100, for example, when displaying a still image, binary data based on a data signal is stored in the memory circuit 120, and then the data stored in the memory circuit 120 is stored. The display can be performed using the data, and the supply of the data signal from the IC chip 20 can be stopped. Thereby, the power consumption related to the supply of the data signal can be reduced. Further, if the memory circuit 120 is provided for each pixel unit 19, for example, the size of the IC chip 20 can be reduced as compared with the structure in which the memory circuit is provided in the IC chip 20 arranged in the non-display area A2. Thus, the non-display area A2 (and hence the size of the liquid crystal panel 11) can be further reduced.
- the polarity of the voltage (potential difference between the potential VCOM1 and the potential OUT1) applied to the common electrode 45 and the light reflecting electrode 71 is reversed every predetermined time. As a result, a voltage having the same polarity is not applied to the liquid crystal layer 31 for a long time, and a situation where the quality of the liquid crystal is deteriorated can be suppressed.
- the data signal lines DL1 extend along the Y-axis direction, and a plurality of data signal lines DL1 are arranged along the X-axis direction.
- the number of data signal lines DL1 coincides with the number of pixel portions 19 arranged in the X-axis direction.
- the data signal line DL1 is connected to each pixel circuit unit 100 of the plurality of pixel units 19 arranged in the extending direction (Y-axis direction).
- a plurality of wirings GL1, GLB1, VDD1, VSS1, VA1, and VB1 are arranged along the X-axis direction.
- the numbers of the wirings GL1, GLB1, VDD1, VSS1, VA1, and VB1 coincide with the number of pixels 19 arranged in the Y-axis direction.
- the first scanning signal line GL1 and the second scanning signal line GLB1 extend along the X-axis direction and are arranged adjacent to each other.
- the first scanning signal line GL1 and the second scanning signal line GLB1 are respectively connected to the pixel circuit units 100 of the plurality of pixel units 19 arranged in the extending direction (X-axis direction).
- the potential supply wiring VDD1 and the potential supply wiring VSS1 are extended along the X-axis direction and are arranged adjacent to each other.
- the potential supply wiring VDD1 and the potential supply wiring VSS1 are respectively connected to the pixel circuit units 100 of the plurality of pixel units 19 arranged in the extending direction (X-axis direction).
- the potential supply wiring VA1 and the potential supply wiring VB1 extend along the X-axis direction and are arranged adjacent to each other.
- the potential supply wiring VA1 and the potential supply wiring VB1 are respectively connected to the pixel circuit portions 100 of the plurality of pixel portions 19 arranged in the extending direction (X-axis direction).
- the circuit elements (the first switch SW1, the memory circuit 120, and the liquid crystal drive voltage application circuit 130) that constitute the pixel circuit unit 100 are viewed from the light reflecting electrode 71 in a plan view (normal direction to the display surface 12A) on the first substrate 11A. (When viewed from above).
- a portion of the potential supply wiring VDD1 that overlaps the light transmission display region H1 in plan view is referred to as a superposition portion VDD2, and a portion of the potential supply wiring VSS1 that overlaps the light transmission display region H1 in plan view is a superposition portion VSS2.
- the portion of the potential supply wiring VA1 that overlaps the light transmission display region H1 in plan view is referred to as an overlapping portion VA2
- the portion of the potential supply wiring VB1 that overlaps the light transmission display region H1 in plan view is referred to as the overlapping portion VB2.
- a portion of the data signal line DL1 that overlaps the light transmission display region H1 in plan view is referred to as a superimposed portion DL2.
- the data signal line DL1 is formed on the first insulating film 64, and is interposed between the first insulating film 64 and the second insulating film 65.
- the first scanning signal line GL1 and the second scanning signal line GLB1 are formed on the glass substrate 61 as shown in FIG. 5, and are interposed between the glass substrate 61 and the first insulating film 64.
- the potential supply wiring VDD1 and the potential supply wiring VSS1 are formed on the glass substrate 61, and are interposed between the glass substrate 61 and the first insulating film 64.
- the potential supply wiring VA1 and the potential supply wiring VB1 are formed on the glass substrate 61 and are interposed between the glass substrate 61 and the first insulating film 64.
- each overlapping portion GL2, GLB2, VDD2, VSS2, VA2, VB2 is interposed between the glass substrate 61 and the first insulating film 64.
- each wiring when “each wiring” is described, it basically indicates each wiring GL1, GLB1, VDD1, VSS1, VA1, VB1, and when “each overlapping portion” is described, Specifically, the superimposing portions GL2, GLB2, VDD2, VSS2, VA2, and VB2 are indicated.
- each transistor constituting the pixel circuit unit 100 it is common to form the gate electrode of the transistor on the glass substrate 61 and to form the drain electrode and the source electrode on the first insulating film 64. To be done.
- wirings connected to the drain electrode or the source electrode (the potential supply wiring VDD1, the potential supply wiring VSS1, the potential supply wiring VA1, and the potential supply wiring) VB1 or the like) is connected to a corresponding electrode (drain electrode or source electrode) through a contact hole. If the wirings VDD1, VSS1, VA1, and VB1 are formed on the first insulating film 64, there is no need to provide such a contact hole.
- VDD1, VSS1, VA1, and VB1 are formed not on the first insulating film 64 but on the glass substrate 61 (between the glass substrate 61 and the first insulating layer 64).
- FIG. 7 shows a configuration of an n-channel transistor 124 included in the memory circuit 120 of the pixel circuit unit 100.
- the gate electrode 124G of the n-channel transistor 124 is formed on, for example, the glass substrate 61, and the drain electrode 124D and the source electrode 124S of the n-channel transistor 124 are, for example, the first insulating film 64. Formed on top.
- the potential supply wiring VSS1 is connected to the source electrode 124S. Therefore, the potential supply wiring VSS1 formed on the glass substrate 61 is connected to the source electrode 124S via the contact hole 64A as shown in FIG.
- substrate 11A can be changed suitably, and is not limited to the structure shown in FIG.
- a light shielding portion 51 is provided at a position overlapping with the overlapping portion GL2 and the overlapping portion GLB2 in a plan view, and in a plan view with the overlapping portion VDD2 and the overlapping portion VSS2.
- the light-shielding part 52 is provided in the location which overlaps.
- a light shielding portion 53 is provided at a position overlapping with the overlapping portion VB2 in plan view, and the spacer 17 described above is disposed at a position overlapping with the overlapping portion VB2 in plan view. ing.
- a light shielding portion 54 is provided at a location where the data signal line DL1 overlaps the overlapping portion DL2 (see FIG. 3).
- the light shielding portions 51, 52, 53, and 54 are respectively provided on the surface of the common electrode 45 on the liquid crystal layer 31 side, and are configured to shield light that passes through the liquid crystal layer 31 and travels toward the second substrate 11 ⁇ / b> B.
- the light shielding portions 51, 52, and 53 are made of, for example, a metal material such as chromium or a resin material in which a light shielding material is dispersed.
- the resin material for example, polyimide, acrylic or the like is used.
- carbon black, titanium black, etc. can be illustrated as a black pigment used as a light shielding material.
- the material of light-shielding part 51,52,53,54 is not limited to what was mentioned above, It can change suitably.
- the light-shielding part 51 has a planar shape and is set to have a size that covers both the overlapping parts GL2 and GLB2 (a pair of overlapping parts) adjacent to each other.
- the length Y1 of the light shielding portion 51 is equal to each length of the pair of overlapping portions GL2 and GLB2 and the pair of overlapping portions GL2 and GLB2.
- the length Y3 is set to be greater than the total distance between them. Accordingly, the overlapping portions GL2 and GLB2 can be more reliably covered by the light shielding portion 51. Further, as shown in FIG.
- the length of the light shielding portion 51 in the X-axis direction is set to a value larger than the length of the light transmission display region H1 in the same direction. Therefore, the light passing through the light transmission display region H1 can be reliably shielded by the light shielding unit 51.
- the light shielding unit 52 has a rectangular shape in plan view, and is set to have a size that covers both the overlapping portions VDD2 and VSS2 (a pair of overlapping portions) adjacent to each other.
- the length Y2 of the light shielding portion 52 is equal to the length of each of the pair of overlapping portions VDD2 and VSS2 and the pair of overlapping portions VDD2 and VSS2. It is set to be larger than the length Y4 that combines the intervals. Thereby, the overlapping portions VDD ⁇ b> 2 and VSS ⁇ b> 2 can be more reliably covered by the light shielding portion 52.
- the length of the light shielding portion 52 in the X-axis direction is set to a value larger than the length of the light transmission display region H1 in the same direction.
- the light-shielding part 53 has a shape in plan view and is configured to cover only the superimposition part VB2 among the superposition parts VA2 and VB2 adjacent to each other, and is not superposed on the superposition part VA2.
- FIG. 9 is a table showing the potentials of the wirings VA1, VB1, VSS1, VDD1, GL1, and GLB1 and the potentials of the electrodes 45 and 71 according to the pixel circuit unit 100 of the present embodiment. In FIG. 9, each potential when performing black display and white display is shown.
- the high level is 5V and the low level is 0V.
- VCOM ⁇ b> 1 when there is a potential difference between each wiring and the common electrode 45 (potential VCOM ⁇ b> 1), “black” is described, and when there is no potential difference between each wiring and the common electrode 45, “ “White”.
- the potential of the data signal line DL1 varies depending on the image data and is not constant. For this reason, “gray” is written in the portion corresponding to the color of the data signal line DL1.
- 9 corresponds to the periods T2 to T4 in FIG. 8, and the white display in FIG. 9 corresponds to the periods T6 to T9 in FIG.
- the pixel circuit unit 100 operates while changing the polarity of the potential VCOM1 of the common electrode 45 and the potential OUT1 of the light reflecting electrode 71 in order to avoid deterioration of the liquid crystal in the liquid crystal layer 31. I am letting. As shown in FIG. 9, the potentials VSS1, VDD1, GL1, and GLB1 are constant potentials (high level or low level) regardless of the polarities of the voltages of the common electrode 45 and the light reflecting electrode 71. On the other hand, a pulse signal is applied to the common electrode 45, and the potential VCOM1 is switched between a high level and a low level every time.
- the potential difference among the first scanning signal line GL1, the second scanning signal line GLB1, the potential supply wiring VDD1, the potential supply wiring VSS1, and the common electrode 45 changes with time. For this reason, it is assumed that the potential difference between each overlapping portion of the first scanning signal line GL1, the second scanning signal line GLB1, the potential supply wiring VDD1, and the potential supply wiring VSS1 and the common electrode 45 is the liquid crystal in the liquid crystal layer 31. If the orientation state is affected, white display and black display are repeated every time the polarity of the potential of the common electrode 45 is reversed at a position corresponding to each overlapping portion, causing flicker (FIG. 9). See the shaded area).
- the potential of the potential supply wiring VB1 is the same level as the potential VCOM1 of the common electrode 45. For this reason, if the potential difference between the overlapping portion VB2 of the potential supply wiring VB1 and the common electrode 45 affects the alignment state of the liquid crystal, white display is always performed at a location corresponding to the overlapping portion VB2. . Thereby, when a black display is performed on the liquid crystal display device 10, if a portion corresponding to the overlapping portion VB2 is displayed in white, there is a possibility that it is detected as a bright spot defect.
- each wiring (first scanning signal line GL1, second scanning signal line GLB1, potential supply wiring VDD1, potential supply wiring VSS1, potential supply wiring VA1, potential supply wiring VB1) is provided on the glass substrate 61. is there.
- the first insulating film 64 and the second insulating film 65 are interposed between the respective overlapping portions GL2, GLB2, VDD2, VSS2, VA2, and VB2 of each wiring and the liquid crystal layer 31.
- the overlapping portions GL 2, GLB 2, VDD 2, VSS 2, VA 2, and VB 2 can be moved away from the liquid crystal layer 31 as compared with a configuration that does not include the first insulating film 64 and the second insulating film 65.
- the light shielding portions 51, 52, and 53 are arranged at locations corresponding to the overlapping portions GL2, GLB2, VDD2, and VSS2 where flicker may occur and the overlapping portion VB2 where bright spot defects may occur. is there.
- the portions corresponding to the light shielding portions 51, 52, 53 (superimposing portions) can be always displayed in black. For this reason, it is possible to more reliably suppress the occurrence of flicker and bright spot defects due to the potentials of the overlapping portions GL2, GLB2, VDD2, and VSS2.
- FIG. 9 there is a possibility that the portion corresponding to the overlapping portion VA2 of the potential supply wiring VA1 is always displayed in black.
- the light-shielding part 51 is configured to cover both the pair of overlapping parts GL2 and GLB2 that are arranged adjacent to each other, and the light-shielding part 52 is a pair of overlapping parts VDD2 and VSS2 that are arranged adjacent to each other. It is set as the structure which covers both of these. If a pair of adjacent overlapping portions are individually covered with a light shielding portion, there is a concern that light leaks from the gap between the light shielding portions. By covering both of the pair of overlapping portions with a single light shielding portion as in the present embodiment, such a situation can be suppressed and display quality can be further improved.
- the length of the light shielding part is set larger than the length of the overlapping part in the width direction of the wiring, It is preferable to provide a portion (peripheral portion) that covers. If two overlapping parts that are not adjacent to each other are individually covered with a light shielding part, it is preferable to provide the peripheral part for each light shielding part, and the total area of the light shielding part tends to increase. As in the present embodiment, if a pair of overlapping portions are adjacent to each other and both overlapping portions are covered with one light shielding portion, the two overlapping portions that are not adjacent to each other are individually covered with a light shielding portion.
- the peripheral portion (more specifically, a portion corresponding to a pair of overlapping portions) can be reduced. As a result, the area of the light shielding portion can be further reduced, and the light utilization rate can be further increased.
- the spacer 17 is arranged so as to overlap with the overlapping portion VB2 and the light shielding portion 53 in plan view.
- the spacer 17 it is difficult to control the alignment state of the liquid crystal, and the display quality may be deteriorated.
- the spacer 17 and the overlapping portion VB2 can be covered with one light shielding portion 53 by overlapping the spacer 17 and the overlapping portion VB2.
- the area of the light-shielding portion can be reduced and the light utilization rate can be increased as compared with the configuration in which the spacer 17 and the overlapping portion VB2 disposed at different locations are respectively covered with separate light-shielding portions. be able to.
- the configuration of the liquid crystal panel 211 in the liquid crystal display device is different from the above embodiment.
- the liquid crystal panel 211 of the present embodiment is set to a normally black mode in which the transmittance is minimum and black display is achieved when no current is applied (when no voltage is applied to the light reflecting electrode 71).
- the light shielding portion 253 is provided so as to cover the overlapping portion VA2 of the potential supply wiring VA1.
- the light shielding part 253 is provided on the surface of the common electrode 45 on the liquid crystal layer 31 side, similarly to the light shielding parts 51 and 52.
- the overlapping portion VB2 of the potential supply wiring VB1 is not covered with the light shielding portion.
- FIG. 11 is a table showing the potentials of the wirings VA1, VB1, VSS1, VDD1, GL1, and GLB1 and the potentials of the electrodes 45 and 71 according to the pixel circuit unit 100 of the present embodiment.
- the high level is 5V and the low level is 0V.
- the configuration and operation of the pixel circuit unit 100 are the same as those in the first embodiment. For this reason, the electric potential of each wiring is the same as what was shown in the said Embodiment 1 (refer FIG. 9).
- the liquid crystal panel 211 of this embodiment is in a normally black mode.
- the pixel unit 19 displays white. It becomes. Further, when the potential of the potential supply wiring VB1 is supplied to the light reflecting electrode 71 (when there is no potential difference between the light common electrode 45 and the common electrode 45), the pixel portion 19 is displayed in black. That is, in the present embodiment, the potential supply wiring VA1 (first potential supply wiring in the normally black mode) is a wiring that supplies a white display potential, and the potential supply wiring VB1 is a wiring that supplies a black display potential. It is.
- the potential VCOM1 of the common electrode 45 and the potential OUT1 of the light reflecting electrode 71 are operated while changing the polarity, and the potentials VSS1, VDD1, GL1, and GLB1 are constant. It is a potential (high level or low level). Therefore, the potential difference among the first scanning signal line GL1, the second scanning signal line GLB1, the potential supply wiring VDD1, the potential supply wiring VSS1, and the common electrode 45 changes with time. For this reason, a potential difference between each overlapping portion of the first scanning signal line GL1, the second scanning signal line GLB1, the potential supply wiring VDD1, and the potential supply wiring VSS1 and the common electrode 45 affects the alignment state of the liquid crystal. If this occurs, white display and black display are repeated at predetermined intervals at locations corresponding to the respective overlapping portions, causing flicker (see the shaded portion in FIG. 11).
- the potential of the potential supply wiring VA1 (first potential supply wiring) is in the opposite phase to the potential VCOM1 of the common electrode 45. For this reason, if the potential difference between the overlapping portion VA2 of the potential supply wiring VA1 and the common electrode 45 affects the alignment state of the liquid crystal, white display is always performed at a location corresponding to the overlapping portion VA2. .
- a black display is performed in the liquid crystal display device 10 if a portion corresponding to the overlapping portion VA2 is displayed in white, there is a possibility that it is detected as a bright spot defect.
- the potential supply wiring VA1 is formed on the glass substrate 61 to suppress the situation in which the potential of the overlapping portion VA2 affects the alignment of the liquid crystal in the liquid crystal layer 31, and the light shielding portion 253 causes the overlapping. It is configured to cover the part VA2. Thereby, the situation where the part corresponding to the overlapping portion VA2 in the liquid crystal panel 211 becomes white display can be suppressed, and the bright spot defect can be suppressed. Further, the portion corresponding to the overlapping portion VB2 of the potential supply wiring VB1 may always be displayed black as shown in FIG. In the case of black display, flicker and bright spot defects do not occur at locations corresponding to the overlapping portion VB2. For this reason, in this embodiment, it is set as the structure which does not cover the superimposition part VB2 with a light-shielding part, and the situation where the utilization factor of light reduces is suppressed.
- the liquid crystal display device 10 is applied to a smartphone that is a mobile device.
- the liquid crystal display device 10 (smartphone) has a vertically long rectangular shape as a whole, and a cover panel 18 (protective panel, cover glass) is formed in the opening 15 ⁇ / b> A of the external member 15 that is a housing. ) Is attached.
- a touch panel (not shown) is interposed between the cover panel 18 and the liquid crystal panel 11.
- the liquid crystal display device 10 can reflect external light by the light reflecting electrode 71 and can be used for display, and can reduce power consumption by including the pixel circuit unit 100. Can do. For this reason, it is more suitable when applied to a mobile device such as a smartphone.
- the liquid crystal display device 10 can also be applied to mobile devices other than smartphones, such as feature phones and watches.
- the present invention is not limited to the embodiments described with reference to the above description and drawings.
- the following embodiments are also included in the technical scope of the present invention.
- the light shielding part 53 may not be provided, and the light directed toward the second substrate 11B may be shielded by the spacer 17.
- the configuration in which the spacer 17 overlaps the potential supply wiring VA1 (superimposed portion VA2) or the potential supply wiring VB1 (superimposed portion VB2) is illustrated, but the present invention is not limited to this.
- the spacer 17 may be arranged so as to overlap with any one of the overlapping portions VSS2, VDD2, GL2, GLB2, and DL2 of the respective wirings related to the pixel circuit portion 100, and the light toward the second substrate 11B side may be blocked.
- the wiring (first scanning signal line GL1, second scanning signal line GLB1, potential supply wiring VDD1, potential supply wiring VSS1, potential supply wiring VA1, potential supply wiring VB1) is placed on the glass substrate 61.
- the structure to form was illustrated, it is not limited to this. For example, only the overlapping portions GL2, GLB2, VDD2, VSS2, VA2, and VB2 of each wiring may be interposed between the glass substrate 61 and the first insulating film 64.
- the two overlapping portions (for example, the overlapping portions VDD2 and VSS2) in the two wirings are covered with one light shielding portion (for example, the light shielding portion 52).
- the present invention is not limited to this. . It is good also as a structure which covers 3 or more overlap parts with one light-shielding part.
- both the overlapping portion VA2 of the potential supply wiring VA1 and the overlapping portion VB2 of the potential supply wiring VB1 may be covered with a light shielding portion.
- the arrangement mode of the light shielding portion (which superimposing portion of each overlapping portion VSS2, VDD2, GL2, GLB2, DL2, VA2, VB2 of each wiring relating to the pixel circuit portion 100 is covered by the light shielding portion) is as described above. It is not limited to what was illustrated by embodiment, It can change suitably.
- both the overlapping portion VA2 of the potential supply wiring VA1 and the overlapping portion VB2 of the potential supply wiring VB1 may be configured not to be covered with the light shielding portion.
- SYMBOLS 10 Liquid crystal display device, 11A ... 1st board
- Common electrode 51, 52, 53, 253 ... Light-shielding part, 61 ... Glass substrate (transparent substrate), 64 ... First insulating film, 65 ... Second insulating film, 71 ... Light reflecting electrode, 120 ... Memory circuit (Storage unit), 130 ... Liquid
- Superimposing unit (composing a pair of superimposing units), GLB1... Second scanning signal line (composing a pair of wirings), GLB2. ..
- Potential supply wiring (memory portion side potential supply wiring, potential supply wiring VSS1 constitutes a pair of wires), VDD2 ... superimposition portion (a pair of superposition portions), VSS1 ... potential supply wiring (memory portion Potential supply wiring, comprising a pair of wirings), VSS2... Overlapping part (constituting a pair of overlapping parts), VA1... Potential supply wiring (first potential supply wiring in normally black mode), VA2.
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Abstract
ガラス基板61と、第1絶縁膜64と、第2絶縁膜65と、光を反射して表示に供する光反射電極71と、を備える第1基板11Aと、共通電極45を備える第2基板11Bと、第1基板11Aと第2基板11Bとの間に介在される液晶層31と、第1基板11Aの外側から入射した光を第1基板11Aにおいて透過して表示に供する光透過表示領域H1と、データ信号線DL1の電位に基づくデータを記憶するメモリ回路120と、メモリ回路120に記憶されたデータに基づいて光反射電極71の電位を制御する液晶駆動電圧印加回路130と、光透過表示領域H1と重畳すると共にガラス基板61と第1絶縁膜64との間に介在される重畳部VDD2を有しメモリ回路120に対して電気的に接続される電位供給配線VDD1と、を備えることに特徴を有する。
Description
本発明は、液晶表示装置に関する。
従来の液晶表示装置の一例として下記特許文献1に記載されたものが知られている。特許文献1に記載された液晶表示装置は、画素毎に反射表示領域と透過表示領域とが設けられている。反射表示領域においては、外光を反射させることで反射表示を行う構成となっている。これにより、消費電力を低減させることができる。一方、透過表示領域においては、バックライトからの出射光を用いて透過表示を行う構成となっている。これにより、暗い環境下における視認性を向上させることができる。
(発明が解決しようとする課題)
上記液晶表示装置においては、画素毎にメモリが設けられている。メモリに記憶されたデータを用いて表示を行うことで、画素電極に対する信号電位の書換の回数を減らすことができ、電力を低減することができる。しかしながら、メモリを備える構成では、メモリに信号を伝送するための配線が必要となる。このような配線は各画素に設けられた各メモリにそれぞれ接続されるため、配線の一部が透過表示領域と重なる場合がある。これにより、透過表示領域において、配線と共通電極との電位差に起因して液晶層中の液晶の配向状態が変化すると、輝点欠陥やフリッカの原因となり、表示品位が低下する事態が懸念される。
上記液晶表示装置においては、画素毎にメモリが設けられている。メモリに記憶されたデータを用いて表示を行うことで、画素電極に対する信号電位の書換の回数を減らすことができ、電力を低減することができる。しかしながら、メモリを備える構成では、メモリに信号を伝送するための配線が必要となる。このような配線は各画素に設けられた各メモリにそれぞれ接続されるため、配線の一部が透過表示領域と重なる場合がある。これにより、透過表示領域において、配線と共通電極との電位差に起因して液晶層中の液晶の配向状態が変化すると、輝点欠陥やフリッカの原因となり、表示品位が低下する事態が懸念される。
本発明は上記のような事情に基づいて完成されたものであって、表示品位の低下を抑制することを目的とする。
(課題を解決するための手段)
上記課題を解決するために、本発明の液晶表示装置は、透明基板と、前記透明基板上に配される第1絶縁膜と、前記第1絶縁膜上に配される第2絶縁膜と、前記第2絶縁膜上に配されると共に光を反射して表示に供する光反射電極と、を備える第1基板と、前記光反射電極と対向配置される共通電極を備える第2基板と、前記第1基板と前記第2基板との間に介在される液晶層と、前記第1基板の外側から入射した光を前記第1基板において透過して表示に供する光透過表示領域と、前記第1基板に設けられ、データ信号が供給されるデータ信号線と、前記第1基板に設けられ、前記データ信号線の電位に基づくデータを記憶する記憶部と、前記第1基板に設けられ、前記記憶部に記憶されたデータに基づいて前記光反射電極の電位を制御する電位制御部と、前記第1基板に設けられ、前記光透過表示領域と重畳すると共に前記透明基板と前記第1絶縁膜との間に介在される重畳部を有し、前記記憶部又は前記電位制御部のうち少なくともいずれか一方に対して電気的に接続される配線と、を備えることに特徴を有する。
上記課題を解決するために、本発明の液晶表示装置は、透明基板と、前記透明基板上に配される第1絶縁膜と、前記第1絶縁膜上に配される第2絶縁膜と、前記第2絶縁膜上に配されると共に光を反射して表示に供する光反射電極と、を備える第1基板と、前記光反射電極と対向配置される共通電極を備える第2基板と、前記第1基板と前記第2基板との間に介在される液晶層と、前記第1基板の外側から入射した光を前記第1基板において透過して表示に供する光透過表示領域と、前記第1基板に設けられ、データ信号が供給されるデータ信号線と、前記第1基板に設けられ、前記データ信号線の電位に基づくデータを記憶する記憶部と、前記第1基板に設けられ、前記記憶部に記憶されたデータに基づいて前記光反射電極の電位を制御する電位制御部と、前記第1基板に設けられ、前記光透過表示領域と重畳すると共に前記透明基板と前記第1絶縁膜との間に介在される重畳部を有し、前記記憶部又は前記電位制御部のうち少なくともいずれか一方に対して電気的に接続される配線と、を備えることに特徴を有する。
本発明では、配線の重畳部と液晶層との間に第1絶縁膜及び第2絶縁膜が介在されているから、第1絶縁膜及び第2絶縁膜を備えていない構成と比べて、重畳部を液晶層から遠ざけることができる。これにより、重畳部と共通電極との電位差に起因して液晶層中の液晶の配向状態が変化する事態を抑制できる。この結果、光透過表示領域の重畳部に対応する箇所において、輝点欠陥やフリッカが生じる事態を抑制でき、表示品位をより高くすることができる。なお「第1絶縁膜が透明基板上に配される」とは、第1絶縁膜が透明基板における液晶層側に配されていることを指し、第1絶縁膜と透明基板とが直接的に接していないものも含まれる。また、「第2絶縁膜が第1絶縁膜上に配される」とは、第2絶縁膜が第1絶縁膜における液晶層側に配されていることを指し、第1絶縁膜と第2絶縁膜とが直接的に接していないものも含まれる。
また、前記共通電極には、矩形波のパルス信号が印加され、前記配線は、前記記憶部に一定の電位を供給するための記憶部側電位供給配線を少なくとも含むものとすることができる。一般的に液晶に同じ極性の電圧が長時間印加されると液晶の品質が劣化する可能性がある。このような事態を避けるために、液晶に印加される電圧の極性を時間毎に変化させることが考えられ、これを実現するために互いに逆位相の一対のパルス信号を光反射電極と共通電極にそれぞれ印加する場合がある。共通電極にパルス信号が印加される場合において、配線(記憶部側電位供給配線)が一定の電位であると、配線と共通電極の間の電位差は時間毎(パルス幅毎)に変化する。仮に配線と共通電極との間の電位差が液晶の配向状態に影響を与えてしまうと、配線の重畳部に対応する箇所においては、黒表示と白表示が所定時間毎に繰り返される可能性があり、フリッカの原因となる。本発明では、配線における重畳部と液晶層との間に第1絶縁膜及び第2絶縁膜を介在させているから、重畳部と共通電極との電位差に起因して液晶層中の液晶の配向状態が変化する事態を抑制でき、フリッカを抑制できる。
また、当該液晶表示装置は、ノーマリーホワイトモードとされ、前記電位制御部は、前記記憶部に記憶されたデータに基づいて、第1電位及び該第1電位とは逆位相の第2電位のうち、いずれか一方の電位を前記光反射電極に供給するものとされ、前記配線は、前記第1電位を前記電位制御部に供給するための第1電位供給配線を少なくとも含み、前記第1電位供給配線は、前記共通電極の電位と同じ電位が供給される配線であるものとすることができる。
このような構成によれば、第1電位供給配線と共通電極との間の電位差は常にゼロとなる。このため、ノーマリーホワイトモードにおいて、仮に第1電位供給配線と共通電極との間の電位差が、液晶層中の液晶の配向状態に影響を与えた場合、第1電位供給配線における重畳部に対応する箇所は、光反射電極の電位に関わらず常に白表示になる。液晶表示装置において黒表示を行った際に第1電位供給配線の重畳部に対応する箇所が白表示になると輝点欠陥として検出される虞がある。本発明では、第1電位供給配線における重畳部と液晶層との間に第1絶縁膜及び第2絶縁膜を介在させているから、第1電位供給配線と共通電極との電位差に起因して液晶層中の液晶の配向状態が変化する事態を抑制でき、輝点欠陥の発生を抑制できる。
また、当該液晶表示装置は、ノーマリーブラックモードとされ、前記電位制御部は、前記記憶部に記憶されたデータに基づいて、第1電位及び該第1電位とは逆位相の第2電位のうち、いずれか一方の電位を前記光反射電極に供給するものとされ、前記配線は、前記第1電位を前記電位制御部に供給するための第1電位供給配線を少なくとも含み、前記第1電位供給配線は、前記共通電極の電位と逆位相の電位が供給される配線であるものとすることができる。
このような構成によれば、第1電位供給配線と共通電極との間に常に電位差が生じる。このため、ノーマリーブラックモードにおいて、仮に第1電位供給配線と共通電極との間の電位差が液晶層中の液晶の配向状態に影響を与えた場合、第1電位供給配線における重畳部に対応する箇所は、光反射電極の電位に関わらず常に白表示となる可能性がある。液晶表示装置において黒表示を行った際に第1電位供給配線に対応する箇所が白表示になると、輝点欠陥として検出される虞がある。本発明では、第1電位供給配線と液晶層との間に第1絶縁膜及び第2絶縁膜を介在させているから、第1電位供給配線と共通電極との電位差に起因して液晶層中の液晶の配向状態が変化する事態を抑制でき、輝点欠陥の発生を抑制できる。
また、前記第2基板において前記重畳部と重畳する箇所に配され、前記液晶層を通過して前記第2基板に向かう光を遮光する遮光部を備え、前記配線は、前記第1基板において少なくとも一対設けられ、前記遮光部は、前記一対の配線において互いに隣接する形で配される一対の前記重畳部の双方を覆う構成とされ、前記一対の重畳部の隣接方向において、前記遮光部の長さは、前記一対の重畳部の各長さと前記一対の重畳部同士の間隔とを合わせた長さよりも大きく設定されているものとすることができる。
このような構成とすれば、液晶表示装置において遮光部(重畳部)に対応する箇所を常に黒表示とすることができる。これにより、重畳部の電位に起因して、重畳部に対応する箇所においてフリッカや輝点欠陥が発生する事態をより確実に抑制することができる。仮に隣接する一対の重畳部をそれぞれ個別に遮光部で覆う構成とした場合には、両遮光部間の隙間から光が漏れる事態が懸念される。本発明のように、一対の重畳部の双方を一つの遮光部で覆うことで、このような事態を抑制することができ、表示品位をより高くすることができる。
また、遮光部によって第2基板に向かう光を確実に遮光するためには、配線の幅方向において、遮光部の長さを重畳部の長さよりも大きく設定し、遮光部において重畳部の周囲を覆う部分(周辺部分)を設けることが好ましい。仮に隣接されていない2つの重畳部を個別に遮光部で覆う場合には、遮光部毎に当該周辺部分を設けることが好ましく、遮光部の総面積が大きくなり易い。本発明のように、一対の重畳部を互いに隣接させ、両重畳部を一つの遮光部で覆う構成とすれば、隣接されていない2つの重畳部を個別に遮光部で覆う構成と比べて、当該周辺部分(より具体的には、一対の重畳部間に対応する部分)を小さくすることができる。この結果、遮光部の面積をより小さくすることができ、光の利用率をより高くすることができる。
また、前記第2基板において前記重畳部と重畳する箇所に配され、前記液晶層を通過して前記第2基板に向かう光を遮光する遮光部を備え、前記第1基板と前記第2基板との間には、前記第1基板と前記第2基板との対向間隔を規制するスペーサが前記重畳部と重畳する形で配されているものとすることができる。
スペーサの周囲は、液晶の配向状態を制御することが困難であり、表示品位が低下する可能性がある。スペーサと重なる形で遮光部を設けることで、表示品位の低下を抑制することができる。また、スペーサと重畳部とを重畳させることで、一つの遮光部でスペーサ及び重畳部を覆うことができる。この結果、別々の箇所に配されたスペーサと重畳部とをそれぞれ遮光部で覆う構成と比べて、遮光部の面積を小さくすることができ、光の利用率をより高くすることができる。
(発明の効果)
本発明によれば、表示品位の低下を抑制することができる。
本発明によれば、表示品位の低下を抑制することができる。
<実施形態1>
本発明の実施形態1を図1ないし図9によって説明する。本実施形態では、液晶パネル11を備える液晶表示装置10について例示する。なお、各図面の一部にはX軸、Y軸及びZ軸を示しており、各軸方向が各図面で共通した方向となるように描かれている。また、上下方向については、図1を基準とし、同図上側を表側とするとともに同図下側を裏側とする。
本発明の実施形態1を図1ないし図9によって説明する。本実施形態では、液晶パネル11を備える液晶表示装置10について例示する。なお、各図面の一部にはX軸、Y軸及びZ軸を示しており、各軸方向が各図面で共通した方向となるように描かれている。また、上下方向については、図1を基準とし、同図上側を表側とするとともに同図下側を裏側とする。
液晶表示装置10は、図1及び図2に示すように、液晶パネル11と、液晶パネル11に実装されて当該液晶パネル11を駆動する電子部品であるICチップ20と、ICチップ20に対して各種入力信号を外部から供給するコントロール基板22と、液晶パネル11と外部のコントロール基板22とを電気的に接続するフレキシブル基板24と、液晶パネル11に光を供給する外部光源であるバックライト装置14と、を備えている。本実施形態に係る液晶表示装置10の用途としては、例えば、ノートパソコン、電子ブック、PDA、デジタルフォトフレーム、携帯型ゲーム機、電子インクペーパなどを例示することができる。
また、液晶表示装置10は、相互に組み付けた液晶パネル11及びバックライト装置14を収容して保持するための表裏一体の外部部材15,16を備えており、このうち表側の外部部材15には、液晶パネル11に表示された画像を外部から視認するための開口部15Aが設けられている。液晶パネル11は、その表示面12A側(正面側、光出射側)から照射される外光(周囲光、環境光)を反射して表示に利用する反射表示と、バックライト装置14から照射される光(バックライト光)を透過して表示に利用する透過表示と、の両方を行うことができる半透過型の液晶パネルとされる。なお、反射表示において利用される外光には、太陽光や室内灯光などが含まれる。
バックライト装置14は、図1に示すように、表側に向けて開口した略箱型をなすシャーシ14Aと、シャーシ14A内に配された図示しない光源(冷陰極管、LED、有機EL等)と、シャーシ14Aの開口部を覆う形で配される光学部材(図示せず)と、を備えている。光学部材は、光源から出射される光を面状の光に変換する等の機能を有している。光学部材を通過して面状となった光は、液晶パネル11に入射し、液晶パネル11において画像を表示するために利用される。また、バックライト装置14は、光源と光源からの光を液晶パネル11側に出射する導光板とを備えるものであってもよい。
次に、液晶パネル11について説明する。液晶パネル11は、図2に示すように、全体として縦長の矩形状をなしており、その長辺方向が各図面のY軸方向と一致し、その短辺方向が各図面のX軸方向と一致している。液晶パネル11では、その大部分に画像を表示可能な表示領域A1が配され、その長辺方向における一方の端部側(図2に示す下側)に偏った位置に画像が表示されない非表示領域A2が配されている。非表示領域A2の一部には、ICチップ20及びフレキシブル基板24が実装されている。なお、液晶パネル11では、図1に示すように、後述する第1基板11Aよりも一回り小さな枠状の一点鎖線が表示領域A1の外形をなしており、当該一点鎖線よりも外側の領域が非表示領域A2となっている。なお、液晶パネル11は、矩形状に限定されず、例えば八角形状や円形状をなしていてもよく、表示領域A1の形状も適宜変更可能である。
液晶パネル11は、図4に示すように、透光性に優れた一対の基板11A、11Bと、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層31と、を備えている。両基板11A,11Bのうち、裏側(背面側、バックライト装置14側)に配される第1基板11Aがアレイ基板(素子基板、アクティブマトリクス基板)とされ、表側(正面側)に配される第2基板11Bが対向基板とされ、また、本実施形態の液晶パネル11は、非通電時(後述する光反射電極71に電圧が印加されていないとき)に透過率が最大で白表示となるノーマリーホワイトモードとされる。
第1基板11A及び第2基板11Bは互いに対向配置され、図示しないシール材によって貼り合わされている。液晶層31は、第1基板11Aと第2基板11Bとの間に介在されている。また、第1基板11A及び第2基板11Bの間には、図5に示すように、柱状のスペーサ17が複数個介在されている。このスペーサ17によって、第1基板11Aと第2基板11Bとの間の対向間隔が規制されている。このようなスペーサ17としては、例えば、感光性樹脂材料からなるフォトスペーサを例示することができる。なお、スペーサ17として球状をなすものを用いてもよい。両基板11A,11Bの内面側には、液晶層31に含まれる液晶分子を配向させるための配向膜(図示せず)がそれぞれ形成されている。
第1基板11Aは、図4に示すように、ほぼ透明なガラス基板61(透明基板)と、第1絶縁膜64と、第2絶縁膜65と、複数の光反射電極71と、1/4波長位相差板63と、偏光板62と、を備えている。第1絶縁膜64は、ガラス基板61上(ガラス基板61における液晶層31側の面)に配されており、第2絶縁膜65は、第1絶縁膜64上(第1絶縁膜64における液晶層31側の面)に配されている。また、複数の光反射電極71は、第2絶縁膜65上(第2絶縁膜65における液晶層31側の面)に配されている。1/4波長位相差板63及び偏光板62はガラス基板61の外面に貼り付けられている。また、第1絶縁膜64は例えば無機材料からなり、第2絶縁膜65は例えば有機材料からなるものとされるが、これに限定されない。
液晶パネル11の表示領域A1には、図3に示すように、複数個の画素部19が配されている。画素部19は、第1基板11Aの板面内において、マトリクス状に平面配置されている。光反射電極71は、複数の画素部19の各々に配されている。光反射電極71は、例えば、アルミニウムなどの金属材料を用いた金属膜からなり、光反射性に優れるものとされる。光反射電極71は、例えば、平面視においてY軸方向に長い矩形状をなしている。第2基板11Bの外側(図4の上側)から入射した外光は、光反射電極71によって第2基板11B側に反射され、表示に供される。つまり、光反射電極71に対応する領域は、第2基板11Bの外側(図4の上側)から入射した外光を反射して表示に供する光反射表示領域R1とされる。
これに対して、隣り合う光反射電極71,71の間の領域は、バックライト装置14からの光(第1基板11Aの外側から入射した光)を第1基板11Aにおいて透過して表示に供する光透過表示領域H1とされる。光透過表示領域H1は、隣り合う光反射電極71間の隙間に対応する領域であり、図3に示すように、平面視においてL字状をなしている。また、本実施形態においては、光反射表示領域R1の面積が光透過表示領域H1の面積に比べて大きいものとされる。なお、光反射表示領域R1、光透過表示領域H1の面積比及び平面視における形状は、上述したものに限定されず適宜変更可能である。
第2基板11Bは、図5に示すように、ほぼ透明なガラス基板41と、共通電極45と、1/4波長位相差板43と、偏光板42と、を備えている。共通電極45(対向電極)は、ガラス基板41における液晶層31側の面に設けられている。共通電極45は、例えば、ITO(Indium Tin Oxide)などの透明導電膜からなり、光反射電極71と対向する形で設けられている。共通電極45には、所定の電位(後述)が供給され、光反射電極71との間に電位差が生じ得るものとされている。これにより、共通電極45と光反射電極71との間に生じる電位差に基づいて液晶層31に含まれる液晶分子の配向状態を変化させることができる。また、1/4波長位相差板43及び偏光板42はガラス基板41の外面に貼り付けられている。また、本実施形態において、第2基板11Bにカラーフィルタが設けられていてもよい。
第1基板11A及び第2基板11Bにおいて、一対の1/4波長位相差板43,63は、直線偏光を円偏光にする、或いは円偏光を直線偏光にすることで、位相差を調整するためのものである。具体的には、光反射電極71を用いた反射表示時には、光が表示面12A側(図4の上側)に配された1/4波長位相差板43を2度透過する。これに対して、光透過表示領域H1を用いた透過表示時には、光が表示面12A側とは反対側に配された1/4波長位相差板63と1/4波長位相差板43とを1度ずつ透過するものとされる。このように、一対の1/4波長位相差板43,63により、反射表示時と透過表示時とのいずれにおいても光の偏光方向が90度回転されるようになっているので、反射表示時における黒表示性能が担保されるとともに、反射表示時と透過表示時とで生じ得る位相差を補償することができる。
次に、本実施形態の電気的構成について説明する。本実施形態では、各画素部19毎に画素回路部100がそれぞれ設けられている。図6は、画素回路部100の構成を示すブロック図である。画素回路部100は、図6に示すように、第1スイッチSW1と、メモリ回路120(記憶部)と、液晶駆動電圧印加回路130(電位制御部)と、表示素子部140と、を備えている。また、画素回路部100は、例えば、ICチップ20と電気的に接続されている。ICチップ20は、外部から送られる各種電気信号を受け取る入力インタフェース回路と、光反射電極71に印加される電圧を生成する第1電圧生成回路と、タイミング用の各種信号を生成するタイミングジェネレータと、共通電極45に印加される電圧を生成する第2電圧生成回路と、走査信号線GL1,GLB1を駆動する走査信号線駆動回路と、データ信号線DL1にデータ信号を供給するデータ信号線駆動回路と、を備えている。
図6に示すように、走査信号線GL1,GLB1は、第1スイッチSW1と、メモリ回路120の第2スイッチSW2にそれぞれ電気的に接続されている。第1スイッチSW1のオン/オフ状態は、第1走査信号線GL1及び第2走査信号線GLB1に印加される走査信号に基づいて制御される。また、第1スイッチSW1がオン状態の時にデータ信号線DL1に印加されているデータ信号の電位に基づいて、2値データ(1ビットのデータ)がメモリ回路に与えられる。メモリ回路120は、第1スイッチSW1がオン状態の時に受け取った2値データを、第1スイッチSW1が再度オン状態となるまで保持する(記憶する)。また、メモリ回路120に保持されている2値データは、液晶駆動電圧印加回路130に与えられる。
液晶駆動電圧印加回路130は、メモリ回路120から与えられる2値データの値(論理値)に基づいて、白色表示用電位及び黒色表示用電位(後述)のうち、いずれか一方を選択して光反射電極71に供給する。図6においては、黒色表示用電位(第2電位)を液晶駆動電圧印加回路130に供給するための配線を電位供給配線VA1とし、白色表示用電位(第1電位)を液晶駆動電圧印加回路130に供給するための配線を電位供給配線VB1(第1電位供給配線)としてある。電位供給配線VA1、電位供給配線VB1は、液晶駆動電圧印加回路130に対して、それぞれ電気的に接続されている。
図6に示すように、第1スイッチSW1は、pチャネル型トランジスタ111とnチャネル型トランジスタ112から構成されるCMOSスイッチとされる。第1スイッチSW1は、第1走査信号線GL1の信号がハイレベル、かつ、第2走査信号線GLB1の信号(第2走査信号)がローレベルとなっている時にオン状態となるように構成されている。つまり、本実施形態では、第1走査信号のハイレベルが第1スイッチSW1をオン状態にするオンレベルであり、第2走査信号線のロ-レベルが第1スイッチSW1をオン状態にするオンレベルである。なお、以下の説明では、第1走査信号線GL1の信号(第1走査信号)に符号GL1を付し、第2走査信号線GLB1の信号(第2走査信号)に符号GLB1を付す場合がある。
第1スイッチSW1は、また、オン状態の時にデータ信号線DL1と節点191とが電気的に接続されるように構成されている。以上の構成により、第1走査信号GL1がハイレベル、かつ、第2走査信号線GLB1がローレベルとなると、第1スイッチSW1はオン状態となり、データ信号DL1の電位が節点191に与えられる。なお、第1スイッチSW1をnチャネル型トランジスタのみによって構成してもよく、第1スイッチSW1をpチャネル型トランジスタのみによって構成してもよい。このような構成とした場合には、1種類の走査信号によって第1スイッチSW1のオンオフを制御してもよい。
メモリ回路120は、nチャネル型トランジスタ121とpチャネル型トランジスタ122から構成される第2スイッチSW2(CMOSスイッチ)と、pチャネル型トランジスタ123とnチャネル型トランジスタ124から構成される第1インバータINV1(CMOSインバータ)と、pチャネル型トランジスタ125とnチャネル型トランジスタ126から構成される第2インバータINV2(CMOSインバータ)と、を備えている。第2スイッチSW2は、第2走査信号GLB1がハイレベル、かつ、第1走査信号GL1がローレベルとなっている時にオン状態となるように構成されている。第2スイッチSW2は、オン状態の時に節点191と節点193とが電気的に接続されるように構成されている。第1インバータINV1については、入力端子は節点191に接続され、出力端子は節点192に接続されている。第2インバータINV2については、入力端子が節点192に接続され、出力端子は節点193に接続されている。
また、メモリ回路120を構成する第1インバータINV1及び第2インバータINV2には、電位供給配線VDD1,VSS1がそれぞれ電気的に接続されている。電位供給配線VDD1,VSS1は、メモリ回路120の電源線である。電位供給配線VDD1(記憶部側電位供給配線)には、常にハイレベルの電位が供給されており、電位供給配線VSS1(記憶部側電位供給配線)には、常にローレベルの電位が供給されている。以上の構成により、メモリ回路120は、第1スイッチSW1がオン状態になっている時の節点191の電位に基づく値(論理値)を次に第1スイッチSW1がオン状態となるまで保持する構成となっている。
液晶駆動電圧印加回路130は、pチャネル型トランジスタ131とnチャネル型トランジスタ132から構成される第3スイッチSW3(CMOSスイッチ)と、pチャネル型トランジスタ133とnチャネル型トランジスタ134から構成される第4スイッチSW4と、を備えている。第3スイッチSW3は、節点191の電位がハイレベル、かつ、節点192の電位がローレベルとなっている時にオン状態となるように構成されている。また、第3スイッチSW3がオン状態の時に電位供給配線VB1の電位が光反射電極71に供給されるようになっている。第4スイッチSW4がオン状態の時に、電位供給配線VA1の電位が光反射電極71に供給されるようになっている。表示素子部140は、液晶層31と、光反射電極71と、共通電極45と、を備えており、光反射電極71と共通電極45との電位差に基づいて液晶層31の状態が制御される構成となっている。
次に画素回路部100の動作について、図6及び図8を参照しつつ説明する。図8は、画素回路部100の動作の一例を示すタイミングチャートであり、画素回路部100に接続された各配線GL1,GLB1,DL1,VA1,VB1及び共通電極45、光反射電極71の各電位の時間変化を示したものである。また、以下の説明では、各配線(信号線)の信号(電位)に当該配線に付された符号と同じ符号を付す場合がある。例えば、電位VA1とは、電位供給配線VA1の電位のことを指すものとする。また、図8においては、共通電極45の電位をVCOM1とし、光反射電極71の電位をOUT1としてある。
第1走査信号GL1は、所定の期間(T1,T5)のみハイレベルの信号とされ、第2走査信号GLB1は、所定の期間(T1,T5)のみローレベルの信号とされる。つまり、第2走査信号GLB1は、第1走査信号GL1と逆位相の信号とされる。共通電極45には、所定期間毎にオンオフを繰り返す矩形波のパルス信号VCOM1が入力される。すなわち、共通電極45の電位は、所定時間毎にオンオフを繰り返すものとされる。電位供給配線VA1には、パルス信号VCOM1と逆位相のパルス信号が入力され、電位供給配線VB1には、パルス信号VCOM1と同位相のパルス信号が入力される。つまり、電位供給配線VA1の電位VA1は共通電極45の電位VCOM1と同じ電位となり、電位供給配線VB1の電位VB1は共通電極45の電位VCOM1と逆位相の電位となる。言い換えると、電位VA1(第2電位)は、電位VB1と逆位相となっている。また、データ信号DL1は、期間T1~T4においてローレベルであり、期間T5~T9においてハイレベルとなる場合を例示している。
期間T1においては、第1走査信号GL1がハイレベル、かつ、第2走査信号GLB1がローレベルとなるので、第1スイッチSW1はオン状態となり、第2スイッチSW2はオフ状態となる。この期間では、データ信号DL1はローレベルとなっているので、節点191の電位もローレベルとなる。これにより、節点192の電位はハイレベルとなり、節点193の電位はローレベルとなる。このようにして、データ信号DL1に基づく2値データがメモリ回路120に格納される。また、節点191及び節点192の電位に基づいて、第3スイッチSW3はオフ状態となり、第4スイッチSW4はオン状態となる。その結果、光反射電極71には、電位供給配線VA1の電位VA1が供給される。期間T1では、電位VA1は、ローレベルとなっており、光反射電極71の電位OUT1もローレベルとなる。また、共通電極45の電位VCOM1は、ハイレベルとなっている。上述したように本実施形態の液晶パネル11は、ノーマリーホワイトモードであるため、期間T1において画素部19の表示は黒表示(透過率が最小)となる。
期間T2においては、第1走査信号GL1がローレベル、かつ、第2走査信号GLB1がハイレベルとなるので、第1スイッチSW1はオフ状態となり、第2スイッチSW2はオン状態となる。ここで、節点192は第1インバータINV1の出力端子に接続されているので、この期間、節点192の電位はハイレベルで維持される。また、節点193は、第2インバータINV2の出力端子に維持されているので、この期間、節点193の電位はローレベルで維持される。節点193の電位がローレベル、かつ、第2スイッチSW2がオン状態となることから、節点191の電位もローレベルで維持される。また、期間T1と同様、第3スイッチSW3はオフ状態となり、第4スイッチSW4はオン状態となる。その結果、光反射電極71には、電位VA1が供給される。この期間では、電位VA1がローレベルとなっているため、光反射電極71の電位OUT1もローレベルとなる。また、共通電極45の電位VCOM1はハイレベルとなっている。このため、期間T2において画素部19の表示は、黒表示となる。なお、期間T4においても、期間T2と同様の動作となり、画素部19の表示は、黒表示となる。
期間T3には、期間T2と同様の動作により、節点191,193の電位はローレベルで維持され、節点192の電位はハイレベルで維持される。このため、期間T1,T2と同様、第3スイッチSW3はオフ状態となり、第4スイッチSW4はオン状態となる。その結果、光反射電極71には電位VA1が供給される。この期間T3では、電位VA1はハイレベルとなり、共通電極45の電位VCOM1はローレベルとなっている。このため、期間T3において、画素部19の表示は黒表示となる。このように、期間T1~期間T4では、電位VA1が光反射電極71に供給され、画素部19の表示が黒表示となるように動作する。
期間T5には、第1走査信号GL1がハイレベル、かつ、第2走査信号GLB1がローレベルとなるので、第1スイッチSW1はオン状態となり、第2スイッチSW2はオフ状態となる。この期間において、データ信号DL1は、ローレベルからハイレベルに変化している。このため、節点191の電位は、ローレベルからハイレベルに変化する。これにより、節点192の電位はローレベルとなり、節点193の電位はハイレベルとなる。このようにして、メモリ回路120に格納されていた2値データの値がデータ信号DL1の変化に基づいて書き換えられる。また、節点191及び節点192の電位に基づき、第3スイッチSW3はオフ状態からオン状態に変化し、第4スイッチSW4はオン状態からオフ状態に変化する。この結果、光反射電極71には、電位供給配線VB1の電位が供給される。期間T5において電位VB1及び電位VCOM1は、ローレベルとなっているため、画素部19の表示は、白表示となる。
期間T6には、第1走査信号GL1がローレベル、かつ、第2走査信号GLB1がハイレベルとなるので、第1スイッチSW1はオフ状態となり、第2スイッチSW2はオン状態となる。この期間において、節点192の電位はローレベルで維持され、節点193の電位はハイレベルで維持される。節点193の電位がハイレベルで維持され、第2スイッチSW2がオン状態となることから、節点191の電位もハイレベルで維持される。また、期間T5と同様に、第3スイッチSW3はオン状態、第4スイッチSW4はオフ状態となっている。この結果、光反射電極71には、電位供給配線VB1の電位が供給される。期間T6において電位VB1及び電位VCOM1は、ローレベルとなっているため、画素部19の表示は白表示となる。また、期間T8においても期間T6と同様の動作により、画素部19の表示は白表示となる。
期間T7には、期間T6と同様に、節点191,193の電位がハイレベルで維持され、節点192の電位はローレベルで維持される。このため、期間T5,T6と同様に第3スイッチSW3はオン状態となり、第4スイッチSW4はオフ状態となる。このため、光反射電極71には、電位供給配線VB1の電位が供給される。期間T7においては、電位VCOM1,VB1がハイレベルとなっている。この結果、期間T7において、画素部19の表示は白表示となる。なお、期間T9においても期間T7と同様の動作により、画素部19の表示は、白表示となる。このように、期間T5~期間T9では、電位VB1が光反射電極71に供給され、画素部19の表示が白表示となるように動作する。
以上のように、各画素回路部100においては、第1スイッチSW1がオン状態となっている時のデータ信号DL1の電位に基づいて、メモリ回路120に2値データ(節点192,193の各電位)が格納される。液晶駆動電圧印加回路130では、メモリ回路120に格納された2値データに基づき、光反射電極71に供給される電位(電位VA1または電位VB1)が選択される。そして、光反射電極71の電位と共通電極45の電位に基づいて、画素部19の表示が白表示又は黒表示となる。具体的には、光反射電極71の電位として電位VA1が選択された際には画素部19は黒表示となり(期間T1~T4参照)、電位VB1が選択された際には画素部19は白表示(期間T5~T9)となる。つまり、本実施形態において、電位VB1は白表示を行う際に供給される白表示用電位であり、電位VA1は黒表示を行う際に供給される黒表示用電位である。
このような画素回路部100を設けることで、例えば、静止画像を表示する際には、データ信号に基づいた2値データをメモリ回路120に記憶させた後、メモリ回路120に記憶されたデータを用いて表示を行うことができ、ICチップ20からのデータ信号の供給を停止させることが可能となる。これにより、データ信号の供給に係る消費電力を低減させることができる。また、画素部19毎にメモリ回路120を設ける構成とすれば、例えば、非表示領域A2に配されるICチップ20にメモリ回路を設ける構成と比べて、ICチップ20のサイズを小さくすることが可能となり、非表示領域A2(ひいては、液晶パネル11のサイズ)をより小さくすることができる。さらに、本実施形態では、共通電極45及び光反射電極71に印加される電圧(電位VCOM1と電位OUT1の電位差)の極性が所定時間毎に反転するようになっている。この結果、液晶層31に同じ極性の電圧が長時間印加されることがなく、液晶の品質が劣化する事態を抑制できる。
次に、画素回路部100に接続される配線に係る構成について説明する。図3に示すように、データ信号線DL1は、Y軸方向に沿って延びるものとされ、X軸方向に沿って複数本配列されている。データ信号線DL1の本数は、X軸方向における画素部19の配列数と一致している。データ信号線DL1は、その延設方向(Y軸方向)に配列された複数の画素部19の各画素回路部100にそれぞれ接続されている。配線GL1,GLB1,VDD1,VSS1,VA1,VB1は、それぞれX軸方向に沿って複数本ずつ配列されている。配線GL1,GLB1,VDD1,VSS1,VA1,VB1の各本数は、Y軸方向における画素部19の配列数と一致している。
第1走査信号線GL1及び第2走査信号線GLB1は、X軸方向に沿って延びるものとされ、互いに隣接する形で配されている。第1走査信号線GL1及び第2走査信号線GLB1は、その延設方向(X軸方向)に配列された複数の画素部19の各画素回路部100にそれぞれ接続されている。電位供給配線VDD1及び電位供給配線VSS1は、X軸方向に沿って延びるものとされ、互いに隣接する形で配されている。電位供給配線VDD1及び電位供給配線VSS1は、その延設方向(X軸方向)に配列された複数の画素部19の各画素回路部100にそれぞれ接続されている。電位供給配線VA1及び電位供給配線VB1は、X軸方向に沿って延びるものとされ、互いに隣接する形で配されている。電位供給配線VA1及び電位供給配線VB1は、その延設方向(X軸方向)に配列された複数の画素部19の各画素回路部100にそれぞれ接続されている。なお、画素回路部100を構成する回路素子(第1スイッチSW1、メモリ回路120、液晶駆動電圧印加回路130)は、第1基板11Aにおいて光反射電極71と平面視(表示面12Aに対する法線方向から視た状態)にて重畳する箇所に設けられている。
上述したように、本実施形態では、画素部19が光反射表示領域R1と光透過表示領域H1から構成されており、画素回路部100に接続される各配線の一部は、光透過表示領域H1と平面視(表示面12Aに対する法線方向から視た状態)にて重畳されている。以下の説明では、第1走査信号線GL1において光透過表示領域H1と平面視にて重畳する部分を重畳部GL2と呼び、第2走査信号線GLB1において光透過表示領域H1と平面視にて重畳する部分を重畳部GLB2と呼ぶものとする。また、電位供給配線VDD1において光透過表示領域H1と平面視にて重畳する部分を重畳部VDD2と呼び、電位供給配線VSS1において光透過表示領域H1と平面視にて重畳する部分を重畳部VSS2と呼ぶものとする。また、電位供給配線VA1において光透過表示領域H1と平面視にて重畳する部分を重畳部VA2と呼び、電位供給配線VB1において光透過表示領域H1と平面視にて重畳する部分を重畳部VB2と呼ぶものとする。さらに、データ信号線DL1において光透過表示領域H1と平面視にて重畳する部分を重畳部DL2と呼ぶものとする。
データ信号線DL1は、図4に示すように、第1絶縁膜64上に形成されており、第1絶縁膜64と第2絶縁膜65の間に介在されている。また、第1走査信号線GL1及び第2走査信号線GLB1は、図5に示すように、ガラス基板61上に形成されており、ガラス基板61と第1絶縁膜64の間に介在されている。また、電位供給配線VDD1及び電位供給配線VSS1は、ガラス基板61上に形成されており、ガラス基板61と第1絶縁膜64の間に介在されている。また、電位供給配線VA1及び電位供給配線VB1は、ガラス基板61上に形成されており、ガラス基板61と第1絶縁膜64の間に介在されている。つまり、各重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2は、ガラス基板61と第1絶縁膜64の間に介在されている。なお、本実施形態では、「各配線」と記載した場合、基本的には、各配線GL1,GLB1,VDD1,VSS1,VA1,VB1のことを指し、「各重畳部」と記載した場合、基本的には、各重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2のことを指すものとする。
ところで、画素回路部100を構成する各トランジスタを形成する際には、トランジスタのゲート電極をガラス基板61上に形成し、ドレイン電極及びソース電極を第1絶縁膜64上に形成することが一般的に行われる。トランジスタのドレイン電極及びソース電極を第1絶縁膜64上に形成した場合には、ドレイン電極又はソース電極に接続される配線(電位供給配線VDD1、電位供給配線VSS1、電位供給配線VA1、電位供給配線VB1など)は、コンタクトホールを介して、対応する電極(ドレイン電極又はソース電極)に接続される。仮に、配線VDD1,VSS1,VA1,VB1を第1絶縁膜64上に形成すれば、このようなコンタクトホールを設ける必要はない。本実施形態では、重畳部VDD2,VSS2,VA2,VB2と共通電極45との電位差に起因して液晶層31中の液晶の配向状態が変化する事態を抑制する(詳しくは後述)ために、配線VDD1,VSS1,VA1,VB1を第1絶縁膜64上ではなく、ガラス基板61上(ガラス基板61と第1絶縁層64の間)に形成している。
一例として、画素回路部100のメモリ回路120を構成するnチャネル型トランジスタ124の構成を図7に示す。図7に示すように、nチャネル型トランジスタ124のゲート電極124Gは、例えば、ガラス基板61上に形成され、nチャネル型トランジスタ124のドレイン電極124D及びソース電極124Sは、例えば、第1絶縁膜64上に形成されている。図6に示すように、電位供給配線VSS1は、ソース電極124Sに接続される。このため、ガラス基板61上に形成された電位供給配線VSS1は、図7に示すように、コンタクトホール64Aを介してソース電極124Sに接続されている。なお、第1基板11Aにおいて画素回路部100を構成する各トランジスタが形成される層は、適宜変更可能であり、図7に示す構成に限定されない。
図5に示すように、第2基板11Bにおいて、重畳部GL2及び重畳部GLB2と平面視にて重畳する箇所には遮光部51が設けられており、重畳部VDD2及び重畳部VSS2と平面視にて重畳する箇所には遮光部52が設けられている。また、第2基板11Bにおいて、重畳部VB2と平面視にて重畳する箇所には遮光部53が設けられており、上述したスペーサ17は、重畳部VB2と平面視にて重畳する箇所に配されている。さらに、第2基板11Bにおいて、データ信号線DL1の重畳部DL2と重畳する箇所には、遮光部54が設けられている(図3参照)。遮光部51,52,53,54は、共通電極45における液晶層31側の面にそれぞれ設けられ、液晶層31を通過して第2基板11Bに向かう光を遮光する構成となっている。遮光部51,52,53は、例えば、クロムなどの金属材料や、遮光材を分散させた樹脂材料とされる。樹脂材料としては、例えば、ポリイミド、アクリル等が用いられる。また、遮光材となる黒色顔料としてはカーボンブラック、チタンブラックなどを例示することができる。なお、遮光部51,52,53,54の材料は、上述したものに限定されるものではなく、適宜変更可能である。
遮光部51は、図3に示すように、平面視方形状をなし、互いに隣接する重畳部GL2,GLB2(一対の重畳部)の双方を覆う大きさで設定されている。一対の重畳部GL2,GLB2の隣接方向(Y軸方向、図5の左右方向)において、遮光部51の長さY1は、一対の重畳部GL2,GLB2の各長さと一対の重畳部GL2,GLB2同士の間隔とを合わせた長さY3よりも大きく設定されている。これにより、遮光部51によって重畳部GL2,GLB2をより確実に覆うことができる。また、遮光部51のX軸方向における長さは、図3に示すように、同方向における光透過表示領域H1の長さよりも大きい値で設定されている。これにより、光透過表示領域H1を通る光を遮光部51によって確実に遮光することができる。
また、遮光部52は、平面視方形状をなし、互いに隣接する重畳部VDD2,VSS2(一対の重畳部)の双方を覆う大きさで設定されている。一対の重畳部VDD2,VSS2の隣接方向(Y軸方向、図5の左右方向)において、遮光部52の長さY2は、一対の重畳部VDD2,VSS2の各長さと一対の重畳部VDD2,VSS2同士の間隔とを合わせた長さY4よりも大きく設定されている。これにより、遮光部52によって重畳部VDD2,VSS2をより確実に覆うことができる。また、遮光部52のX軸方向における長さは、図3に示すように、同方向における光透過表示領域H1の長さよりも大きい値で設定されている。これにより、光透過表示領域H1を通る光を遮光部52によって確実に遮光することができる。遮光部53は、平面視方形状をなし、互いに隣接する重畳部VA2,VB2のうち、重畳部VB2のみを覆う構成となっており、重畳部VA2には重畳されていない。
次に、本実施形態の効果について説明する。本実施形態においては、上述したように、画素回路部100に接続される各配線の一部(重畳部)が光透過表示領域H1に配される。ここで、光透過表示領域H1においては、画素電極である光反射電極71が配されていないため、配線(重畳部)の電位に起因して液晶層31中の液晶の配向状態が変化する事態が懸念される。図9は、本実施形態の画素回路部100に係る各配線VA1,VB1,VSS1,VDD1,GL1,GLB1の電位及び各電極45,71の電位を示す表である。図9においては、黒表示及び白表示を行う際の各電位をそれぞれ図示してある。ハイレベルを5Vとし、ローレベルを0Vとしてある。また、図9において、各配線と共通電極45(電位VCOM1)との間に電位差がある場合には「黒」と記載し、各配線と共通電極45との間に電位差がない場合には「白」と記載している。なお、データ信号線DL1の電位は画像データによって異なり、一定ではない。このため、データ信号線DL1の色に対応する箇所には「灰」と記載してある。また、図9の黒表示は、図8の期間T2~T4に対応しており、図9の白表示は、図8の期間T6~T9に対応している。
上述したように、本実施形態の画素回路部100においては、液晶層31中の液晶の劣化を避けるために、共通電極45の電位VCOM1と光反射電極71の電位OUT1を互いに極性を替えつつ動作させている。図9に示すように、電位VSS1,VDD1,GL1,GLB1は、共通電極45と光反射電極71の電圧の極性に関わらず、一定の電位(ハイレベル又はローレベル)となっている。これに対して、共通電極45にはパルス信号が印加され、その電位VCOM1は時間毎にハイレベルとローレベルが入れ替わる。このため、第1走査信号線GL1、第2走査信号線GLB1、電位供給配線VDD1、電位供給配線VSS1と、共通電極45の間の電位差は時間毎に変化する。このため、仮に、第1走査信号線GL1、第2走査信号線GLB1、電位供給配線VDD1、電位供給配線VSS1の各重畳部と共通電極45との間の電位差が、液晶層31中の液晶の配向状態に影響を与えてしまうと、各重畳部に対応する箇所においては、共通電極45の電位の極性が反転される度に白表示と黒表示が繰り返され、フリッカの原因となる(図9の網掛け部分参照)。
また、電位供給配線VB1の電位は共通電極45の電位VCOM1の電位と同じ高さとなっている。このため、仮に、電位供給配線VB1の重畳部VB2と共通電極45との間の電位差が液晶の配向状態に影響を与えてしまうと、重畳部VB2に対応する箇所においては、常に白表示となる。これにより、液晶表示装置10において黒表示を行った際に重畳部VB2に対応する箇所が白表示になると輝点欠陥として検出される虞がある。
本実施形態では、各配線(第1走査信号線GL1、第2走査信号線GLB1、電位供給配線VDD1、電位供給配線VSS1、電位供給配線VA1、電位供給配線VB1)をガラス基板61上に設けてある。これにより、各配線の各重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2と、液晶層31との間に第1絶縁膜64及び第2絶縁膜65が介在される。この結果、第1絶縁膜64及び第2絶縁膜65を備えていない構成と比べて、各重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2を液晶層31から遠ざけることができる。これにより、重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2と共通電極45との電位差に起因して液晶層31中の液晶の配向状態が変化する事態を抑制できる。この結果、光透過表示領域H1の各重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2に対応する箇所において、輝点欠陥やフリッカが生じる事態を抑制でき、表示品位をより高くすることができる。
また、本実施形態では、フリッカが発生し得る重畳部GL2,GLB2,VDD2,VSS2と、輝点欠陥が発生し得る重畳部VB2に対応する箇所に遮光部51,52,53をそれぞれ配してある。これにより、液晶表示装置10において遮光部51,52,53(重畳部)に対応する箇所を常に黒表示とすることができる。このため、重畳部GL2,GLB2,VDD2,VSS2の電位に起因してフリッカや輝点欠陥が発生する事態をより確実に抑制することができる。また、電位供給配線VA1の重畳部VA2に対応する箇所は、図9に示すように、常に黒表示になる可能性がある。黒表示であれば、重畳部VA2に対応する箇所においてフリッカや輝点欠陥が生じることはない。このため、本実施形態では、重畳部VA2を遮光部で覆わない構成としてある。このように、本実施形態では、各配線(各重畳部)の電位と共通電極の電位の関係に着目し、フリッカや輝点欠陥が生じ得る重畳部のみを遮光部で覆う構成としてある。これにより、遮光部の面積が必要以上に大きくなり、光の利用率が低減する事態を抑制することができる。
また、遮光部51は、互いに隣接する形で配される一対の重畳部GL2,GLB2の双方を覆う構成とされ、遮光部52は、互いに隣接する形で配される一対の重畳部VDD2,VSS2の双方を覆う構成とされる。仮に、隣接する一対の重畳部をそれぞれ個別に遮光部で覆う構成とした場合には、両遮光部間の隙間から光が漏れる事態が懸念される。本実施形態のように、一対の重畳部の双方を一つの遮光部で覆うことで、このような事態を抑制することができ、表示品位をより高くすることができる。
また、遮光部によって第2基板11Bに向かう光を確実に遮光するためには、配線の幅方向において、遮光部の長さを重畳部の長さよりも大きく設定し、遮光部において重畳部の周囲を覆う部分(周辺部分)を設けることが好ましい。仮に隣接されていない2つの重畳部を個別に遮光部で覆う場合には、遮光部毎に当該周辺部分を設けることが好ましく、遮光部の総面積が大きくなり易い。本実施形態のように、一対の重畳部を互いに隣接させ、両重畳部を一つの遮光部で覆う構成とすれば、隣接されていない2つの重畳部を個別に遮光部で覆う構成と比べて、当該周辺部分(より具体的には、一対の重畳部間に対応する部分)を小さくすることができる。この結果、遮光部の面積をより小さくすることができ、光の利用率をより高くすることができる。
また、本実施形態において、スペーサ17が、重畳部VB2及び遮光部53と平面視にて重畳する形で配されている。スペーサ17の周囲では、液晶の配向状態を制御することが困難であり、表示品位が低下する可能性がある。スペーサ17と重なる形で遮光部53を設けることで、表示品位の低下を抑制することができる。また、スペーサ17と重畳部VB2とを重畳させることで、一つの遮光部53でスペーサ17及び重畳部VB2を覆うことができる。この結果、別々の箇所に配されたスペーサ17と重畳部VB2とをそれぞれ別体の遮光部で覆う構成と比べて、遮光部の面積を小さくすることができ、光の利用率をより高くすることができる。
<実施形態2>
次に、本発明の実施形態2を図10ないし図11によって説明する。本実施形態では、液晶表示装置における液晶パネル211の構成が上記実施形態と相違する。本実施形態の液晶パネル211は、非通電時(光反射電極71に電圧が印加されていないとき)に透過率が最小で黒表示となるノーマリーブラックモードとされる。また、図10に示すように、本実施形態では、電位供給配線VA1の重畳部VA2を覆う形で遮光部253が設けられている。遮光部253は、遮光部51,52と同様、共通電極45における液晶層31側の面に設けられている。なお、本実施形態では、電位供給配線VB1の重畳部VB2は遮光部で覆われていない。
次に、本発明の実施形態2を図10ないし図11によって説明する。本実施形態では、液晶表示装置における液晶パネル211の構成が上記実施形態と相違する。本実施形態の液晶パネル211は、非通電時(光反射電極71に電圧が印加されていないとき)に透過率が最小で黒表示となるノーマリーブラックモードとされる。また、図10に示すように、本実施形態では、電位供給配線VA1の重畳部VA2を覆う形で遮光部253が設けられている。遮光部253は、遮光部51,52と同様、共通電極45における液晶層31側の面に設けられている。なお、本実施形態では、電位供給配線VB1の重畳部VB2は遮光部で覆われていない。
図11は、本実施形態の画素回路部100に係る各配線VA1,VB1,VSS1,VDD1,GL1,GLB1の電位及び各電極45,71の電位を示す表である。図11においては、ハイレベルを5Vとし、ローレベルを0Vとしてある。本実施形態において、画素回路部100の構成及び動作は、上記実施形態1と同じである。このため、各配線の電位は、上記実施形態1(図9参照)で示したものと同じとなっている。本実施形態の液晶パネル211は、ノーマリーブラックモードとなっている。このため、本実施形態では、電位供給配線VA1の電位が光反射電極71に供給された場合(光共通電極45と共通電極45との間に電位差が生じた場合)に画素部19が白表示となる。また、電位供給配線VB1の電位が光反射電極71に供給された場合(光共通電極45と共通電極45との間に電位差がない場合)に画素部19が黒表示となる。つまり、本実施形態では、電位供給配線VA1(ノーマリーブラックモードにおける第1電位供給配線)が白表示用の電位を供給する配線であり、電位供給配線VB1が黒表示用の電位を供給する配線である。また、各重畳部と共通電極45の間に電位差がある場合は白表示となる可能性があり、各重畳部と共通電極45の間に電位差がない場合は、黒表示となる可能性がある。そこで、図11において、配線と共通電極45(電位VCOM1)との間に電位差がある場合には「白」と記載し、配線と共通電極45との間に電位差がない場合には「黒」と記載している。
本実施形態においては、上記実施形態1と同様、共通電極45の電位VCOM1と光反射電極71の電位OUT1を互いに極性を替えつつ動作させており、電位VSS1,VDD1,GL1,GLB1は、一定の電位(ハイレベル又はローレベル)となっている。このため、第1走査信号線GL1、第2走査信号線GLB1、電位供給配線VDD1、電位供給配線VSS1と、共通電極45の間の電位差は時間毎に変化する。このため、仮に、第1走査信号線GL1、第2走査信号線GLB1、電位供給配線VDD1、電位供給配線VSS1の各重畳部と共通電極45との間の電位差が液晶の配向状態に影響を与えてしまうと、各重畳部に対応する箇所においては、白表示と黒表示が所定時間毎に繰り返され、フリッカの原因となる(図11の網掛け部分参照)。
また、電位供給配線VA1(第1電位供給配線)の電位は共通電極45の電位VCOM1と逆位相になっている。このため、仮に、電位供給配線VA1の重畳部VA2と共通電極45との間の電位差が液晶の配向状態に影響を与えてしまうと、重畳部VA2に対応する箇所においては、常に白表示となる。液晶表示装置10において黒表示を行った際に重畳部VA2に対応する箇所が白表示になると輝点欠陥として検出される虞がある。
そこで、本実施形態では、電位供給配線VA1をガラス基板61上に形成することで重畳部VA2の電位が液晶層31中の液晶の配向に影響を与える事態を抑制すると共に、遮光部253によって重畳部VA2を覆う構成としてある。これにより、液晶パネル211において重畳部VA2に対応する箇所が白表示となる事態を抑制でき、輝点欠陥を抑制することができる。また、電位供給配線VB1の重畳部VB2に対応する箇所は、図11に示すように、常に黒表示になる可能性がある。黒表示であれば、重畳部VB2に対応する箇所においてフリッカや輝点欠陥が生じることはない。このため、本実施形態では、重畳部VB2を遮光部で覆わない構成とし、光の利用率が低減する事態を抑制している。
<実施形態3>
次に、本発明の実施形態3を図12によって説明する。本実施形態では、液晶表示装置10をモバイル機器であるスマートフォンに適用したものを例示している。図12に示すように、液晶表示装置10(スマートフォン)は、全体として縦長な方形状をなしており、筐体である外部部材15の開口部15Aには、カバーパネル18(保護パネル、カバーガラス)が取り付けられている。また、カバーパネル18と液晶パネル11の間には、タッチパネル(図示せず)が介在されている。液晶表示装置10を用いることで、表示品位に優れたモバイル機器とすることができる。また、上記実施形態で説明したように液晶表示装置10は、光反射電極71によって外光を反射して表示に利用することができるとともに、画素回路部100を備えることで消費電力を低減することができる。このため、スマートフォンのようなモバイル機器に適用するとより好適である。また、液晶表示装置10は、フィーチャーフォンや時計等、スマートフォン以外のモバイル機器に適用することも可能である。
次に、本発明の実施形態3を図12によって説明する。本実施形態では、液晶表示装置10をモバイル機器であるスマートフォンに適用したものを例示している。図12に示すように、液晶表示装置10(スマートフォン)は、全体として縦長な方形状をなしており、筐体である外部部材15の開口部15Aには、カバーパネル18(保護パネル、カバーガラス)が取り付けられている。また、カバーパネル18と液晶パネル11の間には、タッチパネル(図示せず)が介在されている。液晶表示装置10を用いることで、表示品位に優れたモバイル機器とすることができる。また、上記実施形態で説明したように液晶表示装置10は、光反射電極71によって外光を反射して表示に利用することができるとともに、画素回路部100を備えることで消費電力を低減することができる。このため、スマートフォンのようなモバイル機器に適用するとより好適である。また、液晶表示装置10は、フィーチャーフォンや時計等、スマートフォン以外のモバイル機器に適用することも可能である。
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)上記実施形態において遮光部53を備えていなくてもよく、第2基板11B側に向かう光をスペーサ17によって遮光する構成としてもよい。また、上記実施形態では、スペーサ17が電位供給配線VA1(重畳部VA2)又は電位供給配線VB1(重畳部VB2)と重畳する構成を例示したが、これに限定されない。画素回路部100に係る各配線の各重畳部VSS2,VDD2,GL2,GLB2,DL2のいずれかと重畳する形でスペーサ17を配し、第2基板11B側に向かう光を遮光する構成としてもよい。
(2)上記実施形態では、配線(第1走査信号線GL1、第2走査信号線GLB1、電位供給配線VDD1、電位供給配線VSS1、電位供給配線VA1、電位供給配線VB1)をガラス基板61上に形成する構成を例示したが、これに限定されない。例えば、各配線の重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2のみがガラス基板61と第1絶縁膜64の間に介在されていてもよく、配線において重畳部以外の部分は、例えば、第1絶縁膜64上に配されていてもよい。
(3)上記実施形態では、2本の配線における2本の重畳部(例えば、重畳部VDD2,VSS2)を1つの遮光部(例えば、遮光部52)で覆う構成としたが、これに限定されない。3つ以上の重畳部を1つの遮光部で覆う構成としてもよい。
(4)上記実施形態において、電位供給配線VA1の重畳部VA2及び電位供給配線VB1の重畳部VB2の双方を遮光部で覆う構成としてもよい。このような構成とすればノーマリーブラックモード又はノーマリーホワイトモードのうち、どちらのモードを適用した場合であっても、重畳部VA2(又は重畳部VB2)において、輝点欠陥が発生する事態を抑制することができる。
(5)遮光部の配置態様(画素回路部100に係る各配線の各重畳部VSS2,VDD2,GL2,GLB2,DL2,VA2,VB2のうち、どの重畳部を遮光部で覆うか)は、上記実施形態で例示したものに限定されず適宜変更可能である。例えば、電位供給配線VA1の重畳部VA2及び電位供給配線VB1の重畳部VB2の双方を遮光部で覆わない構成としてもよい。
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)上記実施形態において遮光部53を備えていなくてもよく、第2基板11B側に向かう光をスペーサ17によって遮光する構成としてもよい。また、上記実施形態では、スペーサ17が電位供給配線VA1(重畳部VA2)又は電位供給配線VB1(重畳部VB2)と重畳する構成を例示したが、これに限定されない。画素回路部100に係る各配線の各重畳部VSS2,VDD2,GL2,GLB2,DL2のいずれかと重畳する形でスペーサ17を配し、第2基板11B側に向かう光を遮光する構成としてもよい。
(2)上記実施形態では、配線(第1走査信号線GL1、第2走査信号線GLB1、電位供給配線VDD1、電位供給配線VSS1、電位供給配線VA1、電位供給配線VB1)をガラス基板61上に形成する構成を例示したが、これに限定されない。例えば、各配線の重畳部GL2,GLB2,VDD2,VSS2,VA2,VB2のみがガラス基板61と第1絶縁膜64の間に介在されていてもよく、配線において重畳部以外の部分は、例えば、第1絶縁膜64上に配されていてもよい。
(3)上記実施形態では、2本の配線における2本の重畳部(例えば、重畳部VDD2,VSS2)を1つの遮光部(例えば、遮光部52)で覆う構成としたが、これに限定されない。3つ以上の重畳部を1つの遮光部で覆う構成としてもよい。
(4)上記実施形態において、電位供給配線VA1の重畳部VA2及び電位供給配線VB1の重畳部VB2の双方を遮光部で覆う構成としてもよい。このような構成とすればノーマリーブラックモード又はノーマリーホワイトモードのうち、どちらのモードを適用した場合であっても、重畳部VA2(又は重畳部VB2)において、輝点欠陥が発生する事態を抑制することができる。
(5)遮光部の配置態様(画素回路部100に係る各配線の各重畳部VSS2,VDD2,GL2,GLB2,DL2,VA2,VB2のうち、どの重畳部を遮光部で覆うか)は、上記実施形態で例示したものに限定されず適宜変更可能である。例えば、電位供給配線VA1の重畳部VA2及び電位供給配線VB1の重畳部VB2の双方を遮光部で覆わない構成としてもよい。
10...液晶表示装置、11A...第1基板、11B...第2基板、17...スペーサ、31...液晶層、45...共通電極、51,52,53,253...遮光部、61...ガラス基板(透明基板)、64...第1絶縁膜、65...第2絶縁膜、71...光反射電極、120...メモリ回路(記憶部)、130...液晶駆動電圧印加回路(電位制御部)、DL1...データ信号線、GL1...第1走査信号線(第2走査信号線と共に一対の配線を構成)、GL2...重畳部(一対の重畳部を構成)、GLB1...第2走査信号線(一対の配線を構成)、GLB2...重畳部(一対の重畳部を構成)、VDD1...電位供給配線(記憶部側電位供給配線、電位供給配線VSS1と共に一対の配線を構成)、VDD2...重畳部(一対の重畳部を構成)、VSS1...電位供給配線(記憶部側電位供給配線、一対の配線を構成)、VSS2...重畳部(一対の重畳部を構成)、VA1...電位供給配線(ノーマリーブラックモードにおける第1電位供給配線)、VA2...重畳部、VB1...電位供給配線(ノーマリーホワイトモードにおける第1電位供給配線)、VB2...重畳部、H1...光透過表示領域
Claims (7)
- 透明基板と、前記透明基板上に配される第1絶縁膜と、前記第1絶縁膜上に配される第2絶縁膜と、前記第2絶縁膜上に配されると共に光を反射して表示に供する光反射電極と、を備える第1基板と、
前記光反射電極と対向配置される共通電極を備える第2基板と、
前記第1基板と前記第2基板との間に介在される液晶層と、
前記第1基板の外側から入射した光を前記第1基板において透過して表示に供する光透過表示領域と、
前記第1基板に設けられ、データ信号が供給されるデータ信号線と、
前記第1基板に設けられ、前記データ信号線の電位に基づくデータを記憶する記憶部と、
前記第1基板に設けられ、前記記憶部に記憶されたデータに基づいて前記光反射電極の電位を制御する電位制御部と、
前記第1基板に設けられ、前記光透過表示領域と重畳すると共に前記透明基板と前記第1絶縁膜との間に介在される重畳部を有し、前記記憶部又は前記電位制御部のうち少なくともいずれか一方に対して電気的に接続される配線と、を備える液晶表示装置。 - 前記共通電極には、矩形波のパルス信号が印加され、
前記配線は、前記記憶部に一定の電位を供給するための記憶部側電位供給配線を少なくとも含むものである請求項1に記載の液晶表示装置。 - 当該液晶表示装置は、ノーマリーホワイトモードとされ、
前記電位制御部は、前記記憶部に記憶されたデータに基づいて、第1電位及び該第1電位とは逆位相の第2電位のうち、いずれか一方の電位を前記光反射電極に供給するものとされ、
前記配線は、
前記第1電位を前記電位制御部に供給するための第1電位供給配線を少なくとも含み、
前記第1電位供給配線は、前記共通電極の電位と同じ電位が供給される配線である請求項1又は請求項2に記載の液晶表示装置。 - 当該液晶表示装置は、ノーマリーブラックモードとされ、
前記電位制御部は、前記記憶部に記憶されたデータに基づいて、第1電位及び該第1電位とは逆位相の第2電位のうち、いずれか一方の電位を前記光反射電極に供給するものとされ、
前記配線は、
前記第1電位を前記電位制御部に供給するための第1電位供給配線を少なくとも含み、
前記第1電位供給配線は、前記共通電極の電位と逆位相の電位が供給される配線である請求項1又は請求項2に記載の液晶表示装置。 - 前記第2基板において前記重畳部と重畳する箇所に配され、前記液晶層を通過して前記第2基板に向かう光を遮光する遮光部を備え、
前記配線は、前記第1基板において少なくとも一対設けられ、
前記遮光部は、前記一対の配線において互いに隣接する形で配される一対の前記重畳部の双方を覆う構成とされ、
前記一対の重畳部の隣接方向において、前記遮光部の長さは、前記一対の重畳部の各長さと前記一対の重畳部同士の間隔とを合わせた長さよりも大きく設定されている請求項1から請求項4のいずれか一項に記載の液晶表示装置。 - 前記第2基板において前記重畳部と重畳する箇所に配され、前記液晶層を通過して前記第2基板に向かう光を遮光する遮光部を備え、
前記第1基板と前記第2基板との間には、前記第1基板と前記第2基板との対向間隔を規制するスペーサが前記重畳部と重畳する形で配されている請求項1から請求項4のいずれか一項に記載の液晶表示装置。 - 当該液晶表示装置がモバイル機器に適用されるものである請求項1から請求項6のいずれか一項に記載の液晶表示装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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