WO2022014117A1 - 表示装置および電子機器 - Google Patents

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WO2022014117A1
WO2022014117A1 PCT/JP2021/016453 JP2021016453W WO2022014117A1 WO 2022014117 A1 WO2022014117 A1 WO 2022014117A1 JP 2021016453 W JP2021016453 W JP 2021016453W WO 2022014117 A1 WO2022014117 A1 WO 2022014117A1
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pixel
display
driver
period
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PCT/JP2021/016453
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Inventor
武弘 島
Original Assignee
株式会社ジャパンディスプレイ
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
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    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • Embodiments of the present invention relate to display devices and electronic devices.
  • wearable devices with a touch detection function for example, wristwatch-type wearable devices, eyeglass-type wearable devices, etc.
  • Such wearable devices are required to have both display quality when displaying an image and excellent operability by touch, and various developments are underway.
  • one of the purposes of the present disclosure is to provide a display device and an electronic device capable of achieving both display quality when displaying an image and excellent operability by touch.
  • the display device is arranged in a display unit in which a plurality of pixels including a first memory capable of storing a digital signal are arranged, a non-display unit surrounding the display unit, and the non-display unit.
  • a first driver that supplies a digital signal to the plurality of first memories, and a plurality of touch detection electrodes arranged so as to face the first driver.
  • the display unit displays an image by setting the drive potential of each pixel to a potential corresponding to a digital signal stored in each first memory.
  • the first driver includes a plurality of second memories for storing a digital signal supplied to each of the first memories, and the potential corresponding to the digital signal stored in each of the second memories is the plurality of touches. At the time of touch detection by the detection electrode, all are set to the same potential.
  • the electronic device faces a plurality of first memories capable of storing digital signals, a plurality of first drivers for supplying digital signals to the plurality of first memories, and the first driver. It comprises a plurality of touch detection electrodes arranged in a row.
  • the first driver includes a second memory that stores a digital signal supplied to each of the first memories and outputs the digital signal to the first memory, and has a potential corresponding to the digital signal stored in each of the second memories. At the time of touch detection by the plurality of touch detection electrodes, the same potential is set.
  • the present embodiment it is possible to provide a display device and an electronic device capable of achieving both display quality when displaying an image and excellent operability by touch.
  • FIG. 1 is a plan view showing a configuration example of a display device according to an embodiment.
  • FIG. 2 is a cross-sectional view showing a configuration example of a display device according to the same embodiment.
  • FIG. 3 is a diagram showing an example of a circuit configuration of segment pixels according to the same embodiment.
  • FIG. 4 is a diagram showing a schematic configuration example of a horizontal driver according to the same embodiment.
  • FIG. 5 is a diagram showing an example of a circuit configuration of a line memory according to the embodiment.
  • FIG. 6 is a diagram showing a schematic configuration example of a vertical driver according to the same embodiment.
  • FIG. 7 is a timing chart showing an example of a driving method of the display device according to the embodiment.
  • FIG. 1 is a plan view showing a configuration example of a display device according to an embodiment.
  • FIG. 2 is a cross-sectional view showing a configuration example of a display device according to the same embodiment.
  • FIG. 3 is a diagram showing an example of a circuit
  • FIG. 8 is a timing chart showing an example of a method of driving a display device according to the same embodiment and a method of driving a horizontal driver in the display device.
  • FIG. 9 is a diagram for explaining the state of the switching element in the line memory in the case of the drive method shown in FIG. 7.
  • FIG. 10 is a timing chart showing another example of the driving method of the display device according to the same embodiment.
  • FIG. 11 is a diagram for explaining the state of the switching element in the line memory in the case of the drive method shown in FIG.
  • FIG. 12 is a cross-sectional view showing another configuration example of the display device according to the same embodiment.
  • FIG. 13 is a cross-sectional view showing still another configuration example of the display device according to the same embodiment.
  • FIG. 14 is a cross-sectional view showing still another configuration example of the display device according to the same embodiment.
  • a display device with a touch detection function will be described as an example of the display device.
  • touch detection methods such as an optical method, a resistance method, a capacitance method, and an electromagnetic induction method.
  • the capacitance method is a detection method that utilizes the fact that the capacitance changes due to the proximity or contact of an object (for example, a finger).
  • a display device with a touch detection function using a capacitance method will be mainly described.
  • an electric field is generated between a transmitting electrode (driving electrode) and a receiving electrode (detecting electrode) arranged apart from each other, and the change in the electric field due to the proximity or contact of an object is generated.
  • It includes a mutual capacitance method for detecting and a self-capacitance method for detecting a change in capacitance due to proximity or contact of an object using a single electrode.
  • a display device with a touch detection function using a self-capacity method will be mainly described.
  • FIG. 1 is a plan view showing a configuration example of the display device 1 of the present embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the first direction X and the second direction Y correspond to the directions parallel to the main surface of the substrate constituting the display device 1
  • the third direction Z corresponds to the thickness direction of the display device 1.
  • the direction toward the tip of the arrow indicating the third direction Z may be referred to as an upward direction
  • the direction opposite to the tip of the arrow may be referred to as a downward direction.
  • there is an observation position for observing the display device 1 on the tip side of the arrow indicating the third direction Z. Looking from this observation position toward the XY plane defined by the first direction X and the second direction Y is called a plan view.
  • the display device 1 includes a display unit DA for displaying an image and a frame-shaped non-display unit NDA surrounding the display unit DA.
  • Pixels PX are arranged on the display unit DA. Specifically, in the display unit DA, a large number of pixels PX are arranged in a matrix along the first direction X and the second direction Y.
  • the pixel PX includes a red (R), green (G), and blue (B) sub-pixel SP.
  • each sub-pixel SP has a plurality of segment pixels SG.
  • Each segment pixel SG has pixel electrode PEs having different areas, and by switching the display / non-display state of these plurality of segment pixels SG, a gradation is formed for each sub-pixel SP.
  • the area inside the inner circle of the two concentric circles shown in FIG. 1 corresponds to the display unit DA, and the area excluding the inner circle from the outer circle corresponds to the non-display unit NDA.
  • the display unit DA has a circular shape and the non-display unit NDA surrounding the display unit DA also has the same system shape is illustrated, but the display is not limited to this.
  • the part DA may not have a circular shape, and the non-display part NDA may have a shape of a system different from that of the display part DA.
  • the display unit DA or the non-display unit NDA may have a polygonal shape.
  • the non-display unit NDA may have a rectangular or circular shape having a system shape different from that of the display unit DA.
  • a plurality of detection electrodes (touch detection electrodes) Rx1 to Rx8 are arranged around the display unit DA in the non-display unit NDA.
  • eight detection electrodes Rx1 to Rx8 are exemplified, but the number of detection electrodes Rx arranged in the non-display unit NDA is not limited to this, and any number of detection electrodes Rx can be used. It may be arranged so as to surround the display unit DA.
  • Each of the detection electrodes Rx1 to Rx8 is electrically connected to the flexible wiring board 2 described later via a detection wiring (not shown) extending from each of the detection electrodes Rx1 to Rx8.
  • the detection wiring is wiring used by the detection electrodes Rx1 to Rx8 to output a detection signal.
  • the display device 1 further includes a flexible wiring board 2, two horizontal drivers 3, and a vertical driver 4 in the non-display unit NDA.
  • the horizontal driver 3 and the vertical driver 4 are electrically connected to the flexible wiring board 2 via connection wiring (not shown) extending from each of them.
  • the operation of the horizontal driver 3 and the vertical driver 4 is controlled by a control device (not shown) electrically connected via the flexible wiring board 2.
  • the horizontal driver 3 has an arc shape along the upper edge portion and the lower edge portion of the display unit DA.
  • the vertical driver 4 has an arc shape along the left edge portion of the display unit DA.
  • the horizontal driver 3 and the vertical driver 4 are arranged so as to overlap with the detection electrodes Rx1 to Rx8 in a plan view.
  • the horizontal driver 3 can be paraphrased as a signal line drive circuit, a source driver, a first driver, or the like.
  • the vertical driver 4 can be paraphrased as a scanning line drive circuit, a gate driver, a second driver, or the like.
  • the control device a configuration in which the IC chip is provided on the flexible wiring board 2 as an IC chip can be adopted, and a configuration in which the IC chip is provided on the first substrate SUB1 (described later) constituting the display device 1 can also be adopted. ..
  • the segment pixel SG includes a switching element SW, a pixel circuit PC, a pixel electrode PE, a common electrode CE, a liquid crystal layer LC, and the like.
  • the switching element SW is composed of, for example, a thin film transistor (TFT), and is electrically connected to the scanning line G and the signal line S.
  • the scanning line G is electrically connected to the switching element SW in each of the segment pixels SG arranged in the first direction X.
  • the signal line S is electrically connected to the switching element SW in each of the segment pixels SG arranged in the second direction Y.
  • the pixel electrode PE is electrically connected to the switching element SW via the pixel circuit PC.
  • Each of the pixel electrode PEs faces the common electrode CE, and the liquid crystal layer LC is driven by the electric field generated between the pixel electrode PE and the common electrode CE.
  • the scanning line G is electrically connected to the above-mentioned vertical driver 4, and the signal line S is electrically connected to the above-mentioned horizontal driver 3.
  • each sub-pixel SP has a plurality of segment pixels SG
  • each sub-pixel SP may have one segment pixel SG.
  • the sub-pixel SP corresponds to the segment pixel SG shown enlarged in FIG. 1, and the switching element SW, the pixel circuit PC, and the pixel electrode PE are formed for each sub-pixel SP.
  • FIG. 2 is a cross-sectional view showing a configuration example of the display device 1.
  • the display device 1 includes a first substrate SUB1, a second substrate SUB2, a liquid crystal layer LC, and a polarizing plate 30.
  • the first substrate SUB1 and the second substrate SUB2 are formed in a flat plate shape parallel to the XY plane.
  • the first substrate SUB1 and the second substrate SUB2 are superimposed in a plan view and are bonded by a seal (not shown).
  • the liquid crystal layer LC is held between the first substrate SUB1 and the second substrate SUB2 and is sealed by a seal.
  • FIG. 2 illustrates a case where the display device 1 is a reflection type display device in which the backlight unit is not arranged, but the display device 1 is not limited to this, and the display device 1 employs an organic EL as a pixel. It may be a display device or a transmissive display device in which a backlight unit is arranged. Alternatively, the display device 1 may be a display device that combines a reflective type and a transmissive type. Such a display device includes a configuration in which a transparent conductive film such as ITO and a metal film capable of reflecting light are combined to form a pixel electrode, or light from a backlight is transmitted through a gap between metal pixel electrodes.
  • a transparent conductive film such as ITO and a metal film capable of reflecting light
  • the backlight unit is arranged on the back surface of the first substrate SUB1, and a polarizing plate is provided between the backlight unit and the first substrate SUB1.
  • the backlight unit various types of backlight units can be used. For example, a unit using a light emitting diode (LED) as a light source, a unit using a cold cathode fluorescent lamp (CCFL), or the like can be used. be.
  • LED light emitting diode
  • CCFL cold cathode fluorescent lamp
  • a polarizing plate 30 is arranged on the second substrate SUB2.
  • a cover member made of, for example, a glass base material or a plastic substrate may be further arranged on the polarizing plate 30.
  • the first substrate SUB1 includes a transparent substrate 10, a switching element SW, a pixel circuit PC, a flattening film 11, a pixel electrode PE, and an alignment film AL1. I have.
  • the first substrate SUB1 includes a scanning line G, a signal line S, and the like shown in FIG. 1 in addition to the above-described configuration, but these are not shown in FIG. 2.
  • the transparent substrate 10 includes a main surface (lower surface) 10A and a main surface (upper surface) 10B on the opposite side of the main surface 10A.
  • the switching element SW and the pixel circuit PC are arranged on the main surface 10B side.
  • the flattening film 11 is composed of at least one insulating film and covers the switching element SW and the pixel circuit PC.
  • the pixel electrode PE is arranged on the flattening film 11 and is connected to the pixel circuit PC via a contact hole formed in the flattening film 11.
  • the switching element SW, the pixel circuit PC, and the pixel electrode PE are arranged for each segment pixel SG.
  • the alignment film AL1 covers the pixel electrode PE and is in contact with the liquid crystal layer LC.
  • the switching element SW and the pixel circuit PC are simplified and shown in FIG. 2, the switching element SW and the pixel circuit PC actually include a semiconductor layer and electrodes of each layer. Further, although not shown in FIG. 2, the switching element SW and the pixel circuit PC are electrically connected. Further, as described above, the scanning line G and the signal line S (not shown in FIG. 2) are arranged, for example, between the transparent substrate 10 and the flattening film 11.
  • the second substrate SUB2 includes a transparent substrate 20, a color filter CF, an overcoat layer OC, a common electrode CE, and an alignment film AL2, as shown in FIG.
  • the transparent substrate 20 includes a main surface (lower surface) 20A and a main surface (upper surface) 20B on the opposite side of the main surface 20A.
  • the main surface 20A of the transparent substrate 20 faces the main surface 10B of the transparent substrate 10.
  • the color filter CF is arranged on the main surface 20A side of the transparent substrate 20.
  • the color filter CF includes a red color filter, a green color filter, a blue color filter, and the like.
  • the overcoat layer OC covers the color filter CF.
  • the common electrode CE is arranged over the plurality of pixels PX and faces the plurality of pixel electrodes PE in the third direction Z.
  • the common electrode CE is arranged on the overcoat layer OC.
  • the alignment film AL2 covers the common electrode CE and is in contact with the liquid crystal layer LC.
  • each segment pixel SG has been described.
  • a light-shielding film may be provided to partition the light-shielding film, and the light-shielding film may overlap with a part of the color filter CF.
  • the liquid crystal layer LC is arranged between the main surface 10A and the main surface 20A.
  • the transparent substrates 10 and 20 are insulating substrates such as a glass substrate and a plastic substrate.
  • the flattening film 11 is formed of a transparent insulating material such as silicon oxide, silicon nitride, silicon oxynitride or acrylic resin. In one example, the flattening film 11 includes an inorganic insulating film and an organic insulating film.
  • the pixel electrode PE is formed as a reflective electrode and has, for example, a three-layer laminated structure of indium zinc oxide (IZO), silver (Ag), and indium zinc oxide (IZO).
  • the common electrode CE is a transparent electrode formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the alignment films AL1 and AL2 are horizontal alignment films having an orientation regulating force substantially parallel to the XY plane. The orientation regulating force may be imparted by a rubbing treatment or may be imparted by a photoalignment treatment.
  • the first substrate SUB 1 includes a transparent substrate 10, a horizontal driver 3, a vertical driver 4, a flattening film 11, and an alignment film AL1.
  • a horizontal driver 3 a horizontal driver 3
  • a vertical driver 4 a flattening film 11
  • an alignment film AL1 a horizontal driver 3
  • a vertical driver 4 a flattening film 11
  • an alignment film AL1 a vertical driver 4
  • detailed description of the configuration already described on the display unit DA side will be omitted.
  • a horizontal driver 3 and a vertical driver 4 are arranged on the transparent substrate 10. Note that wiring or the like connected to the detection electrode Rx may be further arranged on the transparent substrate 10 on the non-display portion NDA side.
  • the second substrate SUB2 includes a transparent substrate 20, a light-shielding film BM, an overcoat layer OC, a detection electrode Rx, and an alignment film AL2, as shown in FIG.
  • a transparent substrate 20 On the non-display unit NDA side, the second substrate SUB2 includes a transparent substrate 20, a light-shielding film BM, an overcoat layer OC, a detection electrode Rx, and an alignment film AL2, as shown in FIG.
  • a light-shielding film BM is arranged on the main surface 20A side of the transparent substrate 20.
  • the light-shielding film BM is arranged over almost the entire surface of the non-display portion NDA.
  • the overcoat layer OC covers the light-shielding film BM together with the color filter CF in the display area.
  • the detection electrode Rx is arranged on the overcoat layer OC. In the configuration shown in FIG. 2, the detection electrode Rx is arranged in the same layer as the common electrode CE on the display unit DA side, and is formed of, for example, the same transparent conductive material as the common electrode CE.
  • the alignment film AL2 covers the detection electrode RX together with the common electrode CE in the display region, and is in contact with the liquid crystal layer LC.
  • the detection electrode Rx is arranged so as to face at least one of the horizontal driver 3 and the vertical driver 4. In FIG. 2, the detection electrode Rx faces both the horizontal driver 3 and the vertical driver 4. Further, a liquid crystal layer LC is arranged between the horizontal driver 3 (and the vertical driver 4) and the detection electrode Rx.
  • FIG. 2 illustrates a configuration in which the liquid crystal mode classified into two according to the application direction of the electric field for changing the orientation of the liquid crystal molecules contained in the liquid crystal layer LC is the so-called vertical electric field mode.
  • the above-mentioned vertical electric field mode includes, for example, a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, and the like.
  • the above-mentioned lateral electric field mode includes, for example, an IPS (In-Plane Switching) mode, an FFS (Fringe Field Switching) mode which is one of the IPS modes, and the like.
  • the transverse electric field mode is adopted, the common electrode provided in the display region is provided on the first substrate and faces the pixel electrode via a thin insulating layer.
  • FIG. 3 is a diagram showing an example of the circuit configuration of the segment pixel SG.
  • each segment pixel SG includes a first circuit C1, a pixel memory MA, and a second circuit C2.
  • the pixel circuit PC described above is composed of the first circuit C1 and the pixel memory MA.
  • the first circuit C1 includes switching elements Q1 and Q2.
  • the switching elements Q1 and Q2 are n-type transistors.
  • the switching element Q1 has an input end connected to the first drive line DL1, an output end connected to the selection signal line SS, and a control end connected to the pixel memory MA.
  • the switching element Q2 has an input end connected to the second drive line DL2, an output end connected to the selection signal line SS, and a control end connected to the pixel memory MA.
  • the first drive signal xFRP which is an image display signal
  • the second drive signal FRP which is a non-display signal of the image, is supplied to the second drive line DL2. Either one of the first drive signal xFRP and the second drive signal FRP is supplied to the selection signal line SS.
  • the pixel memory MA includes switching elements Q3 to Q6.
  • the switching elements Q3 and Q4 are n-type transistors, and the switching elements Q5 and Q6 are p-type transistors.
  • the first power supply wiring PL1 is connected to the input ends of the switching elements Q5 and Q6.
  • a high potential level power supply voltage VDD1 is supplied to the first power supply wiring PL1.
  • the second power supply wiring PL2 is connected to the input ends of the switching elements Q3 and Q4.
  • a low potential level power supply voltage VSS is supplied to the second power supply wiring PL2.
  • the potential of the power supply voltage VSS is lower than the potential of the power supply voltage VDD.
  • the output ends of the switching elements Q3 and Q5 form a first inverter connected to the control end of the switching element Q2, and the output ends of the switching elements Q4 and Q6 form a second inverter connected to the control end of the switching element Q1. do.
  • These inverters are connected in parallel in the opposite direction.
  • a memory having a so-called S-RAM structure is formed by these pair of inverters, and the input pixel signal Sig is latched.
  • One of the switching elements Q1 and Q2 is selectively turned on and the other is turned off according to the pixel signal Sig latched by the pixel memory MA.
  • the second circuit C2 (switching element SW) is a circuit that stores a binary pixel signal (digital signal) Sig supplied from the horizontal driver 3 to the signal line S in the pixel memory MA, and is a switching element of an n-type transistor. It is equipped with Q7.
  • the switching element Q7 has an input end connected to the signal line S, an output end connected to the pixel memory MA, and a control end connected to the scanning line G. When the scanning signal Gate is supplied to the scanning line G, the switching element Q7 is turned on, and the pixel signal Sigma supplied to the signal line S is supplied to the pixel memory MA.
  • the switching elements Q1 to Q7 are, for example, all thin film transistors and are formed on the first substrate SUB1.
  • the first drive line DL1, the second drive line DL2, the first power supply wiring PL1, the second power supply wiring PL2, and the scanning line G are also formed on the first substrate SUB1, and the plurality of segment pixels SG arranged in the first direction X are formed. It is connected to the pixel circuit PC.
  • the signal line S is also formed on the first substrate SUB1 and is connected to a pixel circuit PC of a plurality of segment pixels SG arranged in the second direction Y.
  • At least one of the first drive line DL1, the second drive line DL2, the first power supply wiring PL1, and the second power supply wiring PL2 may be formed along the signal line S, and in that case, the wiring is the first. It is connected to a pixel circuit PC of segment pixels SG arranged in two directions.
  • the display device 1 including the sub-pixel SP composed of a plurality of segment pixels SG individually controls the display / non-display of each segment pixel SG in the digital mode, whereby the gradation of the sub-pixel SP is controlled. ..
  • the digital mode is a method of controlling on / off (or bright / dark display, or lighting / non-lighting) of the segment pixel SG based on the pixel signal Sig stored in the pixel memory MA.
  • the pixel memory MA when the pixel memory MA is set to the High level (high potential level, hereinafter referred to as “H level”), the segment pixel SG is turned on (displayed in white), and the pixels are displayed.
  • H level high potential level
  • the white display indicates a state in which the segment pixel SG is turned on, and when the segment pixel SG has the color filter CF, the color corresponding to the color filter CF is displayed. become.
  • a mode in which the segment pixel SG is displayed in white when it is on and is in a black state when it is off is called a normal black mode
  • a mode in which the segment pixel SG is displayed in black when it is on and is displayed in white when it is off is called a normal black mode. Called normal white mode.
  • the display period in which one corresponding to the signal Sig (H level or L level) is selectively supplied to the pixel electrode PE is repeated. It may not be necessary to change the display for a long period of time depending on the display state and the mode of the user. In this case, each segment pixel SG executes display based on the pixel signal Sig stored in the pixel memory MA, and the display state is maintained for a long period of time. Therefore, during such a period, it is not necessary to provide a recording period (refresh of each pixel) as described above, and power consumption is saved by that amount.
  • the common electrode CE is supplied with an alternating current having a predetermined cycle.
  • a current (xFRP) having a phase opposite to that of the alternating current is supplied to the first drive line DL1.
  • xFRP alternating current having a phase opposite to that of the alternating current
  • the same current (FRP) as the AC current having the above-mentioned predetermined period is supplied to the second drive line DL2.
  • the switching element Q1 is turned on and the switching element Q2 is turned off. Therefore, the first drive signal xFRP of the first drive line DL1 is supplied to the pixel electrode PE via the selection signal line SS, and the segment pixel SG is turned on.
  • the switching element Q1 is turned off and the switching element Q2 is turned on. Therefore, the second drive signal FRP of the second drive line DL2 is supplied to the pixel electrode PE via the selection signal line SS, and the segment pixel SG is turned off.
  • the on / off of the segment pixel SG is controlled by setting the drive potential of the segment pixel SG to the potential corresponding to the pixel signal Sigma stored in the pixel memory MA.
  • a group of segment pixels SG arranged in the first direction X in the display unit DA will be referred to as horizontal lines. Further, the period required for writing the pixel signal Sig to one horizontal line will be described as a horizontal period.
  • FIG. 4 is a diagram showing a schematic configuration of the horizontal driver 3.
  • the horizontal driver 3 includes a plurality of first shift registers SRA1 to SRA4 and a plurality of line memories MB1 to MB4 corresponding to each of the first shift registers SRA1 to SRA4.
  • the first shift register SRA and the line memory MB are connected by two connection wirings CL1 and CL2 (pixel signal supply lines), respectively.
  • CL1 and CL2 pixel signal supply lines
  • a signal line S extending toward each of the two pixel strings corresponding to red, the two pixel strings corresponding to green, and the two pixel strings corresponding to blue is connected to each line memory MB.
  • the output sp of the first shift register SRA is supplied to the connection wiring CL1.
  • the output xsp of the first shift register SRA is supplied to the connection wiring CL2.
  • the first shift register SRA and the line memory MB operate using the power supply voltages VDD1 and VSS as the drive power supply.
  • the first shift register SRA takes in the output pulse so of the first shift register SRA in the previous stage and latches the output pulse so.
  • the first shift register SRA2 takes in the output pulse so1 of the first shift register SRA1 located in the previous stage and latches it.
  • the output pulse so1 of the first shift register SRA1 in the previous stage is H level
  • the output sp2 of the first shift register SRA2 becomes H level
  • the output xsp2 of the first shift register SRA2 becomes L level.
  • the output pulse so1 of the first shift register SRA1 in the previous stage is L level
  • the output sp2 of the first shift register SRA2 is L level
  • the output xsp2 of the first shift register SRA2 is H level.
  • the output sp2 of the first shift register SRA2 is output as an output pulse so2 to the first shift register SRA3 of the next stage. Further, the outputs sp2 and xsp2 of the first shift register SRA2 are supplied to the line memory MB2 as sampling pulses. Although the focus here is on the first shift register SRA2, the other first shift registers SRA also operate in the same manner.
  • Data buses DBL1 to DBL6 extend between the first shift register SRA and the line memory MB.
  • the data buses DBL1 to DBL6 are connected to each line memory MB, and the image data Data of each pixel row serially supplied is sequentially supplied to each line memory MB.
  • the data buses DBL1 and DBL4 supply the image data Data1 and Data4 of the red pixel row to the line memory MB.
  • the data buses DBL2 and DBL5 supply the image data Data2 and Data5 of the green pixel row to the line memory MB.
  • the data buses DBL3 and DBL6 supply the image data Data3 and Data6 of the blue pixel row to the line memory MB. It should be noted that each image data includes binary digital data.
  • the data bus DBL1 to The image data Data1 to Data6 supplied to the DBL6 are supplied to the line memory MB.
  • the shift registers SRA1 to SRA4 drive the line memory MBs in order, and the pixel signal Sig based on the image data Data is latched in each line memory MB.
  • the pixel signal Sig output to each pixel row (horizontal line) arranged in the first direction X is latched in the line memory MB.
  • FIG. 5 is a diagram showing an example of the circuit configuration of the line memory MB. More specifically, six signal lines extend from the line memory shown in FIG. 4 toward the display area, and receive input signals from each of the data buses DBL1 to DBL6. Therefore, the line memory shown in FIG. 5 is provided between each of these signal lines and the data bus DBL.
  • the line memory MB includes a third circuit C3, a fourth circuit C4, a reset circuit Cr, and a fifth circuit C5.
  • the third circuit C3 includes switching elements Q8 to Q11.
  • the switching elements Q8 and Q11 are n-type transistors, and the switching elements Q9 and Q10 are p-type transistors.
  • the switching element Q8 has an input end connected to the data bus DBL, an output end connected to the fourth circuit C4, and a control end connected to the connection wiring CL1 of the first shift register SRA.
  • the switching element Q9 has an input end connected to the data bus DBL, an output end connected to the fourth circuit C4, and a control end connected to the connection wiring CL2 of the first shift register SRA.
  • the switching element Q10 has an input end connected to the output end of the switching element Q8, an output end connected to the fifth circuit C5, and a control end connected to the connection wiring CL1 of the first shift register SRA. ..
  • the switching element Q11 has an input end connected to the output end of the switching element Q9, an output end connected to the fifth circuit C5, and a control end connected to the connection wiring CL2 of the first shift register SRA.
  • the image data Data is supplied to the data bus DBL, the output sp of the first shift register SRA is supplied to the connection wiring CL1, and the output xsp of the first shift register SRA is supplied to the connection wiring CL2.
  • the switching elements Q8 and Q9 are turned on when the output sp of the first shift register SRA is H level and the output xsp of the first shift register SRA is L level. According to this, the image data Data supplied via the data bus DBL is input to the line memory MB.
  • the fourth circuit C4 includes switching elements Q12 to Q15.
  • the switching elements Q12 and Q14 are n-type transistors, and the switching elements Q13 and Q15 are p-type transistors.
  • the switching element Q12 is connected to an input end connected to the second power supply wiring PL2, an output end connected to the control ends of the switching elements Q14 and Q15, and an output end of the switching elements Q8 and Q9 of the third circuit C3. It has a control end and.
  • the switching element Q13 is connected to an input end connected to the first power supply wiring PL1, an output end connected to the control ends of the switching elements Q14 and Q15, and an output end of the switching elements Q8 and Q9 of the third circuit C3. It has a control end and.
  • the switching element Q14 has an input end connected to the second power supply wiring PL2, an output end connected to the fifth circuit C5, and a control end connected to the output ends of the switching elements Q12 and Q13.
  • the switching element Q15 has an input end connected to the first power supply wiring PL1, an output end connected to the fifth circuit C5, and a control end connected to the output ends of the switching elements Q12 and Q13.
  • the fifth circuit C5 includes switching elements Q18 to Q21.
  • the switching elements Q18 and Q20 are n-type transistors, and the switching elements Q19 and Q21 are p-type transistors.
  • the switching element Q18 is connected to an input end connected to the second power supply wiring PL2, an output end connected to the control ends of the switching elements Q20 and Q21, and an output end of the switching elements Q10 and Q11 of the third circuit C3. It has a control end and.
  • the switching element Q19 is connected to an input end connected to the first power supply wiring PL1, an output end connected to the control ends of the switching elements Q20 and Q21, and an output end of the switching elements Q10 and Q11 of the third circuit C3. It has a control end and.
  • the switching element Q20 has an input end connected to the second power supply wiring PL2, an output end connected to the signal line S, and a control end connected to the output ends of the switching elements Q18 and Q19.
  • the switching element Q21 has an input end connected to the first power supply wiring PL1, an output end connected to the signal line S, and a control end connected to the output ends of the switching elements Q18 and Q19.
  • the line memory MB provided with the fourth circuit C4 and the fifth circuit C5 having the above configuration latches the pixel signal Sigma based on the H level or L level image data Data input to the third circuit C3, and the pixels thereof.
  • the signal Sig is output to the signal line S.
  • the reset circuit Cr includes switching elements Q16 and Q17.
  • the switching element Q16 is an n-type transistor, and the switching element Q17 is a p-type transistor.
  • the switching element Q16 has an input end connected to the second power supply wiring PL2, an output end connected to the fifth circuit C5, and a control end connected to the reset wiring RL.
  • the switching element Q17 has an input end connected to the first power supply wiring PL1, an output end connected to the fifth circuit C3, and a control end connected to the reset wiring RL.
  • an H level or L level reset signal Reset is supplied to the reset wiring RL.
  • the switching element Q16 is turned on when the H level reset signal Reset is supplied.
  • the line memory MB is reset to the L level (in other words, the third circuit C3, the fourth circuit C4 and the fifth circuit C5 are set to the L level).
  • FIG. 6 is a diagram showing a schematic configuration of the vertical driver 4.
  • the vertical driver 4 includes a plurality of second shift registers SRB1 and SRB2, and two buffer circuits BF1 and BF2 connected to each of the second shift registers SRB1 and SRB2.
  • the second shift register SRB and the buffer circuits BF1 and BF2 are connected by two connection wirings CL3 and CL4, respectively.
  • the output sp of the second shift register SRB is supplied to the connection wiring CL3.
  • the output xsp of the second shift register SRB is supplied to the connection wiring CL4.
  • the second shift register SRB and the buffer circuits BF1 and BF2 operate with a high potential level power supply voltage VDD2 and a low potential level power supply voltage VSS as drive power supplies.
  • VDD2 high potential level power supply voltage
  • VSS low potential level power supply voltage
  • the second shift register SRB2 takes in the output pulse so1 of the second shift register SRB1 located in the previous stage and latches it.
  • the output pulse so1 of the second shift register SRB1 in the previous stage is H level
  • the output sp2 of the second shift register SRB2 becomes H level
  • the output sp2 of H level becomes the buffer circuit BF1 and the buffer circuit BF1 via the connection wiring CL3. It is supplied to BF2.
  • the output xsp2 of the second shift register SRB2 becomes the L level
  • the output xsp2 of the L level is supplied to the buffer circuits BF1 and BF2 via the connection wiring CL4.
  • the output pulse so1 of the second shift register SRB1 in the previous stage is L level
  • the output sp2 of the second shift register SRB2 becomes L level
  • the output sp2 of L level becomes the buffer circuit BF1 and the buffer circuit BF1 via the connection wiring CL3. It is supplied to BF2.
  • the output xsp2 of the second shift register SRB2 becomes the H level
  • the H level output xsp2 is supplied to the buffer circuits BF1 and BF2 via the connection wiring CL4.
  • the output sp2 of the second shift register SRB2 is output as an output pulse so2 to the second shift register SRB of the next stage. Further, as described above, the outputs sp2 and xsp2 of the second shift register SRB are supplied to the buffer circuits BF1 and BF2 as sampling pulses. Although the focus here is on the second shift register SRB2, the other second shift registers SRB also operate in the same manner.
  • the enable signal ENB1 is supplied to the buffer circuit BF1.
  • the enable signal ENB2 is supplied to the buffer circuit BF2.
  • the buffer circuit BF1 is, for example, a scan connected to the buffer circuit BF1 in response to the output sp of the second shift register SRB being the H level, the output xsp being the L level, and the enable signal ENB1 being supplied.
  • the H level scanning signal Gate is supplied to the line G.
  • the buffer circuit BF2 is, for example, a scan connected to the buffer circuit BF2 in response to the output sp of the second shift register SRB being the H level, the output xsp being the L level, and the enable signal ENB2 being supplied.
  • the H level scanning signal Gate is supplied to the line G.
  • the switching element Q7 is turned on. According to this, in these segment pixels SG, the pixel signal Sigma supplied to the signal line S can be written to the pixel memory MA.
  • the detection electrode Rx for detecting the user's touch is arranged in the non-display unit NDA.
  • a liquid crystal layer LC exists between the detection electrode Rx arranged in the non-display unit NDA and the peripheral circuit, and the orientation state of the liquid crystal molecules contained in the liquid crystal layer LC is the potential of the peripheral circuit. May change locally due to.
  • the electrodes face each other, a certain parasitic capacitance is generated between the detection electrode and the horizontal driver, but if the orientation state of the liquid crystal molecule, which is a dielectric, changes locally, Only that portion has a different parasitic capacitance from the other portions, and the detection electrode Rx detects the capacitance change, which may cause erroneous touch detection.
  • one frame is divided into a display period for displaying an image and a touch period for detecting a touch, and all the line memory MBs in the horizontal driver 3 are divided for each touch period. Is reset to the L level to keep the potential held by each line memory MB constant.
  • the potential held by each line memory MB is made constant by setting the potential of the power supply voltage VDD, the power supply voltage VSS, or another fixed potential such as GND, and the liquid crystal contained in the liquid crystal layer LC. It suppresses the local change in the orientation state of the molecule and suppresses the detection electrode Rx from detecting the local volume change.
  • the driving method of the display device 1 according to the present embodiment will be described.
  • FIG. 7 is a timing chart showing an example of the driving method of the display device 1.
  • one frame is composed of a first touch period TT1, a first display period DT1, a second touch period TT2, and a second display period DT2, and these periods are TT1, DT1, TT2, and DT2. It is assumed that the transitions will occur in order.
  • one frame is composed of the first touch period TT1, the first display period DT1, the second touch period TT2, and the second display period DT2.
  • One frame may be composed of an arbitrary number of touch period TTs and an arbitrary number of display period DTs.
  • the operation of the display device 1 (horizontal driver 3 and vertical driver 4) in the first display period DT1 will be described. Since the operation of the display device 1 in the second display period DT2 is the same as that in the first display period DT1, detailed description thereof will be omitted here.
  • the horizontal driver 3 When the first display period DT1 is started, the horizontal driver 3 is latched in the line memory MB in response to the input of the horizontal start pulse HST and the horizontal clock pulse HCK supplied from the control device, as shown in FIG. While supplying the pixel signal Sig based on the image data Data to the signal line S, a normal operation (normal operation) of latching the pixel signal Sig based on the image data Data of the next horizontal line to the line memory MB is executed.
  • FIG. 8 shows in more detail the driving of the horizontal driver 3 and the vertical driver 4 in one horizontal period in the display period shown as “Normal Operation” in FIG. 7.
  • the output sp1 of the first shift register SRA1 becomes. It becomes H level, and output xsp1 becomes L level. According to this, the image data DataA is latched in the line memory MB1 corresponding to the first shift register SRA1.
  • the H-level output sp1 of the first shift register SRA1 is output to the first shift register SRA2 of the next stage as an output pulse so1.
  • the output sp2 of the first shift register SRA2 becomes the H level and the output xsp2 becomes the L level. ..
  • the image data DataB is latched in the line memory MB2 corresponding to the first shift register SRA2. After that, the same operation is repeatedly executed until the final shift register SRA, and then a blanking period is provided.
  • the H-level scanning signal Gate is supplied to the scanning line G corresponding to the one horizontal line, so that the pixel signal Sigma based on the latched image data Data is written in the pixel memory MA of the segment pixel SG. Then, in the next one horizontal period, the same operation for the next horizontal line is executed.
  • the vertical driver 4 has an H level on the scanning lines G1 to Gn according to the inputs of the vertical start pulse VST, the vertical clock pulse VCK, and the enable signals ENB1 and ENB2 supplied from the control device.
  • the operation of supplying the scanning signals Gate1 to Gaten of the above in order is executed.
  • the display device 1 writes the pixel signal Sig supplied to the signal line S to the pixel memory MA in the segment pixel SG, and controls the on / off of the segment pixel SG. Therefore, it is possible to display a desired image on the display unit DA.
  • the control device that controls the operation of the horizontal driver 3 is a horizontal start pulse HST and a horizontal clock for causing the horizontal driver 3 to perform the above-mentioned normal operation, as shown in FIG.
  • the operation of stopping the supply of the pulse HCK and fixing the image data Data supplied to the line memory MB to the L level is executed. Further, as shown in FIG. 7, the control device executes an operation of supplying an H level reset signal Reset to the line memory MB of the horizontal driver 3. According to this, all the line memory MBs in the horizontal driver 3 are reset to the L level and become the same potential. Further, the pixel signal Sig supplied from the line memory MB to the signal line S is fixed at the L level.
  • FIG. 9 is a diagram for explaining the state of each switching element in the line memory MB.
  • the H level reset signal Reset is supplied to the line memory MB via the reset wiring RL, so that the switching element Q16 in the reset circuit Cr is turned on.
  • the switching element Q17 is turned off. According to this, the L level power supply voltage VSS is supplied to the switching element Q16, and the output end of the switching element Q16 becomes the L level.
  • the switching element Q19 in the fifth circuit C5 is turned on. According to this, the H level power supply voltage VDD1 is supplied to the switching element Q19, and the output end of the switching element Q19 becomes the H level. After that, when the power supply voltage VDD1 is output from the switching element Q19, the switching element Q20 is turned on. According to this, the L level power supply voltage VSS is supplied to the switching element Q20, and the output end of the switching element Q20 becomes the L level.
  • the fifth circuit C5 is in a state of latching the potential of the power supply voltage VSS, and the signal line S is at the L level, that is, the potential of the power supply voltage VSS.
  • the pixel signal Sig having the above will be supplied.
  • the output sp of the first shift register SRA is at the L level, and the output xsp of the first shift register SRA is at the H level, so that the switching element is used.
  • Q10 and Q11 are turned on. According to this, the L level power supply voltage VSS is supplied to the switching elements Q10 and Q11 from the output end of the switching element Q16.
  • the switching element Q13 in the fourth circuit C4 is turned on. According to this, the L level power supply voltage VSS is supplied to the switching element Q13, and the output end of the switching element Q13 becomes the H level.
  • the switching element Q14 When the power supply voltage VDD1 is output from the switching element Q13, the switching element Q14 is turned on. By operating the switching element as described above, during the first touch period TT1, the third circuit C3 and the fourth circuit C4 are in a state of latching the potential of the power supply voltage VSS.
  • the control device that controls the operation of the vertical driver 4 stops the supply of the vertical start pulse VST, the vertical clock pulse VCK, and the enable signals ENB1 and ENB2 to the vertical driver 4.
  • the vertical driver 4 can fix the scanning signals Gate1 to Gaten supplied to the scanning lines G1 to Gn to the L level.
  • the scanning signals Gate1 to Gaten are fixed to the L level, the switching element Q7 in the pixel memory MA is turned off, so that the pixel signal Sig stored in the pixel memory MA is supplied to the signal line S at the L level. It is possible to prevent the pixel signal Sig from being rewritten.
  • a predetermined time has elapsed since the H level reset signal Reset was supplied (in other words, all the line memory MBs were reset to the L level). Later), a drive pulse for driving the detection electrode Rx is output.
  • the drive pulse is output after a predetermined time has elapsed (for example, after 15 ms has elapsed) after resetting all the line memory MBs to the L level, so that the capacitance change (or horizontal) due to the liquid crystal response after the reset is performed. It is also possible to take into consideration the change in capacity caused by the liquid crystal response after the operation of the driver 3 is stopped), and it is possible to further reduce the false detection of touch.
  • the horizontal driver 3 can reset all the line memory MBs to the L level for each touch period TT. Further, since the shift register SRA is at L level during the touch period TT (in other words, the output sp is at L level and the output xsp is at H level), both the line memory MB and the shift register SRA are at L level. It becomes the same potential. Further, during the touch period TT, the image data Data is not input to the data bus DBL. According to this, the data bus DBL located between the shift register SRA, the line memory MB, the shift register SRA, and the line memory MB can be set to the same potential at the L level.
  • the line memory MB has a reset circuit Cr, and the line memory MB is reset to the L level by supplying the H level reset signal Reset to the reset circuit Cr.
  • the present invention is not limited to this, and it is possible to reset the line memory MB to the L level even if the line memory MB does not have the reset circuit Cr.
  • this method will be described.
  • FIG. 10 is a timing chart showing a driving method of the display device 1 different from that of FIG. 7.
  • one frame is composed of the first touch period TT1, the first display period DT1, the second touch period TT2, and the second display period DT2. , TT1, DT1, TT2, DT2 in that order.
  • the display period DT Since the operation of the display device 1 in the first display period DT1 and the second display period DT2 (that is, the display period DT) is the same as in the case of FIG. 7, the detailed description thereof is omitted here, and the first is described below.
  • the operation of the display device 1 in the one-touch period TT1 will be described. Since the operation of the display device 1 in the second touch period TT2 is the same as that in the first touch period TT1, detailed description thereof will be omitted here.
  • the control device that controls the operation of the horizontal driver 3 fixes the image data Data supplied to the line memory MB to the L level, and then executes the above-mentioned normal operation. 1.
  • the horizontal start pulse HST and the horizontal clock pulse HCK for one horizontal period are supplied to the horizontal driver 3. According to this, since the image data Data supplied to the line memory MB is fixed at the L level, all the line memory MBs in the horizontal driver 3 are reset to the L level at the end of one horizontal period. It becomes the same potential. Further, the pixel signal Sig supplied from the line memory MB to the signal line S is fixed at the L level.
  • FIG. 11 is a diagram for explaining the state of each switching element in the line memory MB.
  • the H level power supply voltage VDD1 is supplied to the switching element Q13, and the output end of the switching element Q13 becomes the H level.
  • the switching element Q14 is turned on.
  • the L level power supply voltage VSS is supplied to the switching element Q14, and the output end of the switching element Q14 becomes the L level.
  • the switching element Q19 is turned on. According to this, the H level power supply voltage VDD1 is supplied to the switching element Q19, and the output end of the switching element Q19 becomes the H level.
  • the switching element Q20 is turned on. According to this, the L level power supply voltage VSS is supplied to the switching element Q20, and the output end of the switching element Q20 becomes the L level.
  • the fifth circuit C5 is in a state of latching the potential of the power supply voltage VSS, and the L-level pixel signal Sig is supplied to the signal line S. Will be.
  • the output sp of each first shift register SRA becomes the L level, and the output xsp becomes the H level.
  • the switching elements Q10 and Q11 in the third circuit C3 are turned on. Since the switching elements Q13 and Q14 in the fourth circuit C4 that were turned on during the above-mentioned one horizontal period remain on, the third circuit C3 and the fourth circuit C4 pass through the switching elements Q10, Q11, Q13, and Q14. Is supplied with an L-level power supply voltage VSS. According to this, at the time of the first touch period TT1, the third circuit and the fourth circuit C4 are in a state of latching the potential of the power supply voltage VSS.
  • the horizontal driver 3 can reset all the line memory MBs to the L level for each touch period TT to make them the same potential. .. Further, all the line memory MBs of the horizontal driver 3 latch the same potential, and the same portion of the adjacent line memory MBs is not set to different potential states. Therefore, during the touch period TT, it is suppressed as much as possible that only the orientation state of the liquid crystal molecules located on a certain line memory MB shows different behavior from the others, and by extension, the deterioration of the touch detection accuracy is suppressed. Is possible.
  • the potential held by each line memory MB is made constant by resetting the line memory MB to the L level for each touch period TT, but the present invention is not limited to this, and the touch period TT is not limited to this.
  • the potential held by each line memory MB may be made constant. Even in this case, since the potential held by each line memory MB remains constant, it is possible to obtain the same effect as in the case of resetting each line memory MB to the L level.
  • the detection electrode Rx is arranged on the main surface 20A side of the transparent substrate 20 (in other words, it is arranged in the same layer as the common electrode CE).
  • the detection electrode Rx may be arranged on the main surface 20B side of the transparent substrate 20. Since there is no change in the configuration shown in FIG. 12 other than the position of the detection electrode Rx, the liquid crystal molecule located on a certain line memory MB is driven by the display device 1 by the various driving methods described above. It is possible to suppress the fact that only the orientation state of the is different from the others, and it is possible to suppress the deterioration of the touch detection accuracy.
  • the detection electrode Rx is arranged only in the non-display portion NDA as shown in FIG. 2, but as shown in FIG. 13, the detection electrode Rx is arranged in the non-display portion NDA.
  • one detection electrode Rx may be further arranged on the display unit DA.
  • One detection electrode Rx of the display unit DA is arranged, for example, on the main surface 20B side of the transparent substrate 20. Since there is only one detection electrode Rx arranged on the display unit DA, the detection electrode Rx cannot determine which position of the display unit DA is touched, but whether or not the display unit DA is touched.
  • the display device 1 it is possible to implement a function of causing the display device 1 to execute a specific operation when the display unit DA is touched.
  • the deterioration of the touch detection accuracy of the plurality of detection electrodes Rx arranged in the non-display unit NDA can be suppressed by the above-mentioned various driving methods. That is, according to the configuration shown in FIG. 13, one detection electrode Rx arranged in the display unit DA is used while suppressing a decrease in the touch detection accuracy of the plurality of detection electrodes Rx arranged in the non-display unit NDA. It is possible to realize the implementation of the above-mentioned functions.
  • the display device 1 with a touch detection function using the self-capacity method has been described, but the present invention is not limited to this, and one is arranged in the display unit DA, for example, as shown in FIG.
  • the electrodes as the drive electrodes Tx and the plurality of electrodes arranged in the non-display unit NDA as the detection electrodes Rx it is possible to realize the display device 1 with the touch detection function of the mutual capacitance method.
  • driving the display device 1 by the various driving methods described above it is suppressed as much as possible that only the alignment state of the liquid crystal molecules located on a certain line memory MB shows different behavior from the others. As a result, it is possible to suppress a decrease in touch detection accuracy.
  • the display device 1 has a display unit DA in which a plurality of pixels PX (sub-pixel SPs) having a pixel memory MA capable of storing a pixel signal Sigma are arranged, and a non-display unit NDA that surrounds the display unit DA.
  • a horizontal driver 3 arranged in the non-display unit NDA and supplying a pixel signal sig to a plurality of pixel memory MAs, and a plurality of detection electrodes Rx arranged facing the horizontal driver 3 are provided.
  • the display unit DA displays an image by setting the drive potential of each pixel PX to a potential corresponding to the pixel signal Sig stored in each pixel memory MA.
  • the horizontal driver 3 includes a plurality of line memory MBs for storing the pixel signal Sig (image data Data) supplied to each pixel memory MA, and the potential corresponding to the pixel signal Sig stored in each line memory MB is set. At the time of touch detection by a plurality of detection electrodes Rx, all are set to the same potential.
  • all the line memory MBs in the horizontal driver 3 are set to the same potential and are located between the shift register SRA, the line memory MB, the shift register SRA and the line memory MB. It is possible to make the data bus DBL to be the same potential.
  • all the line memory MBs of the horizontal driver 3 latch the same potential, and the same portion is not set to different potential states between the adjacent line memory MBs. Therefore, at the time of touch detection, it is suppressed as much as possible that only the orientation state of the liquid crystal molecules located on a certain line memory MB shows different behavior from the others, and by extension, the deterioration of the touch detection accuracy can be suppressed. It is possible.
  • a display device and an electronic device that can realize both display quality when displaying an image and excellent operability by touch.

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Abstract

画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現することが可能な表示装置および電子機器を提供すること。　実施形態によれば、表示装置は、デジタル信号を記憶可能な第１メモリを備える複数の画素が配置された表示部と、表示部を囲む非表示部と、非表示部に配置され、複数の第１メモリにデジタル信号を供給する第１ドライバと、第１ドライバと対向して配置される複数のタッチ検出電極と、備える。表示部は、各画素の駆動電位が、各第１メモリに記憶されたデジタル信号に対応する電位に設定されることで画像を表示する。第１ドライバは、各第１メモリに供給するデジタル信号を記憶するための複数の第２メモリを備え、各第２メモリに記憶されるデジタル信号に対応する電位は、複数のタッチ検出電極によるタッチ検出時には全て同電位に設定される。

Description

表示装置および電子機器
　本発明の実施形態は、表示装置および電子機器に関する。
　近年、タッチ検出機能付きのウェアラブルデバイス（例えば腕時計型のウェアラブルデバイス、眼鏡型のウェアラブルデバイス等）が徐々に普及してきている。このようなウェアラブルデバイスでは、画像を表示する際の表示品位と、タッチによる優れた操作性との両立が求められており、種々様々な開発が進められている。
特開２０１９－６１５６３号公報
　そこで、本開示は、画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現することが可能な表示装置および電子機器を提供することを目的の一つとする。
　一実施形態によれば、表示装置は、デジタル信号を記憶可能な第１メモリを備える複数の画素が配置された表示部と、前記表示部を囲む非表示部と、前記非表示部に配置され、前記複数の第１メモリにデジタル信号を供給する第１ドライバと、前記第１ドライバと対向して配置される複数のタッチ検出電極と、を具備する。前記表示部は、前記各画素の駆動電位が、前記各第１メモリに記憶されたデジタル信号に対応する電位に設定されることで画像を表示する。前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶するための複数の第２メモリを備え、前記各第２メモリに記憶されるデジタル信号に対応する電位は、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定される。
　一実施形態によれば、電子機器は、デジタル信号を記憶可能な複数の第１メモリと、前記複数の第１メモリにデジタル信号を供給する複数の第１ドライバと、前記第１ドライバと対向して配置される複数のタッチ検出電極と、を具備する。前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶すると共に前記第１メモリに出力する第２メモリを備え、前記各第２メモリに記憶されるデジタル信号に対応する電位を、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定する。
　本実施形態によれば、画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現することが可能な表示装置および電子機器を提供することができる。
図１は、一実施形態に係る表示装置の一構成例を示す平面図である。 図２は、同実施形態に係る表示装置の一構成例を示す断面図である。 図３は、同実施形態に係るセグメント画素の回路構成例を示す図である。 図４は、同実施形態に係る水平ドライバの概略構成例を示す図である。 図５は、同実施形態に係るラインメモリの回路構成例を示す図である。 図６は、同実施形態に係る垂直ドライバの概略構成例を示す図である。 図７は、同実施形態に係る表示装置の駆動方法の一例を示すタイミングチャートである。 図８は、同実施形態に係る表示装置の駆動方法であって、当該表示装置内の水平ドライバの駆動方法の一例を示すタイミングチャートである。 図９は、図７に示す駆動方法の場合におけるラインメモリ内のスイッチング素子の状態を説明するための図である。 図１０は、同実施形態に係る表示装置の駆動方法の別の例を示すタイミングチャートである。 図１１は、図１０に示す駆動方法の場合におけるラインメモリ内のスイッチング素子の状態を説明するための図である。 図１２は、同実施形態に係る表示装置の別の構成例を示す断面図である。 図１３は、同実施形態に係る表示装置のさらに別の構成例を示す断面図である。 図１４は、同実施形態に係る表示装置のさらに別の構成例を示す断面図である。
　いくつかの実施形態につき、図面を参照しながら説明する。　
　なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
　本実施形態においては、表示装置の一例として、タッチ検出機能付きの表示装置について説明する。タッチ検出方式には、光学式、抵抗式、静電容量方式、電磁誘導方式などの種々の方式がある。上記した各種検出方式のうちの静電容量方式は、物体（例えば指など）の近接または接触に起因して静電容量が変化することを利用する検出方式である。本実施形態では、主に、静電容量方式を利用したタッチ検出機能付きの表示装置について説明する。
　なお、静電容量方式は、互いに離間した状態で配置された送信電極（駆動電極）と受信電極（検出電極）との間に電界を発生させ、物体の近接または接触に伴う当該電界の変化を検出する相互容量方式と、単一の電極を用いて、物体の近接または接触に伴う静電容量の変化を検出する自己容量方式とを含む。本実施形態では、主に、自己容量方式を利用したタッチ検出機能付きの表示装置について説明する。
　図１は、本実施形態の表示装置１の一構成例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、および第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘおよび第２方向Ｙは、表示装置１を構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置１の厚さ方向に相当する。本明細書においては、第３方向Ｚを示す矢印の先端に向かう方向を上方向、当該矢印の先端から反対に向かう方向を下方向と称することもある。また、第３方向Ｚを示す矢印の先端側に表示装置１を観察する観察位置がある。この観察位置から、第１方向Ｘおよび第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視と言う。
　図１に示すように、表示装置１は、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡとを備えている。表示部ＤＡには画素ＰＸが配置されている。具体的には、表示部ＤＡには、多数の画素ＰＸが第１方向Ｘおよび第２方向Ｙに沿ってマトリクス状に配列されている。本実施形態において、画素ＰＸは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の副画素ＳＰを含む。また、各副画素ＳＰは、複数のセグメント画素ＳＧを有する。各セグメント画素ＳＧは、面積の異なる画素電極ＰＥを有しており、これらの複数のセグメント画素ＳＧの表示／非表示状態を切り替えることで、副画素ＳＰごとに階調が形成される。
　図１に示す二つの同心円のうちの内側の円内の領域が表示部ＤＡに相当し、外側の円から内側の円を除いた領域が非表示部ＮＤＡに相当する。なお、本実施形態では、表示部ＤＡが円形状であり、かつ、表示部ＤＡを囲む非表示部ＮＤＡもまた同系統の形状である場合を例示しているが、これに限定されず、表示部ＤＡは円形状でなくてもよいし、非表示部ＮＤＡは表示部ＤＡとは異なる系統の形状であってもよい。例えば、表示部ＤＡと非表示部ＮＤＡのいずれかが多角形状であってもよい。あるいは、表示部ＤＡが円形または矩形状の場合に、非表示部ＮＤＡが表示部ＤＡとは異なる系統の形状である矩形または円形状であってもよい。
　図１に示すように、非表示部ＮＤＡには、複数の検出電極（タッチ検出電極）Ｒｘ１～Ｒｘ８が表示部ＤＡを囲んで配置されている。なお、本実施形態では、８個の検出電極Ｒｘ１～Ｒｘ８を例示しているが、非表示部ＮＤＡに配置される検出電極Ｒｘの個数はこれに限定されず、任意の個数の検出電極Ｒｘが表示部ＤＡを囲むように配置されて構わない。各検出電極Ｒｘ１～Ｒｘ８は、各々から延出する検出配線（図示せず）を介して、後述するフレキシブル配線基板２と電気的に接続されている。検出配線は、検出電極Ｒｘ１～Ｒｘ８が検出信号を出力するために使用する配線である。
　図１に示すように、表示装置１は、非表示部ＮＤＡにおいて、フレキシブル配線基板２と、二つの水平ドライバ３と、垂直ドライバ４とをさらに備えている。水平ドライバ３および垂直ドライバ４は、各々から延出する接続配線（図示せず）を介して、フレキシブル配線基板２と電気的に接続されている。水平ドライバ３および垂直ドライバ４は、フレキシブル配線基板２を介して電気的に接続された制御装置（図示せず）によりその動作が制御される。水平ドライバ３は、表示部ＤＡの上方の縁部および下方の縁部に沿う円弧形状を有している。また、垂直ドライバ４は、表示部ＤＡの左方の縁部に沿う円弧形状を有している。水平ドライバ３および垂直ドライバ４は、平面視において検出電極Ｒｘ１～Ｒｘ８と重畳して配置されている。なお、水平ドライバ３は、信号線駆動回路、ソースドライバ、あるいは、第１ドライバなどと言い換えることもできる。また、垂直ドライバ４は、走査線駆動回路、ゲートドライバ、あるいは、第２ドライバなどと言い換えることもできる。
　なお、制御装置は、ICチップとしてフレキシブル配線基板２上に設ける構成も採用可能であるし、当該ICチップを表示装置１を構成する第１基板ＳＵＢ１（後述）上に設ける構成も採用可能である。
　図１において拡大して示すように、セグメント画素ＳＧは、スイッチング素子ＳＷ、画素回路ＰＣ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣなどを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇおよび信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだセグメント画素ＳＧの各々におけるスイッチング素子ＳＷと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだセグメント画素ＳＧの各々におけるスイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥは、画素回路ＰＣを介して、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。走査線Ｇは上記した垂直ドライバ４と電気的に接続され、信号線Ｓは上記した水平ドライバ３と電気的に接続されている。
　なお、本実施形態では、各副画素ＳＰが複数のセグメント画素ＳＧを有する場合について説明するが、これに限定されず、各副画素ＳＰは一つのセグメント画素ＳＧを有するとしてもよい。この場合、副画素ＳＰが、図１において拡大して示したセグメント画素ＳＧに相当し、スイッチング素子ＳＷ、画素回路ＰＣおよび画素電極ＰＥは、副画素ＳＰごとに形成される。
　図２は、表示装置１の一構成例を示す断面図である。以下では、表示部ＤＡ側の構成と、非表示部ＮＤＡ側の構成とのそれぞれについて説明する。　
　表示装置１は、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、液晶層ＬＣと、偏光板３０とを備えている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、Ｘ－Ｙ平面と平行な平板状に形成されている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、平面視において重畳し、シール（図示せず）によって接着されている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、シールによって封止されている。
　なお、図２では、表示装置１が、バックライトユニットが配置されない反射型の表示装置である場合を例示しているが、これに限定されず、表示装置１は、有機ＥＬを画素として採用した表示装置や、バックライトユニットが配置された透過型の表示装置であってもよい。あるいはまた、表示装置１は、反射型と透過型を組み合わせた表示装置であってもよい。かかる表示装置としては、ＩＴＯなどの透明な導電膜と光を反射可能な金属膜とを組み合わせて画素電極を形成する構成や、金属製の画素電極間の隙間からバックライトからの光を透過させることで各画素の輝度を向上させる構成が挙げられる。これら構成の場合、バックライトユニットは、第１基板ＳＵＢ１の裏面に配置され、バックライトユニットと第１基板ＳＵＢ１との間に偏光板が設けられる。バックライトユニットとしては、種々の形態のバックライトユニットが利用可能であり、例えば、光源として発光ダイオード（ＬＥＤ）を利用したものや、冷陰極管（ＣＣＦＬ）を利用したもの、などが利用可能である。
　第２基板ＳＵＢ２の上には、偏光板３０が配置されている。なお、偏光板３０の上には、例えばガラス基材やプラスチック基板などで形成されたカバー部材がさらに配置されてもよい。
　表示部ＤＡ側において、第１基板ＳＵＢ１は、図２に示すように、透明基板１０と、スイッチング素子ＳＷと、画素回路ＰＣと、平坦化膜１１と、画素電極ＰＥと、配向膜ＡＬ１とを備えている。第１基板ＳＵＢ１は、上記した構成の他に、図１に示した走査線Ｇや信号線Ｓなどを備えているが、図２ではこれらの図示を省略している。
　透明基板１０は、主面（下面）１０Ａと、主面１０Ａの反対側の主面（上面）１０Ｂと、を備えている。スイッチング素子ＳＷおよび画素回路ＰＣは、主面１０Ｂ側に配置されている。平坦化膜１１は、少なくとも一つ以上の絶縁膜によって構成されており、スイッチング素子ＳＷおよび画素回路ＰＣを覆っている。画素電極ＰＥは、平坦化膜１１の上に配置され、平坦化膜１１に形成されたコンタクトホールを介して画素回路ＰＣに接続されている。スイッチング素子ＳＷ、画素回路ＰＣおよび画素電極ＰＥは、セグメント画素ＳＧ毎に配置されている。配向膜ＡＬ１は、画素電極ＰＥを覆い、液晶層ＬＣに接している。
　なお、図２においては、スイッチング素子ＳＷおよび画素回路ＰＣを簡略化して図示しているが、実際にはスイッチング素子ＳＷおよび画素回路ＰＣは半導体層や各層の電極を含んでいる。また、図２においては図示を省略しているが、スイッチング素子ＳＷと画素回路ＰＣとは電気的に接続されている。さらに、上記したように、図２において図示を省略した走査線Ｇや信号線Ｓは、例えば、透明基板１０と平坦化膜１１との間に配置されている。
　表示部ＤＡ側において、第２基板ＳＵＢ２は、図２に示すように、透明基板２０と、カラーフィルタＣＦと、オーバーコート層ＯＣと、共通電極ＣＥと、配向膜ＡＬ２とを備えている。
　透明基板２０は、主面（下面）２０Ａと、主面２０Ａの反対側の主面（上面）２０Ｂと、を備えている。透明基板２０の主面２０Ａは、透明基板１０の主面１０Ｂと対向している。カラーフィルタＣＦは透明基板２０の主面２０Ａ側に配置されている。カラーフィルタＣＦは、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタ、などを含む。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。共通電極ＣＥは、複数の画素ＰＸに亘って配置され、第３方向Ｚにおいて複数の画素電極ＰＥと対向している。共通電極ＣＥはオーバーコート層ＯＣの上に配置されている。配向膜ＡＬ２は、共通電極ＣＥを覆い、液晶層ＬＣに接している。なお、図２では、表示部ＤＡ側の第２基板ＳＵＢ２の構成として、各セグメント画素ＳＧ（又は各カラーフィルタＣＦ）を区画する遮光膜が設けられていない構成を説明したが、各セグメント画素ＳＧを区画するために遮光膜が設けられ、この遮光膜がカラーフィルタＣＦの一部と重なる構成であってもよい。　
　液晶層ＬＣは、主面１０Ａと主面２０Ａとの間に配置されている。
　透明基板１０および２０は、例えばガラス基材やプラスチック基板などの絶縁基板である。平坦化膜１１は、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物またはアクリル樹脂などの透明な絶縁材料によって形成されている。一例では、平坦化膜１１は、無機絶縁膜および有機絶縁膜を含んでいる。画素電極ＰＥは、反射電極として形成され、例えば、インジウム亜鉛酸化物（ＩＺＯ）、銀（Ａｇ）、インジウム亜鉛酸化物（ＩＺＯ）の三層積層構造になっている。共通電極ＣＥは、例えばインジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。配向膜ＡＬ１およびＡＬ２は、Ｘ－Ｙ平面にほぼ平行な配向規制力を有する水平配向膜である。配向規制力は、ラビング処理により付与されてもよいし、光配向処理により付与されてもよい。
　非表示部ＮＤＡ側において、第１基板ＳＵＢ１は、図２に示すように、透明基板１０と、水平ドライバ３と、垂直ドライバ４と、平坦化膜１１と、配向膜ＡＬ１とを備えている。以下では、表示部ＤＡ側において既に説明した構成については、その詳しい説明を省略する。
　透明基板１０の上には、水平ドライバ３および垂直ドライバ４が配置されている。なお、非表示部ＮＤＡ側の透明基板１０の上には、検出電極Ｒｘに接続される配線などがさらに配置されていてもよい。
　非表示部ＮＤＡ側において、第２基板ＳＵＢ２は、図２に示すように、透明基板２０と、遮光膜ＢＭと、オーバーコート層ＯＣと、検出電極Ｒｘと、配向膜ＡＬ２とを備えている。以下では、表示部ＤＡ側において既に説明した構成については、その詳しい説明を省略する。
　透明基板２０の主面２０Ａ側には、遮光膜ＢＭが配置されている。遮光膜ＢＭは、非表示部ＮＤＡのほぼ全面に亘って配置されている。オーバーコート層ＯＣは表示領域のカラーフィルタＣＦと共に遮光膜ＢＭを覆っている。検出電極Ｒｘはオーバーコート層ＯＣの上に配置されている。図２に示す構成においては、検出電極Ｒｘは、表示部ＤＡ側の共通電極ＣＥと同層に配置されており、例えば共通電極ＣＥと同じ透明導電材料によって形成されている。配向膜ＡＬ２は表示領域の共通電極ＣＥと共に検出電極ＲＸを覆い、液晶層ＬＣに接している。　
　検出電極Ｒｘは、少なくとも水平ドライバ３と垂直ドライバ４のいずれか一方と対向して配置されている。なお、図２中では、検出電極Ｒｘは水平ドライバ３と垂直ドライバ４の両方に対向している。また、水平ドライバ３（および垂直ドライバ４）と検出電極Ｒｘとの間には液晶層ＬＣが配置されている。
　なお、図２では、液晶層ＬＣに含まれる液晶分子の配向を変化させるための電界の印加方向によって２つに分類される液晶モードが、いわゆる縦電界モードである場合の構成を例示しているが、本構成は、液晶モードがいわゆる横電界モードの場合にも適用可能である。上記した縦電界モードは、例えばＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードなどを含む。また、上記した横電界モードは、例えばＩＰＳ（In-Plane Switching）モードや、ＩＰＳモードの１つであるＦＦＳ（Fringe Field Switching）モードなどを含む。横電界モードを採用する場合、表示領域に設けられる共通電極は第１基板に設けられ、薄い絶縁層を介して画素電極と対向する。
　図３は、セグメント画素ＳＧの回路構成の一例を示す図である。図３に示すように、各セグメント画素ＳＧは、第１回路Ｃ１と、画素メモリＭＡと、第２回路Ｃ２とを備えている。なお、上記した画素回路ＰＣは、第１回路Ｃ１および画素メモリＭＡによって構成される。
　第１回路Ｃ１は、スイッチング素子Ｑ１およびＱ２を備えている。スイッチング素子Ｑ１およびＱ２はｎ型トランジスタである。スイッチング素子Ｑ１は、第１駆動線ＤＬ１に接続された入力端と、選択信号線ＳＳに接続された出力端と、画素メモリＭＡに接続された制御端と、を有している。スイッチング素子Ｑ２は、第２駆動線ＤＬ２に接続された入力端と、選択信号線ＳＳに接続された出力端と、画素メモリＭＡに接続された制御端と、を有している。第１駆動線ＤＬ１には、画像の表示信号である第１駆動信号ｘＦＲＰが供給される。第２駆動線ＤＬ２には、画像の非表示信号である第２駆動信号ＦＲＰが供給される。選択信号線ＳＳには、第１駆動信号ｘＦＲＰおよび第２駆動信号ＦＲＰのいずれか一方が供給される。
　画素メモリＭＡは、スイッチング素子Ｑ３～Ｑ６を備えている。スイッチング素子Ｑ３およびＱ４はｎ型トランジスタであり、スイッチング素子Ｑ５およびＱ６はｐ型トランジスタである。スイッチング素子Ｑ５およびＱ６の入力端には、第１電源配線ＰＬ１が接続されている。第１電源配線ＰＬ１には、高電位レベルの電源電圧ＶＤＤ１が供給される。一方で、スイッチング素子Ｑ３およびＱ４の入力端には、第２電源配線ＰＬ２が接続されている。第２電源配線ＰＬ２には、低電位レベルの電源電圧ＶＳＳが供給される。電源電圧ＶＳＳの電位は、電源電圧ＶＤＤの電位よりも低い。スイッチング素子Ｑ３およびＱ５の出力端がスイッチング素子Ｑ２の制御端に接続された第１インバータを構成し、スイッチング素子Ｑ４およびＱ６の出力端がスイッチング素子Ｑ１の制御端に接続された第２インバータを構成する。これらインバータは逆方向に並列接続されている。これら一対のインバータによって所謂Ｓ－ＲＡＭ構造のメモリが形成され、入力される画素信号Ｓｉｇがラッチされる。当該画素メモリＭＡにラッチされる画素信号Ｓｉｇに応じてスイッチング素子Ｑ１およびＱ２のいずれか一方が選択的にオンとなり、他方がオフとなる。
　第２回路Ｃ２（スイッチング素子ＳＷ）は、水平ドライバ３から信号線Ｓに供給される２値の画素信号（デジタル信号）Ｓｉｇを画素メモリＭＡに記憶させる回路であって、ｎ型トランジスタのスイッチング素子Ｑ７を備えている。スイッチング素子Ｑ７は、信号線Ｓに接続された入力端と、画素メモリＭＡに接続された出力端と、走査線Ｇに接続された制御端と、を有している。走査線Ｇに走査信号Ｇａｔｅが供給されると、スイッチング素子Ｑ７はオン状態となり、信号線Ｓに供給されている画素信号Ｓｉｇが画素メモリＭＡに供給される。
　スイッチング素子Ｑ１～Ｑ７は、例えばいずれも薄膜トランジスタであって、第１基板ＳＵＢ１に形成されている。第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源配線ＰＬ１、第２電源配線ＰＬ２および走査線Ｇも第１基板ＳＵＢ１に形成されており、第１方向Ｘに並ぶ複数のセグメント画素ＳＧの画素回路ＰＣに接続されている。信号線Ｓも第１基板ＳＵＢ１に形成されており、第２方向Ｙに並ぶ複数のセグメント画素ＳＧの画素回路ＰＣに接続されている。なお、第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源配線ＰＬ１、第２電源配線ＰＬ２の少なくともいずれかは信号線Ｓに沿って形成されていてもよく、その場合、かかる配線は第２方向に並ぶセグメント画素ＳＧの画素回路ＰＣに接続される。
　上述の如く複数のセグメント画素ＳＧからなる副画素ＳＰを備える表示装置１は、デジタルモードで各セグメント画素ＳＧの表示／非表示を個別に制御し、これによって副画素ＳＰの階調が制御される。デジタルモードは、画素メモリＭＡが記憶する画素信号Ｓｉｇに基づきセグメント画素ＳＧのオン／オフ（あるいは明表示／暗表示、又は点灯／非点灯ともいう）を制御する方式である。本実施形態では、表示装置１は、画素メモリＭＡがＨｉｇｈレベル（高電位レベル、以下では「Ｈレベル」と表記する）に設定されているときにセグメント画素ＳＧがオン（白表示）され、画素メモリＭＡがＬｏｗレベル（低電位レベル、以下では「Ｌレベル」と表記する）に設定されているときにセグメント画素ＳＧがオフ（黒表示）される場合を想定する。なお、白表示とは、セグメント画素ＳＧがオンしている状態のことを示し、当該セグメント画素ＳＧがカラーフィルタＣＦを有している場合は、当該カラーフィルタＣＦに応じた色が表示されることになる。なお、また、セグメメント画素ＳＧがオンの時に白表示となり、オフの時に黒状態となるモードをノーマリブラックモードと称し、セグメント画素ＳＧがオンの時に黒表示となりオフの時に白表示となるモードをノーマリホワイトモードと称する。
　デジタルモードにおいては、信号線Ｓに供給された２値の画素信号Ｓｉｇを画素メモリＭＡに記憶させる記憶期間と、第１駆動信号ｘＦＲＰおよび第２駆動信号ＦＲＰのうち画素メモリＭＡに記憶された画素信号Ｓｉｇ（ＨレベルまたはＬレベル）に対応する一方を選択的に画素電極ＰＥに供給する表示期間とが繰り返される。なお、表示状態や使用者の態様によっては、表示を長期にわたって変更させる必要がない場合がある。この場合、各セグメント画素ＳＧは、画素メモリＭＡに記憶されている画素信号Ｓｉｇに基づいて表示を実行し、その表示状態は長期にわたって維持される。したがって、かかる期間の間は、上述のごとき記録期間（各画素のリフレッシュ）を設ける必要がなく、その分だけ消費電力が節約される。
　表示期間において、共通電極ＣＥには所定周期の交流電流が供給されている。第１駆動線ＤＬ１には、当該交流電流と逆相の電流（ｘＦＲＰ）が供給される。かかる電流が画素電極ＰＥに供給されると、画素電極ＰＥおよび共通電極ＣＥ間に電界が発生し、その結果、液晶層ＬＣに含まれる液晶分子の配向状態は当該電界により変化する。一方で、第２駆動線ＤＬ２には、上記した所定周期の交流電流と同じ電流（ＦＲＰ）が供給されている。かかる電流が画素電極ＰＥに供給されると、画素電極ＰＥおよび共通電極ＣＥ間には電界が発生せず、その結果、液晶層ＬＣに含まれる液晶分子の配向状態は変化しないことになる。　
　なお、共通電極ＣＥが固定電位の場合、第１駆動線ＤＬ１には、所定周期の交流電流が供給され、第２駆動線ＤＬ２には固定電位が供給される。
　表示期間においては、画素メモリＭＡがＨレベルに設定されている場合、スイッチング素子Ｑ１はオンされ、スイッチング素子Ｑ２はオフされる。このため、画素電極ＰＥには選択信号線ＳＳを介して、第１駆動線ＤＬ１の第１駆動信号ｘＦＲＰが供給され、セグメント画素ＳＧはオンされる。一方で、画素メモリＭＡがＬレベルに設定されている場合、スイッチング素子Ｑ１はオフされ、スイッチング素子Ｑ２はオンされる。このため、画素電極ＰＥには選択信号線ＳＳを介して、第２駆動線ＤＬ２の第２駆動信号ＦＲＰが供給され、セグメント画素ＳＧはオフされる。以上のように、セグメント画素ＳＧのオン／オフは、セグメント画素ＳＧの駆動電位を、画素メモリＭＡに記憶されている画素信号Ｓｉｇに対応する電位に設定することで制御される。
　以下の説明においては、表示部ＤＡにおいて第１方向Ｘに並ぶ一群のセグメント画素ＳＧを、水平ラインと称して説明する。また、１水平ラインへの画素信号Ｓｉｇの書き込みに要する期間を、水平期間と称して説明する。
　次に、図４を参照して、水平ドライバ３について説明する。図４は、水平ドライバ３の概略的な構成を示す図である。図４に示すように、水平ドライバ３は、複数の第１シフトレジスタＳＲＡ１～ＳＲＡ４と、第１シフトレジスタＳＲＡ１～ＳＲＡ４の各々に対応する複数のラインメモリＭＢ１～ＭＢ４とを備えている。第１シフトレジスタＳＲＡと、ラインメモリＭＢとは、２本の接続配線ＣＬ１およびＣＬ２（画素信号供給線）によりそれぞれ接続されている。各ラインメモリＭＢには、赤色に対応する二つの画素列と、緑色に対応する二つの画素列と、青色に対応する二つの画素列とに向けて延びる信号線Ｓがそれぞれ接続されている。接続配線ＣＬ１には、第１シフトレジスタＳＲＡの出力ｓｐが供給される。接続配線ＣＬ２には、第１シフトレジスタＳＲＡの出力ｘｓｐが供給される。
　第１シフトレジスタＳＲＡおよびラインメモリＭＢは、電源電圧ＶＤＤ１およびＶＳＳを駆動電源として動作する。第１シフトレジスタＳＲＡは、水平クロックパルスＨＣＫが入力すると、前段の第１シフトレジスタＳＲＡの出力パルスｓｏを取り込み、当該出力パルスｓｏをラッチする。
　例えば、第１シフトレジスタＳＲＡ２は、水平クロックパルスＨＣＫが入力すると、前段に位置する第１シフトレジスタＳＲＡ１の出力パルスｓｏ１を取り込み、これをラッチする。この時、前段の第１シフトレジスタＳＲＡ１の出力パルスｓｏ１がＨレベルであれば、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＨレベルとなり、第１シフトレジスタＳＲＡ２の出力ｘｓｐ２はＬレベルとなる。一方で、前段の第１シフトレジスタＳＲＡ１の出力パルスｓｏ１がＬレベルであれば、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＬレベルとなり、第１シフトレジスタＳＲＡ２の出力ｘｓｐ２はＨレベルとなる。なお、第１シフトレジスタＳＲＡ２の出力ｓｐ２は、次段の第１シフトレジスタＳＲＡ３に出力パルスｓｏ２として出力される。また、第１シフトレジスタＳＲＡ２の出力ｓｐ２とｘｓｐ２とは、サンプリングパルスとして、ラインメモリＭＢ２に供給される。なお、ここでは、第１シフトレジスタＳＲＡ２に着目したが、その他の第１シフトレジスタＳＲＡも同様に動作する。
　第１シフトレジスタＳＲＡとラインメモリＭＢとの間には、データバスＤＢＬ１～ＤＢＬ６が延在している。データバスＤＢＬ１～ＤＢＬ６は、各ラインメモリＭＢに接続されており、シリアルに供給される各画素行の画像データＤａｔａを順に各ラインメモリＭＢに供給する。例えば、データバスＤＢＬ１、ＤＢＬ４が赤色の画素行の画像データＤａｔａ１、Ｄａｔａ４をラインメモリＭＢに供給する。データバスＤＢＬ２、ＤＢＬ５が緑色の画素行の画像データＤａｔａ２、Ｄａｔａ５をラインメモリＭＢに供給する。データバスＤＢＬ３、ＤＢＬ６が青色の画素行の画像データＤａｔａ３、Ｄａｔａ６をラインメモリＭＢに供給する。なお、各画像データは２値のデジタルデータを備えてなる。また、ここでは、第１シフトレジスタＳＲＡとラインメモリＭＢとの間に、６本のデータバスＤＢＬ１～ＤＢＬ６が延在している場合を例示したが、これに限定されず、第１シフトレジスタＳＲＡとラインメモリＭＢとの間には任意の本数のデータバスＤＢＬが延在するとして構わない。
　第１シフトレジスタＳＲＡにＨレベルの出力パルスｓｏが入力した時（換言すれば、第１シフトレジスタＳＲＡの出力ｓｐがＨレベルであり、出力ｘｓｐがＬレベルである時）、例えばデータバスＤＢＬ１～ＤＢＬ６に供給された画像データＤａｔａ１～Ｄａｔａ６がラインメモリＭＢに供給される。このように、シフトレジスタＳＲＡ１～ＳＲＡ４が順にラインメモリＭＢを駆動させ、各ラインメモリＭＢには画像データＤａｔａに基づく画素信号Ｓｉｇがラッチされる。これにより、第１方向Ｘに並ぶ各画素列（水平ライン）に出力される画素信号ＳｉｇがラインメモリＭＢにラッチされる。
　ここで、図５を参照して、図４に示すラインメモリＭＢの構成について説明する。図５は、ラインメモリＭＢの回路構成の一例を示す図である。より具体的には、図４に示すラインメモリから６本の信号線が表示領域に向けて延在していると共に、データバスＤＢＬ１～ＤＢＬ６のそれぞれから入力信号を受けるものとなっている。したがって、これら各信号線とデータバスＤＢＬとの間に図５に示すラインメモリが設けられている。該ラインメモリＭＢは、第３回路Ｃ３と、第４回路Ｃ４と、リセット回路Ｃｒと、第５回路Ｃ５とを備えている。
　第３回路Ｃ３は、スイッチング素子Ｑ８～Ｑ１１を備えている。スイッチング素子Ｑ８およびＱ１１はｎ型トランジスタであり、スイッチング素子Ｑ９およびＱ１０はｐ型トランジスタである。スイッチング素子Ｑ８は、データバスＤＢＬに接続された入力端と、第４回路Ｃ４に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ１に接続された制御端と、を有する。スイッチング素子Ｑ９は、データバスＤＢＬに接続された入力端と、第４回路Ｃ４に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ２に接続された制御端と、を有する。スイッチング素子Ｑ１０は、スイッチング素子Ｑ８の出力端に接続された入力端と、第５回路Ｃ５に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ１に接続された制御端と、を有する。スイッチング素子Ｑ１１は、スイッチング素子Ｑ９の出力端に接続された入力端と、第５回路Ｃ５に接続された出力端と、第１シフトレジスタＳＲＡの接続配線ＣＬ２に接続された制御端と、を有する。
　上記したように、データバスＤＢＬには画像データＤａｔａが供給され、接続配線ＣＬ１には第１シフトレジスタＳＲＡの出力ｓｐが供給され、接続配線ＣＬ２には第１シフトレジスタＳＲＡの出力ｘｓｐが供給される。スイッチング素子Ｑ８およびＱ９は、第１シフトレジスタＳＲＡの出力ｓｐがＨレベルであり、かつ、第１シフトレジスタＳＲＡの出力ｘｓｐがＬレベルの時にそれぞれオンされる。これによれば、データバスＤＢＬを介して供給される画像データＤａｔａがラインメモリＭＢに入力される。
　第４回路Ｃ４は、スイッチング素子Ｑ１２～Ｑ１５を備えている。スイッチング素子Ｑ１２およびＱ１４はｎ型トランジスタであり、スイッチング素子Ｑ１３およびＱ１５はｐ型トランジスタである。スイッチング素子Ｑ１２は、第２電源配線ＰＬ２に接続された入力端と、スイッチング素子Ｑ１４およびＱ１５の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ８およびＱ９の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１３は、第１電源配線ＰＬ１に接続された入力端と、スイッチング素子Ｑ１４およびＱ１５の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ８およびＱ９の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１４は、第２電源配線ＰＬ２に接続された入力端と、第５回路Ｃ５に接続された出力端と、スイッチング素子Ｑ１２およびＱ１３の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１５は、第１電源配線ＰＬ１に接続された入力端と、第５回路Ｃ５に接続された出力端と、スイッチング素子Ｑ１２およびＱ１３の出力端に接続された制御端と、を有する。
　第５回路Ｃ５は、スイッチング素子Ｑ１８～Ｑ２１を備えている。スイッチング素子Ｑ１８およびＱ２０はｎ型トランジスタであり、スイッチング素子Ｑ１９およびＱ２１はｐ型トランジスタである。スイッチング素子Ｑ１８は、第２電源配線ＰＬ２に接続された入力端と、スイッチング素子Ｑ２０およびＱ２１の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ１０およびＱ１１の出力端に接続された制御端と、を有する。スイッチング素子Ｑ１９は、第１電源配線ＰＬ１に接続された入力端と、スイッチング素子Ｑ２０およびＱ２１の制御端に接続された出力端と、第３回路Ｃ３のスイッチング素子Ｑ１０およびＱ１１の出力端に接続された制御端と、を有する。スイッチング素子Ｑ２０は、第２電源配線ＰＬ２に接続された入力端と、信号線Ｓに接続された出力端と、スイッチング素子Ｑ１８およびＱ１９の出力端に接続された制御端と、を有する。スイッチング素子Ｑ２１は、第１電源配線ＰＬ１に接続された入力端と、信号線Ｓに接続された出力端と、スイッチング素子Ｑ１８およびＱ１９の出力端に接続された制御端と、を有する。
　以上のような構成の第４回路Ｃ４および第５回路Ｃ５を備えるラインメモリＭＢは、第３回路Ｃ３に入力されたＨレベルまたはＬレベルの画像データＤａｔａに基づく画素信号Ｓｉｇをラッチし、当該画素信号Ｓｉｇを信号線Ｓに出力する。
　リセット回路Ｃｒは、スイッチング素子Ｑ１６およびＱ１７を備えている。スイッチング素子Ｑ１６はｎ型トランジスタであり、スイッチング素子Ｑ１７はｐ型トランジスタである。スイッチング素子Ｑ１６は、第２電源配線ＰＬ２に接続された入力端と、第５回路Ｃ５に接続された出力端と、リセット配線ＲＬに接続された制御端と、を有する。スイッチング素子Ｑ１７は、第１電源配線ＰＬ１に接続された入力端と、第５回路Ｃ３に接続された出力端と、リセット配線ＲＬに接続された制御端と、を有する。
　詳細については後述するが、リセット配線ＲＬには、ＨレベルまたはＬレベルのリセット信号Ｒｅｓｅｔが供給される。スイッチング素子Ｑ１６は、Ｈレベルのリセット信号Ｒｅｓｅｔが供給された時にオンされる。スイッチング素子Ｑ１６がオンされると、ラインメモリＭＢはＬレベルにリセットされる（換言すると、第３回路Ｃ３、第４回路Ｃ４および第５回路Ｃ５がＬレベルに設定される）。
　次に、図６を参照して、垂直ドライバ４について説明する。図６は、垂直ドライバ４の概略的な構成を示す図である。図６に示すように、垂直ドライバ４は、複数の第２シフトレジスタＳＲＢ１およびＳＲＢ２と、第２シフトレジスタＳＲＢ１およびＳＲＢ２の各々と接続する二つのバッファ回路ＢＦ１およびＢＦ２と、を備えている。第２シフトレジスタＳＲＢと、バッファ回路ＢＦ１およびＢＦ２とは、２本の接続配線ＣＬ３およびＣＬ４によりそれぞれ接続されている。接続配線ＣＬ３には、第２シフトレジスタＳＲＢの出力ｓｐが供給される。接続配線ＣＬ４には、第２シフトレジスタＳＲＢの出力ｘｓｐが供給される。
　第２シフトレジスタＳＲＢと、バッファ回路ＢＦ１およびＢＦ２とは、高電位レベルの電源電圧ＶＤＤ２と、低電位レベルの電源電圧ＶＳＳとを駆動電源として動作する。第２シフトレジスタＳＲＢは、垂直クロックパルスＶＣＫが入力すると、前段の第２シフトレジスタＳＲＢの出力パルスｓｏを取り込み、当該出力パルスｓｏをラッチする。
　例えば、第２シフトレジスタＳＲＢ２は、垂直クロックパルスＶＣＫが入力すると、前段に位置する第２シフトレジスタＳＲＢ１の出力パルスｓｏ１を取り込み、これをラッチする。この時、前段の第２シフトレジスタＳＲＢ１の出力パルスｓｏ１がＨレベルであれば、第２シフトレジスタＳＲＢ２の出力ｓｐ２はＨレベルとなり、Ｈレベルの出力ｓｐ２が接続配線ＣＬ３を介してバッファ回路ＢＦ１およびＢＦ２に供給される。またこの場合、第２シフトレジスタＳＲＢ２の出力ｘｓｐ２はＬレベルとなり、Ｌレベルの出力ｘｓｐ２が接続配線ＣＬ４を介してバッファ回路ＢＦ１およびＢＦ２に供給される。一方で、前段の第２シフトレジスタＳＲＢ１の出力パルスｓｏ１がＬレベルであれば、第２シフトレジスタＳＲＢ２の出力ｓｐ２はＬレベルとなり、Ｌレベルの出力ｓｐ２が接続配線ＣＬ３を介してバッファ回路ＢＦ１およびＢＦ２に供給される。またこの場合、第２シフトレジスタＳＲＢ２の出力ｘｓｐ２はＨレベルとなり、Ｈレベルの出力ｘｓｐ２が接続配線ＣＬ４を介してバッファ回路ＢＦ１およびＢＦ２に供給される。
　なお、第２シフトレジスタＳＲＢ２の出力ｓｐ２は、次段の第２シフトレジスタＳＲＢに出力パルスｓｏ２として出力される。また、上記したように、第２シフトレジスタＳＲＢの出力ｓｐ２とｘｓｐ２とは、サンプリングパルスとして、バッファ回路ＢＦ１およびＢＦ２に供給される。なお、ここでは、第２シフトレジスタＳＲＢ２に着目したが、その他の第２シフトレジスタＳＲＢも同様に動作する。
　バッファ回路ＢＦ１には、イネーブル信号ＥＮＢ１が供給される。バッファ回路ＢＦ２には、イネーブル信号ＥＮＢ２が供給される。バッファ回路ＢＦ１は、例えば、第２シフトレジスタＳＲＢの出力ｓｐがＨレベルであり出力ｘｓｐがＬレベルであり、かつ、イネーブル信号ＥＮＢ１が供給されたことに応じて、バッファ回路ＢＦ１に接続された走査線ＧにＨレベルの走査信号Ｇａｔｅを供給する。バッファ回路ＢＦ２は、例えば、第２シフトレジスタＳＲＢの出ｓｐがＨレベルであり出力ｘｓｐがＬレベルであり、かつ、イネーブル信号ＥＮＢ２が供給されたことに応じて、バッファ回路ＢＦ２に接続された走査線ＧにＨレベルの走査信号Ｇａｔｅを供給する。Ｈレベルの走査信号Ｇａｔｅが供給された走査線Ｇに接続されたセグメント画素ＳＧにおいては、スイッチング素子Ｑ７がオンされる。これによれば、これらセグメント画素ＳＧでは、信号線Ｓに供給された画素信号Ｓｉｇを画素メモリＭＡに書き込むことができる。
　本実施形態においては、ユーザのタッチを検出するための検出電極Ｒｘが非表示部ＮＤＡに配置されている。
　複数の検出電極Ｒｘを非表示部ＮＤＡに配置する場合、これら検出電極Ｒｘは、非表示部ＮＤＡに配置される周辺回路の影響を受けやすく、タッチの誤検出が発生してしまう場合がある。具体的には、非表示部ＮＤＡに配置される検出電極Ｒｘと周辺回路との間には液晶層ＬＣが存在しており、この液晶層ＬＣに含まれる液晶分子の配向状態は周辺回路の電位に起因して局所的に変化してしまうことがある。電極同士が対向している関係上、検出電極と水平ドライバとの間には一定の寄生容量が発生することとなるが、誘電体たる液晶分子の配向状態が局所的に変化してしまうと、その部分だけ他の部分とは寄生容量が異なってしまうことになり、その容量変化を検出電極Ｒｘが検出してしまい、タッチの誤検出が発生してしまう場合がある。
　そこで、本実施形態においては、１フレームを、画像を表示するための表示期間と、タッチを検出するためのタッチ期間とに分けると共に、タッチ期間毎に、水平ドライバ３内の全てのラインメモリＭＢをＬレベルにリセットすることで、各ラインメモリＭＢによって保持される電位を一定にする。具体的には、各ラインメモリＭＢによって保持される電位を、電源電圧ＶＤＤや電源電圧ＶＳＳの電位、あるいは、例えばＧＮＤなどの他の固定電位にすることで一定にし、液晶層ＬＣに含まれる液晶分子の配向状態が局所的に変化してしまうことを抑制して、検出電極Ｒｘが局所的な容量変化を検出してしまうことを抑制する。以下では、本実施形態に係る表示装置１の駆動方法について説明する。
　図７は、表示装置１の駆動方法の一例を示すタイミングチャートである。図７では、１フレームが、第１タッチ期間ＴＴ１と、第１表示期間ＤＴ１と、第２タッチ期間ＴＴ２と、第２表示期間ＤＴ２とによって構成され、これら期間がＴＴ１、ＤＴ１、ＴＴ２、ＤＴ２の順で遷移する場合を想定している。なお、ここでは、１フレームが、第１タッチ期間ＴＴ１と、第１表示期間ＤＴ１と、第２タッチ期間ＴＴ２と、第２表示期間ＤＴ２とによって構成されている場合を想定しているが、これに限定されず、１フレームは、任意の数のタッチ期間ＴＴと、任意の数の表示期間ＤＴとによって構成されて構わない。
　説明の便宜上、まず、第１表示期間ＤＴ１における表示装置１（水平ドライバ３および垂直ドライバ４）の動作について説明する。なお、第２表示期間ＤＴ２における表示装置１の動作は、第１表示期間ＤＴ１と同様であるため、ここではその詳しい説明を省略する。
　第１表示期間ＤＴ１が開始されると、水平ドライバ３は、図７に示すように、制御装置から供給される水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫの入力に応じて、ラインメモリＭＢにラッチされている画像データＤａｔａに基づく画素信号Ｓｉｇを信号線Ｓに供給しつつ、次の水平ラインの画像データＤａｔａに基づく画素信号ＳｉｇをラインメモリＭＢにラッチする通常動作（Normal operation）を実行する。
　この様子の一部を具体的に示すのが図８のタイミングチャートである。図８は、図７にて「Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ」として示される表示期間のうち、１水平期間における水平ドライバ３及び垂直ドライバ４の駆動をより詳細に示したものである。　
　図８に示すように、１水平期間においては、水平ドライバ３内の最初の第１シフトレジスタＳＲＡ１に水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫが供給されると、第１シフトレジスタＳＲＡ１の出力ｓｐ１はＨレベルとなり、出力ｘｓｐ１はＬレベルとなる。これによれば、第１シフトレジスタＳＲＡ１に対応するラインメモリＭＢ１に画像データＤａｔａＡがラッチされる。なお、第１シフトレジスタＳＲＡ１のＨレベルの出力ｓｐ１は出力パルスｓｏ１として次段の第１シフトレジスタＳＲＡ２に出力される。次段の第１シフトレジスタＳＲＡ２に前段の第１シフトレジスタＳＲＡ１からのＨレベルの出力パルスｓｏ１が供給されると、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＨレベルとなり、出力ｘｓｐ２はＬレベルとなる。これによれば、第１シフトレジスタＳＲＡ２に対応するラインメモリＭＢ２に画像データＤａｔａＢがラッチされる。以降、最後のシフトレジスタＳＲＡまで同様の動作が繰り返し実行され、その後、ブランキング期間が設けられる。この時、当該１水平ラインに対応する走査線ＧにＨレベルの走査信号Ｇａｔｅが供給されることで、ラッチされた画像データＤａｔａに基づく画素信号Ｓｉｇがセグメント画素ＳＧの画素メモリＭＡに書き込まれる。その後、次の１水平期間において次の水平ラインを対象にした同様な動作が実行される。
　垂直ドライバ４は、図７および図８に示すように、制御装置から供給される垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ、イネーブル信号ＥＮＢ１およびＥＮＢ２の入力に応じて、走査線Ｇ１～ＧｎにＨレベルの走査信号Ｇａｔｅ１～Ｇａｔｅｎを順に供給する動作を実行する。
　以上説明した第１表示期間ＤＴ１によれば、表示装置１は、信号線Ｓに供給された画素信号Ｓｉｇをセグメント画素ＳＧ内の画素メモリＭＡに書き込み、セグメント画素ＳＧのオン／オフを制御することで、表示部ＤＡに所望の画像を表示することが可能である。
　次に、第１タッチ期間ＴＴ１における表示装置１の動作ついて説明する。なお、第２タッチ期間ＴＴ２における表示装置１の動作は、第１タッチ期間ＴＴ１と同様であるため、ここではその詳しい説明を省略する。
　第１タッチ期間ＴＴ１が開始されると、水平ドライバ３の動作を制御する制御装置は、図７に示すように、水平ドライバ３に上記した通常動作を実行させるための水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫの供給を停止し、かつ、ラインメモリＭＢに供給される画像データＤａｔａをＬレベルに固定する動作を実行する。また、制御装置は、図７に示すように、水平ドライバ３のラインメモリＭＢに対してＨレベルのリセット信号Ｒｅｓｅｔを供給する動作を実行する。これによれば、水平ドライバ３内の全てのラインメモリＭＢはＬレベルにリセットされて同電位となる。また、ラインメモリＭＢから信号線Ｓに供給される画素信号ＳｉｇはＬレベルに固定される。
　ここで、図９を参照して、第１タッチ期間ＴＴ１時のラインメモリＭＢ内の各スイッチング素子の状態について説明する。図９は、ラインメモリＭＢ内の各スイッチング素子の状態を説明するための図である。　
　上記したように、第１タッチ期間ＴＴ１が開始されると、ラインメモリＭＢには、Ｈレベルのリセット信号Ｒｅｓｅｔがリセット配線ＲＬを介して供給されるので、リセット回路Ｃｒ内のスイッチング素子Ｑ１６はオンされ、スイッチング素子Ｑ１７はオフされる。これによれば、スイッチング素子Ｑ１６にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ１６の出力端はＬレベルとなる。続いて、スイッチング素子Ｑ１６から電源電圧ＶＳＳが出力されると、第５回路Ｃ５内のスイッチング素子Ｑ１９はオンされる。これによれば、スイッチング素子Ｑ１９にはＨレベルの電源電圧ＶＤＤ１が供給され、スイッチング素子Ｑ１９の出力端はＨレベルとなる。その後、スイッチング素子Ｑ１９から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ２０はオンされる。これによれば、スイッチング素子Ｑ２０にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ２０の出力端はＬレベルとなる。以上のようにスイッチング素子が動作することにより、第１タッチ期間ＴＴ１時には、第５回路Ｃ５は電源電圧ＶＳＳの電位をラッチした状態になり、信号線ＳにはＬレベル、すなわち電源電圧ＶＳＳの電位を有する画素信号Ｓｉｇが供給されることになる。
　また、図９に示すように、第１タッチ期間ＴＴ１においては、第１シフトレジスタＳＲＡの出力ｓｐはＬレベルであり、かつ、第１シフトレジスタＳＲＡの出力ｘｓｐはＨレベルであるため、スイッチング素子Ｑ１０およびＱ１１はオンされる。これによれば、スイッチング素子Ｑ１０およびＱ１１には、スイッチング素子Ｑ１６の出力端よりＬレベルの電源電圧ＶＳＳが供給される。スイッチング素子Ｑ１０およびＱ１１から電源電圧ＶＳＳが出力されると、第４回路Ｃ４内のスイッチング素子Ｑ１３はオンされる。これによれば、スイッチング素子Ｑ１３にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ１３の出力端はＨレベルとなる。スイッチング素子Ｑ１３から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ１４はオンされる。以上のようにスイッチング素子が動作することにより、第１タッチ期間ＴＴ１時には、第３回路Ｃ３および第４回路Ｃ４は電源電圧ＶＳＳの電位をラッチした状態になる。
　再度図７の説明に戻る。第１タッチ期間ＴＴ１が開始されると、垂直ドライバ４の動作を制御する制御装置は、垂直ドライバ４に対する垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ、イネーブル信号ＥＮＢ１およびＥＮＢ２の供給を停止する。これによれば、垂直ドライバ４は、走査線Ｇ１～Ｇｎに供給する走査信号Ｇａｔｅ１～ＧａｔｅｎをＬレベルに固定することができる。走査信号Ｇａｔｅ１～ＧａｔｅｎがＬレベルに固定されると、画素メモリＭＡ内のスイッチング素子Ｑ７がオフされるので、画素メモリＭＡに記憶されている画素信号Ｓｉｇが、信号線Ｓに供給されるＬレベルの画素信号Ｓｉｇに書き換えられてしまうことを抑止することができる。
　図７に示すように、第１タッチ期間ＴＴ１においては、Ｈレベルのリセット信号Ｒｅｓｅｔが供給されてから所定時間経過後に（換言すると、全てのラインメモリＭＢがＬレベルにリセットされてから所定時間経過後に）、検出電極Ｒｘを駆動するための駆動パルスが出力される。このように、全てのラインメモリＭＢをＬレベルにリセットしてから所定時間経過後に（例えば１５ｍｓ経過後に）駆動パルスが出力されることにより、リセット後の液晶応答に起因した容量変化（あるいは、水平ドライバ３の動作を停止させた後の液晶応答に起因した容量変化）も考慮することが可能であり、タッチの誤検出をより減らすことができる。
　以上のような駆動方法で表示装置１を駆動することにより、水平ドライバ３は、タッチ期間ＴＴ毎に全てのラインメモリＭＢをＬレベルにリセットすることが可能である。また、タッチ期間ＴＴ時、シフトレジスタＳＲＡはＬレベルであるため（換言すると、出力ｓｐがＬレベルであり、出力ｘｓｐがＨレベルであるため）、ラインメモリＭＢおよびシフトレジスタＳＲＡは共にＬレベルの同電位となる。さらに、タッチ期間ＴＴ時、データバスＤＢＬには画像データＤａｔａは入力されない。これによれば、シフトレジスタＳＲＡ、ラインメモリＭＢ、シフトレジスタＳＲＡおよびラインメモリＭＢ間に位置するデータバスＤＢＬをＬレベルの同電位にすることが可能である。あるいはまた、タッチ期間時の上記リセット駆動により、水平ドライバ３の全てのラインメモリＭＢが同じ電位をラッチすることとなり、隣り合うラインメモリＭＢ同士で同じ部分（例えばスイッチング素子Ｑ１３）が異なる電位状態に設定されることはない。この結果、タッチ期間ＴＴ時に、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。
　なお、本実施形態では、ラインメモリＭＢがリセット回路Ｃｒを有しており、当該リセット回路Ｃｒに対してＨレベルのリセット信号Ｒｅｓｅｔを供給することにより、ラインメモリＭＢがＬレベルにリセットされる場合を説明したが、これに限定されず、ラインメモリＭＢがリセット回路Ｃｒを有していなくても、ラインメモリＭＢをＬレベルにリセットすることは可能である。以下、この方法について説明する。
　図１０は、図７とは異なる表示装置１の駆動方法を示すタイミングチャートである。図１０では、図７の場合と同様に、１フレームが、第１タッチ期間ＴＴ１と、第１表示期間ＤＴ１と、第２タッチ期間ＴＴ２と、第２表示期間ＤＴ２とによって構成され、これら期間が、ＴＴ１、ＤＴ１、ＴＴ２、ＤＴ２の順で遷移する場合を想定している。
　なお、第１表示期間ＤＴ１および第２表示期間ＤＴ２（つまり表示期間ＤＴ）における表示装置１の動作は、図７の場合と同様であるため、ここではその詳しい説明を省略し、以下では、第１タッチ期間ＴＴ１における表示装置１の動作について説明する。なお、第２タッチ期間ＴＴ２における表示装置１の動作は、第１タッチ期間ＴＴ１と同様であるため、ここではその詳しい説明を省略する。
　第１タッチ期間ＴＴ１が開始されると、水平ドライバ３の動作を制御する制御装置は、ラインメモリＭＢに供給する画像データＤａｔａをＬレベルに固定した上で、上記した通常動作を実行させるために、１水平期間分の水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫを水平ドライバ３に供給する。これによれば、ラインメモリＭＢに供給される画像データＤａｔａがＬレベルに固定されていることから、１水平期間が終了した時点で、水平ドライバ３内の全てのラインメモリＭＢはＬレベルにリセットされて同電位となる。また、ラインメモリＭＢから信号線Ｓに供給される画素信号ＳｉｇはＬレベルに固定される。
　ここで、図１１を参照して、第１タッチ期間ＴＴ１時のラインメモリＭＢ内の各スイッチング素子の状態について説明する。図１１は、ラインメモリＭＢ内の各スイッチング素子の状態を説明するための図である。　
　第１タッチ期間ＴＴ１が開始されると、上記した１水平期間においてＬレベルの画像データＤａｔａが書き込まれる。このため、当該１水平期間においては、各第１シフトレジスタＳＲＡの出力ｓｐはＨレベルとなり、出力ｘｓｐはＬレベルとなる。これによれば、第３回路Ｃ３内のスイッチング素子Ｑ８およびＱ９はオンされ、Ｌレベルの画像データＤａｔａが第４回路Ｃ４に出力される。続いて、第４回路Ｃ４内のスイッチング素子Ｑ１３がオンされる。これによれば、スイッチング素子Ｑ１３にはＨレベルの電源電圧ＶＤＤ１が供給され、スイッチング素子Ｑ１３の出力端はＨレベルとなる。その後、スイッチング素子Ｑ１３から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ１４はオンされる。これによれば、スイッチング素子Ｑ１４にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ１４の出力端はＬレベルとなる。スイッチング素子Ｑ１４から電源電圧ＶＳＳが出力されると、スイッチング素子Ｑ１９はオンされる。これによれば、スイッチング素子Ｑ１９にはＨレベルの電源電圧ＶＤＤ１が供給され、スイッチング素子Ｑ１９の出力端はＨレベルとなる。しかる後、スイッチング素子Ｑ１９から電源電圧ＶＤＤ１が出力されると、スイッチング素子Ｑ２０はオンされる。これによれば、スイッチング素子Ｑ２０にはＬレベルの電源電圧ＶＳＳが供給され、スイッチング素子Ｑ２０の出力端はＬレベルとなる。以上のようにスイッチング素子が動作することにより、第１タッチ期間ＴＴ１時には、第５回路Ｃ５は電源電圧ＶＳＳの電位をラッチした状態になり、信号線ＳにはＬレベルの画素信号Ｓｉｇが供給されることになる。
　また、上記した１水平期間が終了した後は、各第１シフトレジスタＳＲＡの出力ｓｐはＬレベルとなり、出力ｘｓｐはＨレベルとなる。これによれば、第３回路Ｃ３内のスイッチング素子Ｑ１０およびＱ１１がオンされる。上記した１水平期間時にオンされた第４回路Ｃ４内のスイッチング素子Ｑ１３およびＱ１４はオンされたままであるため、スイッチング素子Ｑ１０，Ｑ１１，Ｑ１３，Ｑ１４を介して、第３回路Ｃ３および第４回路Ｃ４にはＬレベルの電源電圧ＶＳＳが供給される。これによれば、第１タッチ期間ＴＴ１時には、第３回路および第４回路Ｃ４は電源電圧ＶＳＳの電位をラッチした状態になる。
　なお、第１タッチ期間ＴＴ１時における、垂直ドライバ４の動作は、図７の場合と同様であるため、ここではその詳しい説明を省略する。また、図１０に示すように、ラインメモリＭＢがＬレベルにリセットされてから所定時間経過後に、検出電極Ｒｘを駆動するための駆動パルスが出力される点についても、図７の場合と同様であるため、ここではその詳しい説明を省略する。
　以上のような駆動方法で表示装置１を駆動する場合であっても、水平ドライバ３は、タッチ期間ＴＴ毎に全てのラインメモリＭＢをＬレベルにリセットして同電位にすることが可能である。また、水平ドライバ３の全てのラインメモリＭＢが同じ電位をラッチすることとなり、隣り合うラインメモリＭＢ同士で同じ部分が異なる電位状態に設定されることはない。このため、タッチ期間ＴＴ時に、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。
　以上説明した本実施形態では、タッチ期間ＴＴ毎にラインメモリＭＢをＬレベルにリセットすることで、各ラインメモリＭＢによって保持される電位を一定にするとしたが、これに限定されず、タッチ期間ＴＴ毎にラインメモリＭＢをＨレベルにリセットすることで、各ラインメモリＭＢによって保持される電位を一定にするとしてもよい。この場合であっても、各ラインメモリＭＢによって保持される電位が一定である点は変わらないため、各ラインメモリＭＢをＬレベルにリセットする場合と同様な効果を得ることが可能である。
　以上説明した本実施形態では、図２に示したように、検出電極Ｒｘは透明基板２０の主面２０Ａ側に配置されている（換言すると、共通電極ＣＥと同層に配置されている）としたが、図１２に示すように、検出電極Ｒｘは透明基板２０の主面２０Ｂ側に配置されていても構わない。図１２に示す構成は、検出電極Ｒｘの位置が変更されたこと以外に変更点がないため、上記した各種駆動方法により表示装置１を駆動させることで、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。
　以上説明した本実施形態では、図２に示したように、検出電極Ｒｘは非表示部ＮＤＡのみに配置されているとしたが、図１３に示すように、非表示部ＮＤＡに配置される検出電極Ｒｘとは別に、表示部ＤＡに一つの検出電極Ｒｘがさらに配置されていても構わない。表示部ＤＡの一つの検出電極Ｒｘは、例えば、透明基板２０の主面２０Ｂ側に配置される。表示部ＤＡに配置される検出電極Ｒｘは一つであることから、当該検出電極Ｒｘは表示部ＤＡのどの位置がタッチされたかを判別することはできないものの、表示部ＤＡがタッチされたか否かを判別することは可能であるため、例えば、表示部ＤＡがタッチされたことに伴い表示装置１に特定の動作を実行させる機能、などを実装することが可能である。なお、非表示部ＮＤＡに配置される複数の検出電極Ｒｘのタッチ検出精度の低下は上記した各種駆動方法により抑制することが可能である。つまり、図１３に示す構成によれば、非表示部ＮＤＡに配置された複数の検出電極Ｒｘのタッチ検出精度の低下を抑制しつつも、表示部ＤＡに配置された一つの検出電極Ｒｘを利用した機能の実装を実現させることが可能である。
　以上説明した本実施形態では、自己容量方式を利用したタッチ検出機能付きの表示装置１について説明したが、これに限定されず、例えば図１４に示すように、表示部ＤＡに配置された一つの電極を駆動電極Ｔｘとし、非表示部ＮＤＡに配置された複数の電極を検出電極Ｒｘとすることで、相互容量方式のタッチ検出機能付きの表示装置１を実現させることも可能である。この場合においても、上記した各種駆動方法により表示装置１を駆動させることで、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。
　以上説明したように、表示装置１は、画素信号Ｓｉｇを記憶可能な画素メモリＭＡを備える複数の画素ＰＸ（副画素ＳＰ）が配置された表示部ＤＡと、表示部ＤＡを囲む非表示部ＮＤＡと、非表示部ＮＤＡに配置され、複数の画素メモリＭＡに画素信号Ｓｉｇを供給する水平ドライバ３と、水平ドライバ３と対向して配置される複数の検出電極Ｒｘと、備えている。表示部ＤＡは、各画素ＰＸの駆動電位が、各画素メモリＭＡに記憶された画素信号Ｓｉｇに対応する電位に設定されることで画像を表示する。水平ドライバ３は、各画素メモリＭＡに供給する画素信号Ｓｉｇ（画像データＤａｔａ）を記憶するための複数のラインメモリＭＢを備え、各ラインメモリＭＢに記憶される画素信号Ｓｉｇに対応する電位は、複数の検出電極Ｒｘによるタッチ検出時には全て同電位に設定される。
　上記した構成の表示装置１によれば、タッチ検出時には、水平ドライバ３内の全てのラインメモリＭＢは同電位に設定され、シフトレジスタＳＲＡ、ラインメモリＭＢ、シフトレジスタＳＲＡおよびラインメモリＭＢ間に位置するデータバスＤＢＬを同電位にすることが可能である。あるいはまた、タッチ検出時には、水平ドライバ３の全てのラインメモリＭＢが同じ電位をラッチすることとなり、隣り合うラインメモリＭＢ同士で同じ部分が異なる電位状態に設定されることはない。このため、タッチ検出時に、あるラインメモリＭＢ上に位置する液晶分子の配向状態だけが他と異なる挙動を示すようなことは可及的抑制され、ひいては、タッチ検出精度の低下を抑制することが可能である。
　以上説明した一実施形態によれば、画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現し得る表示装置および電子機器（例えばウェアラブルデバイスなど）を提供することが可能である。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１…表示装置、３…水平ドライバ、４…垂直ドライバ、Ｒｘ…検出電極、ＰＸ…画素、ＳＰ…副画素、ＳＧ…セグメント画素、ＭＡ…画素メモリ、ＭＢ…ラインメモリ、Ｃｒ…リセット回路。

Claims (8)

  1. 　デジタル信号を記憶可能な第１メモリを備える複数の画素が配置された表示部と、
    　前記表示部を囲む非表示部と、
    　前記非表示部に配置され、前記複数の第１メモリにデジタル信号を供給する第１ドライバと、
    　前記第１ドライバと対向して配置される複数のタッチ検出電極と、
    　を具備し、
    　前記表示部は、前記各画素の駆動電位が、前記各第１メモリに記憶されたデジタル信号に対応する電位に設定されることで画像を表示し、
    　前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶するための複数の第２メモリを備え、
    　前記各第２メモリに記憶されるデジタル信号に対応する電位は、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定される、表示装置。
  2. 　前記表示部は、表示期間に画像を表示し、
    　前記各タッチ検出電極は、前記表示期間とは異なるタッチ期間にタッチ検出を行い、
    　前記表示期間と前記タッチ期間とは交互に繰り返される、
    　請求項１に記載の表示装置。
  3. 　前記第１ドライバと前記複数のタッチ検出電極との間には液晶層が配置されている、
    　請求項２に記載の表示装置。
  4. 　前記第１ドライバは、
    　前記複数の第２メモリと、前記各第２メモリに接続された複数のシフトレジスタと、を備え、
    　前記各第２メモリと前記各シフトレジスタとの間には、前記各第２メモリにデジタル信号を供給するための少なくとも一つのデータバスが配置されている、
    　請求項２または請求項３に記載の表示装置。
  5. 　前記各第２メモリは、デジタル信号を記憶するための記憶回路と、前記記憶回路に記憶されたデジタル信号に対応する電位をリセットするためのリセット回路と、をそれぞれ備え、
    　前記各記憶回路に記憶されるデジタル信号に対応する電位は、前記タッチ期間に前記各リセット回路を駆動することでリセットされ、全て同電位に設定される、
    　請求項４に記載の表示装置。
  6. 　前記データバスに供給されるデジタル信号に対応する電位は、前記タッチ期間において所定の電位に設定され、
    　前記第１ドライバは、前記タッチ期間の最初の１水平期間において、前記各第２メモリに前記所定の電位に対応するデジタル信号を書き込み、前記各第２メモリに記憶されるデジタル信号に対応する電位を全て同電位に設定する、
    　請求項４に記載の表示装置。
  7. 　前記各タッチ検出電極は、前記タッチ期間において、前記各第２メモリに記憶されるデジタル信号に対応する電位が全て同電位に設定されてから所定時間経過後に、タッチ検出を行う、
    　請求項２～請求項６のいずれか１項に記載の表示装置。
  8. 　デジタル信号を記憶可能な複数の第１メモリと、
    　前記複数の第１メモリにデジタル信号を供給する複数の第１ドライバと、
    　前記第１ドライバと対向して配置される複数のタッチ検出電極と、を具備し、
    　前記第１ドライバは、前記各第１メモリに供給するデジタル信号を記憶すると共に前記第１メモリに出力する第２メモリを備え、
    　前記各第２メモリに記憶されるデジタル信号に対応する電位を、前記複数のタッチ検出電極によるタッチ検出時には全て同電位に設定する、電子機器。

     
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