KR100780946B1 - 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치 및 디스플레이용 데이터 구동 방법 - Google Patents

여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치 및 디스플레이용 데이터 구동 방법 Download PDF

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Abstract

여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치 및 디스플레이용 데이터 구동 방법이 개시된다. 본 발명에 따른 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치는 메모리부, 제1 멀티플렉서들, 제2 멀티플렉서 및 소스 드라이버 회로를 구비한다. 메모리부는 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장한다. 제1 멀티플렉서들은 상기 M 비트의 계조 데이터를 N(N은 자연수) 비트씩 나누어 수신하고, 상기 N 비트의 계조 데이터를 각각 멀티플렉싱한다. 제2 멀티플렉서는 상기 제1 멀티플렉서들이 출력하는 M/N 비트의 계조 데이터를 멀티플렉싱한다. 소스 드라이버 회로는 상기 제2 멀티플렉서가 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송한다. 본 발명에 따른 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치는 메모리부와 소스 드라이버 회로 사이의 배선을 효율적으로 할 수 있도록 하고 메모리부와 소스 드라이버 회로 사이의 인터페이스의 면적을 줄일 수 있는 장점이 있다.

Description

여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치 및 디스플레이용 데이터 구동 방법{Display data driving apparatus and method having mux structure of several steps}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 2는 본 발명에 따른 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치를 나타내는 블록도이다.
도 3은 도 2에 도시된 멀티플렉서와 디멀티플렉싱부의 일 실시예를 나타내는 회로도이다.
도 4는 도 3의 멀티플렉서와 디멀티플렉싱부를 구동하는 제어신호의 타이밍도이다.
도 5는 본 발명에 따른 디스플레이용 데이터 구동 방법을 나타내는 순서도이다.
* 도면의 주요부분에 대한 부호의 설명 *
210:메모리부 215:스캔 포트
220:제1멀티플렉서 230:제2멀티플렉서
260:디멀티플렉싱부 262:제1래치부
264:제2래치부 280:소스 드라이버 회로
본 발명은 디스플레이용 데이터 구동 장치에 관한 것으로써, 특히 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치에 관한 것이다.
도 1은 일반적인 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 일반적인 디스플레이 장치(100)는 디스플레이 패널(150), 게이트 드라이버 회로(170), 소스 드라이버 회로(180) 및 메모리부(110)를 포함한다.
디스플레이 패널(150)은 다수의 액정 셀들(미도시)을 포함한다. 액정 셀들(미도시)은 가로로 채널(channel) 수만큼 배열되며, 세로로 라인 수만큼 배열된다. 게이트 드라이버 회로(170)는 특정 라인에 배열된 액정 셀들을 활성화시킨다. 메모리부(110)는 계조 데이터(DATA)를 저장한다. 메모리부(110)는 저장한 계조 데이터(DATA)를 계조 전압(gradation voltage 또는 gray scale voltage ; S1~SN)의 형태로 소스 드라이버 회로(180)로 출력한다. 소스 드라이버 회로(180)는 게이트 드라이버 회로(170)에 의하여 활성화된 액정 셀들로 계조 전압(S1~SN)을 출력한다.
최근에는, 메모리부(110)가 소스 드라이버 회로(180)로 계조 데이터를 시분할 방식으로 출력하는 방법이 일반적으로 이용된다. 이 경우, 소스 드라이버 회로(180)의 크기를 줄이면, 메모리부(110)와 소스 드라이버 회로(180) 사이의 배선이 복잡해진다. 그에 따라, 디스플레이 장치(100)가 형성되는 칩의 높이가 증가되는 문제가 있다. 또한, 메모리부(110)와 소스 드라이버 회로(180) 사이의 배선을 단순하게 하면, 소스 드라이버 회로(180)의 크기를 줄일 수 없는 문제가 있다.
따라서, 메모리부(110)와 소스 드라이버 회로(180) 사이의 배선을 단순화하면서 소스 드라이버 회로(180)의 크기를 줄일 수 있는 방안이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치를 제공하는 데 있다.
본 발명에 이루고자 하는 다른 기술적 과제는 계조 데이터를 여러 번 멀티플렉싱하는 디스플레이용 데이터 구동 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치는 메모리부, 제1 멀티플렉서들, 제2 멀티플렉서 및 소스 드라이버 회로를 구비한다.
메모리부는 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장한다. 제1 멀티플렉서들은 상기 M 비트의 계조 데이터를 N(N은 자연수) 비트씩 나누어 수신하고, 상기 N 비트의 계조 데이터를 각각 멀티플렉싱한다. 제2 멀티플렉서는 상기 제1 멀티플렉서들이 출력하는 M/N 비트의 계조 데이터를 멀티플렉싱한다. 소스 드라이버 회로는 상기 제2 멀티플렉서가 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송한다.
상기 제1 멀티플렉서들은 R 멀티플렉서, G 멀티플렉서 및 B 멀티플렉서일 수 있다. R 멀티플렉서는 상기 M 비트의 계조 데이터 중에 R 계조 데이터를 멀티플렉싱한다. G 멀티플렉서는 상기 M 비트의 계조 데이터 중에 G 계조 데이터를 멀티플렉싱한다. B 멀티플렉서는 상기 M 비트의 계조 데이터 중에 B 계조 데이터를 멀티플렉싱한다.
상기 각각의 제1 멀티플렉서는 N 비트의 계조 데이터를 수신하여 1 비트씩 순차적으로 출력할 수 있다. 상기 제2 멀티플렉서는 M/N 비트의 계조 데이터를 수신하여 1 비트씩 순차적으로 출력할 수 있다.
본 발명에 따른 디스플레이용 데이터 구동 장치는 디멀티플렉싱부를 더 구비할 수 있다. 디멀티플렉싱부는 상기 제2 멀티플렉서로부터 출력되는 계조 데이터를 N 비트의 계조 데이터로 디멀티플렉싱하여 상기 소스 드라이버 회로로 출력한다. 상기 디멀티플렉싱부는 상기 제2 멀티플렉서로부터 출력되는 계조 데이터를 하나의 비트씩 순차적으로 수신하여 상기 N 비트의 계조 데이터를 동시에 출력할 수 있다.
상기 디멀티플렉싱부는 제1 래치부를 구비할 수 있다. 제1 래치부는 상기 제2 멀티플렉서로부터 출력되는 계조 데이터를 래치한 다음, 동시에 출력하는 N 개의 제1 래치들을 구비할 수 있다.
상기 각각의 제1 멀티플렉서 및 상기 제1 래치부는 동일한 제어신호에 응답하여 동작하는 것이 바람직하다.
상기 디멀티플렉싱부는 제2 래치부를 더 구비할 수 있다. 상기 제2 래치부는 상기 N 개의 제1 래치들로부터 출력되는 N 비트의 계조 데이터들을 상기 소스 드라이버 회로로 전달한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이용 데이터 구동 방법은 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장하는 단계, 상기 M 비트의 계조 데이터를 N(N은 자연수) 비트씩 나눈 다음, 상기 N 비트의 계조 데이터를 각각 멀티플렉싱하여 M/N(M/N은 자연수) 비트의 계조 데이터로 출력하는 제1 멀티플렉싱 단계, 상기 제1 멀티플렉싱 단계가 출력하는 M/N 비트의 계조 데이터를 멀티플렉싱하는 제2 멀티플렉싱 단계 및 상기 제2 멀티플렉싱 단계가 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치를 나타내는 블록도이다.
도 2를 참조하면, 본 발명에 따른 디스플레이용 데이터 구동 장치(200)는 메 모리부(210), 제1 멀티플렉싱부(220), 제2 멀티플렉서(230) 및 소스 드라이버 회로(280)를 구비한다.
이하에서는 하나의 픽셀의 영상이 M(M은 자연수) 비트의 계조 데이터(DATA1)에 의해 표현되는 것으로 가정하였다. 또한, M 비트의 계조 데이터(DATA1)는 적, 녹, 청의 색상을 각각 나타내는 N(N은 자연수) 비트의 R, G, B의 계조 데이터를 포함하는 것으로 가정하였다.
메모리부(210)는 디스플레이 패널에 포함되는 복수개의 픽셀들을 구동하는 M 비트의 계조 데이터(DATA1)를 저장한다. 메모리부(210)는 스캔 포트(215)를 통하여 M 비트의 계조 데이터(DATA1)를 제1 멀티플렉싱부(220)로 전송한다.
제1 멀티플렉싱부(220)는 복수개의 제1 멀티플렉서들(220R, 220G, 220B)을 구비한다. 각각의 제1 멀티플렉서(220R, 220G, 220B)는 M 비트의 계조 데이터(DATA1)를 N 비트씩 나누어 수신하고, 수신된 N 비트의 계조 데이터(DATA1)를 각각 멀티플렉싱한다. 이 경우, 제1 멀티플렉싱부(220)가 구비하는 제1 멀티플렉서들(220R, 220G, 220B)의 개수는 M/N(M/N은 자연수) 개이다.
제1 멀티플렉싱부(220)는 R 멀티플렉서(220R), G 멀티플렉서(220G) 및 B 멀티플렉서(220B)를 구비할 수 있다. R 멀티플렉서(220R)는 M 비트의 계조 데이터(DATA) 중에 R 계조 데이터를 수신하여 멀티플렉싱하고, G 멀티플렉서(220G)는 G 계조 데이터를 수신하여 멀티플렉싱하고, B 멀티플렉서(220B)는 B 계조 데이터를 수신하여 멀티플렉싱한다.
제2 멀티플렉서(230)는 제1 멀티플렉서들(220R, 220G, 220B)이 출력하는 M/N 비트의 계조 데이터(DATA2_R, DATA2_G, DATA2_B)를 멀티플렉싱한다. 소스 드라이버 회로(280)는 제2 멀티플렉서(230)가 출력하는 계조 데이터(DATA3)를 수신하여 디스플레이 패널로 전송한다.
각각의 제1 멀티플렉서(220R, 220G, 220B)는 N 비트의 계조 데이터(DATA1)를 수신하여, 1 비트씩 순차적으로 출력할 수 있다. 제2 멀티플렉서(230)는 M/N 비트의 계조 데이터(DATA2)를 수신하여, 1 비트의 계조 데이터를 출력할 수 있다. 제2 멀티플렉서(230)는 M/N개의 제1 멀티플렉서들(220R, 220G, 220B)로부터 N비트씩 수신된 M비트의 계조 데이터(DATA2)를 1비트씩 순차적으로 출력할 수 있다. 제2 멀티플렉서(230)는 하나의 제1멀티플렉서로부터 수신된 N비트의 계조 데이터(DATA2)를 1비트씩 순차적으로 출력한 다음, 다른 제1멀티플렉서로부터 수신된 N비트의 계조 데이터(DATA2)를 1비트씩 순차적으로 출력하는 방식을 이용하여, M/N개의 제1 멀티플렉서들(220R, 220G, 220B)로부터 N비트씩 수신된 M비트의 계조 데이터(DATA2)를 1비트씩 순차적으로 출력할 수 있다. 예를 들어, 제2멀티플렉서(230)는 제1멀티플렉서들(220R, 220G, 220B)로부터 1비트씩의 계조 데이터를 수신하여, R 멀티플렉서(220R)의 계조 데이터를 출력할 수 있다. 그 다음, 제2멀티플렉서(230)는 제1멀티플렉서들(220R, 220G, 220B)로부터 1비트씩의 다른 계조 데이터를 수신하여, R 멀티플렉서(220R)의 계조 데이터를 출력할 수 있다. 이런 방식으로 R 멀티플렉서(220R)의 계조 데이터를 모두 출력한 다음, 다른 제1멀티플렉서(220G, 220B)의 계조 데이터를 출력할 수 있다.
즉, 제1 멀티플렉서들(220R, 220G, 220B) 및 제2 멀티플렉서(230)는 복수 비트의 계조 데이터를 수신하여, 시분할 방식으로(1 비트씩 순차적으로) 출력할 수 있다.
본 발명에 따른 디스플레이용 데이터 구동 장치(200)는 디멀티플렉싱부(260)를 더 구비할 수 있다. 디멀티플렉싱부(260)는 제2 멀티플렉서(230)로부터 출력되는 N 비트의 계조 데이터(DATA3)를 디멀티플렉싱하여 소스 드라이버 회로(280)로 출력한다.
디멀티플렉싱부(260)는 제1 래치부(262) 및 제2 래치부(264)를 구비할 수 있다. 제1 래치부(262)는 제2 멀티플렉서(230)로부터 출력되는 N 비트의 계조 데이터(DATA3)를 1 비트씩 순차적으로 수신하여 래치한다. 그 다음, 제1 래치부(262)는 래치한 N 비트의 계조 데이터(DATA3)를 동시에 출력한다. 제2 래치부(264)는 제1 래치부(262)가 출력하는 N 비트의 계조 데이터(DATA4)를 소스 드라이버 회로(280)로 전달한다.
도 3은 도 2에 도시된 멀티플렉서들과 디멀티플렉싱부의 일 실시예를 나타내는 회로도이다.
도 3에는 하나의 픽셀의 영상이 18 비트의 계조 데이터(DATA1)에 의해 구현되는 예를 나타내고 있다. 18 비트의 계조 데이터는 각각 6 비트의 R 계조 데이터, G 계조 데이터 및 B 계조 데이터를 포함한다.
도 3을 참조하면, 제1 멀티플렉싱부(220)는 R 멀티플렉서(220R), G 멀티플렉서(220G) 및 B 멀티플렉서(220B)를 구비할 수 있다. R 멀티플렉서(220R), G 멀티플렉서(220G) 및 B 멀티플렉서(220B)는 복수개의 스위치들을 각각 구비할 수 있다. 각각의 스위치는 제1 선택신호들(FCTR[0]~FCTR[5])에 응답하여 온(on)/오프(off)된다. 그에 따라, 계조 데이터는 시분할되어 제2 멀티플렉서(230)로 전달된다.
제2 멀티플렉서(230)는 복수개의 스위치들을 구비할 수 있다. 각각의 스위치는 제2 선택신호들(MR, MG, MB)에 응답하여 온(on)/오프(off)된다.
제1 래치부(262)는 N 개의 제1 래치들(Latch10~Latch15)을 구비할 수 있고, 제2 래치부(264)는 N 개의 제2 래치들(Latch20~Latch25)을 구비할 수 있다. 제1 래치들(Latch10~Latch15)은 제1 선택신호들(FCTR[0]~FCTR[5])에 응답하여 계조 데이터를 래치하고, 제2 래치들(Latch20~Latch25)은 래치 제어신호(SLATCH)에 응답하여 계조 데이터를 래치하고 출력한다.
도 4는 도 3의 멀티플렉서와 디멀티플렉싱부를 구동하는 제어신호의 타이밍도이다.
이하에서 도 3 및 도 4를 참조하여, 도 3의 제1 멀티플렉서들(220R, 220G, 220B), 제2 멀티플렉서(230) 및 디멀티플렉싱부(260)의 동작이 설명된다.
제2 반전 선택신호들(MRB, MGB, MBB)은 논리 로우 레벨로 순차적으로 활성화된다. 상기 활성화 구간에서, 제1 선택신호들(FCTR[0]~FCTR[5])은 논리 하이 레벨로 순차적으로 활성화된다.
R, G, B 멀티플렉서들(220R, 220G, 220B)의 스위치들은 순차적으로 활성화되는 제1 선택신호들(FCTR[0]~FCTR[5])에 응답하여 순차적으로 온(on) 된다. 즉, 제1 선택신호(FCTR[0])가 활성화되면, R, G, B 멀티플렉서들(220R, 220G, 220B)에서 하 나의 스위치가 각각 온(on)된다. 그에 따라, 1 비트의 R 계조 데이터, 1 비트의 G 계조 데이터 및 1 비트의 B 계조 데이터가 제2 멀티플렉서(230)로 전달된다. 그 다음, 제1 선택신호들(FCTR[1]~FCTR[5])이 순차적으로 활성화됨에 따라, 1 비트씩의 R, G, B 계조 데이터가 제2 멀티플렉서(230)로 전달된다. 결국, 각각 6 비트씩의 R, G, B 계조 데이터가 각각 1 비트씩 6번에 걸쳐서 제2 멀티플렉서(230)로 전달된다.
이 때, 제2 멀티플렉서(230)는 활성화되어 있는 제2 반전 선택신호에 대응되는 색상의 계조 데이터를 출력한다. 즉, 제2 멀티플렉서(230)가 구비하는 3개의 스위치들 중에서, 활성화되어 있는 제2 반전 선택신호에 대응되는 스위치가 온(on) 된다. 예를 들어, 도 4에 굵게 표시되어 있는 것처럼, 제2 반전 선택신호(MBB)가 활성화되는 구간에서는, 제2 멀티플렉서(230)가 구비하는 3개의 스위치들 중에 B 계조 데이터에 대응되는 스위치가 온(on) 된다.
그런데, 앞서 설명된대로, 각각 6 비트씩의 R, G, B 계조 데이터가 각각 1 비트씩 6번에 걸쳐서 제2 멀티플렉서(230)로 전달된다. 그러므로, 제2 멀티플렉서(230)는 1 비트씩의 R, G, B 계조 데이터를 수신하여, 1 비트의 B 계조 데이터만을 1비트씩 순차적으로 출력한다.
제1 래치부(262)는 6 비트의 B 계조 데이터를 1 비트씩 순차적으로 수신한다. 그 다음, 제1 래치부(262)의 스위치들은 순차적으로 활성화되는 제1 선택신호들(FCTR[0]~FCTR[5])에 응답하여, 순차적으로 온(on) 된다. 그 결과, 수신된 6 비트의 B 계조 데이터는 대응되는 제1 래치들(Latch10~Latch15)에 순차적으로 저장된 다.
제2래치부(264)의 스위치들은 래치 제어신호(SLATCH)에 응답하여 동시에 온(on) 된다. 그에 따라, 6비트의 B 계조 데이터는 제2래치들(Latch20~Latch25)에 동시에 래치되고, 소스 드라이버 회로(280)로 동시에 출력된다. 래치 제어신호(SLATCH)는 제1 선택신호들(FCTR[0]~FCTR[5])과 제2선택신호들(MR, MG, MB)가 활성화된 다음에 활성화된다.
이상에서 본 발명에 따른 디스플레이용 데이터 구동 장치(200)는 직렬로 연결되는2단의 멀티플렉서들을 구비하는 것으로 설명되었다. 그러나, 본 발명에 따른 디스플레이용 데이터 구동 장치(200)는 직렬로 연결되는2단 이상의 여러 단의 멀티플렉서들을 구비할 수 있다.
본 발명에 따른 디스플레이용 데이터 구동 장치(200)는 직렬로 연결되는 여러 단의 멀티플렉서들을 구비함으로써, 메모리부(210)와 소스 드라이버 회로(280) 사이에서 계조 데이터를 전송하는 배선의 수를 줄일 수 있다.
도 5는 본 발명에 따른 디스플레이용 데이터 구동 방법을 나타내는 순서도이다.
도 5를 참조하면, 본 발명에 따른 디스플레이용 데이터 구동 방법(500)은 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장하는 단계(S510), 상기 M 비트의 계조 데이터를 N(N은 자연수) 비트씩 나눈 다음, 상기 N 비트의 계조 데이터를 각각 멀티플렉싱하여 M/N(M/N은 자연수) 비트의 계조 데이터로 출력하는 제1 멀티플렉싱 단계(S530), 상기 제1 멀티플렉싱 단계가 출력하는 M/N 비트의 계조 데이터를 멀티플렉싱하는 제2 멀티플렉싱 단계(S550) 및 상기 제2 멀티플렉싱 단계가 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송하는 단계(S590)를 구비한다.
본 발명에 따른 디스플레이용 데이터 구동 방법(500)은 제2 멀티플렉싱 단계(S550)가 출력하는 계조 데이터를 N 비트의 계조 데이터로 디멀티플렉싱하여 상기 디스플레이 패널로 전송하는 단계(S570)를 더 구비할 수 있다.
본 발명에 따른 디스플레이용 데이터 구동 방법(500)은 앞서 설명된 본 발명에 따른 디스플레이용 데이터 구동 장치(200)와 기술적 사상이 동일하며, 본 발명에 따른 디스플레이용 데이터 구동 장치(200)의 동작에 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 디스플레이용 데이터 구동 방법(500)에 대해서 이해할 수 있을 것이므로, 그에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치는 메모리부와 소스 드라이버 회로 사이의 배선을 효율적으로 할 수 있도록 하고 메모리부와 소스 드라이버 회로 사이의 인터페이스의 면적을 줄일 수 있는 장점이 있다.

Claims (17)

  1. 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장하는 메모리부;
    상기 M 비트의 계조 데이터를 N(N은 자연수) 비트씩 나누어 수신하고, 상기 N 비트의 계조 데이터를 각각 멀티플렉싱하는 M/N(M/N은 자연수) 개의 제1 멀티플렉서들;
    상기 제1 멀티플렉서들이 출력하는 M/N 비트의 계조 데이터를 멀티플렉싱하는 제2 멀티플렉서; 및
    상기 제2 멀티플렉서가 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송하는 소스 드라이버 회로를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  2. 제1항에 있어서, 상기 제1 멀티플렉서들은,
    상기 M 비트의 계조 데이터 중에 R 계조 데이터를 멀티플렉싱하는 R 멀티플렉서;
    상기 M 비트의 계조 데이터 중에 G 계조 데이터를 멀티플렉싱하는 G 멀티플렉서; 및
    상기 M 비트의 계조 데이터 중에 B 계조 데이터를 멀티플렉싱하는 B 멀티플렉서를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  3. 제1항에 있어서,
    상기 각각의 제1 멀티플렉서는, N 비트의 계조 데이터를 수신하여, 1 비트씩 순차적으로 출력하고,
    상기 제2 멀티플렉서는, M/N 비트의 계조 데이터를 수신하여, 1 비트의 계조 데이터를 출력하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  4. 제1항에 있어서,
    상기 제2 멀티플렉서로부터 출력되는 계조 데이터를 N 비트의 계조 데이터로 디멀티플렉싱하여 상기 소스 드라이버 회로로 출력하는 디멀티플렉싱부를 더 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  5. 제4항에 있어서, 상기 디멀티플렉싱부는,
    상기 제2 멀티플렉서로부터 출력되는 계조 데이터를 하나의 비트씩 순차적으로 수신하여, 상기 N 비트의 계조 데이터를 동시에 출력하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  6. 제4항에 있어서, 상기 디멀티플렉싱부는,
    상기 제2 멀티플렉서로부터 출력되는 계조 데이터를 래치한 다음, 동시에 출력하는 N 개의 제1 래치들을 구비하는 제1 래치부를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  7. 제6항에 있어서, 상기 각각의 제1 멀티플렉서 및 상기 제1 래치부는,
    동일한 제어신호에 응답하여 동작하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  8. 제6항에 있어서, 상기 디멀티플렉싱부는,
    상기 N 개의 제1 래치들로부터 출력되는 N 비트의 계조 데이터들을 상기 소스 드라이버 회로로 전달하는 N 개의 제2 래치들을 구비하는 제2 래치부를 더 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  9. 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장하는 메모리부;
    적어도 하나 이상의 멀티플렉서들을 각각 구비하는 제1 내지 제L(L은 자연수) 멀티플렉싱부; 및
    상기 계조 데이터를 상기 디스플레이 패널로 전송하는 소스 드라이버 회로를 구비하고,
    상기 제1 멀티플렉싱부의 멀티플렉서들은, 상기 M 비트의 계조 데이터를 나누어 수신하여 멀티플렉싱하고,
    상기 제i(i는 2이상 L이하의 자연수) 멀티플렉싱부의 멀티플렉서들은, 상기 제i-1 멀티플렉싱부의 멀티플렉서들이 출력하는 계조 데이터를 나누어 수신하여 멀티플렉싱하고,
    상기 소스 드라이버 회로는, 상기 제L 멀티플렉싱부의 멀티플렉서들이 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송하는 소스 드라이버 회로를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  10. 제9항에 있어서, 상기 제1 멀티플렉싱부는,
    상기 M 비트의 계조 데이터 중에 R 계조 데이터를 멀티플렉싱하는 R 멀티플렉서;
    상기 M 비트의 계조 데이터 중에 G 계조 데이터를 멀티플렉싱하는 G 멀티플렉서; 및
    상기 M 비트의 계조 데이터 중에 B 계조 데이터를 멀티플렉싱하는 B 멀티플렉서를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  11. 제9항에 있어서,
    상기 제L 멀티플렉싱부의 멀티플렉서들이 출력하는 계조 데이터를 수신하여, 디멀티플렉싱하여 상기 소스 드라이버 회로로 출력하는 디멀티플렉싱부를 더 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  12. 제11항에 있어서, 상기 디멀티플렉싱부는,
    상기 제L 멀티플렉싱부의 멀티플렉서들이 출력하는 계조 데이터를 래치한 다음, 동시에 출력하는 N 개의 래치들을 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 장치.
  13. 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장하는 단계;
    상기 M 비트의 계조 데이터를 N(N은 자연수) 비트씩 나눈 다음, 상기 N 비트의 계조 데이터를 각각 멀티플렉싱하여 M/N(M/N은 자연수) 비트의 계조 데이터로 출력하는 제1 멀티플렉싱 단계;
    상기 제1 멀티플렉싱 단계가 출력하는 M/N 비트의 계조 데이터를 멀티플렉싱하는 제2 멀티플렉싱 단계; 및
    상기 제2 멀티플렉싱 단계가 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송하는 단계를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 방법.
  14. 제13항에 있어서, 상기 제1 멀티플렉싱 단계는,
    상기 M 비트의 계조 데이터 중에 R 계조 데이터를 멀티플렉싱하는 R 멀티플렉싱 단계;
    상기 M 비트의 계조 데이터 중에 G 계조 데이터를 멀티플렉싱하는 G 멀티플렉싱 단계; 및
    상기 M 비트의 계조 데이터 중에 B 계조 데이터를 멀티플렉싱하는 B 멀티플렉싱 단계를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 방법.
  15. 제13항에 있어서,
    상기 제2 멀티플렉서로부터 출력되는 계조 데이터를 N 비트의 계조 데이터로 디멀티플렉싱하여 상기 디스플레이 패널로 전송하는 단계로 출력하는 디멀티플렉싱 단계를 더 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 방법.
  16. 제15항에 있어서, 상기 디멀티플렉싱 단계는,
    상기 제2 멀티플렉싱 단계가 출력하는 계조 데이터를 순차적으로 수신하여 래치한 다음, 동시에 출력하는 단계를 구비하는 것을 특징으로 하는 디스플레이용 데이터 구동 방법.
  17. 디스플레이 패널이 구비하는 복수개의 픽셀들을 구동하는 M(M은 자연수) 비트의 계조 데이터를 저장하는 단계;
    상기 M 비트의 계조 데이터를 각각 순차적으로 멀티플렉싱하는 제1 내지 제L 멀티플렉싱 단계; 및
    상기 계조 데이터를 상기 디스플레이 패널로 전송하는 단계를 구비하고,
    상기 제1 멀티플렉싱 단계는, 상기 M 비트의 계조 데이터를 나누어 수신하여 멀티플렉싱하고,
    상기 제i (i는 2이상 L이하의 자연수) 멀티플렉싱 단계는, 상기 제i-1 멀티플렉싱 단계가 출력하는 계조 데이터를 나누어 수신하여 멀티플렉싱하고,
    상기 디스플레이 패널로 전송하는 단계는, 상기 제L 멀티플렉싱부의 멀티플렉서들이 출력하는 계조 데이터를 수신하여 상기 디스플레이 패널로 전송하는 것을 특징으로 하는 디스플레이용 데이터 구동 방법.
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