JP4721396B2 - 液晶表示装置及びその駆動方法 - Google Patents

Description

本発明は、液晶表示装置及びその駆動方法に関し、特に、アクティブマトリクッス方式の液晶表示装置及びその駆動方法に関する。

アクティブマトリックス液晶表示装置(AMLCD; Active Matrix Liquid Crystal Display)が知られている。この液晶表示装置は、マトリックス状に配置された複数の画素を有し、各画素にはＴＦＴ(Thin Film Transistor)等のアクティブ素子が配置されている。各アクティブ素子のゲート電極は、行方向に沿った走査線に接続され、ドレイン電極は、列方向に沿ったデータ線に接続される。この液晶表示装置は、ディスプレイの上から下に向かって走査線を順番に走査することによって、１つの画像をディスプレイに表示する（線順次方式）。この一画像を表示する操作は、フレーム（フィールド）と呼ばれている。

公知の液晶表示装置において、データ線からソース電極を介して画素に印加される電圧（以下、画素電圧と参照される）の極性は、所定の期間毎に反転する。つまり、画素は交流的に駆動される。ここで、極性とは、コモン電極の電圧を基準とした場合の画素電圧の正負を示す。このような駆動方法は、液晶材料が劣化するのを抑制するために適用されている。例えば、画素の駆動において、２本の走査線を走査する度に画素電圧の極性は反転する（２ライン反転駆動方式）。つまり、極性が反転した後に第一の走査線が走査されるとすると、次の第二の走査線は同じ極性で走査され、その後極性が反転する。この２ライン反転駆動方式により、フリッカなどが低減され画質が向上する。

液晶表示装置の大型化は、寄生容量や寄生抵抗の増加の原因となる。その結果として、データ線に印加される駆動電圧の波形はなまる。また、液晶表示装置が高解像度の表示を行うほど、画素電圧を画素に印加する時間（以下、書き込み時間と参照される）は短くなる。これらのことは、２ライン反転駆動方式において、第一の走査線に接続された画素に書き込まれる電圧（保持電圧）が、第二の走査線に接続された画素に書き込まれる電圧より小さくなる原因となる。画素の保持電圧が小さくなると画素の輝度が低下するため、隣接する走査線間の輝度の差が、画面上で横縞となって現れる。このような横縞の発生を抑制する技術として以下のものが知られている。

特許文献１及び特許文献２に開示された液晶表示装置によれば、第一の走査線に接続された画素に対する書き込み時間Ｔ１が、第二の走査線に接続された画素に対する書き込み時間Ｔ２よりも長くなるように設定される。これにより、第二の走査線に接続された画素の輝度が、第一の走査線に接続された画素の輝度程度まで抑えられる。従って、コントラストは低下するが、画面上の横縞の発生が抑制される。

また、特許文献２に開示された液晶表示装置によれば、第二の走査線が走査される際、正極側の電圧と負極側の電圧の略中間の電圧が一旦画素に印加され（プレチャージ）、その後に、所定の画素電圧がその画素に印加される。これにより、画面上の横縞の発生は抑制される。一方、プレチャージのために電流が消費されるので、消費電力が増大する。

特開２００１−２１５４６９号公報 特開２００２−２８７７０１号公報

本発明の目的は、画像表示の際に画面に発生する横縞を抑制することができる液晶表示装置及びその駆動方法を提供することにある。

本発明の他の目的は、書き込み時間を調整することなく、横縞の発生を抑制することができる液晶表示装置及びその駆動方法を提供することにある。

本発明の更に他の目的は、画像表示のコントラストを向上させることができる液晶表示装置及びその駆動方法を提供することにある。

本発明の更に他の目的は、消費電力を低減することができる液晶表示装置及びその駆動方法を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る液晶表示装置（１００）は、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）と、複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）と、複数の画素（６）と、走査線駆動回路（３）と、データ線駆動回路（２）と、コモン電極（９）とを備える。複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）は、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）のそれぞれと交差するように配置される。複数の画素（６）は、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）のそれぞれと複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）のそれぞれの交点に配置される。走査線駆動回路（３）は、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）を順次走査することによって複数の画素（６）を駆動する。データ線駆動回路（２）は、複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）を介して複数の画素（６）に画素電圧を印加する。コモン電極（９）は、複数の画素（６）に基準電圧（Ｖｃｏｍ）を印加する。また、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）は、第一走査線（Ｇ_１）と第二走査線（Ｇ_２）とを含む。走査線駆動回路（３）は、第一期間において、第一走査線（Ｇ_１）に対応する画素（６ａ）を駆動した後に第二走査線（Ｇ_２）に対応する画素（６ｂ）を駆動し、第二期間において、第二走査線（Ｇ_２）に対応する画素（６ｂ）を駆動した後に第一走査線（Ｇ_１）に対応する画素（６ａ）を駆動する。

上記第一期間は、第一フレームと第二フレームとを含み、上記第二期間は、第三フレームと第四フレームとを含む。この時、走査線駆動回路（３）は、第一フレーム及び第二フレームの各々において、第一走査線（Ｇ_１）に対応する画素（６ａ）を駆動した後に、第二走査線（Ｇ_２）に対応する画素（６ｂ）を駆動する。また、走査線駆動回路（３）は、第三フレーム及び第四フレームの各々において、第二走査線（Ｇ_２）に対応する画素（６ｂ）を駆動した後に、第一走査線（Ｇ_１）に対応する画素（６ａ）を駆動する。ここで、第一走査線（Ｇ_１）と第二走査線（Ｇ_２）は隣接していてもよい。

本発明に係る液晶表示装置（１００）において、複数の画素（６）に印加される画素電圧の基準電圧（Ｖｃｏｍ）に対する極性は、フレーム毎に反転するように制御される。また、走査線駆動回路（３）は、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）のうち一の走査線を水平期間にわたって走査するとする。この時、複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）に印加される画素電圧の基準電圧（Ｖｃｏｍ）に対する極性は、Ｎ水平期間（Ｎは２以上の整数）毎に反転するように制御される。ここで、例えば、Ｎは２である。また、複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）は、第一データ線（Ｓ_１、Ｓ_３）と、第一データ線（Ｓ_１、Ｓ_３）に隣接する第二データ線（Ｓ_２、Ｓ_４）とを含むとする。この時、第一データ線（Ｓ_１、Ｓ_３）に印加される画素電圧の極性は、基準電圧（Ｖｃｏｍ）に対して、第二データ線（Ｓ_２、Ｓ_４）に印加される画素電圧の極性と逆になるように制御される。

本発明に係る液晶表示装置（１００）において、走査線駆動回路（３）は、シフトレジスタ（４１）を備える。複数の走査線（５、Ｇ_１〜Ｇ_ｍ）の本数は２Ｍ本（Ｍは自然数；２Ｍ＝ｍ）であり、シフトレジスタ（４１）は、２Ｍ個のフリップフロップ回路（３３−１〜３３−２Ｍ）と、２Ｍ本の出力線（Ｃ_１〜Ｃ_２Ｍ）とを有する。

この時、２Ｍ個のフリップフロップ回路（３３−１〜３３−２Ｍ）の出力は、それぞれ２Ｍ本の出力線（Ｃ_１〜Ｃ_２Ｍ）を介して、複数の走査線（Ｇ_１〜Ｇ_２Ｍ）に接続される。第一期間において、２ｉ番目（ｉは１以上Ｍ−１以下の整数）のフリップフロップ回路（３３−２ｉ）の入力及び出力は、それぞれ２ｉ−１番目のフリップフロップ回路（３３−（２ｉ−１））の出力及び２ｉ＋１番目のフリップフロップ回路の入力（３３−（２ｉ＋１））に接続される。また、第ニ期間において、２ｉ−１番目のフリップフロップ回路（３３−（２ｉ−１））の入力及び出力は、それぞれ２ｉ番目のフリップフロップ回路（３３−２ｉ）の出力及び２ｉ＋２番目のフリップフロップ回路（３３−（２ｉ＋２））の入力に接続される。

または、２Ｍ個のフリップフロップ回路（３３−１〜３３−２Ｍ）は直列に接続され、２Ｍ本の出力線（Ｃ_１〜Ｃ_２Ｍ）は、それぞれ複数の走査線（Ｇ_１〜Ｇ_２Ｍ）に接続される。第一期間において、２ｉ−１番目（ｉは１以上Ｍ以下の整数）のフリップフロップ回路３３−（２ｉ−１）の出力は、２ｉ−１番目の出力線Ｃ_２ｉ−１に接続され、２ｉ番目のフリップフロップ回路３３−２ｉの出力は、２ｉ番目の出力線Ｃ_２ｉに接続される。また、第二期間において、２ｉ−１番目のフリップフロップ回路３３−（２ｉ−１）の出力は、２ｉ番目の出力線Ｃ_２ｉに接続され、２ｉ番目のフリップフロップ回路３３−２ｉの出力は、２ｉ−１番目の出力線Ｃ_２ｉ−１に接続される。

本発明に係る液晶表示装置（１００）において、データ線駆動回路（２）は、並列に配置された少なくとも３個のラインメモリ（５３、５４、５５）と、ラッチした映像信号を複数のデータ線（４、Ｓ_１〜Ｓ_Ｎ）に出力するデータラッチ回路（５７）と、ラインメモリ（５３、５４、５５）とデータラッチ回路（５７）の間に介在する切換回路（５６）とを備える。ラインメモリ（５３、５４、５５）の各々は、一本の走査線（５）に対応する映像信号を入力する。切換回路（５６）は、ラインメモリ（５３、５４、５５）のいずれかを選択し、選択したラインメモリ（５３、５４、５５）に格納された映像信号をデータラッチ回路（５７）に出力する。

このラインメモリ（５３、５４、５５）は、例えば、第一ラインメモリ（５３）と第二ラインメモリ（５４）とを含む。この時、第一走査線（Ｇ_１）に対応する映像信号としての第一映像信号（ＬＩＮＥ１）は、第一ラインメモリ（５３）に格納される。第二走査線（Ｇ_２）に対応する映像信号としての第二映像信号（ＬＩＮＥ２）は、第一映像信号（ＬＩＮＥ１）が第一ラインメモリ（５３）に格納された後に、第二ラインメモリ（５４）に格納される。切換回路（５６）によって、第一期間においては、第一映像信号（ＬＩＮＥ１）の後に第二映像信号（ＬＩＮＥ２）がデータラッチ回路（５７）に供給される。また、第二期間においては、切換回路（５６）によって、第二映像信号（ＬＩＮＥ２）の後に第一映像信号（ＬＩＮＥ１）がデータラッチ回路（５７）に供給される。

本発明に係る液晶表示装置（１００）は、データ線駆動回路（２）及び走査線駆動回路（３）を制御する制御回路（１０）を更に備える。この制御回路（１０）は、映像信号をデータ線駆動回路（２）に供給する。ここで、映像信号は、第一走査線（Ｇ_１）に対応する第一映像信号（ＬＩＮＥ１）と、第二走査線（Ｇ_２）に対応する第二映像信号（ＬＩＮＥ２）とを含む。この時、制御回路（１０）は、第一期間において、第一映像信号（ＬＩＮＥ１）の後に第二映像信号（ＬＩＮＥ２）をデータ線駆動回路（２）に出力する。また、制御回路（１０）は、第二期間において、第二映像信号（ＬＩＮＥ２）の後に第一映像信号（ＬＩＮＥ１）をデータ線駆動回路（２）に出力する。

この制御回路（１０）は、ラインメモリ（２３、２４）を備えてもよい。また、制御回路（１０）は、第一映像信号（ＬＩＮＥ１）の後に第二映像信号（ＬＩＮＥ２）を入力するとする。この時、第ニ期間において、入力された第一映像信号（ＬＩＮＥ１）は、ラインメモリ（２３、２４）に格納され、第二映像信号（ＬＩＮＥ２）の後にデータ線駆動回路（２）に出力される。

また、この制御回路（１０）は、映像信号を格納するフレームメモリ（２７）と、フレームメモリ（２７）のアドレスを制御して、そのアドレスに対応する映像信号をデータ線駆動回路（２）に供給するアドレス制御回路（２８）とを備えてもよい。このアドレス制御回路（２８）は、第一期間において、第一映像信号（ＬＩＮＥ１）の後に第二映像信号（ＬＩＮＥ２）をデータ線駆動回路（２）に供給し、第二期間において、第二映像信号（ＬＩＮＥ２）の後に第一映像信号（ＬＩＮＥ１）をデータ線駆動回路（２）に供給する。

本発明に係る液晶表示装置（１００）の駆動方法は、第一走査線（Ｇ_１）と第二走査線（Ｇ_２）を含む複数の走査線（５、Ｇ_１〜Ｇ_ｍ）と、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）のそれぞれと交差するように配置された複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）と、複数の走査線（５、Ｇ_１〜Ｇ_ｍ）のそれぞれと複数のデータ線（４、Ｓ_１〜Ｓ_ｎ）のそれぞれの交点に配置された複数の画素（６）とを備え、複数の画素（６）は、対応する複数の走査線（５、Ｇ_１〜Ｇ_ｍ）が順番に走査されることにより駆動される液晶表示装置（１００）の駆動方法である。この駆動方法は、（Ａ）第一走査線（Ｇ_１）に対応する画素（６ａ）を駆動した後に第二走査線（Ｇ_２）に対応する画素（６ｂ）を駆動するステップと、（Ｂ）第二走査線（Ｇ_２）に対応する画素（６ｂ）を駆動した後に第一走査線（Ｇ_１）に対応する画素（６ａ）を駆動するステップとを備える。この（Ａ）駆動するステップとこの（Ｂ）駆動するステップは、２フレーム毎に交互に実行される。

本発明に係る液晶表示装置及びその駆動方法によれば、画像表示の際に画面に発生する横縞が抑制される。

本発明に係る液晶表示装置及びその駆動方法によれば、書き込み時間を調整することなく、画像表示の際の横縞の発生が抑制される。

本発明に係る液晶表示装置及びその駆動方法によれば、画像表示のコントラストが向上する。

本発明に係る液晶表示装置及びその駆動方法によれば、消費電力が低減される。

添付図面を参照して、本発明による液晶表示装置及びその駆動方法を説明する。

図１は、本発明に係る液晶表示装置の構成を示すブロック図である。図１において、液晶表示装置１００は、液晶パネル１、データ線駆動回路２、走査線駆動回路３、複数のデータ線４、及び複数の走査線５を備える。複数のデータ線４と複数の走査線５は、液晶パネル１上において互いに交差するように配置され、複数の交点のそれぞれには複数の画素６が配置されている。データ線駆動回路２及び走査線駆動回路３は、それぞれ複数のデータ線４及び複数の走査線５に接続される。

図１において、複数の走査線５は行方向に沿って配置され、その複数の走査線５の各々は、上から順番に走査線Ｇ_１、Ｇ_２…Ｇ_ｍと参照される。また、複数のデータ線４は列方向に沿って配置され、その複数のデータ線４の各々は、左から順番にデータ線Ｓ_１、Ｓ_２…Ｓ_ｎと参照される。つまり、複数の画素６は、ｍ×ｎのマトリックス状に配置されている。例えば、液晶表示装置１００は、１０８０×１９２０個の画素６を有する。

液晶表示装置１００は、制御回路１０を更に備える。制御回路１０には、入力信号群１１が供給される。この制御回路１０は、入力信号群１１に基づきデータ線駆動信号群１２を生成し、そのデータ線駆動信号群１２をデータ線駆動回路２へ出力する。また、この制御回路１０は、入力信号群１１に基づき走査線駆動信号群１３を生成し、その走査線駆動信号群１３を走査線駆動回路３へ出力する。これらデータ線駆動信号群１２及び走査線駆動信号群１３のそれぞれは、データ線駆動回路２及び走査線駆動回路３を制御するための信号群である。

後述されるように、入力信号群１１は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ドットクロック信号ｄＣＬＫ、映像信号ＤＡ１〜ＤＡｎを含む。また、データ線駆動信号群１２は、水平スタート信号ＳＴＨ、水平クロック信号ＨＣＬＫ、ラッチ信号ＳＴＢ、極性反転信号ＰＯＬ、データ反転信号ＩＮＶ、映像信号ＤＢ１〜ＤＢｎを含む。また、走査線駆動信号群１３は、走査スタート信号ＳＴＶ、走査クロック信号ＶＣＬＫ、出力イネーブル信号ＶＯＥ、走査逆転信号ＶＲＥＶを含む。

図２は、液晶表示装置１００の画素６の構成を示す概略図である。図２において、例えば、データ線Ｓ_１と走査線Ｇ_１との交点に対応する画素６ａ、及びデータ線Ｓ_１と走査線Ｇ_２との交点に対応する画素６ｂの構成が示される。図２に示されるように、画素６（６ａ、６ｂ）は、ＴＦＴ(Thin Film Transistor)７と、液晶８と、コモン電極９と、補助容量（図示されない）を備える。コモン電極９には一定の電圧Ｖｃｏｍ（以下、基準電圧Ｖｃｏｍと参照される）が印加されており、このコモン電極９により液晶８の一端に基準電圧Ｖｃｏｍが印加される。液晶８の他端には、ＴＦＴ７のソース端子が接続される。また、ＴＦＴ７のゲート端子及びドレイン端子は、それぞれ走査線５及びデータ線４に接続される。

このようなアクティブマトリックス方式の液晶表示装置１００において、走査線駆動回路３は、上記走査線駆動信号群１３に基づいて、複数の走査線５を一本ずつ順番に走査する。走査中の走査線５に接続されたＴＦＴ７はＯＮになる。この時、画素６には、データ線駆動信号回路２によりデータ線４を通じて画素電圧が印加される。このようにして、複数の画素６が駆動される。画素６は、１フレーム期間中、書き込まれた電圧を保持電圧として保持する。画素６の輝度はこの保持電圧のレベルに依存するため、データ線４に印加する画素電圧を調整することによって所望の階調で画像を表示することができる。複数の走査線５が一通り走査されると、１フレームが完了する。このようなフレームが繰り返されることにより、液晶パネル１において映像が継続的に表示される。例えば、液晶表示装置１００は、１秒間に６０フレームの周波数（６０Ｈｚ）で駆動される。

図３は、本発明に係る液晶表示装置１００の動作を概略的に示すタイミングチャートである。図３では、連続する４フレーム（第一フレーム、第二フレーム、第三フレーム、第四フレーム）において、複数の走査線Ｇ_１〜Ｇ_ｍに印加される走査電圧波形（Ｇ_１走査波形〜Ｇ_ｍ走査波形）が示される。この走査電圧は、走査線駆動信号群１３に基づき、走査線駆動回路３から出力される。また、図３において、走査スタート信号ＳＴＶと走査逆転信号ＶＲＥＶが示される。走査スタート信号ＳＴＶは、各フレームの開始を指示する信号である。走査逆転信号ＶＲＥＶは、後述されるように、走査モードを指示する信号である。走査逆転信号ＶＲＥＶがハイレベル（以下、“Ｈ”と参照される）にある時、複数の走査線Ｇ_１〜Ｇ_ｍは、第一モードで走査され、走査逆転信号ＶＲＥＶがローレベル（以下、“Ｌ”と参照される）にある時、複数の走査線Ｇ_１〜Ｇ_ｍは、第二モードで走査される。

時刻ｔ_１において、制御回路１０は、走査スタート信号ＳＴＶを走査線駆動回路３に出力する。これにより、第一フレームが開始する。この時、同時に走査逆転信号ＶＲＥＶが“Ｌ”（第二モード）から“Ｈ”（第一モード）に変わる。第一フレームが開始すると、図３に示されるように、走査線駆動回路３は、走査線Ｇ_１から走査線Ｇ_ｍまで、番号順に１つずつ走査してゆく。つまり、第一モードにおいて、複数の走査線Ｇ_１〜Ｇ_ｍは、番号順に１つずつ走査される。

全ての走査線Ｇ_１〜Ｇ_ｍが走査された後、時刻ｔ_２において、制御回路１０は、走査スタート信号ＳＴＶを走査線駆動回路３に出力する。これにより、第ニフレームが開始する。第一フレームと同様に、走査線駆動回路３は、走査線Ｇ_１から走査線Ｇ_ｍまで、番号順に１つずつ走査してゆく。第二フレームにおいて、走査逆転信号ＶＲＥＶは“Ｈ”のままである。

時刻ｔ_３において、制御回路１０は、走査スタート信号ＳＴＶを走査線駆動回路３に出力し、第三フレームが開始する。この時、同時にＶＲＥＶが“Ｈ”（第一モード）から“Ｌ”（第ニモード）に変わる。第三フレームが開始すると、図３に示されるように、走査線駆動回路３は、走査線Ｇ_２、走査線Ｇ_１、走査線Ｇ_４、走査線Ｇ_３…の順に１つずつ走査してゆく。つまり、第二モードにおいて、２本の走査線ペア（第一走査線と第二走査線）は、第一モードにおいて走査される順番と逆の順番で走査される。

時刻ｔ_４において、制御回路１０は、走査スタート信号ＳＴＶを走査線駆動回路３に出力する。これにより、第四フレームが開始する。第三フレームと同様に、走査線駆動回路３は、走査線Ｇ_２、走査線Ｇ_１、走査線Ｇ_４、走査線Ｇ_３…の順に１つずつ走査してゆく。第四フレームにおいて、走査逆転信号ＶＲＥＶは“Ｌ”のままである。時刻ｔ_５において、次のフレームが開始し、同時に走査逆転信号ＶＲＥＶが“Ｌ”から“Ｈ”に変わる。以降、上記第一フレームから第四フレームに示された動作と同様の動作が繰り返される。

このように、本発明に係る液晶表示装置１００によれば、走査線駆動回路３は、第一モードにおいて、第一走査線（例えばＧ_１）に対応する画素６を駆動した後に、第二走査線（例えばＧ_２）に対応する画素６を駆動する。また、走査線駆動回路３は、第二モードにおいて、第二走査線（例えばＧ_２）に対応する画素６を駆動した後に、第一走査線（例えばＧ_１）に対応する画素６を駆動する。この第一モードによる走査と、第二モードによる走査は、２フレームごとに交互に繰り返される。

以下、本発明に係る液晶表示装置１００の動作を更に詳細に説明する。図４Ａは、時刻ｔ_１を含む期間ｔ_ｒｅｆ１〜ｔ_ｒｅｆ２（図３参照）における動作を詳細に説明するタイミングチャートである。同様に、図４Ｂ、図４Ｃ、図４Ｄは、それぞれ時刻ｔ_２を含む期間ｔ_ｒｅｆ３〜ｔ_ｒｅｆ４、時刻ｔ_３を含む期間ｔ_ｒｅｆ５〜ｔ_ｒｅｆ６、時刻ｔ_４を含む期間ｔ_ｒｅｆ７〜ｔ_ｒｅｆ８
における動作を詳細に説明するタイミングチャートである。

図４Ａにおいて、走査逆転信号ＶＲＥＶ、走査スタート信号ＳＴＶ、走査クロック信号ＶＣＬＫ、出力イネーブル信号ＶＯＥ、ラッチ信号ＳＴＢ、極性反転信号ＰＯＬ、データ線Ｓ_１に印加される画素電圧（データ線波形）、走査線Ｇ_１に印加される走査電圧（Ｇ_１走査波形）、それに隣接する走査線Ｇ_２に印加される走査電圧（Ｇ_２走査波形）、画素６ａに書き込まれる電圧、及び画素６ｂに書き込まれる電圧が示される。また、ここでは、ノーマリホワイト方式の液晶パネルにおいて、駆動電圧差が最も大きい全黒表示の場合の動作が示される。

走査クロック信号ＶＣＬＫは、走査線Ｇ_１〜Ｇ_ｍの走査を制御するクロック信号であり、制御回路１０が垂直同期信号Ｖｓｙｎｃに基づいて生成し、走査線駆動回路３に出力する。出力イネーブル信号ＶＯＥは、走査線駆動回路３の出力（走査電圧）を制御する信号であり、制御回路１０から走査駆動回路３に出力される。この出力イネーブル信号ＶＯＥが“Ｈ”の時、走査線駆動回路３の出力は“Ｌ”に固定される。ラッチ信号ＳＴＢは、データ線Ｓ_１〜Ｓ_ｎに印加される画素電圧を切り換えるタイミングを示す信号であり、制御回路１０からデータ線駆動回路２に出力される。極性反転信号ＰＯＬは、データ線Ｓ_１〜Ｓ_ｎに印加される画素電圧の極性を指示する信号であり、制御回路１０からデータ線駆動回路２に出力される。ここで、極性とは、コモン電極９における基準電圧Ｖｃｏｍに対する画素電圧の正負を示す。時刻ｔ_１の前に、データ線Ｓ_１に印加されている画素電圧は負極性であるとする。

図４Ａに示されるように、時刻ｔ_１において、走査スタート信号ＳＴＶが立ち上がり、それと同期して走査逆転信号ＶＲＥＶが“Ｈ”（第一モード）に設定される。時刻ｔ_１１において、走査クロック信号ＶＣＬＫ、出力イネーブル信号ＶＯＥ、極性反転信号ＰＯＬが立ちあがる。走査クロック信号ＶＣＬＫが立ちあがることにより、一本の走査線５が走査される期間である「水平期間」が始まる。ここでは、走査線Ｇ_１に対する水平期間が始まる。但し、出力イネーブル信号ＶＯＥが“Ｈ”であるため、走査線駆動回路３はまだ走査電圧を出力しない。

時刻ｔ_１２において、出力イネーブル信号ＶＯＥが“Ｈ”から“Ｌ”に変わり、走査線Ｇ_１に走査電圧が印加される。これにより、画素６ａに対する電圧の書き込みが始まる。時刻ｔ_１３において、ラッチ信号ＳＴＢが立ち下がる。ここで、極性反転信号ＰＯＬが“Ｈ”なので、データ線Ｓ_１に印加される画素電圧が負極性から正極性へ変化し始める。データ線４の寄生容量や寄生抵抗のせいで、画素電圧は鈍って変化する。画素電圧の変化に伴い、画素６ａに書き込まれる電圧が変化する。

時刻ｔ_１４において、走査クロック信号ＶＣＬＫ、出力イネーブル信号ＶＯＥが立ち上がる。これに伴い、走査線Ｇ_１への走査電圧の印加が終了する。つまり、走査線Ｇ_１に対する水平期間は、時刻ｔ_１１に始まり、時刻ｔ_１４で終わる。また、画素６ａのＴＦＴ７がＯＮである期間、すなわち画素６ａに対する電圧の書き込み期間は、時刻ｔ_１２に始まり、時刻ｔ_１４で終わる。書き込みの継続時間は、Ｔ１である。画素６ａは、この時点で書き込まれた電圧を保持電圧として、１フレームにわたって保持する。ここで、図４Ａに示されるように、データ線Ｓ_１に印加される画素電圧は、変化し終わっていない。つまり、画素電圧は、１水平期間内で所定の電圧差（約１０Ｖ）だけ変化していない。従って、画素６ａの保持電圧は、所望の電圧に達しない。この保持電圧と所望の電圧の差をＶ１とする。液晶表示装置１００が大型化、高精細化する程、この電圧差Ｖ１は顕著となる。

時刻ｔ_１４に走査クロック信号ＶＣＬＫが立ちあがることにより、走査線Ｇ_２に対する水平期間が始まる。但し、出力イネーブル信号ＶＯＥが“Ｈ”であるため、走査線駆動回路３はまだ走査電圧を出力しない。時刻ｔ_１５において、出力イネーブル信号ＶＯＥが“Ｈ”から“Ｌ”に変わり、走査線Ｇ_２に走査電圧が印加される。これにより、画素６ｂに対する電圧の書き込みが始まる。つまり、出力イネーブル信号ＶＯＥは、ある水平期間における画素６（例えば画素６ａ）への書き込み動作と、次の水平期間における画素６（例えば画素６ｂ）への書き込み動作が互いに干渉することを防止する役割を果たす。時刻ｔ_１６において、ラッチ信号ＳＴＢが立ち下がる。極性反転信号ＰＯＬは“Ｈ”のままなので、データ線Ｓ_１に印加される画素電圧は正極性の領域のままである。

時刻ｔ_１７において、走査クロック信号ＶＣＬＫ、出力イネーブル信号ＶＯＥが立ち上がる。これに伴い、走査線Ｇ_２に対する水平期間及び書き込み期間が終了する。画素６ｂは、この時点で書き込まれた電圧を保持電圧として、１フレームにわたって保持する。この画素６ｂの保持電圧と所望の電圧の差をＶ２とする。画素６ａ及び画素６ｂに対する水平期間において、極性反転信号ＰＯＬは一定なので、電圧差Ｖ２は電圧差Ｖ１よりも小さい。

また、時刻ｔ_１７において、極性反転信号ＰＯＬが“Ｈ”から“Ｌ”へ変わる。その後、時刻ｔ_１９において、ラッチ信号ＳＴＢが立ち下がると、図４Ａに示されるように、データ線Ｓ_１に印加される画素電圧が正極性から負極性へ変化し始める。このようにデータ線Ｓ_１〜Ｓ_ｎに印加される画素電圧の極性は、２水平期間ごとに入れ代わる（以下、２ライン反転駆動方式と参照される）。また、極性反転信号ＰＯＬが“Ｈ”の時、データ線駆動回路２は、奇数番目のデータ線Ｓ_２ｊ−１（ｊは自然数）に正極性の画素電圧を印加し、偶数番目のデータ線Ｓ_２ｊに負極性の画素電圧を印加してもよい。極性反転信号ＰＯＬが“Ｌ”の時、データ線駆動回路２は、奇数番目のデータ線Ｓ_２ｊ−１に負極性の画素電圧を印加し、偶数番目のデータ線Ｓ_２ｊに正極性の画素電圧を印加してもよい（以下、ドット反転駆動方式と参照される）。２ライン反転駆動方式やドット反転駆動方式、またその組み合わせは、液晶表示装置１００を駆動するにあたって、液晶材料の劣化が抑制されるという点で優れる。

第二フレームにおける液晶表示装置１００の動作を示す図４Ｂにおいて、図４Ａと同じパラメータが図示され、又、重複する説明は適宜省略される。図４Ｂに示されるように、時刻ｔ_２において、走査スタート信号ＳＴＶが立ち上がり、第二フレームが開始する。時刻ｔ_２１において、走査クロック信号ＶＣＬＫ、出力イネーブル信号ＶＯＥが立ち上がり、極性反転信号ＰＯＬが“Ｌ”に設定される。このように、データ線Ｓ１〜Ｓｎに印加される画素電圧の極性は、フレーム毎に反転する（以下、フレーム反転駆動方式と参照される）。このフレーム反転駆動方式も、液晶表示装置１００を駆動するにあたって、液晶材料の劣化が抑制されるという点で優れる。走査クロック信号ＶＣＬＫが立ちあがることにより、走査線Ｇ_１に対する水平期間が始まる。

時刻ｔ_２２において、出力イネーブル信号ＶＯＥが“Ｈ”から“Ｌ”に変わり、走査線Ｇ_１に走査電圧が印加される。これにより、画素６ａに対する電圧の書き込みが始まる。時刻ｔ_２３において、ラッチ信号ＳＴＢが立ち下がる。ここで、極性反転信号ＰＯＬが“Ｌ”なので、データ線Ｓ_１に印加される画素電圧が正極性から負極性へ変化し始める。データ線４の寄生容量や寄生抵抗のせいで、画素電圧は鈍って変化する。画素電圧の変化に伴い、画素６ａに書き込まれる電圧が変化する。

時刻ｔ_２４において、走査線Ｇ_１に対する水平期間が終わり、走査線Ｇ_２に対する水平期間が始まる。画素６ａは、この時点で書き込まれた電圧を保持電圧として、１フレームにわたって保持する。ここで、図４Ｂに示されるように、データ線Ｓ_１に印加される画素電圧は、変化し終わっていない。従って、画素６ａの保持電圧は、所望の電圧に達しない。この保持電圧と所望の電圧の差をＶ３とする。

時刻ｔ_２５において、走査線Ｇ_２に対する書き込み期間が始まる。時刻ｔ_２６において、ラッチ信号ＳＴＢが立ち下がる。極性反転信号ＰＯＬは“Ｌ”のままなので、データ線Ｓ_１に印加される画素電圧は負極性の領域のままである。時刻ｔ_２７において、走査線Ｇ_２に対する水平期間が終了する。画素６ｂは、この時点で書き込まれた電圧を保持電圧として、１フレームにわたって保持する。この画素６ｂの保持電圧と所望の電圧の差をＶ４とする。画素６ａ及び画素６ｂに対する水平期間において、極性反転信号ＰＯＬは一定なので、電圧差Ｖ４は電圧差Ｖ３よりも小さい。また、時刻ｔ_２７において、極性反転信号ＰＯＬが“Ｌ”から“Ｈ”へ変わる（２ライン反転駆動）。その後、時刻ｔ_２９において、ラッチ信号ＳＴＢが立ち下がると、図４Ｂに示されるように、データ線Ｓ_１に印加される画素電圧が負極性から正極性へ変化し始める。

このように、走査逆転信号ＶＲＥＶが“Ｈ”の場合、すなわち、第一モードにおいて、画素６ａが駆動された後に、画素６ｂが駆動される。

第三フレームにおける液晶表示装置１００の動作を示す図４Ｃにおいて、図４Ａと同じパラメータが図示され、又、重複する説明は適宜省略される。図４Ｃに示されるように、時刻ｔ_３において、走査スタート信号ＳＴＶが立ち上がり、第三フレームが開始する。同時に、走査逆転信号ＶＲＥＶが“Ｈ”（第一モード）から“Ｌ”（第ニモード）に変わる。

第三フレームにおける動作は、走査線Ｇ_１、Ｇ_２が走査される順番を除いて、第一フレーム（図４Ａ参照）と同様である。すなわち、時刻ｔ_３１において、走査線Ｇ_２に対する水平期間が始まり、時刻ｔ_３２において、走査線Ｇ_２に対する書き込み期間が始まる。時刻ｔ_３４において、走査線Ｇ_２に対する水平期間及び書き込み期間が終了する。この時、画素６ｂの保持電圧と所望の電圧の差はＶ１である。

また、時刻ｔ_３４において、走査線Ｇ_１に対する水平期間が始まり、時刻ｔ_３５において、走査線Ｇ_１に対する書き込み期間が始まる。時刻ｔ_３７において、走査線Ｇ_１に対する水平期間及び書き込み期間が終了する。この時、画素６ａの保持電圧と所望の電圧の差はＶ２である。画素６ｂ及び画素６ａに対する水平期間において、極性反転信号ＰＯＬは一定なので、電圧差Ｖ２は電圧差Ｖ１よりも小さい。

第四フレームにおける液晶表示装置１００の動作を示す図４Ｄにおいて、図４Ｂと同じパラメータが図示され、又、重複する説明は適宜省略される。図４Ｄに示されるように、時刻ｔ_４において、走査スタート信号ＳＴＶが立ち上がり、第四フレームが開始する。走査逆転信号ＶＲＥＶは、“Ｌ”のままである。

第四フレームにおける動作は、走査線Ｇ_１、Ｇ_２が走査される順番を除いて、第ニフレーム（図４Ｂ参照）と同様である。すなわち、時刻ｔ_４１において、走査線Ｇ_２に対する水平期間が始まり、時刻ｔ_４２において、走査線Ｇ_２に対する書き込み期間が始まる。時刻ｔ_４４において、走査線Ｇ_２に対する水平期間及び書き込み期間が終了する。この時、画素６ｂの保持電圧と所望の電圧の差はＶ３である。

また、時刻ｔ_４４において、走査線Ｇ_１に対する水平期間が始まり、時刻ｔ_４５において、走査線Ｇ_１に対する書き込み期間が始まる。時刻ｔ_４７において、走査線Ｇ_１に対する水平期間及び書き込み期間が終了する。この時、画素６ａの保持電圧と所望の電圧の差はＶ４である。画素６ｂ及び画素６ａに対する水平期間において、極性反転信号ＰＯＬは一定なので、電圧差Ｖ４は電圧差Ｖ３よりも小さい。

このように、走査逆転信号ＶＲＥＶが“Ｌ”の場合、すなわち、第ニモードにおいて、画素６ｂが駆動された後に、画素６ａが駆動される。

以上に説明された本発明に係る液晶表示装置１００の駆動方法は、図５に要約される。図５において、走査線Ｇ_１〜Ｇ_４及びデータ線Ｓ_１〜Ｓ_４に対応する画素６における画素電圧が示されている。記号「＋」は、正極性の画素電圧を示し、記号「−」は、負極性の画素電圧を示す。また、図中の括弧は、走査線ペア（例えば、走査線Ｇ_１とＧ_２）のうち、後に走査される走査線に対応する記号に付与されている。

図５に示されるように、あるデータ線（例えばデータ線Ｓ_１）に印加される画素電圧の極性は、隣接するデータ線（例えばデータ線Ｓ_２）に印加される画素電圧の極性と逆である（ドット反転駆動方式）。また、データ線に印加される画素電圧の極性は、２水平期間毎に反転する（２ライン反転駆動方式）。また、複数の画素６に印加される画素電圧の極性は、フレーム毎に反転する（フレーム反転駆動方式）。更に、２フレームごとに複数の走査線を走査する順番が変わる。すなわち、第一フレーム及び第二フレーム（第一モード）において、走査線Ｇ_１、Ｇ_２、Ｇ_３、Ｇ_４・・・の順番で走査が実行される。一方、第三フレーム及び第四フレーム（第二モード）において、走査線Ｇ_２、Ｇ_１、Ｇ_４、Ｇ_３・・・の順番で走査が実行される。

このような液晶表示装置１００及びその駆動方法による効果は以下の通りである。図４Ａ〜図４Ｄに示されたように、第一フレームから第四フレームにおいて、画素６ａの保持電圧と所望の電圧との差は、順にＶ１、Ｖ３、Ｖ２、Ｖ４である。画素６ａに関する平均の電圧差は、（Ｖ１＋Ｖ３＋Ｖ２＋Ｖ４）／４である。一方、第一フレームから第四フレームにおいて、画素６ｂの保持電圧と所望の電圧との差は、順にＶ２、Ｖ４、Ｖ１、Ｖ３である。画素６ｂに関する平均の電圧差は、（Ｖ２＋Ｖ４＋Ｖ１＋Ｖ３）／４である。このように、画素６ａに関する平均電圧差と、画素６ｂに関する平均電圧差は等しくなる。これは画素６ａにおける輝度と、画素６ｂにおける輝度が等しくなることを意味する。他の画素６に関しても、画素６ａ、６ｂのペアと同様の状況が発生する。従って、画像表示の際に画面に発生する横縞やむらが抑制される。

また、画面の横縞を消すために、出力イネーブル信号ＶＯＥの継続時間を調整する必要がない。つまり、従来技術のように、画面における横縞の発生を目視によって確認しながら、出力イネーブル信号ＶＯＥの継続時間を微調整する必要がない。あるいは、出力イネーブル信号ＶＯＥの継続時間を調整する回路を設置する必要がない。液晶パネル１や回路の特性は、製品ごとにばらつきがあるので、このような調整は大変な作業を要する。本発明の液晶表示装置１００及びその駆動方法によれば、書き込み時間を調整することなく、画像表示の際の横縞の発生が抑制される。

更に、本発明の液晶表示装置１００及びその駆動方法によれば、図４Ａ〜図４Ｄにおいて２番目に駆動される画素６（例えば、図４Ａにおける画素６ｂ）に対する書き込み期間を短くする必要がない。つまり、従来技術のように、出力イネーブル信号ＶＯＥの継続時間を調整することによって、複数の画素６における輝度の整合をとる必要がない。よって、画素６に対する書き込み時間を最大限長く設定することが可能となる。これは、画素６の保持電圧が所望の電圧により近づくことを意味する。従って、画像表示のコントラストが向上する。

更に、本発明の液晶表示装置１００及びその駆動方法によれば、図４Ａ〜図４Ｄにおいて２番目に駆動される画素６（例えば、図４Ａにおける画素６ｂ）に対して、プレチャージする必要がない。よって、プレチャージにおけるデータ線４の寄生容量を充電・放電するための電流が削減される。従って、消費電力が低減される。

なお、２フレームごとに第一モードと第二モードを切りかえる駆動方法は、図４Ａ〜図４Ｄに示された駆動方法だけに限られない。例えば、第一フレーム及び第四フレームにおいて走査逆転信号ＶＲＥＶを“Ｈ”に設定し、第二フレーム及び第三フレームにおいて走査逆転信号ＶＲＥＶを“Ｌ”に設定してもよい。

また、２ライン反転駆動方式の代わりに、複数のデータ線に印加される画素電圧の極性は、Ｎ（Ｎは２以上の整数）水平期間ごとに入れ代わってもよい（以下、Ｎライン反転駆動方式と参照される）。例えば、図１に示される走査線Ｇ_Ｎｉ＋１〜走査線Ｇ_Ｎｉ＋Ｎ（ｉは０以上ｍ／Ｎ−１以下の整数）から構成される走査線群を走査するＮ水平期間にわたって、極性反転信号ＰＯＬは一定である。そして、ｉが１増加すると、極性反転信号ＰＯＬは反転する。この場合、第一モード（ＶＲＥＶ＝“Ｈ”）において、その走査線群は、Ｇ_Ｎｉ＋１、Ｇ_Ｎｉ＋２、・・、Ｇ_{Ｎｉ＋Ｎ−１}、Ｇ_Ｎｉ＋Ｎの順番に走査される。一方、第二モード（ＶＲＥＶ＝“Ｌ”）においては、その走査線群は、Ｇ_Ｎｉ＋Ｎ、Ｇ_{Ｎｉ＋Ｎ−１}、・・、Ｇ_Ｎｉ＋２、Ｇ_Ｎｉ＋１の順番に走査される。例えば、Ｎ＝３の場合、第一モードにおいて、複数の走査線Ｇ_１〜Ｇ_ｍは、Ｇ_１、Ｇ_２、Ｇ_３、Ｇ_４、Ｇ_５、Ｇ_６、Ｇ_７、Ｇ_８、Ｇ_９・・・の順番に走査される。一方、第二モードにおいて、複数の走査線Ｇ_１〜Ｇ_ｍは、Ｇ_３、Ｇ_２、Ｇ_１、Ｇ_６、Ｇ_５、Ｇ_４、Ｇ_９、Ｇ_８、Ｇ_７・・・の順番に走査される。

次に、上述の液晶駆動装置１００の駆動方法を実現する駆動回路の構成について詳細に説明する。

（第一実施例）
図６は、本発明の第一実施例に係る走査線駆動回路３の構成を示すブロック図である。図６において、走査線駆動回路３は、シフトレジスタ回路４１と、論理回路４２と、レベルシフト回路４３と、出力回路４４とを備える。シフトレジスタ回路４１の回路構成は、後述されるように、切り換えることが可能である。このシフトレジスタ回路４１は、走査スタート信号ＳＴＶ、走査クロック信号ＶＣＬＫ、及び走査逆転信号ＶＲＥＶを入力し、出力線Ｃ_１〜Ｃ_ｍを介して走査信号を論理回路４２に出力する。論理回路４２は、出力イネーブル信号ＶＯＥと、シフトレジスタ４１からの走査信号を入力する。上述のように、出力イネーブル信号ＶＯＥが“Ｈ”の場合、論理回路４２は走査信号を出力しない。出力イネーブル信号ＶＯＥが“Ｌ”の場合、論理回路４２は走査信号を出力する。出力された走査信号は、レベルシフト回路４３で調整された後、出力回路４４を介して複数の走査線Ｇ_１〜Ｇ_ｍに出力される。

図７Ａは、シフトレジスタ回路４１の１つの構成例を示す回路図である。ここで、複数の走査線Ｇ_１〜Ｇ_ｍの本数は２Ｍ本（Ｍは自然数；２Ｍ＝ｍ）であるとする。シフトレジスタ回路４１は、２Ｍ個のフリップフロップ回路３３（３３−１、３３−２、・・、３３−２Ｍ）と、２Ｍ本の出力線（Ｃ_１、Ｃ_２、・・、Ｃ_２Ｍ）、複数のスイッチ３１、及び複数のスイッチ３２を備える。フリップフロップ回路３３−１〜３３−２Ｍの出力は、それぞれ出力線Ｃ_１〜Ｃ_２Ｍを介して、走査線Ｇ_１〜Ｇ_２Ｍに接続される。尚、図７Ａにおいては、フリップフロップ回路３３−１〜３３−４、及び出力線Ｃ_１〜Ｃ_４の構成が示されている。

シフトレジスタ回路４１は走査スタート信号ＳＴＶを入力し、入力された走査スタート信号ＳＴＶは、走査クロック信号ＣＬＫに同期して、順番にシフトしてゆく。ここで、このシフトレジスタ回路４１において、動作モード（第一モード、第二モード）に応じて、スイッチ３１とスイッチ３２のいずれかがＯＮに設定される。これによって、２Ｍ個のフリップフロップ回路３３の接続が切り換わり、走査スタート信号ＳＴＶが出力線Ｃ_１〜Ｃ_２Ｍに出力される順番が切り換わる。

走査逆転信号ＶＲＥＶが“Ｈ”（第一モード）の時、複数のスイッチ３１がＯＮに設定され、複数のスイッチ３２がＯＦＦに設定される。これによって、２ｉ番目（ｉは１以上Ｍ−１以下の整数）のフリップフロップ回路３３−２ｉの入力及び出力は、それぞれ２ｉ−１番目のフリップフロップ回路３３−（２ｉ−１）の出力及び２ｉ＋１番目のフリップフロップ回路３３−（２ｉ＋１）の入力に接続される。例えば、図７Ａにおいて（ｉ＝１）、フリップフロップ回路３３−２の入力及び出力は、それぞれフリップフロップ回路３３−１の出力及びフリップフロップ回路３３−３の入力に接続される。フリップフロップ回路３３−１に入力された走査スタート信号ＳＴＶは、出力線Ｃ_１から出力される。次のクロックにおいて、その走査スタート信号ＳＴＶは、フリップフロップ回路３３−２に入力され、出力線Ｃ_２から出力される。このように、第一モードでは、複数の走査線Ｇ_１〜Ｇ_２Ｍは、Ｇ_１、Ｇ_２、Ｇ_３…の順番で走査される。

走査逆転信号ＶＲＥＶが“Ｌ”（第ニモード）の時、複数のスイッチ３１がＯＦＦに設定され、複数のスイッチ３２がＯＮに設定される。これによって、２ｉ−１番目のフリップフロップ回路３３−（２ｉ−１）の入力及び出力は、それぞれ２ｉ番目のフリップフロップ回路３３−２ｉの出力及び２ｉ＋２番目のフリップフロップ回路３３−（２ｉ＋２）の入力に接続される。例えば、図７Ａにおいて（ｉ＝１）、フリップフロップ回路３３−１の入力及び出力は、それぞれフリップフロップ回路３３−２の出力及びフリップフロップ回路３３−４の入力に接続される。フリップフロップ回路３３−２に入力された走査スタート信号ＳＴＶは、出力線Ｃ_２から出力される。次のクロックにおいて、その走査スタート信号ＳＴＶは、フリップフロップ回路３３−１に入力され、出力線Ｃ_１から出力される。このように、第ニモードでは、複数の走査線Ｇ_１〜Ｇ_２Ｍは、Ｇ_２、Ｇ_１、Ｇ_４、Ｇ_３…の順番で走査される。

図７Ｂは、シフトレジスタ回路４１の他の構成例を示す回路図である。図７Ａの場合と同様に、シフトレジスタ回路４１は、２Ｍ個のフリップフロップ回路３３（３３−１、３３−２、・・、３３−２Ｍ）と、２Ｍ本の出力線（Ｃ_１、Ｃ_２、・・、Ｃ_２Ｍ）、複数のスイッチ３１、及び複数のスイッチ３２を備える。フリップフロップ回路３３−１〜３３−２Ｍは、直列に接続される。また、出力線Ｃ_１〜Ｃ_２Ｍは、それぞれ走査線Ｇ_１〜Ｇ_２Ｍに接続される。尚、図７Ｂにおいては、フリップフロップ回路３３−１〜３３−４、及び出力線Ｃ_１〜Ｃ_４の構成が示されている。

走査逆転信号ＶＲＥＶが“Ｈ”（第一モード）の時、複数のスイッチ３１がＯＮに設定され、複数のスイッチ３２がＯＦＦに設定される。これによって、２ｉ−１番目（ｉは１以上Ｍ以下の整数）のフリップフロップ回路３３−（２ｉ−１）の出力は、２ｉ−１番目の出力線Ｃ_２ｉ−１に接続され、２ｉ番目のフリップフロップ回路３３−２ｉの出力は、２ｉ番目の出力線Ｃ_２ｉに接続される。例えば、図７Ｂにおいて（ｉ＝１）、フリップフロップ回路３３−１の出力は、出力線Ｃ_１に接続され、フリップフロップ回路３３−２の出力は、出力線Ｃ_２に接続される。フリップフロップ回路３３−１に入力された走査スタート信号ＳＴＶは、出力線Ｃ_１から出力される。次のクロックにおいて、その走査スタート信号ＳＴＶは、フリップフロップ回路３３−２に入力され、出力線Ｃ_２から出力される。このように、第一モードでは、複数の走査線Ｇ_１〜Ｇ_２Ｍは、Ｇ_１、Ｇ_２、Ｇ_３…の順番で走査される。

走査逆転信号ＶＲＥＶが“Ｌ”（第ニモード）の時、複数のスイッチ３１がＯＦＦに設定され、複数のスイッチ３２がＯＮに設定される。これによって、２ｉ−１番目のフリップフロップ回路３３−（２ｉ−１）の出力は、２ｉ番目の出力線Ｃ_２ｉに接続され、２ｉ番目のフリップフロップ回路３３−２ｉの出力は、２ｉ−１番目の出力線Ｃ_２ｉ−１に接続される。例えば、図７Ｂにおいて（ｉ＝１）、フリップフロップ回路３３−１の出力は、出力線Ｃ_２に接続され、フリップフロップ回路３３−２の出力は、出力線Ｃ_１に接続される。フリップフロップ回路３３−１に入力された走査スタート信号ＳＴＶは、出力線Ｃ_２から出力される。次のクロックにおいて、その走査スタート信号ＳＴＶは、フリップフロップ回路３３−２に入力され、出力線Ｃ_１から出力される。このように、第ニモードでは、複数の走査線Ｇ_１〜Ｇ_２Ｍは、Ｇ_２、Ｇ_１、Ｇ_４、Ｇ_３…の順番で走査される。

以上に説明されたように、図７Ａあるいは図７Ｂに示された走査線駆動回路３（シフトレジスタ回路４１）によれば、複数の走査線Ｇ_１〜Ｇ_２Ｍの走査順序が、動作モードに応じて切り換えられる。よって、本発明に係る液晶表示装置１００の駆動方法が実現される。

（第二実施例）
複数の走査線Ｇ_１〜Ｇ_ｍの走査順序が、動作モードに応じて切り換えられるので、その走査順序に整合するように、データ線駆動回路２による映像信号の出力順序は制御される。そのような映像信号の制御が制御回路１０において行われる例を以下に示す。図１に示されたように、制御回路１０は、水平同期信号Ｈｓｙｎｃ及びドットクロック信号ｄＣＬＫに基づき、映像信号ＤＡ１〜ＤＡｎを入力し、映像信号ＤＢ１〜ＤＢｎをデータ線駆動回路２に出力する。ドットクロック信号ｄＣＬＫは、液晶パネル１の解像度に応じて映像信号を制御するための信号であり、映像信号ＤＢ１〜ＤＢｎは、このドットクロック信号ｄＣＬＫに従って順番にデータ線駆動回路２に出力される。

図８は、本発明の第二実施例に係る制御回路１０の構成を概略的に示すブロック図である。図８において、映像信号ＤＡ１〜ＤＡｎ（以下、ＤＡｎと参照される）を映像信号ＤＢ１〜ＤＢｎ（以下、ＤＢｎと参照される）に入れ換える映像信号入れ換え回路２０、及び映像信号に所定の処理を行うデータ処理回路２５が示されている。本発明に係る制御回路１０の映像信号入れ換え回路２０は、少なくとも２個のラインメモリ２３、２４、及び複数のスイッチ２１（２１ａ、２１ｂ）、２２（２２ａ〜２２ｃ）を備える。このラインメモリ２３、２４は、一本の走査線５に対応する映像信号ＤＡ１〜ＤＡｎを格納する。

図８に示されるように、ラインメモリ２３、２４及びスイッチ２２ｃは、並列に接続されている。スイッチ２１ａ及びスイッチ２２ａは、ラインメモリ２３の入力及び出力をそれぞれ制御できるように配置される。また、スイッチ２１ｂ及びスイッチ２２ｂは、ラインメモリ２４の入力及び出力をそれぞれ制御できるように配置されている。

図９Ａは、走査逆転信号ＶＲＥＶが“Ｈ”（第一モード）の場合の制御回路１０の動作を示すタイミングチャートである。具体的には、図９Ａは、第一モードのある期間Ｐ１１〜Ｐ１５における、複数のスイッチ２１、２２のＯＮ／ＯＦＦ状態、及び映像信号ＤＡｎ、ＤＢｎの入力・出力状態を示す。ここで、「ＬＩＮＥ１」「ＬＩＮＥ２」・・・は、それぞれ走査線Ｇ_１、Ｇ_２・・・に対応する映像信号ＤＡｎ・ＤＢｎを示す。制御回路１０は、水平同期信号Ｈｓｙｎｃに応じて、ＬＩＮＥ１、ＬＩＮＥ２・・・の順番に映像信号ＤＡｎを入力する。

図９Ａに示されるように、期間Ｐ１１〜Ｐ１５において、スイッチ２１ａ、２１ｂ、２２ａ、２２ｂはＯＦＦに設定され、スイッチ２２ｃはＯＮに設定される。従って、入力された映像信号ＤＡｎは、データ処理回路２５で所定の処理が行われた後、映像信号ＤＢｎとして順番に出力される。すなわち、映像信号ＤＢｎは、ＬＩＮＥ１、ＬＩＮＥ２・・・の順番でデータ線駆動回路２に出力される。

一方、図９Ｂは、走査逆転信号ＶＲＥＶが“Ｌ”（第二モード）の場合の制御回路１０の動作を示すタイミングチャートである。具体的には、図９Ｂは、第二モードのある期間Ｐ２１〜Ｐ２５における、複数のスイッチ２１、２２のＯＮ／ＯＦＦ状態、及び映像信号ＤＡｎ、ＤＢｎの入力・出力状態を示す。図９Ａの場合と同様に、制御回路１０は、ＬＩＮＥ１、ＬＩＮＥ２・・・の順番に映像信号ＤＡｎを入力する。

図９Ｂに示されるように、期間Ｐ２１において、スイッチ２１ａがＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ＬＩＮＥ１がラインメモリ２３に格納される。期間Ｐ２２において、スイッチ２１ｃがＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ＬＩＮＥ２が、データ処理回路２５を介して、映像信号ＤＢｎとしてデータ線駆動回路２に出力される。期間Ｐ２３において、スイッチ２２ａとスイッチ２１ｂがＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ラインメモリ２３に格納されたＬＩＮＥ１が映像信号ＤＢｎとして出力される。同時に、ＬＩＮＥ３がラインメモリ２４に格納される。期間Ｐ２４において、スイッチ２１ｃがＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ＬＩＮＥ４が、映像信号ＤＢｎとしてデータ線駆動回路２に出力される。期間Ｐ２５において、スイッチ２２ｂとスイッチ２１ａがＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ラインメモリ２４に格納されたＬＩＮＥ３が映像信号ＤＢｎとして出力される。同時に、ＬＩＮＥ５がラインメモリ２３に格納される。以下、同様のスイッチング動作が繰り返される。

このように、第二モードにおいて、映像信号ＤＢｎは、ＬＩＮＥ２、ＬＩＮＥ１、ＬＩＮＥ４、ＬＩＮＥ３・・・の順番でデータ線駆動回路２に出力される。これは、第一実施例で示された、第二モードにおける走査線駆動回路３の動作と整合する。制御回路１０は、複数のスイッチ２１、２２、及び走査線駆動回路３を制御し、これにより複数の画素６に対応する映像信号が供給される。

図９Ｃは、走査逆転信号ＶＲＥＶが“Ｈ”（第一モード）の場合の制御回路１０の他の動作例を示すタイミングチャートである。期間Ｐ１１において、スイッチ２１ａがＯＮに設定され、ＬＩＮＥ１がラインメモリ２３に格納される。期間Ｐ１２において、スイッチ２１ｂとスイッチ２２ａがＯＮに設定され、ラインメモリ２３に格納されたＬＩＮＥ１がデータ線駆動回路２に出力され、ＬＩＮＥ２がラインメモリ２４に格納される。期間Ｐ１３において、スイッチ２１ａとスイッチ２２ｂがＯＮに設定され、ラインメモリ２４に格納されたＬＩＮＥ２がデータ線駆動回路２に出力され、ＬＩＮＥ３がラインメモリ２３に格納される。以下、同様のスイッチング動作が繰り返される。図９Ａの場合と同様に、映像信号ＤＢｎは、ＬＩＮＥ１、ＬＩＮＥ２・・・の順番でデータ線駆動回路２に出力される。

以上に説明されたように、図８及び図９Ａ〜９Ｃに示された制御回路１０（映像信号入れ換え回路２０）によれば、映像信号ＤＢｎの出力順序が、動作モードに応じて切り換えられる。第一実施例で示された走査線駆動回路３と本実施例に示された制御回路１０を組み合わせることによって、本発明に係る液晶表示装置１００の駆動方法が実現される。Ｎ本以上の走査線５に対して、映像信号の入れ換えが必要な場合、映像信号入れ換え回路２０は、Ｎ個のラインメモリを備える。この場合も、上記と同様なスイッチング動作が実行される。

図１０は、本発明の第二実施例に係る映像信号入れ換え回路２０の他の構成例を概略的に示すブロック図である。図１０において、映像信号入れ換え回路２０は、フレームメモリ２７、アドレス制御回路２８、ラインメモリ２６、データ処理回路２５を備える。フレームメモリ２７は、１フレームに相当する映像信号を格納する。アドレス制御回路２８は、フレームメモリ２７のアドレスを制御して、そのアドレスに対応する１走査線に対応する映像信号をラインメモリ２６に出力させる。ラインメモリ２６に格納された映像信号は、データ処理回路２５において所定の処理が行われた後、映像信号ＤＢｎとしてデータ線駆動回路２に出力される。

走査逆転信号ＶＲＥＶが“Ｈ”（第一モード）の場合、映像信号ＤＢｎがＬＩＮＥ１、ＬＩＮＥ２・・・の順番でデータ線駆動回路２に供給されるように、アドレス制御回路２８はフレームメモリ２７を制御する。走査逆転信号ＶＲＥＶが“Ｌ”（第二モード）の場合、映像信号ＤＢｎがＬＩＮＥ２、ＬＩＮＥ１、ＬＩＮＥ４、ＬＩＮＥ３・・・の順番でデータ線駆動回路２に供給されるように、アドレス制御回路２８はフレームメモリ２７を制御する。このように、第一実施例で示された走査線駆動回路３と図１０に示された制御回路１０を組み合わせることによって、本発明に係る液晶表示装置１００の駆動方法が実現される。

（第三実施例）
複数の走査線Ｇ_１〜Ｇ_ｍの走査順序が、動作モードに応じて切り換えられるので、その走査順序に整合するように、データ線駆動回路２による映像信号の出力順序は制御される。そのような映像信号の制御がデータ線駆動回路２において行われる例を以下に示す。図１１は、本発明の第三実施例に係るデータ線駆動回路２の構成を示すブロック図である。図１１に示されるように、データ線駆動回路２は、シフトレジスタ回路５１、切換回路Ａ５２、複数のラインメモリ（ラインメモリＡ５３、ラインメモリＢ５４、ラインメモリＣ５５）、切換回路Ｂ５６、データラッチ回路５７、Ｄ／Ａ変換回路５８、データバッファ回路５９、データ線制御回路６０、ガンマ電圧発生回路６１を備える。

シフトレジスタ回路５１には、制御回路１０から、水平スタート信号ＳＴＨと水平クロック信号ＨＣＬＫが入力される。水平スタート信号ＳＴＨが入力されると、シフトレジスタ回路５１は、水平クロック信号ＨＣＬＫに同期したサンプリング信号ＳＡＭＰを生成する。

切換回路Ａ５２は、複数のスイッチ７１ａ〜７３ａ、７１ｂ〜７３ｂを備える。後述されるように、切換回路Ａ５２は、シフトレジスタ回路５１が生成したサンプリング信号ＳＡＭＰと固定電圧ＧＮＤを切り換えて複数のラインメモリ５３、５４、５５のいずれかに供給する。尚、スイッチ７１ａがＯＮに設定される時、スイッチ７１ｂはＯＦＦに設定される。逆に、スイッチ７１ａがＯＦＦに設定される時、スイッチ７１ｂはＯＮに設定される。スイッチ７２ａ、７２ｂ及びスイッチ７３ａ、７３ｂも同様に動作する。

ラインメモリＡ５３、ラインメモリＢ５４、ラインメモリＣ５５は、一本の走査線５に対応する映像信号ＤＢ１〜ＤＢｎ（以下、ＤＢｎと参照される）を格納する。図１１に示されるように、複数のラインメモリ５３、５４、５５は並列に配置される。データバッファ回路５９は、水平クロック信号ＨＣＬＫに同期して、制御回路１０から出力される映像信号ＤＢｎをラッチする。データバッファ回路５９に格納された映像信号ＤＢｎは、上記サンプリング信号ＳＡＭＰに同期して、複数のラインメモリ５３、５４、５５のいずれかに供給される。

データラッチ回路５７は、制御回路１０が生成するラッチ信号ＳＴＢに応じて、複数のラインメモリ５３、５４、５５のいずれかに格納された映像信号ＤＢｎをラッチする。このデータラッチ回路５７とラインメモリ５３、５４、５５の間には、切換回路Ｂ５６が介在する。切換回路Ｂ５６は、スイッチ７４、７５、７６を備える。これらスイッチ７４〜７６が切り換えられることにより、選択されたラインメモリに格納された映像信号ＤＢｎがデータラッチ回路５７に供給される。

データラッチ回路５７にラッチされた映像信号ＤＢｎは、Ｄ／Ａ変換回路５８で変換された後に、複数のデータ線Ｓ_１〜Ｓ_ｎに出力される。Ｄ／Ａ変換回路５８に接続されたガンマ電圧発生回路６１は、ガンマ特性に合うように予め所望の階調電圧を生成する回路である。データ線制御回路６０は、ラッチ信号ＳＴＢ、極性反転信号ＰＯＬ、走査逆転信号ＶＲＥＶを入力し、上述の切換回路Ａ５２、切換回路Ｂ５６、データラッチ回路５７、Ｄ／Ａ変換回路５８、データバッファ回路５９を制御する。

図１２は、本発明の第三実施例に係るデータ線駆動回路２の動作を示すタイミングチャートである。具体的には、図１２は、第ニモードのある期間Ｐ３１〜Ｐ３６におけるデータ線駆動回路２の動作を示し、そこでは、入力される映像信号ＤＢｎ、複数のラインメモリ５３〜５５に格納されるデータ、データラッチ回路５７がラッチするデータ、複数のスイッチ７１〜７６のＯＮ／ＯＦＦ状態（ＳＷ７１ａ、ＳＷ７２ａ、ＳＷ７３ａ、ＳＷ７４、ＳＷ７５、ＳＷ７６）が示される。また、図１２において、「ＬＩＮＥ１」「ＬＩＮＥ２」・・・は、それぞれ走査線Ｇ_１、Ｇ_２・・・に対応する映像信号ＤＢｎを示す。データバッファ回路５９は、水平クロック信号ＨＣＬＫに応じて、ＬＩＮＥ１、ＬＩＮＥ２・・・の順番に映像信号ＤＢｎを入力する。

期間Ｐ３１において、スイッチ７１ａがＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ＬＩＮＥ１はラインメモリＡ５３に格納される。期間Ｐ３２において、スイッチ７２ａがＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ＬＩＮＥ２はラインメモリＢ５４に格納される。期間Ｐ３３において、スイッチ７３ａ及びスイッチ７５がＯＮに設定され、その他のスイッチはＯＦＦに設定される。これにより、ＬＩＮＥ３はラインメモリＣ５５に格納され、それと同時に、ラインメモリＢ５４に格納されていたＬＩＮＥ２がデータラッチ回路５７に出力される。

期間Ｐ３４において、スイッチ７２ａとスイッチ７４がＯＮに設定される。これにより、ＬＩＮＥ４はラインメモリＢ５４に格納され、同時に、ラインメモリＡ５３に格納されていたＬＩＮＥ１がデータラッチ回路５７に出力される。期間Ｐ３５において、スイッチ７１ａとスイッチ７５がＯＮに設定される。これにより、ＬＩＮＥ５はラインメモリＡ５３に格納され、同時に、ラインメモリＢ５４に格納されていたＬＩＮＥ４がデータラッチ回路５７に出力される。期間Ｐ３６において、スイッチ７２ａとスイッチ７６がＯＮに設定される。これにより、ＬＩＮＥ６は、ラインメモリＢ５４に格納され、同時に、ラインメモリＣ５５に格納されていたＬＩＮＥ３がデータラッチ回路５７に出力される。以下、同様のスイッチング動作が繰り返される。

このように、第二モードにおいて、映像信号ＤＢｎは、ＬＩＮＥ２、ＬＩＮＥ１、ＬＩＮＥ４、ＬＩＮＥ３・・・の順番で複数のデータ線Ｓ_１〜Ｓ_ｎに出力される。これは、第一実施例で示された、第二モードにおける走査線駆動回路３の動作と整合する。第一モードにおいては、映像信号ＤＢｎは、順序が入れ代わることなくデータ線Ｓ_１〜Ｓ_ｎに出力される。この時、複数のラインメモリ５３、５４、５５のいずれかが用いられる。このように、図１１及び図１２に示されたデータ線駆動回路２によれば、映像信号ＤＢｎの出力順序が、動作モードに応じて切り換えられる。第一実施例で示された走査線駆動回路３と本実施例に示されたデータ線駆動回路２を組み合わせることによって、本発明に係る液晶表示装置１００の駆動方法が実現される。

以上に説明されたように、本発明に係る液晶表示装置１００及びその駆動方法によれば、走査線Ｇ_１〜Ｇ_ｍが走査される順番がモードに応じて切り換わる。従って、画素６に書き込まれる保持電圧が時間的に平均化され、画像表示の際に画面に発生する横縞やむらが抑制される。また、出力イネーブル信号ＶＯＥの継続時間、すなわち書き込み時間を、製品ごとに調整する必要がなくなる。更に、画素６に対する書き込み時間を最大限長く設定することが可能となり、画像表示のコントラストが向上する。更に、プレチャージをする必要がないので、消費電力が低減される。

図１は、本発明に係る液晶表示装置の構成を示すブロック図である。 図２は、本発明に係る液晶表示装置の画素の構成を示す概略図である。 図３は、本発明に係る液晶表示装置の動作を示すタイミングチャートである。 図４Ａは、本発明に係る液晶表示装置の、第一フレームにおける動作を示すタイミングチャートである。 図４Ｂは、本発明に係る液晶表示装置の、第ニフレームにおける動作を示すタイミングチャートである。 図４Ｃは、本発明に係る液晶表示装置の、第三フレームにおける動作を示すタイミングチャートである。 図４Ｄは、本発明に係る液晶表示装置の、第四フレームにおける動作を示すタイミングチャートである。 図５は、本発明に係る液晶表示装置の駆動方法を示す説明図である。 図６は、本発明の第一実施例に係る走査線駆動回路の構成を示すブロック図である。 図７Ａは、本発明の第一実施例に係る走査線駆動回路の構成例を示す回路図である。 図７Ｂは、本発明の第一実施例に係る走査線駆動回路の他の構成例を示す回路図である。 図８は、本発明の第二実施例に係る制御回路の構成例を示すブロック図である。 図９Ａは、本発明の第二実施例に係る制御回路の動作を示すタイミングチャートである。 図９Ｂは、本発明の第二実施例に係る制御回路の動作を示すタイミングチャートである。 図９Ｃは、本発明の第二実施例に係る制御回路の動作を示すタイミングチャートである。 図１０は、本発明の第二実施例に係る制御回路の他の構成例を示すブロック図である。 図１１は、本発明の第三実施例に係るデータ線駆動回路の構成を示すブロック図である。 図１２は、本発明の第三実施例に係るデータ線駆動回路の動作を示すタイミングチャートである。

符号の説明

１ 液晶パネル
２ データ線駆動回路
３ 走査線駆動回路
４ データ線
５ 走査線
６ 画素
１０ 制御回路
１１ 入力信号群
１２ データ線駆動信号群
１３ 走査線駆動信号群
１００ 液晶表示装置
ｄＣＬＫ ドットクロック信号
ＨＣＬＫ 水平クロック信号
Ｈｓｙｎｃ 水平同期信号
ＰＯＬ 極性反転信号
ＳＴＢ ラッチ信号
ＳＴＨ 水平スタート信号
ＳＴＶ 走査スタート信号
ＶＣＬＫ 走査クロック信号
ＶＯＥ 出力イネーブル信号
ＶＲＥＶ 走査逆転信号
Ｖｓｙｎｃ 垂直同期信号

Claims (15)

1. 一つの走査グループが第一走査線と第二走査線を含むＮ本（Ｎは２以上の整数）の走査線で構成され、第１乃至第Ｋ走査グループのＫ個（Ｋは２以上の整数）の走査グループで構成された複数の走査線と、
   前記複数の走査線のそれぞれと交差するように配置された複数のデータ線と、
   前記複数の走査線のそれぞれと前記複数のデータ線のそれぞれの交点に配置され、１フレームごとに画素電圧の極性が反転される複数の画素と、
   前記複数のデータ線に印加する画素電圧の極性を、各走査グループに含まれる前記Ｎ本の走査線が駆動されるＮ水平期間ごとに反転するデータ線駆動回路と、
   走査グループの順序においては、前記第１走査グループ、・・・、前記第Ｋ走査グループの順次に駆動し、各走査グループ内の走査順序においては、第一期間に、前記第一走査線を駆動した後に前記第二走査線を駆動し、第二期間に、前記第二走査線を駆動した後に前記第一走査線を駆動する走査線駆動回路と
   を具備する
   液晶表示装置。
2. 請求項１に記載の液晶表示装置において、
   前記第一期間は、第一フレームと第二フレームとを含み、
   前記第二期間は、第三フレームと第四フレームとを含み、
   前記走査線駆動回路は、前記第一フレーム及び前記第二フレームの各々において、前記第一走査線を駆動した後に前記第二走査線を駆動し、前記第三フレーム及び前記第四フレームの各々において、前記第二走査線を駆動した後に前記第一走査線を駆動する
   液晶表示装置。
3. 請求項１又は２に記載の液晶表示装置において、
   前記第一走査線と前記第二走査線は隣接する
   液晶表示装置。
4. 請求項１に記載の液晶表示装置において、
   前記Ｎは２である
   液晶表示装置。
5. 請求項４に記載の液晶表示装置において、
   前記第１走査グループの走査線を走査線Ｇ１、Ｇ２、第２走査グループの走査線を走査線Ｇ３、Ｇ４とするとき、前記走査線駆動回路は、前記第１期間にＧ１、Ｇ２、Ｇ３、Ｇ４の順序で駆動し、前記第２期間にＧ２、Ｇ１、Ｇ４、Ｇ３の順序で駆動する
   液晶表示装置。
6. 請求項１に記載の液晶表示装置において、
   前記Ｎは３であり、
   前記第１走査グループの走査線を走査線Ｇ１、Ｇ２、Ｇ３、第２走査グループの走査線を走査線Ｇ４、Ｇ５、Ｇ６とするとき、前記走査線駆動回路は、前記第１期間にＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６の順序で駆動し、前記第２期間にＧ３、Ｇ２、Ｇ１、Ｇ６、Ｇ５、Ｇ４の順序で駆動する
   液晶表示装置。
7. 請求項１乃至６のいずれかに記載の液晶表示装置において、
   前記複数のデータ線は、
   第一データ線と、
   前記第一データ線に隣接する第二データ線と
   を含み、
   前記第一データ線に印加される前記画素電圧の極性は、前記第二データ線に印加される前記画素電圧の極性と逆である
   液晶表示装置。
8. 請求項１乃至７のいずれかに記載の液晶表示装置において、
   前記複数の走査線の本数は２Ｍ本（Ｍは自然数）であり、
   前記走査線駆動回路は、シフトレジスタを備え、
   前記シフトレジスタは、
   ２Ｍ個のフリップフロップ回路と、
   ２Ｍ本の出力線と
   を有し、
   前記２Ｍ個のフリップフロップ回路の出力は、それぞれ前記２Ｍ本の出力線を介して、前記複数の走査線に接続され、
   前記第一期間において、２ｉ番目（ｉは１以上Ｍ−１以下の整数）の前記フリップフロップ回路の入力及び出力は、それぞれ２ｉ−１番目の前記フリップフロップ回路の出力及び２ｉ＋１番目の前記フリップフロップ回路の入力に接続され、
   前記第二期間において、２ｉ−１番目の前記フリップフロップ回路の入力及び出力は、それぞれ２ｉ番目の前記フリップフロップ回路の出力及び２ｉ＋２番目の前記フリップフロップ回路の入力に接続される
   液晶表示装置。
9. 請求項１乃至７のいずれかに記載の液晶表示装置において、
   前記複数の走査線の本数は２Ｍ本（Ｍは自然数）であり、
   前記走査線駆動回路は、シフトレジスタを備え、
   前記シフトレジスタは、
   直列に接続された２Ｍ個のフリップフロップ回路と、
   前記複数の走査線のそれぞれに接続された２Ｍ本の出力線と
   を有し、
   前記第一期間において、２ｉ−１番目（ｉは１以上Ｍ以下の整数）の前記フリップフロップ回路の出力は、２ｉ−１番目の前記出力線に接続され、２ｉ番目の前記フリップフロップ回路の出力は、２ｉ番目の前記出力線に接続され、
   前記第二期間において、２ｉ−１番目の前記フリップフロップ回路の出力は、２ｉ番目の前記出力線に接続され、２ｉ番目の前記フリップフロップ回路の出力は、２ｉ−１番目の前記出力線に接続される
   液晶表示装置。
10. 請求項１乃至９のいずれかに記載の液晶表示装置において、
    前記データ線駆動回路は、
    並列に配置された少なくとも３個のラインメモリと、
    ラッチした映像信号を前記複数のデータ線に出力するデータラッチ回路と、
    前記ラインメモリと前記データラッチ回路の間に介在する切換回路と
    を備え、
    前記ラインメモリの各々は、一本の前記走査線に対応する前記映像信号を入力し、
    前記切換回路は、前記ラインメモリのいずれかを選択し、選択した前記ラインメモリに格納された前記映像信号を前記データラッチ回路に出力する
    液晶表示装置。
11. 請求項１０に記載の液晶表示装置において、
    前記ラインメモリは、第一ラインメモリと第二ラインメモリとを含み、
    前記第一走査線に対応する前記映像信号としての第一映像信号は、前記第一ラインメモリに格納され、
    前記第二走査線に対応する前記映像信号としての第二映像信号は、前記第一映像信号が前記第一ラインメモリに格納された後に、前記第二ラインメモリに格納され、
    前記切換回路によって、前記第一期間において、前記第一映像信号の後に前記第二映像信号が前記データラッチ回路に供給され、前記第二期間において、前記第二映像信号の後に前記第一映像信号が前記データラッチ回路に供給される
    液晶表示装置。
12. 請求項１乃至９に記載の液晶表示装置において、
    前記データ線駆動回路及び前記走査線駆動回路を制御する制御回路を更に具備し、
    前記制御回路は、映像信号を前記データ線駆動回路に供給し、
    前記映像信号は、
    前記第一走査線に対応する第一映像信号と、
    前記第二走査線に対応する第二映像信号と
    を含み、
    前記制御回路は、前記第一期間において、前記第一映像信号の後に前記第二映像信号を前記データ線駆動回路に出力し、前記第二期間において、前記第二映像信号の後に前記第一映像信号を前記データ線駆動回路に出力する
    液晶表示装置。
13. 請求項１２に記載の液晶表示装置において、
    前記制御回路は、ラインメモリを備え、又、前記第一映像信号の後に前記第二映像信号を入力し、
    前記第二期間において、入力された前記第一映像信号は、前記ラインメモリに格納され、前記第二映像信号の後に前記データ線駆動回路に出力される
    液晶表示装置。
14. 請求項１２に記載の液晶表示装置において、
    前記制御回路は、
    前記映像信号を格納するフレームメモリと、
    前記フレームメモリのアドレスを制御して、前記アドレスに対応する前記映像信号を前記データ線駆動回路に供給するアドレス制御回路と
    を備え、
    前記アドレス制御回路は、前記第一期間において、前記第一映像信号の後に前記第二映像信号を前記データ線駆動回路に供給し、前記第二期間において、前記第二映像信号の後に前記第一映像信号を前記データ線駆動回路に供給する
    液晶表示装置。
15. 一つの走査グループが第一走査線と第二走査線を含むＮ本（Ｎは２以上の整数）の走査線で構成され、第１乃至第Ｋ走査グループのＫ個（Ｋは２以上の整数）の走査グループで構成された複数の走査線と、
    前記複数の走査線のそれぞれと交差するように配置され、印加される画素電圧の極性が、各走査グループに含まれる前記Ｎ本の走査線が駆動されるＮ水平期間ごとに反転される複数のデータ線と、
    前記複数の走査線のそれぞれと前記複数のデータ線のそれぞれの交点に配置され、１フレームごとに画素電圧の極性が反転される複数の画素と
    を具備する液晶表示装置において、
    走査グループの順序においては、前記第１走査グループ、・・・、前記第Ｋ走査グループの順次に駆動し、各走査グループ内の走査順序においては、第一期間に、前記第一走査線を駆動した後に前記第二走査線を駆動し、第二期間に、前記第二走査線を駆動した後に前記第一走査線を駆動することを特徴とする
    液晶表示装置の駆動方法。

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