KR101622896B1 - 표시 장치 및 그 구동 방법 - Google Patents

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준 나카타
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Abstract

본 발명에 의하면, IGZO-GDM인 게이트 드라이버(24)와 레벨 시프터 회로(13)는 제1 내지 제5 배선(OL1 내지 OL5)을 통하여 서로 접속된다. 각 배선(OL)에는 방전부(190)가 접속된다. 패널 내의 잔류 전하를 제거하기 위한 전원 오프 시퀀스에 있어서, 레벨 시프터 회로(13) 내의 제1 내지 제5출력 회로(OC1 내지 OC5)의 전원이 동작 하한값을 하회하면, 제1 내지 제5출력 회로(OC1 내지 OC5)의 출력이 하이임피던스 상태로 된다. 이때, 각 배선(OL)의 전위는 방전부(190)에 의하여 접지 전위로 인입된다. 따라서 전원이 차단되었을 때 패널 내의 잔류 전하가 빠르게, 또한 안정적으로 제거된다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVE METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
일반적으로 액티브 매트릭스형 액정 표시 장치는 액정층과, 그 액정층을 끼움 지지하는 2매의 기판에 의하여 구성되는 액정 패널을 포함하고 있다. 그들 2매의 기판 중 한쪽에는, 복수 개의 주사선 및 복수 개의 데이터선이 형성되고, 그들 복수 개의 주사선과 복수 개의 데이터선의 교차점에 대응하여 매트릭스형으로 배치된 복수의 화소 형성부가 설치되어 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 주사선에 게이트 단자가 접속되고, 그 교차점을 통과하는 데이터선에 소스 단자가 접속된 박막 트랜지스터(TFT) 및 데이터선에 의하여 전달되는 데이터 신호를 기입하기 위한 화소 용량 등을 포함하고 있다. 또한 상기 2매의 기판 중 다른 쪽에는, 상기 복수의 화소 형성부에 공통된 공통 전극이 설치되는 경우가 있다. 액티브 매트릭스형 액정 표시 장치는, 상기 복수 개의 주사선을 구동하는 게이트 드라이버(주사선 구동 회로), 및 상기 복수 개의 데이터선을 구동하는 소스 드라이버(데이터선 구동 회로)를 더 포함하고 있다.
상술한 바와 같이 데이터 신호는 데이터선에 의하여 전달되지만, 각 데이터선은 복수 행 분의 데이터 신호를 일시(동시)에 전달할 수 없다. 이 때문에, 화소 형성부 내의 화소 용량에의 데이터 신호의 기입은, 예를 들어 1행씩 순차적으로 행해진다. 따라서 복수 개의 주사선이 소정 기간씩 순차적으로 선택되도록, 게이트 드라이버는 복수 단을 포함하는 시프트 레지스터에 의하여 구성되어 있다.
이러한 액정 표시 장치에 있어서, 이용자에 의하여 전원이 차단됨에도 불구하고, 즉시 표시가 클리어되지 않고 잔상과 같은 화상이 남는 경우가 있다. 이 이유는, 장치의 전원이 오프되면 화소 용량에 유지된 전하의 방전 경로가 차단되어, 화소 형성부 내에 잔류 전하가 축적되기 때문이다. 또한 화소 형성부 내에 잔류 전하가 축적된 상태에서 장치의 전원이 온되면, 그 잔류 전하에 기초하는 불순물의 편중에 기인하는 플리커의 발생 등 표시 품위의 저하가 발생한다. 따라서 전원 오프 시에, 예를 들어 모든 주사선을 선택 상태로 하여 데이터선에 흑색 전압을 인가함으로써, 패널 상의 전하를 방전시키는 방법이 알려져 있다.
종래, 게이트 드라이버는 액정 패널을 구성하는 기판의 주변부에 집적 회로(IC) 칩으로서 탑재되는 일이 많았지만, 최근 들어, 기판 상에 직접 게이트 드라이버를 형성하는 일이 서서히 많이 이루어지고 있다. 이러한 게이트 드라이버는 「모놀리식 게이트 드라이버」라고 부르고 있다. 또한 모놀리식 게이트 드라이버를 포함한 패널은 「게이트 드라이버 모놀리식 패널」이라고 부르고 있다.
게이트 드라이버 모놀리식 패널에 있어서는, 패널 상의 전하의 방전에 관하여, 상술한 방법을 채용할 수 없다. 따라서 국제 공개 제2011/055584호 팸플릿에는 다음과 같은 액정 표시 장치가 개시되어 있다. 게이트 드라이버 내의 시프트 레지스터를 구성하는 쌍안정 회로에 있어서, 시프트 레지스터를 동작시키는 클럭 신호가 게이트 단자에 부여되고, 기준 전위를 전달하는 기준 전위 배선에 소스 단자가 접속되고, 주사선에 드레인 단자가 접속된 TFT가 설치된다. 이와 같은 구성에 있어서, 외부로부터의 전원의 공급이 차단되면, 클럭 신호를 하이레벨로 하여 상기 TFT를 온 상태로 함과 함께, 기준 전위가 게이트 오프 전위로부터 게이트 온 전위로까지 높여진다. 이것에 의하여, 각 주사선의 전위가 게이트 온 전위로까지 높여지고, 모든 화소 형성부 내의 잔류 전하가 방전된다. 또한 국제 공개 제2010/050262호 팸플릿에는 게이트 드라이버 모놀리식 패널에 관한 발명으로서, TFT에서의 누설에 기인하는 오동작을 방지하는 기술이 개시되어 있다.
국제 공개 제2011/055584호 팸플릿 국제 공개 제2010/050262호 팸플릿
그런데 최근 들어, 산화물 반도체의 일종인 산화인듐갈륨아연에 의하여 채널층이 형성된 TFT(이하 「IGZO-TFT」라고 함)를 사용한 액정 패널의 개발이 진행되고 있다. 이하에서는, IGZO-TFT를 사용한 액정 패널을 IGZO-TFT 액정 패널이라고 한다. IGZO-TFT 액정 패널에 있어서도, 모놀리식화된 게이트 드라이버의 개발이 진행되고 있다. 이하에서는, IGZO-TFT 액정 패널에 설치되어 있는 모놀리식 게이트 드라이버를 「IGZO-GDM」이라고 한다.
종래부터 액정 패널에 사용되고 있는, 아몰퍼스 실리콘에 의하여 채널층이 형성된 TFT(이하 「a-SiTFT」라고 함)는 오프 특성이 양호하지 않기 때문에, a-SiTFT를 사용한 액정 패널(이하 「a-SiTFT 액정 패널」이라고 함)에서는, 화소 형성부 이외의 부분의 부유 노드 상의 전하(이하 「부유 전하」라고 하는 경우가 있음)에 대해서는 수 초로 방전된다. 따라서 a-SiTFT 액정 패널에 있어서는, 화소 형성부 이외의 부분의 부유 전하에 대해서는 특별히 문제로 되지는 않는다. 그런데 IGZO-TFT는 온 특성뿐만 아니라 오프 특성도 우수하다. 특히 게이트에의 바이어스 전압이 0V(바이어스 없음)일 때의 오프 특성이 a-SiTFT와 비교하여 현저하게 우수하기 때문에, TFT와 접속되어 있는 노드의 부유 전하가 게이트 오프 시에 당해 TFT를 통하여 방전되는 일이 없다. 그 결과, 회로 내에 전하가 장시간 남게 된다. 어느 검산에 의하면, 후술하는 도 10에 도시한 바와 같은 구성을 채용하는 IGZO-GDM에 있어서, netA 상의 부유 전하의 방전에 필요한 시간은 수 시간(수천 초 내지 수만 초)으로 되어 있다. 또한 IGZO-GDM의 바이어스 온도 스트레스 시험에 의하면, IGZO-TFT의 역치 시프트의 크기는 1시간에 수 V로 되어 있다. 이 점으로부터, IGZO-GDM에 있어서는 잔류 전하의 존재가 IGZO-TFT의 역치 시프트의 큰 요인으로 되는 것이 파악된다. 이상으로부터, IGZO-GDM의 시프트 레지스터에 있어서 시프트 동작이 도중에 정지되면, 어느 하나의 단에 있어서만 TFT의 역치 시프트가 발생할 우려가 있다. 그 결과, 시프트 레지스터가 정상적으로 동작하지 않게 되어, 화면에의 화상 표시가 행해지지 않게 된다.
또한 게이트 드라이버가 IC 칩인 경우에는, 패널 내의 TFT는 화소 형성부 내의 TFT뿐이다. 따라서 전원 오프 시에는 화소 형성부 내의 전하 및 주사선 상의 전하를 방전하기만 하면 충분하다. 그러나 모놀리식 게이트 드라이버의 경우에는, 패널 내의 TFT로서 게이트 드라이버 내에도 TFT가 존재하고 있다. 그리고 예를 들어 도 10에 도시하는 구성에 있어서는, 도면 부호 netA 및 도면 부호 netB로 나타내는 2개의 부유 노드(이하, 각각 「제1 노드」 및 「제2 노드」라고 함)가 존재한다. 따라서 IGZO-GDM에 있어서는, 전원 오프 시, 화소 형성부 내의 전하, 주사선 상의 전하, 제1 노드 netA 상의 전하 및 제2 노드 netB 상의 전하를 방전할 필요가 있다. 또한 이 전하의 방전은 안정적으로 행해지는 것이 바람직하다.
따라서 본 발명은 전원이 차단되었을 때 패널 내의 잔류 전하를 빠르게, 또한 안정적으로 제거할 수 있는, 예를 들어 채널층이 산화물 반도체에 의하여 형성된 TFT를 갖는 모놀리식 게이트 드라이버를 채용하는 경우에 적합한 표시 장치 및 그 구동 방법을 적용하는 것을 목적으로 한다.
본 발명의 제1 국면은, 표시 장치로서,
데이터 신호를 전달하는 복수의 데이터선, 복수의 주사선, 상기 복수의 데이터선과 상기 복수의 주사선에 대응하여 설치된 복수의 화소 형성부, 및 상기 복수의 주사선을 선택적으로 구동하는 주사선 구동 회로를 포함하는 표시 패널과,
상기 주사선 구동 회로를 제어하는 구동 제어부와,
외부로부터 부여되는 전원에 기초하여, 상기 주사선을 선택 상태로 하기 위한 전위인 주사선 선택 전위, 및 상기 주사선을 비선택 상태로 하기 위한 전위인 주사선 비선택 전위를 생성하여 상기 구동 제어부에 부여하는 전원 회로와,
상기 주사선 구동 회로와 상기 구동 제어부를 서로 접속하기 위한 복수의 배선과,
상기 배선에 일단부가 접속되고, 타단부가 접지된 방전부와,
상기 전원의 오프 상태를 검출하면, 소정의 전원 오프 신호를 상기 구동 제어부에 부여하는 전원 상태 검출부를 구비하고,
상기 주사선 구동 회로는, 상기 복수의 주사선에 대응하여 설치되고, 클럭 신호에 기초하여 순차적으로 펄스를 출력하는 복수의 쌍안정 회로를 갖는 시프트 레지스터를 포함하고,
상기 전원 회로는 상기 주사선 선택 전위로서, 제1 주사선 선택 전위와, 상기 제1 주사선 선택 전위보다도 상기 전원이 오프 상태로 되었을 때의 레벨의 변화가 느린 제2 주사선 선택 전위를 생성하고,
상기 구동 제어부는,
상기 클럭 신호와, 상기 복수의 쌍안정 회로의 상태를 초기화하기 위한 클리어 신호와, 상기 복수의 쌍안정 회로의 동작의 기준으로 되는 기준 전위를 상기 복수의 배선을 각각 통하여 상기 주사선 구동 회로에 부여하고,
상기 전원 오프 신호를 수취하면, 상기 클럭 신호의 전위 및 상기 기준 전위를 상기 제1 주사선 선택 전위로 설정하는 제1 방전 처리와, 상기 클리어 신호의 전위를 상기 제2 주사선 선택 전위로 설정하는 제2 방전 처리를 순차적으로 행하고,
상기 쌍안정 회로는,
대응하는 주사선에 접속된 출력 노드와,
상기 클럭 신호가 제1 도통 단자에 부여되고, 상기 출력 노드에 제2 도통 단자가 접속된 출력 제어용 스위칭 소자와,
상기 출력 제어용 스위칭 소자의 제어 단자에 접속된 제1 노드와,
상기 클리어 신호가 제어 단자에 부여되고, 상기 제1 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제1 제1 노드 제어용 스위칭 소자를 포함하는 것을 특징으로 한다.
본 발명의 제2 국면은, 본 발명의 제1 국면에 있어서,
상기 방전부는 방전 저항을 포함하는 것을 특징으로 한다.
본 발명의 제3 국면은, 본 발명의 제2 국면에 있어서,
상기 방전부는, 상기 방전 저항과 직렬로 설치되고, 상기 전원이 오프 상태일 때 폐쇄되는 제어 스위치를 더 포함하는 것을 특징으로 한다.
본 발명의 제4 국면은, 본 발명의 제2 국면에 있어서,
상기 방전부는, 상기 방전 저항과 직렬로 설치되고, 상기 제2 주사선 선택 전위가 소정값을 하회했을 때 폐쇄되는 제어 스위치를 더 포함하는 것을 특징으로 한다.
본 발명의 제5 국면은, 본 발명의 제1 국면에 있어서,
상기 구동 제어부는, 상기 제2 주사선 선택 전위를 전원으로서 동작시키고, 상기 클럭 신호, 상기 클리어 신호 및 상기 기준 전위를 각각 출력하기 위한 복수의 출력 회로를 포함하는 것을 특징으로 한다.
본 발명의 제6 국면은, 본 발명의 제1 국면에 있어서,
상기 쌍안정 회로는,
상기 제1 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제2 제1 노드 제어용 스위칭 소자와,
상기 제2 제1 노드 제어용 스위칭 소자의 제어 단자에 접속된 제2 노드와,
상기 클리어 신호가 제어 단자에 부여되고, 상기 제2 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제2 노드 제어용 스위칭 소자를 더 포함하는 것을 특징으로 한다.
본 발명의 제7 국면은, 본 발명의 제1 국면에 있어서,
상기 쌍안정 회로는, 상기 클럭 신호가 제어 단자에 부여되고, 상기 출력 노드가 제1 도통 단자에 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 출력 노드 제어용 스위칭 소자를 더 포함하는 것을 특징으로 한다.
본 발명의 제8 국면은, 본 발명의 제1 국면에 있어서,
상기 전원 회로는, 상기 전원이 오프 상태로 되면, 상기 제1 주사선 선택 전위를, 상기 전원이 오프 상태로 된 시점의 레벨로부터 그라운드 레벨까지 소정 시간을 들여 변화시키는 것을 특징으로 한다.
본 발명의 제9 국면은, 본 발명의 제8 국면에 있어서,
상기 전원 회로는,
적어도 제1 용량 및 제1 저항에 접속되고, 상기 전원으로부터 얻어진 소정의 전위에 기초하여 상기 제1 주사선 선택 전위를 생성하기 위한 제1 주사선 선택 전위 생성선과,
적어도 제2 용량 및 제2 저항에 접속되고, 상기 전원으로부터 얻어진 소정의 전위에 기초하여 상기 제2 주사선 선택 전위를 생성하기 위한 제2 주사선 선택 전위 생성선을 포함하고,
상기 제2 용량 및 상기 제2 저항에 의하여 정해지는 시상수는, 상기 제1 용량 및 상기 제1 저항에 의하여 정해지는 시상수보다도 큰 것을 특징으로 한다.
본 발명의 제10 국면은, 본 발명의 제1 국면에 있어서,
상기 구동 제어부는, 상기 전원 오프 신호를 수취하면, 상기 제1 방전 처리 전에 상기 클리어 신호의 전위를 상기 제2 주사선 선택 전위로 설정함과 함께, 상기 기준 전위를 상기 주사선 비선택 전위로 설정하는 초기화 처리를 행하는 것을 특징으로 한다.
본 발명의 제11 국면은, 본 발명의 제10 국면에 있어서,
상기 구동 제어부는 상기 초기화 처리 시에 상기 클럭 신호의 전위를 상기 주사선 비선택 전위로 설정하는 것을 특징으로 한다.
본 발명의 제12 국면은, 본 발명의 제1 국면에 있어서,
상기 쌍안정 회로에 포함되는 스위칭 소자는, 채널층이 산화물 반도체에 의하여 형성된 박막 트랜지스터인 것을 특징으로 한다.
본 발명의 제13 국면은, 본 발명의 제12 국면에 있어서,
상기 산화물 반도체는 산화인듐갈륨아연인 것을 특징으로 한다.
본 발명의 제14 국면은, 데이터 신호를 전달하는 복수의 데이터선, 복수의 주사선, 상기 복수의 데이터선과 상기 복수의 주사선에 대응하여 설치된 복수의 화소 형성부, 및 상기 복수의 주사선을 선택적으로 구동하는 주사선 구동 회로를 포함하는 표시 패널과, 상기 주사선 구동 회로를 제어하는 구동 제어부와, 외부로부터 부여되는 전원에 기초하여, 상기 주사선을 선택 상태로 하기 위한 전위인 주사선 선택 전위, 및 상기 주사선을 비선택 상태로 하기 위한 전위인 주사선 비선택 전위를 생성하여 상기 구동 제어부에 부여하는 전원 회로와, 상기 주사선 구동 회로와 상기 구동 제어부를 서로 접속하기 위한 복수의 배선을 구비하는 표시 장치의 구동 방법으로서,
상기 전원의 온/오프 상태를 검출하는 전원 상태 검출 스텝과,
상기 전원 상태 검출 스텝에서 오프 상태가 검출되었을 때 실행되는, 상기 표시 패널 내의 전하를 방전시키는 패널 내 방전 스텝과,
상기 전원이 오프 상태인 기간의 적어도 일부에, 상기 배선에 축적된 전하를 방전하는 배선 방전 스텝을 구비하고,
상기 주사선 구동 회로는, 상기 복수의 주사선에 대응하여 설치되고, 클럭 신호에 기초하여 순차적으로 펄스를 출력하는 복수의 쌍안정 회로를 갖는 시프트 레지스터를 포함하고,
상기 전원 회로는 상기 주사선 선택 전위로서, 제1 주사선 선택 전위와, 상기 제1 주사선 선택 전위보다도 상기 전원이 오프 상태로 되었을 때의 레벨의 변화가 느린 제2 주사선 선택 전위를 생성하고,
상기 패널 내 방전 스텝은,
상기 클럭 신호와, 상기 복수의 쌍안정 회로의 상태를 초기화하기 위한 클리어 신호와, 상기 복수의 쌍안정 회로의 동작의 기준으로 되는 기준 전위를 상기 복수의 배선을 각각 통하여 상기 주사선 구동 회로에 부여하는 출력 스텝과,
상기 클럭 신호의 전위 및 상기 기준 전위를 상기 제1 주사선 선택 전위로 설정하는 제1 방전 스텝과,
상기 클리어 신호의 전위를 상기 제2 주사선 선택 전위로 설정하는 제2 방전 처리를 포함하고,
상기 쌍안정 회로는,
대응하는 주사선에 접속된 출력 노드와,
상기 클럭 신호가 제1 도통 단자에 부여되고, 상기 출력 노드에 제2 도통 단자가 접속된 출력 제어용 스위칭 소자와,
상기 출력 제어용 스위칭 소자의 제어 단자에 접속된 제1 노드와,
상기 클리어 신호가 제어 단자에 부여되고, 상기 제1 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제1 제1 노드 제어용 스위칭 소자를 포함하는 것을 특징으로 한다.
본 발명의 제1 국면에 의하면, 표시 장치에 있어서 전원의 공급이 차단되면, 표시 패널 내의 전하를 방전시키기 위한 2가지 처리(제1 방전 처리 및 제2 방전 처리)가 순차적으로 행해진다. 제1 방전 처리에서는, 클럭 신호의 전위 및 기준 전위가 제1 주사선 선택 전위로 설정됨으로써, 제1 주사선 선택 전위로 된 클럭 신호의 전위가 출력 제어용 스위칭 소자를 통하여 출력 노드에 부여되므로, 각 주사선이 선택 상태로 된다. 이때, 데이터 신호의 전위를 접지 전위로 설정해 둠으로써, 각 화소 형성부 내의 전하가 방전된다. 또한 제1 주사선 선택 전위는, 전원이 오프 상태로 되었을 때의 레벨 변화가 제2 주사선 선택 전위보다도 빠르므로, 제1 방전 처리 시에 주사선 상의 전하도 방전된다. 제2 방전 처리에서는, 클리어 신호의 전위가 제2 주사선 선택 전위로 설정된다. 제2 주사선 선택 전위는, 전원이 오프 상태로 되었을 때의 레벨 변화가 제1 주사선 선택 전위보다도 느리므로, 제2 방전 처리의 개시 시점에는, 제2 주사선 선택 전위가 각 쌍안정 회로에 포함되는 스위칭 소자를 온 상태로 하는 레벨로 유지되어 있다. 이 때문에, 제2 방전 처리에 의하여 각 쌍안정 회로 내의 부유 노드 상의 전하가 방전된다. 또한 주사선 구동 회로와 구동 제어부를 서로 접속하기 위한 배선에 방전부가 접속되어 있다. 따라서 구동 제어부에 부여되는 주사선 선택 전위가 구동 제어부를 동작시키기 위하여 필요한 값을 하회하여 구동 제어부의 각 출력 단자(상기 배선이 접속된 단자)가 하이임피던스 상태로 되었다고 하더라도, 배선은 플로팅 상태로 되지 않는다(접지 전위로 인입됨). 이상과 같이 하여, 전원이 차단되었을 때에 패널 내의 잔류 전하를 빠르게, 또한 안정적으로 제거할 수 있다.
본 발명의 제2 국면에 의하면, 방전 저항을 사용하여 본 발명의 제1 국면과 마찬가지의 효과를 발휘할 수 있다.
본 발명의 제3 국면에 의하면, 전원 차단 시 이외(이하 「통상 동작 시」라고 하는 경우가 있음)에는 제어 스위치가 개방되어 있으므로, 방전 저항을 통하여 전류가 흐르지 않는다. 이 때문에, 방전 저항에 의한 통상 동작 시의 소비 전력의 증가를 억제할 수 있다.
본 발명의 제4 국면에 의하면, 본 발명의 제3 국면과 마찬가지로 통상 동작 시에는 제어 스위치가 개방되어 있으므로, 방전 저항을 통하여 전류가 흐르지 않는다. 이 때문에, 방전 저항에 의한 통상 동작 시의 소비 전력의 증가를 억제할 수 있다. 또한 전원 차단 시에도 제2 주사선 선택 전위가 소정값(구동 제어부를 동작시키기 위하여 필요한 값)을 하회하기까지 제어 스위치가 개방되어 있으므로, 방전 저항을 통하여 전류가 흐르지 않는다. 이것에 의하여, 제2 주사선 선택 전위가 소정값을 하회하기까지의 구동 제어부로부터의 출력 파형이 안정되므로, 전원이 차단되었을 때 패널 내의 잔류 전하를 더 안정적으로 제거할 수 있다. 또한 본 발명의 제3 국면보다도 방전 저항에 의한 전원 차단 시의 소비 전력의 증가를 억제할 수 있다.
본 발명의 제5 국면에 의하면, 제2 주사선 선택 전위가 출력 회로의 동작 하한값을 하회하여 당해 출력 회로의 출력이 하이임피던스 상태로 되었다고 하더라도, 배선은 플로팅 상태로 되지 않는다(접지 전위로 인입됨). 이와 같이 하여 본 발명의 제1 국면과 마찬가지의 효과를 발휘할 수 있다.
본 발명의 제6 국면에 의하면, 통상 동작 시에 제1 노드의 전위를 수시 기준 전위로 인입하는 것이 가능해지므로, 동작 불량의 발생을 억제할 수 있다.
본 발명의 제7 국면에 의하면, 제1 방전 처리 시에 기준 전위가 제1 주사선 선택 전위로 되면 출력 노드 제어용 스위칭 소자가 온 상태로 된다. 이 때문에, 제1 방전 처리 시에 각 주사선을 확실하게 선택 상태로 하여 각 화소 형성부 내의 전하를 방전시킬 수 있다.
본 발명의 제8 국면에 의하면, 제1 방전 처리 시에 출력 노드의 전위가 서서히 저하된다. 이 때문에, 각 화소에 대하여, 킥백 전압에 기인하는 표시에의 영향을 저감시킬 수 있다.
본 발명의 제9 국면에 의하면, 전원의 공급이 차단되었을 때의 레벨의 변화 상태가 서로 다른 2종류의 주사선 선택 전위를 비교적 용이한 구성으로 생성할 수 있다.
본 발명의 제10 국면에 의하면, 제1 방전 처리가 행해지기 전에 시프트 레지스터 내의 각 쌍안정 회로가 초기화된다. 이 때문에, 전원의 공급이 차단되었을 때, 표시 패널 내의 잔류 전하가 보다 확실하게 제거되어, 표시 패널 내의 잔류 전하에 기인하는 동작 불량의 발생을 효과적으로 억제할 수 있다.
본 발명의 제11 국면에 의하면, 초기화 처리 시에 시프트 레지스터 내의 각 쌍안정 회로가 보다 확실하게 초기화된다.
본 발명의 제12 국면에 의하면, 산화물 반도체에 의하여 채널층이 형성된 TFT(이하 「산화물 TFT」라고 함)를 사용한 주사선 구동 회로를 구비한 표시 장치에 있어서, 본 발명의 제1 국면과 마찬가지의 효과가 얻어진다. 종래, 산화물 TFT를 사용한 주사선 구동 회로를 구비한 표시 장치에서는, 표시 패널 내의 잔류 전하에 기인하는 동작 불량이 발생하기 쉬웠으므로, 본 발명의 제12 국면에 의하면, 표시 패널 내의 잔류 전하에 기인하는 동작 불량의 발생을 억제하는 효과가 보다 크게 얻어진다.
본 발명의 제13 국면에 의하면, 산화물 반도체로서 산화인듐갈륨아연을 사용함으로써, 본 발명의 제12 국면과 마찬가지의 효과를 발휘할 수 있다.
본 발명의 제14 국면에 의하면, 표시 장치의 구동 방법에 있어서, 본 발명의 제1 국면과 마찬가지의 효과를 발휘할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 표시 장치의 구성을 도시하는 블록도이다.
도 2는 상기 제1 실시 형태에 있어서의 화소 형성부의 구성을 도시하는 회로도이다.
도 3은 도 1에 도시하는 레벨 시프터 회로의 구성을 설명하기 위한 블록도이다.
도 4는 도 1에 도시하는 전원 회로의 구성 중, 제1, 제2 게이트 온 전위의 생성에 관한 회로 구성의 일례를 도시하는 회로도이다.
도 5는 본 발명의 제1 실시 형태에 있어서의 전원 차단 시의 제1, 제2 게이트 온 전위의 변화를 설명하기 위한 파형도이다.
도 6은 상기 제1 실시 형태에 있어서의 레벨 시프터 회로 및 방전부의 구성을 설명하기 위한 블록도이다.
도 7은 도 1에 도시하는 게이트 드라이버의 구성을 설명하기 위한 블록도이다.
도 8은 도 7에 도시하는 시프트 레지스터의 구성을 도시하는 블록도이다.
도 9는 도 1에 도시하는 게이트 드라이버의 동작을 설명하기 위한 타이밍 차트이다.
도 10은 도 8에 도시하는 쌍안정 회로의 구성을 도시하는 회로도이다.
도 11은 도 8에 도시하는 쌍안정 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 12는 상기 제1 실시 형태에 있어서의 전원 차단 시의 동작을 설명하기 위한 타이밍 차트이다.
도 13은 상기 제1 실시 형태에 있어서의 통상 동작 시 및 전원 차단 시의 각신호의 전위를 설명하기 위한 도면이다.
도 14는 본 발명의 제2 실시 형태에 있어서의 방전부의 구성을 설명하기 위한 블록도이다.
도 15는 상기 제2 실시 형태에 있어서의 통상 동작 및 전원 차단 시의 동작을 설명하기 위한 타이밍 차트이다.
도 16은 본 발명의 제3 실시 형태에 있어서의 통상 동작 및 전원 차단 시의 동작을 설명하기 위한 타이밍 차트이다.
이하, 첨부 도면을 참조하면서 본 발명의 제1 내지 제3 실시 형태에 대하여 설명한다. 각 트랜지스터는 전계 효과 트랜지스터이며, 보다 상세하게는 n 채널형 TFT이다. 또한 n 채널형 TFT에 관한 이하의 설명에서는, 게이트 단자는 제어 단자에 상당하고, 드레인 단자는 제1 도통 단자에 상당하고, 소스 단자는 제2 도통 단자에 상당한다. 또한 TFT로서 IGZO-TFT를 사용하는 것으로 하여 설명하지만, 다른 산화물 TFT를 사용해도 된다. 산화인듐갈륨아연 이외의 산화물 반도체로서, 예를 들어 인듐, 갈륨, 아연, 구리(Cu), 실리콘(Si), 주석(Sn), 알루미늄(Al), 칼슘(Ca), 게르마늄(Ge) 및 납(Pb) 중 적어도 하나를 포함하는 산화물 반도체에 의하여 채널층을 형성했을 경우에도 마찬가지의 효과가 얻어진다. 또한 m, n은 2 이상의 정수인 것으로 한다.
<1. 제1 실시 형태>
<1.1 전체 구성>
도 1은 본 실시 형태에 따른 액티브 매트릭스형 액정 표시 장치(100)의 전체 구성을 도시하는 블록도이다. 액정 표시 장치(100)는 프린트 회로 기판(PCB)(10)과, 표시 패널로서의 액정 패널(20)과, PCB(10) 및 액정 패널(20)에 접속된 테이프 자동화 접합(TAB) 테이프(30)를 포함하고 있다. PCB(10)에는 타이밍 컨트롤러(11), 레벨 시프터 회로(13), 전원 회로(15) 및 전원 오프 검출부(17)가 설치되어 있다. 또한 PCB(10) 상에는, 도시하지 않은, 후술하는 방전부가 더 설치되어 있지만, 도 1을 참조한 설명에서는 편의상 그 설명을 생략한다. 액정 패널(20)은 IGZO-TFT 액정 패널이다. TAB 테이프(30)에는, 데이터선 SL1 내지 SLm을 구동하기 위한 소스 드라이버(32)가 IC 칩의 상태로 탑재되어 있다. TAB 테이프(30)는 주로 중형용부터 대형용 액정 패널에서 채용되는 소스 드라이버(32)의 실장 형태이며, 소형용부터 중형용 액정 패널에서는, 소스 드라이버(32)의 실장 형태로서 칩 온 글라스(COG) 실장이 채용되는 경우도 있다. 또한 최근 들어서는 소스 드라이버(32), 타이밍 컨트롤러(11), 레벨 시프터 회로(13), 전원 회로(15) 및 전원 오프 검출부(17)가 1칩화된 구성도 서서히 채용되고 있다.
액정 표시 장치(100)는 외부로부터 전원의 공급을 받아 동작한다. 액정 표시 장치(100)에는, 전원이 정상적으로 공급되고 있을 때, 예를 들어 +5V의 전위가 부여된다. 이하에서는, 액정 표시 장치(100)에 전원으로부터 부여되는 전위를 「입력 전원 전위」라고 하며, 도면 부호 VCC로 나타낸다. 또한 전원의 공급이 차단되면, 입력 전원 전위 VCC는 접지 전위(0V)로까지 서서히 저하된다.
액정 패널(20)은 액정층과, 그 액정층을 끼움 지지하는 2매의 기판(전형적으로는 유리 기판이지만, 유리 기판에 한정되지 않음)을 포함하고 있다. 기판 상의 소정 영역에는, 화상을 표시하기 위한 표시부(22)가 형성되어 있다. 표시부(22)는, n개의 주사선 GL1 내지 GLn과, m개의 데이터선 SL1 내지 SLm과, 그들 n개의 주사선 GL1 내지 GLn 및 m개의 데이터선 SL1 내지 SLm의 교차점에 대응하여 매트릭스형으로 배치된 m×n개의 화소 형성부를 포함하고 있다.
도 2는 화소 형성부의 구성을 도시하는 회로도이다. 각 화소 형성부는, 대응하는 교차점을 통과하는 주사선 GL에 게이트 단자가 접속되고, 그 교차점을 통과하는 데이터선 SL에 소스 단자가 접속된 트랜지스터(220)와, 트랜지스터(220)의 드레인 단자에 접속된 화소 전극(221)과, m×n개의 화소 형성부에 공통적으로 설치된 공통 전극(222) 및 보조 용량 전극(223)과, 화소 전극(221)과 공통 전극(222)에 의하여 형성되는 액정 용량(224)과, 화소 전극(221)과 보조 용량 전극(223)에 의하여 형성되는 보조 용량(225)을 포함하고 있다. 트랜지스터(220)로서는, 상술한 바와 같이 n 채널형 IGZO-TFT가 채용된다. 액정 용량(224) 및 보조 용량(225)에 의하여 화소 용량 CP가 형성되어 있다. 트랜지스터(220)의 게이트 단자에 접속된 주사선 GL이 선택되면, 트랜지스터(220)가 온 상태로 되고, 데이터선 SL에 의하여 전달되는 데이터 신호가 화소 용량 CP에 기입된다.
액정 패널(20)에는, 도 1에 도시한 바와 같이 주사선 GL1 내지 GLn을 구동하기 위한 게이트 드라이버(24)가 더 형성되어 있다. 게이트 드라이버(24)는 주사선 구동 회로에 상당한다. 게이트 드라이버(24)는 IGZO-GDM이며, 액정 패널(20)을 구성하는 기판 상에 모놀리식으로 형성되어 있다. 또한 도 1에서는, 게이트 드라이버(24)는 표시부(22)의 편측에만 배치되어 있지만, 표시부(22)의 좌우 양측에 배치되어도 된다.
이상과 같이 본 실시 형태에서는, m개의 데이터선 SL1 내지 SLm, n개의 주사선 GL1 내지 GLn, m×n개의 화소 형성부 및 게이트 드라이버(24)가 액정 패널(20)을 구성하는 1매의 기판 상에 형성되어 있다.
액정 표시 장치(100)에는 수평 동기 신호 Hsync, 수직 동기 신호 Vsync 및 데이터 인에이블 신호 DE 등의 타이밍 신호와 화상 신호 DAT와 입력 전원 전위 VCC가 외부로부터 부여된다. 입력 전원 전위 VCC는 타이밍 컨트롤러(11), 전원 회로(15) 및 전원 오프 검출부(17)에 부여된다. 통상 동작 시의 입력 전원 전위 VCC는, 예를 들어 +5V로 되지만, 이 입력 전원 전위 VCC는 +5V에 한정되는 것은 아니다. 또한 입력 신호에 대해서도, 상술한 내용에 한정되지는 않는다. 또한 타이밍 신호 및 화상 신호 DAT는 로우볼티지 디퍼런셜 시그널링(LVDS) 규격, 모바일 인더스트리 프로세서 인터페이스(MIPI) 규격, 디스플레이 포트(DP) 규격 또는 임베디드 디스플레이 포트(e-DP) 규격 등의 차동 인터페이스를 이용하여 전송되는 경우도 있다.
전원 회로(15)는 입력 전원 전위 VCC에 기초하여, 통상 동작 시에 주사선 GL을 선택 상태로 하는 레벨로 유지되는 게이트 온 전위(주사선 선택 전위) VGH와, 통상 동작 시에 주사선 GL을 비선택 상태로 하는 레벨로 유지되는 게이트 오프 전위(주사선 비선택 전위) VGL을 생성한다. 또한 전원 회로(15)에서 생성되는 게이트 온 전위 VGH 및 게이트 오프 전위 VGL에 대해서는, 통상 동작 시의 레벨이 일정하게 유지되지만, 외부로부터의 전원의 공급이 차단되었을 때는 레벨이 변화된다. 본 실시 형태에서는, 전원 회로(15)는 게이트 온 전위 VGH로서 2종류의 전위(제1, 제2 게이트 온 전위 VGH1, VGH2)를 생성한다. 그들 2종류의 게이트 온 전위 VGH를 생성하기 위한 구성 설명은 후술한다. 또한 통상 동작 시에는 게이트 온 전위 VGH가, 예를 들어 +20V로 설정되고, 게이트 오프 전위 VGL이, 예를 들어 -10V로 설정된다. 전원 회로(15)는, 생성한 제1, 제2 게이트 온 전위 VGH1, VGH2 및 게이트 오프 전위 VGL을 레벨 시프터 회로(13)에 부여한다.
전원 오프 검출부(17)는, 전원의 공급 상태(전원의 온/오프 상태)를 나타내는 전원 상태 신호 SHUT를 생성하여 레벨 시프터 회로(13)에 부여한다. 전원 상태 신호 SHUT는 전원 오프 신호에 상당한다. 전원 오프 검출부(17)는 전원 상태 검출부에 상당한다.
타이밍 컨트롤러(11)는 수평 동기 신호 Hsync, 수직 동기 신호 Vsync 및 데이터 인에이블 신호 DE 등의 타이밍 신호와 화상 신호 DAT와 입력 전원 전위 VCC를 수취하여, 디지털 영상 신호 DV, 소스 스타트 펄스 신호 SSP, 소스 클럭 신호 SCK, 게이트 스타트 펄스 신호 L_GSP 및 게이트 클럭 신호 L_GCK를 생성한다. 디지털 영상 신호 DV, 소스 스타트 펄스 신호 SSP 및 소스 클럭 신호 SCK는 소스 드라이버(32)에 부여되고, 게이트 스타트 펄스 신호 L_GSP 및 게이트 클럭 신호 L_GCK는 레벨 시프터 회로(13)에 부여된다. 또한 게이트 스타트 펄스 신호 L_GSP 및 게이트 클럭 신호 L_GCK는, 하이레벨측의 전위가 입력 전원 전위 VCC로 설정되고, 로우레벨측의 전위가 접지 전위 GND로 설정된다.
레벨 시프터 회로(13)는 접지 전위 GND와, 전원 회로(15)로부터 부여되는 제1, 제2 게이트 온 전위 VGH1, VGH2 및 게이트 오프 전위 VGL을 사용하여, 타이밍 컨트롤러(11)로부터 출력된 게이트 스타트 펄스 신호 L_GSP를 IGZO-GDM 구동에 최적화된 타이밍 신호로 변환한 신호의 레벨 변환 후의 신호 H_GSP의 생성과, 타이밍 컨트롤러(11)로부터 출력된 게이트 클럭 신호 L_GCK에 기초하는 제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2의 생성과, 내부 신호에 기초하는 기준 전위 H_VSS 및 클리어 신호 H_CLR의 생성을 행한다. 이하에서는, 제1, 제2 게이트 온 전위 VGH1, VGH2를 통틀어 「게이트 온 전위 VGH」라고도 한다. 레벨 시프터 회로(13)는, 생성한 게이트 스타트 펄스 신호 H_GSP, 제1, 제2 게이트 온 전위 VGH1, VGH2, 클리어 신호 H_CLR 및 기준 전위 H_VSS를 게이트 드라이버(24)에 부여한다. 이하에서는, 레벨 시프터 회로(13)에서 생성되어 게이트 드라이버(24)에 부여되는 이들 신호를 편의상 「GDM 신호」라고 한다. 또한 통상 동작 시에는 게이트 스타트 펄스 신호 H_GSP, 제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2의 전위는 제1 게이트 온 전위 VGH1 또는 게이트 오프 전위 VGL로 설정되고, 클리어 신호 H_CLR의 전위는 제2 게이트 온 전위 VGH2 또는 게이트 오프 전위 VGL로 설정되고, 기준 전위 H_VSS는 게이트 오프 전위 VGL로 설정된다. 본 실시 형태에서는, 타이밍 컨트롤러(11) 및 레벨 시프터 회로(13)에 의하여 구동 제어부가 실현되고 있다.
그런데 본 실시 형태에서는, 도 3에 도시한 바와 같이 레벨 시프터 회로(13)에는 타이밍 생성 로직부(131) 및 오실레이터(132)가 포함되고, 전원 오프 검출부(17)로부터 출력되는 전원 상태 신호 SHUT가 부여된다. 이와 같은 구성에 의하여, 레벨 시프터 회로(13)는 소정의 타이밍(후술하는 도 12에 있어서의 시점 t1 내지 t3)에 따라 상기 GDM 신호의 전위를 변화시키는 것이 가능하게 되어 있다. 소정의 타이밍에 대해서는, 예를 들어 레벨 시프터 회로(13)를 구성하는 IC 내부의 불휘발성 메모리, 및 불휘발성 메모리로부터 데이터를 로드한 레지스터 값에 기초하여 생성된다. 또한 이 레벨 시프터 회로(13)에 관한 더 상세한 설명은 후술한다.
소스 드라이버(32)는, 타이밍 컨트롤러(11)로부터 출력되는 디지털 영상 신호 DV, 소스 스타트 펄스 신호 SSP 및 소스 클럭 신호 SCK를 수취하여, 데이터선 SL1 내지 SLm에 데이터 신호를 인가한다.
게이트 드라이버(24)는, 레벨 시프터 회로(13)로부터 출력되는 게이트 스타트 펄스 신호 H_GSP, 제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2, 클리어 신호 H_CLR 및 기준 전위 H_VSS에 기초하여, 액티브한 주사 신호의 주사선 GL1 내지 GLn에의 인가를 1수직 주사 기간을 주기로 하여 반복한다. 또한 이 게이트 드라이버(24)에 관한 상세한 설명은 후술한다.
이상과 같이 하여, 데이터선 SL1 내지 SLm에 데이터 신호가 인가되고, 주사선 GL1 내지 GLn에 주사 신호가 인가됨으로써, 외부로부터 보내진 화상 신호 DAT에 기초하는 화상이 표시부(22)에 표시된다.
<1.2 2종류의 게이트 온 전위>
도 4는 전원 회로(15)의 구성 중, 제1, 제2 게이트 온 전위 VGH1, VGH2의 생성에 관한 회로 구성의 일례를 도시하는 회로도이다. 또한 이하의 설명에 있어서의 전압의 값은 일례이며, 그들 값에 한정되는 것은 아니다. 전원 회로(15)는 2종류의 게이트 온 전위 VGH를 생성하기 위한 구성 요소로서 전원 관리 집적 회로(PMIC)(150), 1개의 코일 L1, 6개의 다이오드 D1 내지 D6, 6개의 콘덴서(용량) C1 내지 C6 및 2개의 저항기 R1, R2를 포함하고 있다. 또한 다이오드 D1 내지 D6에 있어서의 순방향 전압 강하를 「Vf」라고 한다.
전원 회로(15)에서는, 먼저 PMIC(150)를 사용하여 생성된 5V의 진폭의 신호가 절점 P1에 나타난다. 절점 P2에는, 다이오드 D1과 콘덴서 C1을 사용한 평활화에 의하여 (5-Vf)V의 전압이 나타난다. 절점 P3에는, 콘덴서 C2에 의한 커플링 및 다이오드 D2에서의 순방향 전압 강하에 의하여 (5-2Vf)V 내지 (10-2Vf)V의 신호가 나타난다. 마찬가지로 하여 절점 P4에는(10-3Vf)V의 전압이 나타나고, 절점 P5에는(10-4Vf)V 내지 (15-4Vf)V의 신호가 나타난다.
절점 P5보다도 출력측에서는, 도 4에 도시한 바와 같이 전원선이 제1 게이트 온 전위 VGH1용 선과 제2 게이트 온 전위 VGH2용 선으로 분기되어 있다. 제1 게이트 온 전위 VGH1용 선에서는, 다이오드 D5와 콘덴서 C5를 사용한 평활화에 의하여 (15-5Vf)V의 전압이 생성된다. 제2 게이트 온 전위 VGH2용 선에서는, 다이오드 D6과 콘덴서 C6을 사용한 평활화에 의하여 (15-5Vf)V의 전압이 생성된다. 이와 같이 하여, 통상 동작 시에는 제1, 제2 게이트 온 전위 VGH1, VGH2는 서로 같은 레벨로 된다.
그런데 전원의 공급이 차단되면, 제1, 제2 게이트 온 전위 VGH1, VGH2의 레벨은, 제1 게이트 온 전위 VGH1용 선 및 제2 게이트 온 전위 VGH2용 선에 각각 접속된 콘덴서 및 저항의 상수(용량 값 및 저항값)에 따라 저하된다. 본 실시 형태에서는, 제1 게이트 온 전위 VGH1용 선 및 제2 게이트 온 전위 VGH2에는 상이한 상수의 콘덴서 및 저항이 접속되어 있다. 보다 상세하게는, 콘덴서 C6 및 저항 R2에 의하여 정해지는 제2 게이트 온 전위 VGH2용 선에 있어서의 시상수는, 콘덴서 C5 및 저항 R1에 의하여 정해지는 제1 게이트 온 전위 VGH1용 선에 있어서의 시상수보다도 크게 설정되어 있다. 이 때문에, 전원의 공급이 차단되었을 때, 도 5에 나타낸 바와 같이 제1 게이트 온 전위 VGH1보다도 제2 게이트 온 전위 VGH2 쪽이 완만하게 레벨이 저하된다. 본 실시 형태에서는, 콘덴서 C5 및 저항 R1이 각각 제1 용량 및 제1 저항에 상당하고, 콘덴서 C6 및 저항 R2가 각각 제2 용량 및 제2 저항에 상당한다.
<1.3 방전부>
도 6은 본 실시 형태에 있어서의 레벨 시프터 회로(13) 및 방전부(190)의 구성을 설명하기 위한 블록도이다. 레벨 시프터 회로(13)는, 제1 내지 제5출력 회로 OC1 내지 OC5와, 제1 내지 제5출력 회로 OC1 내지 OC5에 각각 대응하는 제1 내지 제5 출력 단자 OT1 내지 OT5를 포함하고 있다. 제1출력 회로 OC1 및 제1 출력 단자 OT1은 각각, 게이트 스타트 펄스 신호 H_GSP를 출력하기 위한 회로 및 단자이다. 제2출력 회로 OC2 및 제2 출력 단자 OT2는 각각, 제1 게이트 클럭 신호 H_GCK1을 출력하기 위한 회로 및 단자이다. 제3출력 회로 OC3 및 제3 출력 단자 OT3은 각각, 제2 게이트 클럭 신호 H_GCK2를 출력하기 위한 회로 및 단자이다. 제4출력 회로 OC4 및 제4 출력 단자 OT4는 각각, 클리어 신호 H_CLR을 출력하기 위한 회로 및 단자이다. 제5출력 회로 OC5 및 제5 출력 단자 OT5는 각각, 기준 전위 H_VSS를 출력하기 위한 회로 및 단자이다. 각 출력 회로 OC는 대응하는 출력 단자 OT에 접속되어 있다. 또한 출력 회로 OC에 접속된 출력 단자 OT는 출력 회로 OC의 출력 단자라고도 할 수 있지만, 여기서는 출력 회로 OC와 출력 단자 OT를 편의상 다른 구성 요소로 하여 설명한다. 각 출력 회로 OC는 제1, 제2 게이트 온 전위 VGH1, VGH2 중, 전원의 공급이 차단될 때 완만하게 레벨이 저하되는 제2 게이트 온 전위 VGH2를 전원으로 하여 동작한다. 이 때문에, 각 출력 회로 OC는, 제2 게이트 온 전위 VGH2가 동작 하한값(소정값) 이상일 때는 원하는 전위를 출력하고, 제2 게이트 온 전위 VGH2가 동작 하한값을 하회하고 있을 때는 출력이 하이임피던스 상태로 된다(「출력 단자 OT가 하이임피던스 상태로 됨」이라고도 함) .
게이트 드라이버(24)는 제1 내지 제5 입력 단자 IT1 내지 IT5를 포함하고 있다. 제1 입력 단자 IT1은 게이트 스타트 펄스 신호 H_GSP를 입력하기 위한 단자이다. 제2 입력 단자 IT2는 제1 게이트 클럭 신호 H_GCK1을 입력하기 위한 단자이다. 제3 입력 단자 IT3은 제2 게이트 클럭 신호 H_GCK2를 입력하기 위한 단자이다. 제4 입력 단자 IT4는 클리어 신호 H_CLR을 입력하기 위한 단자이다. 제5 입력 단자 IT5는 기준 전위 H_VSS를 입력하기 위한 단자이다.
레벨 시프터 회로(13) 및 게이트 드라이버(24)는, 제1 내지 제5 배선 OL1 내지 OL5를 통하여 서로 접속되어 있다. 보다 상세하게는, 레벨 시프터 회로(13) 및 게이트 드라이버(24)는 다음과 같은 접속 관계에 있다. 제1 출력 단자 OT1과 제1 입력 단자 IT1은 제1 배선 OL1을 통하여 서로 접속되어 있다. 제2 출력 단자 OT2와 제2 입력 단자 IT2는 제2 배선 OL2를 통하여 서로 접속되어 있다. 제3 출력 단자 OT3과 제3 입력 단자 IT3은 제3 배선 OL3을 통하여 서로 접속되어 있다. 제4 출력 단자 OT4와 제4 입력 단자 IT4는 제4 배선 OL4를 통하여 서로 접속되어 있다. 제5 출력 단자 OT5와 제5 입력 단자 IT5는 제5 배선 OL5를 통하여 서로 접속되어 있다.
각 배선 OL에는 방전부(190)가 접속되어 있다. 방전부(190)는, 일단부가 배선 OL에 접속되고, 타단부가 접지되어 있다. 보다 상세하게는, 본 실시 형태에 있어서의 방전부(190)는, 일단부가 배선 OL에 접속되고, 타단부가 접지된 방전 저항(191)에 의하여 구성되어 있다. 방전 저항(191)의 저항값은 비교적 큰 값(예를 들어 3㏀ 이상)으로 설정되지만, 이러한 값에 한정되는 것은 아니다. 또한 상술한 바와 같이 본 실시 형태에서는, 방전부(190)가 PCB(10)에 설치되지만, 본 발명은 이에 한정되는 것은 아니다. 방전부(190)는 액정 패널(20)에 설치되어 있어도 된다.
<1.4 게이트 드라이버>
도 7은 도 1에 도시하는 게이트 드라이버(24)의 구성을 설명하기 위한 블록도이다. 또한 여기서는 제1 내지 제5 입력 단자 IT1 내지 IT5의 도시를 편의상 생략하였다. 게이트 드라이버(24)는, 복수 단을 포함하는 시프트 레지스터(240)를 포함하고 있다. 표시부(22)는, n행 m열의 화소 매트릭스가 형성되어 있으므로, 그들 화소 매트릭스의 각 행과 1 대 1로 대응하도록 1 내지 n단째 SR1 내지 SRn이 설치되어 있다. 단, 시프트 레지스터(240)에는, 화소 매트릭스의 각 행에 대응하지 않는 더미 단이 설치되어 있어도 된다. 시프트 레지스터(240)의 각 단 SR은, 각 시점에 있어서 2가지 상태 중 어느 한쪽 상태로 되어 있으며, 당해 상태를 나타내는 신호(이하 「상태 신호」라고함)를 출력하는 쌍안정 회로로 되어 있다. 시프트 레지스터(240)의 각 단 SR로부터 출력되는 상태 신호는, 대응하는 주사선 GL에 주사 신호로서 부여된다. 이하에서는, 시프트 레지스터(240)에 있어서의 「단」과 「쌍안정 회로」를 동일한 의미로서 다루며, 쌍안정 회로에 대해서도 도면 부호 SR로 나타내는 경우가 있다.
도 8은 도 7에 도시하는 시프트 레지스터(240)의 구성을 도시하는 블록도이다. 각 쌍안정 회로 SR은, 제1, 제2 클럭 CKA, CKB, 클리어 신호 CLR, 기준 전위 VSS, 세트 신호 S 및 리셋 신호 R을 수취하기 위한 입력 단자와, 상태 신호 Q를 출력하기 위한 출력 단자를 포함하고 있다. 각 쌍안정 회로 SR에는, 레벨 시프터 회로(13)로부터 출력된 기준 전위 H_VSS가 기준 전위 VSS로서 부여되고, 레벨 시프터 회로(13)로부터 출력된 클리어 신호 H_CLR이 클리어 신호 CLR로서 부여된다. 또한 각 쌍안정 회로 SR에는, 레벨 시프터 회로(13)로부터 출력된 제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2의 한쪽이 제1 클럭 CKA로서 부여되고, 그들의 다른 쪽이 제2 클럭 CKB로서 부여된다. 또한 각 쌍안정 회로 SR에는, 전단으로부터 출력된 상태 신호 Q가 세트 신호 S로서 부여되고, 다음 단으로부터 출력된 상태 신호 Q가 리셋 신호 R로서 부여된다. 즉, i단째 SRi에 주목하면, i-1행째의 주사선 GLi-1에 부여되는 주사 신호 GOUTi-1이 세트 신호 S로서 부여되고, i+1행째의 주사선 GLi+1에 부여되는 주사 신호 GOUTi+1이 리셋 신호 R로서 부여된다. 또한 레벨 시프터 회로(13)로부터 출력된 게이트 스타트 펄스 신호 H_GSP는 시프트 레지스터(240)의 1단째 SR1에 세트 신호 S로서 부여된다. 또한 레벨 시프터 회로(13)로부터 출력된 클리어 신호 H_CLR은 시프트 레지스터(240)의 n단째 SRn에 리셋 신호 R로서도 부여된다.
이상과 같은 구성에 있어서, 시프트 레지스터(240)의 1단째 SR1에 세트 신호 S로서의 게이트 스타트 펄스 신호 H_GSP의 펄스가 부여되면, 온 듀티가 50％ 정도의 값으로 된 제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2(도 9를 참조)에 기초하여, 게이트 스타트 펄스 신호 H_GSP에 포함되는 펄스(이 펄스는 각 단으로부터 출력되는 상태 신호 Q에 포함됨)가 1단째 SR1로부터 n단째 SRn으로 순차적으로 전송된다. 그리고 이 펄스의 전송에 따라, 1 내지 n단째 SR1 내지 SRn으로부터 출력되는 상태 신호 Q가 순차적으로 하이레벨로 된다. 1 내지 n단째 SR1 내지 SRn으로부터 출력되는 상태 신호 Q는 주사 신호 GOUT1 내지 GOUTn으로서 각각 주사선 GL1 내지 GLn에 부여된다. 이것에 의하여, 도 9에 나타낸 바와 같이 소정 기간씩 순차적으로 하이레벨로 되는 주사 신호 GOUT1 내지 GOUTn이 표시부(22) 내의 주사선 GL1 내지 GLn에 부여된다.
또한 본 실시 형태에서는, 화소 매트릭스의 각 행과 1 대 1로 대응하도록 시프트 레지스터(240)의 각 단 SR이 설치되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 「더블 게이트 구동」이라고 불리는 구동 방식이 채용되는 경우 등, 복수 개의 주사선 GL을 동시에 구동하는 경우에는, 1개의 펄스가 복수 개의 주사선 GL에서 공용되는 경우가 있다. 이러한 경우에는, 화소 매트릭스의 복수 행과 대응하도록 시프트 레지스터(240)의 각 단 SR이 설치된다. 즉, 시프트 레지스터(240)의 단수와 주사선 GL의 개수의 비는 1 대 1이어도, 1 대 복수여도 된다.
<1.5 쌍안정 회로>
도 10은 도 8에 도시하는 쌍안정 회로 SR의 구성을 도시하는 회로도이다. 쌍안정 회로 SR은 제1 내지 제10 트랜지스터(스위칭 소자) T1 내지 T10 및 콘덴서(용량) CAP1을 구비하고 있다. 제1 내지 제10 트랜지스터 T1 내지 T10은, 상술한 바와 같이 n 채널형 IGZO-TFT이다. 도 10에서는, 제1 클럭 CKA를 입력하기 위한 입력 단자에는 도면 부호 41을 붙이고, 제2 클럭 CKB를 입력하기 위한 입력 단자에는 도면 부호 42를 붙이고, 세트 신호 S를 입력하기 위한 입력 단자에는 도면 부호 43을 붙이고, 리셋 신호 R을 입력하기 위한 입력 단자에는 도면 부호 44를 붙이고, 클리어 신호 CLR을 입력하기 위한 입력 단자에는 도면 부호 45를 붙이고, 상태 신호 Q를 출력하기 위한 출력 단자에는 도면 부호 49를 붙였다.
본 실시 형태에서는, 제1 트랜지스터 T1의 소스 단자와 제2 트랜지스터 T2의 드레인 단자와 제5 트랜지스터 T5의 드레인 단자와 제8 트랜지스터 T8의 드레인 단자와 제10 트랜지스터 T10의 게이트 단자와 콘덴서 CAP1의 일단부의 접속점을 「제1 노드」라고 하며, 도면 부호 netA로 나타낸다. 또한 제3 트랜지스터 T3의 소스 단자와 제4 트랜지스터 T4의 드레인 단자와 제5 트랜지스터 T5의 게이트 단자와 제6 트랜지스터 T6의 드레인 단자의 접속점을 「제2 노드」라고 하며, 도면 부호 netB로 나타낸다.
제1 트랜지스터 T1은, 입력 단자(43)에 게이트 단자 및 드레인 단자가 접속되고(즉, 다이오드 접속으로 되어 있음), 제1 노드 netA에 소스 단자가 접속되어 있다. 제2 트랜지스터 T2는, 입력 단자(45)에 게이트 단자가 접속되고, 제1 노드 netA에 드레인 단자가 접속되고, 기준 전위 배선(이하, 기준 전위와 마찬가지로 부호 VSS로 나타냄)에 소스 단자가 접속되어 있다. 제3 트랜지스터 T3은, 입력 단자(42)에 게이트 단자 및 드레인 단자가 접속되고(즉, 다이오드 접속으로 되어 있음), 제2 노드 netB에 소스 단자가 접속되어 있다. 제4 트랜지스터 T4는, 제1 노드 netA에 게이트 단자가 접속되고, 제2 노드 netB에 드레인 단자가 접속되고, 기준 전위 배선 VSS에 소스 단자가 접속되어 있다. 제5 트랜지스터 T5는, 제2 노드 netB에 게이트 단자가 접속되고, 제1 노드 netA에 드레인 단자가 접속되고, 기준 전위 배선 VSS에 드레인 단자가 접속되어 있다. 제6 트랜지스터 T6은, 입력 단자(45)에 게이트 단자가 접속되고, 제2 노드 netB에 드레인 단자가 접속되고, 기준 전위 배선 VSS에 소스 단자가 접속되어 있다. 제7 트랜지스터 T7은, 입력 단자(42)에 게이트 단자가 접속되고, 출력 단자(49)에 드레인 단자가 접속되고, 기준 전위 배선 VSS에 소스 단자가 접속되어 있다. 제8 트랜지스터 T8은, 입력 단자(44)에 게이트 단자가 접속되고, 제1 노드 netA에 드레인 단자가 접속되고, 기준 전위 배선 VSS에 소스 단자가 접속되어 있다. 제9 트랜지스터 T9는, 입력 단자(44에 게이트 단자가 접속되고, 출력 단자(49)에 드레인 단자가 접속되고, 기준 전위 배선 VSS에 소스 단자가 접속되어 있다. 제10 트랜지스터 T10은, 제1 노드 netA에 게이트 단자가 접속되고, 입력 단자(41)에 드레인 단자가 접속되고, 출력 단자(49)에 소스 단자가 접속되어 있다. 콘덴서 CAP는, 제1 노드 netA에 일단부가 접속되고, 출력 단자(49)에 타단부가 접속되어 있다.
본 실시 형태에서는, 출력 단자(49)가 출력 노드에 상당한다. 또한 제7 트랜지스터 T7은 출력 노드 제어용 스위칭 소자에 상당하고, 제10 트랜지스터 T10은 출력 제어용 스위칭 소자에 상당하고, 제2 트랜지스터 T2는 제1 제1 노드 제어용 스위칭 소자에 상당하고, 제5 트랜지스터 T5는 제2 제1 노드 제어용 스위칭 소자에 상당하고, 제6 트랜지스터 T6은 제2 노드 제어용 스위칭 소자에 상당한다.
도 11은 도 8에 도시하는 쌍안정 회로 SR의 동작을 설명하기 위한 타이밍 차트이다. 액정 표시 장치(100)가 동작하고 있는 기간 중, 쌍안정 회로 SR에는, 온 듀티가 50％ 정도의 값으로 설정된 제1, 제2 클럭 CKA, CKB가 부여된다. 제1, 제2 클럭 CKA, CKB는, 하이레벨측의 전위가 제1 게이트 온 전위 VGH1로 설정되고, 로우레벨측의 전위가 게이트 오프 전위 VGL로 설정되어 있다. 또한 클리어 신호 CLR은, 도 11에 도시하는 기간 중 로우레벨로 유지되므로, 도 11에서는 생략하였다.
시점 t10으로 되면, 제2 클럭 CKB가 로우레벨로부터 하이레벨로 변화된다. 제3 트랜지스터 T3은 도 10에 도시한 바와 같이 다이오드 접속으로 되어 있으므로, 턴온된다. 이때, 제1 노드 netA의 전위 및 클리어 신호 CLR이 로우레벨로 되어 있으므로, 제4, 제6 트랜지스터 T4, T6은 오프 상태로 되어 있다. 이 때문에, 시점 t10에서는, 제2 노드 netB의 전위가 로우레벨로부터 하이레벨로 변화된다. 그 결과, 제5 트랜지스터 T5가 턴온되어, 제1 노드 netA의 전위가 기준 전위 VSS로 인입된다. 또한 시점 t10에서는, 제7 트랜지스터 T7도 턴온된다. 이것에 의하여, 상태 신호 Q(출력 단자(49)의 전위)가 기준 전위 VSS로 인입된다.
시점 t11로 되면, 제1 클럭 CKA가 로우레벨로부터 하이레벨로 변화된다. 이때, 제1 노드 netA의 전위가 로우레벨로 되어 있고, 제10 트랜지스터 T10이 오프 상태로 되어 있으므로, 상태 신호 Q는 로우레벨인 채 유지된다. 또한 시점 t11에서는, 제2 클럭 CKB가 하이레벨부터 로우레벨로 변화되는 것에 수반하여, 제2 노드 netB의 전위가 하이레벨부터 로우레벨로 변화된다.
시점 t12로 되면, 세트 신호 S가 로우레벨로부터 하이레벨로 변화된다. 제1 트랜지스터 T1은 도 10에 도시한 바와 같이 다이오드 접속으로 되어 있으므로, 턴온된다. 이 때문에, 콘덴서 CAP가 충전되어, 제1 노드 netA의 전위는 로우레벨로부터 하이레벨로 변화된다. 이것에 의하여, 제10 트랜지스터 T10이 턴온된다. 여기서, 시점 t12 내지 t13의 기간 중, 제1 클럭 CKA는 로우레벨로 되어 있다. 이 때문에, 이 기간 중, 상태 신호 Q는 로우레벨로 유지된다. 또한 이 기간 중, 리셋 신호 R이 로우레벨로 되어 있으므로 제8 트랜지스터 T8은 오프 상태로 유지되고, 또한 제2 노드 netB의 전위가 로우레벨로 되어 있으므로 제5 트랜지스터 T5는 오프 상태로 유지된다. 따라서 이 기간 중의 제1 노드 netA의 전위가 저하되는 일은 없다.
시점 t13으로 되면, 제1 클럭 CKA가 로우레벨로부터 하이레벨로 변화된다. 이때, 제10 트랜지스터 T10이 온 상태로 되므로, 입력 단자(41)의 전위 상승에 수반하여 출력 단자(49)의 전위(상태 신호 Q의 전위)가 상승한다. 여기서, 도 10에 도시한 바와 같이 제1 노드 netA와 출력 단자(49) 사이에는 콘덴서 CAP가 설치되어 있기 때문에, 출력 단자(49)의 전위 상승에 수반하여 제1 노드 netA가 부트스트랩된다. 그 결과, 제10 트랜지스터 T10의 게이트 단자에는 큰 전압이 인가되고, 상태 신호 Q의 전위는 제1 클럭 CKA의 하이레벨측의 전위, 즉, 제1 게이트 온 전위 VGH1의 전위 레벨로까지 확실하게 상승한다(제10 트랜지스터 T10의 역치 전압 분의 레벨 저하가 해소됨). 이것에 의하여, 이 쌍안정 회로 SR의 출력 단자(49)에 접속되어 있는 주사선 GL은 선택 상태로 된다. 또한 시점 t13 내지 t14의 기간 중, 제2 클럭 CKB가 로우레벨로 되어 있으므로, 제7 트랜지스터 T7은 오프 상태로 유지되고, 또한 리셋 신호 R이 로우레벨로 되어 있으므로 제9 트랜지스터 T9는 오프 상태로 유지된다. 따라서 이 기간 중에 상태 신호 Q의 전위가 저하되는 일은 없다. 또한 시점 t13 내지 t14의 기간 중, 리셋 신호 R이 로우레벨로 되어 있으므로 제8 트랜지스터 T8은 오프 상태로 유지되고, 또한 제2 노드 netB의 전위가 로우레벨로 되어 있으므로, 제5 트랜지스터 T5는 오프 상태로 유지된다. 따라서 이 기간 중에 제1 노드 netA의 전위가 저하되는 일은 없다.
시점 t14로 되면, 제1 클럭 CKA가 하이레벨부터 로우레벨로 변화된다. 이 때문에, 입력 단자(41)의 전위 저하에 수반하여 출력 단자(49)의 전위(상태 신호 Q의 전위)가 저하된다. 이것에 의하여, 콘덴서 CAP1을 통하여 제1 노드 netA의 전위도 저하된다. 또한 시점 t14에서는, 제2 클럭 CKB가 로우레벨로부터 하이레벨로 변화됨으로써 제3, 제7 트랜지스터 T3, T7이 턴온되고, 리셋 신호 R이 로우레벨로부터 하이레벨로 변화됨으로써 제8, 제9 트랜지스터 T8, T9가 턴온된다. 또한 제3 트랜지스터 T3이 턴온됨으로써, 제2 노드 netB의 전위가 로우레벨로부터 하이레벨로 변화되어 제5 트랜지스터 T5가 턴온된다. 이상과 같이 하여 시점 t14에서는, 제5, 제8 트랜지스터가 턴온됨으로써 제1 노드 netA의 전위가 로우레벨로 되고, 제7, 제9 트랜지스터 T7, T9가 턴온됨으로써 상태 신호 Q가 로우레벨로 된다.
이상과 같은 동작이 시프트 레지스터(240) 내의 각 쌍안정 회로 SR에서 행해짐으로써, 도 9에 나타낸 바와 같이 소정 기간씩 순차적으로 하이레벨로 되는 주사 신호 GOUT1 내지 GOUTn이 표시부(22) 내의 주사선 GL1 내지 GLn에 부여된다.
<1.6 전원 차단 시의 동작>
도 12는 본 실시 형태에 있어서의 전원 차단 시의 동작을 설명하기 위한 타이밍 차트이다. 이하에서는, 외부로부터의 전원의 공급이 차단되었을 때 행해지는 일련의 처리를 「전원 오프 시퀀스」라고 한다. 도 12에는 입력 전원 전위 VCC, 전원 상태 신호 SHUT, 제1, 제2 게이트 온 전위 VGH1, VGH2, 게이트 오프 전위 VGL, 게이트 스타트 펄스 신호 H_GSP, 게이트 클럭 신호 H_GCK, 클리어 신호 H_CLR, 기준 전위 H_VSS 및 데이터 신호 전위(데이터선 SL의 전위) VS의 파형이 나타나 있다. 도 13은 본 실시 형태에 있어서의 통상 동작 시 및 전원 차단 시의 각 신호의 전위를 설명하기 위한 도면이다. 제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2는, 통상 동작 중의 위상이 상이할 뿐이며, 전원 오프 후의 시점 t1 이후의 파형 변화는 동일하다. 따라서 도 12에서는, 제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2를 게이트 클럭 신호 H_GCK로서 하나의 파형으로 나타내고 있다.
상술한 바와 같이 게이트 스타트 펄스 신호 H_GSP는 시프트 레지스터(240)의 1단째 SR1에 세트 신호 S로서 부여된다. 게이트 클럭 신호 H_GCK(제1, 제2 게이트 클럭 신호 H_GCK1, H_GCK2)는 각 단 SR에 제1, 제2 클럭 CKA, CKB로서 부여된다. 클리어 신호 H_CLR은 각 단 SR에 클리어 신호 CLR로서 부여됨과 함께, n단째 SRn에 리셋 신호 R로서 부여된다. 기준 전위 H_VSS는 각 단에 기준 전위 VSS로서 부여된다.
도 12에 나타낸 바와 같이 전원 오프 시퀀스는 초기화 스텝, 제1 방전 스텝 및 제2 방전 스텝을 포함하고 있다. 초기화 스텝은 시프트 레지스터(240)를 구성하는 모든 쌍안정 회로의 상태를 리셋(클리어)하기 위한 스텝이고, 제1 방전 스텝은 화소 형성부 내에서 전하를 방전시키기 위한 스텝이고, 제2 방전 스텝은 게이트 드라이버(24) 내에서 전하를 방전시키기 위한 스텝이다. 본 설명에 있어서, 시점 t0 이전에는 전원이 정상적으로 공급되고 있고, 시점 t0에 전원의 공급이 차단된 것으로 가정한다. 또한 방전부(190)에 관한 동작, 및 제2 게이트 온 전위 VGH2가 동작 하한값을 하회했을 때의 동작의 상세한 설명은 후술한다.
전원이 정상적으로 공급되고 있는 시점 t0 이전의 기간(통상 동작 시)에는 전원 상태 신호 SHUT는 로우레벨로 유지된다. 통상 동작 시에는, 게이트의 스타트 펄스 신호 H_GSP의 전위 및 게이트 클럭 신호 H_GCK의 전위는 제1 게이트 온 전위 VGH1 또는 게이트 오프 전위 VGL로 설정되고, 클리어 신호 H_CLR의 전위는 제2 게이트 온 전위 VGH2 또는 게이트 오프 전위 VGL로 설정된다. 또한 통상 동작 중, 제1, 제2 게이트 온 전위 VGH1, VGH2는 동일한 레벨(예를 들어 +20V)로 되어 있다.
시점 t0에 전원의 공급이 차단되면, 입력 전원 전위 VCC는 접지 전위 GND로 서서히 저하된다. 이것에 의하여, 시점 t0 이후에는, 제1, 제2 게이트 온 전위 VGH1, VGH2는 접지 전위 GND로 서서히 저하되고, 게이트 오프 전위 VGL은 접지 전위 GND로 서서히 상승한다.
시점 t0에 전원의 공급이 차단된 후의 시점 t1에 전원 오프 검출부(17)는 전원 상태 신호 SHUT를 로우레벨로부터 하이레벨로 변화시킨다. 레벨 시프터 회로(13)는, 전원 상태 신호 SHUT가 로우레벨로부터 하이레벨로 변화되면, GDM 신호 중 클리어 신호 H_CLR만을 하이레벨측의 전위로 설정하고, 클리어 신호 H_CLR 이외의 신호를 로우레벨측의 전위로 설정한다. 즉, 시점 t1 내지 t2의 기간에는, 클리어 신호 H_CLR의 전위는 제2 게이트 온 전위 VGH2로 설정되고, 게이트 스타트 펄스 신호 H_GSP의 전위, 게이트 클럭 신호 H_GCK의 전위 및 기준 전위 H_VSS는 게이트 오프 전위 VGL로 설정된다. 도 10으로부터 파악되는 바와 같이 클리어 신호 H_CLR이 하이레벨로 되면, 각 쌍안정 회로에 있어서 제2, 제6 트랜지스터 T2, T6이 턴온된다. 이것에 의하여, 제1 노드 netA의 전위 및 제2 노드 netB의 전위가 로우레벨로 된다. 이와 같이 하여 초기화 스텝(시점 t1 내지 t2)에서는, 각 쌍안정 회로 SR의 상태가 리셋(클리어)된다. 또한 데이터 신호 전위 VS에 대해서는, 시점 t1 이후의 기간을 통하여 접지 전위 GND로 설정된다.
시점 t2로 되면, 레벨 시프터 회로(13)는, GDM 신호를 구성하는 모든 신호를 하이레벨측의 전위로 설정한다. 즉, 시점 t2 내지 t3의 기간에는, 클리어 신호 H_CLR의 전위는 제2 게이트 온 전위 VGH2로 설정되고, 게이트 스타트 펄스 신호 H_GSP의 전위, 게이트 클럭 신호 H_GCK의 전위 및 기준 전위 H_VSS는 제1 게이트 온 전위 VGH1로 설정된다. 그런데 시점 t2에 있어서는, 제1 게이트 온 전위 VGH1은 충분히 저하되어 있지는 않다. 따라서 시점 t2에는, 게이트 스타트 펄스 신호 H_GSP의 전위, 게이트 클럭 신호 H_GCK의 전위 및 기준 전위 H_VSS는 하이레벨로 된다. 이때, 각 쌍안정 회로 SR에 있어서, 기준 전위 VSS가 하이레벨로 된 상태에서 제7 트랜지스터 T7이 턴온되므로, 상태 신호 Q가 하이레벨로 된다. 이것에 의하여 모든 주사선 GL1 내지 GLn이 선택 상태로 된다. 시점 t1 이후의 기간에는 데이터 신호 전위 Vs가 접지 전위 GND로 되어 있으므로, 모든 주사선 GL1 내지 GLn이 선택 상태로 됨으로써, 각 화소 형성부 내의 화소 용량 CP에 축적되어 있는 전하가 방전된다. 또한 시점 t2 내지 시점 t3의 기간에는, 게이트 클럭 신호 H_GCK의 전위 및 기준 전위 H_VSS는 접지 전위 GND로 서서히 저하된다. 이것에 의하여, 각 쌍안정 회로 SR의 출력 단자(49)의 전위(상태 신호 Q의 전위)가 서서히 저하된다. 즉, 각 주사선 GL 상의 전하가 방전된다. 또한 출력 단자(49)의 전위가 서서히 저하되기 때문에, 각 화소에 대하여, 킥백 전압에 기인하는 표시에의 영향을 저감시킬 수 있다. 이상과 같이 하여 제1 방전 스텝(시점 t2 내지 t3)에서는, 표시부(22) 내의 모든 화소 형성부 및 모든 주사선 GL1 내지 GLn에 있어서 전하의 방전이 행해진다.
도 6에 도시한 바와 같이 전원의 공급이 차단된 후, 제2 게이트 온 전위 VGH2와 비교하여 제1 게이트 온 전위 VGH1은 빠르게 접지 전위 GND로까지 저하된다. 이 때문에 시점 t3에는, 제2 게이트 온 전위 VGH2는 충분히 저하되어 있지 않지만, 제1 게이트 온 전위 VGH1은 접지 전위 GND로까지 저하되어 있다. 따라서 시점 t2에 하이레벨측의 전위로 설정된 게이트 스타트 펄스 신호 H_GSP, 게이트 클럭 신호 H_GCK 및 기준 전위 H_VSS에 대해서는, 시점 t3에는 접지 전위 GND로까지 저하된다.
시점 t3에는, 클리어 신호 H_CLR, 게이트 스타트 펄스 신호 H_GSP, 게이트 클럭 신호 H_GCK 및 기준 전위 H_VSS에 대하여, 시점 t2와 마찬가지의 설정이 이루어진다. 상술한 바와 같이 시점 t3에는, 제2 게이트 온 전위 VGH2가 충분히 저하되어 있지는 않으므로, 클리어 신호 H_CLR은 하이레벨로 된다. 이것에 의하여, 각 쌍안정 회로 SR에 있어서 제2, 제6 트랜지스터 T2, T6이 턴온되므로, 제1 노드 netA의 전위 및 제2 노드 netB의 전위가 로우레벨로 된다. 그 결과, 제2 방전 스텝(시점 t3 내지 t4)에서는, 게이트 드라이버(24)를 구성하는 시프트 레지스터(240) 내의 부유 노드(각 쌍안정 회로 내의 제1 노드 netA 및 제2 노드 netB) 상의 전하의 방전이 행해진다.
그 후, 시점 t4에는, 제2 게이트 온 전위 VGH2가 접지 전위 GND로까지 저하된다. 이것에 의하여 시점 t4에는, 클리어 신호 H_CLR에 대해서도 접지 전위 GND로까지 저하된다. 이상으로부터 전원 오프 시퀀스는 종료된다.
그런데 전원 오프 시퀀스에 있어서, GDM 신호의 전위를 도 12에 나타낸 바와 같이 복수의 스텝으로 변화시킬 수 있도록, 레벨 시프터 회로(13)에는, 도 3에 도시한 바와 같이 타이밍 생성 로직부(131)와 오실레이터(132)가 포함되어 있다. 이와 같은 구성에 있어서, 전원 오프 검출부(17)로부터 레벨 시프터 회로(13)에 부여되는 전원 상태 신호 SHUT가 로우레벨로부터 하이레벨로 변화되면, 타이밍 생성 로직부(131)는, 오실레이터(132)에 의하여 생성되는 기본 클럭을 카운터에서 카운트함으로써, 각 스텝의 개시 타이밍을 취득한다. 그리고 타이밍 생성 로직부(131)는, 그 타이밍에 따라 GDM 신호의 전위를 미리 정해진 전위로 변화시킨다. 이와 같이 하여, 도 12에 나타낸 바와 같은 파형의 게이트 스타트 펄스 신호 H_GSP, 게이트 클럭 신호 H_GCK, 클리어 신호 H_CLR 및 기준 전위 H_VSS가 생성된다. 또한 도 3에 도시한 바와 같이 레벨 시프터 회로(13)와 전원 오프 검출부(17)가 하나의 LSI(60) 내에 저장되어 있어도 된다.
다음으로, 제2 게이트 온 전위 VGH2가 동작 하한값을 하회했을 때의 동작에 대하여 설명한다. 여기서, 각 배선 OL에 방전부(190)가 접속되지 않은 경우를 생각한다. 전원 오프 시퀀스에 있어서, 제2 게이트 온 전위 VGH2가 동작 하한값을 하회하면, 상술한 바와 같이 레벨 시프터 회로(13)의 각 출력 단자 OT가 하이임피던스 상태로 된다. 이때, 각 배선 OL에 방전부(190)가 접속되어 있지 않으면 당해 배선 OL은 플로팅 상태로 된다. 이 때문에, 각 배선 OL이 노이즈의 영향을 받기 쉬워지므로, 도 12에 나타낸 바와 같은 GDM 신호의 파형을 얻지 못할 가능성이 있다. 또한 전원 오프 시퀀스 후에도 각 배선 OL이 플로팅 상태를 유지하므로, 당해 배선 OL은 노이즈의 영향을 받기 쉬워진다. 이와 같이 각 배선 OL이 플로팅 상태로 됨으로써, 전원 오프 시퀀스 중 및 전원 오프 시퀀스 후에 있어서 동작 불량을 야기할 가능성이 있다.
따라서 본 발명은 각 배선 OL에 방전부(190)를 접속함으로써, 레벨 시프터 회로(13)의 각 출력 단자 OT가 하이임피던스 상태로 되었다고 하더라도, 각 배선 OL은 플로팅 상태로 되지 않는다. 구체적으로는, 레벨 시프터 회로(13)의 각 출력 단자 OT가 하이임피던스 상태로 되었을 때, 각 배선 OL의 전위는 방전부(190)(방전 저항(191))를 통하여 접지 전위 GND로 인입된다. 이것에 의하여, 각 배선 OL에의 노이즈의 영향이 저감되므로, 전원 오프 시퀀스 중에 도 12에 나타낸 바와 같은 GDM 신호의 파형을 얻을 수 있다. 또한 전원 오프 시퀀스 후에도 각 배선 OL의 전위가 접지 전위 GND로 고정됨으로써, 각 배선 OL에의 노이즈의 영향이 저감된다. 이와 같이 하여 전원 오프 시퀀스 중 및 전원 오프 시퀀스 후에 있어서의 동작 불량을 방지할 수 있다.
또한 초기화 스텝에서는 클리어 신호 H_CLR이 하이레벨로 설정되고, 제1 방전 스텝에서는 GDM 신호를 구성하는 모든 신호가 하이레벨로 설정되고, 제2 방전 스텝에서는 클리어 신호 H_CLR이 하이레벨로 설정되어 있지만, 상술한 바와 같이 방전 저항(191)의 저항값이 비교적 큰 값(예를 들어 3㏀ 이상)으로 설정하여 방전 저항(191)을 통하여 흐르는 전류를 작게 함으로써, 방전 저항(191)에 의한 각 신호의 레벨 저하를 억제할 수 있다. 단, 방전 저항(191)의 저항값은 시점 t3 이후에 접지 전위 GND로 되도록 제1 내지 제3, 제5 배선 OL1 내지 OL3, OL5의 전위를 변화시키고, 시점 t4 이후에 접지 전위 GND로 되도록 제4 배선 OL4의 전위를 변화시킬 수 있을 정도의 값이다.
본 실시 형태에서는, 전원 오프 시퀀스는 패널 내 방전 스텝에 상당하고, 전원 오프 시퀀스에 있어서 방전부(190)에 의하여 각 배선 OL이 접지 전위 GND로 인입되는 동작은 배선 방전 스텝에 상당한다.
<1.7 효과>
본 실시 형태에 의하면, IGZO-GDM을 포함하는 액정 표시 장치(100)에 있어서, 전원의 공급이 차단되면 전원 오프 시퀀스가 행해진다. 전원 오프 시퀀스에 있어서의 제1 방전 스텝에서는, GDM 신호 중 클리어 신호 H_CLR만이 로우레벨측의 전위로 설정된다. 즉, 제1 방전 스텝에서는, 게이트 스타트 펄스 신호 H_GSP, 게이트 클럭 신호 H_GCK 및 기준 전위 H_VSS가 하이레벨로 된다. 이것에 의하여, 쌍안정 회로 SR에 있어서, 기준 전위 VSS가 하이레벨로 된 상태에서 제7 트랜지스터 T7이 턴온되므로, 상태 신호 Q가 하이레벨로 되고, 각 주사선 GL이 선택 상태로 된다. 이때, 데이터 신호 전위 VS는 접지 전위 GND로 되어 있으므로, 각 화소 형성부 내의 화소 용량 CP에 축적되어 있는 전하가 방전된다. 또한 제1 게이트 온 전위 VGH1은, 전원의 공급이 차단되었을 때의 레벨 변화(레벨 저하)가 제2 게이트 온 전위 VGH2보다도 빠르므로, 제1 방전 스텝에 있어서 주사선 GL 상의 전하도 방전된다. 제2 게이트 온 전위 VGH2는 전원의 공급이 차단되었을 때의 레벨 변화(레벨 저하)가 제1 게이트 온 전위 VGH1보다도 느리므로, 제2 방전 스텝의 개시 시점에는, 제2 게이트 온 전위 VGH2가 각 쌍안정 회로 SR에 포함되는 트랜지스터를 온 상태로 하는 레벨로 유지되어 있다. 이 때문에, 제2 방전 스텝에서는 각 쌍안정 회로 SR내의 부유 노드 상의 전하가 방전된다. 또한 게이트 드라이버(24)와 레벨 시프터 회로(13)를 서로 접속하기 위한 각 배선 OL에 방전부(190)가 접속되어 있다. 따라서 제2 게이트 온 전위 VGH2가 동작 하한값을 하회하여 레벨 시프터 회로(13)의 각 출력 단자 OT가 하이임피던스 상태로 되었다고 하더라도, 각 배선 OL은 플로팅 상태로 되지 않는다. 이것에 의하여 각 배선 OL에의 노이즈의 영향이 저감된다. 이상과 같이 하여 본 실시 형태에 의하면, 전원이 차단되었을 때 액정 패널(20) 내의 잔류 전하를 빠르게, 또한 안정적으로 제거할 수 있다. 또한 IGZO-GDM을 포함하는 액정 표시 장치(100)에서는, 액정 패널(20) 내의 잔류 전하에 기인하는 동작 불량이 발생하기 쉬웠으므로, 본 실시 형태에 의하면, 액정 패널(20) 내의 잔류 전하에 기인하는 동작 불량의 발생을 억제하는 효과가 보다 크게 얻어진다.
또한 본 실시 형태에 의하면, 제5, 제6 트랜지스터 T5, T6을 설치함으로써, 통상 동작 시에 제1 노드 netA의 전위를 수시 기준 전위 VSS로 인입하는 것이 가능해지므로, 동작 불량의 발생을 억제할 수 있다.
또한 본 실시 형태에 의하면, 제7 트랜지스터 T7을 설치함으로써, 제1 방전 스텝에 있어서, 각 주사선 GL을 확실하게 선택 상태로 하여 각 화소 형성부 내의 전하를 방전시킬 수 있다.
또한 본 실시 형태에 의하면, 제1 방전 스텝에 있어서, 출력 단자(49)의 전위가 서서히 저하된다. 이 때문에, 각 화소에 대하여, 킥백 전압에 기인하는 표시에의 영향을 저감시킬 수 있다.
또한 본 실시 형태에 의하면, 제1 게이트 온 전위 VGH1용 선 및 제2 게이트 온 전위 VGH2용 선을 사용함으로써, 전원의 공급이 차단되었을 때의 레벨 변화 상태가 서로 다른 2종류의 게이트 온 전위 VGH를 비교적 용이한 구성으로 생성할 수 있다.
또한 본 실시 형태에 의하면, 전원 오프 시퀀스에 있어서, 제1 방전 스텝 전에 시프트 레지스터(240) 내의 각 쌍안정 회로 SR이 초기화된다. 이 때문에, 전원의 공급이 차단되었을 때, 액정 패널(20) 내의 잔류 전하가 보다 확실하게 제거되어, 액정 패널(20) 내의 잔류 전하에 기인하는 동작 불량의 발생을 효과적으로 억제할 수 있다.
또한 본 실시 형태에 의하면, 초기화 스텝에 있어서 게이트 클럭 신호 H_GCK의 전위를 게이트 오프 전위 VGL로 설정함으로써, 초기화 스텝에 있어서, 시프트 레지스터(240) 내의 각 쌍안정 회로 SR이 보다 확실하게 초기화된다.
<2. 제2 실시 형태>
<2.1 방전부>
도 14는 본 발명의 제2 실시 형태에 있어서의 방전부(190)의 구성을 설명하기 위한 블록도이다. 본 실시 형태의 구성 요소 중 상기 제1 실시 형태와 동일한 요소에 대해서는, 동일한 참조 부호를 붙여 설명을 생략한다. 본 실시 형태에 있어서의 방전부(190)는 방전 저항(191) 외에, 방전 저항(191)과 직렬로 설치된 제어 스위치(192)를 포함하고 있다. 본 실시 형태에서는, 제어 스위치(192)는 방전 저항(191)과 접지선 사이에 설치되지만(도 14를 참조), 방전 저항(191)과 배선 OL 사이에 설치되어도 된다. 제어 스위치(192)는 제어 신호 DIS에 기초하여 제어된다. 제어 신호 DIS는, 예를 들어 레벨 시프터 회로(13)에 의하여 생성된다. 제어 스위치(192)는, 제어 신호 DIS가 하이레벨일 때 개방, 즉, 제어 신호 DIS가 하이레벨일 때 방전 저항(191)과 접지선을 전기적으로 분리한다. 또한 제어 스위치(192)는, 제어 신호 DIS가 로우레벨일 때 폐쇄, 즉, 제어 신호 DIS가 로우레벨일 때 방전 저항(191)과 접지선을 전기적으로 서로 접속시킨다.
<2.2 통상 동작 및 전원 차단 시의 동작>
도 15는 본 실시 형태에 있어서의 통상 동작 및 전원 차단 시의 동작을 설명하기 위한 타이밍 차트이다. 도 15에 도시한 바와 같이 제어 신호 DIS는, 통상 동작 시에는 하이레벨로, 전원 차단 시에는 로우레벨로 되어 있다. 이 때문에, 통상 동작 시에는 각 제어 스위치(192)가 개방되어 있으므로, 배선 OL로부터 방전 저항(191)을 통하여 전류가 흐르지 않는다. 한편, 전원 차단 시에는 각 제어 스위치(192)가 폐쇄되어 있으므로 상기 제1 실시 형태와 마찬가지로 GDM 신호가 접지 전위 GND로 인입된다.
<2.3 효과>
본 실시 형태에 의하면, 통상 동작 시에 개방, 전원 차단 시에 폐쇄되는 제어 스위치(192)를 설치함으로써, 방전 저항(191)에 의한 통상 동작 시의 소비 전력의 증가를 억제할 수 있다.
<3. 제3 실시 형태>
<3.1 통상 동작 및 전원 차단 시의 동작>
도 16은 본 실시 형태에 있어서의 통상 동작 및 전원 차단 시의 동작을 설명하기 위한 타이밍 차트이다. 본 실시 형태의 구성 요소 중 상기 제1, 제2 실시 형태와 동일한 요소에 대해서는, 동일한 참조 부호를 붙여 설명을 생략한다. 또한 본 실시 형태에 있어서의 방전부(190)의 구성은 상기 제2 실시 형태와 마찬가지이다. 도 16에 나타내는 시점 t3a에 있어서, 제2 게이트 온 전위 VGH2가 동작 하한값을 하회하는 것으로 한다. 본 실시 형태에 있어서의 제어 신호 DIS는, 제2 게이트 온 전위 VGH2가 동작 하한값 이상일 때는 하이레벨로, 제2 게이트 온 전위 VGH2가 동작 하한값 미만일 때는 로우레벨로 되어 있다. 이 때문에, 제2 게이트 온 전위 VGH2가 동작 하한값 이상일 때(통상 동작 시 및 전원 오프 시퀀스의, 예를 들어 전반)는 각 제어 스위치(192)가 개방되어 있으므로, 배선 OL로부터 방전 저항(191)을 통하여 전류가 흐르지 않는다. 한편, 제2 게이트 온 전위 VGH2가 동작 하한값 미만일 때(전원 오프 시퀀스의, 예를 들어 후반 및 전원 오프 시퀀스 후)는 각 제어 스위치(192)가 폐쇄되어 있으므로 상기 제1 실시 형태와 마찬가지로 GDM 신호가 접지 전위 GND로 인입된다.
<3.2 효과>
본 실시 형태에 의하면, 상기 제2 실시 형태와 마찬가지로 통상 동작 시에는 제어 스위치(192)가 개방되어 있으므로, 방전 저항(191)을 통하여 전류가 흐르지 않는다. 이 때문에, 방전 저항(191)에 의한 통상 동작 시의 소비 전력의 증가를 억제할 수 있다. 또한 전원 차단 시여도, 제2 게이트 온 전위 VGH2가 동작 하한값을 하회하기까지 제어 스위치(192)가 개방되어 있으므로, 방전 저항(191)을 통하여 전류가 흐르지 않는다. 이것에 의하여, 제2 게이트 온 전위 VGH2가 동작 하한값을 하회하기까지의 레벨 시프터 회로(13)로부터의 출력 파형이 안정되므로, 전원이 차단되었을 때 액정 패널(20) 내의 잔류 전하를 더 안정적으로 제거할 수 있다. 또한 상기 제2 실시 형태보다도 방전 저항(191)에 의한 전원 차단 시(전원 오프 시퀀스의 예를 들어 전반)의 소비 전력의 증가를 억제할 수 있다.
<4. 그 외>
본 발명은 상술한 실시 형태에 한정되는 것은 아니며, 본 발명의 취지를 일탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다. 예를 들어 각 실시 형태에 있어서의 제1 방전 스텝에서는, 클리어 신호 H_CLR은 로우레벨(게이트 오프 전위 VGL)로 설정되어도 된다. 또한 출력 회로 OC가 제2 게이트 온 전위 VGH2 대신 제1 게이트 온 전위 VGH1을 전원으로 하여 동작하도록 해도 된다. 이 경우, 상기 제3 실시 형태에 있어서의 제어 신호 DIS는, 제1 게이트 온 전위 VGH1이 동작 하한값 이상일 때는 하이레벨로, 제1 게이트 온 전위 VGH1이 동작 하한값 미만일 때는 로우레벨로 된다. 또한 제1 내지 제5출력 회로 OC1 내지 OC5의 일부가 제2 게이트 온 전위 VGH2를 전원으로 하여 동작하고, 제1 내지 제5출력 회로 OC1 내지 OC5의 나머지가 제1 게이트 온 전위 VGH1을 전원으로 하여 동작해도 된다. 또한 액정 패널(20)에 있어서, n 채널형 TFT 대신 p 채널형 TFT를 사용해도 된다. 또한 본 발명은 액정 표시 장치에 한하지 않으며, 화소 형성부에 전하가 유지되는 다른 표시 장치에도 적용할 수 있다.
본 발명은 액티브 매트릭스형 표시 장치에 적용되는 것이며, 특히 채널층이 산화물 반도체에 의하여 형성된 TFT를 갖는 모놀리식 게이트 드라이버를 채용하는 액정 표시 장치 등에 적합하다.
11: 타이밍 컨트롤러
13: 레벨 시프터 회로
15: 전원 회로
17: 전원 오프 검출부
20: 액정 패널
22: 표시부
24: 게이트 드라이버(주사선 구동 회로)
32: 소스 드라이버(데이터선 구동 회로)
100: 액정 표시 장치(표시 장치)
190: 방전부
191: 방전 저항
192: 제어 스위치
220: 트랜지스터
240: 시프트 레지스터
OC: 출력 회로
OL: 배선
OT: 출력 단자
VCC: 입력 전원 전위
SHUT: 전원 상태 신호
VGH: 게이트 온 전위
VGH1: 제1 게이트 온 전위
VGH2: 제2 게이트 온 전위
VGL: 게이트 오프 전위
L_GCK: 게이트 클럭 신호
H_GCK1: 제1 게이트 클럭 신호
H_GCK2: 제2 게이트 클럭 신호
L_GSP, H_GSP: 게이트 스타트 펄스 신호
L_CLR, H_CLR, CLR: 클리어 신호
L_VSS, H_VSS, VSS: 기준 전위
DIS: 제어 신호
T1 내지 T10: 트랜지스터
CKA: 제1 클럭
CKB: 제2 클럭
S: 세트 신호
R: 리셋 신호
Q: 상태 신호
GOUT: 주사 신호

Claims (14)

  1. 데이터 신호를 전달하는 복수의 데이터선, 복수의 주사선, 상기 복수의 데이터선과 상기 복수의 주사선에 대응하여 설치된 복수의 화소 형성부, 및 상기 복수의 주사선을 선택적으로 구동하는 주사선 구동 회로를 포함하는 표시 패널과,
    상기 주사선 구동 회로를 제어하는 구동 제어부와,
    외부로부터 부여되는 전원에 기초하여, 상기 주사선을 선택 상태로 하기 위한 전위인 주사선 선택 전위, 및 상기 주사선을 비선택 상태로 하기 위한 전위인 주사선 비선택 전위를 생성하여 상기 구동 제어부에 부여하는 전원 회로와,
    상기 주사선 구동 회로와 상기 구동 제어부를 서로 접속하기 위한 복수의 배선과,
    상기 배선에 일단부가 접속되고, 타단부가 접지된 방전부와,
    상기 전원의 오프 상태를 검출하면, 소정의 전원 오프 신호를 상기 구동 제어부에 부여하는 전원 상태 검출부를 구비하고,
    상기 주사선 구동 회로는, 상기 복수의 주사선에 대응하여 설치되고, 클럭 신호에 기초하여 순차적으로 펄스를 출력하는 복수의 쌍안정 회로를 갖는 시프트 레지스터를 포함하고,
    상기 전원 회로는 상기 주사선 선택 전위로서, 제1 주사선 선택 전위와, 상기 제1 주사선 선택 전위보다도 상기 전원이 오프 상태로 되었을 때의 레벨의 변화가 느린 제2 주사선 선택 전위를 생성하고,
    상기 구동 제어부는,
    상기 클럭 신호와, 상기 복수의 쌍안정 회로의 상태를 초기화하기 위한 클리어 신호와, 상기 복수의 쌍안정 회로의 동작의 기준으로 되는 기준 전위를 상기 복수의 배선을 각각 통하여 상기 주사선 구동 회로에 부여하고,
    상기 전원 오프 신호를 수취하면, 상기 클럭 신호의 전위 및 상기 기준 전위를 상기 제1 주사선 선택 전위로 설정하는 제1 방전 처리와, 상기 클리어 신호의 전위를 상기 제2 주사선 선택 전위로 설정하는 제2 방전 처리를 순차적으로 행하고,
    상기 쌍안정 회로는,
    대응하는 주사선에 접속된 출력 노드와,
    상기 클럭 신호가 제1 도통 단자에 부여되고, 상기 출력 노드에 제2 도통 단자가 접속된 출력 제어용 스위칭 소자와,
    상기 출력 제어용 스위칭 소자의 제어 단자에 접속된 제1 노드와,
    상기 클리어 신호가 제어 단자에 부여되고, 상기 제1 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제1 제1 노드 제어용 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 방전부는 방전 저항을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서,
    상기 방전부는, 상기 방전 저항과 직렬로 설치되고, 상기 전원이 오프 상태일 때 폐쇄되는 제어 스위치를 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제2항에 있어서,
    상기 방전부는, 상기 방전 저항과 직렬로 설치되고, 상기 제2 주사선 선택 전위가 소정값을 하회했을 때 폐쇄되는 제어 스위치를 더 포함하는 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서,
    상기 구동 제어부는, 상기 제2 주사선 선택 전위를 전원으로서 동작시키고, 상기 클럭 신호, 상기 클리어 신호 및 상기 기준 전위를 각각 출력하기 위한 복수의 출력 회로를 포함하는 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서,
    상기 쌍안정 회로는,
    상기 제1 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제2 제1 노드 제어용 스위칭 소자와,
    상기 제2 제1 노드 제어용 스위칭 소자의 제어 단자에 접속된 제2 노드와,
    상기 클리어 신호가 제어 단자에 부여되고, 상기 제2 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제2 노드 제어용 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서,
    상기 쌍안정 회로는, 상기 클럭 신호가 제어 단자에 부여되고, 상기 출력 노드가 제1 도통 단자에 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 출력 노드 제어용 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서,
    상기 전원 회로는, 상기 전원이 오프 상태로 되면, 상기 제1 주사선 선택 전위를, 상기 전원이 오프 상태로 된 시점의 레벨로부터 그라운드 레벨까지 소정 시간을 들여 변화시키는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서,
    상기 전원 회로는,
    적어도 제1 용량 및 제1 저항에 접속되고, 상기 전원으로부터 얻어진 소정의 전위에 기초하여 상기 제1 주사선 선택 전위를 생성하기 위한 제1 주사선 선택 전위 생성선과,
    적어도 제2 용량 및 제2 저항에 접속되고, 상기 전원으로부터 얻어진 소정의 전위에 기초하여 상기 제2 주사선 선택 전위를 생성하기 위한 제2 주사선 선택 전위 생성선을 포함하고,
    상기 제2 용량 및 상기 제2 저항에 의하여 정해지는 시상수는, 상기 제1 용량 및 상기 제1 저항에 의하여 정해지는 시상수보다도 큰 것을 특징으로 하는 표시 장치.
  10. 제1항에 있어서,
    상기 구동 제어부는, 상기 전원 오프 신호를 수취하면, 상기 제1 방전 처리 전에 상기 클리어 신호의 전위를 상기 제2 주사선 선택 전위로 설정함과 함께, 상기 기준 전위를 상기 주사선 비선택 전위로 설정하는 초기화 처리를 행하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서,
    상기 구동 제어부는 상기 초기화 처리 시에 상기 클럭 신호의 전위를 상기 주사선 비선택 전위로 설정하는 것을 특징으로 하는 표시 장치.
  12. 제1항에 있어서,
    상기 쌍안정 회로에 포함되는 스위칭 소자는, 채널층이 산화물 반도체에 의하여 형성된 박막 트랜지스터인 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서,
    상기 산화물 반도체는 산화인듐갈륨아연인 것을 특징으로 하는 표시 장치.
  14. 데이터 신호를 전달하는 복수의 데이터선, 복수의 주사선, 상기 복수의 데이터선과 상기 복수의 주사선에 대응하여 설치된 복수의 화소 형성부, 및 상기 복수의 주사선을 선택적으로 구동하는 주사선 구동 회로를 포함하는 표시 패널과, 상기 주사선 구동 회로를 제어하는 구동 제어부와, 외부로부터 부여되는 전원에 기초하여, 상기 주사선을 선택 상태로 하기 위한 전위인 주사선 선택 전위, 및 상기 주사선을 비선택 상태로 하기 위한 전위인 주사선 비선택 전위를 생성하여 상기 구동 제어부에 부여하는 전원 회로와, 상기 주사선 구동 회로와 상기 구동 제어부를 서로 접속하기 위한 복수의 배선을 구비하는 표시 장치의 구동 방법으로서,
    상기 전원의 온/오프 상태를 검출하는 전원 상태 검출 스텝과,
    상기 전원 상태 검출 스텝에서 오프 상태가 검출되었을 때 실행되는, 상기 표시 패널 내의 전하를 방전시키는 패널 내 방전 스텝과,
    상기 전원이 오프 상태인 기간의 적어도 일부에, 상기 배선에 축적된 전하를 방전하는 배선 방전 스텝을 구비하고,
    상기 주사선 구동 회로는, 상기 복수의 주사선에 대응하여 설치되고, 클럭 신호에 기초하여 순차적으로 펄스를 출력하는 복수의 쌍안정 회로를 갖는 시프트 레지스터를 포함하고,
    상기 전원 회로는 상기 주사선 선택 전위로서, 제1 주사선 선택 전위와, 상기 제1 주사선 선택 전위보다도 상기 전원이 오프 상태로 되었을 때의 레벨의 변화가 느린 제2 주사선 선택 전위를 생성하고,
    상기 패널 내 방전 스텝은,
    상기 클럭 신호와, 상기 복수의 쌍안정 회로의 상태를 초기화하기 위한 클리어 신호와, 상기 복수의 쌍안정 회로의 동작의 기준으로 되는 기준 전위를 상기 복수의 배선을 각각 통하여 상기 주사선 구동 회로에 부여하는 출력 스텝과,
    상기 클럭 신호의 전위 및 상기 기준 전위를 상기 제1 주사선 선택 전위로 설정하는 제1 방전 스텝과,
    상기 클리어 신호의 전위를 상기 제2 주사선 선택 전위로 설정하는 제2 방전 처리를 포함하고,
    상기 쌍안정 회로는,
    대응하는 주사선에 접속된 출력 노드와,
    상기 클럭 신호가 제1 도통 단자에 부여되고, 상기 출력 노드에 제2 도통 단자가 접속된 출력 제어용 스위칭 소자와,
    상기 출력 제어용 스위칭 소자의 제어 단자에 접속된 제1 노드와,
    상기 클리어 신호가 제어 단자에 부여되고, 상기 제1 노드에 제1 도통 단자가 접속되고, 상기 기준 전위가 제2 도통 단자에 부여되는 제1 제1 노드 제어용 스위칭 소자를 포함하는 것을 특징으로 하는 구동 방법.
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