KR20080043097A - 표시 장치 - Google Patents

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KR20080043097A KR1020060111707A KR20060111707A KR20080043097A KR 20080043097 A KR20080043097 A KR 20080043097A KR 1020060111707 A KR1020060111707 A KR 1020060111707A KR 20060111707 A KR20060111707 A KR 20060111707A KR 20080043097 A KR20080043097 A KR 20080043097A
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이영욱
이우근
전경숙
차연희
김종인
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삼성전자주식회사
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    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Abstract

표시 품질을 향상시킬 수 있는 표시 장치가 제공된다. 표시 장치는, 게이트 온/오프 전압이 인가되는 다수의 게이트 라인과, 각 게이트 라인과 절연되어 형성된 다수의 데이터 라인과, 게이트 라인과 연결된 게이트 전극과, 데이터 라인과 연결된 드레인 전극과, 드레인 전극과 이격되어 형성된 소스 전극을 포함하는 다수의 박막 트랜지스터와, 각 소스 전극과 전기적으로 연결된 다수의 화소 전극과, 게이트 온/오프 전압과 위상이 반대인 킥백 보상 전압이 인가되는 다수의 더미 게이트 라인 및 더미 게이트 라인과 연결된 더미 게이트 전극과, 더미 게이트 전극과 절연되고 화소 전극과 연결된 더미 소스 전극을 구비하는 보상 커패시터를 포함한다.
Figure P1020060111707
표시 장치, 킥백 전압, 마스크 오정렬

Description

표시 장치{Display apparatus}
도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3은 도 1의 킥백 보상 전압 생성부를 설명하기 위한 신호도이다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명하기 위한 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명하기 위한 회로도이다.
도 6는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명하기 위한 회로도이다.
도 7a는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 제1 표시판을 설명하기 위한 레이 아웃도이다.
도 7b는 Ⅶb- Ⅶb'선을 따라 절단한 단면도이다.
도 7c는 Ⅶc- Ⅶc'선을 따라 절단한 단면도이다.
도 7d는 도 7a의 A 및 B 영역을 확대한 도면이다.
도 8a는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 제1 표시판을 설명하기 위한 레이 아웃도이다.
도 8b는 도 8a의 C 및 D 영역을 확대한 도면이다.
도 9a는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 제1 표시판을 설명하기 위한 레이 아웃도이다.
도 9b는 도 9a의 E 및 F 영역을 확대한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1: 액정 표시 장치 10: 절연 기판
22: 게이트 라인 24: 게이트 전극
26: 더미 게이트 라인 28: 더미 게이트 전극
30: 절연막 40_1, 40_2: 액티브층
42: 데이터 라인 45: 드레인 전극
62: 소스 전극 64: 더미 소스 전극
70: 보호막 72, 73: 화소 전극
100: 제1 표시판 150: 액정층
200: 제2 표시판 300: 표시부
400: 게이트 구동부 500: 데이터 구동부
600: 킥백 보상 전압 생성부 700: 신호 제어부
800: 계조 전압 발생부
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 품질을 향상시킬 수 있는 표시 장치에 관한 것이다.
표시 장치의 일 예인 액정 표시 장치는, 화소 전극 및 박막 트랜지스터가 형성된 제1 표시판과, 공통 전극 및 컬러 필터가 형성된 제2 표시판과, 제1 및 제2 표시판 사이에 주입된 액정층을 포함한다. 제1 표시판의 화소 전극과 제2 표시판의 공통 전극 간의 전위차에 따라 액정이 틸트(tilt)되어 영상이 표시된다. 화소 전극에는 데이터 전압이 인가되고, 공통 전극에는 공통 전압이 인가된다. 화소 전극에는 프레임마다 공통 전압을 기준으로 정극성의 영상 데이터 전압과 부극성의 영상 데이터 전압이 인가된다.
그런데, 킥백(kickback) 현상으로 인해 화소 전극에 충전전 데이터 전압 레벨이 감소되어 표시 품질이 저하된다. 따라서 킥백 현상을 방지하여 표시 품질을 향상시킬 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 킥백 현상을 방지하여 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 장치는, 게이트 온/오프 전압이 인가되는 다수의 게이트 라인과, 상기 각 게이트 라인과 절연되어 형성된 다수의 데이터 라인과, 상기 게이트 라인과 연결된 게이트 전극과, 상기 데이터 라인과 연결된 드레인 전극과, 상기 드레인 전극과 이격되어 형성된 소스 전극을 포함하는 다수의 박막 트랜지스터와, 상기 각 소스 전극과 전기적으로 연결된 다수의 화소 전극과, 상기 게이트 온/오프 전압과 위상이 반대인 킥백 보상 전압이 인가되는 다수의 더미 게이트 라인 및 상기 더미 게이트 라인과 연결된 더미 게이트 전극과, 상기 더미 게이트 전극과 절연되고 상기 화소 전극과 연결된 더미 소스 전극을 구비하는 보상 커패시터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 표시 장치는, 게이트 온/오프 전압을 출력하는 게이트 구동부와, 상기 게이트 온/오프 전압과 반대 위상을 갖는 킥백 보상 전압을 출력하는 킥백 보상 전압 생성부와, 영상 데이터 전압을 출력하는 데이터 구동부 및 상기 게이트 온/오프 전압이 인가되는 다수의 게이트 라인과, 상기 다수의 게이트 라인과 일대일로 대응되고 상기 다수의 게이트 라인과 나란하게 형성되어 상기 킥백 보상 전압이 인가되는 다수의 더미 게이트 라인과, 상기 영상 데이터 전압이 인가되는 다수의 데이터 라인과, 상기 각 게이트 라인 및 상기 각 데이터 라인이 교차하는 영역에 형성된 다수의 화소를 포함하는 표시부로서, 상기 각 화소는, 상기 게이트 라인과 연결된 게이트 전극과, 상기 데이터 라인과 연결된 드레인 전극과, 소스 전극을 포함하여 상기 게이트 온/오프 전압에 따라 온/오프되어 상기 영상 데이터 전압을 제공하는 박막 트랜지스터 와, 상기 소스 전극과 연결되어 상기 영상 데이터 전압이 인가되는 화소 전극과, 공통 전압이 인가되는 공통 전극을 포함하는 액정 커패시터와, 상기 킥백 보상 전압이 인가되는 제1 전극과 상기 화소 전극과 전기적으로 연결된 제2 전극을 포함하는 보상 커패시터를 포함하는 표시부를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하에서 액정 표시 장치를 예로 들어 본 발명에 따른 표시 장치를 설명하고, 본 발명이 액정 표시 장치에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하여 본 발명의 실시예들에 따른 액정 표시 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 한 화소의 등가 회로도이고, 도 3은 도 1의 킥백 보상 전압 생성부를 설명하기 위한 신호도이다.
도 1을 참조하면, 액정 표시 장치(1)는 표시부(300), 게이트 구동부(400), 데이터 구동부(500), 킥백 보상 전압 생성부(600), 신호 제어부(700) 및 계조 전압 발생부(800)를 포함한다.
표시부(300)는 등가 회로로 볼 때 다수의 표시 신호 라인(G1-Gn, D1-Dm)과 이에 연결되어 있으며 행렬의 형태로 배열된 다수의 화소(PX)를 포함한다.
표시 신호 라인(G1-Gn, D1-Dm)은 게이트 온/오프 전압(Von, Voff)을 전달하는 다수의 게이트 라인(G1-Gn)과 영상 데이터 전압을 전달하는 다수의 데이터 라인(D1-Dm)을 포함한다. 게이트 라인(G1-Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1-Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다.
또한, 표시부(300)는 킥백 보상 전압을 전달하는 다수의 더미 게이트 라인(DG1-DGn)을 포함한다. 다수의 더미 게이트 라인(DG1-DGn)은 다수의 게이트 라인(G1-Gn)과 일대일로 대응되고, 다수의 게이트 라인(G1-Gn)과 나란하게 형성된다.
여기서, 도 2를 참조하면, 표시부(300)는 서로 마주 보는 제1 표시판(100), 제2 표시판(200) 및 둘 사이에 들어 있는 액정층(150)을 포함한다.
제1 표시판(100)의 화소 전극(PE)과 대향하도록 제2 표시판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 각 화소, 예를 들면 i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는 박막 트랜지스터(Q1), 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함한다. 여기서 유지 커패시터는(Cst)는 필요에 따라 생략될 수 있다.
좀더 구체적으로 설명하면, 먼저 박막 트랜지스터(Q1)는 데이터 라인(Dj)에 연결된 드레인 전극(d)과, 게이트 라인(Gi)에 연결된 게이트 전극(g)과, 화소 전극(PE)에 연결된 소스 전극(s)을 포함한다.
액정 커패시터(Clc)는, 소스 전극(s)과 연결되어 영상 데이터 전압이 인가되는 화소 전극(PE)과, 공통 전압(Vcom)이 인가되는 공통 전극(CE)을 포함한다. 화소 전극(PE)과 공통 전극(CE) 사이에는 액정층(150)이 개재되어 있어서, 화소 전극(PE)과 공통 전극(CE) 사이의 전위차에 따라 액정이 틸트되어 영상이 표시된다.
보상 커패시터(Ccomp)는 더미 게이트 라인(DGi)과 연결된 제1 전극과 상기 화소 전극(PE)과 전기적으로 연결된 제2 전극을 포함한다. 여기서 보상 커패시 터(Ccomp)의 커패시턴스(capacitance)는 박막 트랜지스터(Q1)의 게이트 전극(g)과 소스 전극(s)간에 형성되는 기생 커패시터(Cgs)의 커패시턴스와 동일할 수 있다.
한편, 도 1의 게이트 구동부(400)는 게이트 라인(G1-Gn)에 게이트 온/오프 전압(Von, Voff)을 인가한다.
게이트 구동부(400)는 신호 제어부(700)로부터 제공된 게이트 제어 신호(CONT1)에 따라 게이트 온/오프 전압(Von, Voff)을 게이트 라인(G1-Gn)에 순차적으로 인가한다. 여기서 게이트 제어 신호(CONT1)는 게이트 구동부(400)의 동작을 제어하기 위한 신호로써, 게이트 구동부(400)의 동작을 개시하는 수직 시작 신호, 게이트 온 전압(Von)의 출력 시기를 결정하는 게이트 클럭 신호 및 게이트 온 전압(Von)의 펄스 폭을 결정하는 출력 인에이블 신호 등을 포함할 수 있다.
데이터 구동부(500)는 데이터 제어 신호(CONT2)를 제공받아, 계조 전압 발생부(800)로부터 제공된 계조 전압중, 영상 데이터 전압을 선택하고 데이터 라인(Dj)에 인가한다. 여기서, 데이터 제어 신호(CONT2)는 데이터 구동부(500)의 동작을 제어하는 신호로써, 데이터 구동부(500)의 동작을 개시하는 수평 개시 신호, 두 개의 데이터 전압의 출력을 지시하는 로드 신호 등을 포함할 수 있다.
킥백 보상 전압 생성부(600)는 표시부(300)의 더미 게이트 라인(DG1-DGn) 및 게이트 라인(G1-Gn)에 연결되어, 게이트 온/오프 전압(Von, Voff)과 반대 위상을 갖는 킥백 보상 전압을 각 더미 게이트 라인(DG1-DGn)에 제공할 수 있다. 여기서 킥백 보상 전압 생성부(600)는 외부로부터 게이트 온/오프 전압(Von, Voff)을 제공받아 동작할 수 있다.
도 1에서, 편의상 킥백 보상 전압 생성부(600)를, 표시부(300)를 기준으로 게이트 구동부(400)와 반대편에 구비되는 경우를 도시하였으나, 게이트 구동부(400)와 같은 쪽에 구비될 수 있다. 또한, 도 1에는 킥백 보상 전압 생성부(600)와 게이트 구동부(400)가 별개의 블록으로 도시되어 있는데, 이는 킥백 보상 전압 생성부(600)와 게이트 구동부(400)가 별개의 기능을 하는 것을 의미하는 것이고, 이들이 물리적으로 분리되어 있음을 의미하지 않는다. 킥백 보상 전압 생성부(600)가 게이트 구동부(400) 내부에 실장될 수 있다.
여기서 도 2 및 도 3을 참조하여 킥백 보상 전압 생성부(600)에 대하여 좀 더 상세히 설명한다.
먼저, t1이전에 게이트 라인(Gi)에 게이트 오프 전압(Voff)이 인가되고 있으므로, 박막 트랜지스터(Q1)는 턴오프 되어있다. 이때, 더미 게이트 라인(DGi)에는 게이트 라인(Gi)에 인가된 전압과 반대 위상의 킥백 보상 전압(V_DGi)이 인가되어 있다. 즉, 더미 게이트 라인(DGi)에는 게이트 오프 전압(Voff)과 반대 극성인 게이트 온 전압(Von)이 인가되어 있다.
다음으로 t1인 시점에서 데이터 라인(Dj)에 화소 전극(PE)에 제공될 영상 데이터 전압이 인가된 후, t2인 시점에서 게이트 라인(Gi)에 게이트 온 전압(Von)이 제공된다. 게이트 온 전압(Von)에 제공되면, 박막 트랜지스터(Q1)는 턴온 되어 데이터 라인(Dj)에 인가된 영상 데이터 전압을 화소 전극(PE)에 제공한다. 여기서, 더미 게이트 라인(DGi)에는 게이트 오프 전압(Voff)이 인가된다.
다음으로 t3인 시점에서 게이트 라인(Gi)에 게이트 오프 전압(Voff)이 인가 되면, 박막 트랜지스터(Q1)는 턴 오프된다. 여기서, 게이트 라인(Gi)의 전압 레벨(V_Gi)은 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 차이에 해당하는 만큼의 전압이 순간적으로 감소된다. 따라서, 박막 트랜지스터(Q1)의 게이트 전극(g)과 소스 전극(s) 간에 형성된 기생 커패시터(Cgs)는, 화소 전극(PE)의 전압 레벨(V_PE)을 소정 레벨만큼 감소시키려고 한다.
이때, t3에서 더미 게이트 라인(DG_i)에는 게이트 온 전압(Von)이 인가된다. 즉, 더미 게이트 라인(DG_i)의 전압 레벨(V_DGi)은 게이트 오프 전압(Voff)과 게이트 온 전압(Von)의 차이에 해당하는 만큼의 전압이 순간적으로 증가된다. 따라서, 더미 게이트 라인(DG_i)과 화소 전극(PE) 사이에 연결된 보상 커패시터(Ccomp)는 화소 전극(PE)의 전압 레벨(V_PE)을 소정 레벨만큼 증가시킨다.
즉, 기생 커패시터(Cgs)가 화소 전극(PE)의 전압 레벨(V_PE)을 감소시켜려는 만큼, 보상 커패시터(Ccomp)가 화소 전극(PE)의 전압 레벨(V_PE)은 증가시켜, 도 3에 도시된 바와 같이, t3에서 화소 전극(PE)의 전압 레벨(V_PE)이 감소되지 않고 일정하게 유지될 수 있다. 따라서 킥백 현상이 일어나지 않는다.
보상 커패시터(Ccomp)의 커패시턴스는 기생 커패시터(Cgs)의 커패시턴스와 같을 수 있다. 도 2, 도 3 및 아래의 수학식들을 참조하여 좀더 구체적을 설명한다.
먼저, t3를 기준으로 게이트 라인(Gi)의 전압 레벨(V_Gi)이 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 바뀌기 직전의 화소 전극(PE)의 전하량을 Qon이라 하면, Qon은 다음의 수학식 1과 같이 된다.
Qon=(V_PE'-Vcom)×Clc+(V_PE'-Voff)×Ccomp+(V_PE'-Von)×Cgs+(V_PE'- Vcom)×Cst
여기서 V_PE'는 게이트 라인(Gi)의 전압 레벨(V_Gi)이 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 바뀌기 직전의 화소 전극(PE)의 전압 레벨이고, Clc, Ccomp, Cgs 및 Cst는 각각 액정 커패시터(Clc), 보상 커패시터(Ccomp), 기생 커패시터(Cgs) 및 유지 커패시터(Cst)의 커패시턴스를 나타낸다.
다음으로 t3를 기준으로, 게이트 라인(Gi)의 전압 레벨(V_Gi)이 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 바뀐 직후의 화소 전극(PE)의 전하량을 Qoff라 하면, Qoff는 다음의 수학식 2와 같이 된다.
Qoff=(V_PE"-Vcom)×Clc+(V_PE"-Von)×Ccomp+(V_PE"-Voff)×Cgs+(V_PE"-Vcom)×Cst
여기서 V_PE"는 게이트 라인(Gi)의 전압 레벨(V_Gi)이 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 바뀌기 직전의 화소 전극(PE)의 전압 레벨(V_PE)이다.
전하량 보전 법칙에 따라, t3인 시점에서 다음의 수학식 3이 성립한다.
Qon=Qoff
수학식 1 내지 수학식 3을 이용하여 t3를 기준으로 화소 전극(PE)의 전압 레벨의 차이는 다음의 수학식 4와 같이 표현된다.
V_PE'-V_PE"=(Von-Voff)×(Cgs-Ccomp)/(Clc+Ccomp+Cgs+Cst)
수학식 4를 참조하면, Cgs=Ccomp이면, t3인 시점에서 화소 전극(PE)의 전압 레벨(V_PE)이 일정하게 유지된다.
즉, 더미 게이트 라인(DG_i)에 인가되는 킥백 보상 전압(V_DG_i)이 게이트 라인(Gi)에 인가되는 게이트 온/오프 전압(Von, Voff)과 반대 위상을 갖고, 보상 커패시터(Ccomp)의 커패시턴스가 기생 커패시터(Cgs)의 커패시턴스와 동일하면, 킥백 현상이 억제된다. 따라서 표시 품질이 향상될 수 있다.
기생 커패시터(Cgs)와 보상 커패시터(Ccomp)의 커패시턴스를 동일하게 형성하기 위한 방법 및 보상 커패시터(Ccomp)의 구조는 도 7a 내지 9b를 참조하여 후술한다.
이러한 실시예들에 따른 액정 표시 장치(1)에 의하면, 킥백 현상이 발생되지 않고, 따라서 표시 품질이 향상될 수 있다.
이하에서는, 킥백 보상 전압을 생성하는 킥백 보상 전압 생성부(600)를 포함하는 액정 표시 장치의 몇몇 실시예들에 대하여 설명한다.
도 4를 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명한다. 도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명하기 위한 회로도이다. 설명의 편의상, i번째 게이트 라인과 i번째 더미 게이트 라인에 연결된 킥백 보상 전압 생성부의 일 부분을 예로 들어 설명하고, V_Gi는 게이트 구동부로부터 i번째 게이트 라인에 제공되는 게이트 온/오프 전압을 의미하며, V_DGi는 i번째 더미 게이트 라인에 제공되는 킥백 보상 전압을 의미한다.
도 4를 참조하면, 킥백 보상 전압 생성부(601)는 제1 스위칭 소자(Q2)와 제2 스위칭 소자(Q3)를 포함한다.
제1 스위칭 소자(Q2)는, 게이트 전극이 게이트 라인(Gi)에 연결되어, 게이트 온 전압(Von)에 인에이블되어 게이트 오프 전압(Voff)을 더미 게이트 라인(DG_i)에 제공한다. 제2 스위칭 소자(Q3)는, 게이트가 게이트 라인(Gi)에 연결되어, 게이트 오프 전압(Voff)에 인에이블되어 게이트 온 전압(Von)을 더미 게이트 라인(DG_i)에 제공한다. 여기서 제1 스위칭 소자(Q2)는 엔모스(N-MOS) 트랜지스터이고, 제2 스위칭 소자(Q3)는 피모스(P-MOS) 트랜지스터일 수 있다.
즉, 출력 노드(N)에서 더미 게이트 라인(DG_i)으로 출력되는 킥백 보상 전압(V_DGi)은 게이트 라인(G_i)에 인가되는 게이트 온/오프 전압(V_Gi)과 반대 위상이 된다. 이러한 킥백 보상 전압 생성부(601)는 게이트 구동부(도 1의 400 참조) 내부에 실장될 수 있다. 또는 게이트 구동부(도 1의 400 참조)와 별개로 IC(integrated circuit) 형태로 표시부(도 1의 300 참조)와 연결될 수 있다.
도 5를 참조하여, 본 발명의 다른 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명한다. 도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명하기 위한 회로도이다. 도 4에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 설명의 편의상 해당 구성 요소의 상세한 설명은 생략한다.
도 5를 참조하면, 킥백 보상 전압 생성부(602)는 제3 스위칭 소자(Q4)와 제4 스위칭 소자(Q5)를 포함한다.
제3 스위칭 소자(Q4)는, 게이트 전극이 게이트 라인(Gi)에 연결되어, 게이트 온 전압(Von)에 인에이블되어 게이트 오프 전압(Voff)을 더미 게이트(DG_i) 라인에 제공한다. 제4 스위칭 소자(Q5)는, 게이트 온 전압(Von)에 다이오드 연결되어 게이트 온 전압(Von)을 더미 게이트 라인(DGi)에 제공한다.
여기서 제4 스위칭 소자(Q5)는 게이트 온 전압(Von)에 다이오드 연결되어 있으므로, 항상 턴온되어 출력 노드(N)를 통해 게이트 온 전압(Von)을 더미 게이트 라인(DGi)에 제공한다. 따라서, 킥백 보상 전압(V_DGi)이 게이트 라인(Gi)에 인가된 게이트 온/오프 전압(V_Gi)과 반대 위상이 되려면, 제3 스위칭 소자(Q4)의 구동 능력이 제4 스위칭 소자(Q5)의 구동 능력보다 좋아야 한다. 예컨데, 제3 스위칭 소자(Q4)의 채널 폭(Width) 대 채널 길이(Length) 의 비(W/D)가 제4 스위칭 소자(Q5)의 소자의 채널 폭 대 채널 길이의 비(W/D)보다 충분히 클 수 있다.
이러한 제3 스위칭 소자(Q4) 및 제4 스위칭 소자(Q5) 모두 엔모스 트랜지스터 일 수 있다. 따라서, 비정질 박막 트랜지스터(amorphous silicon TFT) 형태로 제3 스위칭 소자(Q4)와 제4 스위칭 소자(Q5)를 형성하여, 제1 표시판(도 2의 100 참조) 상에 킥백 보상 전압 생성부(602)를 실장할 수 있다. 이경우, 게이트 구동부(도 1의 400 참조)도 함께 제1 표시판(도 2의 100 참조) 상에 실장될 수 있다.
도 6을 참조하여, 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명한다. 도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 킥백 보상 전압 생성부를 설명하기 위한 회로도이다. 도 4에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 설명의 편의상 해당 구성 요소의 상세한 설명은 생략한다.
도 6을 참조하면, 킥백 보상 전압 생성부(603)는 인버팅부(603_i)를 포함한다.
즉, 인버팅부(603_i)는 게이트 라인(Gi)에 인가되는 게이트 온/오프 전압(V_Gi)을 인버팅하고, 인버팅된 게이트 온/오프 전압을 킥백 보상 전압(V_DGi)으로서 더미 게이트 라인(DGi)에 제공한다. 여기서 인버팅부(603_i)는, 공지된 회로로서 인버팅 기능을 하는 여러 종류의 디지털 논리 회로 또는 아날로그 회로일 수 있다.
이하에서는, 기생 커패시터와 동일한 커패시턴스를 갖는 보상 커패시터를 포함하는 액정 표시 장치의 몇몇 실시예들을 설명한다.
도 7a 내지 7d를 참조하여 본 발명의 또 다른 실시예에 따른 액정 표시 장치를 설명한다. 도 7a는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 제1 표시판을 설명하기 위한 레이 아웃도이고, 도 7b는 Ⅶb- Ⅶb'선을 따라 절단한 단면도이고, 도 7c는 Ⅶc- Ⅶc'선을 따라 절단한 단면도이고, 도 7d는 도 7a의 A 및 B 영역을 확대한 도면이다. 도 7d에서는 설명의 편의상, 반도체층은 도시하지 않았다.
먼저 도 7a 내지 도 7c를 참조하면, 제1 표시판(101)은 절연 기판(10) 위에 형성된 게이트 라인(22), 데이터 라인(42), 박막 트랜지스터(Q1_1), 화소 전극(72), 더미 게이트 라인(26), 보상 커패시터(Ccomp_1)를 포함한다.
절연 기판(10)은 내열성 및 투광성을 가진 물질, 예를 들어 투명 유리 또는 플라스틱으로 이루어질 수 있다. 특히 플라스틱은 가공성이 우수하고 가벼우며 단가가 저렴하고 가요성(flexible)을 가지기 때문에, 절연 기판(10)으로서 바람직하게 예시될 수 있다.
절연 기판(10) 위에는 게이트 라인(22)이 형성되어 있다. 게이트 라인(22)은 주로 가로 방향으로 뻗어 있으며 게이트 온/오프 전압을 전달한다.
여기서, 게이트 라인(22)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 라인(22)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다.
한편, 게이트 라인(22)은 도전성 유기 고분자계 물질인 PEDOT(PolyEthyleneDiOxyThiophene)를 코팅방법으로 도포하거나 또는 인젝트-프린팅 방법으로 인쇄하여 형성될 수도 있다.
게이트 라인(22)은, 게이트 라인(22)의 일부 폭이 넓게 형성된 게이트 전극(24)을 포함할 수 있다. 게이트 라인(22)에 연결된 게이트 전극(24)은 후술하는 드레인 전극(45) 및 소스 전극(62)과 함께 박막 트랜지스터(Q1_1)의 삼단자를 구성한다.
여기서, 유지 전극(미도시)을 포함하는 유지 전극 라인(미도시)가 더 형성될 수 있다. 유지 전극 라인(미도시)은 게이트 라인(22)과 동일한 층에 게이트 라인(22)과 별도로 형성되는 독립 배선 방식으로 배치될 수 있고, 별도의 유지 전극을 배치하지 않고 게이트 라인(22)과 화소 전극(72)이 오버랩되도록 배치하여 스토리지 캐패시터를 형성하는 전단 게이트 방식이 있다.
더미 게이트 라인(26)은 게이트 라인(22)과 동일한 층에 형성된다. 더미 게이트 라인(26)은 게이트 라인(22)과 일대일로 대응하여, 게이트 라인(22)과 나란하게 형성될 수 있다. 더미 게이트 라인(26)에는 킥백 보상 전압이 인가되는데, 킥백 보상 전압은 게이트 라인(22)에 인가되는 게이트 온/오프 전압과 반대 위상을 갖는다.
더미 게이트 라인(26)은 게이트 라인(22)의 일부 폭이 넓게 형성된 더미 게이트 전극(24)을 포함할 수 있다. 더미 게이트 라인(26)에 연결된 더미 게이트 전극(24)은 후술하는 더미 소스 전극(64)과 함께 보상 커패시터(Ccomp_1)를 구성한다.
절연 기판(10) 위에는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질, BCB(BenzoCycloButene), 아크릴계 물질, 폴리이미드와 같은 유기 절연 물질로 이루어진 게이트 절연막(30)이 게이트 라인(22) 및 더미 게이트 라인(26)을 덮고 있다.
게이트 절연막(30) 상부의 일부에는 수소화 비정질 규소(hydrogenated amorphous silicon), 다결정 규소 또는 전도성 유기물질 등으로 이루어진 액티브층(40_1, 40_2)이 형성되어 있다.
액티브층(40_1, 40_2)에 사용되는 유기물질은, 예를 들어 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체로부터 선택될 수 있다.
액티브층(40_1, 40_2)은 섬 모양으로 형성될 수 있으며, 게이트 전극(24) 및 더미 게이트 전극(24) 상에서 각각 게이트 전극(24) 및 더미 게이트 전극(24)과 오버랩된다. 게이트 전극(24) 상의 액티브층(40_1)은 후술하는 소스 전극(62), 드레인 전극(45)과 적어도 일부 오버랩되고, 더미 게이트 전극(24) 상의 액티브층(40_2)은 후술하는 더미 소스 전극(64)과 적어도 일부 오버랩된다. 액티브층(40_1, 40_2)의 모양은 섬 모양에 한정되지 않고 다양하게 변형될 수 있다.
액티브층(40_1, 40_2)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 또는 p형 불순물이 도핑되어 있는 ITO 따위의 물질로 만들어진 저항성 접촉층(ohmic contact layer)(미도시)이 형성될 수 있다.
게이트 절연막(30) 및 액티브층(40_1, 40_2) 위에는 데이터 라인(42)이 형성되어 있다. 데이터 라인(42)은 주로 세로 방향으로 형성되고 게이트 라인(22)과 절 연되어 교차된다. 데이터 라인(42)은, 데이터 라인(42)으로부터 분지되어 게이트 전극(24) 상의 액티브층(40_1)의 상부까지 연장되어 있는 드레인 전극(45)을 포함할 수 있다. 다만, 데이터 라인(42)은 더미 게이트 전극(24) 상의 액티브층(40_2)과 오버랩되는 데이터 전극을 포함하지 않을 수 있다.
데이터 라인(42)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어질 수 있으며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수도 있다.
소스 전극(62) 및 더미 소스 전극(64)은 데이터 라인(42)과 동일한 층에 형성된다. 소스 전극(62)은 액티브층(40_1)과 적어도 일부 오버랩되고, 드레인 전극(45)과 이격되어 형성된다. 더미 소스 전극(64)도 소스 전극(62)과 동일하게 액티브층(40_2)과 적어도 일부 오버랩되도록 형성된다.
여기서 소스 전극(62)과 게이트 전극(24)이 오버랩되어 기생 커패시터(Cgs)가 형성되는데, 보상 커패시터(Ccomp_1)는 기생 커패시터(Cgs)의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된다. 예컨데, 게이트 전극(24)과 소스 전극(62)이 오버랩되는 면적과, 더미 게이트 전극(24)과 더미 소스 전극(64)이 오버랩되는 면적이 동일할 수 있다. 또는 게이트 전극(24)과 소스 전극(62)이 오버랩되는 길이(Wa)와, 더미 게이트 전극(24)과 더미 소스 전극(64)이 오버랩되는 길이(Wb)가 동일할 수 있다.
여기서, 소스 전극(62), 더미 소스 전극(64)은 동일한 마스크를 이용하여 형성될 수 있는데, 마스크의 오정렬(misalign)에도 불구하고 보상 커패시터(Ccomp_1) 와 기생 커패시터(Cgs)의 커패시턴스는 동일하게 유지될 수 있다. 이하에서는 마스크의 오정렬(misalign)에도 불구하고, 보상 커패시터(Ccomp_1)가 기생 커패시터(Cgs)와 동일한 커패시턴스를 갖을 수 있는 구조에 대해 설명한다.
도 7a에 도시된 바와 같이, 소스 전극(62)과 더미 소스 전극(62)은 각각 게이트 전극(24) 및 더미 게이트 전극(24)의 일측에서 동일한 방향을 향해 연장되어 형성될 수 있다.
도 7d를 참조하여 더 구체적으로 설명하면, 마스크의 오정렬에 따라 게이트 전극(24)과 소스 전극(62)의 오버랩되는 길이는 Wa_1 또는 Wa-2이 된다. 게이트 전극(24)과 소스 전극(62)의 오버랩되는 길이는 Wa_1인 경우, 더미 게이트 전극(28)과 더미 소스 전극(64)의 오버랩되는 길이는 Wb_1이 되고, 게이트 전극(24)과 소스 전극(62)의 오버랩되는 길이가 Wa-2이면 더미 게이트 전극(28)과 더미 소스 전극(64)의 오버랩되는 길이는 Wb_2이 된다.
더미 소스 전극(64) 및 소스 전극(62)은 각각 동일하게, 더미 게이트 전극(24) 및 게이트 전극(24)의 오른쪽에서 왼쪽 방향을 향하여 연장되어 형성되어 있으므로, 마스크의 오정렬에도 불구하고, 소스 전극(62) 및 더미 소스 전극(64)이 각각 게이트 전극(24) 및 더미 게이트 전극(24)과 오버랩되는 길이(Wa_1 와 Wb_1, Wa_2 와 Wb_2)는 동일하게 된다.
즉, 소스 전극(62) 및 더미 소스 전극(64)이 각각 게이트 전극(24) 및 더미 게이트 전극(24)과 오버랩되도록 연장되는 방향에 있어서, 소스 전극(62)의 연장 방향과 더미 소스 전극(64)의 연장 방향이 동일하면, 소스 전극(62)과 게이트 전 극(24)이 오버랩되는 길이와, 더미 소스 전극(64)과 더미 게이트 전극(24)이 오버랩되는 길이가 동일하게 되고, 따라서 기생 커패시터(Cgs)의 커패시턴스와 보상 커패시터(Ccomp_1)의 커패시턴스는 동일하게 된다.
한편, 소스 전극(62)은 액티브층(40_1)과 적어도 일부분이 오버랩되며, 컨택홀(66)에 의해 화소 전극(72)과 전기적으로 연결된다.
더미 소스 전극(64)은 액티브층(40_2)과 적어도 일부분이 오버랩되며 콘택홀에 의해 화소 전극(72)과 전기적으로 연결된다.
보호막(70)은 질화규소(SiNx), 산화규소로 이루어진 무기물, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 또는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 아크릴계 유기 절연막 등으로 이루어질 수 있다.
보호막(70)에는 소스 전극(62) 및 더미 소스 전극(64)을 드러내는 컨택홀(66, 68)이 형성되어 있다. 컨택홀(66, 68)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있고, 화소 전극(72)과의 연결을 위하여 폭이 확장되어 형성될 수 있다.
보호막(70) 위에는 컨택홀(66, 68)을 통하여 소스 전극(62) 및 더미 소스 전극(64)과 전기적으로 연결된 화소 전극(72)이 형성되어 있다. 여기서, 화소 전극(72)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
화소 전극(72)은 데이터 라인(42), 게이트 라인(22) 및 더미 게이트 라 인(26)에 의해 형성된 공간 내측에만 배치되도록 형성될 수 있으나, 도시한 바와 달리 데이터 라인(42), 게이트 라인(22) 및 더미 게이트 라인(26)과도 일부 오버랩되도록 형성하여 개구율을 극대화할 수 있다.
이러한 액정 표시 장치에 의하면, 마스크 오정렬에도 불구하고, 보상 커패시터(Ccomp_1)와 기생 커패시터(Cgs)의 커패시턴스가 동일하게 형성되며, 기생 커패시터(Cgs)에 의한 킥백 현상을 보상 커패시터(Ccomp_1)가 보상하므로, 킥백 현상이 억제되어 표시 품질이 향상될 수 있다.
도 8a 및 도 8b를 참조하여 본 발명의 또 다른 실시예에 따른 액정 표시 장치를 설명한다. 도 8a는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 제1 표시판을 설명하기 위한 레이 아웃도이고, 도 8b는 도 8a의 C 및 D 영역을 확대한 도면이다. 도 8b에서 설명의 편의상, 반도체층은 도시하지 않았다. 도 7a 내지 7d에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소에 대한 상세한 설명은 생략한다.
도 8a를 참조하면, 본 실시예에 따른 액정 표시 장치의 제1 표시판(102)에 의하면, 이전 실시예의 경우와 달리, 더미 게이트 전극(28')의 면적이 게이트 전극(24)의 면적보다 작고, 따라서 화소 전극(73)의 면적이 더 커질 수 있다.
좀 더 구체적으로 설명하면, 보상 커패시터(Ccomp_2)는 더미 게이트 전극(28')과 더미 소스 전극(64)으로 구성되므로, 박막 트랜지스터(Q1)와 같이 드레인 전극(45)을 필요로 하지 않는다. 즉, 보상 커패시터(Ccomp_2)는 더미 게이트 전극(28')과 더미 소스 전극(64)이 오버랩됨으로써 형성되므로, 더미 게이트 전 극(28')은 더미 소스 전극(64)과 오버랩되기 위한 최소한의 면적을 갖도록 형성될 수 있다.
도 8b를 참조하면, 더미 게이트 전극(28')의 면적(S1)은 게이트 전극(24)의 면적(S2)보다 작다. 이러한 경우 화소 전극(73)을 더 넓게 형성할 수 있으므로, 개구율을 높일 수 있다.
도 9a 및 도 9b를 참조하여 본 발명의 또 다른 실시예에 따른 액정 표시 장치를 설명한다. 도 9a는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 제1 표시판을 설명하기 위한 레이 아웃도이고, 도 9b는 도 9a의 E 및 F 영역을 확대한 도면이다. 도 9b에서 설명의 편의상, 반도체층은 도시하지 않았다. 도 8a 및 8b에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소에 대한 상세한 설명은 생략한다.
도 9a를 참조하면, 본 실시예에 따른 액정 표시 장치의 제1 표시판(103)에 의하면, 마스크 오정렬에도 불구하고, 기생 커패시터(Cgs)와 보상 커패시터(Ccomp_3)의 커패시턴스가 각각 동일하게 유지된다.
좀더 구체적으로 설명하면, 박막 트랜지스터(Q1)에서, 드레인 전극(45)은 게이트 전극(24)의 중앙부에서 오버랩되도록 형성되고, 소스 전극(62)은 게이트 전극(24) 외부의 일측과 타측으로부터 드레인 전극(45)을 향해 마주보는 방향으로 연장되어 형성된다.
보상 커패시터(Ccomp_3)에서, 더미 소스 전극(65)은, 소스 전극(45)과 마찬가지로, 더미 게이트 전극(28)의 외부의 일측과 타측에서 더미 게이트 전극(28)의 중앙부를 향해 마주보는 방향으로 연장되어 형성된다. 따라서 마스크의 오정렬에도 불구하고, 더미 게이트 전극(28)과 더미 소스 전극(65)이 오버랩되는 길이와, 게이트 전극(24)과 소스 전극(62)이 오버랩되는 길이가 동일하게 유지된다.
도 9b를 참조하여 좀 더 구체적으로 설명하면, 소스 전극(62)과 게이트 전극(24)이 오버랩되는 길이가 Wa1_1+Wa1_2 또는 Wa2_1+Wa2_2이면, 더미 소스 전극(65)과 더미 게이트 전극(28)이 오버랩되는 길이는 Wb1_1+Wb1_2 또는 Wb2_1+Wb2_2 이 된다.
여기서 소스 전극(62)과 게이트 전극(24)이 오버랩되는 길이인 Wa1_1+Wa1_2와 Wa2_1+Wa2_2은 동일하다. 또한 더미 소스 전극(65)과 더미 게이트 전극(28)이 오버랩되는 길이인 Wb1_1+Wb1_2와 Wb2_1+Wb2_2은 동일하다. 또한 Wa1_1+Wa1_2와 Wb1_1+Wb1_2은 동일하고, Wa2_1+Wa2_2와 Wb2_1+Wb2_2은 동일하다.
즉, 어떠한 방향으로 마스크가 오정렬되더라도, 박막 트랜지스터(Q1_2)의 기생 커패시터는 일정한 커패시턴스를 유지한다. 또한, 보상 커패시터(Ccomp_3)의 커패시턴스도 일정하게 유지되며, 박막 트랜지스터(Q1_2)의 기생 커패시터와 보상 커패시터(Ccomp_3)의 커패시턴스는 동일하게 된다.
이러한 액정 표시 장치에 의하면, 마스크 오정렬에도 불구하고, 보상 커패시터(Ccomp_3)와 기생 커패시터(Cgs)의 커패시턴스가 동일하게 형성되며, 기생 커패시터(Cgs)에 의한 킥백 현상을 보상 커패시터(Ccomp_3)가 보상하므로, 킥백 현상이 억제되어 표시 품질이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명 이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예 및 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 따른 표시 장치에 의하면, 킥백 현상이 억제되어 표시 품질이 향상된다. 또한, 마스크 오정렬에도 불구하고, 킥백 현상이 억제되어 표시 품질이 향상된다.

Claims (20)

  1. 게이트 온/오프 전압이 인가되는 다수의 게이트 라인;
    상기 각 게이트 라인과 절연되어 형성된 다수의 데이터 라인;
    상기 게이트 라인과 연결된 게이트 전극과, 상기 데이터 라인과 연결된 드레인 전극과, 상기 드레인 전극과 이격되어 형성된 소스 전극을 포함하는 다수의 박막 트랜지스터;
    상기 각 소스 전극과 전기적으로 연결된 다수의 화소 전극;
    상기 게이트 온/오프 전압과 위상이 반대인 킥백 보상 전압이 인가되는 다수의 더미 게이트 라인; 및
    상기 더미 게이트 라인과 연결된 더미 게이트 전극과, 상기 더미 게이트 전극과 절연되고 상기 화소 전극과 연결된 더미 소스 전극을 구비하는 보상 커패시터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 더미 소스 전극과 상기 더미 게이트 전극이 오버랩되는 면적은 상기 소스 전극과 상기 게이트 전극이 오버랩되는 면적과 동일한 표시 장치.
  3. 제1 항에 있어서,
    상기 소스 전극은 상기 게이트 전극 상에서 제1 방향을 향하여 연장되어 형 성되고, 상기 더미 소스 전극은 상기 더미 게이트 전극 상에서 상기 제1 방향을 향하여 연장되어 형성된 표시 장치.
  4. 제3 항에 있어서,
    상기 더미 소스 전극과 상기 더미 게이트 전극이 오버랩되는 면적은 상기 소스 전극과 상기 게이트 전극이 오버랩되는 면적과 동일한 표시 장치.
  5. 제1 항에 있어서,
    상기 드레인 전극은 상기 게이트 전극의 중앙부에서 오버랩되고, 상기 소스 전극은 상기 게이트 전극 외부의 일측과 타측으로부터 각각 상기 드레인 전극을 향해 마주보는 방향으로 연장되어 형성되고,
    상기 더미 소스 전극은 상기 더미 게이트 전극 외부의 상기 일측과 상기 타측으로부터 각각 마주보는 방향으로 연장되어 형성된 표시 장치.
  6. 제5 항에 있어서,
    상기 더미 소스 전극과 상기 더미 게이트 전극이 오버랩되는 면적은 상기 소스 전극과 상기 게이트 전극이 오버랩되는 면적과 동일한 표시 장치.
  7. 제1 항에 있어서,
    상기 보상 커패시터의 커패시턴스는 상기 소스 전극과 상기 게이트 전극간에 형성되는 기생 커패시터의 커패시턴스와 동일한 표시 장치.
  8. 제1 항에 있어서,
    상기 다수의 더미 게이트 라인은 상기 다수의 게이트 라인과 일대일로 대응되고, 상기 다수의 게이트 라인과 나란하게 형성된 표시 장치.
  9. 제1 항에 있어서,
    상기 더미 게이트 전극의 면적은 상기 게이트 전극의 면적보다 작은 표시 장치.
  10. 제1 항에 있어서,
    상기 액정 패널은 상기 각 화소 전극과 오버랩되는 유지 전극을 포함하는 다수의 유지 전극 라인을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 각 게이트 라인에 상기 게이트 온/오프 전압을 제공하는 게이트 구동부와, 상기 각 더미 게이트 라인에 상기 킥백 보상 전압을 제공하는 킥백 보상 전압 생성부를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 킥백 보상 전압 생성부는, 상기 게이트 온 전압이 상기 게이트 라인에 인가될 때 상기 게이트 오프 전압을 상기 더미 게이트 라인에 인가하고, 상기 게이트 오프 전압이 상기 게이트 라인에 인가될 때 상기 게이트 온 전압을 상기 더미 게이트 라인에 인가하는 표시 장치.
  13. 제12 항에 있어서,
    상기 킥백 보상 전압 생성부는, 상기 게이트 온 전압에 인에이블되어 상기 게이트 오프 전압을 상기 더미 게이트 라인에 인가하는 제1 스위칭 소자와, 상기 게이트 오프 전압에 인에이블되어 상기 게이트 온 전압을 상기 더미 게이트 라인에 인가하는 제2 스위칭 소자를 포함하는 표시 장치.
  14. 제12 항에 있어서,
    상기 킥백 보상 전압 생성부는, 상기 게이트 온 전압에 다이오드 연결되어 상기 게이트 온 전압을 상기 더미 게이트 라인에 인가하는 제1 엔모스(N-MOS) 박막 트랜지스터와,
    상기 게이트 온 전압에 인에이블되어 상기 게이트 오프 전압을 상기 더미 게이트 라인에 인가하는 제2 엔모스 박막 트랜지스터를 포함하는 표시 장치.
  15. 게이트 온/오프 전압을 출력하는 게이트 구동부;
    상기 게이트 온/오프 전압과 반대 위상을 갖는 킥백 보상 전압을 출력하는 킥백 보상 전압 생성부;
    영상 데이터 전압을 출력하는 데이터 구동부; 및
    상기 게이트 온/오프 전압이 인가되는 다수의 게이트 라인과, 상기 다수의 게이트 라인과 일대일로 대응되고 상기 다수의 게이트 라인과 나란하게 형성되어 상기 킥백 보상 전압이 인가되는 다수의 더미 게이트 라인과, 상기 영상 데이터 전압이 인가되는 다수의 데이터 라인과, 상기 각 게이트 라인 및 상기 각 데이터 라인이 교차하는 영역에 형성된 다수의 화소를 포함하는 표시부로서, 상기 각 화소는,
    상기 게이트 라인과 연결된 게이트 전극과, 상기 데이터 라인과 연결된 드레인 전극과, 소스 전극을 포함하여 상기 게이트 온/오프 전압에 따라 온/오프되어 상기 영상 데이터 전압을 제공하는 박막 트랜지스터와,
    상기 소스 전극과 연결되어 상기 영상 데이터 전압이 인가되는 화소 전극과, 공통 전압이 인가되는 공통 전극을 포함하는 액정 커패시터와,
    상기 킥백 보상 전압이 인가되는 제1 전극과 상기 화소 전극과 전기적으로 연결된 제2 전극을 포함하는 보상 커패시터를 포함하는 표시부를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 보상 커패시터의 커패시턴스는 상기 소스 전극과 상기 게이트 전극간에 형성되는 기생 커패시터의 커패시턴스와 동일한 표시 장치.
  17. 제15 항에 있어서,
    상기 킥백 보상 전압 생성부는, 상기 게이트 온 전압이 상기 게이트 라인에 인가될 때 상기 게이트 오프 전압을 상기 더미 게이트 라인에 인가하고, 상기 게이트 오프 전압이 상기 게이트 라인에 인가될 때 상기 게이트 온 전압을 상기 더미 게이트 라인에 인가하는 표시 장치.
  18. 제17 항에 있어서,
    상기 킥백 보상 전압 생성부는, 상기 게이트 온 전압에 인에이블되어 상기 게이트 오프 전압을 상기 각 더미 게이트 라인에 인가하는 제1 스위칭 소자와, 상기 게이트 오프 전압에 인에이블되어 상기 게이트 온 전압을 상기 각 더미 게이트 라인에 인가하는 제2 스위칭 소자를 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 킥백 보상 전압 생성부는, 상기 게이트 온 전압에 인에이블되어 상기 게이트 오프 전압을 상기 각 더미 게이트 라인에 인가하는 제1 스위칭 소자와, 상기 게이트 오프 전압에 인에이블되어 상기 게이트 온 전압을 상기 각 더미 게이트 라인에 인가하는 제2 스위칭 소자를 포함하는 표시 장치.
  20. 제15 항에 있어서,
    상기 각 화소는 제1 커패시터에 충전된 전압을 유지시키는 유지 커패시터를 더 포함하는 표시 장치.
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