KR20230166583A - 화소 회로 및 화소 회로를 포함하는 표시 장치 - Google Patents

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Abstract

본 명세서의 일 실시예에 따른 화소 회로는, 제1 노드와 제2 노드 사이에 연결된 커패시터; 제1 노드와 연결되고 제1 스캔 신호가 인가되는 제1 트랜지스터; 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터; 제2 노드와 제4 노드 사이에 연결되고 이전 화소 행의 제2 스캔 신호가 인가되는 제2 트랜지스터 제4 노드에 연결되고 제1 스캔 신호가 인가되는 제3 트랜지스터; 및 구동 트랜지스터와 연결되고 제5 노드에서 제3 트랜지스터와 연결된 발광 소자를 포함할 수 있다.

Description

화소 회로 및 화소 회로를 포함하는 표시 장치 {PIXEL CIRCUIT AND DISPLAY APPARATUS COMPRISING PIXEL CIRCUIT}
본 명세서는 전류 흐름이 최적화된 화소 회로 및 화소 회로를 포함하는 표시 장치에 관한 것이다.
자발광 소자인 유기 발광 소자(Organic Light Emitting Diode; OLED)는 애노드 전극 및 캐소드 전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 및 전자수송층(Electron transport layer, ETL)으로 이루어진다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. 액티브 매트릭스 타입의 유기 발광 표시 장치는 스스로 발광하는 유기 발광 소자(Organic Light Emitting Diode; OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도, 및 시야각이 큰 장점으로 인해서 다양하게 이용되고 있다.
유기 발광 표시 장치는 유기 발광 소자를 각각 포함한 화소들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 화소들의 휘도를 조절한다.
화소들 각각은 유기 발광 소자, 게이트-소스 간 전압에 따라 유기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 트랜지스터를 포함한다.
경우에 따라, 일부 화소 회로는 초기화 구간에서 고전위 전압이 인가되는 라인과 기준 전압이 인가되는 라인의 단락이 발생할 수 있다. 이러한 경우 표시 장치에 가로띠 얼룩과 같은 표시 불량이 발생하게 될 수 있다. 따라서, 표시 장치의 표시 품질을 향상시키기 위한 방안이 요구된다.
본 명세서의 실시예가 해결하고자 하는 과제는, 초기화 구간의 전류 흐름 경로를 변경하여 표시 불량을 최소화하는 표시 장치를 제공하는 것이다.
다만, 본 명세서의 과제들은 이상에서 언급한 바로 제한되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 명세서의 일 실시예에 따른 화소 회로는, 제1 노드와 제2 노드 사이에 연결된 커패시터; 제1 노드와 연결되고 제1 스캔 신호가 인가되는 제1 트랜지스터; 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터; 제2 노드와 제4 노드 사이에 연결되고 이전 화소 행의 제2 스캔 신호가 인가되는 제2 트랜지스터 제4 노드에 연결되고 제1 스캔 신호가 인가되는 제3 트랜지스터; 및 구동 트랜지스터와 연결되고 제5 노드에서 제3 트랜지스터와 연결된 발광 소자를 포함할 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 제1 노드와 제2 노드 사이에 연결된 커패시터; 제1 노드와 연결되고 제1 스캔 신호가 인가되는 제1 트랜지스터; 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터; 제2 노드와 제4 노드 사이에 연결되고 이전 화소 행의 제2 스캔 신호가 인가되는 제2 트랜지스터; 제4 노드에 연결되고 이전 화소 행의 제1 스캔 신호가 인가되는 제3 트랜지스터; 및 구동 트랜지스터와 연결되고 제5 노드에서 제3 트랜지스터와 연결된 발광 소자를 포함하는 화소 회로를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에 따른 화소 회로 및 표시 장치는, 구동 트랜지스터의 게이트 노드와 기준 전압 인가 노드 사이에 스위칭 트랜지스터를 배치하므로, 초기화 구간의 전류 흐름 경로를 변경함으로써 화소 회로의 구동 불량을 저감하고 표시 품질을 향상시킬 수 있다.
또한, 본 명세서에 따른 화소 회로 및 표시 장치는 게이트 신호의 로드(load)를 분산하여 화소 회로의 동작 효율을 향상시킬 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로를 설명하기 위한 도면이다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 일 예를 나타낸다.
도 4는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로와 관련된 신호의 타이밍을 나타내는 도면이다.
도 5는 본 명세서의 일 실시예에 따른 표시 장치의 이니셜 구간에서 화소 회로의 구동을 설명하기 위한 도면이다.
도 6은 본 명세서의 일 실시예에 따른 표시 장치의 이니셜 구간에서 신호 흐름을 설명하기 위한 도면이다.
도 7은 본 명세서의 일 실시예에 따른 표시 장치의 샘플링 구간에서 화소 회로의 구동을 설명하기 위한 도면이다.
도 8은 본 명세서의 일 실시예에 따른 표시 장치의 샘플링 구간에서 신호 흐름을 설명하기 위한 도면이다.
도 9는 본 명세서의 일 실시예에 따른 표시 장치의 발광 구간에서 화소 회로의 구동을 설명하기 위한 도면이다.
도 10은 본 명세서의 일 실시예에 따른 표시 장치의 발광 구간에서 화소 회로의 신호 흐름을 설명하기 위한 도면이다.
도 11은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 다른 예를 나타낸다.
도 12는 도 11의 실시예에 따른 표시 장치의 신호 흐름을 설명하기 위한 도면이다.
도 13은 도 11의 일 실시예에 따른 표시 장치의 화소 회로의 평면도를 나타낸다.
도 14는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 단면을 나타낸다.
도 15는 본 명세서의 일 실시예에 따른 표시 장치에 포함되는 게이트 구동회로의 일 예를 설명하기 위한 도면이다.
도 16은 본 명세서의 일 실시예에 따른 표시 장치에 포함되는 게이트 구동회로의 다른 예를 설명하기 위한 도면이다.
실시예들에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
명세서 전체에서 기재된 "a, b, 및 c 중 적어도 하나"의 표현은, 'a 단독', 'b 단독', 'c 단독', 'a 및 b', 'a 및 c', 'b 및 c', 또는 'a, b, 및 c 모두'를 포괄할 수 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
본 명세서에서 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 실시예가 도시된 사항에 제한되는 것은 아니다. 또한, 실시예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 또한, 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 소자 또는 층이 다른 소자 또는 층 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제1, 제2 등과 같은 용어가 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 내에 서술된 각 구성의 면적, 길이, 또는 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들 각각의 특징은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시할 수도 있고 연관 관계로 함께 실시할 수도 있다.
그리고　후술되는　용어들은　본　명세서의　실시에서의　기능을　고려하여　정의된　용어들로서　이는　사용자,　운용자의　의도　또는　관례　등에　따라　달라질　수　있다.　그러므로　그　정의는　본　명세서　전반에　걸친　내용을　토대로　내려져야　할　것이다.
본 명세서의 화소 회로를 구성하는 트랜지스터는 산화물 TFT(Oxide Thin Film Transistor; Oxide TFT), 비정질 실리콘 TFT(a-Si TFT), 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) TFT 중 적어도 하나 이상을 포함할 수 있다.
이하의 실시예들은 유기 발광 표시 장치를 중심으로 설명된다. 하지만, 본 발명의 실시예들은 유기 발광 표시 장치에 제한되지 않고, 무기 발광 물질을 포함한 무기 발광 표시 장치에 적용될 수도 있다. 예를 들어, 본 발명의 실시예들은 양자점(Quantum Dot) 표시장치에도 적용될 수 있다.
'제1', '제2', '제3'과 같은 표현은 실시예 별로 구성을 구분하기 위해 사용되는 용어로서 이러한 용어에 실시예가 제한되는 것은 아니다. 따라서 동일한 용어라도 실시예에 따라 다른 구성을 지칭할 수도 있음을 밝혀둔다.
이하에서는 도면을 참조하여 본 명세서의 실시예들을 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.
본 명세서의 일 실시예에 따른 표시 장치(1)는 전계발광 디스플레이 장치(Electroluminescent Display)가 적용될 수 있다. 전계발광 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치가 이용될 수 있다.
일 실시예에 따른 표시 장치는 내부 보상을 위한 서브-화소들(PXL)이 형성된 표시패널(10)과, 데이터 라인들(14)을 구동하는 데이터 구동회로(12)와, 게이트 라인들(15)을 구동하는 게이트 구동회로(gate driver 또는 gate driving circuit)(13)와, 데이터 구동회로(data driver 또는 gate driving circuit)(12) 및 게이트 구동회로(13)의 구동 타이밍을 제어하는 타이밍 콘트롤러(timing controller)(T-con)(11)를 구비할 수 있다. 예를 들면, 게이트 구동회로(13)는 제1 구동회로일 수 있으며, 용어에 한정되는 것은 아니다. 예를 들면, 데이터 구동회로(12)는 제2 구동회로일 수 있으며, 용어에 한정되는 것은 아니다.
표시패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(15)이 교차되고, 데이터 라인들(14) 및/또는 게이트 라인들(15)의 교차영역에 내부 보상을 위한 서브-화소(PXL)들이 배치된다. 서브 화소(PXL)은 도시된 바와 같이 매트릭스 형태로 배치될 수 있으나 이에 제한되지는 않는다. 동일 화소행에 배치된 서브-화소(PXL)들은 복수의 게이트 라인(15)에 접속되며, 복수의 게이트 라인(15)은 적어도 하나 이상의 스캔 라인과 적어도 하나 이상의 발광 제어 라인을 포함할 수 있다.
예를 들면, 각 서브-화소(PXL)는 1개의 데이터 라인(14)과, 적어도 하나 이상의 스캔 라인 및 발광 제어 라인에 접속될 수 있다. 서브-화소(PXL)들은 전원발생부로부터 고전위 전압(Vdd) 및 저전위 전압(Vss)과 기준 전압(Vref)을 공통으로 공급받을 수 있다. 초기화 구간 및 샘플링 구간에서 OLED(organic light emitting diode)의 불필요한 발광이 방지되도록 기준 전압(Vref)은 OLED의 동작 전압보다 충분히 낮은 전압 범위 내 일 수 있으며, 저전위 전압(Vss)과 같거나 저전위 전압(Vss)보다 낮게 설정될 수 있다. 예를 들어, 저전위 전압(Vss)은 그라운드 전압(또는 0V)의 전압을 포함할 수 있다. 예를 들면, 고전위 전압(Vdd)은 제1 전압일 수 있으며, 용어에 한정되는 것은 아니다. 예를 들면, 저전위 전압(Vss)은 제2 전압일 수 있으며, 용어에 한정되는 것은 아니다. 서브-화소(PXL)들은 전원발생부로부터 초기화 전압(Vini) 및 리셋 전압(VAR)을 공통으로 더 공급받을 수 있다.
서브-화소(PXL)를 구성하는 TFT(thin film transistor)들은 산화물 반도체층을 포함한 산화물 트랜지스터(또는 산화물 TFT)로 구현될 수 있다. 산화물 TFT는 전자 이동도, 및 공정 편차 등을 모두 고려할 때 표시패널(10)의 대면적화에 유리할 수 있다. 다만, 본 명세서의 실시예들은 이에 한정되지 않고, TFT의 반도체층을 아몰포스 실리콘 또는 폴리 실리콘 등으로 형성할 수도 있다.
각 서브-화소(PXL)는 구동 TFT의 문턱 전압(Vth) 편차를 보상하기 위해 다수의 TFT들과 스토리지 커패시터를 포함할 수 있다. 각 서브-화소(PXL)의 구체적인 구성은 후술한다.
도 1에서, 기본 화소는 화이트(W), 레드(R), 그린(G), 블루(B) 서브 화소들 중 적어도 3개의 서브 화소들로 구성될 수 있다. 예를 들면, 기본 화소는 레드(R), 그린(G), 블루(B) 조합의 서브 화소들, 화이트(W), 레드(R), 그린(G) 조합의 서브 화소들, 블루(B), 화이트(W), 레드(R) 조합의 서브 화소들, 그린(G), 블루(B), 화이트(W) 조합의 서브 화소들로 구성되거나, 화이트(W), 레드(R), 그린(G), 블루(B) 조합의 서브 화소들로 구성될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
타이밍 콘트롤러(11)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성할 수 있다.
데이터 구동회로(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환하여 다수의 데이터 라인들(14)에 공급할 수 있다.
게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 스캔 신호(Scan1, Scan2)와 발광 신호(또는 발광 제어신호)(EM)를 생성할 수 있다. 게이트 구동회로(13)는 스캔 구동부와 발광 신호 구동부를 포함할 수 있다. 스캔 구동부는 각 화소 행마다 연결된 적어도 하나 이상의 스캔 라인을 구동하기 위해 행 순차 방식으로 스캔 신호를 생성하여 스캔 라인들에 공급할 수 있다. 발광 신호 구동부는 각 화소 행마다 연결된 적어도 하나 이상의 발광 신호 라인을 구동하기 위해 행 순차 방식으로 발광 신호(EM)를 생성하여 발광 신호 라인들에 공급할 수 있다.
실시예에 따라, 게이트 구동회로(13)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(10)의 비표시영역에 내장되어 형성될 수 있으나, 이에 제한되는 것은 아니다. 경우에 따라 게이트 구동회로(13)는 복수개를 포함할 수 있으며, 표시패널(10)의 적어도 2개의 측면에 배치될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로를 설명하기 위한 도면이다. 도 2는 도 1의 서브 화소(PXL)의 화소 회로의 일 예를 나타낸다.
도 2를 참조하면, 표시패널(110)의 표시 영역(AA)에서 기판(SUB) 상에 배치된 서브픽셀(PXL)들 각각은, 발광 소자(OLED)와, 발광 소자(OLED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(Driving transistor)(DRT)의 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 스캔 트랜지스터(Scan transistor)(SCT)와, 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
구동 트랜지스터(DRT)는 데이터 전압(Vdata)이 인가되는 제1 노드(N1), 발광 소자(OLED)와 전기적으로 연결되는 제2 노드(N2) 및 구동 전압 라인(DVL)으로부터 고전위 공통 전압(Vdd)이 인가되는 제3 노드(N3)를 포함할 수 있다. 구동 트랜지스터(DRT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있고, 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다.
발광 소자(OLED)는 애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)을 포함할 수 있다. 애노드 전극(AE)은 각 서브픽셀(SP)에 배치되는 픽셀 전극일 수 있으며, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 캐소드 전극(CE)은 다수의 서브 화소(PXL)에 공통으로 배치되는 공통 전극일 수 있으며, 저전위 공통 전압(Vss)이 인가될 수 있다.
예를 들어, 애노드 전극(AE)은 픽셀 전극일 수 있고, 캐소드 전극(CE)은 공통 전극일 수 있다. 이와 반대로, 애노드 전극(AE)은 공통 전극일 수 있고, 캐소드 전극(CE)은 픽셀 전극일 수 있다. 아래에서는, 설명의 편의를 위하여, 애노드 전극(AE)은 픽셀 전극이고, 캐소드 전극(CE)은 공통 전극인 것으로 가정한다.
예를 들어, 발광 소자(OLED)는 유기발광 다이오드, 무기발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 발광 소자(OLED)가 유기발광 다이오드인 경우, 발광 소자(OLED)에서 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
스캔 트랜지스터(SCT)는, 게이트 라인(GL)을 통해 인가되는 게이트 신호인 스캔 신호(SCAN)에 의해 온-오프가 제어된다. 스캔 트랜지스터(SCT)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
각 서브 화소(PXL)은 도 2에 도시된 바와 같이 두 개의 트랜지스터(DRT, SCT)와 한 개의 캐패시터(Cst)를 포함하는 2T(Transistor)1C(Capacitor) 구조를 가질 수 있다. 실시예에 따라, 적어도 하나의 서브 화소는 하나 이상의 트랜지스터를 더 포함하거나, 하나 이상의 캐패시터를 더 포함할 수도 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재할 수 있는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
각 서브픽셀(SP) 내 회로 소자들(특히, 발광 소자(OLED))은 외부의 수분이나 산소 등에 취약하기 때문에, 외부의 수분이나 산소가 회로 소자들(특히 발광 소자(ED))로 침투하는 것을 방지하기 위한 봉지층(ENCAP)이 표시패널(예를 들면, 도 1의 표시 패널(10))에 배치될 수 있다. 봉지층(ENCAP)은 발광 소자들(OLED)을 덮는 형태로 배치될 수 있다. 예를 들면, 봉지층(ENCAP)은 발광 소자들(OLED)을 완전히 덮는 형태로 배치될 수 있다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 일 예를 나타낸다. 도 3의 화소 회로(30)는 하나의 서브 화소(예를 들면, 도 1의 서브 화소(PXL))의 등가 회로도를 나타내는 것일 수 있다. 표시패널(예를 들면, 도 1의 표시패널(10))에 포함되는 각각의 서브 화소의 등가 회로도는 도 3에 대응할 수 있다.
도 3을 참조하면, 화소 회로(30)는 7개의 TFT(Thin Film Transistor)(또는 트랜지스터), 1개의 커패시터 및 발광 소자(OLED)를 포함할 수 있다. 예를 들어, 화소 회로는 구동 TFT(DT), 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 제6 TFT(T6), 커패시터(Cst), 및 발광 소자(OLED)를 포함할 수 있다. 7개의 TFT와 1개의 커패시터를 가지는 도 3과 같은 화소 구조는 7T1C로 표현될 수 있으나 이러한 용어에 제한되지는 않는다.
실시예에 따라, 화소 회로(30)는 복수의 커패시터를 포함할 수 있다. 예를 들면, 화소 회로(30)는 커패시터(Cst) 및 제2 커패시터를 포함할 수 있다. 커패시터(Cst)는 스토리지 커패시터를 포함할 수 있다. 추가 커패시터(Cst)는 추가적인 스토리지 커패시터로서 동작할 수 있으나 이에 제한되는 것은 아니고 보다 안정적인 화소 구동을 위한 구성 요소로서 동작할 수도 있다.
실시예에서, 화소 회로(30)는 고전위 전압(Vdd)을 공급하는 고전위 전압 공급 라인(또는 제1 전압 공급 라인)(31), 저전위 전압(Vss)을 공급하는 저전위 전압 공급 라인(또는 제2 전압 공급 라인)(32), 기준 전압(Vref)을 공급하는 기준 전압 공급 라인(33), 및 데이터 전압(Vdata)을 공급하는 데이터 라인(34)과 연결될 수 있다. 고전위 전압은 실시예에 따라 제1 전압일 수 있고, 저전위 전압은 실시예에 따라 제2 전압일 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 이러한 경우 제1 전압은 제2 전압보다 큰 값을 가질 수 있다.
실시예에서, 화소 회로(30)에는 제1 스캔 신호와 제2 스캔 신호가 제공될 수 있다. 표시패널은 n+1개의 화소 행(또는 행)과 k개의 화소 열(또는 열)로 구성되어 행열의 포인트 위치(예를 들면, 1번째 화소 행과 1번째 화소 열의 교차 포인트)에 대응하여 화소 회로가 각각 배치될 수 있다. 이러한 배치는 매트릭스 배치일 수 있으며, 배치의 구체적인 예는 도 1을 참고할 수 있다. 다만 경우에 따라 적어도 일부의 화소 열에 배치되는 행의 수는 다른 일부의 화소 열에 배치되는 행의 수와 다를 수 있다. 예를 들면, 표시패널이 다양한 형상으로 구현되는 경우 형상에 맞추어 화소 회로의 배치가 이루어질 수도 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
실시예에서, 표시패널의 각각의 화소 행에는 제1 스캔 신호와 제2 스캔 신호가 제공(또는 인가)될 수 있다. 예를 들어 1번째 화소 행에는 1번째 제1 스캔 신호와 1번째 제2 스캔 신호가 제공될 수 있다. 이러한 방식으로, n번째 화소 행에는 n번째 제1 스캔 신호와 n번째 제2 스캔 신호가 제공될 수 있다. 이에 따라 각 화소 행에는 매칭(또는 매핑 또는 대응)되는 제1 스캔 신호의 제공 라인과 제2 스캔 신호의 제공 라인이 존재할 수 있다. 예를 들어 n번째 화소 행에는 n번째 제1 스캔 신호(S1(n))를 제공하는 제1 스캔 라인(35)과 n번째 제2 스캔 신호(S2(n))를 제공하는 제2 스캔 라인(36)이 매칭될 수 있다.
본 명세서의 실시예에 따르면, 화소 회로(30)는 "n번째 화소 행의 제1 스캔 신호"(S1(n))를 공급하는 제1 스캔 라인(35), "n번째 화소 행의 제2 스캔 신호"(S2(n))를 공급하는 제2 스캔 라인(36), "n번째 화소 행의 발광 신호"(EM(n))를 공급하는 제1 발광신호 라인(37), "n-1(n은 자연수)번째 화소 행의 제2 스캔 신호"(S2(n-1))를 공급하는 제3 스캔 라인(38), 및 "n-1번째 화소 행의 제1 스캔 신호"(S1(n-1))를 공급하는 제4 스캔 라인(39)과 연결될 수 있다.
여기서, 제3 스캔 라인(38)은 n-1번째 화소 행에 매핑(또는 매칭)되고, 제4 스캔 라인(39)은 n번째 화소 행에 매핑(또는 매칭)되는 것일 수 있다.
이하 본 명세서에서는 n번째 화소 행이 설명 대상 화소 회로가 배치되는 화소 행이라 가정하고 설명한다. 이러한 경우 n-1번째 화소 행은 이전(또는 직전) 화소 행에 대응한다.
본 명세서에서는 설명의 편의를 위해 n번째의 화소 행의 제1 스캔 신호(S1(n)), n번째 화소 행의 제2 스캔 신호(S2(n)), n-1번째 화소 행의 제2 스캔 신호(S2(n-1)), n-1번째 화소 행의 제1 스캔 신호(S1(n-1)) 각각은 용어로 표현될 수 있다. 예를 들어, n번째의 화소 행의 제1 스캔 신호(S1(n))는 제1 스캔 신호, n번째 화소 행의 제2 스캔 신호(S2(n))는 제2 스캔 신호, n-1번째 화소 행의 제2 스캔 신호(S2(n-1))는 제3 스캔 신호, 그리고 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))는 제4 스캔 신호일 수 있으나 이러한 용어에 제한되는 것은 아니다.
본 명세서의 실시예에서, 화소 회로(30)는 n번째 화소 행의 발광 신호(EM(n)) 및 n-1번째 화소 행의 발광 신호(EM(n-1))와 연결될 수 있다. 화소 회로(30)은 상술한 바와 같이 n번째 행에 배치된 화소 회로일 수 있다. n번째 화소 행의 발광 신호(EM(n))가 공급되는 라인은 제1 발광신호 라인(37)일 수 있다. n-1번째 화소 행의 발광 신호(EM(n))가 공급되는 라인은 제2 발광신호 라인(40)일 수 있다.
실시예에서, 구동 TFT(DT)는 발광 소자(OLED)를 구동하기 위한 트랜지스터로서, 구동 트랜지스터일 수 있다. 구동 TFT(DT)의 제1 전극은 고전위 전압 공급 라인(31)에 연결될 수 있다. 구동 TFT(DT)의 제2 전극은 제3 노드(n3)에 연결될 수 있다. 구동 TFT(DT)의 게이트 전극은 제2 노드(n2)에 연결될 수 있다.
구동 TFT(DT)는 제2 노드(n2)의 전압에 따라 턴-온(turn-on) 또는 턴-오프(turn-off)되고 턴-온 시 고전위 전압 공급 라인(31)에 의해 공급되는 고전위 전압(Vdd)을 제3 노드(n3)에 공급할 수 있다.
구동 TFT(DT)의 제1 전극 또는 제2 전극은 소스 전극 또는 드레인 전극에 대응할 수 있다. 예를 들어, 제1 전극은 소스 전극에 대응하고 제2 전극은 드레인 전극에 대응할 수 있다. 다른 예를 들면, 제2 전극은 소스 전극에 대응하고 제1 전극은 드레인 전극에 대응할 수 있다.
실시예에서, 제1 커패시터(Cst)의 일측은 구동 TFT(DT)의 게이트 전극과 연결될 수 있다. 커패시터(Cst)의 타측은 제1 TFT(T1)와 연결될 수 있다. 도 3에 의하면 커패시터(Cst)의 구동 TFT(DT)와 연결되는 일측은 제2 노드(n2)에 연결될 수 있다. 커패시터(Cst)의 제1 TFT(T1)과 연결되는 타측은 제1 노드(n1)에 연결될 수 있다.
커패시터(Cst)는 스토리지 커패시터를 포함할 수 있다. 스토리지 커패시터는 한 프레임 동안 일정 전압을 유지해주기 위해 전기 에너지(예를 들면, 전하, 데이터 전압)를 충전하는 구성일 수 있다. 예를 들어, 1 커패시터(Cst)는 화소 회로의 구동 과정에서 제1 TFT(T1)를 통해 데이터 전압의 인가가 멈추는 경우 저장된 전기 에너지를 구동 TFT(DT)에 제공하여, 한 프레임 동안 구동 TFT(DT)의 구동이 유지되도록 할 수 있다.
본 명세서의 실시예에서, 제1 캐패시터(Cst)는, 내부 캐패시터(Internal Capacitor)인 기생 캐패시터로 구성될 수 있으다. 그러나, 이에 제한되는 것은 아니고 구동 TFT(DT)의 외부에 배치되는 외부 캐패시터(External Capacitor)일 수도 있다.
실시예에서, 제1 TFT(T1)의 제1 전극은 데이터 라인(34)과 연결될 수 있다. 제1 TFT(T1)의 제2 전극은 커패시터(Cst) 및 제6 TFT(T6) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제1 TFT(T1)의 제2 전극은 커패시터(Cst) 및 제6 TFT(T6)의 제1 전극과 연결될 수 있다.
제1 TFT(T1)의 제1 전극 및 제2 전극은 소스 전극 또는 드레인 전극에 대응할 수 있다. 예를 들어 제1 전극은 소스 전극에 대응하고 제2 전극은 드레인 전극에 대응할 수 있다. 또는 제1 전극은 드레인 전극에 대응하고 제2 전극은 소스 전극에 대응할 수 있다. 이하 후술하는 TFT(예를 들면, 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 및 제6 TFT(T6))의 제1 전극과 제2 전극도 마찬가지로 소스 전극 또는 드레인 전극에 대응할 수 있다.
다른 예를 들면, 제1 TFT(T1)의 드레인 전극은 데이터 라인(34)과 연결될 수 있다. 이러한 경우 제1 TFT(T1)의 소스 전극은 커패시터(Cst)와 연결될 수 있다.
제1 TFT(T1)의 게이트 전극은 제1 스캔 라인(35)과 연결될 수 있다. 제1 스캔 라인(35)을 통해 제1 TFT(T1)의 게이트 전극에 제1 스캔 신호(S1(n))가 인가될 수 있다. 제1 TFT(T1)는 제1 스캔 라인(35)을 통해 인가되는 제1 스캔 신호(S1(n))에 따라 턴-온 또는 턴-오프되고, 턴-온 시 제1 노드(n1)와 데이터 라인(34) 사이를 연결할 수 있다. 이러한 경우 데이터 라인(34)을 통해 데이터 전압이 제1 노드(n1)로 제공될 수 있다.
제2 TFT(T2)의 제1 전극은 제2 노드(n2)와 연결될 수 있다. 제2 TFT(T2)의 제1 전극은 구동 TFT(DT)의 게이트 전극, 커패시터(Cst), 및 제5 TFT(T5) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제2 TFT(T2)의 제1 전극은 구동 TFT(DT)의 게이트 전극, 커패시터(Cst), 및 제5 TFT(T5)의 제1 전극과 연결될 수 있다. 제2 TFT(T2)의 제2 전극은 제4 노드(n4)와 연결될 수 있다. 제2 TFT(T2)의 제2 전극은 제3 TFT(T3), 기준 전압 공급 라인(33), 및 제6 TFT(T6) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제2 TFT(T2)의 제2 전극은 제3 TFT(T3)의 제1 전극, 기준 전압 공급 라인(33), 및 제6 TFT(T6)의 제2 전극과 연결될 수 있다.
제2 TFT(T2)의 게이트 전극은 제3 스캔 라인(38)과 연결될 수 있다. 제2 TFT(T2)는 제3 스캔 라인(38)을 통해 인가되는 n-1번째 화소 행의 제2 스캔 신호(S2(n-1))에 따라 턴-온 또는 턴-오프될 수 있다. 제2 TFT(T2)는 턴-온 시 제2 노드(n2)와 제4 노드(n4) 사이를 연결할 수 있다.
실시예에서, 제2 TFT(T2)가 구동 TFT(DT)의 게이트 전극과 기준 전압 공급 라인(33) 사이에 배치되는 경우, 화소 회로(30)의 이니셜(initial) 구간(또는 초기화 구간)의 경로가 제2 TFT(T2)를 거치게 될 수 있다. 이와 관련된 보다 구체적인 설명은 도 5를 참고할 수 있다.
다른 실시예에서, 제2 TFT(T2)는 복수의 서브 트랜지스터를 포함할 수 있다. 이러한 경우 제2 TFT(T2)는 멀티 트랜지스터, 더블 트랜지스터, 또는 듀얼 트랜지스터일 수 있다. 예를 들어, 제2 TFT(T2)가 복수의 서브 트랜지스터를 포함하도록 구현되는 경우, 제2 TFT(T2)는 2개의 게이트를 포함할 수 있다.
제2 TFT(T2)가 복수의 서브 트랜지스터를 포함하는 경우, 제2 TFT(T2)에서 누설되는 전류, 예를 들어 제2 노드(n2)와 기준 전압 공급 라인(33) 사이의 누설 전류가 효과적으로 감소될 수 있다.
실시예에서, 제3 TFT(T3)의 제1 전극은 제4 노드(n4)와 연결되고, 제2 전극은 제5 노드(n5)와 연결될 수 있다. 제3 TFT(T3)의 제1 전극은 제2 TFT(T2), 제6 TFT(T6) 및 기준 전압 공급 라인(33) 중 적어도 하나와 연결될 수 있다. 예를 들어 제3 TFT(T3)의 제1 전극은 제2 TFT(T2)의 제2 전극, 제6 TFT(T6)의 제2 전극 및 기준 전압 공급 라인(33)과 연결될 수 있다. 제3 TFT(T3)의 제2 전극은 제4 TFT(T4) 및 발광 소자(OLED) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제3 TFT(T3)의 제2 전극은 제4 TFT(T4)의 제2 전극 및 발광 소자(OLED) 중 적어도 하나와 연결될 수 있다.
실시예에서, 제3 TFT(T3)는 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인과 연결될 수 있다. 예를 들어, 제3 TFT(T3)의 게이트 전극은 제4 스캔 라인(39)과 연결될 수 있다. 제4 스캔 라인(39)을 통해 제3 TFT(T3)의 게이트 전극에 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))가 인가될 수 있다. 제3 TFT(T3)는 제4 스캔 라인(39)을 통해 인가되는 스캔 신호(S1(n-1))에 따라 턴-온 또는 턴-오프되고, 턴-온 시 제4 노드(n4)와 제5 노드(n5) 사이를 연결할 수 있다.
실시예에서, 제4 스캔 라인(39)은 n-1번째 화소 행에 배치되는 화소 회로의 제1 TFT와 더 연결될 수 있다. 이러한 경우 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))는 n-1번째 화소 행에 배치되는 화소 회로의 제1 TFT 및 도 3의 제3 TFT(T3)에게 제공될 수 있다. 이와 관련된 보다 구체적인 내용은 후술하겠다.
실시예에서, 제3 TFT(T3)의 게이트 전극이 제4 스캔 라인(39)과 연결되어 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))가 공급되는 경우, 표시 장치의 n번째 화소 행의 제2 스캔 신호(S2(n))의 로드(load)가 저감될 수 있다. 이에 따라 표시 장치의 화소 회로의 구동 효율이 향상될 수 있다.
실시예에서, 제4 TFT(T4)의 제1 전극은 제3 노드(n3)와 연결될 수 있다. 제4 TFT(T4)의 제1 전극은 제5 TFT(T5) 및 구동 TFT(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제4 TFT(T4)의 제1 전극은 제5 TFT(T5)의 제2 전극 및 구동 TFT(DT)의 제2 전극과 연결될 수 있다. 제4 TFT(T4)의 제2 전극은 제5 노드(n5)와 연결될 수 있다. 제4 TFT(T4)의 제2 전극은 제3 TFT(T3) 및 발광 소자(OLED) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제4 TFT(T4)의 제2 전극은 제3 TFT(T3)의 제2 전극 및 발광 소자(OLED)와 연결될 수 있다.
제4 TFT(T4)의 게이트 전극은 이전 화소 행(또는 n-1번째 화소 행)의 발광 신호(EM(n-1))를 제공하는 제2 발광 신호 라인(40)과 연결될 수 있다. 제4 TFT(T4)는 제2 발광 신호 라인(40)을 통해 인가되는 발광 신호(EM(n-1))신호에 따라 턴-온 또는 턴-오프되고, 턴-온 시 제3 노드(n3)와 제5 노드(n5) 사이를 연결할 수 있다.
실시예에서, 제5 TFT(T5)의 제1 전극은 제2 노드(n2)와 연결될 수 있다. 제5 TFT(T5)의 제1 전극은 구동 TFT(DT)의 게이트 전극, 커패시터(Cst), 및 제2 TFT(T2) 중 적어도 하나와 연결될 수 있다. 예를 들어 제5 TFT(T5)의 제1 전극은 구동 TFT(DT)의 게이트 전극, 커패시터(Cst), 및 제2 TFT(T2)의 제1 전극과 연결될 수 있다. 제5 TFT(T5)의 제2 전극은 제3 노드(n3)와 연결될 수 있다. 제5 TFT(T5)의 제2 전극은 구동 TFT(DT) 및 제4 TFT(T4) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제5 TFT(T5)의 제2 전극은 구동 TFT(DT)의 제2 전극 및 제4 TFT(T4)의 제1 전극과 연결될 수 있다.
제5 TFT(T5)의 게이트 전극은 n번째 화소 행의 제2 스캔 신호(S2(n))를 제공하는 제2 스캔 라인(36)과 연결될 수 있다. 제5 TFT(T5)는 제2 스캔 라인(36)을 통해 인가되는 n번째 화소 행의 제2 스캔 신호(S2(n))에 따라 턴-온 또는 턴-오프될 수 있다. 제5 TFT(T5)는 턴-온 시 제2 노드(n2)와 제3 노드(n3) 사이를 연결할 수 있다.
다른 실시예에서, 제5 TFT(T5)는 복수의 서브 트랜지스터를 포함할 수 있다. 이러한 경우 제5 TFT(T5)는 멀티 트랜지스터, 더블 트랜지스터, 또는 듀얼 트랜지스터일 수 있다. 예를 들어, 제5 TFT(T5)가 복수의 서브 트랜지스터를 포함하도록 구현되는 경우, 제5 TFT(T5)는 2개의 게이트를 포함할 수 있다.
제5 TFT(T5)가 복수의 서브 트랜지스터를 포함하는 경우, 제5 TFT(T5)에서 누설되는 전류가 효과적으로 감소될 수 있다.
실시예에서, 제6 TFT(T6)의 제1 전극은 제1 노드(n1)와 연결되고, 제6 TFT(T6)의 제2 전극은 제4 노드(n4)와 연결될 수 있다. 제6 TFT(T6)의 제1 전극은 제1 TFT(T1) 및 커패시터(Cst) 중 적어도 하나와 연결될 수 있다. 예를 들면 제6 TFT(T6)의 제1 전극은 제1 TFT(T1)의 제2 전극 및 커패시터(Cst)와 연결될 수 있다. 제6 TFT(T6)의 제2 전극은 제3 TFT(T3) 및 기준 전압 공급 라인(33) 중 적어도 하나와 연결될 수 있다. 예를 들면, 제6 TFT(T6)의 제1 전극은 제3 TFT(T3)의 제1 전극 및 기준 전압 공급 라인(33)과 연결될 수 있다.
제6 TFT(T6)의 게이트 전극은 n번째 화소 행의 발광 신호(EM(n))를 제공하는 제1 발광 신호 라인(37)과 연결될 수 있다. 제6 TFT(T6)는 제1 발광 신호 라인(37)을 통해 인가되는 n번째 화소 행의 발광 신호(EM(n-1))에 따라 턴-온 또는 턴-오프될 수 있다. 제6 TFT(T6)는 턴-온 시 제1 노드(n1)와 제4 노드(n4) 사이를 연결할 수 있다.
실시예에서, 발광 소자(OLED)는 제5 노드(n5)와 저전위 전압 공급 라인(32) 사이에 연결될 수 있다. 예를 들어, 발광 소자(OLED)의 애노드 전극은 제5 노드(n5)에 연결되고, 캐소드 전극은 저전위 전압 공급 라인(32)에 연결될 수 있다. 여기서, 저전위 전압 공급 라인(32)은 저전위 전압(Vss)를 공급하는 라인일 수 있다.
실시예에서, 발광 소자(OLED)의 일측은 제3 TFT(T3) 및 제4 TFT(T4) 와 연결될 수 있다. 발광 소자(OLED)의 타측은 저전위 전압 공급 라인(32)과 연결될 수 있다. 저전위 전압 공급 라인(32)은 실시예에 따라 제2 전압 공급 라인으로 지칭될 수 있으나 이러한 용어에 제한되지는 않는다. 저전위 전압 공급 라인(32)을 통해 공급되는 전압은 고전위 전압 공급 라인(또는 제1 전압 공급 라인)(31)을 통해 공급되는 전압 보다 낮을 수 있다. 예를 들어, 저전위 전압 공급 라인(32)을 통해 공급되는 전압은 그라운드 전압을 포함할 수 있다.
실시예에 따라, 발광 소자(OLED)는 유기발광 다이오드, 무기발광 다이오드, 및 퀀텀닷 발광 소자 중 적어도 하나를 포함할 수 있다. 발광 소자(OLED)가 유기발광 다이오드인 경우, 발광 소자(OLED)의 발광층은 유기물이 포함된 유기 발광층을 포함할 수 있다.
본 명세서의 실시예에서 화소 회로(30)에 포함되는 TFT들은 p 타입 트랜지스터일 수 있다. 예를 들면, 화소 회로(30)에 포함되는 구동 TFT, 제1TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 및 제6 TFT(T6) 각각은 p 타입 트랜지스터일 수 있다. 다만, 이에 제한되는 것은 아니며 실시예에 따라 적어도 하나의 TFT는 n 타입 트랜지스터로 구현될 수 있다.
p 타입 TFT의 경우, 각 구동 신호의 로우 레벨 전압은 TFT를 턴-온시키는 게이트-온 전압일 수 있고, 각 구동신호의 하이 레벨 전압은 TFT들을 턴-오프시키는 게이트-오프 전압일 수 있다. n 타입 TFT의 경우, 각 구동 신호의 로우 레벨 전압은 TFT를 턴-오프시키는 게이트-오프 전압일 수 있고, 각 구동신호의 하이 레벨 전압은 TFT들을 턴-온시키는 게이트-온 전압일 수 있다.
여기서 로우 레벨 전압은 하이 레벨보다 낮은 미리 지정된 전압 (또는 미리 설정된 전압)에 대응할 수 있다. 하이 레벨 전압은 로우 레벨 전압보다 높은 미리 지정된 전압 (또는 미리 설정된 전압)에 대응할 수 있다.
본 명세서의 실시예에 따라 로우 레벨 전압은 제1 전압일 수 있고, 하이 레벨 전압은 제2 전압일 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 이러한 경우 제1 전압은 제2 전압보다 낮은 값일 수 있다.
표시 장치의 화소 회로(30)의 구동 구간 (또는 화소 회로(30))은 이니셜(Initial) 구간(또는 초기화 구간), 샘플링(Sampling) 구간, 및 에미션(Emission) 구간을 포함할 수 있다. 이러한 경우, 도 5 및 도 6은 이니셜 구간과 관련된 내용을 나타내고, 도 7 및 도 8은 샘플링 구간과 관련된 내용을 나타내며, 도 9 및 도 10은 에미션 구간과 관련된 내용을 나타낸다. 도 5 내지 도 10과 관련하여서는 후술하겠다.
추가적으로 화소 회로(30)의 구동 구간은 홀딩(Holding) 구간을 더 포함할 수 있다. 홀딩 구간은 화소 회로(30)의 구동이 특정 시간 동안 멈추어 유지되는 구간일 수 있다.
도 4는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로와 관련된 신호의 타이밍을 나타내는 도면이다. 도 4는 도 3의 화소 회로에 인가되는 신호 및 인가되는 신호의 상태에 따른 화소 회로의 구동 구간을 설명하기 위한 도면이다.
도 4를 참조하면, 화소 회로(예를 들면, 도 3의 화소 회로(30))에는 제1 전압(또는 고전위 전압)(Vdd), 제2 전압(또는 저전위 전압)(Vss), 기준 전압(Vref) 및 데이터 전압(Vdata)이 공급될 수 있다. 제1 전압(또는 고전위 전압)(Vdd), 제2 전압(또는 저전위 전압)(Vss), 기준 전압(Vref)은 DC 전압(또는 직류 전압)이고, 데이터 전압(Vdata)은 AC 전압(또는 교류 전압)일 수 있다.
실시예에서, 제1 전압(Vdd)는 제2 전압(Vss) 및 기준 전압(Vref)보다 높은 전압 값을 가질 수 있다. 제2 전압(Vss)은 기준 전압(Vref)과 같거나 작을 수 있다. 데이터 전압(Vdata)은 특정 범위의 전압 값을 가질 수 있다. 예를 들어 데이터 전압(Vdata)는 0 내지 10V(volt) 사이의 값을 가질 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
실시예에서, 수평 기간(HT, Horizontal Time)은 하나의 화소 행이 1회 온오프(on-off)되는 시간구간일 수 있다. 만약 표시 패널이 5개의 화소 행을 포함하는 경우, 표시 패널이 1회 온오프되는 시간은 5개의 화소 행이 모두 1회 온오프되는 시간 구간, 예를 들면, 5HT에 대응할 수 있다. 실시예에 따라 표시 패널이 1회 온오프되는 시간은 1프레임(1 Frame)일 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 도 4는 n번째 화소 행에 배치되는 화소 회로의 구동 타이밍을 설명하기 위한 것으로, 이하 설명하는 내용은 n번째 화소 행에 배치되는 화소 회로에 대한 것이다.
도 4를 참조하면, 데이터 전압(Vdata)은 1HT를 단위로 화소 행에 순차적으로 인가될 수 있다. n-2번째 수평 기간(401)에는 n-2번째 화소 행에 데이터 전압(Vdata)이 인가될 수 있다. n-1번째 수평 기간(402)에는 n-1번째 화소 행에 데이터 전압(Vdata)가 인가될 수 있다. n번째 수평 기간(403)에는 n번째 화소 행에 데이터 전압(Vdata)이 인가될 수 있다.
화소 회로의 구동 구간은 이니셜 구간(41), 샘플링 구간(42), 홀딩 구간(43) 및 에미션 구간(44)을 포함할 수 있다.
실시예에서, 이니셜 구간(41)은 데이터 전압(Vdata)을 공급하기 전에 수행될 수 있다. 이니셜 구간(41)에서, n-1번째(또는 이전) 화소 행의 제1 스캔 신호(S1(n-1)), n-1번째 화소 행의 제2 스캔 신호(S2(n-1)) 및 n번째 화소 행의 발광 신호(EM(n))는 로우 레벨 전압으로 입력될 수 있다. n번째 화소 행의 제1 스캔 신호(S1(n)), n번째 화소 행의 제2 스캔 신호(S2(n)) 및 n-1번째 화소 행의 발광 신호(EM(n-1))는 하이 레벨 전압으로 입력될 수 있다.
예를 들어, 이니셜 구간(41)은 n번째 화소 행의 발광 신호(EM(n))가 하이 레벨 전압으로 입력되면서 n-1번째 화소 행의 제2 스캔 신호(S2(n-1))가 로우 레벨 전압으로 입력됨에 기초하여 시작될 수 있다. n-1번째 화소 행의 제2 스캔 신호(S2(n-1))가 로우 레벨 전압으로 입력되고 특정 시간이 지난 후 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))가 로우 레벨 전압으로 입력될 수 있다. 이니셜 구간(41)은 n-1번째 화소 행의 제2 스캔 신호(S2(n-1))가 로우 레벨 전압으로 입력되는 동안 유지될 수 있다.
여기서, 로우 레벨 전압은 하이 레벨 전압보다 작은 전압 값일 수 있다. 로우 레벨 전압은 로우 레벨 전압이 가해지는 p타입 TFT를 턴- 온 또는 n타입 TFT를 턴-오프 시킬 수 있는 전압 값의 범위에 속하는 것으로, 예를 들어, -8V 내지 -12V 범위 내에 해당하는 전압을 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 하이 레벨 전압은 하이 레벨 전압이 가해지는 p타입 TFT를 턴-오프 또는 n타입 TFT를 턴-온 시킬 수 있는 전압 값 범위에 속하는 것으로, 예를 들어 6V 내지 16V 범위 내에 해당하는 전압을 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
실시예에서, 제1 스캔 신호(예를 들면, S1(n), S1(n-1))의 펄스 폭(pulse width)은 제2 스캔 신호(예: S2(n), S2(n-1))의 펄스 폭보다 좁을 수 있다. 그러나 본 명세서의 실시예가 이에 제한되는 것은 아니다. 예를 들어 제1 스캔 신호(예를 들면, S1(n), S1(n-1))의 펄스 폭은 제2 스캔 신호(예를 들면, S2(n), S2(n-1))의 펄스 폭과 같거나 넓을 수 있다.
실시예에서, 이니셜 구간(41)이 종료되는 시점 또는 n-1번째 화소 행의 HT가 종료되는 시점과 n-1번째 화소 행의 제2 스캔 신호 S2(n-1)의 라이징 타임(rising time)은 대응할 수 있다. n-1번째 화소 행의 제1 스캔 신호 S1(n-1)의 라이징 타임은 n-1번째 화소 행의 제2 스캔 신호 S2(n-1)의 라이징 타임보다 앞설 수 있다.
실시예에서, 도시된 바와 같이 n-1번째 발광 신호(EM(n-1))의 라이징 타임으로부터 제1 시간(P1) 후 n-1번째 화소 행의 제2 스캔 신호(S2(n-1))의 폴링 타임(falling time)이 나타날 수 있다. 이니셜 구간(41)은 n-1번째 화소 행의 제2 스캔 신호(S2(n-1))가 로우 레벨 전압인 구간에 대응할 수 있다. 이러한 경우, n-1번째 발광 신호(EM(n-1))의 라이징 타임(rising time)은 이니셜 구간(41)이 시작되는 시점 보다 제1 시간(P1)만큼 앞설 수 있다.
여기서, 제1 시간(P1)은 미리 지정된 시간 구간 (또는 미리 설정된 시간 구간 또는 미리 설정된 구간)일 수 있다. 라이징 타임은, 신호(예를 들면, S1(n), S1(n-1), S2(n), S2(n-1), EM(n), EM(n-1))가 로우 레벨 전압에서 하이 레벨 전압으로 바뀌는 시점(또는 포인트(point))일 수 있다. 폴링 타임(falling time)은 신호가 하이 레벨 전압에서 로우 레벨 전압으로 바뀌는 시점(또는 포인트(point))일 수 있다.
실시예에서, 샘플링 구간(42)은 화소 회로에 데이터 전압(Vdata)이 공급되는 동안에 수행될 수 있다. 샘플링 구간(42)에서, n번째 화소 행의 제1 스캔 신호(S1(n)), n번째 화소 행의 제2 스캔 신호(S2(n))는 로우 레벨 전압으로 입력될 수 있다. n-1번째 화소 행의 제1 스캔 신호(S1(n-1)), n-1번째 화소 행의 제2 스캔 신호(S2(n-1)) 및 n-1번째 화소 행의 발광 신호(EM(n-1)), 및 n번째 화소 행의 발광 신호(EM(n))는 하이 레벨 전압으로 입력될 수 있다.
예를 들어, 샘플링 구간(42)은 n번째 화소 행의 발광 신호(EM(n))가 하이 레벨 전압으로 입력되면서 n번째 화소 행의 제2 스캔 신호(S2(n))가 로우 레벨 전압으로 입력됨에 기초하여 시작될 수 있다. n번째 화소 행의 제2 스캔 신호(S2(n))가 로우 레벨 전압으로 입력되고 특정 시간이 지난 후 n번째 화소 행의 제1 스캔 신호(S1(n))가 로우 레벨 전압으로 입력될 수 있다. n번째 화소 행의 제1 스캔 신호(S1(n))가 로우 레벨 전압으로 입력되는 타이밍은 제1 스캔 신호 및 제2 스캔 신호의 펄스 폭 변경에 따라 변경될 수 있다.
실시예에서, n번째 화소 행의 제2 스캔 신호(S2(n))가 하이 레벨 전압에서 로우 레벨 전압으로 입력되는 시점과 n번째 화소 행의 발광 신호(EM(n))가 로우 레벨 전압에서 하이 레벨 전압으로 입력되는 시점 사이에는 미리 지정된 시간 (또는 미리 설정된 시간)만큼의 간격, 예를 들면, 제2 시간(P2)이 존재할 수 있다. 예를 들어 제2 시간(P2)은 0.3us(microsecond)일 수 있다. 다만 이에 제한되는 것은 아니며 표시패널의 가로 방향 길이에 따라 생기는 딜레이(delay)를 기초로 증가(예를 들면, 5us 이상)될 수도 있다. 이러한 경우 제1 전압(Vdd)와 기준 전압(Vref)의 단락 방지를 위한 시간 간격(또는 마진(margin))이 확보될 수 있다.
실시예에서, n번째 화소 행의 제1 스캔 신호는 샘플링 구간(42)이 끝나는 시점(또는 n번째 화소 행의 제2 스캔 신호가 로우 레벨 전압에서 하이 레벨 전압으로 변경되는 시점)보다 제3 시간(P3)만큼 앞선 시점에 로우 레벨 전압에서 하이 레벨 전압으로 변경될 수 있다. n번째 화소 행의 제1 스캔 신호(S1(n))의 라이징 타임은 n번째 화소 행의 제2 스캔 신호(S2(n))의 라이징 타임보다 미리 지정된 시간 구간 (또는 미리 설정된 구간), 예를 들면, 제3 시간(P3)만큼 선행될 수 있다.
실시예에서, 샘플링 구간(42)는 n번째 화소 행의 제2 스캔 신호(S2(n))가 로우 레벨 전압인 동안 유지될 수 있다.
실시예에서, 홀딩 구간(43)은 샘플링 구간(42) 후에 수행될 수 있다. 홀딩 구간(43)은 n번째 화소 행의 제2 스캔 신호(S2(n))가 로우 레벨 전압에서 하이 레벨 전압으로 변경되는 시점부터 n번째 화소 행의 발광 신호(EM(n))가 하이 레벨 전압에서 로우 레벨 전압으로 변경되는 시점까지 유지될 수 있다.
홀딩 구간(43)에서 n-1번째 화소 행의 제1 스캔 신호(S1(n-1)), n-1번째 화소 행의 제2 스캔 신호(S2(n-1)), n번째 화소 행의 발광 신호(EM(n)), n번째 화소 행의 제1 스캔 신호(S1(n)), 및 n번째 화소 행의 제2 스캔 신호(S2(n))는 하이 레벨 전압으로 입력될 수 있다. n-1번째 화소 행의 발광 신호(EM(n-1))는 하이 레벨 전압 및/또는 로우 레벨 전압으로 입력될 수 있다. 예를 들어 홀딩 구간(43)에서 n-1번째 화소 행의 발광 신호(EM(n-1))는 하이 레벨 전압으로 1HT 동안 입력된 후 로우 레벨 전압으로 1HT 동안 입력될 수 있다.
실시예에서, 홀딩 구간(43)에서는 화소 회로의 동작에 변화가 없을 수 있다. 예를 들어 홀딩 구간(43)에서는 화소 회로에 전압이 인가되지 않고 잠시 멈춘 것과 같은, 샘플링 구간(42) 직 후의 상태가 일정하게 유지될 수 있다.
실시예에서, 에미션 구간(44)은 샘플링 구간(42) 및/또는 홀딩 구간(43) 이후 수행될 수 있다. 에미션 구간(44)에서 n-1번째 화소 행의 제1 스캔 신호(S1(n-1)), n-1번째 화소 행의 제2 스캔 신호(S2(n-1)), n번째 화소 행의 제1 스캔 신호(S1(n)), 및 n번째 화소 행의 제2 스캔 신호(S2(n))는 하이 레벨 전압으로 입력될 수 있다. n번째 화소 행의 발광 신호(EM(n)) 및 n-1번째 화소 행의 발광 신호(EM(n-1))는 로우 레벨 전압으로 입력될 수 있다.
실시예에서, 도 4의 실선 펄스는 신호가 인가되는 예를 나타내고, 점선 펄스는 화소 회로에 인가되는 과정에서 신호의 딜레이가 발생되는 예를 나타낸다. 다시 말해, 실제적으로 도 4의 실선 펄스와 같은 형태로 게이트 구동회로에서 제1 스캔 신호(Sl(n-1), S1(n)), 제2 스캔 신호(S2(n-1), S2(n)) 및 발광 신호(EM(n-1), EM(n))를 화소 회로로 제공하지만, 제공 과정에서 딜레이가 발생하여 점선 펄스와 같은 형태로 화소 회로에 신호가 적용될 수 있다. 이는 화소 회로의 구동과 관련된 오차 범위로 볼 수 있으며, 이와 관련된 내용은 본 명세서의 실시예의 범주에 포함된다고 볼 수 있다. 예를 들어 신호가 로우 레벨 전압에서 하이 레벨 전압으로 변경되는 동안 딜레이가 발생하여 점선과 같은 형태로 신호가 나타나더라도 본 실시예의 범주에 포함될 수 있다.
이니셜 구간(41), 샘플링 구간(42), 및 에미션 구간(44)과 관련된 보다 구체적인 내용은 후술되는 도 5 내지 도 10을 참고할 수 있다. 이하 도면에서는 상술한 내용과 중복되는 내용이 생략될 수 있다.
도 5는 본 명세서의 일 실시예에 따른 표시 장치의 이니셜 구간에서 화소 회로의 구동을 설명하기 위한 도면이다. 예를 들어 도 5는 도 4의 이니셜 구간(41)에서 화소 회로(예를 들면, 도 3의 화소 회로(30))의 동작을 나타낸다.
도 5를 참조하면, 이니셜 구간(예를 들면. 도 4의 이니셜 구간(41))에서 제2 TFT(T2), 제3 TFT(T3) 및 제6 TFT(T6)는 턴-온될 수 있다. 제6 TFT(T6)가 턴-온되어 제1 노드(n1)를 기준 전압(Vref)으로 초기화시키고, 제3 TFT(T4)가 턴-온되어 제5 노드(n5)를 기준 전압(Vref)으로 초기화시킬 수 있다. 발광 소자(OLED)의 애노드 전극은 기준 전압(Vref)으로 초기화될 수 있다.
실시예에 의하면, 이니셜 구간에서, 제2 TFT(T2)가 턴-온되어 구동 TFT(DT)의 게이트 전극에는 기준 전압(Vref)가 입력될 수 있다. 기준 전압(Vref)은 구동 TFT(DT)를 초기화 시키는 초기화 전압으로서 작동할 수 있다. 구동 TFT(DT)의 제1 전극(또는 소스 전극)에는 제1 전압(Vdd)이 입력될 수 있다. 이러한 경우, 구동 TFT(DT)의 게이트-소스 전압은 "기준 전압(Vref)-제1 전압(Vdd)"에 대응할 수 있다.
도 6은 본 명세서의 일 실시예에 따른 표시 장치의 이니셜 구간에서 신호 흐름을 설명하기 위한 도면이다. 일 예로, 도 6은 픽셀 회로의 평면 상에서 이니셜 구간에 전압이 인가되는 경로를 나타낸다. 다만 이에 제한되는 것은 아니며 도 6은 픽셀 회로(예를 들면, n단(62)의 픽셀 회로(600), n-1단의 픽셀 회로(610))의 평면 상에서 TFT의 연결관계를 비롯한 다양한 요소들을 알 수 있다.
실시예에서, 화소 회로(600, 610)에는 데이터 전압(Vdata)을 공급하는 데이터 라인(611), 기준 전압(Vref)을 공급하는 기준 전압 공급 라인(612), 고전위 전압을 공급하는 제1 전압 공급 라인(613)이 배치될 수 있다.
실시예에서 저전위 전압을 공급하는 제2 전압 공급 라인은 발광 소자(OLED)(또는 발광 소자의 캐소드)와 연결됨에 기초하여 발광 소자(OLED)의 상단에 배치될 수 있다. 실시예에 따라 제2 전압 공급 라인은 데이터 라인(611), 기준 전압 공급 라인(612) 및/또는 제1 전압 공급 라인(613)과 평행하게 배치될 수 있으나, 이에 제한되는 것은 아니다.
실시예에서, 데이터 라인(611), 기준 전압 공급 라인(612) 및 제1 전압 공급 라인(613) 중 적어도 일부는 평행하게 배치될 수 있다. 예를 들어, 도시된 바와 같이 데이터 라인(611), 기준 전압 공급 라인(612) 및 제1 전압 공급 라인(613)은 평행하게 배치될 수 있다.
실시예에서, 기준 전압 공급 라인(612)은 제1 전압 공급 라인(613)과 데이터 라인(611) 사이에 배치될 수 있다. 기준 전압 공급 라인(612)과 제1 전압 공급 라인(613) 사이의 거리는 기준 전압 공급 라인(612)과 데이터 라인(611) 사이의 거리보다 짧을 수 있다.
일 실시예에서, 데이터 라인(611)과 기준 전압 공급 라인(612) 사이의 영역에는 제1 TFT(T3), 제5 TFT(T5), 제6 TFT(T6), 및 구동 TFT(DT)가 배치될 수 있다. 다른 실시예에서는 기준 전압 공급 라인(612)과 제1 전압 공급 라인(613) 사이의 영역에 제1 TFT(T3), 제5 TFT(T4), 제6 TFT(T6), 및 구동 TFT(DT) 중 적어도 하나는 생략되거나 다른 TFT가 추가적으로 배치될 수 있다.
데이터 라인(611), 기준 전압 공급 라인(612) 및 제1 전압 공급 라인(613)은 TFT(예를 들면, 제1 TFT(T1) 내지 제6 TFT(T6), 구동 TFT(DT))의 소스 전극 또는 드레인 전극(제1 전극 또는 제2 전극)과 동일하거나 유사한 물질로 구성될 수 있다. 예를 들면, 데이터 라인(611), 기준 전압 공급 라인(612) 및 제1 전압 공급 라인(613)은 화소 회로의 소스 및/또는 드레인층에 대응할 수 있다. 이러한 경우 데이터 라인(131), 기준 전압 공급 라인(132) 및 제1 전압 공급 라인(133)의 적어도 일부는 TFT의 소스 전극 및/또는 드레인 전극(제1 전극 또는 제2 전극)의 적어도 일부와 동일한 층에 배치될 수 있다. 이와 관련된 보다 구체적인 예는 도 14를 참고할 수 있다.
실시예에서, 화소 회로의 발광신호 라인과 스캔 라인 중 적어도 일부는 서로 평행하게 배치될 수 있다. 예를 들어, 도시된 바와 같이 n번째 화소 행의 제1 스캔 신호(S1(n))를 공급하는 제1 스캔 라인(예를 들면, 도 3의 제1 스캔 라인(35)), n번째 화소 행의 제2 스캔 신호(S2(n))를 공급하는 제2 스캔 라인(예를 들면, 도 3의 제2 스캔 라인(36)), n번째 화소 행의 발광 신호(EM(n))를 공급하는 제1 발광신호 라인(예를 들면, 도 3의 발광신호 라인(37)), n-1번째 화소 행의 제2 스캔 신호(S2(n-1))를 공급하는 제3 스캔 라인(예를 들면, 도 3의 제3 스캔 라인(38)), 및 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))를 공급하는 제4 스캔 라인(예를 들면. 도 3의 제4 스캔 라인(39))은 평행하게 배치될 수 있다.
실시예에서, 화소 회로의 발광신호 라인과 스캔 라인은 TFT(예를 들면, 제1 TFT(T1) 내지 제6 TFT(T6), 구동 TFT(DT))의 게이트 전극과 동일하거나 유사한 물질로 구성될 수 있다. 예를 들면, 화소 회로의 발광신호 라인과 스캔 라인은 화소 회로의 게이트층에 대응할 수 있다. 이러한 경우 발광신호 라인과 스캔 라인의 적어도 일부는 TFT의 게이트 전극의 적어도 일부와 동일한 층에 배치될 수 있다. 이와 관련된 예는 도 14를 참고할 수 있다.
실시예에서, 화소 회로에는 TFT의 액티브층(615)이 배치될 수 있다. 액티브층(615)의 적어도 일부는 복수의 TFT의 액티브층을 형성할 수 있다. 예를 들어 액티브층(615)의 일부는 제3 TFT(T3)와 제4 TFT(T4)의 액티브층을 연결하여 구성할 수 있다. 액티브층(615)의 다른 일부, 예를 들어 제3 TFT(T3)와 제4 TFT(T4)의 액티브층과 분리된 다른 일부는 제5 TFT(T5)의 액티브층을 형성할 수 있다. 다만, 이는 예시일 뿐 설계 형태에 따라 액티브층(615)의 배치는 변경될 수 있다.
실시예에서, 액티브층은 게이트 전극에 대응하는 발광 라인(또는 발광 신호) 및/또는 스캔 라인(또는 스캔 신호)의 층과 데이터 라인(611), 기준 전압 공급 라인(612), 및 제1 전압 공급 라인(613)의 층보다 하단 (또는 하측)에 형성될 수 있다. 이에 대한 보다 구체적인 예는 도 14를 참고할 수 있다.
도 6을 참조하면, n-1번째 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인은 n-1단(또는 n-1번째 화소 행)(61)의 제1 TFT(T1) 및 n단(또는 n번째 화소 행)(62)의 제3 TFT(T3)와 연결될 수 있다. 이에 따라 n-1번째 제1 스캔 신호(S1(n-1))는 n-1단(61)의 제1 TFT(T1) 및 n단(62)의 제5 TFT(T5)로 공급될 수 있다.
실시예에서, n-1단(61)의 제1 TFT(T1)는 n단(62)의 제1 TFT(T1)와 대응하도록 배치될 수 있다. 예를 들어, n-1단(61)의 제1 TFT(T1)는 n단(62)의 제1 TFT(T1)와 위치만 다를 뿐 하나의 화소 회로를 기준으로 볼 때 동일한 위치에 배치될 수 있다. 다른 예를 들면, n-1단(61)의 제1 TFT(T1)가 n-1단(61)의 화소 회로에서 수행하는 기능은 n단(62)의 제1 TFT(T1)가 n단(62)의 화소 회로에서 수행하는 기능과 동일할 수 있다.
실시예에 따라, n-1단(61)의 제1 TFT(T1)은 n단(62)의 제1 TFT(T1)과의 구분을 위해 제7 TFT(또는 제7 트랜지스터)라고 지칭될 수 있다. 그러나 이러한 용어에 제한되는 것은 아니다.
실시예에서, n-1단(61)과 n단(62)은 n-1번째 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인을 공유할 수 있다. 예를 들면, 하나의 스캔 라인으로 서로 다른 화소 행에 배치된 TFT에 스캔 신호가 공급될 수 있다. 이러한 경우 각각의 화소 행에 n-1번째 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인이 배치된 경우보다 회로 면적을 감소시킬 수 있다.
실시예에 따르면, n-1단(61)의 화소 회로(610)과 n단(62)의 화소 회로(600)은 n-1번째 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인을 공유함에 따라, 도 6 도시된 바와 같이 n-1번째 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인의 적어도 일부가 중복되도록 레이아웃이 배치(또는 구성)될 수 있다.
실시예에서, n단(62)과 n+1단(미도시)은 n번째 제1 스캔 신호(S1(n))를 공급하는 스캔 라인을 공유할 수 있다. 이와 관련하여서는 n-1번째 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인을 공유하는 예와 실질적으로 동일하므로, 구체적인 설명은 생략하겠다.
도 6에 의하면, 이니셜 구간(예를 들면, 도 4의 이니셜 구간(41))에서 n단(62)에 배치되는 픽셀 회로(예를 들면, 도 3의 픽셀 회로(30))(600)의 제2 TFT(T2), 제3 TFT(T3), 및 제6 TFT(T6)는 온(on) 상태로 동작할 수 있다. 이러한 경우, 제2 TFT(T2)의 제1 전극과 제2 전극이 연결(또는 소스 전극과 드레인 전극이 연결)되고, 제5 TFT(T5)의 제1 전극과 제2 전극이 연결(또는 소스 전극과 드레인 전극이 연결)될 수 있다. 또한, 제6 TFT(T6)의 제1 전극과 제2 전극이 연결(또는 소스 전극과 드레인 전극이 연결)될 수 있다. 제2 TFT(T2), 제3 TFT(T3), 및 제6 TFT(T6) 각각의 제1 전극과 제2 전극이 각각 연결됨에 따라 도시된 바와 같이 제2 TFT(T2), 제3 TFT(T3), 및 제6 TFT(T6)를 통해 전압이 가해질 수 있다(또는 전류가 흐를 수 있다).
n단(62)의 픽셀 회로(600)가 이니셜 구간에서 동작하는 경우 n-1단(61)의 픽셀 회로(610)는 n단(62)의 픽셀 회로(600)보다 1HT만큼 앞선 단계의 동작을 수행할 수 있다. 예를 들어, n단(62)의 픽셀 회로(600)가 이니셜 구간에서 동작하는 경우 n-1단(61)의 픽셀 회로(610)는 샘플링 구간의 동작을 수행할 수 있다. 샘플링 구간의 동작과 관련하여서는 후술하는 도 7 및 도 8을 참고할 수 있다.
도 7은 본 명세서의 일 실시예에 따른 표시 장치의 샘플링 구간에서 화소 회로의 구동을 설명하기 위한 도면이다. 이하에서는 도 5 및 도 6과 중복되는 내용을 생략하겠다.
도 7을 참조하면, 샘플링 구간(예를 들면, 도 4의 샘플링 구간(42))에서 n번째 화소 행(62)(또는 n단)의 제1 TFT(T1)는 제1 스캔 신호(S1(n))에 의해 턴-온되고, 제5 TFT(T5)는 제2 스캔 신호(S2(n))에 의해 턴-온될 수 있다. 이러한 경우 데이터 전압(Vdata)이 커패시터(Cst)에 충전될 수 있다.
실시예에서, 샘플링 구간 동안 제5 TFT(T5)에 의해 고전위 전압(Vdd)과 구동 TFT(DT)의 문턱 전압(Vth)의 합에 해당하는 Vdd+Vth 레벨의 전압이 제2 노드(n2)에 충전될 수 있다.
실시예에서, 샘플링 구간에서, 구동 TFT(DT)의 게이트 전극에는 "고전위 전압(Vdd)과 문턱 전압(Vth)의 합"만큼의 전압, 즉 문턱 전압(Vth)의 보상이 완료된 전압(Vdd+Vth)이 인가(또는 입력)될 수 있다. 구동 TFT(DT)의 소스 전극에는 고전위 전압(Vdd)이 인가될 수 있다. 이러한 경우, 구동 TFT(DT)의 게이트-소스 전압은 문턱 전압(Vth)에 대응할 수 있다.
샘플링 구간에서, 제1 TFT(T1)를 통해 데이터 전압(Vdata)이 제1 노드(n1)에 공급될 수 있다. 커패시터(Cst)는 제1 노드(n1)의 전압과, 제2 노드(n2)의 전압의 차전압을 충전할 수 있다. 이에 따라, 샘플링 구간에서 제1 노드(n1)에 데이터 전압(Vdata)이 인가되고, 제2 노드(n2)에서 구동 TFT(DT)의 문턱 전압(Vth)의 보상이 완료되면, 구동 TFT(DT)의 게이트 전극에는 문턱 전압(Vth)의 보상이 완료된 데이터 전압(Vdd+Vth-Vdata)이 인가될 수 있다.
실시예에 따라 구동 TFT(DT)의 문턱 전압(Vth)이 변경될 수 있다. 이러한 경우, 샘플링 구간에서의 동작, 예를 들면, 샘플링 동작을 통해 표시패널에 포함된 전체 서브-화소 각각의 구동 TFT(DT)는 문턱전압(Vth)이 보상된 게이트-소스 전압(Vgs)을 샘플링하여 구동 전압으로 설정할 수 있다. 이에 따라, 화소 회로는 구동 TFT(DT)의 가변하는 문턱 전압(Vth)의 영향을 받지 않고, 데이터 전압(Vdata)에 상응하는 전류를 발광 소자(OLED)에 공급할 수 있다. 이에 따라, 발광 소자(OLED)는 구동 TFT(DT)의 문턱 전압(Vth)의 영향없이 데이터 전압(Vdata)에 상응하는 발광 특성을 가질 수 있다.
도 8은 본 명세서의 일 실시예에 따른 표시 장치의 샘플링 구간에서 신호 흐름을 설명하기 위한 도면이다.
도 8을 참조하면, 샘플링 구간에서 n단(62)에 배치되는 픽셀 회로(600)의 제1 TFT(T1)와 제5 TFT(T5)는 온(on) 상태로 동작할 수 있다. 이러한 경우 제1 TFT(T2)의 제1 전극과 제2 전극이 연결(또는 소스 전극과 드레인 전극이 연결)되고, 제5 TFT(T5)의 제1 전극과 제2 전극이 연결(또는 소스 전극과 드레인 전극이 연결)될 수 있다. 제1 TFT(T1)와 제5 TFT(T5)의 제1 전극과 제2 전극이 각각 연결됨에 따라 도시된 바와 같이 제1 TFT(T1)와 제5 TFT(T5)를 통해 전압이 가해질 수 있다(또는 전류가 흐를 수 있다).
n단(62)의 픽셀 회로(600)가 샘플링 구간에서 동작하는 경우 n-1단(61)의 픽셀 회로(610)는 n단(62)의 픽셀 회로(600)보다 1HT만큼 앞선 단계의 동작을 수행할 수 있다. 예를 들어, n단(62)의 픽셀 회로(600)가 샘플링 구간에서 동작하는 경우 n-1단(61)의 픽셀 회로(610)는 홀딩 구간의 동작을 수행할 수 있다. 홀딩 구간은 픽셀 회로(예를 들면, 픽셀 회로(610))의 상태, 예를 들어 샘플링 동작 후에 셋팅된 전압(또는 설정된 전압값), 즉 구동 TFT(DT)의 게이트-소스 전압(Vgs)이 홀딩(또는 일시 정지)되는 구간일 수 있다.
실시예에서, 홀딩 구간에서 픽셀 회로는 일정한 상태를 유지할 수 있다. 예를 들어 제1 TFT(T1) 내지 제6 TFT(T6)는 모두 오프 상태를 유지할 수 있다. 다른 예를 들면 홀딩 구간 중 적어도 일부 구간에서 제4 TFT(T4)는 온 상태이되 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제5 TFT(T5), 및 제6 TFT(T6)는 오프 상태일 수 있다. 홀딩 구간은 샘플링 구간이 종료된 시점부터 발광 구간이 시작되는 시점까지 유지될 수 있다.
도 9는 본 명세서의 일 실시예에 따른 표시 장치의 에미션 구간에서 화소 회로의 구동을 설명하기 위한 도면이다. 예를 들어 도 9는 도 4의 에미션 구간(44)에서 화소 회로(예를 들면, 도 3의 화소 회로(30))의 동작을 나타낸다.
도 9를 참조하면, 에미션 구간에서 제4 TFT(T4) 및 제5 TFT(T6)가 턴-온되고, 제1 TFT(T1) 내지 제3 TFT(T3), 제6 TFT(T6)는 턴-오프될 수 있다. 또한, 에미션 구간에서 구동 TFT(DT)는 턴-온될 수 있다. 제4 TFT(T4)가 턴-온됨에 기초하여 커패시터(Cst)에 저장된 전압만큼의 OLED 구동전압이 발광 소자(OLED)로 공급될 수 있다. 발광 소자(OLED)는 OLED 구동전압의 공급에 대응하여 발광할 수 있다.
실시예에 따르면, 에미션 구간에서 제6 TFT(T6)를 통해 제1 노드(n1)에 기준 전압(Vref)이 인가되면 제1 노드(n1)의 전압은 "Vdata-Vref"로 가변될 수 있고, 가변된 전압(Vdata-Vref)은 커패시터(Cst)의 커플링에 의해 제2 노드(n2)에 인가될 수 있다. 이에 따라, 에미션 구간에서 구동 TFT(DT)의 게이트 전극에는 "Vdd+Vth+(Vref-Vdata)"이 인가될 수 있다. 구동 TFT(DT)의 소스 전극에는 제1 전압(Vdd)이 인가될 수 있다. 이러한 경우, 구동 TFT(DT)의 게이트-소스 전압(Vgs)은 "Vth+(Vref-Vdata)"으로 결정될 수 있다. 따라서, 구동 TFT(DT)는 문턱전압(Vth)의 영향없이 "Vref-Vdata"에 비례하는 전류를 생성하여 제4 TFT(T4)를 통해 발광 소자(OLED)에 공급할 수 있다.
도 10은 본 명세서의 일 실시예에 따른 표시 장치의 에미션 구간에서 신호 흐름을 설명하기 위한 도면이다. 일 예로, 도 10은 픽셀 회로의 평면 상에서 에미션 구간에 전압이 인가되는 경로를 나타낸다.
도 10을 참조하면, 에미션 구간(예를 들면, 도 4의 에미션 구간(44))에서 n단(62)에 배치되는 픽셀 회로(예를 들면, 도 3의 픽셀 회로(30))(600)의 제4 TFT(T4) 및 제6 TFT(T6)은 온(on) 상태로 동작할 수 있다. 이러한 경우, 제4 TFT(T4)의 제1 전극과 제2 전극이 연결(또는 소스 전극과 드레인 전극이 연결)되고, 제6 TFT(T6)의 제1 전극과 제2 전극이 연결(또는 소스 전극과 드레인 전극이 연결)될 수 있다. 제4 TFT(T4) 및 제6 TFT(T6) 각각의 제1 전극과 제2 전극이 각각 연결됨에 따라 도시된 바와 같이 제4 TFT(T4) 및 제6 TFT(T6)를 통해 전압이 가해질 수 있다(또는 전류가 흐를 수 있다).
실시예에서, 에미션 구간에 발광 소자(OLED)로 전압이 공급됨에 따라 발광 소자(OLED)가 발광할 수 있다.
이하에서는 앞서 설명한 화소 회로(예를 들면, 도 3 내지 도 10의 화소 회로)와 중복되는 내용은 생략될 수 있다.
도 11은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 다른 예를 나타낸다.
도 11을 참조하면, 화소 회로(110) 는 7개의 TFT(Thin Film Transistor)(또는 트랜지스터), 1개의 커패시터 및 발광 소자(OLED)를 포함할 수 있다. 예를 들어, 화소 회로는 구동 TFT(DT), 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 제6 TFT(T6), 커패시터(Cst), 및 발광 소자(OLED)를 포함할 수 있다.
실시예에서, 제1 TFT(T1) 및 제3 TFT(T3)는 n번째 화소 행의 제1 스캔 신호(S1(n))를 제공하는 스캔 라인(112)과 연결될 수 있다. 예를 들어, 제1 TFT(T1)의 게이트 전극 및 제3 TFT(T3)의 게이트 전극은 n번째 화소 행의 제1 스캔 신호(S1(n))를 제공하는 스캔 라인(112)과 연결될 수 있다. 이러한 경우, 제1 TFT(T1) 및 제3 TFT(T3)는 n번째 화소 행의 제1 스캔 신호(S1(n))에 의해 턴-온(또는 온) 또는 턴-오프(또는 오프) 될 수 있다.
일 예로, 제1 TFT(T1) 및 제3 TFT(T3)는 p 타입 트랜지스터일 수 있다. 이러한 경우, 제1 TFT(T1) 및 제3 TFT(T3)는 n번째 화소 행의 제1 스캔 신호(S1(n))가 하이 레벨 전압인 경우 오프되고, 로우 레벨 전압인 경우 온될 수 있다. 제1 TFT(T1) 및 제3 TFT(T3)가 온되는 경우 소스 전극과 드레인 전극이 연결될 수 있다. 제1 TFT(T1) 및 제3 TFT(T3)가 오프되는 경우 소스 전극과 드레인 전극이 차단(또는 분리)될 수 있다.
실시예에서, 제4 TFT(T4)는 n번째 화소 행의 발광 신호(EM(n))를 공급하는 발광신호 라인(111)과 연결될 수 있다. 제4 TFT(T4)는 p 타입 트랜지스터일 수 있다. 이러한 경우, 제4 TFT(T4)는 n번째 화소 행의 발광 신호(EM(n))가 하이 레벨 전압인 경우 오프되고, 로우 레벨 전압인 경우 온될 수 있다. 제4 TFT(T4) 가 온되는 경우 소스 전극과 드레인 전극이 연결될 수 있다. 제4 TFT(T4)가 오프되는 경우 소스 전극과 드레인 전극이 차단(또는 분리)될 수 있다.
도 11에 따른 실시예는 도 3에 따른 실시예와 비교할 때 n-1번째 화소 행의 제1 스캔 신호(S1(n-1))를 공급하는 스캔 라인(예를 들면, 도 3의 제4 스캔 라인(39))과, n-1번째 화소 행의 발광 신호(EM(n-1))를 공급하는 제2 발광신호 라인(예를 들면, 도 3의 제2 발광신호 라인(40))이 생략될 수 있다. 이러한 경우 화소 회로(110)의 평면 레이아웃도 변경될 수 있으며, 이에 대한 실시예는 후술하는 도 13을 참고할 수 있다.
도 12는 도 11의 실시예에 따른 표시 장치의 화소 회로와 관련된 신호의 타이밍을 설명하기 위한 도면이다. 도 12는 도 11의 화소 회로에 인가되는 신호 및 인가되는 신호의 상태에 따른 화소 회로의 구동 구간을 설명하기 위한 도면이다.
도 12를 참조하면, 화소 회로(예를 들면, 도 11의 화소 회로(110))에는 제1 전압(또는 고전위 전압)(Vdd), 제2 전압(또는 저전위 전압)(Vss), 기준 전압(Vref) 및 데이터 전압(Vdata))이 공급될 수 있다.
실시예에서, 화소 회로의 구동 구간은 이니셜 구간(121), 샘플링 구간(122), 홀딩 구간(123), 및 에미션 구간(124)을 포함할 수 있다.
실시예에서, 이니셜 구간(121)에서 n-1번째 화소 행의 제2 스캔 신호(S2(n-1))는 로우 레벨 전압으로 입력될 수 있다. n번째 화소 행의 제1 스캔 신호(S1(n)), n번째 화소 행의 제2 스캔 신호(S2(n)) 및 n번째 화소 행의 발광 신호(EM(n))는 하이 레벨 전압으로 입력될 수 있다.
실시예에서, n번째 화소 행의 발광 신호(EM(n))의 라이징 타임은 이니셜 구간(121)의 시작 시점보다 제1 시간(PP1)만큼 앞설 수 있다. 제1 시간(PP1)은 미리 지정된 시간 (또는 미리 설정된 시간)일 수 있다.
실시예에서, 샘플링 구간(122)에서 n번째 화소 행의 제1 스캔 신호(S1(n)) 및 n번째 화소 행의 제2 스캔 신호(S2(n))는 로우 레벨 전압으로 입력될 수 있다. n-1번째 화소 행의 제2 스캔 신호(S2(n-1)) 및 n번째 화소 행의 발광 신호(EM(n))는 하이 레벨 전압으로 입력될 수 있다.
실시예에서, 샘플링 구간(122)의 시작 시점은 n번째 화소 행의 제2 스캔 신호(S2(n))가 로우 레벨 전압인 구간에 대응할 수 있다. n번째 화소 행의 제2 스캔 신호(S2(n))가 하이 레벨 전압에서 로우 레벨 전압으로 변경되는 폴링 타임은 샘플링 구간(122)의 시작 시점에 대응할 수 있다.
실시예에서, n번째 화소 행의 제2 스캔 신호(S2(n))의 폴링 타임은 n-1번째 화소 행의 제2 스캔 신호(S2(n))의 라이징 타임보다 제2 시간(PP2)만큼 딜레이될 수 있다. 이러한 경우 제1 전압(Vdd)와 기준 전압(Vref) 사이의 쇼트(short)(또는 단락) 마진(margin)을 확보할 수 있다. 예를 들어, 화소 회로로 공급되는 n-1번째 화소 행의 제2 스캔 신호(S2(n-1))와 n번째 화소 행의 제2 스캔 신호(S2(n)) 사이에 제2 시간(PP2)의 간격을 두어 제2 TFT(T2)와 제5 TFT(T5)가 동시에 온되는 것을 방지할 수 있다.
실시예에서, n번째 화소 행의 제1 스캔 신호(S1(n))는 샘플링 구간(122)에서 로우 전압 레벨을 소정 기간 유지할 수 있다. n번째 화소 행의 제1 스캔 신호(S1(n))는 소정 기간이 지난 후 하이 레벨 전압으로 변경될 수 있다. 예를 들어, n번째 화소 행의 제1 스캔 신호(S1(n))는 샘플링 구간(122) 후에 이어지는 홀딩 구간(123)으로부터 제3 시간(PP3) 전에 로우 레벨 전압에서 하이 레벨 전압으로 변경될 수 있다. 한편 n번째 화소 행의 제2 스캔 신호(S2(n))는 홀딩 구간(123)의 시작 시점에 대응하여 로우 레벨 전압에서 하이 레벨 전압으로 변경될 수 있다.
실시예에서, n번째 화소 행의 제1 스캔 신호(S1(n))는 샘플링 구간(122) 후에 이어지는 홀딩 구간(123)으로부터 제3 시간(PP3) 전에 로우 레벨 전압에서 하이 레벨 전압으로 변경됨으로써, 데이터 전압(Vdata)이 홀딩 구간(123)에서 혼입되는 것을 방지할 수 있다.
실시예에서, 에미션 구간(124)은 샘플링 구간(122) 및/또는 홀딩 구간(123) 이후 수행될 수 있다. 에미션 구간(44)에서 n-1번째 화소 행의 제2 스캔 신호(S2(n-1)), n번째 화소 행의 제1 스캔 신호(S1(n)), 및 n번째 화소 행의 제2 스캔 신호(S2(n))는 하이 레벨 전압으로 입력될 수 있다. n번째 화소 행의 발광 신호(EM(n))는 로우 레벨 전압으로 입력될 수 있다.
실시예에서, 도 12의 실선 펄스는 신호가 인가되는 예를 나타내고, 점선 펄스는 화소 회로에 인가되는 과정에서 신호의 딜레이가 발생되는 예를 나타낸다. 다시 말해, 실제적으로 도 12의 실선 펄스와 같은 형태로 게이트 구동회로에서 제1 스캔 신호(S1(n)), 제2 스캔 신호(S2(n-1), S2(n)) 및 발광 신호(EM(n))를 화소 회로로 제공하지만, 제공 과정에서 딜레이가 발생하여 점선 펄스와 같은 형태로 화소 회로에 신호가 적용될 수 있다. 이는 화소 회로의 구동과 관련된 오차 범위로 볼 수 있으며, 이와 관련된 내용은 본 명세서의 실시예의 범주에 포함된다고 볼 수 있다. 예를 들어 신호가 로우 레벨 전압에서 하이 레벨 전압으로 변경되는 동안 딜레이가 발생하여 점선 펄스와 같은 형태로 신호가 나타나더라도 본 실시예의 범주에 포함될 수 있다.
도 13은 도 11의 일 실시예에 따른 표시 장치의 화소 회로의 평면도를 나타낸다. 이하에서는 도 6을 통해 설명한 내용과 중복되는 내용이 생략될 수 있다.
도 13을 참조하면, 화소 회로에는 데이터 전압(Vdata)을 공급하는 데이터 라인(131), 기준 전압(Vref)을 공급하는 기준 전압 공급 라인(132), 고전위 전압을 공급하는 제1 전압 공급 라인(133)이 배치될 수 있다.
실시예에서, 기준 전압 공급 라인(132)은 제1 전압 공급 라인(133)과 데이터 라인(131) 사이에 배치될 수 있다. 기준 전압 공급 라인(132)과 제1 전압 공급 라인(133) 사이의 거리는 기준 전압 공급 라인(132)과 데이터 라인(131) 사이의 거리보다 멀 수 있다.
일 실시예에서, 기준 전압 공급 라인(132)과 제1 전압 공급 라인(133) 사이의 영역에는 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 제6 TFT(T6), 및 구동 TFT(DT)가 배치될 수 있다. 다른 실시예에서는 기준 전압 공급 라인(132)과 제1 전압 공급 라인(133) 사이의 영역에 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 제6 TFT(T6), 및 구동 TFT(DT)는 생략되거나 다른 TFT가 추가적으로 배치될 수 있다.
데이터 라인(131), 기준 전압 공급 라인(132), 및 제1 전압 공급 라인(133)은 TFT(예를 들면, 제1 TFT(T1) 내지 제6 TFT(T6), 구동 TFT(DT))의 소스 전극 또는 드레인 전극(제1 전극 또는 제2 전극)과 동일하거나 유사한 물질로 구성될 수 있다. 이러한 경우 데이터 라인(131), 기준 전압 공급 라인(132) 및 제1 전압 공급 라인(133)의 적어도 일부는 TFT의 소스 전극 또는 드레인 전극(제1 전극 또는 제2 전극)의 적어도 일부와 동일한 층에 배치될 수 있다. 이와 관련된 실시예는 도 14를 참고할 수 있다.
실시예에서, 화소 회로의 발광신호 라인과 스캔 라인 중 적어도 일부는 서로 평행하게 배치될 수 있다. 예를 들어, 도시된 바와 같이, n-1번째 화소 행의 제2 스캔 신호(S2(n-1))를 공급하는 제1 스캔 라인(134), n번째 화소 행의 제2 스캔 신호(S2(n))를 공급하는 제2 스캔 라인(135), n번째 화소 행의 발광신호를 공급하는 발광신호 라인(136, 137), 및 n번째 화소 행의 제1 스캔 신호(S1(n))를 공급하는 제1 스캔 라인(138)은 평행하게 배치될 수 있다.
실시예에서, 발광신호 라인(136, 137)은 복수일 수 있다. 이러한 경우 제1 발광신호 라인(136)은 제6 TFT(T6)와 연결되고 제2 발광신호 라인(137)은 제4 TFT(T4)와 연결될 수 있다. 도 13에서는 제1 발광신호 라인(136)과 제2 발광신호 라인(137)이 각각 분리되어 표시되었으나 실시예에 따라 제1 발광신호 라인(136)과 제2 발광신호 라인(137)의 적어도 일부는 연결될 수 있다.
실시예에서, 화소 회로의 발광신호 라인과 스캔 라인은 TFT(예를 들면, 제1 TFT(T1) 내지 제6 TFT(T6), 구동 TFT(DT))의 게이트 전극과 동일하거나 유사한 물질로 구성될 수 있다. 이러한 경우 발광신호 라인과 스캔 라인의 적어도 일부는 TFT의 게이트 전극의 적어도 일부와 동일한 층에 배치될 수 있다. 이와 관련된 예는 도 14를 참고할 수 있다.
실시예에서, 화소 회로에는 TFT의 액티브층(139)이 배치될 수 있다. 액티브층(139)의 적어도 일부는 복수의 TFT의 액티브층을 형성할 수 있다. 예를 들어 액티브층(139)의 일부는 제4 TFT(T4)와 제3 TFT(T3)의 액티브층을 연결하여 구성할 수 있다. 액티브층(139)의 다른 일부, 예를 들면, 제4 TFT(T4)와 제3 TFT(T3)의 액티브층과 분리된 다른 일부는 제2 TFT(T2)와 제5 TFT(T5)의 액티브층을 형성할 수 있다. 다만, 이는 예시일 뿐 설계 형태에 따라 액티브층(139)의 배치는 변경될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
도 14는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 단면을 나타낸다. 예를 들면, 도 14는 본 명세서의 실시예에 따른 표시 장치에서 액티브층(active layer)(141), 게이트층(gate layer)(142), 소스/드레인층(source/drain layer)(143)의 배치를 설명하기 위한 도면이다.
도 14에서 나타나는 단면은 본 명세서의 다양한 실시예에 전반적으로 적용가능하다. 예를 들어 도 6의 실시예와 도 13의 실시예에 따른 화소 회로 각각의 액티브층(141), 게이트층(142) 및 소스/드레인층(143)은 도 14와 같이 배치될 수 있다.
도 14를 참조하면, 제1 기판(1401) 상에 제1 버퍼층(1402)이 배치될 수 있다. 제1 기판(1401)은 유리 또는 플라스틱 기판일 수 있다. 제1 기판(1401)이 플라스틱 기판인 경우, 제1 기판(1401)은 폴리이미드 계열 또는 폴리 카보네이트 계열 물질이 사용되어 가요성(flexibility)을 가질 수 있다.
실시예에서, 제1 기판(1401)은 적어도 일부가 곡면 형상을 가지는 플렉서블 기판을 포함할 수 있다. 이러한 경우 본 명세서의 실시예에 따른 화소 회로는 제1 기반(1401)의 적어도 일부 위에 배치될 수 있다.
제1 버퍼층(1402)은 절연 재료로 형성되고 하나 이상의 절연층으로 형성될 수 있다. 예를 들어, 제1 버퍼층(1402)은 하나 이상의 무기 절연재료로 형성될 수 있다. 제1 버퍼층(1402)이 하나 이상의 절연층으로 형성되는 경우 멀티 버퍼층일될 수 있으며, 용어에 한정되는 것은 아니다. 제1 버퍼층(1402) 상에는 금속층(1403)과 금속층(1403)을 덮도록 제2 버퍼층(1404)이 형성될 수 있다. 제2 버퍼층(1404)은 무기 절연재료로 형성되고, 하나 이상의 절연층으로 이루어질 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
금속층(1403)은 포토리소그래피(Photolithography) 공정으로 패터닝될 수 있다. 금속층(1403)은 광쉴드 패턴을 포함할 수 있다. 광쉴드 패턴은 TFT의 액티브층에 빛이 조사되지 않도록 외부 광을 차단하여 픽셀 영역에 형성된 TFT의 광전류(photo current)를 방지할 수 있다. 광쉴드 패턴이 센싱 영역에서 제거되어야 할 금속층(예를 들면, 캐소드)에 비하여 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 금속으로 형성되면, 광쉴드 패턴은 레이저 어블레이션 공정에서 레이저 빔(LB)을 차단하는 차폐층의 역할을 겸할 수 있다.
제2 버퍼층(1404) 상에는 게이트 절연층(1405)과 액티브층(141)(예를 들면, 도 6의 액티브층(615), 도 13의 액티브층(139))이 배치될 수 있다. 게이트 절연층(1405)은 무기 절연재료로 이루어질 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
게이트층(142)은 게이트 절연층(1405) 상에 형성될 수 있다. 게이트층(142)은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 게이트층(142)은 게이트 라인, 복수 TFT(T1~T6, DT) 각각의 게이트 전극, 스토리지 커패시터의 하부 전극, 및 금속층(1403)과 다른 금속층, 예를 들어 소스/드레인층(143)의 패턴을 연결하는 패턴, 예를 들면, 점퍼 패턴 등으로 사용될 수 있다.
실시예에서, 게이트층(142)은 스캔 라인과 발광신호 라인을 형성할 수 있다. 예를 들어, 게이트층(142)은 제1 스캔 신호 또는 제2 스캔 신호(예를 들면, S1(n), S1(n-1), S2(n), S2(n-1))를 공급하는 스캔 라인, 및 발광 신호(예를 들면 EM(n-1), EM(n))를 공급하는 발광신호 라인을 형성할 수 있다.
액티브층(141)은 제2 버퍼층(1404) 상에 반도체 물질로 형성되고 포토-리소그래피 공정에 의해 패터닝될 수 있다. 액티브층(141)은 픽셀 회로의 TFT들과 게이트 구동부의 TFT 각각의 액티브 패턴을 포함할 수 있다. 액티브층(141)은 이온 도핑에 의해 일 부분이 금속화될 수 있다. 금속화된 부분은 픽셀 회로의 일부 노드에서 금속층들을 연결하는 점퍼 패턴(jumper pattern)으로 이용되어 픽셀 회로의 구성 요소들을 연결할 수 있다.
실시예에서, 액티브층(141)은 폴리 실리콘(poly silicon)으로 구성될 수 있으며, 이 경우 소정의 영역이 불순물로 도핑될 수도 있다. 액티브층(141)은 아몰포스 실리콘(a-Si)으로 만들어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질로 만들어질 수도 있다. 액티브층(141)이 폴리 실리콘으로 형성될 경우 아몰포스 실리콘을 형성하고 이를 결정화시켜 폴리 실리콘으로 변화시키는데, 이러한 결정화 방법으로는 LTA(Lapid Thermal Annealing), MILC(Metal Induced Lateral Crystallization) 또는 SLS (Sequential Lateral Solidification) 등 다양한 방법이 적용될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 실시예에 따라, 액티브층(141)은 산화물(oxide)로 구성될 수도 있다.
게이트 절연층(1405), 및 게이트층(142)의 위 또는 주변에는 절연층(1406)이 배치될 수 있다. 실시예에서, 게이트 절연층(1405)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 게이트 전극(104)은 다양한 도전성 물질, 예컨대, Mg, Al, Ni, Cr, Mo, W, MoW, Au, 또는 이들의 합금 등으로 형성될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 게이트 절연층(1405) 상에는 게이트층(142)을 덮는 층간 절연층(1406)이 배치될 수 있다. 층간 절연층(1406)에는 추가 금속층(1407)이 배치될 수 있다. 예를 들어 층간 절연층(1406)의 내부에, 또는 층간 절연층(1406)이 복수의 절연층을 포함하는 경우 일부 절연층 상에, 추가 금속층(1407)이 배치될 수 있다. 추가 금속층(1407)은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 추가 금속층(1407)은 스토리지 커패시터(예Y 들면, 도 3의 커패시터(Cst))의 상부 전극과 같은 금속 패턴들을 포함할 수 있다.
층간 절연층(1406) 상에 소스/드레인층(143)이 배치될 수 있다. 소스/드레인층(143)은 제2 버퍼층(1404), 층간 절연층(1406), 게이트 절연층(1405)의 적어도 일부를 관통하도록 형성될 수 있다. 예를 들어, 소스/드레인층(143)은 제2 버퍼층(1404), 게이트 절연층(1405) 및 층간 절연층(1406)의 적어도 일부를 관통하는 컨택홀을 경유하도록 배치될 수 있다. 이러한 경우 소스/드레인층(143)은 제2 버퍼층(1404), 절연층(1406) 또는 게이트 절연층(1405) 하부에 배치된 다른 층, 예를 들어 게이트층(142)의 적어도 일부와 연결될 수 있다.
실시예에서, 소스/드레인층(143)은 데이터 전압(Vdata)을 공급하는 데이터 라인, 기준 전압(Vref)을 공급하는 기준 전압 공급 라인, 및 고전위 전압을 공급하는 제1 전압 공급 라인을 형성할 수 있다.
소스/드레인층(143) 상에는 소스/드레인층(143)을 덮는 평탄화층(1408)이 배치될 수 있다. 평탄화층(1408) 상에는 뱅크층(1409) 및 애노드 전극(1410)이 배치될 수 있다. 평탄화층(1408)은 표면을 평탄하게 하는 유기 절연재료를 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 실시예에 따라, 평탄화층(1408)은 복수의 평탄화층을 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
실시예에서 뱅크층(1409)은 뱅크 및/또는 스페이서를 포함할 수 있다. 애노드 전극(1410)은 발광 소자(예를 들면, 도 3의 발광 소자(OLED))를 구성하는 전극일 수 있다. 애노드 전극(1410)의 적어도 일부는 뱅크층(1409)의 하단에 배치될 수 있다. 애노드 전극과 뱅크층(1409)의 적어도 일부는 평탄화층(1408), 층간 절연층(1406) 및 게이트 절연층(1405) 중 적어도 일부를 관통하는 컨택홀(도면부호)을 경유하도록 배치될 수 있다.
애노드 전극(1410) 상에는 발광층과 캐소드 전극이 배치될 수 있다. 발광 소자는 애노드 전극(1410), 발광층, 및 캐소드 전극을 통칭할 수 있으나 실시예에 따라 일부 구성을 더 포함하거나 덜 포함하도록 지칭될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
본 명세서의 실시예에 따른 화소 회로의, 게이트층, 액티브층, 소스/드레인층은 도 14에 도시된 바와 같이 배치될 수 있다. 다만, 이에 제한되는 것은 아니고 실시 양태에 따라 일부 배치 관계가 변경될 수도 있다.
도 15는 본 명세서의 실시예에 따른 표시 장치에 포함되는 게이트 구동회로의 일 예를 설명하기 위한 도면이다. 예를 들면, 도 15는 게이트 구동회로가 대칭으로 배치되는 경우를 설명하기 위한 도면이다.
도 15를 참조하면, 표시패널(예를 들면, 도 1의 표시패널(10))에 형성된 액티브 영역(AA)의 적어도 일측에는 게이트 구동회로가 형성될 수 있다. 게이트 구동회로는 액티브 영역(AA)과 연결되어, 액티브 영역(AA)으로 표시 패널의 구동을 위한 신호를 제공할 수 있다.
실시예에 따르면, 게이트 구동회로는 2개를 포함하여 액티브 영역(AA)의 일측과 다른 일측에 각각 배치될 수 있다. 예를 들어 게이트 구동회로 중 제1 영역(1501)은 액티브 영역(AA)의 좌측에 배치되고, 제2 영역(1502)은 액티브 영역(AA)의 우측에 배치될 수 있다. 다른 실시예로, 만약 액티브 영역이 원형(또는 타원형, 다각형, 비정형의 형상)으로 형성되는 경우 제1 영역(1501)은 액티브 영역(AA)의 가장자리 중 적어도 일부에 인접하도록 배치되고, 제2 영역(1502)은 액티브 영역(AA)의 가장자리 중 다른 적어도 일부에 인접하도록 배치될 수 있다.
실시예에서, 2개를 포함하는 게이트 구동회로의 제1 영역(1501)과 제2 영역(1502)은 대칭될 수 있다.
예를 들면, 게이트 구동회로의 제1 영역(1501)과 제2 영역(1502) 각각은 각 화소 행을 구동하는 발광 신호 스테이지(EM), 제1 스캔 신호 스테이지(S1) 및 제2 스캔 신호 스테이지(S2)를 포함할 수 있다. 발광 신호 스테이지(EM)는 화소 회로로 발광 신호(예를 들면 EM(n))를 제공할 수 있다. 제1 스캔 신호 스테이지(S1)는 화소 회로로 제1 스캔 신호(예를 들면, S1(n), S1(n-1))를 제공할 수 있다. 제2 스캔 신호 스테이지(S2)는 화소 회로로 제2 스캔 신호(예를 들면, S2(n), S2(n-1))를 제공할 수 있다.
각 스테이지는 제1 영역(1501)과 제2 영역(1502)이 액티브 영역(AA)을 사이에 두고 대칭되도록 배치될 수 있다. 이러한 경우, 게이트 구동회로는 제1 영역(5201)과 제2 영역(1502) 각각에서 하나의 화소 회로에 동시에 화소 구동을 위한 신호를 제공할 수 있다. 이러한 신호 제공 방식은 신호 전달에 소요되는 시간을 효과적으로 줄여 화소 구동이 신속하게 이루어지도록 할 수 있다.
실시예에서, 게이트 구동회로의 제1 영역(1501)과 제2 영역(1502) 각각의 너비(또는 폭)은 350μm 이상 450 μm 이하로 형성될 수 있다. 다만, 이는 예시일 뿐 본 명세서의 실시예가 제한되는 것은 아니다.
실시예에 따라 제1 영역(1501)은 제1 게이트 구동회로일 수 있고, 제2 영역(1502)는 제2 게이트 구동회로일 수 있으나, 이러한 용어에 본 명세서의 실시예가 제한되지는 않는다. 또한, 게이트 구동회로의 각 영역에는 실시예에 따라 도면에 도시되지 않은 다른 구성요소가 더 포함될 수 있다. 예를 들어 화소 회로에 제3 스캔 신호가 제공되는 경우 제3 스캔 신호를 제공하는 제3 스캔 신호 스테이지가 더 포함될 수 있고, 제3 스캔 신호 스테이지는 제1 영역(1501)과 제2 영역(1502)에 각각 대칭되도록 배치될 수 있다.
도 16은 본 명세서의 실시예에 따른 표시 장치에 포함되는 게이트 구동회로의 다른 예를 설명하기 위한 도면이다. 예를 들면, 도 16은 게이트 구동회로가 비대칭으로 배치되는 경우를 설명하기 위한 도면이다. 이하에서는 도 15와 실질적으로 중복되는 내용은 생략하거나 간략히 할 수 있다.
도 16을 참고하면, 게이트 구동회로는 제1 영역(1601)과 제2 영역(1602)으로 구분되어 액티브 영역(AA)의 적어도 두 측 (또는 양측)에 배치될 수 있다. 예를 들어 제1 영역(1601)은 액티브 영역(AA)의 좌측에 배치되고, 제2 영역(1602)은 액티브 영역(AA)의 우측에 배치될 수 있다. 다른 실시예로, 액티브 영역이 원형(또는 타원형, 다각형, 비정형의 형상)으로 형성되는 경우 제1 영역(1601)은 액티브 영역(AA)의 가장자리 중 적어도 일부에 인접하도록 배치되고, 제2 영역(1602)은 액티브 영역(AA)의 가장자리 중 다른 적어도 일부에 인접하도록 배치될 수 있다.
실시예에서, 2개를 포함하는 게이트 구동회로의 제1 영역(1601)과 제2 영역(1602)은 서로 다른 구성을 포함할 수 있다. 예를 들어, 도시된 바와 같이 제1 영역(1601)은 제1 스캔 신호 스테이지(S1)를 포함하고, 제2 영역(1602)은 발광 신호 스테이지(EM) 및 제2 스캔 신호 스테이지(S2)를 포함할 수 있다. 다른 예를 들면, 제1 영역(1601)은 제2 스캔 신호 스테이지(S2)를 포함하고, 제2 영역(1302)은 발광 신호 스테이지(EM) 및 제1 스캔 신호 스테이지(S1)를 포함할 수 있다.
실시예에 따라, 게이트 구동회로는 화소 회로로 특정 신호를 제공하기 위한 구성(이하, 특정 신호 스테이지)을 더 포함할 수 있다. 이러한 경우 특정 신호 스테이지는 제1 영역(1601) 및 제2 영역(1602) 중 적어도 하나에 포함되도록 구현될 수 있다. 예를 들어 특정 신호 스테이지는 제1 영역(1601)에 포함되도록 구현될 수 있다. 다른 예를 들면 특정 신호 스테이지는 2개로 구분되어 제1 영역(1601)과 제2 영역(1602) 각각에 포함되도록 구현될 수 있다. 이러한 경우 제1 영역(1601)과 제2 영역(1602) 각각에 포함되는 특정 신호 스테이지는 대칭될 수 있다.
본 명세서의 실시예에 따른 화소 회로 및 화소 회로를 포함하는 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 화소 회로는, 제1 노드와 제2 노드 사이에 연결된 커패시터(예를 들면, 도 3의 커패시터(Cst)), 제1 노드와 연결되고 제1 스캔 신호가 인가되는 제1 트랜지스터, 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터(예를 들면, 도 3의 구동 TFT(DT), 제2 노드와 제4 노드 사이에 연결되고 이전(n-1) 화소 행의 제2 스캔 신호가 인가되는 제2 트랜지스터, 제4 노드에 연결되고 제1 스캔 신호가 인가되는 제3 트랜지스터, 및 구동 트랜지스터와 연결되고 제5 노드에서 제3 트랜지스터와 연결된 발광 소자(예를 들면, 도 3의 발광 소자(OLED))를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 트랜지스터는 n-1(n은 자연수)번째 제1 스캔신호를 공급하는 제1 스캔 라인과 연결될 수 있다. n-1번째 제1 스캔 라인은 이전 화소 행의 화소 회로에 포함되는 제7 트랜지스터와 더 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 노드와 제5 노드 사이에 연결되는 제4 트랜지스터, 및 제2 노드와 제3 노드 사이에 연결되고 제2 스캔 신호가 인가되는 제5 트랜지스터를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제4 트랜지스터에는 이전 화소 행의 발광 신호가 인가되고, 제5 트랜지스터에는 제2 스캔 신호가 인가될 수 있다. 발광 소자의 일측은 제3 트랜지스터 및 제4 트랜지스터가 연결되고, 발광 소자의 타측은 제2 전압 공급 라인과 연결될 수 있다. 제1 전압 공급 라인을 통해 공급되는 제1 전압(예를 들면, 도 3의 제1 전압(Vdd))은 제2 전압 공급 라인을 통해 공급되는 제2 전압(예를 들면, 도 3의 제2 전압(Vss))보다 높은 전압을 포함할 수 있다. 제2 전압은 그라운드 전압을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제5 트랜지스터와 제2 트랜지스터 중 적어도 하나는 2 개의 게이트를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 화소 회로가 구동되는 구간은 초기화(initial) 구간, 샘플링(sampling) 구간, 및 발광(emission) 구간을 포함하고, 초기화 구간에서 기준 전압은 제2 트랜지스터를 통해 제2 노드로 인가될 수 있다. 제1 노드와 연결되고 발광 신호가 인가되는 제6 트랜지스터를 더 포함할 수 있다. 초기화 구간에서 기준 전압은, 제6 트랜지스터를 통해 제1 노드로 인가되고 제3 트랜지스터를 통해 제5 노드로 인가될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 트랜지스터는 이전 화소 행의 제1 스캔 신호를 공급하는 n-1(n은 자연수)번째 제1 스캔 라인과 연결되고, n-1번째 제1 스캔 라인은 이전 화소 행의 화소 회로에 포함되는 제7 트랜지스터와 더 연결될 수 있다. 제7 트랜지스터는 이전 화소 행에 배치되는 화소 회로에서 커패시터에 대응하도록 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 트랜지스터와 제3 트랜지스터는 화소 회로의 행 배치 순서에 대응하는 제1 스캔 신호를 공급하는 n(n은 자연수)번째 제1 스캔 라인과 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 및 구동 트랜지스터 중 적어도 하나는 산화물 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 제1 노드와 제2 노드 사이에 연결된 커패시터, 제1 노드와 연결되고 제1 스캔 신호가 인가되는 제1 트랜지스터, 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터, 제2 노드와 제4 노드 사이에 연결되고 이전 화소 행의 제2 스캔 신호가 인가되는 제2 트랜지스터, 제4 노드에 연결되고 제1 스캔 신호가 인가되는 제3 트랜지스터, 및 구동 트랜지스터와 연결되고 제5 노드에서 제3 트랜지스터와 연결된 발광 소자를 포함하는 화소 회로를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 트랜지스터는 n-1(n은 자연수)번째 제1 스캔신호를 공급하는 제1 스캔 라인과 연결될 수 있다. n-1번째 제1 스캔 라인은 이전 화소 행의 화소 회로에 포함되는 제7 트랜지스터와 더 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 화소 회로가 구동되는 구간은 초기화(initial) 구간, 샘플링(sampling) 구간, 및 발광(emission) 구간을 포함하고, 초기화 구간에서 기준 전압은 제2 트랜지스터를 통해 제2 노드로 인가될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 트랜지스터는 이전 화소 행의 제1 스캔 신호를 공급하는 n-1(n은 자연수)번째 제1 스캔 라인과 연결되고, n-1번째 제1 스캔 라인은 이전 화소 행의 화소 회로에 포함되는 제7 트랜지스터와 더 연결될 수 있다. 제7 트랜지스터는 이전 화소 행에 배치되는 화소 회로에서 커패시터에 대응하도록 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 트랜지스터와 제3 트랜지스터는 화소 회로의 행 배치 순서에 대응하는 제1 스캔 신호를 공급하는 n(n은 자연수)번째 제1 스캔 라인과 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 적어도 일부가 곡면 형상을 가지는 플렉서블 기판, 제1 트랜지스터에 인가되는 제1 스캔 신호, 이전 화소 행의 제2 스캔 신호, 이전 화소 행의 제1 스캔 신호를 공급하는 제1 구동회로, 및 제1 전압 공급 라인을 통해 구동 트랜지스터로 제1 전압을 공급하는 제2 구동회로를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 11: 타이밍 콘트롤러
12: 데이터 구동회로 13: 게이트 구동회로
14: 데이터 라인들 15: 게이트 라인들
30: 화소 회로 31: 고전위 전압 공급 라인
32: 저전위 전압 공급 라인 33: 기준 전압 공급 라인
34: 데이터 라인

Claims (21)

  1. 제1 노드와 제2 노드 사이에 연결된 커패시터;
    데이터 라인과 상기 제1 노드 사이에 연결되고 제1 스캔 신호가 인가되는 제1 트랜지스터;
    상기 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 연결되고 이전 화소 행의 제2 스캔 신호가 인가되는 제2 트랜지스터;
    상기 제4 노드에 연결되고 제1 스캔 신호가 인가되는 제3 트랜지스터; 및
    상기 구동 트랜지스터와 연결되고 제5 노드에서 상기 제3 트랜지스터와 연결된 발광 소자를 포함하는, 화소 회로.
  2. 제1항에 있어서,
    상기 제3 트랜지스터는 n-1(n은 자연수)번째 제1 스캔신호를 공급하는 제1 스캔 라인과 연결되는, 화소 회로.
  3. 제2항에 있어서,
    상기 n-1번째 제1 스캔 라인은 상기 이전 화소 행의 화소 회로에 포함되는 제7 트랜지스터와 더 연결되는, 화소 회로.
  4. 제1항에 있어서,
    상기 제3 노드와 상기 제5 노드 사이에 연결되는 제4 트랜지스터; 및
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 제2 스캔 신호가 인가되는 제5 트랜지스터를 더 포함하는, 화소 회로.
  5. 제4항에 있어서,
    상기 제4 트랜지스터에는 이전 화소 행의 발광 신호가 인가되는, 화소 회로.
  6. 제5항에 있어서,
    상기 발광 소자의 일측은 상기 제3 트랜지스터 및 상기 제4 트랜지스터와 연결되고, 상기 발광 소자의 타측은 제2 전압 공급 라인과 연결되는, 화소 회로.
  7. 제6항에 있어서,
    상기 제1 전압 공급 라인을 통해 공급되는 제1 전압은 상기 제2 전압 공급 라인을 통해 공급되는 제2 전압보다 높은 전압을 포함하는, 화소 회로.
  8. 제7항에 있어서,
    상기 제2 전압은 그라운드 전압을 포함하는, 화소 회로.
  9. 제4항에 있어서,
    상기 제5 트랜지스터와 상기 제2 트랜지스터 중 적어도 하나 이상은 2개의 게이트를 포함하는, 화소 회로.
  10. 제1항에 있어서,
    상기 화소 회로는는 초기화 구간, 샘플링 구간, 및 발광 구간을 포함하도록 동작하고,
    상기 초기화 구간에서 기준 전압은 상기 제2 트랜지스터를 통해 상기 제2 노드로 인가되는, 화소 회로.
  11. 제10항에 있어서,
    상기 제1 노드와 연결되고 발광 신호가 인가되는 제6 트랜지스터를 더 포함하는, 화소 회로.
  12. 제11항에 있어서,
    상기 초기화 구간에서 상기 기준 전압은, 상기 제6 트랜지스터를 통해 상기 제1 노드로 인가되고 상기 제3 트랜지스터를 통해 상기 제5 노드로 인가되는, 화소 회로.
  13. 제3항에 있어서,
    상기 제7 트랜지스터는 상기 이전 화소 행에 배치되는 화소 회로에서 상기 제1 트랜지스터에 대응하도록 배치된, 화소 회로.
  14. 제1항에 있어서,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 n(n은 자연수)번째 제1 스캔신호를 공급하는 제1 스캔 라인과 연결되는, 화소 회로.
  15. 제1항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 구동 트랜지스터 중 적어도 하나 이상은 산화물 트랜지스터를 포함하는, 화소 회로.
  16. 제1 노드와 제2 노드 사이에 연결된 커패시터;
    데이터 라인과 상기 제1 노드와 연결되고 제1 스캔 신호가 인가되는 제1 트랜지스터;
    상기 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 연결되고 이전 화소 행의 제2 스캔 신호가 인가되는 제2 트랜지스터;
    상기 제4 노드에 연결되고 제1 스캔 신호가 인가되는 제3 트랜지스터; 및
    상기 구동 트랜지스터와 연결되고 제5 노드에서 상기 제3 트랜지스터와 연결된 발광 소자를 포함하는 화소 회로를 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 제3 트랜지스터는 n-1(n은 자연수)번째 제1 스캔신호를 공급하는 제1 스캔 라인과 연결되는, 표시 장치.
  18. 제17항에 있어서,
    상기 n-1번째 제1 스캔 라인은 상기 이전 화소 행의 화소 회로에 포함되는 제7 트랜지스터와 더 연결되는, 표시 장치.
  19. 제16항에 있어서,
    상기 화소 회로는는 초기화 구간, 샘플링 구간, 및 발광 구간을 포함하도록 동작하고,
    상기 초기화 구간에서 기준 전압은 상기 제2 트랜지스터를 통해 상기 제2 노드로 인가되는, 표시 장치.
  20. 제16항에 있어서,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 n(n은 자연수)번째 제1 스캔 신호를 인가하는 제1 스캔 라인과 연결되는, 표시 장치.
  21. 제16항에 있어서,
    적어도 일부가 곡면 형상을 가지는 플렉서블 기판;
    상기 제1 트랜지스터에 인가되는 제1 스캔 신호, 상기 이전 화소 행의 제2 스캔 신호, 상기 이전 화소 행의 제1 스캔 신호를 공급하는 제1 구동회로; 및
    상기 제1 전압 공급 라인을 통해 상기 구동 트랜지스터로 제1 전압을 공급하는 제2 구동회로를 더 포함하는, 표시 장치.
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