KR20210073677A - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

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light emitting
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안문정
이동언
유철종
강혜림
김동균
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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 배치된 방향인 제1 방향으로 측정된 길이는 상기 제1 방향에 수직한 제2 방향으로 측정된 폭보다 짧다.

Description

발광 소자 및 이를 포함하는 표시 장치{Light emitting element and display device comprising the same}
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 높이보다 폭이 더 큰 발광 소자 및 이를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 수직으로 대향하는 전극들 사이에 배치된 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 배치된 방향인 제1 방향으로 측정된 길이는 상기 제1 방향에 수직한 제2 방향으로 측정된 폭보다 짧다.
상기 발광 소자는 종횡비가 0.1 내지 1.0 사이의 값을 가질 수 있다.
상기 발광 소자는 적어도 상기 활성층의 외면을 둘러싸도록 배치된 절연막을 더 포함할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 어느 하나의 일 면 상에 배치된 전극층을 더 포함할 수 있다.
상기 절연막은 상기 전극층의 외면을 둘러싸되, 상기 전극층의 외면 중 적어도 일부가 노출되도록 배치될 수 있다.
상기 제1 반도체층은 본체부 및 상기 본체부보다 상기 제2 방향으로 측정된 폭이 넓은 확장부를 포함하고, 상기 활성층은 상기 본체부 상에 배치될 수 있다.
상기 절연막은 상기 본체부의 외면을 둘러싸되, 상기 확장부의 상면이 노출되도록 배치될 수 있다.
상기 제1 반도체층의 상기 제2 방향으로 측정된 폭이 상기 제2 반도체층의 상기 제2 방향으로 측정된 폭보다 넓도록 측면이 경사진 형상을 가질 수 있다.
상기 제1 반도체층과 상기 활성층 사이에 배치된 제3 반도체층, 상기 활성층과 상기 제2 반도체층 사이에 배치된 제4 반도체층 및 상기 제4 반도체층과 상기 제2 반도체층 사이에 배치된 제5 반도체층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되어 일 단부는 상기 제1 전극과 전기적으로 연결되고 타 단부는 상기 제2 전극과 전기적으로 연결된 발광 소자 및 상기 발광 소자의 외면을 둘러싸며 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 절연층을 포함하고, 상기 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 배치된 방향인 제1 방향으로 측정된 길이는 상기 제1 방향에 수직한 제2 방향으로 측정된 폭보다 짧다.
상기 발광 소자는 상기 일 단부는 상기 제1 전극과 직접 접촉하고, 상기 타 단부는 상기 제2 전극과 직접 접촉할 수 있다.
상기 발광 소자의 타 단부는 적어도 일부 영역이 상기 제1 절연층 상면에서 돌출되고, 상기 제2 전극은 상기 돌출된 타 단부를 덮도록 배치되될 수 있다.
상기 제2 전극의 상기 제2 방향으로 측정된 폭은 상기 제1 전극의 상기 제2 방향으로 측정된 폭보다 클 수 있다.
상기 제2 전극의 상기 제2 방향으로 측정된 폭은 상기 발광 소자의 상기 제2 방향으로 측정된 폭보다 작을 수 있다.
상기 제1 전극 상에 배치된 제1 접촉 전극 및 상기 제1 절연층과 상기 제2 전극 사이에 배치된 제2 접촉 전극을 더 포함하고, 상기 발광 소자는 상기 일 단부는 상기 제1 접촉 전극과 직접 접촉하고, 상기 타 단부는 상기 제2 접촉 전극과 직접 접촉할 수 있다.
상기 제1 전극은 제1 전극 기저층 및 상기 제1 전극 기저층 상에 배치된 제1 전극 상부층을 포함하고, 상기 제1 전극 기저층은 상기 발광 소자에서 방출된 광을 반사시킬 수 있다.
상기 발광 소자는 상기 제1 반도체층이 상기 제1 전극과 전기적으로 연결된 제1 타입 발광 소자 및 상기 제1 반도체층이 상기 제2 전극과 전기적으로 연결된 제2 타입 발광 소자를 포함할 수 있다.
상기 제1 절연층 및 상기 제2 전극을 덮도록 배치된 제2 절연층을 더 포함할 수 있다.
상기 제1 절연층 및 상기 제2 절연층 중 적어도 어느 하나는 산란체를 더 포함할 수 있다.
상기 제1 전극은 상면 일부가 함몰된 홈부를 포함하고, 상기 발광 소자는 상기 홈부에 배치될 수 있다.
상기 발광 소자의 상기 제1 반도체층은 상기 활성층이 배치되는 본체부 및 상기 본체부보다 상기 제2 방향으로 측정된 폭이 넓은 확장부를 포함하고, 상기 확장부의 폭은 상기 홈부의 폭보다 작을 수 있다.
상기 발광 소자의 상기 확장부 일측 및 상기 제1 전극과 접촉하는 제3 접촉 전극 및 상기 확장부 타측 및 상기 제1 전극과 접촉하는 제4 접촉 전극을 더 포함할 수 있다.
상기 제1 전극 상에 배치되고 상기 제1 전극의 상면 일부를 노출하는 개구부를 포함하는 제3 절연층을 더 포함하고, 상기 발광 소자는 상기 개구부 내에 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 복수의 화소를 포함하는 제1 기판, 상기 제1 기판 상에 배치되고, 상기 화소 내에 배치된 제1 전극, 적어도 일부 영역이 상기 제1 전극과 중첩하도록 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 일 단부는 상기 제1 전극과 전기적으로 연결되고 타 단부는 상기 제2 전극과 전기적으로 연결된 발광 소자를 포함하고, 상기 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 발광 소자의 폭은 상기 제1 전극과 상기 제2 전극 사이의 간격보다 크다.
상기 화소는 제1 화소 및 제2 화소를 포함하고, 상기 제1 전극은 상기 제1 화소에 배치되며, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 발광 소자를 포함할 수 있다.
상기 제2 전극은 상기 제1 화소에 배치되고, 일 방향으로 측정된 폭이 상기 제1 전극의 상기 일 방향으로 측정된 폭보다 클 수 있다.
상기 제2 화소의 상기 제1 기판 상에 배치된 제3 전극을 더 포함하고, 상기 제2 전극은 적어도 일부 영역이 상기 제2 화소에 배치된 상기 제3 전극과 중첩하도록 배치되고, 상기 발광 소자는 상기 제2 전극과 상기 제3 전극 사이에 배치된 제2 발광 소자를 더 포함할 수 있다.
상기 제1 기판 상에 배치되고, 상기 제1 화소 및 상기 제2 화소를 각각 둘러싸도록 배치된 뱅크층을 더 포함할 수 있다.
상기 제1 전극은 상면 일부가 함몰되어 일 방향으로 연장된 홈부를 포함하고, 상기 발광 소자는 상기 홈부에 배치되어 상기 일 방향으로 배열될 수 있다.
상기 제2 전극은 상기 일 방향으로 연장되어 상기 제1 전극의 상기 홈부와 중첩하도록 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 복수의 반도체층들이 적층된 방향인 높이보다 큰 폭을 가질 수 있다. 발광 소자는 넓은 면적의 활성층을 포함할 수 있고 발광 효율이 향상될 수 있다.
또한, 일 실시예에 따른 표시 장치는 상기 발광 소자와, 발광 소자의 높이 방향으로 이격된 전극들을 포함할 수 있다. 넓은 폭을 갖는 발광 소자는 각 전극들과 넓은 면적에서 접촉할 수 있다. 또한, 발광 소자는 광이 방출되는 양 단부가 전극 및 발광 소자가 배치된 기판의 상부 방향을 향하도록 배치될 수 있고, 발광 소자의 활성층에서 생성된 광들은 기판의 상부 방향을 향해 직접 방출될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자를 나타내는 개략도이다.
도 5는 일 실시예에 따른 발광 소자의 단면도이다.
도 6 내지 도 9는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 10 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 13은 다른 실시예에 따른 발광 소자의 단면도이다.
도 14는 도 13의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 15는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 16은 다른 실시예에 따른 발광 소자의 단면도이다.
도 17은 도 16의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 19는 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 20은 도 19의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 21은 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 22는 도 21의 표시 장치의 일부분을 나타내는 단면도이다.
도 23은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 24 및 도 25는 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도들이다.
도 26 및 도 27은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도들이다.
도 28은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 29는 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 30은 다른 실시예에 따른 발광 소자의 단면도이다.
도 31은 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 32는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 33은 또 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 34는 도 33의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도 35는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 36은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 37 및 도 38은 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도들이다.
도 39 및 도 40은 또 다른 실시예에 따른 발광 소자의 단면도들이다.
도 41 및 도 42는 도 39의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 43은 또 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 44는 도 43의 Ⅵ-Ⅵ'선을 따라 자른 단면도이다.
도 45는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 46은 또 다른 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 47은 도 46의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다.
도 48은 도 46의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다. 도 3은 도 2의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 화소(PXA, PXB)들을 포함하고, 복수의 화소(PXA, PXB)들 각각은 복수의 서브 화소(PXn)를 포함할 수 있다. 예를 들어, 제1 화소(PXA)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함하고, 제2 화소(PXB)는 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)를 포함할 수 있다. 일 예로, 제1 서브 화소(PX1)와 제4 서브 화소(PX4)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)와 제5 서브 화소(PX5)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)와 제6 서브 화소(PX6)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 각 화소(PXA, PXB)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PXA, PXB)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 또한, 제4 서브 화소(PX4)는 제4 발광 영역(EMA4)을, 제5 서브 화소(PX5)는 제5 발광 영역(EMA5)을, 제6 서브 화소(PX6)는 제6 발광 영역(EMA6)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)는 활성층(도 4의 '330')을 포함하고, 활성층(360)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(360)에서 방출된 광들은 발광 소자(300)의 양 단부 방향을 포함하여, 발광 소자(300)의 측면 방향으로도 방출될 수 있다. 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
일 실시예에 따른 표시 장치(10)는 회로 소자층(CEL)과 표시 소자층(EML)을 포함하고, 표시 소자층(EML)은 각 서브 화소(PXn)마다 배치된 제1 전극(210), 제2 전극(220) 및 발광 소자(300)를 포함할 수 있다. 발광 소자(300)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결되고, 이들로부터 전기 신호를 인가 받아 특정 파장대의 광을 방출할 수 있다.
도 2 및 도 3을 참조하면, 표시 장치(10)는 제1 기판(101) 및 제1 기판(101) 상에 배치되는 회로 소자층(CEL)과 표시 소자층(EML)을 포함할 수 있다. 제1 기판(101) 상에는 반도체층, 복수의 도전층, 및 복수의 절연층이 배치되고 이들은 각각 회로 소자층(CEL)과 표시 소자층(EML)을 구성할 수 있다. 복수의 도전층은 제1 평탄화층(109)의 하부에 배치되어 회로 소자층(CEL)을 구성하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층과, 제1 평탄화층(109) 상에 배치되어 표시 소자층(EML)을 구성하는 전극(210, 220)들을 포함할 수 있다. 복수의 절연층은 버퍼층(102), 제1 게이트 절연층(103), 제1 보호층(105), 제1 층간 절연층(107), 제2 층간 절연층(108), 제1 평탄화층(109) 및 제1 절연층(510) 등을 포함할 수 있다.
또한, 회로 소자층(CEL)은 발광 소자(300)를 구동하기 위한 회로 소자와 복수의 배선들로써, 구동 트랜지스터(DT), 스위칭 트랜지스터(ST), 제1 도전 패턴(CDP) 및 복수의 전압 배선(VL1, VL2)반도체층, 복수의 도전층, 및 복수의 절연층을 포함하고, 표시 소자층(EML)은 복수의 전극(210, 220) 및 복수의 발광 소자(300)를 포함할 수 있다.
구체적으로, 제1 기판(101)은 절연 기판일 수 있다. 제1 기판(101)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(101)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML1, BML2)은 제1 기판(101) 상에 배치될 수 있다. 차광층(BML1, BML2)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)과 제2 차광층(BML2)은 적어도 각각 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT) 및 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)과 중첩하도록 배치된다. 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(DT_ACT, ST_ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML1, BML2)은 생략될 수 있다. 도면에 도시되지 않았으나, 제1 차광층(BML1)은 후술하는 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결되고, 제2 차광층(BML2)은 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 전기적으로 연결될 수 있다.
버퍼층(102)은 차광층(BML1, BML2)을 포함하여 제1 기판(101) 상에 전면적으로 배치될 수 있다. 버퍼층(102)은 투습에 취약한 제1 기판(101)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(DT, ST)들을 보호하기 위해 제1 기판(101) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(102)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(102) 상에 배치된다. 반도체층은 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT)과 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(DT_G, ST_G)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 활성물질층(DT_ACT)은 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb) 및 제1 채널 영역(DT_ACTc)을 포함할 수 있다. 제1 채널 영역(DT_ACTc)은 제1 도핑 영역(DT_ACTa)과 제2 도핑 영역(DT_ACTb) 사이에 배치될 수 있다. 제2 활성물질층(ST_ACT)은 제3 도핑 영역(ST_ACTa), 제4 도핑 영역(ST_ACTb) 및 제2 채널 영역(ST_ACTc)을 포함할 수 있다. 제2 채널 영역(ST_ACTc)은 제3 도핑 영역(ST_ACTa)과 제4 도핑 영역(ST_ACTb) 사이에 배치될 수 있다. 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb), 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)은 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)의 일부 영역이 불순물로 도핑된 영역으로, 제1 활성물질층(DT_ACT)과 제2 활성물질층(ST_ACT)의 소스/드레인 영역일 수 있다.
예시적인 실시예에서, 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 활성물질층(DT_ACT)과 제2 활성물질층(ST_ACT)의 도핑 영역은 각각 도체화 영역일 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(103)은 반도체층 및 버퍼층(102)상에 배치된다. 제1 게이트 절연층(103)은 반도체층을 포함하여, 버퍼층(102) 상에 배치될 수 있다. 제1 게이트 절연층(103)은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(103)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(103) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 게이트 전극(DT_G)과 스위칭 트랜지스터(ST)의 제2 게이트 전극(ST_G)을 포함할 수 있다. 제1 게이트 전극(DT_G)은 제1 활성물질층(DT_ACT)의 적어도 일부 영역과 중첩하도록 배치되고, 제2 게이트 전극(ST_G)은 제2 활성물질층(ST_ACT)의 적어도 일부 영역과 중첩하도록 배치된다. 예를 들어, 제1 게이트 전극(DT_G)은 제1 활성물질층(DT_ACT)의 제1 채널 영역(DT_ACTc)과 두께 방향으로 중첩하도록 배치되고, 제2 게이트 전극(ST_G)은 제2 활성물질층(ST_ACT)의 제2 채널 영역(ST_ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(105)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(105)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(105)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 보호층(105) 상에 배치된다. 제2 게이트 도전층은 적어도 일부 영역이 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하도록 배치된 스토리지 커패시터의 제1 용량 전극(CE1)을 포함할 수 있다. 제1 용량 전극(CE1)은 제1 보호층(105)을 사이에 두고 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(107)은 제2 게이트 도전층 상에 배치된다. 제1 층간 절연층(107)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(107)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(107) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2), 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)을 포함할 수 있다.
구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2)은 제1 층간 절연층(107)과 제1 게이트 절연층(103)을 관통하는 컨택홀을 통해 제1 활성물질층(DT_ACT)의 제1 도핑 영역(DT_ACTa) 및 제2 도핑 영역(DT_ACTb)과 각각 접촉될 수 있다. 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)은 제1 층간 절연층(107)과 제1 게이트 절연층(103)을 관통하는 컨택홀을 통해 제2 활성물질층(ST_ACT)의 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)과 각각 접촉될 수 있다. 또한, 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)은 또 다른 컨택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다. 한편, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 소스 전극인 경우 다른 전극은 드레인 전극일 수 있다. 다만 이에 제한되지 않고, 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 드레인 전극인 경우 다른 전극은 소스 전극일 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(108)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(108)은 제1 데이터 도전층을 덮으며 제1 층간 절연층(107) 상에 전면적으로 배치되고, 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(108)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(108) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1) 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 구동 트랜지스터(DT)에 공급되는 고전위 전압(제1 전원 전압, VDD)이 인가될 수 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(108)에 형성된 컨택홀을 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(210)과도 접촉하며, 구동 트랜지스터(DT)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압(VDD)을 제1 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)을 포함할 수 있다.
한편, 도 3에서는 제2 전압 배선(VL2)이 후술하는 표시 소자층(EML)에 위치한 제1 절연층(510) 상에 배치된 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 제2 전압 배선(VL2)은 제2 데이터 도전층에 포함되어 제2 층간 절연층(108) 상에 배치될 수도 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(109)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(109)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(109) 상에는 표시 소자층(EML)으로써, 제1 전극(210), 발광 소자(300), 제1 절연층(510), 제2 전압 배선(VL2) 및 제2 전극(220)이 배치된다. 다만, 이에 제한되지 않고, 표시 소자층(EML)은 다른 부재들을 더 포함하여, 제1 평탄화층(109) 상에는 다른 부재들이 더 배치될 수도 있다.
제1 전극(210)은 각 화소(PXA, PXB)의 서브 화소(PXn)들에 대응되어 배치될 수 있다. 예를 들어, 각 제1 전극(210)은 각 서브 화소(PXn)마다 배치되어 하나의 제1 전극(210)은 다른 서브 화소(PXn)에 배치된 제1 전극(210)과 연결되지 않고, 서로 이격되도록 배치될 수 있다. 이에 따라, 제1 전극(210)은 표시 장치(10)의 전면에 있어서 섬형의 패턴으로 배치될 수 있다.
도 2에 도시된 바와 같이 제1 전극(210)은 일 방향으로 연장된 일 변과 타 방향으로 연장된 타 변을 포함하여 평면상 각진 형상을 가질 수 있다. 다만, 이에 제한되지 않으며 제1 전극(210)은 일 방향을 기준으로 기울어진 형상이나 외면이 곡률진 원형의 형상을 가질 수도 있다. 또한, 제1 전극(210)의 크기는 특별히 제한되지 않으나, 표시 장치(10)의 각 서브 화소(PXn)의 면적에 따라 달라질 수 있다. 도면에 도시된 바와 같이, 제1 전극(210)은 각 서브 화소(PXn)보다는 작게 형성되어, 이웃하는 다른 서브 화소(PXn)와의 경계와 이격된 상태로 배치될 수 있다.
제1 전극(210)은 제1 평탄화층(109) 상에 배치될 수 있다. 예를 들어, 제1 전극(210)은 제1 평탄화층(109) 상에 직접 배치될 수 있다. 제1 전극(210) 상에는 발광 소자(300)들이 배치되어 제1 전극(210)은 발광 소자(300)의 적어도 일 단부와 전기적으로 연결될 수 있다. 또한, 제1 전극(210)은 회로 소자층(CEL)의 구동 트랜지스터(DT)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(210)은 제1 평탄화층(109)을 관통하여 제1 도전 패턴(CDP) 상면 일부를 노출하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제1 전극(210)은 제1 도전 패턴(CDP)을 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있고, 제1 전압 배선(VL1)을 통해 인가되는 제1 전원 전압(VDD)을 전달 받을 수 있다. 제1 전극(210)은 각 서브 화소(PXn)마다 배치된 서로 다른 구동 트랜지스터(DT)와 전기적으로 연결될 수 있고, 이들로부터 각각 독립적으로 제1 전원 전압(VDD)을 전달 받을 수 있다.
제2 전극(220)은 제1 전극(210) 상에 배치된다. 몇몇 실시예에서, 제2 전극(220)은 적어도 일부 영역이 제1 전극(210)과 두께 방향으로 중첩하도록 배치될 수 있으며, 이들 사이에는 발광 소자(300)와 제1 절연층(510)이 배치될 수 있다. 도 2에 도시된 바와 같이 제2 전극(220)의 경우에도 각 화소(PXA, PXB)의 서브 화소(PXn)들에 대응하여 배치될 수 있다. 예를 들어, 하나의 제2 전극(220)은 다른 서브 화소(PXn)에 배치된 제2 전극(220)과 연결되지 않고, 서로 이격되도록 배치될 수 있다. 이에 따라, 제2 전극(220)은 표시 장치(10)의 전면에 있어서 섬형의 패턴으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 하나의 제2 전극(220)은 둘 이상의 서브 화소(PXn)에 배치되고, 복수의 서브 화소(PXn)에 배치된 발광 소자(300)들은 동일한 제2 전극(220)과 전기적으로 연결될 수 있다.
제2 전극(220)은 일 방향으로 연장된 일 변과 타 방향으로 연장된 타 변을 포함하여 평면상 각진 형상을 가질 수 있다. 다만, 이에 제한되지 않으며 제2 전극(220)은 일 방향을 기준으로 기울어진 형상이나 외면이 곡률진 원형의 형상을 가질 수도 있다.
예시적인 실시예에서, 제2 전극(220)과 제1 전극(210)은 서로 다른 폭 또는 면적을 가질 수 있다. 예를 들어, 제2 전극(220)은 제1 전극(210)보다 큰 면적을 갖도록 형성될 수 있다. 즉, 제2 전극(220)의 일 방향, 예를 들어 제1 방향(DR1) 또는 제2 방향(DR2)으로 측정된 폭은 제1 전극(210)의 제1 방향(DR1) 또는 제2 방향(DR2)으로 측정된 폭보다 클 수 있다. 후술할 바와 같이, 복수의 발광 소자(300)들은 제1 전극(210) 상에서 무작위의 배열을 갖고 배치될 수 있다. 제2 전극(220)은 제1 전극(210) 및 발광 소자(300)보다 큰 폭 또는 큰 면적을 갖도록 형성되어 제1 전극(210) 상에 배치된 발광 소자(300)들을 위치에 상관없이 모두 커버할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 발광 소자(300)들이 일정한 배열을 갖고 배치되는 경우, 제2 전극(220)은 제1 전극(210)보다 좁은 폭을 갖고 일 방향으로 연장된 형상을 가질 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
제2 전극(220)은 제1 전극(210)과 이격되되, 제1 기판(101)의 상면에 수직한 방향으로 이격되어 배치될 수 있다. 예를 들어, 제2 전극(220)은 제1 전극(210)과 두께 방향으로 이격 배치될 수 있으며, 이들 사이에 배치되는 제1 절연층(510) 상에 직접 배치될 수 있다. 제1 전극(210)과 제2 전극(220) 사이에는 복수의 발광 소자(300)들이 배치되고, 제1 전극(210)과 제2 전극(220)이 이격된 공간에는 제1 절연층(510)이 채워질 수 있다. 제2 전극(220)은 발광 소자(300)의 적어도 일 단부와 전기적으로 연결될 수 있다. 일 예로, 제2 전극(220)은 제1 절연층(510) 상면으로 돌출된 발광 소자(300)의 일 단부를 감싸도록 배치될 수 있다. 다만, 이에 제한되지 않는다.
또한, 제2 전극(220)은 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(220)은 제1 절연층(510) 상에 배치된 제2 전압 배선(VL2)과 직접 접촉하여 이와 연결될 수 있다. 제2 전극(220)은 제2 전압 배선(VL2)을 통해 인가되는 제2 전원 전압(VSS)을 전달받을 수 있다. 제2 전극(220)은 복수의 서브 화소(PXn)에 배치된 동일한 제2 전압 배선(VL2)과 전기적으로 연결될 수 있고, 이들로부터 각각 동일한 제2 전원 전압(VSS)을 전달받을 수 있다. 또한, 몇몇 실시예에서 하나의 제2 전극(220)의 복수의 서브 화소(PXn)들에 걸쳐 배치되는 경우, 복수의 서브 화소(PXn)들은 하나의 일체화된 제2 전극(220)을 통해 제2 전압 배선(VL2)으로 인가되는 동일한 전기 신호를 전달받을 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(300)는 양 단부 방향으로 광을 방출할 수 있고, 도면 상 제1 전극(210)의 상면이 향하는 제3 방향(DR3)으로 광을 방출할 수 있다. 몇몇 실시예에서, 제1 전극(210)은 반사율이 높은 전도성 물질을 포함하여 발광 소자(300)에서 방출되어 제1 전극(210)의 상면을 향해 진행하는 광을 반사시킬 수 있다. 발광 소자(300)에서 방출된 광의 일부는 투명성 물질을 포함하는 제2 전극(220)을 투과하여 각 서브 화소(PXn)에서 방출되고, 또 다른 일부는 반사율이 높은 물질을 포함하는 제1 전극(210)에서 반사되어 각 서브 화소(PXn)에서 방출될 수 있다. 예시적인 실시예에서, 제1 전극(210)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다.
이에 제한되지 않고, 제1 전극(210)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 제1 전극(210)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
복수의 발광 소자(300)들은 각 서브 화소(PXn)마다 배치되되, 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 발광 소자(300)는 일 단부는 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 전극(220)과 전기적으로 연결될 수 있다. 일 실시예에서, 발광 소자(300)의 일 단부는 제1 전극(210)과 직접 접촉하고, 타 단부는 제2 전극(220)과 직접 접촉할 수 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 활성층(360)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다. 제1 서브 화소(PX1) 및 제4 서브 화소(PX4)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 색의 광을 방출하는 활성층(360)을 포함하고, 제2 서브 화소(PX2) 및 제5 서브 화소(PX5)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 색의 광을 방출하는 활성층(360)을 포함하고, 제3 서브 화소(PX3) 및 제6 서브 화소(PX6)의 발광 소자(300)는 중심 파장대역이 제3 파장인 제3 색의 광을 방출하는 활성층(360)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1) 및 제4 서브 화소(PX4)에서는 제1 색의 광이 출사되고, 제2 서브 화소(PX2) 및 제5 서브 화소(PX5)에서는 제2 색의 광이 출사되고, 제3 서브 화소(PX3) 및 제6 서브 화소(PX6)에서는 제3 색의 광이 출사될 수 있다. 몇몇 실시예에서, 제1 색의 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 색의 광은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 색의 광은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1) 내지 제6 서브 화소(PX6) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
복수의 발광 소자(300)들은 제1 전극(210) 상에서 서로 이격되어 배치될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 도 2에 도시된 바와 같이 불균일한 밀집도를 갖고 무작위로 배열될 수 있다. 또한, 몇몇 실시예에서 하나의 서브 화소(PXn)에 배치된 복수의 발광 소자(300)들 중 적어도 일부는 일 방향으로 배열될 수도 있다.
몇몇 실시예에서, 발광 소자(300)는 제1 전극(210) 상에 직접 배치되고, 제1 전극(210) 상부에 배치되는 제2 전극(220)과 직접 접촉할 수 있다. 상술한 바와 같이, 발광 소자(300)는 양 단부가 제1 전극(210) 및 제2 전극(220)과 직접 접촉함으로써 이들과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 발광 소자(300)와 제1 전극(210) 또는 제2 전극(220) 사이에 다른 층들이 더 배치될 수도 있다.
한편, 발광 소자(300)는 후술할 바와 같이 복수의 반도체층들과 활성층(도 4의 '360')을 포함하여 이들이 순차적으로 적층된 구조를 가질 수 있다. 일 실시예에 따르면, 표시 장치(10)의 발광 소자(300)는 복수의 반도체층들이 적층된 방향이 제1 기판(101)의 상면에 수직한 방향을 향하도록 배치될 수 있다. 즉, 발광 소자(300)는 반도체층들이 적층된 방향과 제1 전극(210) 및 제2 전극(220)이 이격된 방향과 평행할 수 있다. 발광 소자(300)의 활성층(360)에서 생성된 광은 발광 소자(300)의 반도체층들이 적층된 일 방향을 향하는 양 단부로부터 방출될 수 있다. 표시 장치(10)의 발광 소자(300)는 반도체층들이 적층된 방향과 제1 기판(101)의 상면이 수직하도록 배치되고, 적어도 일 단부가 제1 기판(101)의 상부 방향을 향하도록 배치될 수 있다. 이에 따라, 발광 소자(300)의 활성층(360)에서 생성된 광들은 양 단부로부터 방출되어 제1 기판(101)의 상부 방향을 향해 진행할 수 있다.
여기서, 발광 소자(300)의 일 단부 상에는 제2 전극(220)이 배치될 수 있다. 상술한 바와 같이 제2 전극(220)은 투명한 재질로 이루어질 수 있고, 발광 소자(300)에서 제2 전극(220)으로 방출되는 광은 제2 전극(220)을 투과하여 제1 기판(101)의 상부 방향으로 진행할 수 있다. 또한, 발광 소자(300)의 다른 단부는 제1 전극(210)과 대향하거나 직접 접촉할 수 있는데, 상술한 바와 같이 제1 전극(210)은 반사율이 높은 재질을 포함할 수 있다. 따라서, 발광 소자(300)에서 제1 전극(210)으로 방출되는 광은 제1 전극(210)에서 반사되어 제2 전극(220)을 향해 진행할 수도 있다. 다만, 이에 제한되지 않는다.
한편, 발광 소자(300)는 일 단부가 서로 다른 방향을 향하는 다른 종류의 발광 소자(300A, 300B)들을 포함할 수 있다. 예를 들어, 발광 소자(300)의 특정 반도체층이 배치된 일 단부가 정의되는 경우, 표시 장치(10)는 일 단부가 제1 전극(210)을 향해 배치된 제1 타입 발광 소자(300A)와, 일 단부가 제2 전극(220)을 향해 배치된 제2 타입 발광 소자(300B)를 포함할 수 있다. 제1 타입 발광 소자(300A)와 제2 타입 발광 소자(300B)는 각각 양 단부가 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결되되, 특정 반도체층이 배치된 일 단부는 각각 제1 전극(210) 또는 제2 전극(220)과 연결될 수 있다. 이에 따라, 각 서브 화소(PXn)에 배치된 발광 소자(300)들 중 적어도 일부는 서로 다른 반도체층이 제1 전극(210)을 향해 배치될 수 있다. 제1 타입 발광 소자(300A)와 제2 타입 발광 소자(300B)는 각각 서로 다른 반도체층이 제1 전극(210)과 전기적으로 연결될 수 있다. 이에 대한 보다 자세한 설명은 발광 소자(300)의 구조에 대한 설명과 함께 후술하기로 한다.
제1 절연층(510)은 제1 전극(210)과 제2 전극(220) 사이에 배치되며, 발광 소자(300)들의 외면을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 절연층(510)은 제1 평탄화층(109) 상에서 제1 전극(210)을 덮도록 배치되고, 제1 평탄화층(109) 및 제1 전극(210)과 직접 접촉하도록 배치될 수 있다. 제1 절연층(510)은 적어도 제1 전극(210)을 덮도록 배치되어 제1 전극(210)이 제2 전극(220)과 직접 접촉하는 것을 방지하여 제1 전극(210)과 제2 전극(220)을 상호 절연하는 기능을 수행할 수 있다.
도 2 및 도 3에서는 제1 절연층(510)이 제1 평탄화층(109) 상에 전면적으로 배치된 것이 도시되어 있다. 즉, 제1 절연층(510)은 서브 화소(PXn)의 구분 없이 하나의 층으로 제1 평탄화층(109) 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 절연층(510)은 각 서브 화소(PXn)마다 배치되거나 몇몇 서브 화소(PXn)에 걸쳐 배치될 수 있도록 패턴을 이룰 수 있다. 예를 들어, 제1 절연층(510)은 표시 장치(10)의 전면에 있어서 섬형 또는 선형의 형상을 갖고 배치될 수 있다.
제1 절연층(510)은 제1 전극(210) 상에 배치된 발광 소자(300)의 외면을 둘러싸도록 배치될 수 있다. 일 예로, 표시 장치(10)는 발광 소자(300)가 제1 절연층(510)에 형성된 홀에 대응하여 배치된 구조를 가질 수 있다. 발광 소자(300)의 외면 중 적어도 일부는 제1 절연층(510)과 직접 접촉할 수 있고, 발광 소자(300)의 적어도 일 단부는 제1 절연층(510)의 상면으로 돌출되어 외면이 제1 절연층(510)과 직접 접촉하지 않을 수 있다. 발광 소자(300)의 상기 돌출된 부분의 외면은 제1 절연층(510) 상에 배치되는 제2 전극(220)과 접촉할 수 있다. 즉, 일 실시예에 따르면, 제1 절연층(510)의 두께는 제1 전극(210)의 두께와 발광 소자(300)의 높이의 합보다 작을 수 있다. 또한, 제1 전극(210)과 제2 전극(220)의 두께 방향으로 측정된 간격은 발광 소자(300)의 높이와 실질적으로 동일할 수 있고, 이는 발광 소자(300)의 폭보다 작을 수 있다. 다만, 이에 제한되지 않으며, 제1 절연층(510)은 두께가 제1 전극(210)의 두께와 발광 소자(300)의 높이의 합보다 크게 형성되어 발광 소자(300)의 외면이 전면적으로 제1 절연층(510)에 의해 둘러싸일 수도 있다.
발광 소자(300)는 복수의 반도체층과 이들을 둘러싸는 절연막(도 4의 '380')을 포함할 수 있다. 일 실시예에 따르면, 제1 절연층(510)은 발광 소자(300)의 절연막(380) 중 일부와 직접 접촉할 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라서 발광 소자(300)는 절연막(380)이 생략될 수 있고, 제1 절연층(510)은 발광 소자(300)의 반도체층들과 직접 접촉할 수도 있다.
제1 절연층(510)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 발광 소자(300)에서 방출된 광들 중 적어도 일부는 발광 소자(300)의 측면에서 방출될 수 있다. 제1 절연층(510)은 발광 소자(300)에서 방출된 광들이 투과될 수 있도록, 투명성 절연물질을 포함할 수도 있다. 다만, 이에 제한되지 않는다.
제2 전압 배선(VL2)은 화소(PXA, PXB) 또는 서브 화소(PXn)의 비발광 영역에 배치될 수 있다. 제2 전압 배선(VL2)은 각 서브 화소(PXn)의 비발광 영역에 배치되어 제1 방향(DR1)으로 연장된 배선 줄기부(VLS)와, 배선 줄기부(VLS)로부터 제2 방향(DR2)으로 분지된 배선 분지부(VLP)를 포함할 수 있다.
제2 전압 배선(VL2)의 배선 줄기부(VLS)는 제1 방향(DR1)으로 연장되어 이웃하는 다른 서브 화소(PXn)를 넘어 배치될 수 있다. 하나의 배선 줄기부(VLS)는 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있고, 제1 방향(DR1)으로 이웃하는 다른 화소 및 서브 화소(PXn)에도 배치될 수 있다. 제2 방향(DR2)으로 이웃하는 다른 화소 또는 서브 화소(PXn)에는 다른 배선 줄기부(VLS)가 배치되어 제1 방향(DR1)으로 연장될 수 있다.
제2 전압 배선(VL2)의 배선 분지부(VLP)는 배선 줄기부(VLS)로부터 제2 방향(DR2)으로 분지되고, 각 서브 화소(PXn)에 배치된 제2 전극(220)과 두께 방향으로 중첩할 수 있다. 제2 전극(220)은 제2 전압 배선(VL2)의 배선 분지부(VLP)를 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제2 전압 배선(VL2)은 제1 절연층(510) 상에 배치될 수 있다. 도 3에 도시된 바와 같이, 제2 전압 배선(VL2)은 제1 절연층(510) 중 비발광 영역에 위치하여 비교적 두께가 얇은 부분 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 절연층(510)은 균일한 두께를 갖고 형성될 수 있고, 제2 전극(220)과 제2 전압 배선(VL2)은 실질적으로 동일한 높이에 위치할 수 있다.
또한, 몇몇 실시예에서, 하나의 제2 전극(220)이 더 많은 수의 서브 화소(PXn)들에 걸쳐 배치되는 경우, 제2 전압 배선(VL2)은 일부 화소(PXA, PXB) 또는 서브 화소(PXn)에만 배치될 수도 있다. 이에 대한 설명은 후술하기로 한다.
일 실시예에 따른 표시 장치(10)는 제1 전극(210)과 제2 전극(220), 및 일 방향으로 적층된 반도체층들을 포함하여 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300)를 포함할 수 있다. 제1 전극(210)과 제2 전극(220)은 제1 기판(101)의 상면에 수직한 방향으로 이격될 수 있고, 발광 소자(300)는 상기 반도체층들이 적층된 일 방향이 제1 기판(101)의 상면에 수직하도록 배치될 수 있다. 즉, 표시 장치(10)의 발광 소자(300)는 복수의 반도체층들이 적층된 방향과 제1 전극(210) 및 제2 전극(220)이 이격된 방향이 평행하도록 배치되고, 발광 소자(300)의 활성층(360)에서 방출된 광은 제1 기판(101)의 상부를 향해 진행할 수 있다.
한편, 발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극과 전기적으로 연결되어, 전기 신호가 인가되면 특정 파장대의 광을 방출할 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 4는 일 실시예에 따른 발광 소자를 나타내는 개략도이다. 도 5는 일 실시예에 따른 발광 소자의 단면도이다.
도 4 및 도 5를 참조하면, 발광 소자(300)는 제1 반도체층(310), 제2 반도체층(320), 활성층(360), 전극층(370) 및 절연막(380)을 포함할 수 있다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 두께는 0.1㎛ 내지 0.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 후술하는 활성층(360) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 두께는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(360)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
활성층(360)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(360)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(360)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(360)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(360)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(360)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(360)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(360)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(360)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(360)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(360)의 두께는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(360)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(360)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 4에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 발광 소자(300)가 전극(210, 220)과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성층(360)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체층(310)으로부터 전극층(370)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성층(360)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(370) 외면의 일부만 커버하여 각 전극층(370)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(380)은 발광 소자(300)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm 내외일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(360)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(360)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(300)는 제1 반도체층(310), 활성층(360), 제2 반도체층(320) 등이 일 방향으로 순차 적층된 구조를 가질 수 있다. 예를 들어, 발광 소자(300)는 제1 반도체층(310), 활성층(360) 및 제2 반도체층(320)이 제3 방향(DR3)으로 적층될 수 있고, 제3 방향(DR3)으로 측정된 높이(H)와, 제3 방향(DR3)에 수직한 방향으로 측정된 폭(W)을 가질 수 있다. 일 실시예에 따르면, 발광 소자(300)는 제3 방향(DR3)으로 측정된 높이(H)가 이에 수직한 방향으로 측정된 폭(W)보다 작을 수 있다.
도 4에 도시된 바와 같이, 발광 소자(300)는 폭(W)이 높이(H)보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 제한되지 않고, 발광 소자(300)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
일 실시예에 따른 발광 소자(300)는 반도체층 및 활성층(360)이 적층된 제3 방향(DR3)으로 측정된 높이(H)보다 제3 방향(DR3)에 수직한 방향으로 측정된 폭(W)이 더 큰 형상을 가질 수 있다. 즉, 발광 소자(300)의 종횡비(Aspect ratio)는 0.1 내지 1.0일 수 있다. 발광 소자(300)는 높이(H)가 0.2㎛ 내지 5㎛ 또는 0.5㎛ 내지 4㎛의 범위를 가질 수 있으며, 바람직하게는 1㎛ 내지 3㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 폭(W)은 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(360)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 발광 소자(300)는 단면상 면적이 큰 구조를 가짐에 따라 광을 생성하는 활성층(360)의 면적이 비교적 커질 수 있고, 다른 구조의 발광 소자(300)보다 발광 효율이 더 향상될 수 있다.
또한, 상술한 바와 같이 표시 장치(10)의 제1 전극(210)과 제2 전극(220)은 제1 기판(101)의 상면에 수직인 방향으로 서로 이격 배치될 수 있고, 발광 소자(300)는 이들 사이에 배치될 수 있다. 일 예로, 발광 소자(300)의 반도체층들이 적층된 제3 방향(DR3)은 제1 전극(210)과 제2 전극(220)이 서로 이격된 방향과 평행할 수 있다. 발광 소자(300)의 활성층(360)에서 생성된 광들은 절연막(380)에 의해 둘러싸이지 않고 노출된 발광 소자(300)의 양 단부로 방출될 수 있는데, 각 서브 화소(PXn)에 배치된 발광 소자(300)들은 양 단부가 향하는 방향이 제1 기판(101)의 상부를 향하도록 배치될 수 있다. 다시 말해, 발광 소자(300)는 복수의 반도체층들이 일 방향으로 적층된 구조를 갖고, 상기 일 방향이 표시 장치(10)의 제1 기판(101) 상부 방향을 향하도록 배치될 수 있다.
나아가, 발광 소자(300)는 높이(H)보다 폭(W)이 더 큰 형상을 가질 수 있다. 일 실시예에서, 제1 전극(210)과 제2 전극(220)의 두께 방향으로 측정된 간격은 발광 소자(300)의 높이(H)와 실질적으로 동일할 수 있고, 상기 간격은 발광 소자(300)의 폭(W)보다 작을 수 있다. 발광 소자(300)는 복수의 반도체층들이 적층된 일 방향이 제1 전극(210)과 제2 전극(220)이 이격된 방향과 평행할 수 있고, 발광 소자(300)의 양 단부면은 제1 전극(210) 및 제2 전극(220)과 원활하게 접촉될 수 있다. 도 3과 같이, 발광 소자(300)의 양 단부는 제1 전극(210) 및 제2 전극(220)과 직접 접촉할 수 있는데, 발광 소자(300)가 넓은 폭(W)을 갖도록 형성됨에 따라 제1 전극(210) 및 제2 전극(220)과 접촉하는 면적이 커질 수 있다. 이에 따라, 발광 소자(300)와 전극(210, 220)들 사이의 접촉면이 넓어짐으로써 접촉 저항이 감소할 수 있다.
한편, 상술한 바와 같이, 표시 장치(10)는 서로 다른 방향을 향하는 제1 타입 발광 소자(300A)와 제2 타입 발광 소자(300B)들을 포함할 수 있다. 예를 들어, 제1 타입 발광 소자(300A)는 제1 반도체층(310)이 제1 전극(210)을 향해 배치되고, 제2 타입 발광 소자(300B)는 제1 반도체층(310)이 제2 전극(220)을 향해 배치될 수 있다. 제1 타입 발광 소자(300A)와 제2 타입 발광 소자(300B)는 각각 양 단부가 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결되되, 이들은 서로 다른 단부가 제1 전극(210) 또는 제2 전극(220)과 연결될 수 있다. 도 3에 도시된 바와 같이, 제1 타입 발광 소자(300A)는 제1 반도체층(310)이 제1 전극(210)과 전기적으로 연결되고, 전극층(370)이 제2 전극(220)과 전기적으로 연결될 수 있고, 제2 타입 발광 소자(300B)는 전극층(370)이 제1 전극(210)과 전기적으로 연결되고 제1 반도체층(310)이 제2 전극(220)과 전기적으로 연결될 수 있다. 예를 들어, 제1 타입 발광 소자(300A)는 제1 반도체층(310)이 제1 전극(210)과 직접 접촉하고 전극층(370)이 제2 전극(220)과 직접 접촉할 수 있다. 제2 타입 발광 소자(300B)는 제1 반도체층(310)이 제2 전극(220)과 직접 접촉하고 전극층(370)이 제1 전극(210)과 직접 접촉할 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)와 각 전극(210, 220)들 사이에 다른 층들이 더 배치되거나, 발광 소자(300)의 전극층(370)이 생략되어 발광 소자(300)들 중 일부는 제2 반도체층(320)이 전극(210, 220)들 중 어느 하나와 직접 접촉할 수도 있다.
표시 장치(10)의 제조 공정 중, 발광 소자(300)는 잉크(도 11의 'Ink') 내에 분산된 상태로 제1 전극(210) 상에 분사되고, 잉크(Ink) 내에서 침강되어 제1 전극(210) 상에 배치될 수 있다. 상술한 바와 같이 발광 소자(300)는 복수의 반도체층들이 제3 방향(DR3)으로 적층된 구조를 가지나, 반드시 제1 반도체층(310)이 제1 전극(210)을 향하도록 배치되지 않을 수도 있다. 경우에 따라서 발광 소자(300)는 전극층(370) 또는 제2 반도체층(320)이 제1 전극(210)을 향하도록 배치될 수도 있다.
이 경우, 제1 타입 발광 소자(300A)와 제2 타입 발광 소자(300B)는 제1 전극(210)과 전기적으로 연결된 단부가 서로 반대의 극성을 가질 수 있다. 다만, 표시 장치(10)는 발광 소자(300)에 전달되는 구동 신호가 교류 전원일 수 있고, 발광 소자(300)가 서로 반대 방향으로 제1 전극(210)과 제2 전극(220) 사이에 연결되더라도 각각 구동 신호를 전달받아 발광할 수 있다.
일 실시예에 따른 발광 소자(300)는 베이스 기판 상에 반도체층들을 결정 성장시키는 에피택셜 성장법(Epitaxial growth)을 통해 제조될 수 있다. 여기서, 베이스 기판 상에 성장된 반도체층들을 베이스 기판의 상면에 수직한 방향으로 식각할 때, 상기 반도체층들은 발광 소자(300)의 길이보다 폭이 더 넓도록 식각될 수 있다. 이에 따라, 종횡비가 1.0 이하의 값을 갖는 발광 소자(300)를 제조할 수 있다. 이하에서는 다른 도면들을 참조하여 발광 소자(300)의 제조 방법에 대하여 설명하기로 한다.
도 6 내지 도 9는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
먼저, 도 6을 참조하면, 베이스 기판(1100) 및 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 하부기판(1000)을 준비하고, 버퍼 물질층(1200) 상에 복수의 반도체층(3100, 3200, 3600, 3700)을 형성한다. 베이스 기판(1100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(1100)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(1100) 상에는 복수의 반도체층(3100, 3200, 3600, 3700)들이 형성된다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(1100) 상에는 버퍼 물질층(1200)이 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(1200)은 제1 반도체(3100)와 베이스 기판(1100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체(3100)와 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(1200)은 베이스 기판(1100)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(1100) 상에 언도프드 반도체를 포함하는 버퍼 물질층(1200)이 형성된 경우를 예시하여 설명하기로 한다.
복수의 반도체층(3100, 3200, 3600, 3700)들은 버퍼 물질층(1200) 상에 형성될 수 있다. 복수의 반도체층(3100, 3200, 3600, 3700)은 제1 반도체(3100), 활성층(3600), 제2 반도체(3200) 및 전극 물질층(3700)을 포함할 수 있다. 상기 복수의 반도체층들은 각각 발광 소자(300)의 제1 반도체층(310), 활성층(360), 제2 반도체층(320) 및 전극층(370)에 대응될 수 있다. 즉, 이들은 각각 발광 소자(300)의 제1 반도체층(310), 활성층(360), 제2 반도체층(320) 및 전극층(370)과 동일한 물질을 포함할 수 있다.
이어, 복수의 반도체층의 일부분을 식각(도 6의 1st etch)하여 발광 소자(300)의 반도체 코어(30)를 형성한다.
도 7을 참조하면, 하부 기판(1000) 상에는 복수의 반도체층들의 일부분이 식각되어 제거되고, 반도체 코어(30)와 제1 반도체(3100)의 식각되지 않고 남은 부분인 제1 서브 반도체(3100')가 형성될 수 있다. 반도체층들은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체층들은 그 상부에 식각 마스크층을 형성하고, 반도체층들을 식각 마스크층을 따라 하부 기판(1000)에 수직한 방향으로 식각하는 방법에 의해 식각될 수 있다.
예를 들어, 반도체층들을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체층의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
반도체층들을 식각하는 공정(1st etch)에서, 식각되어 남는 반도체 코어(30)는 그 높이보다 폭이 더 클 수 있다. 상술한 바와 같이, 일 실시예에 따른 발광 소자(300)는 높이(H)보다 폭(W)이 더 큰 형상을 가질 수 있는데, 이는 반도체층들을 식각하는 공정에서 사용되는 마스크의 구조에 따라 달라질 수 있다. 이에 대한 자세한 설명은 생략하기로 한다.
이어, 도 8 및 도 9를 참조하면, 반도체 코어(30)의 측면을 둘러싸는 절연막(380)을 형성하고, 절연막(380)이 형성된 반도체 코어(30)를 제1 서브 반도체(3100')로부터 분리하여 발광 소자(300)를 제조한다. 절연막(380)은 반도체 코어(30)의 외면을 둘러싸는 절연 피막을 형성한 뒤, 반도체 코어(30)의 일 단부, 예를 들어 전극층(370) 상면이 노출되도록 상기 절연 피막을 부분적으로 제거함으로써 형성될 수 있다. 상기 절연 피막을 형성하는 공정은 절연성 물질을 반도체 코어(30)의 외면에 도포하거나, 침지시키는 방법 등으로 수행될 수 있다. 일 예로, 절연 피막은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다.
절연막(380)이 형성된 반도체 코어(30)를 분리하는 공정은 특별히 제한되지 않는다. 도면에 도시되지 않았으나, 반도체 코어(30)를 제1 서브 반도체(3100')로부터 분리하는 공정은 물리적 분리 방법, 또는 화학적 분리 방법 등으로 수행될 수 있다.
한편, 발광 소자(300)가 비교적 작은 높이(H)를 가짐에 따라, 제1 식각 공정(1st etch) 이후 제1 반도체(3100)는 제1 서브 반도체(3100')가 남을 수 있다. 도면에서는 제1 서브 반도체(3100') 상에 형성된 반도체 코어(30)만이 분리되어 발광 소자(300)를 형성하는 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(300)의 제조 공정 중, 제1 서브 반도체(3100')의 일부가 반도체 코어(30)와 함께 분리되고, 발광 소자(300)는 제1 반도체층(310)이 폭이 더 넓은 확장부를 포함할 수 있다. 이에 따라 발광 소자(300)는 제1 반도체층(310)의 폭이 제2 반도체층(320)의 폭보다 커지게 되고, 표시 장치(10)의 제조 공정 중, 대부분의 발광 소자(300)가 제1 반도체층(310)이 제1 전극(210)을 향하도록 배치될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
상기와 같이 제조된 발광 소자(300)는 잉크(도 11의 'Ink')에 분산된 상태로 준비될 수 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(300)는 잉크(Ink)에 분산된 상태로 제1 전극(210) 상에 분사되고, 잉크(Ink) 내에서 중력 방향으로 침강되어 제1 전극(210) 상에 배치될 수 있다.
도 10 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 10을 참조하면, 제1 기판(101) 및 제1 기판(101) 상에 배치된 복수의 절연층과 도전층을 포함하는 회로 소자층(CEL)을 준비하고, 회로 소자층(CEL) 상에 형성된 제1 전극(210)을 준비한다. 회로 소자층(CLE)과 제1 전극(210)의 형상에 대한 설명은 상술한 바와 동일한 바, 이에 대한 자세한 설명은 생략하기로 한다.
이어, 도 11을 참조하면, 제1 전극(210) 상에 발광 소자(300)들이 분산된 잉크(Ink)를 분사한다. 발광 소자(300)는 잉크(Ink) 내에서 분산되고, 중력 방향으로 침강되어 제1 전극(210) 상에 배치될 수 있다. 여기서, 발광 소자(300)는 일 단부, 예컨대 제1 반도체층(310)이 배치된 방향의 일 단부가 제1 전극(210)을 향하도록 배치되거나, 그 반대 방향을 향하도록 배치될 수 있다. 상술한 바와 같이, 표시 장치(10)는 제1 타입 발광 소자(300A)와 제2 타입 발광 소자(300B)를 포함할 수 있다. 이는 표시 장치(10)의 제조 공정 중, 발광 소자(300)가 잉크(Ink) 내에 분산된 상태로 방향성 없이 침강되어 배치됨에 따른 것일 수 있다. 또한, 이에 따라 제1 전극(210) 상에 배치된 복수의 발광 소자(300)들은 특정 방향으로 배열되지 않고, 서로 불균일한 간격으로 이격되어 무작위의 배열을 갖고 배치될 수 있다.
다만, 이에 제한되지 않고, 상술한 바와 같이 발광 소자(300)의 제1 반도체층(310)이 확장부를 더 포함하는 경우, 발광 소자(300)들은 일 단부가 일정한 방향을 향하도록 배치될 수도 있다.
이어, 도 12를 참조하면, 제1 전극(210) 상에 발광 소자(300)의 외면을 둘러싸는 제1 절연층(510)을 형성하고, 제1 절연층(510) 상의 일부 영역에 배치되는 제2 전압 배선(VL2)을 형성한다. 제1 절연층(510)은 발광 소자(300)를 포함하여 제1 전극(210)과 제1 평탄화층(109) 상에 전면적으로 배치된 후, 발광 소자(300)의 일 단부가 노출되도록 식각되어 형성될 수 있다. 다만, 이에 제한되지 않는다. 이들의 구조에 대한 설명은 상술한 바와 동일하다.
다음으로, 도면으로 도시하지 않았으나, 제1 절연층(510) 상에 제2 전극(220)을 형성한다. 제2 전극(220)의 구조에 대한 설명은 상술한 바와 동일하다.
이어, 일 실시예에 따른 표시 장치(10) 및 발광 소자(300)의 다양한 실시예에 대하여 설명하기로 한다.
도 13은 다른 실시예에 따른 발광 소자의 단면도이다. 도 14는 도 13의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 13 및 도 14를 참조하면, 일 실시예에 따른 발광 소자(300)는 전극층(370)이 생략될 수 있다. 이에 따라, 일 실시예에 따른 표시 장치(10_1)는 제1 타입 발광 소자(300A_1)와 제2 타입 발광 소자(300B_1)가 각각 전극층(370)이 생략되고, 제2 반도체층(320)이 각각 제1 전극(210) 또는 제2 전극(220)과 직접 접촉할 수 있다. 도 13 및 도 14의 발광 소자(300) 및 표시 장치(10_1)는 전극층(370)이 생략된 점에서 도 3 및 도 4의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 자세히 설명하기로 한다.
상술한 바와 같이, 발광 소자(300)는 높이(H)가 폭(W)보다 작은 형상을 갖고, 발광 소자(300)의 양 단부면은 제1 전극(210) 및 제2 전극(220)과 넓은 면적에서 접촉할 수 있다. 도 13의 발광 소자(300)와 같이, 전극층(370)이 생략되더라도 제2 반도체층(320)의 폭(W)이 넓기 때문에 전극(210, 220)과의 접촉 저항이 작을 수 있다. 도 14에 도시된 바와 같이, 제1 타입 발광 소자(300A_1)는 제2 반도체층(320)이 제2 전극(220)과 직접 접촉할 수 있고, 제2 타입 발광 소자(300B_1)는 제2 반도체층(320)이 제1 전극(210)과 직접 접촉할 수 있다.
도면에서는 제2 반도체층(320)의 측면이 절연막(380)에 의해 둘러싸인 것이 도시되어 있으나, 이에 제한되지 않는다. 절연막(380)은 제2 반도체층(320)의 측면 중 일부만을 둘러싸도록 배치될 수 있고, 제2 반도체층(320)은 측면이 부분적으로 노출될 수 있다. 이 경우, 제2 반도체층(320)은 측면이 제2 전극(220) 또는 제1 절연층(510)과 직접 접촉할 수도 있다.
한편, 표시 장치(10)는 발광 소자(300)의 전극층(370)이 생략되는 경우, 발광 소자(300)와 전극(210, 220) 사이의 원활한 접촉을 위해, 이들 사이에 배치되는 접촉 전극을 더 포함할 수 있다.
도 15는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 전극(210_2) 상에 배치된 제1 접촉 전극(261_2) 및 제2 전극(220_2)과 제1 절연층(510) 및 발광 소자(300_2) 사이에 배치된 제2 접촉 전극(262_2)을 더 포함할 수 있다. 도 15의 표시 장치(10_2)는 각 전극(210_2, 220_2)과 발광 소자(300_2) 사이에 접촉 전극(261_2, 262_2)이 더 배치된 점에서 도 14의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
도 15의 표시 장치(10_2)는 제1 전극(210) 상에 배치된 제1 접촉 전극(261_2)과, 제1 절연층(510) 및 발광 소자(300_2) 상에 배치된 제2 접촉 전극(262_2)을 더 포함할 수 있다. 제2 전극(220)은 제2 접촉 전극(262_2) 상에 직접 배치될 수 있다.
제1 접촉 전극(261_2)은 제1 전극(210)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 제1 접촉 전극(261_2)은 제1 전극(210)과 같이 일 방향으로 연장된 일 변과 타 방향으로 연장된 타 변을 포함하여, 평면상 각진 형상을 가질 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 제1 접촉 전극(261_2)이 제1 전극(210)보다 크게 형성되어 제1 전극(210)을 덮고 일부분이 제1 평탄화층(109) 상에 직접 배치될 수도 있다. 또한, 제1 접촉 전극(261_2)은 제1 전극(210)과 유사하게 각 서브 화소(PXn)에 대응되어 배치되고, 이웃하는 다른 서브 화소(PXn)의 제1 접촉 전극(261_2)과는 연결되지 않을 수 있다. 예를 들어, 제1 접촉 전극(261_2)은 표시 영역(DPA) 전면에 걸쳐 섬형의 패턴을 이룰 수 있다.
제2 접촉 전극(262_2)은 제2 전극(220)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 제2 접촉 전극(262_2)의 경우에도 제2 전극(220)과 같이 평면상 각진 형상을 가질 수 있고, 제1 접촉 전극(261_2)보다 큰 면적을 갖도록 형성될 수 있다. 다만, 제2 접촉 전극(262_2)은 제2 전압 배선(VL2)과는 중첩되지 않도록 배치될 수 있다. 제2 전극(220)은 제2 접촉 전극(262_2)이 배치되지 않는 영역에서 제2 전압 배선(VL2)과 직접 접촉할 수 있다.
접촉 전극(261_2, 262_2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(261_2, 262_2)은 투명성 전도성 물질을 포함하여, 발광 소자(300_2)에서 방출된 광은 접촉 전극(261_2, 262_2)을 투과하여 전극(210_2, 220_2)들을 향해 진행할 수 있다. 제1 전극(210_2)은 반사율이 높은 재료를 포함하고, 제2 전극(220_2)은 투명성 재료를 포함하므로, 제1 접촉 전극(261_2)을 투과하여 제1 전극(210_2)을 향해 진행하는 광은 제1 기판(101) 상부로 반사되고, 제2 접촉 전극(262_2)을 투과하여 제2 전극(220_2)을 향해 진행하는 광은 제2 전극(220_2)을 투과하여 제1 기판(101) 상부로 방출될 수 있다.
접촉 전극(261_2, 262_2)은 적어도 전극(210_2, 220_2)과 발광 소자(300_2)가 접촉하는 영역에 배치된다. 도 13의 발광 소자(300)와 같이, 전극층(370)이 생략된 발광 소자(300)의 경우 전극(210_2, 220_2)과의 접촉 저항이 커질 수 있는데, 접촉 전극(261_2, 262_2)은 이들 간의 접촉 저항을 감소시킬 수 있다. 발광 소자(300_2)는 접촉 전극(261_2, 262_2)과 직접 접촉하고, 이를 통해 각 전극(210_2, 220_2)과 전기적으로 연결될 수 있다.
상술한 바와 같이 발광 소자(300_2)는 제1 반도체층(310)이 제1 전극(210_2)을 향하도록 배치된 제1 타입 발광 소자(300A_2)와, 제2 반도체층(320)이 제1 전극(210_2)을 향하도록 배치된 제2 타입 발광 소자(300B_2)를 포함할 수 있다. 이 경우, 제1 타입 발광 소자(300A_2)는 제1 반도체층(310)이 제1 접촉 전극(261_2)과 직접 접촉하고, 제2 반도체층(320)은 제2 접촉 전극(262_2)과 직접 접촉할 수 있다. 제2 타입 발광 소자(300B_2)는 제2 반도체층(320)이 제1 접촉 전극(261_2)과 직접 접촉하고, 제1 반도체층(310)은 제2 접촉 전극(262_2)과 직접 접촉할 수 있다.
한편, 도 15에서는 표시 장치(10_2)가 전극층(370)이 생략된 발광 소자(300_2)를 포함하여, 발광 소자(300_2)가 접촉 전극(261_2, 262_2)을 통해 각 전극(210, 220)과 전기적으로 연결된 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 도 3의 표시 장치(10)와 같이, 표시 장치(10)는 발광 소자(300)가 전극층(370)을 포함하더라도 전극(210, 220)과 발광 소자(300) 사이에 접촉 전극(261_2, 262_2)이 더 배치될 수도 있다. 이 경우, 제1 타입 발광 소자(300A)는 전극층(370)이 제2 접촉 전극(262_2)과 직접 접촉하고, 제2 타입 발광 소자(300B)는 전극층(370)이 제1 접촉 전극(261_2)과 직접 접촉할 수 있다. 이에 대한 설명은 생략하기로 한다.
도 16은 다른 실시예에 따른 발광 소자의 단면도이다. 도 17은 도 16의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 발광 소자(300)는 절연막(380)도 생략되고, 제1 반도체층(310), 제2 반도체층(320) 및 활성층(360)만 포함할 수도 있다. 일 실시예에 따른 표시 장치(10_3)는 제1 타입 발광 소자(300A_3)와 제2 타입 발광 소자(300B_3)가 각각 전극층(370)과 절연막(380)이 생략되고, 제1 반도체층(310), 제2 반도체층(320) 및 활성층(360)이 각각 제1 절연층(510_3)과 직접 접촉할 수 있다. 도 16 및 도 17의 발광 소자(300)와 표시 장치(10_3)는 절연막(380)이 생략된 점에서 도 13 및 도 14의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
발광 소자(300)의 절연막(380)은 적어도 활성층(360)의 외면을 둘러싸도록 배치됨으로써, 활성층(360)을 보호할 수 있다. 다만, 일 실시예에 따른 표시 장치(10)는 발광 소자(300)의 외면을 둘러싸는 제1 절연층(510)을 포함하고, 제1 절연층(510)은 활성층(360)을 포함하여 발광 소자(300)의 다른 반도체층들을 보호할 수 있다. 절연막(380)이 생략된 발광 소자(300)는 그 폭(W')이 도 4의 발광 소자(300)보다 작아질 수 있다. 다만, 일 실시예에 따른 발광 소자(300)는 높이(H)보다 폭(W')이 더 큰 형상을 가질 수 있고, 활성층(360)의 면적이 커질 수 있다.
도 16 및 도 17의 발광 소자(300) 및 표시 장치(10_3)는 발광 소자(300)의 절연막(380)이 생략됨에 따라 제1 절연층(510_3)이 활성층(360)을 직접 보호하는 기능을 수행할 수 있다. 표시 장치(10_3)의 제조 공정 중, 잉크(Ink) 내에 분산된 발광 소자(300_3)는 침강에 의하여 제1 전극(210) 상에 배치될 수 있다. 잉크(Ink)를 분사하는 공정만으로 발광 소자(300_3)를 제1 전극(210) 상에 배치시킬 수 있으면 발광 소자(300_3)의 활성층(360)이 손상되는 위험이 적을 수 있다. 즉, 발광 소자(300_3)는 절연막(380)이 생략되더라도 제1 절연층(510_3)이 형성되기 전에 활성층(360)이 손상되지 않을 수 있다. 일 실시예에 따른 표시 장치(10_3)는 발광 소자(300_3)가 절연막(380)이 생략되더라도 활성층(360)의 손상 위험이 적고, 제1 절연층(510_3)은 활성층(360)의 외면과 직접 접촉하며 이를 보호할 수 있다.
한편, 제2 전압 배선(VL2)은 반드시 제1 절연층(510) 상에 배치되지 않을 수도 있다. 제1 전압 배선(VL1)과 같이, 제2 전압 배선(VL2)의 경우에도 제2 층간 절연층(108) 상에 배치될 수도 있다.
도 18은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 전압 배선(VL2)에 제2 층간 절연층(108) 상에 배치될 수 있다. 제2 전극(220_4)은 제1 절연층(510)과 제1 평탄화층(109)을 관통하여 제2 전압 배선(VL2)의 상면 일부를 노출하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제2 전압 배선(VL2)은 제2 전극(220_4)과 전기적으로 연결되고, 제1 전압 배선(VL1)과 같이 발광 소자(300)를 구동하기 위한 구동 전압, 예를 들어 제2 전원 전압(VSS)이 인가될 수 있다. 제2 전극(220_4)이 제1 절연층(510) 상에 배치되더라도, 몇몇 절연층들을 관통하는 컨택홀이 형성될 수 있는 공간이 마련될 경우, 제2 전압 배선(VL2)은 제1 절연층(510)이 아닌 다른 층 상에 배치될 수도 있다. 표시 장치(10_4)의 제조 공정 중, 제2 전압 배선(VL2)은 제1 전압 배선(VL1)과 함께 제2 층간 절연층(108) 상에 배치될 수 있고, 제2 전극(220_4)을 형성하기 전 제2 전압 배선(VL2)을 노출하는 제2 컨택홀(CT2)이 형성될 수 있다. 제2 컨택홀(CT2)은 제1 절연층(510)과 제1 평탄화층(109)을 관통할 수 있고, 제2 전극(220_4)은 제2 컨택홀(CT2)을 통해 노출된 제2 전압 배선(VL2)과 직접 접촉할 수 있다.
이와 같이, 일 실시예에 따른 표시 장치(10)는 제1 평탄화층(109) 상에 배치되는 부재들, 예컨대 제2 전극(220) 및 제1 절연층(510)이 다른 형상을 갖고 배치될 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다. 도 20은 도 19의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
먼저, 도 19 및 도 20을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 하나의 제2 전극(220_5)이 복수의 서브 화소(PXn) 또는 화소(PXA, PXB)를 커버하도록 배치될 수 있다. 즉, 각 서브 화소(PXn) 마다 배치되는 제2 전극(220_5)은 하나의 전극으로 일체화될 수 있다. 도 19 및 도 20의 표시 장치(10_5)는 제2 전극(220_5)의 형상이 상이한 점에서 도 2 및 도 3의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 19 및 도 20의 표시 장치(10_5)는 제2 전극(220_5)이 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 이웃하는 서브 화소(PXn)를 넘어 배치될 수 있다. 제2 전극(220_5)은 평면상 면적이 각 서브 화소(PXn)보다 크게 형성될 수 있고, 하나의 제2 전극(220_5)은 다른 서브 화소(PXn)에도 배치될 수 있다. 제2 전극(220_5)은 제1 절연층(510)과 유사하게 제1 절연층(510) 상에서 표시 영역(DPA) 전면에 걸쳐 배치될 수 있다.
상술한 바와 같이, 각 서브 화소(PXn)에 배치된 제2 전극(220)은 각각 제2 전압 배선(VL2)과 전기적으로 연결되고, 동일한 전기 신호가 인가될 수 있다. 복수의 서브 화소(PXn)는 하나의 제2 전극(220_5)이 배치되더라도, 제2 전압 배선(VL2_5)과 전기적으로 연결된 제2 전극(220_5)을 통해 동일한 전기 신호를 인가 받을 수 있다.
또한, 제2 전극(220_5)이 복수의 서브 화소(PXn)들을 커버하도록 배치됨에 따라, 제2 전압 배선(VL2_5)은 일부 화소 또는 서브 화소(PXn)에만 배치되고, 몇몇 서브 화소(PXn)에는 배치되지 않을 수 있다. 도면에 도시된 바와 같이, 제2 전압 배선(VL2_5)은 배선 줄기부(VLS_5)와 배선 분지부(VLP_5)가 제3 서브 화소(PX3)에만 배치되고, 다른 서브 화소(PXn)들에는 배치되지 않을 수 있다. 제2 전극(220_5)은 제3 서브 화소(PX3)에서 제2 전압 배선(VL2_5)과 전기적으로 연결되나, 제2 전극(220_5)이 다른 서브 화소(PXn)들을 커버할 수 있으므로 각 서브 화소(PXn)마다 동일한 제2 전원 전압(VSS)을 인가 받을 수 있다.
다만, 이에 제한되지 않는다. 경우에 따라서 제1 절연층(510)이 각 서브 화소(PXn)마다 분리되어 배치됨에 따라 표시 영역(DPA) 전면에서 섬형의 패턴을 형성할 수도 있다.
도 21은 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다. 도 22는 도 21의 표시 장치의 일부분을 나타내는 단면도이다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 복수의 분리된 제1 절연층(510_6)들이 각 서브 화소(PXn)마다 배치될 수 있다. 제1 절연층(510_6)은 평면상 제1 전극(210)과 동일한 형상을 가질 수 있다. 즉, 제1 절연층(510_6)은 각 변이 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 형상을 갖고, 각 서브 화소(PXn)에 대응되어 배치될 수 있다. 도 21 및 도 22의 표시 장치(10_6)는 제1 절연층(510_6)이 섬형의 패턴을 형성하는 점에서 도 2 및 도 3의 실시예와 차이가 있다. 이하 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 21 및 도 22의 표시 장치(10_6)는 제1 절연층(510_6)이 각 서브 화소(PXn)마다 배치될 수 있다. 제1 절연층(510_6)은 제1 전극(210) 상에 배치되는 발광 소자(300)의 외면을 감싸도록 배치되고, 발광 소자(300)가 배치되지 않는 영역, 예컨대 제1 전극(210)과 다른 서브 화소(PXn)의 제1 전극(210) 사이에는 배치되지 않을 수 있다. 즉, 제1 절연층(510_6)은 이웃하는 서브 화소(PXn)의 경계에는 배치되지 않고, 각 서브 화소(PXn)에 대응되어 배치될 수 있다.
또한, 제1 절연층(510)은 제1 전극(210)을 덮도록 배치될 수 있다. 예를 들어, 제1 절연층(510_6)은 평면상 제1 전극(210)보다 크게 형성되어 제1 전극(210)의 상면은 덮되, 제1 평탄화층(109)의 일부는 노출되도록 배치될 수 있다. 이에 따라, 제2 전압 배선(VL2_6)은 일부분은 제1 절연층(510_6) 상에 배치되고, 다른 일부분은 제1 평탄화층(109) 상에 직접 배치될 수 있다. 다만, 이에 제한되지 않는다.
한편, 표시 장치(10)는 제2 전극(220) 상에 배치되는 절연층을 더 포함할 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제2 전극(220) 상에 배치된 제2 절연층(520_7)을 더 포함할 수 있다. 도 23의 표시 장치(10_7)는 제2 절연층(520_7)이 더 배치된 점에서 도 3의 실시예와 차이가 있다.
제2 절연층(520_7)은 제1 평탄화층(109) 상에 배치된 부재들을 커버하도록 배치될 수 있다. 예를 들어, 제2 절연층(520_7)은 제2 전극(220), 제1 절연층(510) 및 제2 전압 배선(VL2)을 덮도록 배치될 수 있다. 제2 절연층(520_7)은 제1 절연층(510)과 실질적으로 동일한 재료를 포함할 수 있으며, 상기 부재들을 외부로부터 보호하는 기능을 수행할 수 있다. 즉, 제2 절연층(520_7)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 발광 소자(300)에서 방출된 광들이 투과될 수 있도록 투명성 절연물질로 이루어질 수 있다. 도면에서는 제2 절연층(520_7)이 제2 전극(220) 상에 직접 배치되어 제1 절연층(510)과 제2 전압 배선(VL2)을 덮도록 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 상술한 바와 같이 제2 전극(220)이 다른 서브 화소(PXn)의 제2 전극(220)과 일체화되어 제1 절연층(510) 상에 전면적으로 배치되는 경우(도 19의 '220_5'), 제2 절연층(520_7)은 제1 절연층(510)과는 접촉하지 않고 제2 전극(220)과 제2 전압 배선(VL2)만을 덮도록 배치될 수도 있다. 또는, 제1 절연층(510)이 각 서브 화소(PXn)에 대응되어 배치됨에 따라 섬형의 패턴을 형성하는 경우(도 21의 '510_6'), 제2 절연층(520_7)은 제1 절연층(510)이 배치되지 않아 노출된 제1 평탄화층(109) 상에 직접 배치될 수도 있다.
제2 절연층(520_7)은 제1 평탄화층(109) 상에 배치된 부재들을 보호할 수 있도록 배치된다면, 그 형상은 특별히 제한되지 않는다. 예를 들어, 제2 절연층(520_7)은 제1 평탄화층(109) 상에서 표시 영역(DPA) 전면에 걸쳐 배치될 수도 있고, 제1 전극(210)과 같이 각 서브 화소(PXn)마다 대응되어 배치됨에 따라 섬형 또는 선형의 패턴을 형성할 수도 있다.
도 24 및 도 25는 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도들이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10_7) 제2 절연층(520_7)이 표시 영역(DPA) 전면에 걸쳐 배치될 수 있다. 또는, 도 25를 참조하면, 일 실시예에 따른 표시 장치(10_8)는 제2 절연층(520_8)이 각 서브 화소(PXn)마다 대응되어 배치됨에 따라 섬형 또는 선형의 패턴을 형성할 수도 있다. 도 24 및 도 25의 제2 절연층(520_7, 520_8)의 형상은 실질적으로 상술한 제1 절연층(510)의 형상과 동일할 수 있다. 즉, 도 24의 표시 장치(10_7)와 같이 제2 절연층(520_7)은 복수의 서브 화소(PXn)에 걸쳐 배치되어 이들을 모두 덮도록 배치될 수 있고, 도 25의 표시 장치(10_8)와 같이 제2 절연층(520_8)은 각 서브 화소(PXn)마다 배치됨에 따라 각 서브 화소(PXn)에 배치된 제2 전극(220)만을 덮도록 배치될 수도 있다. 이에 대한 설명은 제1 절연층(510)에 대하여 상술한 바와 유사한 바, 자세한 설명은 생략하기로 한다.
표시 장치(10)는 발광 소자(300)를 둘러싸는 제1 절연층(510)과, 제2 전극(220) 상에 배치되는 제2 절연층(520)을 포함할 수 있다. 발광 소자(300)는 복수의 반도체층들이 순차적으로 배치된 방향이 제1 기판(101)의 상면에 수직한 방향과 평행하므로, 발광 소자(300)에서 방출된 광들은 제1 기판(101)의 상부 방향으로 출사될 수 있다. 여기서, 발광 소자(300)의 활성층(360)에서 생성된 광들은 발광 소자(300)의 양 단부 및 측면으로도 방출될 수 있다. 즉, 발광 소자(300)에서 방출된 광들은 경우에 따라서 제1 절연층(510) 또는 제2 절연층(520)을 통과하여 각 서브 화소(PXn)에서 출사될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 제1 절연층(510) 또는 제2 절연층(520)에 배치되는 광학 부재들을 더 포함할 수 있고, 발광 소자(300)에서 방출된 광의 특성 또는 광 효율을 향상시킬 수 있다.
도 26 및 도 27은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도들이다.
도 26 및 도 27을 참조하면, 일 실시예에 따른 표시 장치(10_9, 10_10)는 제1 절연층(510_9) 또는 제2 절연층(520_10)에 배치된 산란체(710_9, 710_10)를 더 포함할 수 있다. 도 26의 표시 장치(10_9)는 제1 절연층(510_9)에 산란체(710_9)가 배치된 것이고, 도 27의 표시 장치(10_10)는 제2 절연층(520_10)에 산란체(710_10)가 배치된 것을 도시하고 있다. 이하에서는 중복되는 설명은 생략하고, 도 26의 실시예를 대표하여 설명하기로 한다.
도 26의 표시 장치(10_9)는 제1 절연층(510_9)에 배치된 산란체(710_9)를 더 포함할 수 있다. 산란체(710_9)는 제1 절연층(510_9)에 분산된 상태로 포함될 수 있으며, 제1 절연층(510_9)과 다른 굴절률을 가지고 제1 절연층(510_9)과 광학 계면을 형성할 수 있다. 예를 들어, 산란체(710_9)는 광 산란 입자일 수 있다. 산란체(710_9)는 투과광의 적어도 일부를 산란시킬 수 있는 재료이면 특별히 제한되지 않으나, 예를 들어 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 예시할 수 있고, 상기 유기입자의 재료로는 아크릴계 수지 또는 우레탄계 수지 등을 예시할 수 있다. 산란체(710_9)는 제1 절연층(510_9)을 투과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 랜덤한 방향으로 광을 산란시킬 수 있다.
이에 따라, 발광 소자(300)에서 방출된 광들 중 일부는 제1 절연층(510_9)에 배치된 산란체(710_9)로 입사되어 산란체(710_9)에 의해 산란될 수 있다. 산란체(710_9)는 발광 소자(300)에서 방출된 광이 특정 방향으로만 진행하지 않도록 이를 산란시킬 수 있고, 표시 장치(10_9)는 산란체(710_9)를 더 포함하여 균일한 밀도의 광을 방출할 수 있다.
도 27의 표시 장치(10_10)는 산란체(710_10)가 제2 절연층(520_10)에 배치될 수 있다. 발광 소자(300)에서 방출된 광은 제2 절연층(520_10)을 투과하여 출사될 수 있는데, 산란체(710_10)는 제2 절연층(520_10)으로 입사되는 광을 산란시킬 수 있다.
도 28은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 28을 참조하면, 일 실시예에 따른 표시 장치(10_11)는 제2 절연층(520) 상에 배치된 확산 시트(800_11)를 더 포함할 수 있다. 확산 시트(800_11)는 발광 소자(300)에서 방출된 광들을 확산시키는 기능을 수행할 수 있다. 발광 소자(300)의 활성층(360)에서 생성된 광들은 양 단부로 방출될 수 있고, 제2 절연층(520)을 투과하여 확산 시트(800_11)로 입사될 수 있다. 확산 시트(800_11)는 입사된 광들을 방향성 없이 랜덤한 방향으로 확산시킬 수 있고, 표시 장치(10_11)에서 출사되는 광들이 특정 방향으로만 진행하지 않도록 유도할 수 있다.
한편, 상술한 바와 같이 표시 장치(10)의 발광 소자(300)는 특정 파장대의 광을 방출할 수 있다. 여기서, 각 서브 화소(PXn)에 배치된 발광 소자(300)들은 서로 다른 파장대의 광을 방출할 수 있으나, 이에 제한되지 않고 서로 동일한 파장대의 광을 방출할 수 있다. 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)마다 동일한 파장대의 광을 방출하는 발광 소자(300)를 포함하고, 발광 소자(300)에서 방출된 광의 파장을 변환시키는 파장 변환 물질을 더 포함할 수 있다. 이에 따라 표시 장치(10)는 각 서브 화소(PXn)마다 다른 색의 광을 표시할 수 있다.
도 29는 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10_12)는 산란체(710_12)에 더하여 파장 변환 물질(720_12, 730_12)을 더 포함할 수 있다. 파장 변환 물질(720_12, 730_12)은 제2 서브 화소(PX2) 및 제5 서브 화소(PX5)에 배치된 제1 파장 변환 물질(720_12)과, 제3 서브 화소(PX3) 및 제6 서브 화소(PX6)에 배치된 제2 파장 변환 물질(730_12)을 포함할 수 있다. 제1 서브 화소(PX1)와 제4 서브 화소(PX4)에는 각각 산란체(710_12)가 배치될 수 있다. 산란체(710_12)와 파장 변환 물질(720_12, 730_12)은 상술한 바와 같이 각각 제1 절연층(510) 또는 제2 절연층(520)에 배치될 수 있다. 특히, 제1 절연층(510)과 제2 절연층(520)이 각각 서브 화소(PXn)에 대응되어 배치됨에 따라 섬형 또는 선형의 패턴을 형성할 경우, 특정 서브 화소(PXn)에 선택적으로 산란체(710_12) 또는 파장 변환 물질(720_12, 730_12)이 배치될 수 있다. 산란체(710_12)와 파장 변환 물질(720_12, 730_12)이 배치되는 층에 대한 설명은 상술한 바와 동일한 바, 이하에서는 파장 변환 물질(720_12, 730_12)에 대하여 자세히 설명하기로 한다.
파장 변환 물질(720_12, 730_12)은 특정 파장대를 갖고 입사되는 광을 다른 파장대를 갖는 광으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제1 파장 변환 물질(720_12)은 발광 소자(300)에서 방출된 제1 색의 광을 제2 색의 광으로 변환시킬 수 있고, 제2 파장 변환 물질(730_12)은 제1 색의 광을 제3 색의 광으로 변환시킬 수 있다. 표시 장치(10_12)의 각 서브 화소(PXn)들이 제1 색의 광을 방출하는 발광 소자(300)만을 포함하더라도, 표시 장치(10_12)는 산란체(710_12) 및 파장 변환 물질(720_12, 730_12)을 더 포함하여 각 서브 화소(PXn)는 제2 색 및 제3 색의 광을 방출할 수 있다.
몇몇 실시예에서, 파장 변환 물질(720_12, 730_12)은 그 형태가 구형, 또는 타원형일 수 있으나, 특별히 제한되지 않는다. 파장 변환 물질(720_12, 730_12)은 양자점, 양자 막대 또는 형광체 등일 수 있으며, 일 예로 파장 변환 물질(720_12, 730_12)은 전자가 전도대에서 가전자대로 전이하면서 특정 파장대의 광을 방출하는 양자점일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 상기 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 상기 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; InZnP, AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
파장 변환 물질(720_12, 730_12)이 양자점을 포함하는 경우, 파장 변환 물질(720_12, 730_12)의 직경은 수 나노미터(nm) 내지 수십 나노미터(nm)의 범위를 가질 수 있다. 일 예로, 파장 변환 물질(720_12, 730_12)의 직경은 발광 소자(300)의 직경 대비 1% 내지 10%의 범위를 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(10_12)는 동일한 색의 광을 방출하는 발광 소자(300)와, 발광 소자(300)에서 방출된 광의 색을 변환 또는 시프트 시키는 파장 변환 물질(720_12, 730_12)을 포함할 수 있다. 파장 변환 물질(720_12, 730_12)은 제1 절연층(510) 또는 제2 절연층(520)에 포함될 수 있으며, 서로 다른 서브 화소(PXn)에는 서로 다른 종류의 파장 변환 물질(720_12, 730_12) 또는 산란체(710_12)가 배치될 수 있다. 표시 장치(10_12)의 각 서브 화소(PXn)는 동일한 종류의 발광 소자(300)를 포함하더라도 서로 다른 색의 광을 방출할 수 있다.
한편, 발광 소자(300)는 다른 조성을 갖는 활성층(360)과, 더 많은 수의 반도체층을 포함하여 청색인 제1 색의 광 이외에 다른 색의 광을 방출할 수도 있다. 이 경우, 표시 장치(10)는 각 서브 화소(PXn)마다 서로 다른 종류의 발광 소자(300)가 배치되고, 제1 절연층(510) 또는 제2 절연층(520)에는 산란체(710)만이 배치될 수 있다. 일 실시예에 따르면,
도 30은 다른 실시예에 따른 발광 소자의 단면도이다.
도 30을 참조하면, 일 실시예에 따른 발광 소자(300')는 제1 반도체층(310')과 활성층(360') 사이에 배치된 제3 반도체층(330'), 활성층(360')과 제2 반도체층(320') 사이에 배치된 제4 반도체층(340') 및 제5 반도체층(350')을 더 포함할 수 있다. 도 30의 발광 소자(300')는 복수의 반도체층(330', 340', 350')이 더 배치되고, 활성층(360')이 다른 원소를 함유하는 점에서 도 4의 실시예와 차이가 있다. 그 외에 제1 전극층(371')) 및 절연막(380')의 배치 및 구조는 도 4와 실질적으로 동일하다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
도 4의 발광 소자(300)는 활성층(360)이 질소(N)를 포함하여 청색(blue) 또는 녹색(green)의 광을 방출할 수 있다. 반면에, 도 30의 발광 소자(300')는 활성층(360') 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 즉, 일 실시예에 따른 발광 소자(300')는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색(red) 광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 제1 반도체층(310')은 n형 반도체층으로, 발광 소자(300')가 적색의 광을 방출하는 경우 제1 반도체층(310')은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(310')은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310')은 제1 도전형 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310')은 n형 Si로 도핑된 n-AlGaInP일 수 있다. 제1 반도체층(310')의 두께는 0.1㎛ 내지 0.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320')은 p형 반도체층으로, 발광 소자(300')가 적색의 광을 방출하는 경우 제2 반도체층(320')은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(320')은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320')은 제2 도전형 도펀트가 도핑될 수 있으며, 일 예로 제2 도전형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320')은 p형 Mg로 도핑된 p-GaP일 수 있다. 제2 반도체층(320')의 두께는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성층(360')은 제1 반도체층(310')과 제2 반도체층(320') 사이에 배치될 수 있다. 도 4의 활성층(360)과 같이 도 30의 활성층(360')도 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 일 예로, 활성층(360')이 적색 파장대의 광을 방출하는 경우, 활성층(360')은 AlGaP, AlInGaP 등의 물질을 포함할 수 있다. 특히, 활성층(360')이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(360')은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색(Red)광을 방출할 수 있다.
도 30의 발광 소자(300')는 활성층(360')과 인접하여 배치되는 클래드층(clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 활성층(360')의 상하에서 제1 반도체층(310') 및 제2 반도체층(320') 사이에 배치된 제3 반도체층(330')과 제4 반도체층(340')은 클래드층일 수 있다.
제3 반도체층(330')은 제1 반도체층(310')과 활성층(360') 사이에 배치될 수 있다. 제3 반도체층(330')은 제1 반도체층(310')과 같이 n형 반도체일 수 있으며, 일 예로 제3 반도체층(330')은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체층(310')은 n-AlGaInP이고, 제3 반도체층(330')은 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 반도체층(340')은 활성층(360')과 제2 반도체층(320') 사이에 배치될 수 있다. 제4 반도체층(340')은 제2 반도체층(320')과 같이 n형 반도체일 수 있으며, 일 예로 제4 반도체층(340')은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제2 반도체층(320')은 p-GaP이고, 제4 반도체층(340')은 p-AlInP 일 수 있다.
제5 반도체층(350')은 제4 반도체층(340')과 제2 반도체층(320') 사이에 배치될 수 있다. 제5 반도체층(350')은 제2 반도체층(320') 및 제4 반도체층(340')과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(350')은 제4 반도체층(340')과 제2 반도체층(320') 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 즉, 제5 반도체층(350')은 TSBR(Tensile strain barrier reducing)층일 수 있다. 일 예로, 제5 반도체층(350')은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다.
제1 전극층(371')과 제2 전극층(372')은 각각 제1 반도체층(310') 및 제2 반도체층(320')의 일 면에 배치될 수 있다. 제1 전극층(371')은 제1 반도체층(310')의 하면에 배치되고, 제2 전극층(372')은 제2 반도체층(320')의 상면에 배치될 수 있다. 도 30의 발광 소자(300')의 경우에도 도 4의 발광 소자(300)와 실질적으로 동일한 방법으로 제조될 수 있다.
도 31은 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다.
도 31을 참조하면, 일 실시예에 따른 표시 장치(10_14)는 서로 다른 종류의 발광 소자(300)들, 예를 들어 제1 발광 소자(301), 제2 발광 소자(302) 및 제3 발광 소자(303)를 포함할 수 있다. 제1 발광 소자(301)는 제1 서브 화소(PX1) 및 제4 서브 화소(PX4)에 배치되고, 제2 발광 소자(302)는 제2 서브 화소(PX2) 및 제5 서브 화소(PX5)에 배치되며, 제3 발광 소자(303)는 제3 서브 화소(PX3) 및 제6 서브 화소(PX6)에 배치될 수 있다. 제1 발광 소자(301)와 제2 발광 소자(302)는 도 4의 발광 소자(300)와 동일한 구조를 갖고, 각각 제1 색의 광 및 제2 색의 광을 방출하고, 제3 발광 소자(303)는 도 30의 발광 소자(300')와 동일한 구조를 갖고 제3 색의 광을 방출할 수 있다. 일 예로, 표시 장치(10_13)는 청색인 제1 색의 광을 방출하는 제1 발광 소자(301)와, 녹색인 제2 색의 광을 방출하는 제2 발광 소자(302) 및 적색인 제3 색의 광을 방출하는 제3 발광 소자(303)를 포함할 수 있다.
상술한 바와 같이, 발광 소자(300)는 활성층(360)의 조성에 따라 다른 색의 광을 생성할 수 있고, 경우에 따라서 더 많은 수의 반도체층들을 포함할 수 있다. 표시 장치(10_13)는 각 서브 화소(PXn)마다 다른 종류의 발광 소자(301, 302, 303)들이 배치되고, 이들은 각각 다른 색의 광을 방출할 수 있다. 도면에 도시하지 않았으나, 파장 변환 물질이 배치되지 않더라도 발광 소자(301, 302, 303)들이 각각 다른 색의 광을 방출할 수 있고, 표시 장치(10_13)는 산란체를 더 포함하여 각 서브 화소(PXn)마다 균일한 밀도의 광을 방출할 수 있다.
도 32는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_14)는 제1 전극(210_14)이 복수의 층을 포함할 수 있다. 제1 전극(210_14)은 투명성 재료를 포함하는 층과 반사율이 높은 재료를 포함하는 층을 포함하여, 발광 소자(300)에서 방출된 광을 제1 기판(101)의 상부 방향으로 반사시킬 수 있다. 도 32의 표시 장치(10_14)는 제1 전극(210_14)이 복수의 층으로 이루어진 점에서 도 3의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 32의 표시 장치(10_14)는 제1 전극(210_14)이 제1 전극 기저층(210R_14) 및 제1 전극 상부층(210T_14)을 포함할 수 있다. 제1 전극 기저층(210R_14)과 제1 전극 상부층(210T_14)은 각각 전도성 물질을 포함하여 하나의 제1 전극(210_14)을 구성할 수 있다. 다만, 제1 전극 기저층(210R_14)은 반사율이 높은 전도성 물질을 포함하고, 제1 전극 상부층(210T_14)은 투명성 전도성 물질을 포함할 수 있다. 발광 소자(300)에서 방출된 광들 중, 제1 전극(210_14)을 향해 진행하는 광들은 투명한 제1 전극 상부층(210T_14)을 투과하여 제1 전극 기저층(210R_14)으로 진행할 수 있다. 제1 전극 기저층(210R_14)은 입사되는 광을 제1 기판(101)의 상부 방향으로 반사시킬 수 있다.
상술한 바와 같이, 제1 전극(210)은 반사율이 높은 전도성 물질을 포함할 수 있는데, 일 실시예에 따른 표시 장치(10_14)는 제1 전극(210_14)이 복수의 층으로 이루어지고, 각 층들 중 적어도 어느 하나는 반사율이 높은 전도성 물질을 포함할 수 있다. 표시 장치(10)는 발광 소자(300)가 복수의 반도체층들이 적층된 방향과 제1 기판(101)의 상면이 수직하도록 배치되고, 발광 소자(300)에서 출사된 광은 발광 소자(300)의 양 단부로 방출될 수 있다. 상기 광들 중, 제1 기판(101)의 상부 방향을 향해 진행하는 광들은 제2 전극(220)을 통해 외부로 방출될 수 있다. 반면, 제1 전극(210_14)을 향해 진행하는 광들은 제1 전극 기저층(210R_14)에서 반사되어 제1 기판(101)의 상부 방향으로 진행될 수 있다. 이에 따라, 표시 장치(10_14)는 제1 전극 기저층(210R_14)과 제1 전극 상부층(210T_14)으로 이루어진 제1 전극(210_14)을 포함하여, 각 서브 화소(PXn)의 광 효율을 향상시킬 수 있다.
한편, 상술한 표시 장치(10)들은 발광 소자(300)가 제1 전극(210) 상에 무작위의 배열을 갖고 배치될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서, 표시 장치(10)는 제1 전극(210) 상에 배치된 발광 소자(300)들이 특정 방향을 따라 배열, 또는 정렬되어 배치될 수도 있다.
도 33은 또 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다. 도 34는 도 33의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도 33 및 도 34를 참조하면, 일 실시예에 따른 표시 장치(10_15)는 복수의 발광 소자(300)들이 일 방향으로 배열될 수 있다. 표시 장치(10_15)의 제1 전극(210_15)은 상면 일부가 함몰되어 일 방향으로 연장되도록 형성되는 홈부(GP)를 포함하고, 발광 소자(300)들은 제1 전극(210_15)의 홈부(GP) 내에 배치될 수 있다. 제2 전극(220_15)은 도 2의 표시 장치(10)와 달리 발광 소자(300)들이 배열된 방향을 따라 연장된 형상을 갖고, 발광 소자(300) 상에 배치될 수 있다. 즉, 일 실시예에 따른 표시 장치(10_15)는 제1 전극(210_15)이 홈부(GP)를 포함하고, 홈부(GP)의 형상에 따라 발광 소자(300)들의 배열 및 제2 전극(220_15)의 형상이 달라질 수 있다. 도 33 및 도 34의 표시 장치(10_15)는 제1 전극(210_15)과 제2 전극(220_15)의 형상 및 발광 소자(300)들의 배열이 다른 점에서 도 2 및 도 3의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제1 전극(210_15)은 상면 일부가 함몰된 홈부(GP)를 포함하고, 홈부(GP)는 일 방향으로 연장되어 형성될 수 있다. 예를 들어, 홈부(GP)는 제1 전극(210_15) 상에서 제2 방향(DR2)으로 연장되도록 형성될 수 있다. 다만, 이에 제한되지 않으며, 제2 방향(DR2)과 다른 방향, 예컨대 제1 방향(DR1) 또는 이에 경사진 방향으로 연장될 수도 있다. 도면에서는 제1 전극(210_15)의 홈부(GP)가 제2 방향(DR2)으로 연장되어 2열로 형성된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 전극(210_15)의 홈부(GP)는 더 많은 수 또는 열로 형성될 수 있다.
제1 전극(210_15)이 홈부(GP)를 포함함에 따라, 발광 소자(300)들은 제1 전극(210_15)의 홈부(GP) 상에 배치될 수 있다. 홈부(GP)는 제1 전극(210_15)의 상면 중 부분적으로 함몰되어 낮은 높이를 가질 수 있고, 발광 소자(300)가 잉크 내에 분산되어 침강되면 발광 소자(300)들은 제1 전극(210_15)에 형성된 홈부(GP)에 우선적으로 배치될 수 있다. 몇몇 실시예에서, 발광 소자(300)가 분산된 잉크를 제1 전극(210_15) 상에 분사한 뒤, 상기 잉크에 물리적인 힘을 가하거나 전기장을 형성하면 발광 소자(300)들의 위치가 변하면서 제1 전극(210_15)의 일정 위치에 배치될 수 있다. 제1 전극(210_15)에 형성된 홈부(GP)는 제1 전극(210_15)의 상면보다 낮은 높이를 갖고 단차를 형성하므로, 발광 소자(300)들은 침강 또는 외부에서 인가된 힘에 의해 홈부(GP) 내에 배치될 수 있다. 즉, 제1 전극(210_15)의 홈부(GP)는 발광 소자(300)들이 배치되는 영역을 가이드할 수 있고, 이에 따라 복수의 발광 소자(300)들은 홈부(GP)의 형상에 따라 일 방향으로 배열될 수 있다.
제1 절연층(510)은 제1 전극(210_15) 및 제1 평탄화층(109) 상에 배치되며, 발광 소자(300)의 외면을 둘러싸도록 배치될 수 있다. 다만, 도 3의 표시 장치(10)와 달리 제1 절연층(510)은 두께가 발광 소자(300)의 높이 및 제1 전극(210_15)의 두께의 합보다 클 수 있다. 즉, 제1 절연층(510)은 발광 소자(300)의 외면을 둘러싸면서 이들을 덮도록 배치될 수 있다. 다만, 제1 절연층(510)은 제1 절연층(510)을 관통하여 발광 소자(300)의 상면 일부를 노출하는 컨택홀이 형성될 수 있고, 상기 컨택홀을 통해 제2 전극(220_15)은 발광 소자(300)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 절연층(510)은 도 3의 표시 장치(10)와 같이 두께가 발광 소자(300)의 높이 및 제1 전극(210_15)의 두께의 합보다 작을 수 있고, 발광 소자(300)의 일 단부면은 노출될 수 있다. 또한, 제1 절연층(510)은 제1 평탄화층(109) 상에서 하나의 층으로 형성되어 복수의 서브 화소(PXn)들을 커버할 수 있고, 경우에 따라서 각 서브 화소(PXn)에 대응되어 섬형 또는 선형의 패턴을 이룰 수도 있다. 이에 대한 설명은 상술한 바와 동일하다.
제2 전극(220_15)은 제1 절연층(510) 및 발광 소자(300) 상에 배치되되, 발광 소자(300)가 배열된 방향을 따라 일 방향으로 연장될 수 있다. 예를 들어, 제2 전극(220_15)은 제1 전극(210_15)의 홈부(GP)의 형상에 따라 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 도면에 도시된 바와 같이 제2 전극(220_15)은 각 서브 화소(PXn)에 배치되되, 발광 소자(300)들이 배치된 위치에 대응하여 제2 방향(DR2)으로 연장된 형상을 갖고 2열로 배치될 수 있다. 즉, 제2 전극(220_15)은 제2 방향(DR2)으로 연장되어 제1 전극(210_15)의 홈부(GP)와 중첩하도록 배치될 수 있다. 다만, 이에 제한되지 않는다. 제2 전극(220_15)은 발광 소자(300)들의 배열, 또는 제1 전극(210_15)의 홈부(GP)의 형상에 대응하여 다른 방향으로 연장된 형상을 갖거나 더 많은 열로 배치될 수 있다. 또한, 상술한 바와 같이 제2 전극(220_15)은 반드시 각 서브 화소(PXn)마다 배치되지 않고, 각 서브 화소(PXn)마다 배치된 제2 전극(220_15)들이 일체화되어 하나의 제2 전극(220_15)이 다른 서브 화소(PXn)에도 배치될 수도 있다.
제2 전극(220_15)은 실질적으로 제1 절연층(510) 상에 배치되되, 발광 소자(300)들이 배치된 위치에 대응하여 배치될 수 있다. 예를 들어, 제2 전극(220_15)은 제1 절연층(510) 상에서 발광 소자(300)와 중첩하는 영역에 배치될 수 있다. 제2 전극(220_15)은 제1 절연층(510)을 관통하여 발광 소자(300)의 상면 일부를 노출하는 컨택홀을 통해 발광 소자(300)와 접촉할 수 있다. 일 실시예에 따르면 제2 전극(220_15)의 폭은 제1 전극(210_15) 및 발광 소자(300)의 폭보다 작을 수도 있다. 제2 전극(220_15)은 제1 절연층(510)의 컨택홀을 통해 노출된 발광 소자(300)의 일부분과 접촉할 수 있으므로, 반드시 발광 소자(300)보다 넓은 폭으로 형성되지 않을 수도 있다. 다만, 이에 제한되지 않으며, 제2 전극(220_15)의 폭은 제1 전극(210)의 폭보다 작되 발광 소자(300)의 폭보다 클 수 있다.
제2 전압 배선(VL2_15)은 도 2의 실시예와 달리 배선 분지부(도 2의 'VLP')가 생략되고, 일 방향으로 연장된 형상을 가질 수 있다. 예를 들어, 제2 전압 배선(VL2_15)은 배선 줄기부(VLS)와 유사하게 제1 방향(DR1)으로 연장되어 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 도면에 도시되지 않았으나, 제2 전극(220_15)은 일 방향으로 연장되어 제2 전압 배선(VL2)에 직접 접촉할 수 있다. 다만, 이에 제한되지 않는다. 후술할 바와 같이, 제2 전극(220_15)의 형상에 따라 제2 전압 배선(VL2_15)도 배치 및 그 형상이 달라질 수 있다.
도 33 및 도 34의 표시 장치(10_15)는 제1 전극(210_15)이 홈부(GP)를 포함하고, 발광 소자(300)는 제1 전극(210_15)의 홈부(GP)에 배치될 수 있다. 표시 장치(10_15)의 제조 공정 중, 홈부(GP)는 잉크에 분산된 발광 소자(300)가 특정 위치로 배치되도록 유도할 수 있고, 발광 소자(300)는 제1 전극(210_15)의 홈부(GP)를 따라 배열될 수 있다. 표시 장치(10_15)는 홈부(GP)의 형상에 따라 각 서브 화소(PXn)에 배치되는 발광 소자(300)들의 일 방향으로 배열될 수 있고, 제2 전극(220_15)도 발광 소자(300)의 배열에 따라 특정 형상을 가질 수 있다.
도 35는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 35를 참조하면, 일 실시예에 따른 표시 장치(10_16)는 발광 소자(300)들이 일 방향으로 배열되고, 제2 전극(220_16)은 발광 소자(300)의 노출된 일 단부면을 덮도록 배치될 수 있다. 도 34의 표시 장치(10_15)와 달리, 제1 절연층(510)은 두께가 발광 소자(300)의 높이 및 제1 전극(210_16)의 합보다 낮고, 발광 소자(300)의 일 단부면은 노출될 수 있다. 제2 전극(220_16)은 폭이 발광 소자(300)보다 크게 형성되어 노출된 발광 소자(300)의 일 단부면을 덮도록 배치될 수 있다. 도 35의 표시 장치(10_16)는 제2 전극(220_16)의 폭과 제1 절연층(510)의 두께가 다른 점에서 도 34의 표시 장치(10_15)와 차이가 있다. 그 외, 다른 설명은 동일한 바, 중복되는 설명은 생략하기로 한다.
한편, 도 34와 같이, 제1 전극(210_15)이 홈부(GP)가 형성되면 발광 소자(300)들은 특정 위치로 배치되도록 유도될 수 있다. 다만, 반드시 제1 전극(210_15)이 상면 일부가 함몰되지 않고 그 상부에 배치되는 절연층을 통해 발광 소자(300)들은 특정 위치로 배치될 수도 있다. 일 실시예에 따르면, 표시 장치(10)는 제1 전극(210) 상에 배치되는 절연층을 더 포함하여 발광 소자(300)들을 일 방향으로 배열시킬 수 있다.
도 36은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 36을 참조하면, 일 실시예에 따른 표시 장치(10_17)는 제1 전극(210_17) 상에 배치되는 제3 절연층(530_17)을 더 포함할 수 있다. 제3 절연층(530_17)은 제1 전극(210_17)의 상면 일부를 노출하는 개구부(OP)를 포함하고, 발광 소자(300)는 개구부(OP) 내에 배치되어 제1 전극(210_17)과 전기적으로 연결될 수 있다.
구체적으로 설명하면, 제3 절연층(530_17)은 제1 전극(210_17)의 상면 일부를 노출하는 개구부(OP)를 포함하여 제1 전극(210_17) 상에 배치될 수 있다. 일 예로, 도면에 도시된 바와 같이 제3 절연층(530_17)은 제1 전극(210_17) 상에만 배치될 수 있으나, 이에 제한되지 않는다. 제3 절연층(530_17)은 제1 전극(210_17)의 일부를 노출시킬 수 있다면 그 배치는 다양하게 변형될 수 있다. 예를 들어, 제3 절연층(530_17)은 제1 절연층(510)과 유사하게 제1 전극(210_17)을 포함하여 제1 평탄화층(109) 상에 전면적으로 배치되고, 개구부(OP)는 제1 전극(210_17)과 중첩하도록 형성될 수도 있다.
제3 절연층(530_17)은 개구부(OP)를 포함하여 상면이 단차가 형성될 수 있다. 도 34의 제1 전극(210_15)에 형성된 홈부(GP)와 유사하게, 제3 절연층(530_17)의 개구부(OP)는 발광 소자(300)들이 특정 위치, 예를 들어 개구부(OP)에 의해 노출된 제1 전극(210_17) 상에 배치되도록 유도할 수 있고, 발광 소자(300)들은 개구부(OP)의 형상에 따라 특정 방향으로 배열될 수 있다. 제3 절연층(530_17)의 개구부(OP)가 일 방향으로 연장된 형상을 갖는 경우, 복수의 발광 소자(300)들은 개구부(OP)가 연장된 일 방향을 따라 배열될 수 있다. 다만, 이에 제한되지 않고, 제3 절연층(530_17)에 형성되는 개구부(OP)는 다양한 배치 및 구조를 가질 수 있다. 일 실시예에 따른 표시 장치(10_17)는 개구부(OP)가 형성된 제3 절연층(530_17)을 더 포함하여, 발광 소자(300)들이 특정 위치에 배치되도록 유도할 수 있다.
한편, 상술한 바와 같이, 각 서브 화소(PXn)들의 발광 소자(300)들은 제2 전극(220)을 통해 동일한 전기 신호가 인가될 수 있다. 발광 소자(300)들이 일 방향으로 배열되는 것과 무관하게 제2 전극(220)은 각 서브 화소(PXn)의 제1 전극(210)보다 크게 형성되거나, 이웃하는 다른 서브 화소(PXn)를 넘어 배치될 수도 있다.
도 37 및 도 38은 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도들이다.
도 37을 참조하면, 일 실시예에 따른 표시 장치(10_18)는 각 서브 화소(PXn)마다 배치된 발광 소자(300)들은 일 방향으로 배열되고, 제2 전극(220_18)은 일 방향으로 연장되어 각 화소(PXA, PXB)에 배치되고, 복수의 서브 화소(PXn)들을 커버할 수 있다. 즉, 서로 다른 서브 화소(PXn)에 배치된 발광 소자(300)들은 동일한 제2 전극(220_18)과 전기적으로 연결될 수 있다. 이 경우, 제2 전압 배선(VL2_18)은 각 서브 화소(PXn)마다 배치되지 않고, 몇몇 서브 화소(PXn)에만 배치되어 제2 전극(220_18)과 전기적으로 연결될 수 있다. 도 37의 표시 장치(10_18)는 제2 전극(220_18)의 형상 및 제2 전압 배선(VL2_18)의 배치가 다른 점에서 도 33의 표시 장치(10_15)와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 전극(220_18)은 제2 전압 배선(VL2_18)과 전기적으로 연결되어 복수의 서브 화소(PXn)들에 동일한 전기 신호를 인가할 수 있다. 이에 따라, 몇몇 서브 화소(PXn)들은 하나의 제2 전극(220_18)이 배치되어 동일한 전기 신호가 동시에 인가될 수도 있다. 도면에서는 제2 전극(220_18)이 각 화소(PXA, PXB)를 커버하도록 배치된 것이 도시되어 있다. 예를 들어, 하나의 제2 전극(220_18)은 제1 전극(210_18)보다 큰 폭을 갖고 제1 방향(DR1)으로 연장되도록 배치될 수 있으나, 이에 제한되지 않는다. 제2 전극(220_18)은 반드시 제1 방향(DR1)으로 연장되지 않을 수 있으며, 복수의 서브 화소(PXn)들을 커버하도록 형성되어 표시 영역(DPA) 전면에 걸쳐 섬형 또는 선형의 패턴을 가질 수 있다.
한편, 제2 전극(220_18)은 더 큰 폭을 갖도록 형성되고 더 많은 수의 서브 화소(PXn) 또는 화소(PXA, PXB)들을 커버하도록 배치될 수도 있다.
도 38을 참조하면, 일 실시예에 따른 표시 장치(10_19)는 하나의 제2 전극(220_19)이 더 많은 수의 서브 화소(PXn)들과 화소(PXA, PXB)들에 배치될 수 있다. 하나의 제2 전극(220_19)은 제1 화소(PXA) 및 제2 화소(PXB)에 걸쳐 배치될 수 있고, 제1 내지 제6 서브 화소(PX1, PX2, PX3, PX4, PX5, PX6)에 배치된 복수의 발광 소자(300)들은 동일한 제2 전극(220_19)과 전기적으로 연결될 수 있다. 나아가, 제2 전극(220_19)은 표시 영역(DPA)에 전면적으로 배치될 수도 있고, 표시 장치(10_19)는 하나의 제2 전극(220_19)만을 포함할 수도 있다. 그 외 다른 설명들은 상술한 바와 동일한 바, 자세한 설명은 생략한다.
한편, 표시 장치(10)는 폭(W)이 높이(H)보다 큰 발광 소자(300)를 포함하되, 이들은 반드시 일정한 방향을 향하도록 배치되지 않을 수 있다. 상술한 바와 같이 발광 소자(300)는 제1 타입 발광 소자(300A)와 제2 타입 발광 소자(300B)를 포함할 수 있다. 다만, 몇몇 실시예에서 발광 소자(300)는 제1 반도체층(310)의 폭이 제2 반도체층(320)보다 큰 구조를 가질 수 있고, 이에 따라 제1 전극(210) 상에 배치되는 발광 소자(300)들은 비교적 큰 폭을 갖는 제1 반도체층(310)이 하부를 향하도록 배치될 수 있다. 이하, 발광 소자(300)의 다른 실시예에 대하여 설명하기로 한다.
도 39 및 도 40은 또 다른 실시예에 따른 발광 소자의 단면도들이다.
먼저, 도 39를 참조하면, 일 실시예에 따른 발광 소자(300'')는 제1 반도체층(310)이 본체부(310A)와 확장부(310B)를 포함할 수 있다. 도 39의 발광 소자(300'')는 제1 반도체층(310)이 확장부(310B)를 더 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 제1 반도체층(310)의 구조에 대하여 자세히 설명하고, 그 외 다른 설명은 생략하기로 한다.
일 실시예에 따르면, 발광 소자(300'')의 제1 반도체층(310)은 활성층(360)이 배치되는 본체부(310A) 및 일 방향으로 측정된 폭이 더 넓은 확장부(310B)를 포함할 수 있다. 제1 반도체층(310)의 본체부(310A)는 폭(WB)이 실질적으로 제2 반도체층(320) 및 활성층(360)의 폭과 동일할 수 있고, 제1 반도체층(310)의 확장부(310B)는 폭(WA)이 본체부(310A)의 폭보다 클 수 있다.
절연막(380)은 적어도 활성층(360)의 외면을 둘러싸도록 배치되고, 제1 반도체층(310)의 본체부(310A)만을 둘러싸도록 배치될 수 있다. 일 실시예에 따르면, 발광 소자(300'')의 절연막(380)은 제1 반도체층(310)의 본체부(310A)의 외면을 둘러싸되, 확장부(310B)의 상면은 노출되도록 배치될 수 있다. 도 39의 발광 소자(300'')는 제1 식각 공정(도 6의 '1st etch') 이후에 남은 제1 서브 반도체층(3100') 중 일부를 포함하여 하부 기판(1000)으로부터 분리하여 제조될 수 있다. 절연막(380)은 절연 물질이 제1 서브 반도체층(3100')과 반도체 코어(30)를 덮도록 배치된 후, 반도체 코어(30)의 상면을 노출하는 공정을 통해 형성될 수 있다. 여기서, 제1 서브 반도체층(3100') 상에 형성된 절연 물질도 함께 제거될 수 있고, 이에 따라 절연막(380)은 반도체 코어(30)의 외면만 둘러싸도록 형성될 수 있다. 즉 발광 소자(300'')는 절연막(380)이 제1 반도체층(310)의 본체부(310A) 외면만 둘러싸고, 확장부(310B)의 상면은 노출시킬 수 있다.
일 실시예에 따른 발광 소자(300'')는 제1 반도체층(310)이 더 큰 폭을 갖는 확장부(310B)를 포함함에 따라, 발광 소자(300)의 중간을 기준으로, 제1 반도체층(310)이 위치하는 일 단부가 제2 반도체층(320)이 위치하는 타 단부보다 비교적 큰 질량을 가질 수 있다.
도 40을 참조하면, 일 실시예에 따른 발광 소자(300''')는 제1 반도체층(310)의 폭이 제2 반도체층(320)의 폭보다 크고, 제1 반도체층(310)으로부터 이들이 적층된 방향인 제3 방향(DR3)으로 갈수록 폭이 작아지는 형상을 가질 수 있다. 즉, 발광 소자(300''')는 측면이 경사진 형상을 가질 수 있다. 도 39의 발광 소자(300'')와 같이, 일 실시예에 따른 발광 소자(300''')는 제2 반도체층(320)보다 제1 반도체층(310)의 폭이 더 크게 형성되고, 제1 반도체층(310)이 위치하는 일 단부가 제2 반도체층(320)이 위치하는 타 단부보다 비교적 큰 질량을 가질 수 있다.
표시 장치(10)의 제조 공정 중, 잉크에 분산된 발광 소자(300)들은 중력 또는 전기장에 의해 침강되어 제1 전극(210) 상에 배치될 수 있다. 발광 소자(300)의 양 단부가 균일한 폭을 가질 경우, 잉크 내에서 방향성 없이 침강될 수 있고, 도 3과 같이 표시 장치(10)에 포함된 발광 소자(300)는 제1 타입 발광 소자(300A) 또는 제2 타입 발광 소자(300B)를 포함할 수 있다.
다만, 발광 소자(300'')가 폭이 더 큰 확장부(310B)를 포함하는 제1 반도체층(310)을 포함하거나, 제1 반도체층(310)의 폭이 더 클 경우, 잉크 내에서 침강될 때 제1 반도체층(310)이 하부를 향하도록 침강될 확률이 증가할 수 있다. 표시 장치(10)의 제조 공정 중, 제1 전극(210) 상에 잉크가 분사되면 발광 소자(300'')들은 침강되어 제1 전극(210) 상에 배치될 수 있다. 일 실시예에 따르면 발광 소자(300'')들은 제1 반도체층(310)이 하부를 향하도록 침강될 확률이 증가하게 되고, 표시 장치(10)는 대부분의 발광 소자(300)들이 제1 반도체층(310)이 제1 전극(210)과 전기적으로 연결된 제1 타입 발광 소자(300A)일 수 있다.
도 41 및 도 42는 도 39의 발광 소자를 포함하는 표시 장치의 일부분을 나타내는 단면도이다.
도 41 및 도 42를 참조하면, 일 실시예에 따른 표시 장치(10_20, 10_21)는 도 39의 발광 소자(300'')를 포함하고, 발광 소자(300'')들은 제1 반도체층(310)이 제1 전극(210)과 전기적으로 연결되는 제1 타입 발광 소자(300A)일 수 있다. 도 41의 표시 장치(10_20)는 도 3의 표시 장치(10)가 도 39의 발광 소자(300'')를 포함하는 예를 도시하고 있고, 도 42의 표시 장치(10_21)는 도 34의 표시 장치(10_15)가 도 39의 발광 소자(300'')를 포함하는 예를 도시하고 있다. 또한, 도면으로 도시하지 않았으나, 표시 장치(10_20, 10_21)는 도 40의 발광 소자(300''')를 포함할 수도 있다.
상술한 바와 같이, 도 39 및 도 40의 발광 소자(300'', 300''')는 더 큰 폭을 갖는 부분을 포함하는 제1 반도체층(310)을 포함하여, 잉크 내에 분산된 상태에서 제1 반도체층(310)이 하부를 향하도록 침강될 확률이 증가할 수 있다. 이에 따라, 도 41 및 도 42에 도시된 바와 같이, 표시 장치(10)는 더 많은 수의 발광 소자(300)가 제1 반도체층(310)은 제1 전극(210)과 전기적으로 연결되고, 제2 반도체층(320)은 제2 전극(220)과 전기적으로 연결될 수 있다. 즉, 표시 장치(10)는 각 서브 화소(PXn)마다 배치된 발광 소자(300)들이 제1 타입 발광 소자(300A)일 확률이 커질 수 있다. 그 외 다른 설명들은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 도 39의 발광 소자(300'')는 제1 반도체층(310)의 확장부(310B) 상면이 절연막(380)이 형성되지 않고 노출될 수 있다. 일 실시예에 따른 표시 장치(10)는 도 39의 발광 소자(300'')를 포함하고, 제1 반도체층(310)의 확장부(310B)와 제1 전극(210)에 접촉하는 접촉 전극을 더 포함할 수 있다.
도 43은 또 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다. 도 44는 도 43의 Ⅵ-Ⅵ'선을 따라 자른 단면도이다.
도 43 및 도 44를 참조하면, 일 실시예에 따른 표시 장치(10_22)는 도 39의 발광 소자(300'')를 포함하고, 제1 반도체층(310)의 확장부(310B)와 접촉하는 제3 접촉 전극(263_22) 및 제4 접촉 전극(264_22)을 더 포함할 수 있다. 도 43 및 도 44의 표시 장치(10_22)는 제3 접촉 전극(263_22)과 제4 접촉 전극(264_22)을 더 포함하는 점에서 도 33 및 도 42의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
일 실시예에 따른 표시 장치(10_22)는 도 39의 발광 소자(300'')를 포함할 수 있고, 발광 소자(300'')는 제1 전극(210_22)의 홈부(GP)에 배치될 수 있다. 일 실시예에서, 발광 소자(300'')는 제1 반도체층(310)의 확장부(310B)의 폭이 제1 전극(210_22)의 홈부(GP)의 폭보다 작을 수 있다. 이에 따라, 제1 반도체층(310)이 확장부(310B)를 포함하는 발광 소자(300'')는 홈부(GP) 내에 배치될 수 있고, 제1 전극(210_22) 상에서 일 방향으로 배열될 수 있다.
제3 접촉 전극(263_22)은 발광 소자(300'')의 확장부(310B) 일 측 및 제1 전극(210_22)과 접촉할 수 있고, 제4 접촉 전극(264_22)은 발광 소자(300'')의 확장부(310B) 타 측 및 제1 전극(210_22)과 접촉할 수 있다. 제3 접촉 전극(263_22)과 제4 접촉 전극(264_22)은 각각 홈부(GP)를 따라 일 방향, 예를 들어 제2 방향(DR2)으로 연장될 수 있다. 제3 접촉 전극(263_22)과 제4 접촉 전극(264_22)은 상술한 제1 접촉 전극(261_2) 및 제2 접촉 전극(262_2)과 동일한 재료로 이루어질 수 있다. 일 예로, 제3 접촉 전극(263_22)과 제4 접촉 전극(264_22)은 전도성 물질로, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다.
제3 접촉 전극(263_22)과 제4 접촉 전극(264_22)은 확장부(310B)의 노출된 부분을 덮도록 배치될 수 있다. 예를 들어, 제3 접촉 전극(263_22)과 제4 접촉 전극(264_22)은 확장부(310B)의 상면 및 측면을 덮도록 배치될 수 있고, 부분적으로 발광 소자(300)의 절연막(380)과도 접촉할 수 있다. 발광 소자(300'')는 제1 반도체층(310)이 제1 전극(210_22)과 직접 접촉함과 동시에 제3 접촉 전극(263_22) 및 제4 접촉 전극(264_22)을 통해 제1 전극(210_22)과 전기적으로 연결될 수 있다. 제3 접촉 전극(263_22) 및 제4 접촉 전극(264_22)은 서로 다른 재료로 이루어진 제1 반도체층(310)과 제1 전극(210_22) 사이의 접촉 저항을 감소시킬 수 있다.
한편, 제3 접촉 전극(263_22)과 제4 접촉 전극(264_22)은 각각 발광 소자(300'')의 확장부(310B) 및 제1 전극(210_22)과 접촉할 수 있다. 즉, 이들은 각각 동일한 층들과 접촉할 수 있으므로, 이들 중 서로 인접하여 배치되는 부분은 서로 연결되어 일체화될 수 있다. 예를 들어, 어느 한 홈부(GP)에 배치된 발광 소자(300'')와 접촉하는 제4 접촉 전극(264_22)은 다른 홈부(GP)에 배치된 발광 소자(300'')와 접촉하는 제3 접촉 전극(263_22)과 인접하여 배치될 수 있고, 이들은 일체화되어 하나의 접촉 전극을 형성할 수 있다.
도 45는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 45를 참조하면, 일 실시예에 따른 표시 장치(10_23)는 발광 소자(300'')의 확장부(310B) 일 측과 접촉하는 제3 접촉 전극(263_23), 확장부(310B) 타 측과 접촉하는 제4 접촉 전극(264_23) 및 서로 다른 발광 소자(300'')의 확장부(310B) 일 측 및 타 측에 동시에 접촉하는 제5 접촉 전극(265_23)을 포함할 수 있다. 제5 접촉 전극(265_23)은 어느 한 홈부(GP)에 배치된 발광 소자(300'')와 접촉하는 제4 접촉 전극(도 44의 '264_22')이 다른 홈부(GP)에 배치된 발광 소자(300'')와 접촉하는 제3 접촉 전극(도 44의 '263_22')과 일체화되어 형성된 것일 수 있다. 제3 접촉 전극(263_23), 제4 접촉 전극(264_23) 및 제5 접촉 전극(265_23)은 각각 발광 소자(300'')의 확장부(310B) 및 제1 전극(210_23)과 접촉할 수 있고, 발광 소자(300'')의 제1 반도체층(310)은 제3 접촉 전극(263_23), 제4 접촉 전극(264_23) 및 제5 접촉 전극(265_23)을 통해서도 제1 전극(210_23)과 전기적으로 연결될 수 있다. 그 외 다른 설명들은 상술한 바와 동일하다.
한편, 표시 장치(10)의 제조 공정 중, 발광 소자(300)는 잉크에 분산된 상태로 분사될 수 있다. 상술한 바와 같이, 표시 장치(10)는 각 서브 화소(PXn)마다 다른 종류의 발광 소자(300)들이 배치될 수 있고, 각 서브 화소(PXn)마다 다른 발광 소자(300)가 분산된 잉크가 분사될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(PXn)의 경계에 배치되어 각 서브 화소(PXn)들을 구분하며 제조 공정 중 잉크가 넘치는 것을 방지하는 뱅크층을 더 포함할 수 있다.
도 46은 또 다른 다른 실시예에 따른 표시 장치의 제1 화소 및 제2 화소를 나타내는 평면도이다. 도 47은 도 46의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다.
도 46 및 도 47을 참조하면, 표시 장치(10_24)는 각 서브 화소(PXn)의 경계에 배치되는 뱅크층(400_24)을 포함할 수 있다. 도 46 및 도 47의 표시 장치(10_24)는 뱅크층(400_24)이 더 배치된 점에서 도 2 및 도 3의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 뱅크층(400_24)에 대하여 상세히 설명하기로 한다.
뱅크층(400_24)은 제1 평탄화층(109) 상에 배치될 수 있다. 도 46 및 도 47에 도시된 바와 같이, 뱅크층(400_24)은 각 서브 화소(PXn)들 간의 경계에 배치될 수 있다. 뱅크층(400_24)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되도록 배치되며, 제1 전극(210) 및 발광 소자(300)들이 배치되는 영역을 포함하여 제1 전극(210)과 제1 절연층(510)의 일부를 둘러싸도록 배치될 수 있다. 즉, 뱅크층(400_24)은 각 서브 화소(PXn)를 둘러싸도록 배치되며, 뱅크층(400_24)은 표시 영역(DPA) 전면에 있어서 격자형 패턴을 형성할 수 있다.
일 실시예에 따르면, 뱅크층(400_24)의 높이는 제1 절연층(510)의 높이 및 발광 소자(300)의 높이보다 클 수 있다. 뱅크층(400_24)은 이웃하는 서브 화소(PXn)들을 구분함과 동시에 후술할 바와 같이 표시 장치(10)의 제조 공정 중 발광 소자(300)를 배치하기 위한 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 즉, 뱅크층(400_24)은 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 뱅크층(400_24)은 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
도 48은 도 46의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 48을 참조하면, 표시 장치(10_24)의 제조 공정 중, 발광 소자(300)가 분산된 잉크(Ink)가 제1 전극(210) 상에 분사되면, 잉크(Ink)는 뱅크층(400_24)이 형성하는 공간 내에 위치할 수 있고, 뱅크층(400_24)은 잉크(Ink)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 잉크(Ink)는 뱅크층(400_24)이 형성하는 공간 내에 분사되고, 발광 소자(300)들은 제1 전극(210) 상에 원활하게 배치될 수 있다. 각 서브 화소(PXn)들이 서로 다른 발광 소자(300)들을 포함할 경우, 뱅크층(400_24)을 포함하는 표시 장치(10_24)는 서로 다른 서브 화소(PXn)에 배치된 발광 소자(300)들이 혼합되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
101: 제1 기판
210: 제1 전극 220: 제2 전극
300: 발광 소자

Claims (30)

  1. 제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고,
    상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 배치된 방향인 제1 방향으로 측정된 길이는 상기 제1 방향에 수직한 제2 방향으로 측정된 폭보다 짧은 발광 소자.
  2. 제1 항에 있어서,
    상기 발광 소자는 종횡비가 0.1 내지 1.0 사이의 값을 갖는 발광 소자.
  3. 제1 항에 있어서,
    상기 발광 소자는 적어도 상기 활성층의 외면을 둘러싸도록 배치된 절연막을 더 포함하는 발광 소자.
  4. 제3 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 어느 하나의 일 면 상에 배치된 전극층을 더 포함하는 발광 소자.
  5. 제4 항에 있어서,
    상기 절연막은 상기 전극층의 외면을 둘러싸되, 상기 전극층의 외면 중 적어도 일부가 노출되도록 배치된 발광 소자.
  6. 제3 항에 있어서,
    상기 제1 반도체층은 본체부 및 상기 본체부보다 상기 제2 방향으로 측정된 폭이 넓은 확장부를 포함하고, 상기 활성층은 상기 본체부 상에 배치된 발광 소자.
  7. 제6 항에 있어서,
    상기 절연막은 상기 본체부의 외면을 둘러싸되, 상기 확장부의 상면이 노출되도록 배치된 발광 소자.
  8. 제3 항에 있어서,
    상기 제1 반도체층의 상기 제2 방향으로 측정된 폭이 상기 제2 반도체층의 상기 제2 방향으로 측정된 폭보다 넓도록 측면이 경사진 형상을 갖는 발광 소자.
  9. 제1 항에 있어서,
    상기 제1 반도체층과 상기 활성층 사이에 배치된 제3 반도체층, 상기 활성층과 상기 제2 반도체층 사이에 배치된 제4 반도체층 및 상기 제4 반도체층과 상기 제2 반도체층 사이에 배치된 제5 반도체층을 더 포함하는 발광 소자.
  10. 제1 기판;
    상기 제1 기판 상에 배치된 제1 전극;
    상기 제1 전극 상에 배치된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 일 단부는 상기 제1 전극과 전기적으로 연결되고 타 단부는 상기 제2 전극과 전기적으로 연결된 발광 소자; 및
    상기 발광 소자의 외면을 둘러싸며 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 절연층을 포함하고,
    상기 발광 소자는
    제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고,
    상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 배치된 방향인 제1 방향으로 측정된 길이는 상기 제1 방향에 수직한 제2 방향으로 측정된 폭보다 짧은 표시 장치.
  11. 제10 항에 있어서,
    상기 발광 소자는 상기 일 단부는 상기 제1 전극과 직접 접촉하고, 상기 타 단부는 상기 제2 전극과 직접 접촉하는 표시 장치.
  12. 제11 항에 있어서,
    상기 발광 소자의 타 단부는 적어도 일부 영역이 상기 제1 절연층 상면에서 돌출되고,
    상기 제2 전극은 상기 돌출된 타 단부를 덮도록 배치되는 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 전극의 상기 제2 방향으로 측정된 폭은 상기 제1 전극의 상기 제2 방향으로 측정된 폭보다 큰 표시 장치.
  14. 제11 항에 있어서,
    상기 제2 전극의 상기 제2 방향으로 측정된 폭은 상기 발광 소자의 상기 제2 방향으로 측정된 폭보다 작은 표시 장치.
  15. 제10 항에 있어서,
    상기 제1 전극 상에 배치된 제1 접촉 전극 및 상기 제1 절연층과 상기 제2 전극 사이에 배치된 제2 접촉 전극을 더 포함하고,
    상기 발광 소자는 상기 일 단부는 상기 제1 접촉 전극과 직접 접촉하고, 상기 타 단부는 상기 제2 접촉 전극과 직접 접촉하는 표시 장치.
  16. 제10 항에 있어서,
    상기 제1 전극은 제1 전극 기저층 및 상기 제1 전극 기저층 상에 배치된 제1 전극 상부층을 포함하고,
    상기 제1 전극 기저층은 상기 발광 소자에서 방출된 광을 반사시키는 표시 장치.
  17. 제10 항에 있어서,
    상기 발광 소자는 상기 제1 반도체층이 상기 제1 전극과 전기적으로 연결된 제1 타입 발광 소자 및 상기 제1 반도체층이 상기 제2 전극과 전기적으로 연결된 제2 타입 발광 소자를 포함하는 표시 장치.
  18. 제10 항에 있어서,
    상기 제1 절연층 및 상기 제2 전극을 덮도록 배치된 제2 절연층을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 어느 하나는 산란체를 더 포함하는 표시 장치.
  20. 제10 항에 있어서,
    상기 제1 전극은 상면 일부가 함몰된 홈부를 포함하고, 상기 발광 소자는 상기 홈부에 배치된 표시 장치.
  21. 제20 항에 있어서,
    상기 발광 소자의 상기 제1 반도체층은 상기 활성층이 배치되는 본체부 및 상기 본체부보다 상기 제2 방향으로 측정된 폭이 넓은 확장부를 포함하고,
    상기 확장부의 폭은 상기 홈부의 폭보다 작은 표시 장치.
  22. 제21 항에 있어서,
    상기 발광 소자의 상기 확장부 일측 및 상기 제1 전극과 접촉하는 제3 접촉 전극 및 상기 확장부 타측 및 상기 제1 전극과 접촉하는 제4 접촉 전극을 더 포함하는 표시 장치.
  23. 제10 항에 있어서,
    상기 제1 전극 상에 배치되고 상기 제1 전극의 상면 일부를 노출하는 개구부를 포함하는 제3 절연층을 더 포함하고,
    상기 발광 소자는 상기 개구부 내에 배치된 표시 장치.
  24. 복수의 화소를 포함하는 제1 기판;
    상기 제1 기판 상에 배치되고, 상기 화소 내에 배치된 제1 전극;
    적어도 일부 영역이 상기 제1 전극과 중첩하도록 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 일 단부는 상기 제1 전극과 전기적으로 연결되고 타 단부는 상기 제2 전극과 전기적으로 연결된 발광 소자를 포함하고,
    상기 발광 소자는 제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고,
    상기 발광 소자의 폭은 상기 제1 전극과 상기 제2 전극 사이의 간격보다 큰 표시 장치.
  25. 제24 항에 있어서,
    상기 화소는 제1 화소 및 제2 화소를 포함하고,
    상기 제1 전극은 상기 제1 화소에 배치되며,
    상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 발광 소자를 포함하는 표시 장치.
  26. 제25 항에 있어서,
    상기 제2 전극은 상기 제1 화소에 배치되고, 일 방향으로 측정된 폭이 상기 제1 전극의 상기 일 방향으로 측정된 폭보다 큰 표시 장치.
  27. 제26 항에 있어서,
    상기 제2 화소의 상기 제1 기판 상에 배치된 제3 전극을 더 포함하고,
    상기 제2 전극은 적어도 일부 영역이 상기 제2 화소에 배치된 상기 제3 전극과 중첩하도록 배치되고,
    상기 발광 소자는 상기 제2 전극과 상기 제3 전극 사이에 배치된 제2 발광 소자를 더 포함하는 표시 장치.
  28. 제25 항에 있어서,
    상기 제1 기판 상에 배치되고, 상기 제1 화소 및 상기 제2 화소를 각각 둘러싸도록 배치된 뱅크층을 더 포함하는 표시 장치.
  29. 제24 항에 있어서,
    상기 제1 전극은 상면 일부가 함몰되어 일 방향으로 연장된 홈부를 포함하고,
    상기 발광 소자는 상기 홈부에 배치되어 상기 일 방향으로 배열된 표시 장치.
  30. 제29 항에 있어서,
    상기 제2 전극은 상기 일 방향으로 연장되어 상기 제1 전극의 상기 홈부와 중첩하도록 배치된 표시 장치.
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