CN117729800A - 背板衬底 - Google Patents

背板衬底 Download PDF

Info

Publication number
CN117729800A
CN117729800A CN202311184177.7A CN202311184177A CN117729800A CN 117729800 A CN117729800 A CN 117729800A CN 202311184177 A CN202311184177 A CN 202311184177A CN 117729800 A CN117729800 A CN 117729800A
Authority
CN
China
Prior art keywords
layer
electrode
sub
transistor
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311184177.7A
Other languages
English (en)
Inventor
玄珍浩
权承旭
尹熙敞
李惠珉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN117729800A publication Critical patent/CN117729800A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/18—Tiled displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/02—Composition of display devices
    • G09G2300/023—Display panel composed of stacked panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/02—Composition of display devices
    • G09G2300/026—Video wall, i.e. juxtaposition of a plurality of screens to create a display screen of bigger dimensions
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G09G2300/0866—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes by means of changes in the pixel supply voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0216—Interleaved control phases for different scan lines in the same sub-field, e.g. initialization, addressing and sustaining in plasma displays that are not simultaneous for all scan lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

提供了背板衬底。显示装置的背板衬底包括子像素。背板衬底包括：支承衬底；电路层，在支承衬底的第一表面上，并且包括分别与子像素对应的像素驱动器；电极层，在电路层上，并且包括与子像素中的每个的发射区域对应的阳极和阴极；堤层，在电路层上，并且与子像素中的每个的发射区域周围的区域对应；以及谷，与支承衬底的边缘间隔开并且至少穿透堤层。

Description

背板衬底
相关申请的交叉引用
本申请要求于2022年9月16日在韩国知识产权局提交的第10-2022-0116992号韩国专利申请的优先权和权益，所述韩国专利申请的全部公开内容通过引用并入本文中。
技术领域
本公开涉及背板衬底、显示装置及拼接显示装置。
背景技术
随着信息社会的发展，对用于显示图像的显示装置的需求以各种形式增加。显示装置可以是诸如液晶显示器、场发射显示器和发光显示器的平坦面板显示器。
发光显示器可以包括有机发光显示器和发光二极管显示器，有机发光显示器包括有机发光二极管元件作为发光元件，发光二极管显示器包括无机发光二极管元件作为发光元件。
在有机发光显示器的情况下，通过调节供应到有机发光二极管元件的驱动电流的大小来调节有机发光二极管元件的光的亮度或灰度级。
另一方面，在发光二极管显示器的情况下，因为从无机发光二极管元件发射的光的颜色根据驱动电流而变化，所以可能无法仅通过调节供应到无机发光二极管元件的驱动电流的大小来正确地显示图像。
在一个或更多个实施方式中，发光二极管显示器可以包括背板衬底，所述背板衬底包括每个子像素的像素驱动器、阳极和阴极以及安装在每个子像素的阳极和阴极上的发光元件。
发明内容
当在单独的工作空间中执行准备背板衬底的工艺和将发光元件安装在背板衬底上的工艺时，背板衬底的转移是不可避免的。当转移背板衬底时，它可以由保护层临时覆盖，以便保护背板衬底的两个表面免受异物影响或免受损坏。
此外，在将背板衬底移动到执行安装发光元件的工艺的工作空间之后，必须去除覆盖背板衬底的保护层，以便安装发光元件和电路板。
这里，如果保护层保留，则可能引起发光元件的安装缺陷。
本公开的实施方式的方面和特征提供了可以减少阳极和阴极上的残留保护层的背板衬底、显示装置和拼接显示装置。
本公开的实施方式的方面和特征还提供了可通过防止子像素的颜色根据供应到无机发光二极管元件的驱动电流而改变来改善图像质量的背板衬底、显示装置和拼接显示装置。
然而，本公开的实施方式的方面和特征不限于本文中所阐述的方面和特征。通过参考下面给出的本公开的详细描述，本公开的实施方式的以上和其它方面以及特征对于本公开所属领域中的普通技术人员将变得更加显而易见。
根据本公开的一个或更多个实施方式，包括子像素的显示装置的背板衬底包括：支承衬底；电路层，在支承衬底的第一表面上，并且包括分别与子像素对应的像素驱动器；电极层，在电路层上，并且包括与子像素中的每个的发射区域对应的阳极和阴极；堤层，在电路层上，并且与子像素中的每个的发射区域周围的区域对应；以及谷，与支承衬底的边缘间隔开并且至少穿透堤层。
显示装置还包括像素，像素各自包括子像素之中的两个或更多个邻近的子像素。像素包括最靠近支承衬底的边缘的第一像素和与第一像素邻近的第二像素。谷在第一像素的发射区域和第二像素的发射区域之间的边界处，并且形状类似于与支承衬底的边缘。
电路层包括：半导体层，在支承衬底的第一表面上；第一导电层，在覆盖半导体层的第一栅极绝缘层上；第二导电层，在覆盖第一导电层的第二栅极绝缘层上；第三导电层，在覆盖第二导电层的层间绝缘层上；第四导电层，在覆盖第三导电层的第一平坦化层上；第五导电层，在覆盖第四导电层的第二平坦化层上；以及第三平坦化层，覆盖第五导电层。电极层在第三平坦化层上。堤层包括在电路层上的堤平坦化层和覆盖堤平坦化层的堤绝缘层。
堤绝缘层包括无机绝缘材料。堤绝缘层延伸到子像素中的每个的发射区域的边缘，并且覆盖阳极的边缘的一部分和阴极的边缘的一部分。
电路层还包括：第一电力布线，配置成向像素驱动器传输第一电力；以及第二电力布线，配置成向像素驱动器传输第二电力。电极层还包括连接到子像素中的每个的阴极的第三电力布线。谷包括与第三电力布线重叠并且穿透堤平坦化层的第一谷部分。第三电力布线的在第一像素和第二像素之间的部分通过第一谷部分接触堤绝缘层。
第五导电层包括第二电力布线。谷还包括：第二谷部分，与第二电力布线重叠；以及第三谷部分，与第一谷部分和第二谷部分不同。
第二谷部分和第三谷部分中的每个穿透堤平坦化层。
第二谷部分穿透堤平坦化层和第三平坦化层。第二电力布线的在第一像素和第二像素之间的部分通过第二谷部分接触堤绝缘层。
第三谷部分穿透堤平坦化层和第三平坦化层。
第三谷部分穿透堤平坦化层、第三平坦化层和第二平坦化层。
背板衬底还包括在阳极上的阳极焊盘以及在阴极上的阴极焊盘。子像素中的每个的发光元件包括倒装芯片型微型发光二极管元件，并且安装在子像素中的相应子像素的阳极焊盘和阴极焊盘上。
子像素的像素驱动器分别电连接到子像素的阳极。电路层还包括：扫描写入布线，配置成传输扫描写入信号；扫描初始化布线，配置成传输扫描初始化信号；扫频信号布线，配置成传输扫频信号；第一数据布线，配置成传输第一数据电压；以及第二数据布线，配置成传输第二数据电压。像素驱动器中的一个像素驱动器包括：第一像素驱动电路单元，配置成根据第一数据电压生成控制电流；第二像素驱动电路单元，配置成根据第二数据电压生成要传输到阳极的驱动电流；以及第三像素驱动电路单元，配置成根据第一像素驱动电路单元的控制电流控制在其期间将驱动电流施加到阳极的时段。第一像素驱动电路单元包括：第一晶体管，配置成根据第一数据电压生成控制电流；第二晶体管，配置成根据扫描写入信号将第一数据布线的第一数据电压施加到第一晶体管的第一电极；第三晶体管，配置成根据扫描初始化信号将初始化电压布线的初始化电压施加到第一晶体管的栅电极；第四晶体管，配置成根据扫描写入信号将第一晶体管的栅电极和第一晶体管的第二电极连接；以及第一电容器，位于扫频信号布线和第一晶体管的栅电极之间。
电路层还包括：栅极电压布线，配置成传输栅极电平电压；第一发射布线，配置成传输第一发射信号；以及扫描控制布线，配置成传输扫描控制信号。第一像素驱动电路单元还包括：第五晶体管，配置成根据第一发射信号将第一电力布线连接到第一晶体管的第一电极；第六晶体管，配置成根据第一发射信号将第一晶体管的第二电极连接到第三像素驱动电路单元；以及第七晶体管，配置成根据扫描控制信号将扫频信号布线和第一电容器之间的第一节点连接到栅极电压布线。
第二像素驱动电路单元包括：第八晶体管，配置成根据第二数据电压生成驱动电流；第九晶体管，配置成根据扫描写入信号将第二数据布线的第二数据电压施加到第八晶体管的第一电极；第十晶体管，配置成根据扫描初始化信号将初始化电压布线的初始化电压施加到第八晶体管的栅电极；以及第十一晶体管，配置成根据扫描写入信号将第八晶体管的栅电极和第八晶体管的第二电极连接。
第二像素驱动电路单元还包括：第十二晶体管，配置成根据第一发射信号将第二电力布线连接到第八晶体管的第一电极；第十三晶体管，配置成根据扫描控制信号将第一电力布线连接到第二节点；第十四晶体管，配置成根据第一发射信号将第二电力布线连接到第二节点；以及第二电容器，位于第八晶体管的栅电极和第二节点之间。
第三像素驱动电路单元在第三节点处连接到第一像素驱动电路单元的第六晶体管。第三像素驱动电路单元包括：第十五晶体管，包括配置成连接到第三节点的栅电极；第十六晶体管，配置成根据扫描控制信号将第三节点连接到初始化电压布线；第十七晶体管，配置成根据第二发射信号将第十五晶体管的第二电极连接到阳极；第十八晶体管，配置成根据扫描控制信号将阳极连接到初始化电压布线；以及第三电容器，位于第三节点和初始化电压布线之间。
半导体层包括第一晶体管至第十八晶体管中的每个的沟道、源电极和漏电极。第一导电层包括第一晶体管至第十八晶体管中的每个的栅电极和分别作为第一电容器至第三电容器的端部的第一电容器电极至第三电容器电极。第二导电层包括分别作为第一电容器至第三电容器的另一端部的第四电容器电极至第六电容器电极。第三导电层包括初始化电压布线、扫描初始化布线、扫描写入布线、第一发射布线、第二发射布线、扫频信号布线、栅极电压布线和扫描控制布线。第四导电层包括第一数据布线和第二数据布线。第五导电层包括第二电力布线。第一电力布线包括在第一方向上延伸的第一电力主布线以及在第二方向上延伸并且电连接到第一电力主布线的第一电力子布线。第三导电层还包括第一电力主布线。第四导电层还包括第一电力子布线。第三导电层还包括配置成接收施加的第三电力的第三电力辅助布线。
第四导电层还包括：第一阳极连接电极，与第一数据布线、第二数据布线和第一电力主布线间隔开，并且电连接到第十七晶体管、第十八晶体管和第十九晶体管。第五导电层还包括与第二电力布线间隔开并且电连接到第一阳极连接电极的第二阳极连接电极。阳极电连接到第二阳极连接电极。
电路层还包括：第一辅助绝缘层，在第一平坦化层和第四导电层之间，并且包括无机绝缘材料；第二辅助绝缘层，在第二平坦化层和第五导电层之间，并且包括无机绝缘材料；以及第三辅助绝缘层，在第三平坦化层和电极层之间，并且包括无机绝缘材料。
根据本公开的一个或更多个实施方式，显示装置包括：背板衬底，包括分别与子像素对应的像素驱动器以及与子像素中的每个的发射区域对应的阳极和阴极；以及发光元件，分别与子像素的发射区域对应。发光元件中的每个安装在子像素中的每个的阳极和阴极上。背板衬底包括：支承衬底；电路层，在支承衬底的第一表面上并且包括像素驱动器；电极层，在电路层上并且包括子像素中的每个的阳极和阴极；堤层，在电路层上，并且与子像素中的每个的发射区域周围的区域对应；以及谷，与支承衬底的边缘间隔开并且至少穿透堤层。
显示装置还包括像素，像素各自包括子像素之中的两个或更多个邻近的子像素。像素包括最靠近支承衬底的边缘的第一像素和与第一像素邻近的第二像素。谷在第一像素的发射区域和第二像素的发射区域之间的边界处，并且形状类似于支承衬底的边缘。
电路层包括：半导体层，在支承衬底的第一表面上；第一导电层，在覆盖半导体层的第一栅极绝缘层上；第二导电层，在覆盖第一导电层的第二栅极绝缘层上；第三导电层，在覆盖第二导电层的层间绝缘层上；第四导电层，在覆盖第三导电层的第一平坦化层上；第五导电层，在覆盖第四导电层的第二平坦化层上；以及第三平坦化层，覆盖第五导电层。电极层在第三平坦化层上。堤层包括在电路层上的堤平坦化层和覆盖堤平坦化层的堤绝缘层。堤绝缘层包括无机绝缘材料并且延伸到子像素中的每个的发射区域的边缘，并且覆盖阳极的边缘的一部分和阴极的边缘的一部分。
电路层还包括：第一电力布线，配置成向像素驱动器传输第一电力；以及第二电力布线，配置成向像素驱动器传输第二电力。电极层还包括连接到子像素中的每个的阴极的第三电力布线。第五导电层包括第二电力布线。谷包括与第三电力布线重叠的第一谷部分、与第二电力布线重叠的第二谷部分以及除了第一谷部分和第二谷部分之外的第三谷部分。第一谷部分穿透堤平坦化层。第三电力布线的位于第一像素和第二像素之间的部分通过第一谷部分接触堤绝缘层。
第二谷部分穿透堤平坦化层和第三平坦化层。第二电力布线的位于第一像素和第二像素之间的部分通过第二谷部分接触堤绝缘层。
第三谷部分穿透堤平坦化层、第三平坦化层和第二平坦化层。
发光元件中的每个包括：基础衬底；第一半导体，在基础衬底的表面上；有源层，在第一半导体的一部分上；第二半导体，在有源层上，并且具有与第一半导体的导电类型不同的导电类型；第一接触电极，在第一半导体的另一部分上；以及第二接触电极，在第二半导体上。
背板衬底还包括在阳极上的阳极焊盘以及在阴极上的阴极焊盘。阳极焊盘通过阳极接触电极电连接到第一接触电极。阴极焊盘通过阴极接触电极电连接到第二接触电极。
子像素的像素驱动器分别电连接到子像素的阳极。电路层还包括：扫描写入布线，配置成传输扫描写入信号；扫描初始化布线，配置成传输扫描初始化信号；扫频信号布线，配置成传输扫频信号；第一数据布线，配置成传输第一数据电压；以及第二数据布线，配置成传输第二数据电压。像素驱动器中的一个像素驱动器包括：第一像素驱动电路单元，配置成根据第一数据电压生成控制电流；第二像素驱动电路单元，配置成根据第二数据电压生成要传输到阳极的驱动电流；以及第三像素驱动电路单元，配置成根据第一像素驱动电路单元的控制电流控制在其期间将驱动电流施加到阳极的时段。第一像素驱动电路单元包括：第一晶体管，配置成根据第一数据电压生成控制电流；第二晶体管，配置成根据扫描写入信号将第一数据布线的第一数据电压施加到第一晶体管的第一电极；第三晶体管，配置成根据扫描初始化信号将初始化电压布线的初始化电压施加到第一晶体管的栅电极；第四晶体管，配置成根据扫描写入信号将第一晶体管的栅电极和第一晶体管的第二电极连接；以及第一电容器，位于扫频信号布线和第一晶体管的栅电极之间。
电路层还包括：栅极电压布线，配置成传输栅极电平电压；第一发射布线，配置成传输第一发射信号；以及扫描控制布线，配置成传输扫描控制信号。第一像素驱动电路单元还包括：第五晶体管，配置成根据第一发射信号将第一电力布线连接到第一晶体管的第一电极；第六晶体管，配置成根据第一发射信号将第一晶体管的第二电极连接到第三像素驱动电路单元；以及第七晶体管，配置成根据扫描控制信号将扫频信号布线和第一电容器之间的第一节点连接到栅极电压布线。
第二像素驱动电路单元包括：第八晶体管，配置成根据第二数据电压生成驱动电流；第九晶体管，配置成根据扫描写入信号将第二数据布线的第二数据电压施加到第八晶体管的第一电极；第十晶体管，配置成根据扫描初始化信号将初始化电压布线的初始化电压施加到第八晶体管的栅电极；以及第十一晶体管，配置成根据扫描写入信号连接第八晶体管的栅电极和第八晶体管的第二电极。
第二像素驱动电路单元还包括：第十二晶体管，配置成根据第一发射信号将第二电力布线连接到第八晶体管的第一电极；第十三晶体管，配置成根据扫描控制信号将第一电力布线连接到第二节点；第十四晶体管，配置成根据第一发射信号将第二电力布线连接到第二节点；以及第二电容器，位于第八晶体管的栅电极和第二节点之间。
第三像素驱动电路单元在第三节点处连接到第一像素驱动电路单元的第六晶体管。第三像素驱动电路单元包括：第十五晶体管，包括连接到第三节点的栅电极；第十六晶体管，配置成根据扫描控制信号将第三节点连接到初始化电压布线；第十七晶体管，配置成根据第二发射信号将第十五晶体管的第二电极连接到阳极；第十八晶体管，配置成根据扫描控制信号将阳极连接到初始化电压布线；以及第三电容器，位于第三节点和初始化电压布线之间。
半导体层包括第一晶体管至第十八晶体管中的每个的沟道、源电极和漏电极。第一导电层包括第一晶体管至第十八晶体管中的每个的栅电极以及分别作为第一电容器至第三电容器的端部的第一电容器电极至第三电容器电极。第二导电层包括分别作为第一电容器至第三电容器的另一端部的第四电容器电极至第六电容器电极。第三导电层包括初始化电压布线、扫描初始化布线、扫描写入布线、第一发射布线、第二发射布线、扫频信号布线、栅极电压布线和扫描控制布线。第四导电层包括第一数据布线和第二数据布线。第五导电层包括第二电力布线。第一电力布线包括在第一方向上延伸的第一电力主布线以及在第二方向上延伸并且电连接到第一电力主布线的第一电力子布线。第三导电层还包括第一电力主布线。第四导电层还包括第一电力子布线。第三导电层还包括被施加第三电力的第三电力辅助布线。
第四导电层还包括：第一阳极连接电极，与第一数据布线、第二数据布线和第一电力主布线间隔开，并且电连接到第十七晶体管、第十八晶体管和第十九晶体管。第五导电层还包括与第二电力布线间隔开并且电连接到第一阳极连接电极的第二阳极连接电极。阳极电连接到第二阳极连接电极。
背板衬底还包括：附加电路层，在支承衬底的第二表面上；附加平坦化层，在支承衬底的第二表面的一部分上，并且覆盖附加电路层的一部分；附加绝缘层，在支承衬底的第二表面上，覆盖附加平坦化层，并且包括无机绝缘材料；侧布线，在支承衬底的侧表面上，并且将电路层和附加电路层电连接；以及外涂层，覆盖侧布线。背板衬底的表面被堤层上的第一保护层覆盖，并且背板衬底的另一表面被附加绝缘层上的第二保护层覆盖。第一保护层在由谷围绕的区域中。
根据本公开的一个或更多个实施方式，拼接显示装置包括彼此平行布置的显示装置以及显示装置之间的接缝。显示装置中的一个显示装置包括：背板衬底，包括分别与子像素对应的像素驱动器以及与子像素中的每个的发射区域对应的阳极和阴极；以及发光元件，分别与子像素的发射区域对应。发光元件中的每个安装在子像素中的每个的阳极和阴极上。背板衬底包括：支承衬底；电路层，在支承衬底的第一表面上并且包括像素驱动器；电极层，在电路层上并且包括子像素中的每个的阳极和阴极；堤层，在电路层上，并且与子像素中的每个的发射区域周围的区域对应；以及谷，与支承衬底的边缘间隔开并且至少穿透堤层。
显示装置中的一个还包括像素，像素中的每个包括子像素之中的两个或更多个邻近的子像素。像素包括最靠近支承衬底的边缘的第一像素和与第一像素邻近的第二像素。谷位于第一像素的发射区域和第二像素的发射区域之间的边界处，并且形状类似于支承衬底的边缘。
电路层包括：半导体层，在支承衬底的第一表面上；第一导电层，在覆盖半导体层的第一栅极绝缘层上；第二导电层，在覆盖第一导电层的第二栅极绝缘层上；第三导电层，在覆盖第二导电层的层间绝缘层上；第四导电层，在覆盖第三导电层的第一平坦化层上；第五导电层，在覆盖第四导电层的第二平坦化层上；以及第三平坦化层，覆盖第五导电层。堤层包括在电路层上的堤平坦化层和覆盖堤平坦化层的堤绝缘层。第三导电层包括传输第一电力并且在第一方向上延伸的第一电力主布线。第四导电层包括在与第一方向相交的第二方向上延伸并且电连接到第一电力主布线的第一电力子布线。第五导电层包括配置成传输第二电力的第二电力布线。电极层还包括在第三平坦化层上并且连接到子像素中的每个的阴极的第三电力布线。谷包括与第三电力布线重叠的第一谷部分、与第二电力布线重叠的第二谷部分以及除了第一谷部分和第二谷部分之外的第三谷部分。第一谷部分穿透堤平坦化层。第三电力布线的位于第一像素和第二像素之间的部分通过第一谷部分接触堤绝缘层。
第二谷部分穿透堤平坦化层和第三平坦化层。第二电力布线的位于第一像素和第二像素之间的部分通过第二谷部分接触堤绝缘层。
第三谷部分穿透堤平坦化层、第三平坦化层和第二平坦化层。
发光元件中的每个包括：基础衬底；第一半导体，在基础衬底的表面上；有源层，在第一半导体的一部分上；第二半导体，在有源层上，并且具有与第一半导体的导电类型不同的导电类型；第一接触电极，在第一半导体的另一部分上；以及第二接触电极，在第二半导体上。背板衬底还包括在阳极上的阳极焊盘以及在阴极上的阴极焊盘。阳极焊盘通过阳极接触电极电连接到第一接触电极。阴极焊盘通过阴极接触电极电连接到第二接触电极。
背板衬底还包括：信号焊盘，在支承衬底的第一表面上；后焊盘，在支承衬底的与支承衬底的第一表面相对的第二表面上；侧布线，在支承衬底的侧表面上，并且将信号焊盘和后焊盘电连接；以及后连接布线，在支承衬底的第二表面上，并且电连接到后焊盘。后连接布线通过导电粘合构件电连接到电路板。
支承衬底包括玻璃。
显示装置布置成M行和N列的矩阵。
根据实施方式的背板衬底设置在包括子像素的显示装置中，并且包括：支承衬底；电路层，在支承衬底的第一表面上；电极层和堤层，在电路层上；以及谷，与支承衬底的边缘间隔开并且至少穿透堤层。
显示装置可以包括像素，像素各自包括两个或更多个邻近的子像素，并且像素可以包括最靠近支承衬底的边缘的第一像素和与第一像素邻近的第二像素。
谷可以位于第一像素的发射区域和第二像素的发射区域之间的边界处。
堤层可以包括在子像素中的每个的发射区域周围的堤平坦化层和覆盖堤平坦化层的堤绝缘层。
谷可至少穿透堤平坦化层。
因为如以上所描述的包括谷，所以在当转移背板衬底时使用喷墨方法放置用于保护电极层的第一保护层的工艺中，第一保护层的液体无机绝缘材料可以散布在由谷所围绕的区域中，并且超过与由谷围绕的区域对应的阈值量的残留物可以容纳在谷中。因此，在由谷围绕的区域中的阳极焊盘和阴极焊盘可以被第一保护层完全覆盖，但是可以防止在第一像素的发射区域中的在谷和背板衬底的边缘之间的阳极焊盘和/或阴极焊盘被第一保护层部分地覆盖。也就是说，可以防止第一保护层的边缘与阳极焊盘和/或阴极焊盘重叠。
因此，在去除第一保护层的工艺中，可以预先防止其中第一保护层的边缘的部分保留在阳极焊盘和/或阴极焊盘上的缺陷。因此，可以防止由于第一保护层的残留物而导致的发光元件的安装缺陷。
因此，可以降低显示装置的制造缺陷率和包括显示装置的拼接显示装置的制造缺陷率。
然而，本公开的实施方式的效果、方面和特征不限于前面提及的效果、方面和特征，并且各种其它效果、方面和特征包括在本公开中。
附图说明
从以下结合附图对实施方式的描述中，这些和/或其它方面将变得显而易见并且更容易理解，在附图中：
图1是根据一个或更多个实施方式的显示装置的平面图；
图2是图1的部分A的详细布局图；
图3是图2的像素的示例的布局图；
图4是沿着图2的线C-C'切割的平面的剖视图；
图5是根据一个或更多个实施方式的显示装置的框图；
图6是图5的像素驱动器的等效电路图；
图7是示出与子像素对应的电路层的一部分的半导体层、第一导电层、第二导电层、第三导电层和第四导电层的平面图；
图8是详细示出图7的部分I的放大平面图；
图9是详细示出图7的部分II的放大平面图；
图10是详细示出图7的部分III的放大平面图；
图11是连同图7的图示一起示出与子像素对应的电路层的部分的第五导电层的平面图；
图12是连同图7的图示一起示出与对应于子像素的像素驱动器重叠的电极层的平面图；
图13是图7、图11和图12中所示的平面图之中沿着图7的线D-D'切割的平面的剖视图；
图14是图7、图11和图12中所示的平面图之中沿着图7的线E-E'切割的平面的剖视图；
图15是图7、图11和图12中所示的平面图之中沿着图7的线F-F'切割的平面的剖视图；
图16是图7、图11和图12中所示的平面图之中沿着图7的线G-G'切割的平面的剖视图；
图17是图7、图11和图12中所示的平面图之中沿着图7的线H-H'切割的平面的剖视图；
图18是图7、图11和图12中所示的平面图之中沿着图7的线I-I'切割的平面的剖视图；
图19是图7、图11和图12中所示的平面图之中沿着图7的线J-J'切割的平面的剖视图；
图20是图7、图11和图12中所示的平面图之中沿着图7的线K-K'切割的平面的剖视图；
图21是图7、图11和图12中所示的平面图之中沿着图7的线L-L'切割的平面的剖视图；
图22是示出图1的部分B中的第五导电层和谷的平面图；
图23是图1的部分B的平面图；
图24是根据一个或更多个实施方式(例如，第一实施方式)的沿着图23的线M-M'截取的剖视图；
图25是根据一个或更多个实施方式(例如，第一实施方式)的沿着图23的线N-N'截取的剖视图；
图26是根据一个或更多个实施方式(例如，第一实施方式)的沿着图23的线O-O'截取的剖视图；
图27是根据一个或更多个实施方式(例如，第二实施方式)的沿着图23的线N-N'截取的剖视图；
图28是根据一个或更多个实施方式(例如，第二实施方式)的沿着图23的线O-O'截取的剖视图；
图29是根据一个或更多个实施方式(例如，第三实施方式)的沿着图23的线O-O'截取的剖视图；
图30是示出根据一个或更多个实施方式的制造显示装置的方法的流程图；
图31至图35是示出图30的操作的工艺图；
图36是根据一个或更多个实施方式的拼接显示装置的平面图；
图37是图36的部分TD_C的放大视图；
图38是沿着图37的线P-P'截取的剖视图；
图39是示出图36的部分TD_B的背面的布局图；
图40是沿着图39的线Q-Q'截取的剖视图；以及
图41是根据一个或更多个实施方式的拼接显示装置的框图。
具体实施方式
图1是根据一个或更多个实施方式的显示装置10的平面图。图2是图1的部分A的详细布局图。图3是图2的像素PX的示例的布局图。
参考图1，根据一个或更多个实施方式的显示装置10是用于显示运动图像或静止图像的装置。显示装置10可以用作诸如移动电话、智能电话、平板个人计算机、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航装置和超移动个人计算机(UMPC)的便携式电子装置中以及诸如电视机、笔记本计算机、监视器、广告牌和物联网(IoT)装置的各种产品中的显示屏幕。
显示装置10可以呈平坦的板的形式。
例如，显示装置10可以形状像矩形平面，所述矩形平面具有在第一方向DR1上的长边和在与第一方向DR1相交的第二方向DR2上的短边。在第一方向DR1上延伸的长边与在第二方向DR2上延伸的短边相遇的每个角可以是圆润的且具有合适的曲率(例如，预定的曲率)，或者可以是直角的。显示装置10的平面形状不限于四边形形状，而是也可以是其它多边形形状、圆形形状或椭圆形形状。显示装置10可以形成为平坦的，但是本公开不限于此。例如，显示装置10还可以包括形成在其左端部和右端部处并且具有恒定曲率或变化曲率的曲化部分。
此外，显示装置10可以形成为柔性的，使得它可以是曲化的、弯曲的、折叠的或卷曲的。
显示装置10包括像素PX，像素PX发射具有其对应的颜色和亮度的光以显示图像。像素PX可以沿着矩阵中的第一方向DR1和第二方向DR2彼此平行地布置。
像素PX可以包括最靠近显示装置10的边缘(即，支承衬底110(参见图4)的边缘)的第一像素PXS1以及与第一像素PXS1相邻的第二像素PXS2。
也就是说，第一像素PXS1可以是像素PX之中的最外面的像素PX，并且可以沿着支承衬底110的边缘布置。
第二像素PXS2可以由第一像素PXS1围绕。也就是说，第一像素PXS1可以设置在支承衬底110的边缘和第二像素PXS2之间。
根据一个或更多个实施方式的显示装置10包括谷VLY，谷VLY设置在第一像素PXS1和第二像素PXS2之间的边界处并且形状类似于显示装置10的边缘。谷VLY设计成限制临时覆盖背板衬底101(参见图4、图35)的表面的第一保护层PTL1(参见图31)的放置范围，以便防止当背板衬底101被转移时的损坏。这将在下面详细描述。
参考图2，像素PX中的每个可以包括彼此邻近的两个或更多个子像素SP1至SP3，并且可以通过混合从两个或更多个子像素SP1至SP3发射的光的颜色来显示各种颜色。
换句话说，显示装置10可以包括子像素SP1至SP3，并且像素PX中的每个可以由子像素SP1至SP3之中的两个或更多个邻近的子像素形成。
子像素SP1至SP3中的每个可以包括其中安装有图4的发光元件LE的发射区域EA1、EA2或EA3以及向发光元件LE供应驱动电流的像素驱动器PXD。
也就是说，像素驱动器PXD可以设置在发射区域EA1至EA3之间的非发射区域中。
分别与子像素SP1至SP3对应的发射区域EA1至EA3可以具有矩形、正方形或菱形平面形状。例如，发射区域EA1至EA3中的每个可以具有矩形平面形状，所述矩形平面形状具有在第一方向DR1上的短边和在第二方向DR2上的长边。
可选地，发射区域EA1至EA3中的每个可以具有包括在第一方向DR1和第二方向DR2上具有相同长度的边的正方形平面形状，或者可以具有包括在彼此相交的对角线方向上具有相同长度的边的菱形平面形状。
子像素SP1至SP3中的每个可以发射在与不同颜色中的任何一种对应的波长区域中的光。
子像素SP1至SP3可以包括与由于期望的波长带(例如，预定的波长带)而导致的第一颜色对应的第一子像素SP1、与由于比第一颜色的波长带低的波长带而导致的第二颜色对应的第二子像素SP2以及与由于比第二颜色的波长带低的波长带而导致的第三颜色对应的第三子像素SP3。这里，第一颜色可以是具有约600nm至750nm的波长带的红色，第二颜色可以是具有约480nm至560nm的波长带的绿色，并且第三颜色可以是具有约370nm至460nm的波长带的蓝色。然而，这仅仅是示例，并且根据本说明书的一个或更多个实施方式的第一子像素SP1、第二子像素SP2和第三子像素SP3中的每个的颜色不限于此。
像素PX中的每个可以包括沿着第一方向DR1彼此平行布置的第一子像素SP1、第二子像素SP2和第三子像素SP3。
可选地，参考图3，第一子像素SP1和第二子像素SP2可以沿着第一方向DR1交替地设置，并且第三子像素SP3可以沿着第二方向DR2与第一子像素SP1和第二子像素SP2中的每个交替地设置。
在此情况下，像素PX中的每个可以包括在第一方向DR1上彼此相邻的任何一个第一子像素SP1和任何一个第二子像素SP2以及在第二方向DR2上与第一子像素SP1和第二子像素SP2中的至少一个相邻的至少一个第三子像素SP3。
图2和图3示出了显示装置10的子像素SP1至SP3包括第一子像素SP1、第二子像素SP2和第三子像素SP3并且像素PX中的每个包括彼此相邻的第一子像素SP1、第二子像素SP2和第三子像素SP3的情况。然而，这仅仅是示例，并且一个或更多个实施方式不限于图2和图3中的图示。例如，显示装置10还可以包括子像素SP1至SP3，子像素SP1至SP3各自显示四种或更多种不同颜色中的一种。
此外，图2和图3示出了第一子像素SP1、第二子像素SP2和第三子像素SP3具有相同的面积的情况。然而，这仅仅是示例，并且实施方式不限于图2和图3中的图示。也就是说，第一子像素SP1的面积、第二子像素SP2的面积和第三子像素SP3的面积中的至少一个可以与另一个不同。
图4是沿着图2的线C-C'切割的平面的剖视图。
参考图4，根据一个或更多个实施方式的显示装置10包括背板衬底101和发光元件LE。背板衬底101包括分别与子像素SP1至SP3对应的像素驱动器PXD以及与子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3对应的阳极AND和阴极CTD。发光元件LE分别与子像素SP1至SP3的发射区域EA1至EA3对应，并且各自安装在阳极AND和阴极CTD上。
分别与子像素SP1至SP3对应的发射区域EA1至EA3可以包括与具有期望的波长带(例如，预定的波长带)的第一颜色对应的第一发射区域EA1、与具有比第一颜色的波长带低的波长带的第二颜色对应的第二发射区域EA2以及与具有比第二颜色的波长带低的波长带的第三颜色对应的第三发射区域EA3。例如，第一颜色、第二颜色和第三颜色可以是红色、绿色和蓝色。
发光元件LE可以是倒装芯片型微型发光二极管。
也就是说，发光元件LE中的每个可以包括基础衬底BSUB、N型半导体NSEM、有源层MQW、P型半导体PSEM、第一接触电极CTE1和第二接触电极CTE2。
基础衬底BSUB可以是蓝宝石衬底，但是一个或更多个实施方式不限于此。
N型半导体NSEM可以设置在基础衬底BSUB的表面上。例如，N型半导体NSEM可以设置在基础衬底BSUB的下表面上。
N型半导体NSEM可以由掺杂有诸如Si、Ge、Se或Sn的N导电类型掺杂剂的GaN制成。
有源层MQW可以设置在N型半导体NSEM的一部分上。
有源层MQW可以包括具有单量子阱结构或多量子阱结构的材料。当有源层MQW包括具有多量子阱结构的材料时，它可以具有其中多个阱层和多个势垒层交替地堆叠的结构。此处，阱层可以由InGaN制成，并且势垒层可以由GaN或AlGaN制成，但是本公开不限于此。
可选地，有源层MQW可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料交替地堆叠的结构，或者可以根据其发射的光的波长带而包括不同的第III族至第V族半导体材料。
P型半导体PSEM可以设置在有源层MQW上。P型半导体PSEM可以由掺杂有诸如Mg、Zn、Ca或Ba的P导电类型掺杂剂的GaN制成。
第一接触电极CTE1可以设置在P型半导体PSEM上。
第二接触电极CTE2可以设置在N型半导体NSEM的除了其上设置有有源层MQW的部分之外的部分上。N型半导体NSEM的其上设置有第二接触电极CTE2的部分可以与N型半导体NSEM的其上设置有有源层MQW的部分间隔开。
第一接触电极CTE1可以通过阳极接触电极ANDC电连接到并且接合到阳极AND。
第二接触电极CTE2可以通过阴极接触电极CTDC电连接到并且接合到阴极CTD。
背板衬底101包括支承衬底110、设置在支承衬底110的第一表面上并且包括分别与子像素SP1至SP3对应的像素驱动器PXD的电路层120、设置在电路层120上并且包括与子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3对应的阳极AND和阴极CTD的电极层以及设置在电路层120上并且与子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3周围的区域对应的堤层131和132。
支承衬底110可以是由玻璃制成的刚性衬底。
可选地，支承衬底110可以是由可弯曲、折叠或卷曲的塑料材料制成的柔性衬底。在此情况下，支承衬底110可以包括绝缘材料，例如诸如聚酰亚胺(PI)的聚合物树脂。
电极层可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和/或其合金中的一种或更多种制成的单层或多层。例如，电极层可以是其中钛(Ti)的第一金属层、铝(Al)或钼(Mo)的第二金属层以及钛(Ti)的第三金属层依次堆叠的多层(Ti/Al/Ti或Ti/Mo/Ti)。换句话说，电极层可以是Ti/Al/Ti或Ti/Mo/Ti的多层。
堤层131和132可以包括设置在电路层120上的堤平坦化层131和覆盖堤平坦化层131的堤绝缘层132。
堤平坦化层131可以设置在作为发射区域EA1至EA3之间的区域的非发射区域中，并且可以与阳极AND和阴极CTD间隔开。
堤平坦化层131可以由选自丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂和聚酰亚胺树脂中的至少一种的有机绝缘材料制成。
堤绝缘层132覆盖堤平坦化层131。
此外，堤绝缘层132延伸到发射区域EA1至EA3中的每个的边缘。因此，堤绝缘层132可以覆盖阳极AND的边缘的一部分和阴极CTD的边缘的一部分，阳极AND的边缘的所述一部分和阴极CTD的边缘的所述一部分与发射区域EA1至EA3中的每个的边缘对应。换句话说，堤绝缘层132可以不设置在阳极AND和阴极CTD之间的边界区域上。
也就是说，堤绝缘层132可以覆盖除了阳极AND和阴极CTD的彼此面对的边缘之外的阳极AND的边缘和阴极CTD的边缘。
堤绝缘层132可以由无机绝缘材料制成，所述无机绝缘材料包括氮化硅、氮氧化硅、氧化硅、氧化钛和/或氧化铝中的至少一种。
如以上所描述的，阳极AND的边缘和阴极CTD的边缘不接触由有机绝缘材料制成的堤平坦化层131，而是被由无机绝缘材料制成的堤绝缘层132覆盖。因此，可以减少由于诸如湿气或离子的杂质而导致的对阳极AND和阴极CTD的表面的损坏。
图5是根据一个或更多个实施方式的显示装置10的框图。
参考图5，根据一个或更多个实施方式的显示装置10可以包括显示面板100、扫描驱动器SCDR、源极驱动器200、时序控制器300和供电单元400。
显示面板100包括背板衬底101，并且背板衬底101包括分别与子像素SP1至SP3对应的像素驱动器PXD。
此外，背板衬底101还可以包括用于向像素驱动器PXD传输从扫描驱动器SCDR、源极驱动器200、时序控制器300和供电单元400接收的信号或电压的布线。
时序控制器300接收数字视频数据DATA和时序信号TS。时序控制器300可以根据时序信号TS生成用于控制扫描驱动器SCDR的操作时序的扫描时序控制信号。扫描时序控制信号可以包括第一扫描驱动控制信号、第二扫描驱动控制信号、第一发射控制信号、第二发射控制信号和扫频控制信号。
时序控制器300还可以生成用于控制源极驱动器200的操作时序的源极控制信号DCS。时序控制器300可以向源极驱动器200输出数字视频数据DATA和源极控制信号DCS。
电连接到扫描驱动器SCDR的布线可以在第一方向DR1上延伸，并且可以包括扫描写入布线GWL、扫描初始化布线GIL、扫描控制布线GCL、扫频信号布线SWPL、脉冲宽度调制(PWM)发射布线PWEL和脉冲幅度调制(PAM)发射布线PAEL。
尽管在图5中扫描驱动器SCDR设置成与显示面板100的在第一方向DR1上的边缘邻近，但是这仅仅是用于简明示出的示例。也就是说，根据一个或更多个实施方式的扫描驱动器SCDR也可以被划分成设置在像素驱动器PXD之间的多个驱动器。
扫描驱动器SCDR可以根据从时序控制器300接收的第一扫描驱动控制信号向扫描初始化布线GIL输出扫描初始化信号并且向扫描写入布线GWL输出扫描写入信号。
扫描驱动器SCDR可以根据从时序控制器300接收的第二扫描驱动控制信号向扫描控制布线GCL输出扫描控制信号。
扫描驱动器SCDR可以根据从时序控制器300接收的第一发射控制信号向PWM发射布线PWEL输出PWM发射信号。
扫描驱动器SCDR可以根据从时序控制器300接收的扫频控制信号向扫频信号布线SWPL输出扫频信号。
扫描驱动器SCDR可以根据从时序控制器300接收的第二发射控制信号向PAM发射布线PAEL输出PAM发射信号。
在第二方向DR2上延伸的布线可以包括PWM数据布线PWM_DL和PAM数据布线PAM_DL。
PWM数据布线PWM_DL可以电连接到源极驱动器200。
源极驱动器200可以将数字视频数据DATA转换成模拟PWM数据电压，并且向PWM数据布线PWM_DL输出模拟PWM数据电压。
PAM数据布线PAM_DL可以电连接到供电单元400。
PAM数据布线PAM_DL可以包括连接到第一子像素SP1的像素驱动器PXD的第一PAM数据布线、连接到第二子像素SP2的像素驱动器PXD的第二PAM数据布线以及连接到第三子像素SP3的像素驱动器PXD的第三PAM数据布线。
供电单元400可以向第一PAM数据布线输出第一PAM数据电压，向第二PAM数据布线输出第二PAM数据电压，并且向第三PAM数据布线输出第三PAM数据电压。
供电单元400可以向显示面板100供应各种电压，诸如第一电力电压PWM_VDD、第二电力电压PAM_VDD、第三电力电压VSS、初始化电压VINT以及栅极电平电压VGL和VGH。
第一电力电压PWM_VDD可以是用于生成发光元件LE中的每个的驱动电流的高电势驱动电压。
第二电力电压PAM_VDD可以是用于导通切换其中向发光元件LE中的每个供应驱动电流的时段的晶体管的高电势驱动电压。
第三电力电压VSS可以是比第一电力电压PWM_VDD和第二电力电压PAM_VDD低的低电势驱动电压。
初始化电压VINT可以是用于初始化子像素SP1至SP3的像素驱动器PXD的输出的电压。
栅极电平电压VGL和VGH可以是用于控制晶体管的驱动的电压，并且可以供应到扫描驱动器SCDR或像素驱动器PXD。例如，当晶体管是P型金属氧化物半导体场效应晶体管(MOSFET)时，晶体管的导通状态可以与栅极低电平电压VGL对应，并且晶体管的截止状态可以与栅极高电平电压VGH对应。然而，这仅仅是示例，并且与栅极电平电压VGL和VGH对应的晶体管的驱动不限于此。
源极驱动器200、时序控制器300和供电单元400中的每个可以设置为集成电路。
这些集成电路可以安装在设置在支承衬底110的第二表面之下的柔性膜上。
图6是图5的像素驱动器PXD的等效电路图。
参考图6，像素驱动器PXD可以电连接到被施加第一电力电压PWM_VDD的第一电力布线VDL1、被施加第二电力电压PAM_VDD的第二电力布线VDL2、被施加第三电力电压VSS的第三电力布线VSL、被施加初始化电压VINT的初始化电压布线VIL以及被施加与晶体管的截止状态对应的栅极高电平电压VGH的栅极电压布线VGHL。
发光元件LE可以电连接在像素驱动器PXD和第三电力布线VSL之间，并且可以基于从像素驱动器PXD供应的驱动电流Ids发射光。
发光元件LE的第一电极可以是与P型半导体PSEM(参见图4)上的第一接触电极CTE1(参见图4)对应的阳极(即，像素电极)。
发光元件LE的第二电极可以是与N型半导体NSEM(参见图4)上的第二接触电极CTE2(参见图4)对应的阴极(即，公共电极)。
发光元件LE可以是包括第一电极、第二电极以及设置在第一电极和第二电极之间的无机半导体的无机发光元件。例如，发光元件LE可以是但不限于包括无机半导体的微型发光二极管。
像素驱动器PXD可以包括第一像素驱动电路单元PDU1、第二像素驱动电路单元PDU2和第三像素驱动电路单元PDU3。
第一像素驱动电路单元PDU1根据PWM数据布线PWM_DL的PWM数据电压生成控制电流Ic，并且将控制电流Ic供应到第一像素驱动电路单元PDU1和第三像素驱动电路单元PDU3之间的第三节点N3。
流过发光元件LE的驱动电流Ids的脉冲宽度可以由第一像素驱动电路单元PDU1的控制电流Ic来调节。因此，第一像素驱动电路单元PDU1可以是执行流过发光元件LE的驱动电流Ids的脉冲宽度调制的PWM单元。
第一像素驱动电路单元PDU1可以包括第一晶体管T1至第七晶体管T7以及第一电容器PC1。
第一晶体管T1根据施加到栅电极的PWM数据电压生成控制电流Ic。
第二晶体管T2可以电连接在PWM数据布线PWM_DL和第一晶体管T1的第一电极之间，并且第二晶体管T2的栅电极可以电连接到扫描写入布线GWL。第二晶体管T2由扫描写入布线GWL的扫描写入信号导通，以向第一晶体管T1的第一电极供应PWM数据布线PWM_DL的PWM数据电压。
第三晶体管T3可以电连接在初始化电压布线VIL和第一晶体管T1的栅电极之间，并且第三晶体管T3的栅电极可以电连接到扫描初始化布线GIL。第三晶体管T3由扫描初始化布线GIL的扫描初始化信号导通，以将初始化电压布线VIL电连接到第一晶体管T1的栅电极。因此，在其中第三晶体管T3导通的时段期间，第一晶体管T1的栅电极可以被初始化为初始化电压布线VIL的初始化电压VINT。
这里，栅极电压布线VGHL的栅极高电平电压VGH可以与初始化电压布线VIL的初始化电压VINT不同。也就是说，因为栅极高电平电压VGH和初始化电压VINT之间的差电压大于第三晶体管T3的阈值电压，所以即使在初始化电压VINT施加到第一晶体管T1的栅电极之后，第三晶体管T3也可以稳定地导通。因此，当第三晶体管T3导通时，初始化电压VINT可以稳定地施加到第一晶体管T1的栅电极，而不管第三晶体管T3的阈值电压如何。
第三晶体管T3可以包括串联连接的多个晶体管。例如，第三晶体管T3可以包括第一子晶体管T31和第二子晶体管T32。因此，可以防止第一晶体管T1的栅电极的电压通过第三晶体管T3泄漏。第一子晶体管T31的第一电极可以电连接到第一晶体管T1的栅电极，并且第一子晶体管T31的第二电极可以电连接到第二子晶体管T32的第一电极。第二子晶体管T32的第二电极可以电连接到初始化电压布线VIL。
第四晶体管T4可以电连接在第一晶体管T1的栅电极和第一晶体管T1的第二电极之间，并且第四晶体管T4的栅电极可以电连接到扫描写入布线GWL。第四晶体管T4由扫描写入布线GWL的扫描写入信号导通，以将第一晶体管T1的栅电极和第一晶体管T1的第二电极电连接。因此，在其中第四晶体管T4导通的时段期间，第一晶体管T1可以操作为二极管(例如，第一晶体管T1可以是二极管连接的)。
第四晶体管T4可以包括串联连接的多个晶体管。例如，第四晶体管T4可以包括第三子晶体管T41和第四子晶体管T42。因此，可以防止第一晶体管T1的栅电极的电压通过第四晶体管T4泄漏。第三子晶体管T41的第一电极可以电连接到第一晶体管T1的第二电极，并且第三子晶体管T41的第二电极可以电连接到第四子晶体管T42的第一电极。第四子晶体管T42的第二电极可以电连接到第一晶体管T1的栅电极。
第五晶体管T5可以电连接在第一电力布线VDL1和第一晶体管T1的第一电极之间，并且第五晶体管T5的栅电极可以电连接到PWM发射布线PWEL。
第六晶体管T6可以电连接在第一晶体管T1的第二电极和第三节点N3之间，并且第六晶体管T6的栅电极可以电连接到PWM发射布线PWEL。
第五晶体管T5和第六晶体管T6由PWM发射布线PWEL的PWM发射信号导通，以将第一电力布线VDL1和第一晶体管T1电连接，并且将第一晶体管T1和第三节点N3电连接。因此，由第一晶体管T1生成的控制电流Ic供应到第三节点N3。
第七晶体管T7可以电连接在栅极电压布线VGHL和第一节点N1之间，并且第七晶体管T7的栅电极可以电连接到扫描控制布线GCL。第一节点N1是扫频信号布线SWPL和第一电容器PC1之间的接触点。第七晶体管T7可以由扫描控制布线GCL的扫描控制信号导通，以向第一节点N1供应栅极电压布线VGHL的栅极高电平电压VGH。因此，在其中初始化电压VINT施加到第一晶体管T1的栅电极的时段以及其中PWM数据布线PWM_DL的PWM数据电压和第一晶体管T1的阈值电压被程序化的时段期间，可以防止第一晶体管T1的栅电极的电压变化由第一电容器PC1反映在扫频信号布线SWPL的扫频信号中。
第一电容器PC1可以设置在第一晶体管T1的栅电极和第一节点N1之间。
第二像素驱动电路单元PDU2根据PAM数据布线PAM_DL的PAM数据电压生成要供应到发光元件LE的驱动电流Ids。第二像素驱动电路单元PDU2可以是执行脉冲幅度调制的PAM单元。第二像素驱动电路单元PDU2可以是根据PAM数据电压生成恒定的驱动电流Ids的恒定电流生成单元。
不管子像素SP1、SP2或SP3的亮度如何，子像素SP1至SP3中的每个的第二像素驱动电路单元PDU2可以接收恒定的PAM数据电压，并且可以生成相同的驱动电流Ids。
第二像素驱动电路单元PDU2可以包括第八晶体管T8至第十四晶体管T14以及第二电容器PC2。
第八晶体管T8生成要供应到发光元件LE的驱动电流Ids。
第九晶体管T9可以电连接在PAM数据布线PAM_DL和第八晶体管T8的第一电极之间，并且第九晶体管T9的栅电极可以电连接到扫描写入布线GWL。第九晶体管T9由扫描写入布线GWL的扫描写入信号导通，以将PAM数据布线PAM_DL的PAM数据电压施加到第八晶体管T8的第一电极。
第十晶体管T10可以电连接在初始化电压布线VIL和第八晶体管T8的栅电极之间，并且第十晶体管T10的栅电极可以电连接到扫描初始化布线GIL。第十晶体管T10由扫描初始化布线GIL的扫描初始化信号导通，以将初始化电压布线VIL电连接到第八晶体管T8的栅电极。因此，在其中第十晶体管T10导通的时段期间，第八晶体管T8的栅电极可以被初始化为初始化电压布线VIL的初始化电压VINT。这里，扫描初始化信号的栅极高电平电压VGH可以与初始化电压布线VIL的初始化电压VINT不同。特别地，因为栅极高电平电压VGH和初始化电压VINT之间的差电压大于第十晶体管T10的阈值电压，所以即使在初始化电压VINT施加到第八晶体管T8的栅电极之后，第十晶体管T10也可以稳定地导通。因此，当第十晶体管T10导通时，初始化电压VINT可以稳定地施加到第八晶体管T8的栅电极，而不管第十晶体管T10的阈值电压如何。
第十晶体管T10可以包括串联连接的多个晶体管。例如，第十晶体管T10可以包括第五子晶体管T101和第六子晶体管T102。因此，可以防止第八晶体管T8的栅电极的电压通过第十晶体管T10泄漏。第五子晶体管T101的第一电极可以电连接到第八晶体管T8的栅电极，并且第五子晶体管T101的第二电极可以电连接到第六子晶体管T102的第一电极。第六子晶体管T102的第二电极可以电连接到初始化电压布线VIL。
第十一晶体管T11可以电连接在第八晶体管T8的栅电极和第八晶体管T8的第二电极之间，并且第十一晶体管T11的栅电极可以电连接到扫描写入布线GWL。第十一晶体管T11由扫描写入布线GWL的扫描写入信号导通，以将第八晶体管T8的栅电极和第八晶体管T8的第二电极电连接。因此，在其中第十一晶体管T11导通的时段期间，第八晶体管T8可以操作为二极管(例如，第八晶体管T8可以是二极管连接的)。
第十一晶体管T11可以包括串联连接的多个晶体管。例如，第十一晶体管T11可以包括第七子晶体管T111和第八子晶体管T112。因此，可以防止第八晶体管T8的栅电极的电压通过第十一晶体管T11泄漏。第七子晶体管T111的第一电极可以电连接到第八晶体管T8的第二电极，并且第七子晶体管T111的第二电极可以电连接到第八子晶体管T112的第一电极。第八子晶体管T112的第二电极可以电连接到第八晶体管T8的栅电极。
第十二晶体管T12可以电连接在第二电力布线VDL2和第八晶体管T8的第一电极之间，并且第十二晶体管T12的栅电极可以电连接到PWM发射布线PWEL。第十二晶体管T12由PWM发射布线PWEL的PWM发射信号导通，以将第八晶体管T8的第一电极电连接到第二电力布线VDL2。
第十三晶体管T13可以电连接在第一电力布线VDL1和第二节点N2之间，并且第十三晶体管T13的栅电极可以电连接到扫描控制布线GCL。第十三晶体管T13由扫描控制布线GCL的扫描控制信号导通，以将第一电力布线VDL1电连接到第二节点N2。
第十四晶体管T14可以电连接在第二电力布线VDL2和第二节点N2之间，并且第十四晶体管T14的栅电极可以电连接到PWM发射布线PWEL。第十四晶体管T14由PWM发射布线PWEL的PWM发射信号导通，以将第二电力布线VDL2电连接到第二节点N2。因此，当第十四晶体管T14导通时，第二电力布线VDL2的第二电力电压PAM_VDD可以施加到第二节点N2。
第二节点N2是第十三晶体管T13的第二电极、第十四晶体管T14的第二电极和第二电容器PC2所连接到的接触点。
第二电容器PC2可以电连接在第八晶体管T8的栅电极和第二节点N2之间。
第三像素驱动电路单元PDU3根据供应到第三节点N3并且由第一像素驱动电路单元PDU1生成的控制电流Ic来调整由第二像素驱动电路单元PDU2生成的驱动电流Ids在其期间供应到发光元件LE的时段。
第三像素驱动电路单元PDU3可以包括第十五晶体管T15至第十九晶体管T19以及第三电容器PC3。
第十五晶体管T15可以电连接在第二像素驱动电路单元PDU2的第八晶体管T8的第二电极和第十七晶体管T17之间，并且第十五晶体管T15的栅电极可以电连接到第三节点N3。第十五晶体管T15根据第三节点N3的电压导通或截止。当第十五晶体管T15导通时，第八晶体管T8的驱动电流Ids可以通过第十七晶体管T17供应到发光元件LE。也就是说，当第十五晶体管T15截止时，第八晶体管T8的驱动电流Ids可以不供应到发光元件LE。因此，第十五晶体管T15的导通时段可以与发光元件LE的光发射时段基本上相同。
第十六晶体管T16可以电连接在初始化电压布线VIL和第三节点N3之间，并且第十六晶体管T16的栅电极可以电连接到扫描控制布线GCL。第十六晶体管T16由扫描控制布线GCL的扫描控制信号导通，以将初始化电压布线VIL电连接到第三节点N3。因此，在其中第十六晶体管T16导通的时段期间，第三节点N3可以被初始化为初始化电压布线VIL的初始化电压VINT。
第十六晶体管T16可以包括串联连接的多个晶体管。例如，第十六晶体管T16可以包括第九子晶体管T161和第十子晶体管T162。因此，可以防止第三节点N3的电压通过第十六晶体管T16泄漏。第九子晶体管T161的第一电极可以电连接到第三节点N3，并且第九子晶体管T161的第二电极可以电连接到第十子晶体管T162的第一电极。第十子晶体管T162的第二电极可以电连接到初始化电压布线VIL。
第十七晶体管T17可以电连接在第十五晶体管T15的第二电极和发光元件LE的第一电极之间，并且第十七晶体管T17的栅电极可以电连接到PAM发射布线PAEL。发光元件LE的第一电极与阳极AND对应。第十七晶体管T17由PAM发射布线PAEL的PAM发射信号导通，以将第十五晶体管T15的第二电极电连接到发光元件LE的第一电极。
第十八晶体管T18可以电连接在初始化电压布线VIL和发光元件LE的第一电极之间，并且第十八晶体管T18的栅电极可以电连接到扫描控制布线GCL。第十八晶体管T18由扫描控制布线GCL的扫描控制信号导通，以将初始化电压布线VIL电连接到发光元件LE的第一电极。因此，在其中第十八晶体管T18导通的时段期间，发光元件LE的第一电极可以被初始化为初始化电压布线VIL的初始化电压VINT。
第十九晶体管T19可以电连接在第三电力布线VSL和发光元件LE的第一电极之间，并且第十九晶体管T19的栅电极可以电连接到测试信号布线TSTL。第十九晶体管T19由测试信号布线TSTL的测试信号导通，以将发光元件LE的第一电极电连接到第三电力布线VSL。因此，在其中第十九晶体管T19导通的时段期间，第三电力布线VSL电连接到发光元件LE的第一电极。
第三电容器PC3可以电连接在第三节点N3和初始化电压布线VIL之间。
第三节点N3可以是第六晶体管T6的第二电极、第十五晶体管T15的栅电极、第九子晶体管T161的第一电极和第三电容器PC3所连接到的接触点。
第一晶体管T1至第十九晶体管T19中的每个的第一电极和第二电极中的任何一个可以是源电极，并且它们中的另一个可以是漏电极。第一晶体管T1至第十九晶体管T19中的每个的沟道可以由多晶硅、非晶硅和氧化物半导体中的任何一个制成。当第一晶体管T1至第十九晶体管T19中的每个的沟道由多晶硅制成时，其可以通过低温多晶硅(LTPS)工艺形成。
尽管在图6中已经主要描述了第一晶体管T1至第十九晶体管T19中的每个形成为P型MOSFET的情况，但是实施方式不限于此。例如，第一晶体管T1至第十九晶体管T19中的至少一个也可以形成为N型MOSFET。
例如，为了通过阻挡泄漏电流来增加发光元件LE的黑色表达能力，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112可以形成为N型MOSFET。
在此情况下，第四晶体管T4的第三子晶体管T41的栅电极和第四子晶体管T42的栅电极以及第十一晶体管T11的第七子晶体管T111的栅电极和第八子晶体管T112的栅电极可以电连接到被供应扫描写入信号的扫描写入布线GWL。扫描初始化信号和扫描写入信号可以具有生成为栅极高电平电压VGH的脉冲。
此外，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112的沟道可以由氧化物半导体制成，并且其它晶体管的沟道可以由多晶硅制成。
可选地，第三晶体管T3的第一子晶体管T31和第二子晶体管T32中的任何一个可以形成为N型MOSFET，并且它们中的另一个可以形成为P型MOSFET。在此情况下，第三晶体管T3的第一子晶体管T31和第二子晶体管T32之中的形成为N型MOSFET的晶体管的沟道可以由氧化物半导体制成，并且它们之中的形成为P型MOSFET的晶体管的沟道可以由多晶硅制成。
可选地，第四晶体管T4的第三子晶体管T41和第四子晶体管T42中的任何一个可以形成为N型MOSFET，并且它们中的另一个可以形成为P型MOSFET。在此情况下，第四晶体管T4的第三子晶体管T41和第四子晶体管T42之中的形成为N型MOSFET的晶体管的沟道可以由氧化物半导体制成，并且它们之中的形成为P型MOSFET的晶体管的沟道可以由多晶硅制成。
可选地，第十晶体管T10的第五子晶体管T101和第六子晶体管T102中的任何一个可以形成为N型MOSFET，并且它们中的另一个可以形成为P型MOSFET。在此情况下，第十晶体管T10的第五子晶体管T101和第六子晶体管T102之中的形成为N型MOSFET的晶体管的沟道可以由氧化物半导体制成，并且它们之中的形成为P型MOSFET的晶体管的沟道可以由多晶硅制成。
可选地，第十一晶体管T11的第七子晶体管T111和第八子晶体管T112中的任何一个可以形成为N型MOSFET，并且它们中的另一个可以形成为P型MOSFET。在此情况下，第十一晶体管T11的第七子晶体管T111和第八子晶体管T112之中的形成为N型MOSFET的晶体管的沟道可以由氧化物半导体制成，并且它们之中的形成为P型MOSFET的晶体管的沟道可以由多晶硅制成。
图7是示出与子像素对应的电路层120的一部分的半导体层SEL、第一导电层CDL1、第二导电层CDL2、第三导电层CDL3和第四导电层CDL4(这些附图标记在图8中示出)的平面图。图8是详细示出图7的部分I的放大平面图。图9是详细示出图7的部分II的放大平面图。图10是详细示出图7的部分III的放大平面图。图11是连同图7的图示一起示出与子像素对应的电路层120的部分的第五导电层CDL5的平面图。图12是连同图7的图示一起示出与对应于子像素的像素驱动器PXD重叠的电极层ELEL的平面图。
参考图7、图8、图9、图10和图11，根据实施方式的电路层120包括半导体层SEL、第一导电层CDL1、第二导电层CDL2、第三导电层CDL3、第四导电层CDL4和第五导电层CDL5。
半导体层SEL可以包括像素驱动器PXD中所包括的第一晶体管T1至第十九晶体管T19的沟道CH(CH1、CH2、CH31、CH32、CH41、CH42、CH5、CH6、CH7、CH8、CH9、CH101、CH102、CH111、CH112、CH12、CH13、CH14、CH15、CH161、CH162、CH17、CH18和CH19)、源电极S(S1、S2、S31、S32、S41、S42、S5、S6、S7、S8、S9、S101、S102、S111、S112、S12、S13、S14、S15、S161、S162、S17、S18和S19)以及漏电极D(D1、D2、D31、D32、D41、D42、D5、D6、D7、D8、D9、D101、D102、D111、D112、D12、D13、D14、D15、D161、D162、D17、D18和D19)。
沟道CH中的每个的一侧可以连接到源电极S，并且沟道CH中的每个的另一侧可以连接到漏电极D。
第一导电层CDL1可以包括像素驱动器PXD中所包括的第一晶体管T1至第十九晶体管T19的栅电极G(G1、G2、G31、G32、G41、G42、G5、G6、G7、G8、G9、G101、G102、G111、G112、G12、G13、G14、G15、G161、G162、G17、G18和G19)。
第一栅电极G1可以与第一电容器电极CE1一体地形成。
第八栅电极G8可以与第二电容器电极CE2一体地形成。
第十五栅电极G15可以与第三电容器电极CE3一体地形成。
第二栅电极G2、第三子栅电极G41、第四子栅电极G42、第九栅电极G9、第七子栅电极G111和第八子栅电极G112可以分别由第一栅极连接电极GCE1的不同部分制成。第一栅极连接电极GCE1可以通过第一栅极接触孔GCT1电连接到扫描写入布线GWL。
第一子栅电极G31、第二子栅电极G32、第五子栅电极G101和第六子栅电极G102可以分别由第二栅极连接电极GCE2的不同部分制成。第二栅极连接电极GCE2可以通过第二栅极接触孔GCT2电连接到扫描初始化布线GIL。
第七栅电极G7、第十三栅电极G13、第九子栅电极G161、第十子栅电极G162和第十八栅电极G18可以分别由第三栅极连接电极GCE3的不同部分制成。第三栅极连接电极GCE3可以通过第八接触孔CT8电连接到扫描控制布线GCL。
第十五栅电极G15和第三电容器电极CE3可以由第四栅极连接电极GCE4制成。第四栅极连接电极GCE4可以通过第十七接触孔CT17电连接到第四连接电极CCE4。
第十七栅电极G17可以与第五栅极连接电极GCE5一体地形成。第五栅极连接电极GCE5可以通过第十九接触孔CT19电连接到PAM发射布线PAEL。
第五栅电极G5、第六栅电极G6、第十二栅电极G12和第十四栅电极G14可以分别由第六栅极连接电极GCE6的不同部分制成。第六栅极连接电极GCE6可以通过第十四接触孔CT14电连接到PWM发射布线PWEL。
第一数据连接电极DCE1可以通过第一数据接触孔DCT1电连接到第二源电极S2，并且可以通过第二数据接触孔DCT2电连接到PWM数据布线PWM_DL。
第二数据连接电极DCE2可以通过第三数据接触孔DCT3电连接到第九源电极S9，并且可以通过第四数据接触孔DCT4电连接到PAM数据布线PAM_DL。
第一晶体管T1可以包括第一沟道CH1、第一栅电极G1、第一源电极S1和第一漏电极D1。
第一沟道CH1可以连接在第一源电极S1和第一漏电极D1之间。
第一栅电极G1可以在第三方向DR3上与第一沟道CH1重叠。第一栅电极G1可以与第一电容器电极CE1一体地形成。
第一栅电极G1可以通过第一接触孔CT1电连接到第一连接电极CCE1。
第一源电极S1可以连接到第二漏电极D2和第五漏电极D5。
第一漏电极D1可以连接到第三子源电极S41和第六源电极S6。
第二晶体管T2包括第二沟道CH2、第二栅电极G2、第二源电极S2和第二漏电极D2。
第二沟道CH2可以连接在第二源电极S2和第二漏电极D2之间。
第二栅电极G2可以在第三方向DR3上与第二沟道CH2重叠。第二栅电极G2可以由第一栅极连接电极GCE1的一部分制成。
第二源电极S2可以通过第一数据接触孔DCT1电连接到第一数据连接电极DCE1。
第二漏电极D2可以连接到第一源电极S1。
第三晶体管T3可以包括第一子晶体管T31和第二子晶体管T32。
第三晶体管T3的第一子晶体管T31包括第一子沟道CH31、第一子栅电极G31、第一子源电极S31和第一子漏电极D31。
第一子沟道CH31可以连接在第一子源电极S31和第一子漏电极D31之间。
第一子沟道CH31可以在第三方向DR3上与第一子栅电极G31重叠。
第一子栅电极G31可以由第二栅极连接电极GCE2的一部分制成。
第一子源电极S31可以连接到第四子漏电极D42。
第一子漏电极D31可以连接到第二子源电极S32。
第二子晶体管T32包括第二子沟道CH32、第二子栅电极G32，第二子源电极S32和第二子漏电极D32。
第二子沟道CH32可以连接在第二子源电极S32和第二子漏电极D32之间。
第二子沟道CH32可以在第三方向DR3上与第二子栅电极G32重叠。
第二子栅电极G32可以由第二栅极连接电极GCE2的一部分制成。
第二子漏电极D32可以通过第一电力接触孔VCT1电连接到初始化电压布线VIL。
第四晶体管T4可以包括第三子晶体管T41和第四子晶体管T42。
第四晶体管T4的第三子晶体管T41包括第三子沟道CH41、第三子栅电极G41、第三子源电极S41和第三子漏电极D41。
第三子沟道CH41可以连接在第三子源电极S41和第三子漏电极D41之间。
第三子沟道CH41可以在第三方向DR3上与第三子栅电极G41重叠。
第三子栅电极G41可以由第一栅极连接电极GCE1的一部分制成。
第三子源电极S41可以连接到第一漏电极D1。
第三子漏电极D41可以连接到第四子源电极S42。
第四晶体管T4的第四子晶体管T42包括第四子沟道CH42、第四子栅电极G42、第四子源电极S42和第四子漏电极D42。
第四子沟道CH42可以连接在第四子源电极S42和第四子漏电极D42之间。
第四子沟道CH42可以在第三方向DR3上与第四子栅电极G42重叠。
第四子栅电极G42可以由第一栅极连接电极GCE1的一部分制成。
第四子源电极S42可以连接到第三子漏电极D41。
第四子漏电极D42可以连接到第一子源电极S31。
第五晶体管T5包括第五沟道CH5、第五栅电极G5、第五源电极S5和第五漏电极D5。
第五沟道CH5可以连接在第五源电极S5和第五漏电极D5之间。
第五沟道CH5可以在第三方向DR3上与第五栅电极G5重叠。
第五栅电极G5可以由第六栅极连接电极GCE6的一部分制成。
第五源电极S5可以通过第二电力接触孔VCT2电连接到第一电力主布线VDL11。
第五漏电极D5可以连接到第一源电极S1。
第六晶体管T6包括第六沟道CH6、第六栅电极G6、第六源电极S6和第六漏电极D6。
第六沟道CH6可以连接在第六源电极S6和第六漏电极D6之间。
第六沟道CH6可以在第三方向DR3上与第六栅电极G6重叠。
第六栅电极G6可以由第六栅极连接电极GCE6的一部分制成。
第六源电极S6可以连接到第一漏电极D1。
第六漏电极D6可以通过第十接触孔CT10电连接到第四连接电极CCE4。
第七晶体管T7包括第七沟道CH7、第七栅电极G7、第七源电极S7和第七漏电极D7。
第七沟道CH7可以连接在第七源电极S7和第七漏电极D7之间。
第七沟道CH7可以在第三方向DR3上与第七栅电极G7重叠。
第七栅电极G7可以由第三栅极连接电极GCE3的一部分制成。
第七源电极S7可以通过第七接触孔CT7电连接到栅极电压布线VGHL。
第七漏电极D7可以通过第六接触孔CT6电连接到扫频信号布线SWPL。
第八晶体管T8包括第八沟道CH8、第八栅电极G8、第八源电极S8和第八漏电极D8。
第八沟道CH8可以连接在第八源电极S8和第八漏电极D8之间。
第八沟道CH8可以在第三方向DR3上与第八栅电极G8重叠。
第八栅电极G8可以与第二电容器电极CE2一体地形成。
第八源电极S8可以连接到第九漏电极D9和第十二漏电极D12。
第八漏电极D8可以连接到第七子源电极S111。
第九晶体管T9包括第九沟道CH9、第九栅电极G9、第九源电极S9和第九漏电极D9。
第九沟道CH9可以连接在第九源电极S9和第九漏电极D9之间。
第九沟道CH9可以在第三方向DR3上与第九栅电极G9重叠。
第九栅电极G9可以由第一栅极连接电极GCE1的一部分制成。
第九源电极S9可以通过第三数据接触孔DCT3电连接到第二数据连接电极DCE2。
第九漏电极D9可以连接到第八源电极S8。
第十晶体管T10可以包括第五子晶体管T101和第六子晶体管T102。
第五子晶体管T101包括第五子沟道CH101、第五子栅电极G101、第五子源电极S101和第五子漏电极D101。
第五子沟道CH101可以连接在第五子源电极S101和第五子漏电极D101之间。
第五子沟道CH101可以在第三方向DR3上与第五子栅电极G101重叠。
第五子栅电极G101可以由第二栅极连接电极GCE2的一部分制成。
第五子源电极S101可以连接到第八子漏电极D112。
第五子漏电极D101可以连接到第六子源电极S102。
第六子晶体管T102包括第六子沟道CH102、第六子栅电极G102、第六子源电极S102和第六子漏电极D102。
第六子沟道CH102可以连接在第六子源电极S102和第六子漏电极D102之间。
第六子沟道CH102可以在第三方向DR3上与第六子栅电极G102重叠。
第六子栅电极G102可以由第二栅极连接电极GCE2的一部分制成。
第六子源电极S102可以连接到第五子漏电极D101。
第六子漏电极D102可以通过第一电力接触孔VCT1电连接到初始化电压布线VIL。
第十一晶体管T11可以包括第七子晶体管T111和第八子晶体管T112。
第七子晶体管T111包括第七子沟道CH111、第七子栅电极G111、第七子源电极S111和第七子漏电极D111。
第七子沟道CH111可以连接在第七子源电极S111和第七子漏电极D111之间。
第七子沟道CH111可以在第三方向DR3上与第七子栅电极G111重叠。
第七子栅电极G111可以由第一栅极连接电极GCE1的一部分制成。
第七子源电极S111可以连接到第八漏电极D8。
第七子漏电极D111可以连接到第八子源电极S112。
第八子晶体管T112包括第八子沟道CH112、第八子栅电极G112、第八子源电极S112和第八子漏电极D112。
第八子沟道CH112可以连接在第八子源电极S112和第八子漏电极D112之间。
第八子沟道CH112可以在第三方向DR3上与第八子栅电极G112重叠。
第八子栅电极G112可以由第一栅极连接电极GCE1的一部分制成。
第八子源电极S112可以连接到第七子漏电极D111。
第八子漏电极D112可以连接到第五子源电极S101。
第十二晶体管T12包括第十二沟道CH12、第十二栅电极G12、第十二源电极S12和第十二漏电极D12。
第十二沟道CH12可以连接在第十二源电极S12和第十二漏电极D12之间。
第十二沟道CH12可以在第三方向DR3上与第十二栅电极G12重叠。
第十二栅电极G12可以由第六栅极连接电极GCE6的一部分制成。
第十二源电极S12可以通过第十一接触孔CT11电连接到第五连接电极CCE5。
第十三晶体管T13包括第十三沟道CH13、第十三栅电极G13、第十三源电极S13和第十三漏电极D13。
第十三沟道CH13可以连接在第十三源电极S13和第十三漏电极D13之间。
第十三沟道CH13可以在第三方向DR3上与第十三栅电极G13重叠。
第十三栅电极G13可以由第三栅极连接电极GCE3的一部分制成。
第十三源电极S13可以通过第二电力接触孔VCT2电连接到第一电力主布线VDL11。
第十四晶体管T14包括第十四沟道CH14、第十四栅电极G14、第十四源电极S14和第十四漏电极D14。
第十四沟道CH14可以连接在第十四源电极S14和第十四漏电极D14之间。
第十四沟道CH14可以在第三方向DR3上与第十四栅电极G14重叠。
第十四栅电极G14可以与第六栅极连接电极GCE6一体地形成。
第十四源电极S14可以通过第十一接触孔CT11电连接到第五连接电极CCE5。
第十四漏电极D14可以通过第四接触孔CT4电连接到第二连接电极CCE2。
第十五晶体管T15包括第十五沟道CH15、第十五栅电极G15、第十五源电极S15和第十五漏电极D15。
第十五沟道CH15可以连接在第十五源电极S15和第十五漏电极D15之间。
第十五沟道CH15可以在第三方向DR3上与第十五栅电极G15重叠。
第十五栅电极G15可以与第三电容器电极CE3一体地形成。
第十五源电极S15可以电连接到第九漏电极D9。
第十五漏电极D15可以电连接到第十七源电极S17。
第十六晶体管T16可以包括第九子晶体管T161和第十子晶体管T162。
第九子晶体管T161包括第九子沟道CH161、第九子栅电极G161、第九子源电极S161和第九子漏电极D161。
第九子沟道CH161可以连接在第九子源电极S161和第九子漏电极D161之间。
第九子沟道CH161可以在第三方向DR3上与第九子栅电极G161重叠。
第九子栅电极G161可以与第三栅极连接电极GCE3一体地形成。
第九子源电极S161可以通过第十接触孔CT10连接到第四连接电极CCE4。
第九子漏电极D161可以连接到第十子源电极S162。
第十子晶体管T162包括第十子沟道CH162、第十子栅电极G162、第十子源电极S162和第十子漏电极D162。
第十子沟道CH162可以连接在第十子源电极S162和第十子漏电极D162之间。
第十子沟道CH162可以在第三方向DR3上与第十子栅电极G162重叠。
第十子栅电极G162可以与第三栅极连接电极GCE3一体地形成。
第十子源电极S162可以电连接到第九子漏电极D161。
第十子漏电极D162可以通过第九接触孔CT9电连接到初始化电压布线VIL。
第十七晶体管T17包括第十七沟道CH17、第十七栅电极G17、第十七源电极S17和第十七漏电极D17。
第十七沟道CH17可以连接在第十七源电极S17和第十七漏电极D17之间。
第十七沟道CH17可以在第三方向DR3上与第十七栅电极G17重叠。
第十七栅电极G17可以与第五栅极连接电极GCE5一体地形成。
第十七源电极S17可以电连接到第十五漏电极D15。
第十七漏电极D17可以通过第十六接触孔CT16电连接到第七连接电极CCE7。
第十八晶体管T18包括第十八沟道CH18、第十八栅电极G18、第十八源电极S18和第十八漏电极D18。
第十八沟道CH18可以连接在第十八源电极S18和第十八漏电极D18之间。
第十八沟道CH18可以在第三方向DR3上与第十八栅电极G18重叠。
第十八栅电极G18可以与第三栅极连接电极GCE3一体地形成。
第十八源电极S18可以通过第九接触孔CT9电连接到初始化电压布线VIL。
第十八漏电极D18可以通过第十六接触孔CT16电连接到第七连接电极CCE7。
第十九晶体管T19包括第十九沟道CH19、第十九栅电极G19、第十九源电极S19和第十九漏电极D19。
第十九沟道CH19可以连接在第十九源电极S19和第十九漏电极D19之间。
第十九沟道CH19可以在第三方向DR3上与第十九栅电极G19重叠。
第十九栅电极G19可以通过第二十三接触孔CT23电连接到测试信号布线TSTL。
第十九源电极S19可以通过第二十一接触孔CT21连接到第八连接电极CCE8。
第十九漏电极D19可以通过第二十四接触孔CT24连接到第三电力辅助布线VSAL。
第二导电层CDL2可以包括与第一电容器电极CE1重叠的第四电容器电极CE4、与第二电容器电极CE2重叠的第五电容器电极CE5以及与第三电容器电极CE3重叠的第六电容器电极CE6。
第四电容器电极CE4可以在第三方向DR3上与第一电容器电极CE1重叠。第一电容器电极CE1可以与第一栅电极G1一体地形成。
第四电容器电极CE4可以包括在第二方向DR2上延伸的延伸部分EX。第四电容器电极CE4的延伸部分EX可以与PWM发射布线PWEL和第一电力主布线VDL11交叉。
第四电容器电极CE4的延伸部分EX可以通过第五接触孔CT5电连接到扫频信号布线SWPL。
因此，连接在第一晶体管T1的第一栅电极G1和第一电力布线VDL1之间的第一电容器PC1(参见图6)可以由第一电容器电极CE1和第四电容器电极CE4之间的重叠区域提供。
第五电容器电极CE5可以在第三方向DR3上与第二电容器电极CE2重叠。第二电容器电极CE2可以与第八栅电极G8一体地形成。
第五电容器电极CE5可以通过第三接触孔CT3、第四接触孔CT4和第二连接电极CCE2电连接到第十三漏电极D13和第十四漏电极D14。
因此，连接在第二节点N2和第八晶体管T8的第八栅电极G8之间的第二电容器PC2(参见图6)可以由第二电容器电极CE2和第五电容器电极CE5之间的重叠区域提供。
第六电容器电极CE6可以在第三方向DR3上与第三电容器电极CE3重叠。第三电容器电极CE3可以与第十五栅电极G15一体地形成。
第六电容器电极CE6可以通过第十八接触孔CT18电连接到初始化电压布线VIL。
因此，连接在第三节点N3和初始化电压布线VIL之间的第三电容器PC3(参见图6)可以由第三电容器电极CE3和第六电容器电极CE6之间的重叠区域提供。
第三导电层CDL3可以包括在第一方向DR1上延伸的布线。也就是说，第三导电层CDL3可以包括初始化电压布线VIL、扫描初始化布线GIL、扫描写入布线GWL、PWM发射布线PWEL、扫频信号布线SWPL、扫描控制布线GCL、PAM发射布线PAEL、第一电力主布线VDL11、栅极电压布线VGHL和测试信号布线TSTL。
第三导电层CDL3还可以包括传输第三电力电压VSS的第三电力辅助布线VSAL。
第三导电层CDL3还可以包括第一数据连接电极DCE1和第二数据连接电极DCE2以及第一连接电极CCE1至第八连接电极CCE8。
第四导电层CDL4可以包括在第二方向DR2上延伸的布线。也就是说，第四导电层CDL4可以包括PWM数据布线PWM_DL、第一电力子布线VDL12和PAM数据布线PAM_DL。
第四导电层CDL4还可以包括第一阳极连接电极ANDE1。
第四导电层CDL4还可以包括第二电力连接电极VDCE。
参考图11，第五导电层CDL5可以包括传输第二电力电压PAM_VDD的第二电力布线VDL2和与第二电力布线VDL2间隔开并且与第一阳极连接电极ANDE1重叠的第二阳极连接电极ANDE2。
第二电力布线VDL2可以在第一方向DR1和第二方向DR2上延伸，并且可以设置成围绕第二阳极连接电极ANDE2的网状形状。
参考图12，电极层ELEL可以包括传输第三电力电压VSS的第三电力布线VSL、连接到第三电力布线VSL的阴极CTD以及与第三电力布线VSL和阴极CTD间隔开并且与第二阳极连接电极ANDE2重叠的阳极AND。
第三电力布线VSL可以设置成在第一方向DR1和第二方向DR2上延伸的网状形状。
图13是图7、图11和图12中所示的平面图之中沿着图7的线D-D'切割的平面的剖视图。图14是图7、图11和图12中所示的平面图之中沿着图7的线E-E'切割的平面的剖视图。图15是图7、图11和图12中所示的平面图之中沿着图7的线F-F'切割的平面的剖视图。图16是图7、图11和图12中所示的平面图之中沿着图7的线G-G'切割的平面的剖视图。图17是图7、图11和图12中所示的平面图之中沿着图7的线H-H'切割的平面的剖视图。图18是图7、图11和图12中所示的平面图之中沿着图7的线I-I'切割的平面的剖视图。图19是图7、图11和图12中所示的平面图之中沿着图7的线J-J'切割的平面的剖视图。图20是图7、图11和图12中所示的平面图之中沿着图7的线K-K'切割的平面的剖视图。图21是图7、图11和图12中所示的平面图之中沿着图7的线L-L'切割的平面的剖视图。
根据一个或更多个实施方式的显示装置10可以包括背板衬底101，并且背板衬底101可以包括支承衬底110、设置在支承衬底110上的电路层120以及电极层ELEL(VSL、CTD和AND)。
参考图21，显示装置10还可以包括安装在背板衬底101上并且分别与子像素SP1至SP3对应的发光元件LE。
电路层120可以包括分别与子像素SP1至SP3对应的像素驱动器PXD。
支承衬底110可以由诸如聚酰亚胺的聚合物树脂制成。支承衬底110可以是可弯曲、折叠或卷曲的柔性衬底。
如图13至图21中所示，电路层120可以包括设置在支承衬底110的第一表面上的半导体层SEL(CH、S和D)、覆盖半导体层SEL的第一栅极绝缘层122、设置在第一栅极绝缘层122上的第一导电层CDL1(G、CE1、CE2、CE3以及GCE1至GCE6)、覆盖第一导电层CDL1(G、CE1、CE2、CE3以及GCE1至GCE6)的第二栅极绝缘层123、设置在第二栅极绝缘层123上的第二导电层CDL2(CE4、CE5和CE6)、覆盖第二导电层CDL2(CE4、CE5和CE6)的层间绝缘层124、设置在层间绝缘层124上的第三导电层CDL3(VIL、GIL、GWL、PWEL、VDL11、VGHL、SWPL、GCL、PAEL、TSTL、VSAL、DCE1、DCE2以及CCE1至CCE8)、覆盖第三导电层CDL3(VIL、GIL、GWL、PWEL、VDL11、VGHL、SWPL、GCL、PAEL、TSTL、VSAL、DCE1、DCE2以及CCE1至CCE8)的第一平坦化层125、设置在第一平坦化层125上的第四导电层CDL4(PWM_DL、VDL12、PAM_DL、ANDE1和VDCE)、覆盖第四导电层CDL4(PWM_DL、VDL12、PAM_DL、ANDE1和VDCE)的第二平坦化层126、设置在第二平坦化层126上的第五导电层CDL5(VDL2和ANDE2)以及覆盖第五导电层CDL5(VDL2和ANDE2)的第三平坦化层127。
此外，电路层120还可以包括设置在第一平坦化层125和第四导电层CDL4之间并且由无机绝缘材料制成的第一辅助绝缘层125'、设置在第二平坦化层126和第五导电层CDL5之间并且由无机绝缘材料制成的第二辅助绝缘层126'以及设置在第三平坦化层127和电极层ELEL之间并且由无机绝缘材料制成的第三辅助绝缘层127'。
在此情况下，穿透第三平坦化层127的孔(例如，第二阳极接触孔ANDH2)还可以穿透第三辅助绝缘层127'。
穿透第二平坦化层126的孔(例如，第一阳极接触孔ANDH1)还可以穿透第二辅助绝缘层126'。
穿透第一平坦化层125的孔(例如，第二十接触孔CT20、第二十二接触孔CT22、第三电力接触孔VCT3、第四电力接触孔VCT4、第二数据接触孔DCT2和第四数据接触孔DCT4)还可以穿透第一辅助绝缘层125'。
然而，这仅仅是示例。根据一个或更多个实施方式，考虑到导电层CDL4、CDL5和电极层ELEL从第一平坦化层125、第二平坦化层126和第三平坦化层127的提升缺陷，可以选择性地设置第一辅助绝缘层125'、第二辅助绝缘层126'和第三辅助绝缘层127'中的至少一个。
电路层120还可以包括覆盖支承衬底110的第一表面的缓冲层121。在此情况下，半导体层SEL(CH、S和D)和第一栅极绝缘层122可以设置在缓冲层121上。
缓冲层121可以由交替地堆叠的多个无机层组成。例如，缓冲层121可以是其中从氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中选择的一个或更多个无机层交替地堆叠的多层。
缓冲层121上的半导体层SEL(CH、S和D)可以包括像素驱动器PXD中所包括的晶体管T1至T19的沟道CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162以及CH17至CH19、源电极S1、S2、S31、S32、S41、S42、S5至S9、S101、S102、S111、S112、S12至S15、S161、S162、S17至S19以及漏电极D1、D2、D31、D32、D41、D42、D5至D9、D101、D102、D111、D112、D12至D15、D161、D162以及D17至D19。
半导体层SEL(CH、S和D)可以包括多晶硅、单晶硅、低温多晶硅、非晶硅或氧化物半导体。
除了晶体管T1至T19的沟道CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162以及CH17至CH19之外的半导体层SEL可以由掺杂有离子或杂质的硅半导体或氧化物半导体制成以具有导电性。
覆盖半导体层SEL(CH、S和D)的第一栅极绝缘层122可以由无机层(例如，氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层)制成。第一栅极绝缘层122可以被称为第一绝缘层。
设置在第一栅极绝缘层122上的第一导电层CDL1(G、CE1、CE2、CE3以及GCE1至GCE6)可以包括像素驱动器PXD中所包括的晶体管T1至T19的对应的栅电极G1、G2、G31、G32、G41、G42、G5至G9、G101、G102、G111、G112、G12至G15、G161、G162以及G17至G19、第一栅极连接电极GCE1至第六栅极连接电极GCE6以及第一电容器电极CE1至第三电容器电极CE3。
第一导电层CDL1(G、CE1、CE2、CE3以及GCE1至GCE6)可以是由从钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金之中选择的一种或更多种制成的单层或多层。
覆盖第一导电层CDL1(G、CE1、CE2、CE3以及GCE1至GCE6)的第二栅极绝缘层123可以由无机层(例如，氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层)制成。第二栅极绝缘层123可以被称为第二绝缘层。
设置在第二栅极绝缘层123上的第二导电层CDL2(CE4、CE5和CE6)可以包括第四电容器电极CE4、第五电容器电极CE5和第六电容器电极CE6。
第四电容器电极CE4可以在第三方向DR3上与第一电容器电极CE1重叠，且第二栅极绝缘层123插置在它们之间。因此，可以提供第一电容器PC1。
第五电容器电极CE5可以在第三方向DR3上与第二电容器电极CE2重叠，且第二栅极绝缘层123插置在它们之间。因此，可以提供第二电容器PC2。
第六电容器电极CE6可以在第三方向DR3上与第三电容器电极CE3重叠，且第二栅极绝缘层123插置在它们之间。因此，可以提供第三电容器PC3。
第二导电层CDL2(CE4、CE5和CE6)可以是由从钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金之中选择的一种或更多种制成的单层或多层。
覆盖第二导电层CDL2(CE4、CE5和CE6)的层间绝缘层124可以由无机层(例如，氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层)制成。层间绝缘层124可以被称为第三绝缘层。
设置在层间绝缘层124上的第三导电层CDL3(VIL、GIL、GWL、PWEL、VDL11、VGHL、SWPL、GCL、PAEL、TSTL、VSAL、DCE1、DCE2以及CCE1至CCE8)可以包括第一数据连接电极DCE1和第二数据连接电极DCE2、第一连接电极CCE1至第八连接电极CCE8以及在第一方向DR1上延伸的布线。
在第一方向DR1上延伸的布线可以包括电连接到扫描驱动器SCDR的初始化电压布线VIL、扫描初始化布线GIL、扫描写入布线GWL、PWM发射布线PWEL、扫频信号布线SWPL、扫描控制布线GCL和PAM发射布线PAEL。
此外，在第一方向DR1上延伸的布线还可以包括栅极电压布线VGHL、第一电力主布线VDL11、测试信号布线TSTL和第三电力辅助布线VSAL。
第三导电层CDL3(VIL、GIL、GWL、PWEL、VDL11、VGHL、SWPL、GCL、PAEL、TSTL、VSAL、DCE1、DCE2以及CCE1至CCE8)可以是由从钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金之中选择的一种或更多种制成的单层或多层。
如图13中所示，扫描写入布线GWL可以通过穿透第二栅极绝缘层123和层间绝缘层124的第一栅极接触孔GCT1电连接到第四子栅电极G42。
如图17中所示，扫描写入布线GWL可以通过穿透第二栅极绝缘层123和层间绝缘层124的第三栅极接触孔GCT3电连接到第八子栅电极G112。
第二栅电极G2、第三子栅电极G41、第四子栅电极G42、第九栅电极G9、第七子栅电极G111和第八子栅电极G112与第一栅极连接电极GCE1一体地形成。此外，第一栅极连接电极GCE1可以通过第一栅极接触孔GCT1和第三栅极接触孔GCT3电连接到扫描写入布线GWL。因此，第二晶体管T2、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第九晶体管T9以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112可以基于扫描写入布线GWL的扫描写入信号导通。
如图14中所示，扫描初始化布线GIL可以通过穿透第二栅极绝缘层123和层间绝缘层124的第二栅极接触孔GCT2电连接到第二栅极连接电极GCE2。
第一子栅电极G31、第二子栅电极G32、第五子栅电极G101和第六子栅电极G102与第二栅极连接电极GCE2一体地形成。此外，第二栅极连接电极GCE2可以通过第二栅极接触孔GCT2电连接到扫描初始化布线GIL。因此，第三晶体管T3的第一子晶体管T31和第二子晶体管T32以及第十晶体管T10的第五子晶体管T101和第六子晶体管T102可以基于扫描初始化布线GIL的扫描初始化信号导通。
如图20中所示，PWM发射布线PWEL可以通过穿透第二栅极绝缘层123和层间绝缘层124的第十四接触孔CT14电连接到第六栅极连接电极GCE6。
第六栅极连接电极GCE6与第五栅电极G5、第六栅电极G6、第十二栅电极G12和第十四栅电极G14一体地形成。因此，第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14可以基于PWM发射布线PWEL的PWM发射信号导通。
如图16中所示，扫描控制布线GCL可以通过穿透第二栅极绝缘层123和层间绝缘层124的第八接触孔CT8电连接到第三栅极连接电极GCE3。
第三栅极连接电极GCE3与第七栅电极G7、第十三栅电极G13、第九子栅电极G161、第十子栅电极G162和第十八栅电极G18一体地形成。因此，第七晶体管T7、第十三晶体管T13、第十六晶体管T16的第九子晶体管T161和第十子晶体管T162以及第十八晶体管T18可以基于扫描控制布线GCL的扫描控制信号导通。
如图20中所示，PAM发射布线PAEL可以通过穿透第二栅极绝缘层123和层间绝缘层124的第十九接触孔CT19电连接到第五栅极连接电极GCE5。
第五栅极连接电极GCE5与第十七栅电极G17一体地形成。因此，第十七晶体管T17可以基于PAM发射布线PAEL的PAM发射信号导通。
如图14中所示，初始化电压布线VIL可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第一电力接触孔VCT1电连接到第二子漏电极D32。
第二子漏电极D32连接到第六子漏电极D102。
如图16中所示，初始化电压布线VIL可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第九接触孔CT9电连接到第十子漏电极D162和第十八源电极S18。
如图20中所示，初始化电压布线VIL可以通过穿透层间绝缘层124的第十八接触孔CT18电连接到第六电容器电极CE6。
因此，第三晶体管T3、第十六晶体管T16、第三电容器PC3和第十八晶体管T18可以电连接到供应初始化电压VINT的初始化电压布线VIL。
如图15中所示，第一电力主布线VDL11可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第二电力接触孔VCT2电连接到第五源电极S5和第十三源电极S13。
第一电力子布线VDL12可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第三电力接触孔VCT3电连接到第一电力主布线VDL11。也就是说，供应第一电力电压PWM_VDD的第一电力布线VDL1可以包括第一电力主布线VDL11和第一电力子布线VDL12。
因此，第五晶体管T5和第十三晶体管T13可以电连接到第一电力布线VDL1。
如图16中所示，栅极电压布线VGHL可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第七接触孔CT7电连接到第七源电极S7。
如图21中所示，测试信号布线TSTL可以通过穿透第二栅极绝缘层123和层间绝缘层124的第二十三接触孔CT23电连接到第十九栅电极G19。
供应第三电力电压VSS的第三电力辅助布线VSAL可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第二十四接触孔CT24电连接到第十九漏电极D19。
如图13中所示，第一数据连接电极DCE1可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第一数据接触孔DCT1电连接到第二源电极S2。
PWM数据布线PWM_DL可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第二数据接触孔DCT2电连接到第一数据连接电极DCE1。
如图17中所示，第二数据连接电极DCE2可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第三数据接触孔DCT3电连接到第九源电极S9。
PAM数据布线PAM_DL可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第四数据接触孔DCT4电连接到第二数据连接电极DCE2。
如图14中所示，第一连接电极CCE1可以通过穿透第二栅极绝缘层123和层间绝缘层124的第一接触孔CT1电连接到第一栅电极G1。
此外，第一连接电极CCE1可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第二接触孔CT2电连接到第四子漏电极D42。第四子漏电极D42连接到第一子源电极S31。因此，第一晶体管T1的第一栅电极G1可以电连接到第三晶体管T3和第四晶体管T4。
如图15中所示，第二连接电极CCE2可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第三接触孔CT3电连接到第十三漏电极D13。
如图19中所示，第二连接电极CCE2可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第四接触孔CT4电连接到第十四漏电极D14。
此外，第二连接电极CCE2可以通过穿透层间绝缘层124的第十五接触孔CT15电连接到第四电容器电极CE4。
因此，可以提供第十三晶体管T13、第十四晶体管T14和第二电容器PC2所连接到的第二节点N2。
如图16中所示，第四连接电极CCE4可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第十接触孔CT10电连接到第九子源电极S161。
如图20中所示，第四连接电极CCE4可以通过穿透第二栅极绝缘层123和层间绝缘层124的第十七接触孔CT17电连接到第四栅极连接电极GCE4。
第四栅极连接电极GCE4与第三电容器电极CE3和第十五栅电极G15一体地形成。
因此，可以提供第十六晶体管T16、第三电容器PC3和第十五晶体管T15所连接到的第三节点N3。
如图17和图18中所示，第五连接电极CCE5可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第十一接触孔CT11电连接到第十二源电极S12。
第十二源电极S12连接到第十四源电极S14。
如图18中所示，第六连接电极CCE6可以通过穿透第二栅极绝缘层123和层间绝缘层124的第十二接触孔CT12电连接到第二电容器电极CE2。
第二电容器电极CE2与第八栅电极G8一体地形成。
第六连接电极CCE6可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第十三接触孔CT13电连接到第五子源电极S101和第八子漏电极D112。
第五子源电极S101连接到第八子漏电极D112。
因此，第二电容器PC2、第八晶体管T8的第八栅电极G8、第十晶体管T10和第十一晶体管T11可以彼此连接。
如图19中所示，第七连接电极CCE7可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第十六接触孔CT16电连接到第十七漏电极D17。
第十七漏电极D17连接到第十八漏电极D18。
如图21中所示，第八连接电极CCE8可以通过穿透第一栅极绝缘层122、第二栅极绝缘层123和层间绝缘层124的第二十一接触孔CT21电连接到第十九源电极S19。
覆盖第三导电层CDL3(VIL、GIL、GWL、PWEL、VDL11、VGHL、SWPL、GCL、PAEL、TSTL、VSAL、DCE1、DCE2以及CCE1至CCE8)的第一平坦化层125可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层制成。
第一平坦化层125可以被第一辅助绝缘层125'覆盖。第一辅助绝缘层125'可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层制成。
第一平坦化层125或者第一平坦化层125和第一辅助绝缘层125'可以被称为第四绝缘层。
设置在第一平坦化层125上的第四导电层CDL4(PWM_DL、VDL12、PAM_DL、ANDE1和VDCE)可以包括第一阳极连接电极ANDE1、第二电力连接电极VDCE和在第二方向DR2上延伸的布线。
在第二方向DR2上延伸的布线可以包括PWM数据布线PWM_DL、第一电力子布线VDL12和PAM数据布线PAM_DL。
第四导电层CDL4(PWM_DL、VDL12、PAM_DL、ANDE1和VDCE)可以是由从钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金之中选择的一种或更多种制成的单层或多层。
如图13中所示，PWM数据布线PWM_DL可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第二数据接触孔DCT2电连接到第一数据连接电极DCE1。第一数据连接电极DCE1可以通过第一数据接触孔DCT1电连接到第二源电极S2。因此，第二晶体管T2可以电连接到PWM数据布线PWM_DL。
如图17中所示，PAM数据布线PAM_DL可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第四数据接触孔DCT4电连接到第二数据连接电极DCE2。第二数据连接电极DCE2可以通过第三数据接触孔DCT3电连接到第九源电极S9。因此，第九晶体管T9可以电连接到PAM数据布线PAM_DL。
如图15中所示，第一电力子布线VDL12可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第三电力接触孔VCT3电连接到第一电力主布线VDL11。
这里，第三电力接触孔VCT3可以在第三方向DR3上与第二电力接触孔VCT2重叠。例如，第三电力接触孔VCT3的面积可以大于第二电力接触孔VCT2的面积。
如图21中所示，第一阳极连接电极ANDE1可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第二十接触孔CT20电连接到第七连接电极CCE7。如图19中所示，第七连接电极CCE7可以通过第十六接触孔CT16电连接到第十七漏电极D17。第十七漏电极D17连接到第十八漏电极D18。
此外，第一阳极连接电极ANDE1可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第二十二接触孔CT22电连接到第八连接电极CCE8。第八连接电极CCE8可以通过第二十一接触孔CT21电连接到第十九源电极S19。
因此，第一阳极连接电极ANDE1可以电连接到第十七晶体管T17、第十八晶体管T18和第十九晶体管T19。
如图17中所示，第二电力连接电极VDCE可以通过穿透第一平坦化层125和第一辅助绝缘层125'的第四电力接触孔VCT4电连接到第五连接电极CCE5。如稍后将描述的，第五连接电极CCE5可以通过第十一接触孔CT11电连接到第十二源电极S12和第十四源电极S14。
如图18中所示，第二电力连接电极VDCE可以通过穿透第二平坦化层126的第五电力接触孔VCT5电连接到第二电力布线VDL2。
因此，第十二晶体管T12和第十四晶体管T14可以电连接到第二电力布线VDL2。
覆盖第四导电层CDL4(PWM_DL、VDL12、PAM_DL、ANDE1和VDCE)的第二平坦化层126可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层制成。
第二平坦化层126可以被第二辅助绝缘层126'覆盖。第二辅助绝缘层126'可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层制成。
第二平坦化层126或者第二平坦化层126和第二辅助绝缘层126'可以被称为第五绝缘层。
如图21中所示，设置在第二平坦化层126上的第五导电层CDL5(VDL2和ANDE2)可以包括传输第二电力电压PAM_VDD的第二电力布线VDL2以及与第一阳极连接电极ANDE1重叠的第二阳极连接电极ANDE2。
如图18中所示，第二电力布线VDL2可以通过穿透第二平坦化层126和第二辅助绝缘层126'的第五电力接触孔VCT5连接到第二电力连接电极VDCE。第二电力连接电极VDCE可以通过第四电力接触孔VCT4电连接到第五连接电极CCE5，并且第五连接电极CCE5可以通过第十一接触孔CT11电连接到第十二源电极S12和第十四源电极S14。
因此，第十二晶体管T12和第十四晶体管T14可以电连接到第二电力布线VDL2。
如图21中所示，第二阳极连接电极ANDE2可以通过穿透第二平坦化层126和第二辅助绝缘层126'的第一阳极连接孔ANDH1电连接到第一阳极连接电极ANDE1。
第五导电层CDL5(VDL2和ANDE2)可以是由从钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金之中选择的一种或更多种制成的单层或多层。
覆盖第五导电层CDL5(VDL2和ANDE2)的第三平坦化层127可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层制成。
第三平坦化层127可以被第三辅助绝缘层127'覆盖。第三辅助绝缘层127'可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和/或氧化铝层制成。
第三平坦化层127或者第三平坦化层127和第三辅助绝缘层127'可以被称为第六绝缘层。
如图12中所示，设置在电路层120上的电极层ELEL可以包括设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3中的阳极AND和阴极CTD以及连接到阴极CTD的第三电力布线VSL。
第三电力布线VSL可以设置成在第一方向DR1和第二方向DR2上延伸的网状形状。
如图21中所示，阳极AND可以通过穿透第三平坦化层127和第三辅助绝缘层127'的第二阳极接触孔ANDH2电连接到第二阳极连接电极ANDE2。
第二阳极连接电极ANDE2可以通过第一阳极接触孔ANDH1电连接到第一阳极连接电极ANDE1，并且第一阳极连接电极ANDE1可以通过第二十接触孔CT20电连接到第七连接电极CCE7。
第七连接电极CCE7可以如参考图19所描述的通过第十六接触孔CT16电连接到第十七漏电极D17和第十八漏电极D18，并且可以如图21中所示通过第二十二接触孔CT22电连接到第十九源电极S19。
因此，阳极AND可以电连接到第十七晶体管T17、第十八晶体管T18和第十九晶体管T19。
电极层ELEL(VSL、CTD和AND)可以是由从钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金之中选择的一种或更多种制成的单层或多层。
例如，电极层ELEL(VSL、CTD和AND)可以包括具有高反射率的金属材料，诸如铝和钛的堆叠结构(Ti/Al/Ti)、铝和氧化铟锡的堆叠结构(ITO/Al/ITO)、APC合金或者APC合金和氧化铟锡的堆叠结构(ITO/APC/ITO)。作为另一示例，电极层ELEL(VSL、CTD和AND)可以具有Al/Ti的双层结构。
如图4中所示，背板衬底101还可以包括设置在阳极AND上的阳极焊盘ANDP和设置在阴极CTD上的阴极焊盘CTDP。
阳极焊盘ANDP和阴极焊盘CTDP可以由诸如ITO或IZO的透明导电材料(TCO)制成。
阳极焊盘ANDP和阴极焊盘CTDP可以更牢固地固定发光元件LE，并且减少阳极AND和阴极CTD的腐蚀或对阳极AND和阴极CTD的损坏。
如图4以及图13至图20中所示，背板衬底101还可以包括与子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3周围的区域对应的堤层131和132。
堤层131和132可以包括堤平坦化层131和覆盖堤平坦化层131的堤绝缘层132。
阳极焊盘ANDP可以通过阳极接触电极ANDC电连接到并且接合到发光元件LE的第一接触电极CTE1。
阴极焊盘CTDP可以通过阴极接触电极CTDC电连接到并且接合到发光元件LE的第二接触电极CTE2。
阳极接触电极ANDC和阴极接触电极CTDC可以由导电粘合材料制成。
因为以上已经参考图4描述了发光元件LE，所以将省略其冗余描述。
图22是示出图1的部分B中的第五导电层CDL5和谷VLY的平面图。图23是图1的部分B的平面图。
参考图22，第五导电层CDL5可以包括第二电力布线VDL2和第二阳极连接电极ANDE2。
第二电力布线VDL2设计成向像素驱动器PXD传输第二电力电压PAM_VDD，并且可以设置成在第一方向DR1和第二方向DR2上延伸的网状形状。
第二电力布线VDL2可以与分别对应于子像素SP1至SP3的像素驱动器PXD重叠。
第二电力布线VDL2的一部分可以朝向支承衬底110的边缘延伸，并且可以电连接到设置成与支承衬底110的边缘邻近的信号焊盘SPD中的至少一个。
第二阳极连接电极ANDE2可以设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3中。
在子像素SP1至SP3中的每个中，第二阳极连接电极ANDE2可以电连接到像素驱动器PXD。
根据一个或更多个实施方式，背板衬底101包括形状类似于支承衬底110的边缘的谷VLY。
如以上参考图1所描述的，根据一个或更多个实施方式的显示装置10包括像素PX，并且像素PX中的每个包括子像素SP1至SP3之中的两个或更多个邻近的子像素SP1至SP3。
像素PX可以包括最靠近支承衬底110的边缘的第一像素PXS1(参见图1)和与第一像素PXS1邻近的第二像素PXS2(参见图1)。
第二像素PXS2与支承衬底110的边缘邻近，并且被第一像素PXS1围绕。也就是说，第一像素PXS1设置在第二像素PXS2和支承衬底110的边缘之间。
谷VLY可以设置在第一像素PXS1的发射区域和第二像素PXS2的发射区域之间的边界处。
例如，如图22中所示，分别与发射区域EA1至EA3对应的第二阳极连接电极ANDE2可以沿着第一方向DR1并排布置，并且可以在第二方向DR2上彼此间隔开，且至少一个像素驱动器PXD插置在它们之间。
在此情况下，谷VLY的在第二方向DR2上设置在第一像素PXS1和第二像素PXS2之间的一些边缘可以在第一像素PXS1的第二阳极连接电极ANDE2和第一像素PXS1的像素驱动器PXD之间交叉。
在此情况下，在图22中所示的子像素SP1至SP3的布置条件下，谷VLY的在第二方向DR2上设置在第一像素PXS1和第二像素PXS2之间的一些边缘可以更邻近支承衬底110的边缘。因此，第一保护层PTL1(参见图31)的放置范围可以由谷VLY加宽。此外，当第一像素PXS1的发射区域EA1至EA3与支承衬底110的边缘相邻时，第一像素PXS1的像素驱动器PXD可以由第一保护层PTL1保护。
然而，这仅仅是示例，并且谷VLY的在第二方向DR2上设置在第一像素PXS1和第二像素PXS2之间的一些边缘也可以根据子像素SP1至SP3的布置条件而在第一像素PXS1的像素驱动器PXD和第二像素PXS2的第二阳极连接电极ANDE2之间交叉。
第二电力布线VDL2的设置在第一像素PXS1和第二像素PXS2之间的部分可以与谷VLY重叠。
此外，根据一个或更多个实施方式，将栅极信号供应到像素驱动器PXD的晶体管T1至T9中的一些的扫描驱动器SCDR(参见图5)可以被划分成设置在子像素SP1至SP3的像素驱动器PXD之间的区域SCDRA中的多个驱动器。
也就是说，因为扫描驱动器SCDR不是作为整体设置在第一像素PXS1的发射区域EA1至EA3与支承衬底110的边缘之间的区域中，所以第一像素PXS1的发射区域EA1至EA3与支承衬底110的边缘之间的距离可以减小到小于像素PX之间的距离。因此，这可以使得容易地实现由以拼接组装的显示装置10组成的拼接显示装置TD(参见图36)。
参考图23，电极层ELEL可以包括第三电力布线VSL、阴极CTD和阳极AND。
第三电力布线VSL设计成向阴极CTD传输第三电力电压VSS，并且可以设置成在第一方向DR1和第二方向DR2上延伸的网状形状。
第三电力布线VSL可以与分别对应于子像素SP1至SP3的像素驱动器PXD重叠。
第三电力布线VSL的一部分可以朝向支承衬底110的边缘延伸，并且可以电连接到设置成与支承衬底110的边缘邻近的信号焊盘SPD中的至少一个。
阴极CTD设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3中，并且连接到第三电力布线VSL。也就是说，阴极CTD可以由延伸到子像素SP1至SP3中的一个的发射区域EA1、EA2或EA3的第三电力布线VSL的一部分制成。
阳极AND设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3中，并且与第三电力布线VSL绝缘。也就是说，阳极AND可以以岛形状设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3中，并且可以与阴极CTD和第三电力布线VSL间隔开。
阳极AND可以与第二阳极连接电极ANDE2重叠。
谷VLY可以设置在第一像素PXS1的发射区域和第二像素PXS2的发射区域之间的边界处。
因此，第三电力布线VSL的设置在第一像素PXS1和第二像素PXS2之间的部分可以与谷VLY重叠。
也就是说，谷VLY可以包括与第三电力布线VSL重叠的第一谷部分VLYP1、与第二电力布线VDL2重叠的第二谷部分VLYP2以及除了第一谷部分VLYP1和第二谷部分VLYP2之外的第三谷部分VLYP3。
第一谷部分VLYP1可以在第三方向DR3上与第三电力布线VSL和/或第二电力布线VDL2重叠。
第二谷部分VLYP2可以在第三方向DR3上不与第三电力布线VSL重叠，但是可以与第二电力布线VDL2重叠。
第三谷部分VLYP3在第三方向DR3上不与第三电力布线VSL和第二电力布线VDL2重叠。
此外，在一个或更多个实施方式中，谷VLY可以在第三方向DR3上与由第三导电层CDL3制成并且在第一方向DR1上延伸的布线VIL、GIL、GWL、PWEL、VDL11、VGHL、SWPL、GCL、PAEL、TSTL和VSAL之中的设置在第一像素PXS1和第二像素PXS2之间的一些布线重叠。
此外，谷VLY可以在第三方向DR3上与由第四导电层CDL4制成并且在第二方向DR2上延伸的布线PWM_DL、VDL12和PAM_DL之中的设置在第一像素PXS1和第二像素PXS2之间的一些布线重叠。
图24是根据第一实施方式的沿着图23的线M-M'截取的剖视图。图25是根据第一实施方式的沿着图23的线N-N'截取的剖视图。图26是根据第一实施方式的沿着图23的线O-O'截取的剖视图。
参考图24、图25和图26，根据第一实施方式的显示装置10的背板衬底101可以包括支承衬底110、电路层120、电极层ELEL、堤层131和132以及谷VLY。
堤层131和132设置在电路层120上，并且与子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3周围的区域对应。
也就是说，堤层131和132包括设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3周围的堤平坦化层131和覆盖堤平坦化层131的堤绝缘层132。
堤绝缘层132可以延伸到子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3的边缘。因此，堤绝缘层132可以覆盖阳极AND的边缘的一部分和阴极CTD的边缘的一部分，阳极AND的边缘的所述一部分和阴极CTD的边缘的所述一部分与发射区域EA1至EA3中的每个的边缘重叠。
根据第一实施方式，谷VLY可以穿透堤平坦化层131。
也就是说，如图24中所示，谷VLY的与第三电力布线VSL重叠的第一谷部分VLYP1可以穿透堤平坦化层131。
因此，第三电力布线VSL的设置在第一像素PXS1和第二像素PXS2之间的部分可以通过第一谷部分VLYP1接触堤绝缘层132。
如图25中所示，谷VLY的与第二电力布线VDL2重叠的第二谷部分VLYP2可以穿透堤平坦化层131。
如图26中所示，谷VLY的除了第一谷部分VLYP1和第二谷部分VLYP2之外的第三谷部分VLYP3可以穿透堤平坦化层131。
谷VLY设计成在使用喷墨涂覆方法放置第一保护层PTL1(参见图31)的工艺中限制第一保护层PTL1的放置范围。因此，随着谷VLY的深度增加，用于容纳第一保护层PTL1的材料的体积可以增加。
现在将描述其中谷VLY的一部分具有比堤平坦化层131大的深度的第二实施方式和第三实施方式。
图27是根据第二实施方式的沿着图23的线N-N'截取的剖视图。图28是根据第二实施方式的沿着图23的线O-O'截取的剖视图。
参考图27和图28，除了谷VLY的一部分穿透堤平坦化层131和第三平坦化层127之外，根据第二实施方式的显示装置10的背板衬底101与第一实施方式的显示装置10的背板衬底101相同。因此，下面将省略任何冗余的描述。
根据第二实施方式，谷VLY的除了与由电极层ELEL制成的第三电力布线VSL重叠的第一谷部分VLYP1之外的第二谷部分VLYP2'和第三谷部分VLYP3'可以穿透堤平坦化层131和第三平坦化层127。
如图27中所示，谷VLY的与第二电力布线VDL2重叠的第二谷部分VLYP2'可以穿透堤平坦化层131、第三辅助绝缘层127'和第三平坦化层127。
因此，第二电力布线VDL2的设置在第一像素PXS1和第二像素PXS2之间的部分可以通过第二谷部分VLYP2'接触堤绝缘层132。
如图28中所示，谷VLY的除了第一谷部分VLYP1和第二谷部分VLYP2'之外的第三谷部分VLYP3'可以穿透堤平坦化层131和第三平坦化层127。
图29是根据第三实施方式的沿着图23的线O-O'截取的剖视图。
参考图29，除了谷VLY的一部分穿透堤平坦化层131、第三辅助绝缘层127'、第三平坦化层127、第二辅助绝缘层126'和第二平坦化层126之外，根据第三实施方式的显示装置10的背板衬底101与第一实施方式或第二实施方式的显示装置10的背板衬底101相同。因此，下面将省略任何冗余的描述。
根据第三实施方式，谷VLY的不与第三电力布线VSL和第二电力布线VDL2重叠的第三谷部分VLYP3”可以穿透堤平坦化层131、第三平坦化层127和第二平坦化层126。
图30是示出根据一个或更多个实施方式的制造显示装置的方法的流程图。图31至图35是示出图30的操作的工艺图。
参考图30，制造根据所描述的实施方式的显示装置的方法可以包括：准备背板衬底101，背板衬底101具有在其两个表面上的第一保护层PTL1和第二保护层PTL2(参见图33)(操作S10)；从背板衬底101去除第一保护层PTL1和第二保护层PTL2(操作S20)；在背板衬底101的电极层ELEL上安装发光元件LE(操作S30)；以及放置覆盖发光元件LE的前盖102(参见图35)(操作S40)。
准备背板衬底101(操作S10)可以包括：在支承衬底110的第一表面上放置电路层120、电极层ELEL以及堤层131和132(操作S11)；在堤层131和132上放置第一保护层PTL1(操作S12)；在支承衬底110的第二表面上放置附加电路层ACCL、附加平坦化层141和附加绝缘层142(参见图32)(操作S13)；以及在附加绝缘层142上放置第二保护层PTL2(操作S14)。
参考图31，在支承衬底110的第一表面上依次放置电路层120、电极层ELEL以及堤层131和132(操作S11)。
电路层120可以包括缓冲层121、覆盖缓冲层121上的半导体层SEL(CH、S和D)的第一栅极绝缘层122、覆盖第一栅极绝缘层122上的第一导电层CDL1(G、CE1、CE2和CE3)的第二栅极绝缘层123、覆盖第二栅极绝缘层123上的第二导电层CDL2(CE4、CE5和CE6)的层间绝缘层124、覆盖层间绝缘层124上的第三导电层CDL3(VIL、GIL、GWL、PWEL、VDL11、VGHL、SWPL、GCL、PAEL、TSTL、VSAL、DCE1、DCE2以及CCE1至CCE8)的第一平坦化层125、覆盖第一平坦化层125上的第四导电层CDL4(PWM_DL、VDL12、PAM_DL、ANDE1和VDCE)的第二平坦化层126以及覆盖第二平坦化层126上的第五导电层CDL5(VDL2和ANDE2)的第三平坦化层127。
电极层ELEL(VSL、CTD和AND)可以放置在第三平坦化层127上。
电极层ELEL可以包括传输第三电力电压VSS的第三电力布线VSL、设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3中并且连接到第三电力布线VSL的阴极CTD以及设置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3中并且形成为与第三电力布线VSL和阴极CTD间隔开的岛形状的阳极AND。
阳极AND可以通过第七连接电极CCE7、第一阳极连接电极ANDE1和第二阳极连接电极ANDE2电连接到第十七晶体管T17、第十八晶体管T18和第十九晶体管T19。
此外，阳极焊盘ANDP可以放置在阳极AND上，并且阴极焊盘CTDP可以放置在阴极CTD上。
阳极焊盘ANDP和阴极焊盘CTDP可以比电极层ELEL薄，并且可以由诸如ITO的透明导电材料制成。
堤层131和132可以放置在第三平坦化层127上，并且可以包括与子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3周围的区域对应的堤平坦化层131以及设置在堤平坦化层131上的堤绝缘层132。堤绝缘层132可以放置在子像素SP1至SP3中的每个的发射区域EA1、EA2或EA3周围，并且可以覆盖阳极AND的边缘的一部分和阴极CTD的边缘的一部分。
在放置电路层120、电极层ELEL以及堤层131和132(操作S11)时，谷VLY也可以放置在第一像素PXS1的发射区域EA1至EA3与第二像素PXS2的发射区域EA1至EA3之间。谷VLY可以至少穿透堤平坦化层131。
如图24中所示，谷VLY的与第三电力布线VSL交叉的第一谷部分VLYP1可以穿透堤平坦化层131。
如图25和图27中所示，谷VLY的仅与第二电力布线VDL2交叉的第二谷部分VLYP2可以穿透堤平坦化层131或者堤平坦化层131和第三平坦化层127。
如图26、图28和图29中所示，谷VLY的除了第一谷部分VLYP1和第二谷部分VLYP2之外的第三谷部分VLYP3可以穿透堤平坦化层131或者堤平坦化层131和第三平坦化层127或者堤平坦化层131、第三平坦化层127和第二平坦化层126。
在放置电路层120、电极层ELEL以及堤层131和132(操作S11)之后，可以在堤层131和132上放置第一保护层PTL1(操作S12)。
第一保护层PTL1可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层制成。
放置第一保护层PTL1(操作S12)可以包括使用喷墨方法将液体无机绝缘材料施加到堤层131和132上的工艺和固化液体无机绝缘材料的工艺。
这里，在施加液体无机绝缘材料的工艺中，滴落到堤层131和132上的液体无机绝缘材料可以从滴落点广泛地散布。此外，液体无机绝缘材料可以散布在由谷VLY围绕的区域中，并且然后容纳在谷VLY中。
因此，阳极焊盘ANDP和阴极焊盘CTDP可以在由谷VLY围绕的区域中被第一保护层PTL1覆盖。此外，设置在支承衬底110的边缘和谷VLY之间的区域中(即，设置在第一像素PXS1的发射区域EA1至EA3中)的阳极焊盘ANDP和阴极焊盘CTDP可以不暴露于第一保护层PTL1。
此外，因为第一保护层PTL1的放置范围受到谷VLY的限制，所以可以防止其中第一保护层PTL1覆盖包括在第一像素PXS1中的每个的发射区域EA1、EA2或EA3中的阳极焊盘ANDP的仅一部分和/或阴极焊盘CTDP的仅一部分的缺陷。
接下来，参考图32，在放置了第一保护层PTL1的状态下，旋转支承衬底110，使得支承衬底110的第二表面被暴露。然后，可以在支承衬底110的第二表面上放置附加电路层ACCL、附加平坦化层141和附加绝缘层142(操作S13)。
在一个或更多个实施方式中，附加电路层ACCL可以包括分别通过侧布线SSL(参见图40)电连接到电路层120的信号焊盘SPD的后焊盘BSPD(参见图39)、与外部电路板FPCB(参见图40)连接的电路板焊盘(未示出)以及分别将后焊盘BSPD和电路板焊盘连接的后布线。
附加平坦化层141可以放置在支承衬底110的第二表面上，并且可以覆盖附加电路层ACCL的一部分。例如，附加平坦化层141可以覆盖除了后焊盘BSPD和电路板焊盘之外的附加电路层ACCL。
附加平坦化层141可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层制成。
附加绝缘层142可以放置在支承衬底110的第二表面上，并且可以覆盖附加平坦化层141。此外，附加绝缘层142可以覆盖附加电路层ACCL的在附加平坦化层141周围的部分。
附加绝缘层142可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层制成。
此外，背板衬底101还可以包括侧布线SSL(参见图40)，侧布线SSL设置在支承衬底110的侧表面上，并且将电路层120的信号焊盘SPD分别电连接到附加电路层ACCL的后焊盘BSPD。
接下来，参考图33，可以在支承衬底110的第二表面上放置第二保护层PTL2(操作S14)。
第二保护层PTL2可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层制成。
第二保护层PTL2可以覆盖附加绝缘层142和附加电路层ACCL。
因此，可以提供具有被第一保护层PTL1和第二保护层PTL2覆盖的两个表面的背板衬底101。接下来，可以将背板衬底101转移到执行安装发光元件LE的工作空间。
接下来，参考图34，从背板衬底101去除第一保护层PTL1和第二保护层PTL2(操作S20)。这里，背板衬底101的阳极焊盘ANDP和阴极焊盘CTDP可以被暴露。
在放置第一保护层PTL1(操作S12)中，第一保护层PTL1的放置范围可以被限制于由谷VLY围绕的区域。因此，这可以防止其中与设置在谷VLY和支承衬底110的边缘之间的第一像素PXS1的发射区域EA1至EA3中的每个对应的阴极焊盘CTDP的仅一部分和/或阳极焊盘ANDP的仅一部分被第一保护层PTL1覆盖的缺陷。
此外，用于放置第一保护层PTL1的液体无机绝缘材料的残留物可以容纳在谷VLY中。因此，通过增加液体无机绝缘材料的余量，可以更容易地提供其中设置在由谷VLY围绕的区域中的阴极焊盘CTDP和阳极焊盘ANDP被第一保护层PTL1完全覆盖的结构。
因此，第一保护层PTL1的边缘可以不与阳极焊盘ANDP和/或阴极焊盘CTDP重叠。
因此，在去除第一保护层PTL1(操作S20)中，可以预先防止第一保护层PTL1的边缘的部分保留在阳极焊盘ANDP和/或阴极焊盘CTDP上。
接下来，可以在阳极焊盘ANDP和阴极焊盘CTDP上安装发光元件LE(操作S30)。
在安装发光元件LE(操作S30)中，发光元件LE中的每个的第一接触电极CTE1可以通过阳极接触电极ANDC固定在阳极焊盘ANDP上，并且可以电连接到阳极焊盘ANDP。
此外，发光元件LE中的每个的第二接触电极CTE2可以通过阴极接触电极CTDC固定在阴极焊盘CTDP上，并且可以电连接到阴极焊盘CTDP。
接下来，如图35中所示，可以将与支承衬底110的第一表面面对并且覆盖发光元件LE的前盖102接合到背板衬底101(操作S40)。
前盖102可以包括盖衬底151、设置在盖衬底151上的防眩光层152和透光率控制层153。
背板衬底101和前盖102之间还可以设置有粘合构件。透光粘合构件103可以覆盖发光元件LE。透光粘合构件103可以由具有透光性质的粘合材料制成。例如，透光粘合构件103可以是光学透明粘合剂膜或光学透明树脂。
如以上所描述的，因为根据一个或更多个实施方式的背板衬底101包括谷VLY，所以可以防止其中第一保护层PTL1保留在阳极焊盘ANDP和/或阴极焊盘CTDP上的缺陷。因此，这可以防止由于第一保护层PTL1的残留物而导致的发光元件LE的安装缺陷。
在一个或更多个实施方式中，因为根据一个或更多个实施方式的显示装置10包括相对小的边框宽度，所以它可以容易地应用于拼接显示装置的实现。
图36是根据一个或更多个实施方式的拼接显示装置TD的平面图。
拼接显示装置TD可以包括显示装置10(11至14)以及显示装置11至14之间的接缝SM。例如，拼接显示装置TD可以包括第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14。
显示装置11至14可以布置成M(M是正整数)行和N(N是正整数)列的矩阵。例如，第一显示装置11和第二显示装置12可以在第一方向DR1上彼此相邻。第一显示装置11和第三显示装置13可以在第二方向DR2上彼此相邻。第三显示装置13和第四显示装置14可以在第一方向DR1上彼此相邻。第二显示装置12和第四显示装置14可以在第二方向DR2上彼此相邻。
然而，拼接显示装置TD中的显示装置11至14的数量和布置不限于图36中所示的数量和布置。拼接显示装置TD中的显示装置11至14的数量和布置可以由显示装置10和拼接显示装置TD中的每个的尺寸以及拼接显示装置TD的形状来确定。
显示装置11至14可以具有相同的尺寸，但是本公开的一个或更多个实施方式不限于此。例如，显示装置11至14也可以具有不同的尺寸。
显示装置11至14中的每个可以形状类似于包括长边和短边的矩形。显示装置11至14的长边或短边可以彼此连接。显示装置11至14中的一些或全部可以设置在拼接显示装置TD的边缘处，并且可以形成拼接显示装置TD的边。显示装置11至14中的至少一个可以设置在拼接显示装置TD的至少一个角处，并且可以形成拼接显示装置TD的两个邻近的边。显示装置11至14中的至少一个可以由其它显示装置围绕。
显示装置11至14中的每个可以与根据以上参考图1至图35所描述的实施方式的显示装置10基本上相同。因此，将省略显示装置11至14中的每个的描述。
接缝SM可以包括联接构件或粘合构件。在此情况下，显示装置11至14可以通过接缝SM的联接构件或粘合构件彼此连接。接缝SM可以设置在第一显示装置11和第二显示装置12之间、第一显示装置11和第三显示装置13之间、第二显示装置12和第四显示装置14之间以及第三显示装置13和第四显示装置14之间。
图37是图36的部分TD_C的放大视图。
参考图37，接缝SM可以在拼接显示装置TD的与第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14邻近的中央区域中具有十字或加号的平面形状。接缝SM可以设置在第一显示装置11和第二显示装置12之间、第一显示装置11和第三显示装置13之间、第二显示装置12和第四显示装置14之间以及第三显示装置13和第四显示装置14之间。
第一显示装置11可以包括沿着第一方向DR1和第二方向DR2布置成矩阵以显示图像的第一像素PX1。第二显示装置12可以包括沿着第一方向DR1和第二方向DR2布置成矩阵以显示图像的第二像素PX2。第三显示装置13可以包括沿着第一方向DR1和第二方向DR2布置成矩阵以显示图像的第三像素PX3。第四显示装置14可以包括沿着第一方向DR1和第二方向DR2布置成矩阵以显示图像的第四像素PX4。
在第一方向DR1上相邻的第一像素PX1之间的最小距离可以被定义为第一水平分离距离GH1，并且在第一方向DR1上相邻的第二像素PX2之间的最小距离可以被定义为第二水平分离距离GH2。第一水平分离距离GH1和第二水平分离距离GH2可以基本上相同。
接缝SM可以设置于在第一方向DR1上相邻的第一像素PX1和第二像素PX2之间。在第一方向DR1上相邻的第一像素PX1和第二像素PX2之间的最小距离G12可以是第一像素PX1和接缝SM之间在第一方向DR1上的最小距离GHS1、第二像素PX2和接缝SM之间在第一方向DR1上的最小距离GHS2以及接缝SM在第一方向DR1上的宽度GSM1的总和。
第一水平分离距离GH1、第二水平分离距离GH2以及在第一方向DR1上相邻的第一像素PX1和第二像素PX2之间的最小距离G12可以基本上相同。为此，第一像素PX1和接缝SM之间在第一方向DR1上的最小距离GHS1可以小于第一水平分离距离GH1，并且第二像素PX2和接缝SM之间在第一方向DR1上的最小距离GHS2可以小于第二水平分离距离GH2。此外，接缝SM在第一方向DR1上的宽度GSM1可以小于第一水平分离距离GH1或第二水平分离距离GH2。
在第一方向DR1上相邻的第三像素PX3之间的最小距离可以被定义为第三水平分离距离GH3，并且在第一方向DR1上相邻的第四像素PX4之间的最小距离可以被定义为第四水平分离距离GH4。第三水平分离距离GH3和第四水平分离距离GH4可以基本上相同。
接缝SM可以设置于在第一方向DR1上相邻的第三像素PX3和第四像素PX4之间。在第一方向DR1上相邻的第三像素PX3和第四像素PX4之间的最小距离G34可以是第三像素PX3和接缝SM之间在第一方向DR1上的最小距离GHS3、第四像素PX4和接缝SM之间在第一方向DR1上的最小距离GHS4以及接缝SM在第一方向DR1上的宽度GSM1的总和。
第三水平分离距离GH3、第四水平分离距离GH4以及在第一方向DR1上相邻的第三像素PX3和第四像素PX4之间的最小距离G34可以基本上相同。为此，第三像素PX3和接缝SM之间在第一方向DR1上的最小距离GHS3可以小于第三水平分离距离GH3，并且第四像素PX4和接缝SM之间在第一方向DR1上的最小距离GHS4可以小于第四水平分离距离GH4。此外，接缝SM在第一方向DR1上的宽度GSM1可以小于第三水平分离距离GH3或第四水平分离距离GH4。
在第二方向DR2上相邻的第一像素PX1之间的最小距离可以被定义为第一竖直分离距离GV1，并且在第二方向DR2上相邻的第三像素PX3之间的最小距离可以被定义为第三竖直分离距离GV3。第一竖直分离距离GV1和第三竖直分离距离GV3可以基本上相同。
接缝SM可以设置于在第二方向DR2上相邻的第一像素PX1和第三像素PX3之间。在第二方向DR2上相邻的第一像素PX1和第三像素PX3之间的最小距离G13可以是第一像素PX1和接缝SM之间在第二方向DR2上的最小距离GVS1、第三像素PX3和接缝SM之间在第二方向DR2上的最小距离GVS3以及接缝SM在第二方向DR2上的宽度GSM2的总和。
第一竖直分离距离GV1、第三竖直分离距离GV3以及在第二方向DR2上相邻的第一像素PX1和第三像素PX3之间的最小距离G13可以基本上相同。为此，第一像素PX1和接缝SM之间在第二方向DR2上的最小距离GVS1可以小于第一竖直分离距离GV1，并且第三像素PX3和接缝SM之间在第二方向DR2上的最小距离GVS3可以小于第三竖直分离距离GV3。此外，接缝SM在第二方向DR2上的宽度GSM2可以小于第一竖直分离距离GV1或第三竖直分离距离GV3。
在第二方向DR2上相邻的第二像素PX2之间的最小距离可以被定义为第二竖直分离距离GV2，并且在第二方向DR2上相邻的第四像素PX4之间的最小距离可以被定义为第四竖直分离距离GV4。第二竖直分离距离GV2和第四竖直分离距离GV4可以基本上相同。
接缝SM可以设置于在第二方向DR2上相邻的第二像素PX2和第四像素PX4之间。在第二方向DR2上相邻的第二像素PX2和第四像素PX4之间的最小距离G24可以是第二像素PX2和接缝SM之间在第二方向DR2上的最小距离GVS2、第四像素PX4和接缝SM之间在第二方向DR2上的最小距离GVS4以及接缝SM在第二方向DR2上的宽度GSM2的总和。
第二竖直分离距离GV2、第四竖直分离距离GV4以及在第二方向DR2上相邻的第二像素PX2和第四像素PX4之间的最小距离G24可以基本上相同。为此，第二像素PX2和接缝SM之间在第二方向DR2上的最小距离GVS2可以小于第二竖直分离距离GV2，并且第四像素PX4和接缝SM之间在第二方向DR2上的最小距离GVS4可以小于第四竖直分离距离GV4。此外，接缝SM在第二方向DR2上的宽度GSM2可以小于第二竖直分离距离GV2或第四竖直分离距离GV4。
如图37中所示，为了防止接缝SM在由显示装置11至14显示的图像之间被识别，相邻显示装置的像素之间的最小距离可以与显示装置11至14中的每个的像素之间的最小距离基本上相同。
图38是沿着图37的线P-P'截取的剖视图。
参考图38，第一显示装置11和第二显示装置12中的每个可以包括背板衬底101、前盖102以及在背板衬底101和前盖102之间的透光粘合构件103。
背板衬底101可以包括支承衬底110、电路层120、电极层ELEL(AND和CTD)以及堤层131和132。
支承衬底110可以包括其上设置有多个发光元件LE的第一表面FS、与第一表面FS相对的第二表面BS以及设置在第一表面FS和第二表面BS之间的侧表面SS。例如，第一表面FS可以是上表面，并且第二表面BS可以是后表面或下表面。
支承衬底110还可以包括设置在第一表面FS和每个侧表面SS之间的倒角表面CSF以及设置在第二表面BS和每个侧表面SS之间的倒角表面CSB。因为倒角表面CSF和CSB是与第一表面FS分离的区域，所以发光元件LE不设置在倒角表面CSF和CSB上。在背板衬底101中，连接电极CCE可以代表以上描述的连接电极CCE7和CCE8，并且晶体管TR可以代表晶体管T17、T18和T19，电容器PC可以代表电容器PC1至PC3，电容器电极CAE1可以代表电容器电极CE1、CE2和CE3，并且电容器电极CAE2可以代表与电容器电极CE1、CE2和CE3对应的电容器电极CE4、CE5和CE6。
由于倒角表面CSF和CSB，可以防止第一显示装置11和第二显示装置12的支承衬底110彼此碰撞并且因此被损坏。
当第一表面FS和第二表面BS具有四边形形状时，倒角表面CSF和CSB可以设置成与第一表面FS和第二表面BS中的每个的四个边缘邻近。
前盖102可以面对支承衬底110的第一表面FS以及倒角表面CSF和CSB。
也就是说，前盖102可以在第一方向DR1和第二方向DR2上比支承衬底110宽，并且可以相比于支承衬底110进一步突出。因此，在第一显示装置11和第二显示装置12中，支承衬底110之间的间隙GSUB的长度可以大于前盖102之间的间隙GCOV的长度。
前盖102可以包括面对支承衬底110的第一表面FS的盖衬底151以及设置在盖衬底151和背板衬底101之间的透光率控制层153和防眩光层152。
设置在背板衬底101和前盖102之间的透光粘合构件103可以覆盖发光元件LE，并且可以附接到堤层131和132上。透光粘合构件103可以是透射光的透明粘合材料。例如，透光粘合构件103可以是光学透明粘合膜或光学透明树脂。
透光率控制层153附接到透光粘合构件103上。透光率控制层153可以在第一方向DR1和第二方向DR2上比支承衬底110宽。
透光率控制层153设计成减小由电路层120和电极层ELEL反射的光的透射率。由于透光率控制层153，可以防止第一显示装置11和第二显示装置12的支承衬底110之间的间隙GSUB从外部被识别。
防眩光层152设计成通过漫反射外部光来防止外部光从显示装置10的表面反射。由于防眩光层152，可以改善由显示装置10显示的图像的对比度。防眩光层152可以比支承衬底110宽。
透光率控制层153可以实现为相位延迟层，并且防眩光层152可以实现为偏振片。然而，这仅仅是示例，并且根据一个或更多个实施方式的前盖102的结构不限于此。
尽管未示出图37的第一显示装置11和第三显示装置13之间的区域的截面、第三显示装置13和第四显示装置14之间的区域的截面以及第二显示装置12和第四显示装置14之间的区域的截面，但是它们与图38中所示的第一显示装置11和第二显示装置12之间的区域的截面基本上相同，并且因此将不进行描述。
图39是示出图36的部分TD_B的背面的布局图。图40是沿着图39的线Q-Q'截取的剖视图。
为了易于描述，图39示出了显示装置11至14之中的任何一个显示装置10的第二表面BS(即，支承衬底110的后表面)以及设置在第二表面BS上的后焊盘BSPD。
参考图39，任何一个显示装置10还可以包括在支承衬底110的第二表面BS的边缘上并排布置的后焊盘BSPD。
参考图40，任何一个显示装置10还可以包括设置在支承衬底110的第一表面FS的边缘上的信号焊盘SPD、设置在支承衬底110的后表面上的后焊盘BSPD、设置在支承衬底110的侧表面SS上并且将信号焊盘SPD和后焊盘BSPD电连接的侧布线SSL、设置在支承衬底110的侧表面SS上并且覆盖侧布线SSL的外涂层OCL、设置在支承衬底110的第二表面BS上并且电连接到后焊盘BSPD的后连接布线BCL、电连接到后连接布线BCL并且与电路板FPCB连接的电路板焊盘BDSPD、设置在支承衬底110的第二表面BS上的附加平坦化层141、覆盖附加平坦化层141的附加绝缘层142以及将电路板焊盘BDSPD电连接到且固定到电路板FPCB的导电粘合构件CAM。
信号焊盘SPD可以与后焊盘BSPD一对一对应。
信号焊盘SPD可以分别电连接到电路层120的布线。
例如，数据布线DL(PWM_DL和PAM_DL)中的每个可以由第一平坦化层125上的第四导电层CDL4制成，并且可以电连接到至少一个信号焊盘SPD。
信号焊盘SPD中的每个可以包括依次堆叠的第一焊盘层PAD1和第二焊盘层PAD2。例如，第一焊盘层PAD1可以由与第五导电层CDL5相同的层制成，并且第二焊盘层PAD2可以由与电极层ELEL相同的层制成。然而，这仅仅是示例，并且根据一个或更多个实施方式的信号焊盘SPD的结构不限于此。
侧布线SSL可以设置在支承衬底110的第一表面FS、侧表面SS、第二表面BS、连接到第一表面FS的倒角表面CSF以及连接到第二表面BS的倒角表面CSB上。也就是说，侧布线SSL可以接触倒角表面CSF、侧表面SS和倒角表面CSB。
侧布线SSL的对应的端部可以设置在第一表面FS上的信号焊盘SPD上，并且可以电连接到信号焊盘SPD。侧布线SSL的另一对应的端部可以设置在第二表面BS上的后焊盘BSPD上，并且可以电连接到后焊盘BSPD。
因此，信号焊盘SPD和后焊盘BSPD可以通过侧布线SSL电连接。
外涂层OCL设置在支承衬底110的第一表面FS、侧表面SS、第二表面BS、连接到第一表面FS的倒角表面CSF以及连接到第二表面BS的倒角表面CSB上。外涂层OCL覆盖侧布线SSL。
外涂层OCL可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层制成。
后焊盘BSPD可以并排布置在支承衬底110的第二表面BS的边缘上。后焊盘BSPD可以由诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电氧化物制成。
后连接布线BCL可以设置在支承衬底110的第二表面BS上。后连接布线BCL中的每个可以是由从钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金之中选择的一种或更多种制成的单层或多层。
后连接布线BCL的对应的端部可以电连接到后焊盘BSPD。
附加平坦化层141设置在支承衬底110的第二表面BS上。
附加平坦化层141可以平坦地覆盖附加电路层ACCL的除了后焊盘BSPD和电路板焊盘BDSPD之外的部分。
附加平坦化层141可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层制成。
附加绝缘层142设置在支承衬底110的第二表面BS上并且覆盖附加平坦化层141。这里，后焊盘BSPD和电路板焊盘BDSPD不被附加绝缘层142覆盖。
附加绝缘层142可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层制成。
电路板FPCB可以与支承衬底110的第二表面BS面对，并且可以通过导电粘合构件CAM连接到电路板焊盘BDSPD。电路板FPCB可以实现为柔性膜。
导电粘合构件CAM可以是各向异性导电膜或各向异性导电膏。
图41是根据一个或更多个实施方式的拼接显示装置TD的框图。
在图41中，为了易于描述，示出了第一显示装置11和主机系统HOST，第一显示装置11是显示装置11至14中的任何一个。
参考图41，根据所描述的实施方式的拼接显示装置TD可以包括主机系统HOST、广播调谐单元510、信号处理单元520、显示单元530、扬声器540、用户输入单元550、硬盘驱动器(HDD)560、网络通信单元570、用户接口(UI)生成单元580和控制单元590。
主机系统HOST可以实现为电视系统、家庭影院系统、机顶盒、导航系统、DVD播放器、蓝光播放器、个人计算机、移动电话系统和平板计算机中的任何一个。
用户的命令可以以各种形式输入到主机系统HOST。例如，用户的命令可以通过触摸输入而输入到主机系统HOST。可选地，用户的命令可以通过远程控制器的键盘输入或按钮输入而输入到主机系统HOST。
主机系统HOST可以从外部接收与原始图像对应的原始视频数据。主机系统HOST可以按显示装置的数量划分原始视频数据。例如，对于第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14，主机系统HOST可以将原始视频数据划分成与第一图像对应的第一视频数据、与第二图像对应的第二视频数据、与第三图像对应的第三视频数据和与第四图像对应的第四视频数据。主机系统HOST可以将第一视频数据传输到第一显示装置11，将第二视频数据传输到第二显示装置12，将第三视频数据传输到第三显示装置13，并且将第四视频数据传输到第四显示装置14。
第一显示装置11可以根据第一视频数据显示第一图像，第二显示装置12可以根据第二视频数据显示第二图像，第三显示装置13可以根据第三视频数据显示第三图像，并且第四显示装置14可以根据第四视频数据显示第四图像。因此，用户可以观察显示在第一显示装置11至第四显示装置14上的第一图像至第四图像所组合成的原始图像。
第一显示装置11可以包括广播调谐单元510、信号处理单元520、显示单元530、扬声器540、用户输入单元550、HDD 560、网络通信单元570、UI生成单元580和控制单元590。
广播调谐单元510可以在控制单元590的控制下调整合适的信道频率(例如，预定的信道频率)，以通过天线接收相应信道的广播信号。广播调谐单元510可以包括信道检测模块和射频(RF)解调模块。
由广播调谐单元510解调的广播信号由信号处理单元520处理，并且然后输出到显示单元530和扬声器540。这里，信号处理单元520可以包括解复用器521、视频解码器522、视频处理器523、音频解码器524和附加数据处理器525。
解复用器521将所解调的广播信号分离成视频信号、音频信号和附加数据。视频信号、音频信号和附加数据分别由视频解码器522、音频解码器524和附加数据处理器525恢复。这里，视频解码器522、音频解码器524和附加数据处理器525以与当传输广播信号时所使用的编码格式对应的解码格式来恢复视频信号、音频信号和附加数据。
所解码的视频信号由视频处理器523进行转换，以适合满足显示单元530的输出标准的竖直频率、分辨率、纵横比等，并且所解码的音频信号被输出到扬声器540。
显示单元530包括显示图像的显示面板100和控制显示面板100的驱动的面板驱动器。
用户输入单元550可以接收由主机系统HOST传输的信号。用户输入单元550可以设置成允许由主机系统HOST传输的与用户的选择有关的输入/关于与其它显示装置12至14通信的命令的数据以及与频道选择和UI菜单选择及操作有关的数据的输入。
HDD 560存储各种软件程序，所述软件程序包括OS程序、所记录的广播程序、运动图像、照片和其它数据。HDD 560可以由诸如硬盘或非易失性存储器的存储介质形成。
网络通信单元570用于与主机系统HOST和其它显示装置12至14进行短距离通信。网络通信单元570可以被实现为包括可实现移动通信、数据通信、蓝牙、RF、以太网等的天线图案的通信模块。
网络通信单元570可以通过天线电极向移动通信网络上的基站、外部终端和服务器中的至少一个传输无线电信号以及从移动通信网络上的基站、外部终端和服务器中的至少一个接收无线电信号，所述移动通信网络是根据用于移动通信的技术标准或通信方法(例如，全球移动通信系统(GSM)、码分多址(CDMA)、码分多址2000(CDMA2000)、增强型语音数据优化或增强型仅语音数据(EV-DO)、宽带CDMA(WCDMA)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)、长期演进-高级(LTE-A)、5G等)构建的。
网络通信单元570还可以根据无线互联网技术通过通信网络中的天线电极传输和接收无线电信号。无线互联网技术包括例如无线LAN(WLAN)、无线保真(Wi-Fi)、Wi-Fi直接、数字生活网络联盟(DLNA)、无线宽带(WiBro)、全球微波接入互操作性(WiMAX)、HSDPA、HSUPA、LTE和LTE-A。天线电极根据包括甚至以上未列出的互联网技术的范围内的至少一种无线互联网技术传输和接收数据。
此外，第一显示装置11至第四显示装置14可以包括天线电极，以相互传输和接收无线电信号。第一显示装置11可以传输第一无线电信号，并且第二显示装置12至第四显示装置14可以接收第一无线电信号。此外，第二显示装置12可以传输第二无线电信号，并且第一显示装置11、第三显示装置13和第四显示装置14可以接收第二无线电信号。此外，第三显示装置13可以传输第三无线电信号，并且第一显示装置11、第二显示装置12和第四显示装置14可以接收第三无线电信号。此外，第四显示装置14可以传输第四无线电信号，并且第一显示装置11至第三显示装置13可以接收第四无线电信号。
UI生成单元580生成用于与主机系统HOST以及第二显示装置12至第四显示装置14无线通信的UI菜单，并且可以通过算法代码和屏幕菜单式调节方式(on-sceen display)集成电路(OSD IC)来实现。用于与主机系统HOST以及第二显示装置12至第四显示装置14通信的UI菜单可以是用于指定用于通信的期望的数字电视和选择期望的功能的菜单。
控制单元590负责第一显示装置11的总体控制，并且负责主机系统HOST以及第二显示装置12至第四显示装置14的通信控制。控制单元590可以由微型控制器单元(MCU)实现，所述微型控制器单元存储用于控制的相应算法代码并且执行所存储的算法代码。
控制单元590控制与用户输入单元550的输入和选择对应的控制命令和数据，以通过网络通信单元570传输到主机系统HOST以及第二显示装置12至第四显示装置14。此外，当从主机系统HOST以及第二显示装置12至第四显示装置14接收预定的控制命令和数据时，控制单元590根据控制命令执行操作。
根据一个或更多个实施方式的背板衬底设置在包括子像素的显示装置中，并且所述背板衬底包括支承衬底、设置在支承衬底的第一表面上的电路层、设置在电路层上的电极层和堤层以及与支承衬底的边缘间隔开并且至少穿透堤层的谷。
显示装置可以包括像素，像素中的每个包括两个或更多个邻近的子像素，并且像素可以包括最靠近支承衬底的边缘的第一像素和与第一像素邻近的第二像素。
谷可以设置在第一像素的发射区域和第二像素的发射区域之间的边界处。
堤层可以包括设置在子像素中的每个的发射区域周围的堤平坦化层和覆盖堤平坦化层的堤绝缘层。
谷可以至少穿透堤平坦化层。
因为如以上所描述的包括谷，所以在当转移背板衬底时使用喷墨方法放置用于保护电极层的第一保护层的工艺中，第一保护层的液体无机绝缘材料可以散布在由谷围绕的区域中，并且超过与由谷围绕的区域对应的阈值量的残留物可以容纳在谷中。因此，设置在由谷围绕的区域中的阳极焊盘和阴极焊盘可以被第一保护层完全覆盖，但是可以防止设置在第一像素的发射区域中的设置在谷和背板衬底的边缘之间的阳极焊盘和/或阴极焊盘被第一保护层部分地覆盖。也就是说，可以防止第一保护层的边缘与阳极焊盘和/或阴极焊盘重叠。
因此，在去除第一保护层的工艺中，可以预先防止其中第一保护层的边缘的部分保留在阳极焊盘和/或阴极焊盘上的缺陷。因此，可以防止由于第一保护层的残留物而导致的发光元件的安装缺陷。
因此，可以降低显示装置的制造缺陷率和包括显示装置的拼接显示装置的制造缺陷率。
然而，本公开的实施方式的效果、方面和特征不限于本文中所阐述的效果、方面和特征。通过参考权利要求及其等同，本公开的实施方式的以上和其它效果、方面和特征对于本公开所属领域中的普通技术人员将变得更加显而易见。

Claims (10)

1.包括子像素的显示装置的背板衬底，所述背板衬底包括：
支承衬底；
电路层，在所述支承衬底的第一表面上，并且包括分别与所述子像素对应的像素驱动器；
电极层，在所述电路层上，并且包括与所述子像素中的每个的发射区域对应的阳极和阴极；
堤层，在所述电路层上，并且与所述子像素中的每个的所述发射区域周围的区域对应；以及
谷，与所述支承衬底的边缘间隔开并且至少穿透所述堤层，
其中，所述显示装置还包括像素，所述像素各自包括所述子像素之中的两个或更多个邻近的子像素，
其中，所述像素包括最靠近所述支承衬底的所述边缘的第一像素和与所述第一像素邻近的第二像素，以及
其中，所述谷在所述第一像素的发射区域和所述第二像素的发射区域之间的边界处，并且形状类似于所述支承衬底的所述边缘。
2.根据权利要求1所述的背板衬底，其中，所述电路层包括：
半导体层，在所述支承衬底的所述第一表面上；
第一导电层，在覆盖所述半导体层的第一栅极绝缘层上；
第二导电层，在覆盖所述第一导电层的第二栅极绝缘层上；
第三导电层，在覆盖所述第二导电层的层间绝缘层上；
第四导电层，在覆盖所述第三导电层的第一平坦化层上；
第五导电层，在覆盖所述第四导电层的第二平坦化层上；以及
第三平坦化层，覆盖所述第五导电层，
其中，所述电极层在所述第三平坦化层上，
其中，所述堤层包括在所述电路层上的堤平坦化层和覆盖所述堤平坦化层的堤绝缘层，
其中，所述堤绝缘层包括无机绝缘材料，以及
其中，所述堤绝缘层延伸到所述子像素中的每个的所述发射区域的边缘，并且覆盖所述阳极的边缘的一部分和所述阴极的边缘的一部分。
3.根据权利要求2所述的背板衬底，其中，所述电路层还包括：
第一电力布线，配置成向所述像素驱动器传输第一电力；以及
第二电力布线，配置成向所述像素驱动器传输第二电力，
其中，所述电极层还包括连接到所述子像素中的每个的所述阴极的第三电力布线，
其中，所述谷包括与所述第三电力布线重叠并且穿透所述堤平坦化层的第一谷部分，以及
其中，所述第三电力布线的在所述第一像素和所述第二像素之间的部分通过所述第一谷部分接触所述堤绝缘层。
4.根据权利要求3所述的背板衬底，其中，所述第五导电层包括所述第二电力布线，以及
其中，所述谷还包括：
第二谷部分，与所述第二电力布线重叠；以及
第三谷部分，与所述第一谷部分和所述第二谷部分不同。
5.根据权利要求4所述的背板衬底，其中，所述第二谷部分和所述第三谷部分中的每个穿透所述堤平坦化层。
6.根据权利要求4所述的背板衬底，其中，所述第二谷部分穿透所述堤平坦化层和所述第三平坦化层，以及
其中，所述第二电力布线的在所述第一像素和所述第二像素之间的部分通过所述第二谷部分接触所述堤绝缘层。
7.根据权利要求6所述的背板衬底，其中，所述第三谷部分穿透所述堤平坦化层和所述第三平坦化层。
8.根据权利要求6所述的背板衬底，其中，所述第三谷部分穿透所述堤平坦化层、所述第三平坦化层和所述第二平坦化层。
9.根据权利要求3所述的背板衬底，还包括：
阳极焊盘，在所述阳极上；以及
阴极焊盘，在所述阴极上，以及
其中，所述子像素中的每个的发光元件包括倒装芯片型微型发光二极管元件，并且安装在所述子像素中的相应子像素的所述阳极焊盘和所述阴极焊盘上。
10.根据权利要求2所述的背板衬底，其中，所述电路层还包括：
第一辅助绝缘层，在所述第一平坦化层和所述第四导电层之间，并且包括无机绝缘材料；
第二辅助绝缘层，在所述第二平坦化层和所述第五导电层之间，并且包括无机绝缘材料；以及
第三辅助绝缘层，在所述第三平坦化层和所述电极层之间，并且包括无机绝缘材料。
CN202311184177.7A 2022-09-16 2023-09-14 背板衬底 Pending CN117729800A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220116992A KR20240038861A (ko) 2022-09-16 2022-09-16 백플래인 기판, 표시 장치 및 타일형 표시 장치
KR10-2022-0116992 2022-09-16

Publications (1)

Publication Number Publication Date
CN117729800A true CN117729800A (zh) 2024-03-19

Family

ID=90205897

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202322495443.XU Active CN221127825U (zh) 2022-09-16 2023-09-14 背板衬底
CN202311184177.7A Pending CN117729800A (zh) 2022-09-16 2023-09-14 背板衬底

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202322495443.XU Active CN221127825U (zh) 2022-09-16 2023-09-14 背板衬底

Country Status (3)

Country Link
US (1) US20240097088A1 (zh)
KR (1) KR20240038861A (zh)
CN (2) CN221127825U (zh)

Also Published As

Publication number Publication date
CN221127825U (zh) 2024-06-11
KR20240038861A (ko) 2024-03-26
US20240097088A1 (en) 2024-03-21

Similar Documents

Publication Publication Date Title
US11961822B2 (en) Display device, and tiled display device including the display device
CN219658364U (zh) 显示装置
CN219226297U (zh) 显示装置
CN221127825U (zh) 背板衬底
KR20240018012A (ko) 표시 장치 및 타일형 표시 장치
CN219286411U (zh) 显示装置及平铺显示装置
CN219842798U (zh) 显示装置和拼接显示装置
CN219371030U (zh) 显示装置和包括其的拼接显示装置
CN219834823U (zh) 显示装置
CN219872850U (zh) 显示装置和拼接式显示装置
CN219321350U (zh) 显示装置和平铺显示装置
KR20230112020A (ko) 표시 장치
CN218996720U (zh) 显示装置
EP4213138A1 (en) Display device
KR20230112017A (ko) 표시 장치
CN219321001U (zh) 显示装置及平铺显示装置
CN116504801A (zh) 显示装置及包括该显示装置的瓦片形显示装置
EP4213207A1 (en) Display device and tiled display device including the same
TW202336727A (zh) 顯示裝置及包含其之拼接狀顯示裝置
KR20230116640A (ko) 표시 장치 및 이를 포함한 타일형 표시 장치
KR20230112522A (ko) 표시 장치와 이의 제조 방법 및 이를 포함한 타일형 표시 장치
KR20230113485A (ko) 표시 장치
KR20230117032A (ko) 표시 장치와 타일형 표시 장치
CN116525590A (zh) 显示装置和平铺显示装置
CN116454108A (zh) 显示装置及包括该显示装置的拼接型显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication