CN219019443U

CN219019443U - 显示装置

Info

Publication number: CN219019443U
Application number: CN202222379474.4U
Authority: CN
Inventors: 郑浚琦; 金玄俊; 李启旭; 全相鎭; 黄定桓
Original assignee: Samsung Display Co Ltd
Current assignee: Samsung Display Co Ltd
Priority date: 2021-09-16
Filing date: 2022-09-07
Publication date: 2023-05-12
Anticipated expiration: 2032-09-07
Also published as: EP4213011A1; KR20230041119A; TW202329433A; CN115835715A; US20230082959A1

Abstract

公开了一种显示装置。该显示装置包括显示区域，显示区域包括沿着第一方向顺序地布置的第一像素行、第二像素行和第一电路行，其中，第一像素行包括沿着与第一方向不同的第二方向布置的像素，第二像素行包括沿着第二方向布置的像素，并且第一电路行包括沿着第二方向布置的像素电路。根据实施例的显示装置可以消除多个显示装置之间的断开感且改善图像的沉浸感。

Description

显示装置

技术领域

公开涉及一种显示装置和包括该显示装置的拼接显示装置。

背景技术

随着信息导向社会的进步，对用于以各种方式显示图像的显示装置提出了越来越多的需求。例如，显示装置用在各种电子装置(诸如智能电话、数码相机、膝上型计算机、导航装置和智能电视)中。显示装置可以是平板显示装置(诸如液晶显示装置、场发射显示装置和有机发光显示装置)。在平板显示装置之中，在发光显示装置中，由于显示面板的像素中的每个包括能够自身发光的发光元件，因此可以在没有将光提供到显示面板的背光单元的情况下显示图像。

实用新型内容

当制造大尺寸的显示装置时，发光元件的缺陷率会由于像素的数量的增大而增大，从而使显示装置的生产率或可靠性劣化。因此，可以通过将具有相对小尺寸的多个显示装置连接为拼接显示装置来实现大尺寸的屏幕。由于彼此相邻的多个显示装置中的每个的非显示区域或边框区域，拼接显示装置会包括多个显示装置之间的边界部或接缝。当在拼接显示装置的整个屏幕上显示单个图像时，多个显示装置之间的边界部遍及整个屏幕给出断开的感觉，从而降低了图像中的沉浸感。

本实用新型的一个目的是为了提供一种显示装置和包括该显示装置的拼接显示装置，该显示装置能够使非显示区域最小化且将相邻的显示装置之间的像素节距设计为与显示装置中的像素节距相同。

公开的实施例提供了一种显示装置和包括该显示装置的拼接显示装置，该显示装置能够通过防止多个显示装置之间的边界部或非显示区域被识别来消除多个显示装置之间的断开感且改善图像的沉浸感。

根据本公开的一个或更多个实施例，一种显示装置包括显示区域，显示区域包括沿着第一方向顺序地布置的第一像素行、第二像素行和第一电路行，其中，第一像素行包括沿着与第一方向不同的第二方向布置的像素，第二像素行包括沿着第二方向布置的像素，并且第一电路行包括沿着第二方向布置的像素电路。

在实施例中，显示区域还可以包括将第一像素行的像素中的一个电连接到第一电路行的像素电路中的对应的像素电路的第一阳极连接线，并且第一阳极连接线可以与第二像素行叠置。

在实施例中，显示区域还可以包括沿着第一方向顺序地布置的第三像素行和第二电路行，其中，第三像素行在第一方向上位于第二像素行与第二电路行之间且包括沿着第二方向布置的像素，并且第二电路行包括沿着第二方向布置的像素电路。

在实施例中，显示区域还可以包括将第二像素行的像素中的一个电连接到第二电路行的像素电路中的对应的像素电路的第二阳极连接线，并且第二阳极连接线可以与第三像素行叠置。

在实施例中，显示区域还可以包括设置在第二像素行与第三像素行之间的解复用器，其中，第一电路行可以设置在解复用器与第三像素行之间。

在实施例中，显示区域还可以包括扇出区域，扇出区域包括扇出线，扇出线设置在非显示区域与解复用器之间，并且扇出线可以连接到解复用器。

在实施例中，扇出区域可以与第二像素行叠置。

在实施例中，显示区域还可以包括设置在非显示区域与扇出区域之间的静电放电电路，并且静电放电电路可以与第一像素行叠置。

在实施例中，显示区域还可以包括：解复用器，设置在第一电路行与非显示区域之间；静电放电电路，设置在解复用器与非显示区域之间；以及扇出线，设置在静电放电电路与非显示区域之间。

在实施例中，显示区域还可以包括：静电放电电路，设置在第一电路行与非显示区域之间；解复用器，设置在静电放电电路与非显示区域之间；以及扇出线，设置在解复用器与非显示区域之间。

根据公开的实施例，显示装置包括：显示图像的显示区域；以及非显示区域，设置在显示区域周围且包括垫部。在这种实施例中，显示区域包括：第一像素行的像素，第一像素行的像素是沿着第一像素行在第一方向上布置的像素；第二像素行的像素，第二像素行的像素是沿着与第一像素行邻近的第二像素行在第一方向上布置的像素；以及第一电路行的像素电路，第一电路行的像素电路是沿着第一电路行在第一方向上布置的像素电路，其中第一电路行的像素电路分别电连接到第一像素行的像素。在这种实施例中，第一像素行和第一电路行彼此分隔开并且第二像素行置于第一像素行与第一电路行之间。

在实施例中，显示区域还可以包括将第一像素行的像素中的一个电连接到第一电路行的像素电路中的对应的像素电路的第一阳极连接线。在这种实施例中，第一阳极连接线可以与第二像素行叠置。

在实施例中，显示区域还可以包括：第三像素行的像素，第三像素行的像素是沿着与第二像素行邻近的第三像素行在第一方向上布置的像素；以及第二电路行的像素电路，第二电路行的像素电路是沿着与第一电路行邻近的第二电路行在第一方向上布置的像素电路，其中第二电路行的像素电路可以分别电连接到第二像素行的像素。在这种实施例中，第二像素行和第二电路行可以彼此分隔开并且第三像素行置于第二像素行与第二电路行之间。

在实施例中，显示区域还可以包括将第二像素行的像素中的一个电连接到第二电路行的像素电路中的对应的像素电路的第二阳极连接线。在这种实施例中，第二阳极连接线可以与第三像素行叠置。

在实施例中，显示区域还可以包括设置在第二像素行与第三像素行之间的解复用器。在这种实施例中，第一电路行可以设置在解复用器与第三像素行之间。

在实施例中，显示区域还可以包括包含设置在非显示区域的垫部与解复用器之间的扇出线的扇出区域。在这种实施例中，扇出线可以连接在垫部与解复用器之间。

在实施例中，扇出区域可以与第二像素行叠置。

在实施例中，显示区域还可以包括设置在非显示区域与扇出区域之间的静电放电电路。在这种实施例中，静电放电电路可以与第一像素行叠置。

在实施例中，显示区域还可以包括：解复用器，设置在第一电路行与垫部之间；静电放电电路，设置在解复用器与垫部之间；以及扇出线，设置在静电放电电路与垫部之间。

在实施例中，显示区域还可以包括：静电放电电路，设置在第一电路行与垫部之间；解复用器，设置在静电放电电路与垫部之间；以及扇出线，设置在解复用器与垫部之间。

根据公开的实施例，显示装置包括：显示图像的显示区域；以及非显示区域，设置在显示区域周围且包括垫部。在这种实施例中，显示区域包括：第一像素行的像素，第一像素行的像素是沿着第一像素行在第一方向上布置的像素；第二像素行的像素，第二像素行的像素是沿着与第一像素行邻近的第二像素行在第一方向上布置的像素；第一电路行的像素电路，第一电路行的像素电路是沿着第一电路行在第一方向上布置的像素电路，其中第一电路行的像素电路分别电连接到第一像素行的像素；解复用器，与非显示区域分隔开并且第二像素行置于解复用器与非显示区域之间；以及扇出线，连接在垫部与解复用器之间。

在实施例中，扇出线可以与第二像素行叠置。

在实施例中，显示区域还可以包括设置在包括扇出线的扇出区域与非显示区域之间的静电放电电路。在这种实施例中，静电放电电路可以与第一像素行叠置。

在实施例中，第一像素行和第一电路行可以彼此分隔开并且第二像素行置于第一像素行与第一电路行之间。

在实施例中，显示区域还可以包括：第三像素行的像素，第三像素行的像素是沿着与第二像素行邻近的第三像素行在第一方向上布置的像素；以及第二电路行的像素电路，第二电路行的像素电路是沿着与第一电路行邻近的第二电路行在第一方向上布置的像素电路，其中第二电路行的像素电路分别电连接到第二像素行的像素。在这种实施例中，第二像素行和第二电路行可以彼此分隔开并且第三像素行置于第二像素行与第二电路行之间。

在实施例中，解复用器和第一电路行可以设置在第二像素行与第三像素行之间。

根据公开的实施例，显示装置包括：显示图像的显示区域；以及非显示区域，设置在显示区域周围且包括垫部。在这种实施例中，显示区域包括：第一像素行的像素，第一像素行的像素是沿着第一像素行在第一方向上布置的像素；第二像素行的像素，第二像素行的像素是沿着与第一像素行邻近的第二像素行在第一方向上布置的像素；多个解复用器，与非显示区域分隔开并且第二像素行置于多个解复用器与非显示区域之间；时钟线，设置在多个解复用器之间且在与第一方向交叉的第二方向上延伸，电压线，与时钟线分隔开并且多个解复用器中的至少一个解复用器置于电压线与时钟线之间；以及栅极驱动器，包括连接到时钟线和电压线的多个级。

在实施例中，显示区域还可以包括：第一电路行的像素电路，第一电路行的像素电路是沿着第一电路行在第一方向上布置的像素电路，其中第一电路行的像素电路分别电连接到第一像素行的像素；第三像素行的像素，第三像素行的像素是沿着与第二像素行邻近的第三像素行在第一方向上布置的像素；第二电路行的像素电路，第二电路行的像素电路是沿着与第一电路行邻近的第二电路行在第一方向上布置的像素电路，其中第二电路行的像素电路分别电连接到第二像素行的像素；以及第三电路行的像素电路，第三电路行的像素电路是沿着与第二电路行邻近的第三电路行在第一方向上布置的像素电路，其中第三电路行的像素电路分别电连接到第三像素行的像素。在这种实施例中，栅极驱动器可以与非显示区域分隔开并且第三像素行置于栅极驱动器与非显示区域之间。

在实施例中，栅极驱动器可以包括电连接到与第一电路行连接的第一栅极线的第一级。在这种实施例中，第一级可以通过与第二电路行和第三电路行叠置的连接线电连接到第一栅极线。

在实施例中，第一栅极线可以包括扫描初始化线和扫描写入线。在这种实施例中，第一级可以包括：扫描初始化级，将扫描初始化信号供应到扫描初始化线；以及扫描写入级，将从扫描初始化信号相位延迟的扫描写入信号供应到扫描写入线。

根据公开的实施例，拼接显示装置包括：多个显示装置，均包括显示图像的显示区域和围绕显示区域的非显示区域；以及结合区域，设置在多个显示装置之间。在这种实施例中，多个显示装置中的每个的显示区域包括：第一像素行的像素，第一像素行的像素是沿着第一像素行在第一方向上布置的像素；第二像素行的像素，第二像素行的像素是沿着与第一像素行邻近的第二像素行在第一方向上布置的像素；以及第一电路行的像素电路，第一电路行的像素电路是沿着第一电路行在第一方向上布置的像素电路，其中，第一电路行的像素电路分别电连接到第一像素行的像素。在这种实施例中，第一像素行和第一电路行彼此分隔开并且第二像素行置于第一像素行与第一电路行之间。

第一像素行和第二像素行的像素可以包括倒装芯片型微发光二极管元件。

根据显示装置和包括该显示装置的拼接显示装置的实施例，静电放电电路、扇出线、解复用器和栅极驱动器布置在显示区域中，使得非显示区域可以最小化，并且可以允许相邻的显示装置之间的像素节距与显示装置中的像素节距相同。因此，在拼接显示装置的这种实施例中，可以通过使多个显示装置之间的间隙最小化来防止多个显示装置之间的结合区域被用户识别，从而减少多个显示装置之间的断开感且改善图像中的沉浸感。

根据实施例的显示装置可以消除多个显示装置之间的断开感且改善图像的沉浸感。

附图说明

通过参照附图详细描述公开的实施例，公开的以上和其它特征将变得更加明显，在附图中：

图1是示出了根据实施例的拼接显示装置的平面图；

图2是示出了根据实施例的显示装置的平面图；

图3示出了根据实施例的显示装置中的像素和像素电路之间的连接关系；

图4示出了根据实施例的显示装置中的像素电路区域、解复用器区域、扇出区域、抗静电区域和非显示区域；

图5是图4的区域A1的放大图；

图6示意性地示出了图4的区域A1；

图7示出了根据替代实施例的显示装置中的像素电路区域、解复用器区域、抗静电区域、扇出区域和非显示区域；

图8示出了根据另一替代实施例的显示装置中的像素电路区域、抗静电区域、解复用器区域、扇出区域和非显示区域；

图9示出了根据实施例的显示装置中的级和栅极线之间的连接关系；

图10示出了根据实施例的显示装置中的多个级和多条栅极线之间的连接关系；

图11示出了根据实施例的显示装置的像素电路区域；

图12示出了根据实施例的显示装置的像素电路区域中的级和栅极线之间的连接关系；

图13是示出了根据实施例的显示装置的剖视图；

图14是示出了根据实施例的显示装置的像素电路的电路图；

图15是示出了根据实施例的显示装置的像素电路的平面图；

图16是图15的区域A2的放大图；

图17是图15的区域A3的放大图；

图18是图15的区域A4的放大图；

图19是沿着图15的线A-A'截取的剖视图；

图20是沿着图15的线B-B'截取的剖视图；

图21是沿着图15的线C-C'截取的剖视图；

图22是沿着图15的线D-D'截取的剖视图；

图23是沿着图15的线E-E'截取的剖视图；

图24是沿着图15的线F-F'截取的剖视图；

图25是沿着图15的线G-G'截取的剖视图；

图26是沿着图15的线H-H'截取的剖视图；以及

图27是沿着图15的线I-I'截取的剖视图。

具体实施方式

现在将在下文中参照附图更充分地描述实用新型，在附图中示出了各种实施例。然而，本实用新型可以以许多不同的形式实现，并且不应被解释为限于在此所阐述的实施例。相反，提供这些实施例使得本公开将是透彻的和完整的，并且将向本领域技术人员充分地传达实用新型的范围。相同的附图标记始终指相同的元件。

除非另外说明，否则所示出的实施例将被理解为提供可以在实践中实施公开的一些方式的不同细节的特征。因此，除非另外说明，否则在不脱离公开的情况下，各种实施例的特征、组件、模块、层、膜、面板、区域和/或方面等(在下文中，单独或统称为“元件”)可以以其它方式组合、分离、互换和/或重新布置。

通常提供附图中的交叉影线和/或阴影的使用来使相邻元件之间的边界清晰。如此，除非说明，否则交叉影线或阴影的存在与否都不传达或表明对元件的具体材料、材料性质、尺寸、比例、所示元件之间的共性和/或任何其它特性、属性、性质等的任何偏好或要求。

此外，在附图中，为了清楚和/或描述性目的，可以夸大元件的尺寸和相对尺寸。当实施例可以不同地实施时，可以与所描述的顺序不同地执行特定工艺顺序。例如，可以基本上同时执行或以与所描述的顺序相反的顺序执行两个连续描述的工艺。此外，同样的附图标记表示同样的元件。

当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，所述元件或层可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在居间元件或层。然而，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在居间元件或层。为此，术语“连接”可以指在具有或不具有居间元件的物理连接、电连接和/或流体连接。

此外，X轴、Y轴和Z轴不限于直角坐标系的三个轴(诸如X轴、Y轴和Z轴)，并且可以在更广泛的意义上解释。例如，X轴、Y轴和Z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。

为了本公开的目的，“X、Y和Z中的至少一个(种/者)”和“选自于由X、Y和Z组成的组中的至少一个(种/者)”可以解释为仅X、仅Y、仅Z或者X、Y和Z中的两个(种/者)或更多个(种/者)的任何组合，诸如以XYZ、XYY、YZ和ZZ为例。如在此所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。

虽然在此可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应受到这些术语限制。这些术语用于将一个元件与另一元件区分开。因此，在不脱离公开的教导的情况下，下面讨论的第一元件可以被命名为第二元件。

诸如“在……之下”、“在……下方”、“在……下面”、“下”、“在……上方”、“上”、“在……之上”、“较高的”、“侧”(例如，如在“侧壁”中)等的空间相对术语在此可以用于描述性目的，从而描述如附图中所示的一个元件与其它元件的关系。空间相对术语除涵盖附图中描绘的方位以外还意图涵盖设备在使用、操作和/或制造中的不同方位。例如，如果附图中的设备被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定向为“在”所述其它元件或特征“上方”。因此，术语“在……下方”可以涵盖上方和下方两个方位。此外，设备可以被另外定向(例如，旋转90度或处于其它方位)，如此，应相应地解释在此所使用的空间相对描述语。

在此所使用的术语是出于描述具体实施例的目的，而不意图限制。如在此所使用的，除非上下文另外明确指出，否则单数形式“一”、“一个(种/者)”和“该(所述)”也意图包括复数形式。例如，除非上下文另外明确说明，否则“元件”具有与“至少一个(种/者)元件”相同的含义。“至少一个(种/者)”不被解释为限于“一”或“一个(种/者)”。“或”意指“和/或”。如在此所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。此外，术语“包括”、“包含”和/或其变型用在本说明书中时，说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组，但是不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。还注意的是，如在此所使用的，术语“基本上(基本)”、“约(大约)”和其它类似术语用作近似术语而不是用作程度术语，并且因此用来解释本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。

在此参照作为理想化的实施例和/或中间结构的示意图的剖视图和/或分解图来描述各种实施例。如此，将预料到例如由制造技术和/或公差导致的图示的形状的变化。因此，在此所公开的实施例应不必被解释为限于区域的具体示出的形状，而是将包括由例如制造引起的形状的偏差。以这种方式，附图中示出的区域本质上可以是示意性的，并且这些区域的形状可以不反映装置的区域的实际形状，并且不必意图限制。

按照本领域惯例，就功能块、单元、部分和/或模块而言，一些实施例被描述并在附图中示出。本领域技术人员将理解的是，这些块、单元、部分和/或模块通过可以使用基于半导体的制造技术或其它制造技术形成的电子(或光学)电路(诸如逻辑电路、分立组件、微处理器、硬布线电路、存储器元件、布线连接等)物理地实现。在块、单元、部分和/或模块由微处理器或其它类似硬件来实现的情况下，可以使用执行在此所讨论的各种功能的软件(例如，微代码)对它们进行编程和控制，并且可以可选地由固件和/或软件对它们进行驱动。还预期的是，每个块、单元、部分和/或模块可以通过专用硬件来实现，或者可以实现为执行一些功能的专用硬件与执行其它功能的处理器(例如，一个或更多个编程的微处理器和相关电路)的组合。而且，在不脱离公开的范围的情况下，一些实施例的每个块、单元、部分和/或模块可以物理地分成两个或更多个交互的且分立的块、单元、部分和/或模块。此外，在不脱离公开的范围的情况下，一些实施例的块、单元、部分和/或模块可以物理地组合成更复杂的块、单元、部分和/或模块。

除非在此另外定义或暗示，否则在此所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常所理解的含义相同的含义。还将理解的是，术语(诸如在通用词典中定义的术语)应被解释为具有与它们在相关领域的背景下和公开中的含义相一致的含义，并且不应以理想化或过于形式化的意思来进行解释，除非在此明确地如此定义。

在下文中，将参照附图详细描述公开的实施例。

图1是示出了根据实施例的拼接显示装置的平面图。

参照图1，拼接显示装置TD的实施例可以包括多个显示装置10。多个显示装置10可以以网格形式布置，但不限于此。多个显示装置10可以在第一方向(X轴方向)或第二方向(Y轴方向)上连接，拼接显示装置TD可以具有特定形状。在实施例中，例如，多个显示装置10可以具有彼此相同的尺寸，但不限于此。在替代实施例中，例如，多个显示装置10可以具有彼此不同的尺寸。

在实施例中，拼接显示装置TD可以包括第一显示装置10-1至第四显示装置10-4。显示装置10的数量和连接关系不限于图1中所示的数量和连接关系。显示装置10的数量可以基于显示装置10和拼接显示装置TD中的每个的尺寸来确定。

多个显示装置10中的每个可以具有包括长边和短边的矩形形状。多个显示装置10可以以一定方式布置使得多个显示装置10的长边或短边彼此连接。显示装置10中的一些显示装置10可以设置在拼接显示装置TD的边缘处，以形成拼接显示装置TD的一侧。显示装置10中的其它一些显示装置10可以设置在拼接显示装置TD的拐角处，以形成拼接显示装置TD的两个相邻侧。显示装置10中的另外其它一些显示装置10可以设置在拼接显示装置TD的内侧，并且可以被其它显示装置10围绕。

多个显示装置10中的每个可以包括显示区域DA和非显示区域NDA。显示区域DA可以包括多个单元像素UP以显示图像。多个单元像素UP中的每个可以包括第一像素至第三像素SP1、SP2和SP3。第一像素至第三像素SP1、SP2和SP3中的每个可以包括包含有机发光层的有机发光二极管(“LED”)、包含量子点发光层的量子点LED、包含无机半导体的无机LED和微LED。在下文中，为了便于描述，将主要地描述其中第一像素至第三像素SP1、SP2和SP3中的每个包括微LED的实施例，但是公开不限于此。非显示区域NDA可以设置在显示区域DA周围以围绕显示区域DA，并且可以不显示图像。

显示装置10可以包括在显示区域DA中沿着多个行和列(或以矩阵形式)布置的第一像素至第三像素SP1、SP2和SP3。第一像素至第三像素SP1、SP2和SP3中的每个可以包括由像素限定层或堤限定的发射区域或开口区域，并且通过发射区域或开口区域发射具有预定峰值波长的光。发射区域可以是从显示装置10的发光元件产生的光被发射到显示装置10的外部的区域。第一像素SP1可以发射第一颜色的光，第二像素SP2可以发射第二颜色的光，第三像素SP3可以发射第三颜色的光。在实施例中，例如，第一颜色光可以是具有在约610纳米(nm)至约650nm范围内的峰值波长的红光，第二颜色光可以是具有在约510nm至约550nm范围内的峰值波长的绿光，第三颜色光可以是具有在约440nm至约480nm范围内的峰值波长的蓝光，但是公开不限于此。

第一像素至第三像素SP1、SP2和SP3可以在显示区域DA中沿着第一方向(X轴方向)顺序且重复地布置。在实施例中，例如，第一像素至第三像素SP1、SP2和SP3的发射区域可以基本上彼此相同。在替代实施例中，例如，第三像素SP3的发射区域可以在尺寸上比第一像素SP1的发射区域大，第一像素SP1的发射区域可以在尺寸上比第二像素SP2的发射区域大。然而，公开不限于此。

拼接显示装置TD可以具有作为整体的平面形状，但不限于此。拼接显示装置TD可以具有三维形状以向用户提供三维效果。在实施例中，例如，在拼接显示装置TD具有三维形状的情况下，多个显示装置10中的至少一些可以具有弯曲形状。在替代实施例中，例如，多个显示装置10可以均具有平面形状且可以以预定角度彼此连接，使得拼接显示装置TD可以具有三维形状。

拼接显示装置TD可以包括设置在多个显示区域DA之间的结合区域SM。拼接显示装置TD可以通过连接相邻的显示装置10的非显示区域NDA来形成或限定。多个显示装置10可以通过设置在结合区域SM中的接合构件或粘合构件彼此连接。多个显示装置10的结合区域SM中的每个可以不包括垫部或附着到垫部的柔性膜。多个显示装置10的显示区域DA之间的距离可以足够小，使得多个显示装置10之间的结合区域SM不被用户识别。在实施例中，例如，第一显示装置10-1的像素与第二显示装置10-2的像素之间的第一水平像素节距HPP1可以与第二显示装置10-2的像素之间的第二水平像素节距HPP2基本上相同。第一显示装置10-1的像素与第三显示装置10-3的像素之间的第一竖直像素节距VPP1可以与第三显示装置10-3的像素之间的第二竖直像素节距VPP2基本上相同。因此，在拼接显示装置TD的实施例中，可以有效地防止多个显示装置10之间的结合区域SM被用户识别，从而减少多个显示装置10之间的断开感且改善图像的沉浸感。

图2是示出了根据实施例的显示装置的平面图，图3示出了根据实施例的显示装置中的像素和像素电路之间的连接关系。

参照图2和图3，显示装置10的实施例可以包括显示区域DA和非显示区域NDA。显示区域DA可以包括像素电路区域CCA、解复用器区域DMA、扇出区域FOA和抗静电区域ESA。在实施例中，例如，解复用器区域DMA、扇出区域FOA和抗静电区域ESA可以设置在显示区域DA的一个边缘或上边缘处。虽然图2示出了解复用器区域DMA、扇出区域FOA和抗静电区域ESA设置在显示区域DA的上边缘处的实施例，但是解复用器区域DMA、扇出区域FOA和抗静电区域ESA的布置位置不限于此。在替代实施例中，例如，解复用器区域DMA、扇出区域FOA和抗静电区域ESA可以设置在显示区域DA的左边缘和右边缘或者上边缘和下边缘处。非显示区域NDA可以包括多个垫部PAD。

多个单元像素UP中的每个可以包括第一像素至第三像素SP1、SP2和SP3。图2的第一像素至第三像素SP1、SP2和SP3可以与被开口区域暴露的至少一个发光元件对应。在实施例中，例如，第一像素至第三像素SP1、SP2和SP3中的每个可以包括两个发光元件。在这种实施例中，第一像素至第三像素SP1、SP2和SP3中的每个可以包括主发光元件和修复发光元件，但不限于此。在替代实施例中，例如，第一像素至第三像素SP1、SP2和SP3中的每个可以包括三个或更多个发光元件。因此，第一像素至第三像素SP1、SP2和SP3可以发射与对应像素的灰度对应的光。

在实施例中，例如，第一像素至第三像素SP1、SP2和SP3中的每个的发光元件可以以一定方式设置使得其长边与第二方向(Y轴方向)平行。在一个像素包括多个发光元件的实施例中，一个像素的多个发光元件可以在第一方向(X轴方向)上彼此相邻。

在替代实施例中，例如，第一像素至第三像素SP1、SP2和SP3中的每个的发光元件可以以一定方式设置使得其长边与第一方向(X轴方向)平行。在一个像素包括多个发光元件的实施例中，一个像素的多个发光元件可以在第二方向(Y轴方向)上彼此相邻。

多个单元像素UP可以布置为具有均匀的像素节距。多个单元像素UP可以沿着多个像素行布置。在实施例中，例如，第一像素至第三像素SP1、SP2和SP3可以沿着第一像素行至第七像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6和PROW7布置。第一像素行至第七像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6和PROW7可以在与第二方向(Y轴方向)相反的方向上顺序地布置。

多个像素电路PC可以设置在像素电路区域CCA中。多个像素电路PC可以包括第一像素电路至第三像素电路PC1、PC2和PC3。第一像素电路PC1可以将驱动电流供应到第一像素SP1，第二像素电路PC2可以将驱动电流供应到第二像素SP2，第三像素电路PC3可以将驱动电流供应到第三像素SP3。多个像素电路PC可以沿着多个电路行布置。第一像素电路至第三像素电路PC1、PC2和PC3可以沿着第一电路行至第七电路行CROW1、CROW2、CROW3、CROW4、CROW5、CROW6和CROW7布置。第一电路行至第七电路行CROW1、CROW2、CROW3、CROW4、CROW5、CROW6和CROW7可以在与第二方向(Y轴方向)相反的方向上顺序地布置。

第一像素行PROW1可以设置在显示区域DA的最外(或最上)部分处。第一像素行PROW1可以设置在显示区域DA的一个边缘或上边缘处。第一像素行PROW1可以与抗静电区域ESA叠置。第一像素行PROW1和第一电路行CROW1可以在第二方向(Y轴方向)上彼此分隔开。第一像素行PROW1和第一电路行CROW1可以彼此分隔开并且第二像素行PROW2置于第一像素行PROW1与第一电路行CROW1之间。第一电路行CROW1可以设置在第二像素行PROW2与第三像素行PROW3之间。第一像素行PROW1和第一电路行CROW1可以彼此分隔开并且扇出区域FOA和解复用器区域DMA置于第一像素行PROW1与第一电路行CROW1之间。

第一像素行PROW1的第一像素至第三像素SP1、SP2和SP3可以分别电连接到第一电路行CROW1的第一像素电路至第三像素电路PC1、PC2和PC3。第一像素行PROW1的第一像素SP1可以通过1a阳极连接线(或第一第一阳极连接线)ACL1a电连接到第一电路行CROW1的第一像素电路PC1。第一像素行PROW1的第二像素SP2可以通过1b阳极连接线(或第二第一阳极连接线)ACL1b电连接到第一电路行CROW1的第二像素电路PC2。第一像素行PROW1的第三像素SP3可以通过1c阳极连接线(或第三第一阳极连接线)ACL1c电连接到第一电路行CROW1的第三像素电路PC3。包括1a阳极连接线ACL1a、1b阳极连接线ACL1b和1c阳极连接线ACL1c(或者由1a阳极连接线ACL1a、1b阳极连接线ACL1b和1c阳极连接线ACL1c共同限定)的第一阳极连接线ACL1可以在第二方向(Y轴方向)上延伸。第一阳极连接线ACL1可以从像素电路区域CCA延伸到抗静电区域ESA。第一阳极连接线ACL1可以与第二像素行PROW2叠置。第一阳极连接线ACL1可以与扇出区域FOA和解复用器区域DMA叠置。

第二像素行PROW2可以设置得比第一像素行PROW1靠近显示区域DA的内部。第二像素行PROW2可以与扇出区域FOA叠置。第二像素行PROW2和第二电路行CROW2可以在第二方向(Y轴方向)上彼此分隔开。第二像素行PROW2和第二电路行CROW2可以彼此分隔开并且第三像素行PROW3置于第二像素行PROW2与第二电路行CROW2之间。第二电路行CROW2可以设置在第三像素行PROW3与第四像素行PROW4之间。第二像素行PROW2和第二电路行CROW2可以彼此分隔开并且解复用器区域DMA置于第二像素行PROW2与第二电路行CROW2之间。

第二像素行PROW2的第一像素至第三像素SP1、SP2和SP3可以分别电连接到第二电路行CROW2的第一像素电路至第三像素电路PC1、PC2和PC3。第二像素行PROW2的第一像素SP1可以通过2a阳极连接线(或第一第二阳极连接线)ACL2a电连接到第二电路行CROW2的第一像素电路PC1。第二像素行PROW2的第二像素SP2可以通过2b阳极连接线(或第二第二阳极连接线)ACL2b电连接到第二电路行CROW2的第二像素电路PC2。第二像素行PROW2的第三像素SP3可以通过2c阳极连接线(或第三第二阳极连接线)ACL2c电连接到第二电路行CROW2的第三像素电路PC3。包括2a阳极连接线ACL2a、2b阳极连接线ACL2b和2c阳极连接线ACL2c的第二阳极连接线ACL2可以在第二方向(Y轴方向)上延伸。第二阳极连接线ACL2可以从像素电路区域CCA延伸到扇出区域FOA。第二阳极连接线ACL2可以与第三像素行PROW3叠置。第二阳极连接线ACL2可以与解复用器区域DMA叠置。

第三像素行PROW3可以设置得比第二像素行PROW2靠近显示区域DA的内部。第三像素行PROW3可以设置在像素电路区域CCA中。第三像素行PROW3和第三电路行CROW3可以在第二方向(Y轴方向)上彼此分隔开。第三像素行PROW3和第三电路行CROW3可以彼此分隔开并且第二电路行CROW2置于第三像素行PROW3与第三电路行CROW3之间。第三电路行CROW3可以设置在第三像素行PROW3与第四像素行PROW4之间。

第三像素行PROW3的第一像素至第三像素SP1、SP2和SP3可以分别电连接到第三电路行CROW3的第一像素电路至第三像素电路PC1、PC2和PC3。第三像素行PROW3的第一像素SP1可以通过3a阳极连接线(或第一第三阳极连接线)ACL3a电连接到第三电路行CROW3的第一像素电路PC1。第三像素行PROW3的第二像素SP2可以通过3b阳极连接线(或第二第三阳极连接线)ACL3b电连接到第三电路行CROW3的第二像素电路PC2。第三像素行PROW3的第三像素SP3可以通过3c阳极连接线(或第三第三阳极连接线)ACL3c电连接到第三电路行CROW3的第三像素电路PC3。包括3a阳极连接线ACL3a、3b阳极连接线ACL3b和3c阳极连接线ACL3c的第三阳极连接线ACL3可以在第二方向(Y轴方向)上延伸。第三阳极连接线ACL3可以与第二电路行CROW2叠置。

第四像素行PROW4和第五像素行PROW5可以设置得比第三像素行PROW3靠近显示区域DA的内部。第四像素行PROW4和第五像素行PROW5可以设置在像素电路区域CCA中。第四像素行PROW4可以在第二方向(Y轴方向)上与第四电路行CROW4相邻，第五像素行PROW5可以在第二方向(Y轴方向)上与第五电路行CROW5相邻。第四电路行CROW4和第五电路行CROW5可以设置在第四像素行PROW4与第五像素行PROW5之间。

第四像素行PROW4的第一像素至第三像素SP1、SP2和SP3可以分别电连接到第四电路行CROW4的第一像素电路至第三像素电路PC1、PC2和PC3。第四像素行PROW4的第一像素SP1可以通过4a阳极连接线(或第一第四阳极连接线)ACL4a电连接到第四电路行CROW4的第一像素电路PC1。第四像素行PROW4的第二像素SP2可以通过4b阳极连接线(或第二第四阳极连接线)ACL4b电连接到第四电路行CROW4的第二像素电路PC2。第四像素行PROW4的第三像素SP3可以通过4c阳极连接线(或第三第四阳极连接线)ACL4c电连接到第四电路行CROW4的第三像素电路PC3。包括4a阳极连接线ACL4a、4b阳极连接线ACL4b和4c阳极连接线ACL4c的第四阳极连接线ACL4可以在第二方向(Y轴方向)上延伸。

第五像素行PROW5的第一像素至第三像素SP1、SP2和SP3可以分别电连接到第五电路行CROW5的第一像素电路至第三像素电路PC1、PC2和PC3。第五像素行PROW5的第一像素SP1可以通过5a阳极连接线(或第一第五阳极连接线)ACL5a电连接到第五电路行CROW5的第一像素电路PC1。第五像素行PROW5的第二像素SP2可以通过5b阳极连接线(或第二第五阳极连接线)ACL5b电连接到第五电路行CROW5的第二像素电路PC2。第五像素行PROW5的第三像素SP3可以通过5c阳极连接线(或第三第五阳极连接线)ACL5c电连接到第五电路行CROW5的第三像素电路PC3。包括5a阳极连接线ACL5a、5b阳极连接线ACL5b和5c阳极连接线ACL5c的第五阳极连接线ACL5可以在第二方向(Y轴方向)上延伸。

第六像素行PROW6和第七像素行PROW7可以设置得比第五像素行PROW5靠近显示区域DA的内部。第六像素行PROW6和第七像素行PROW7可以设置在像素电路区域CCA中。第六像素行PROW6可以在第二方向(Y轴方向)上与第六电路行CROW6相邻，第七像素行PROW7可以在第二方向(Y轴方向)上与第七电路行CROW7相邻。第六电路行CROW6和第七电路行CROW7可以设置在第六像素行PROW6与第七像素行PROW7之间。

第六像素行PROW6的第一像素至第三像素SP1、SP2和SP3可以分别电连接到第六电路行CROW6的第一像素电路至第三像素电路PC1、PC2和PC3。第六像素行PROW6的第一像素SP1可以通过6a阳极连接线(或第一第六阳极连接线)ACL6a电连接到第六电路行CROW6的第一像素电路PC1。第六像素行PROW6的第二像素SP2可以通过6b阳极连接线(或第二第六阳极连接线)ACL6b电连接到第六电路行CROW6的第二像素电路PC2。第六像素行PROW6的第三像素SP3可以通过6c阳极连接线(或第三第六阳极连接线)ACL6c电连接到第六电路行CROW6的第三像素电路PC3。包括6a阳极连接线ACL6a、6b阳极连接线ACL6b和6c阳极连接线ACL6c的第六阳极连接线ACL6可以在第二方向(Y轴方向)上延伸。

第七像素行PROW7的第一像素至第三像素SP1、SP2和SP3可以分别电连接到第七电路行CROW7的第一像素电路至第三像素电路PC1、PC2和PC3。第七像素行PROW7的第一像素SP1可以通过7a阳极连接线(或第一第七阳极连接线)ACL7a电连接到第七电路行CROW7的第一像素电路PC1。第七像素行PROW7的第二像素SP2可以通过7b阳极连接线(或第二第七阳极连接线)ACL7b电连接到第七电路行CROW7的第二像素电路PC2。第七像素行PROW7的第三像素SP3可以通过7c阳极连接线(或第三第七阳极连接线)ACL7c电连接到第七电路行CROW7的第三像素电路PC3。包括7a阳极连接线ACL7a、7b阳极连接线ACL7b和7c阳极连接线ACL7c的第七阳极连接线ACL7可以在第二方向(Y轴方向)上延伸。

栅极驱动器GDR可以设置在像素电路区域CCA中。栅极驱动器GDR可以将栅极信号供应到与多个像素电路PC连接的栅极线。栅极驱动器GDR可以连接到在像素电路区域CCA中延伸的时钟线、电压线和进位线。栅极驱动器GDR可以设置在两个像素行之间。栅极驱动器GDR可以在第一方向(X轴方向)或第二方向(Y轴方向)上不与多个像素SP或多个像素电路PC叠置，但是公开不限于此。在实施例中，例如，栅极驱动器GDR可以包括选自于扫描初始化驱动器、扫描写入驱动器、扫描控制驱动器、清扫驱动器、脉冲宽度调制(“PWM”)驱动器和脉冲幅度调制(“PAM”)驱动器中的至少一个。

栅极驱动器GDR可以包括多个级，例如，第一级至第五级STG1、STG2、STG3、STG4和STG5。第一级至第三级STG1、STG2和STG3可以设置在第五像素行PROW5与第六像素行PROW6之间。第一级STG1可以将栅极信号供应到设置在第一电路行CROW1中的栅极线。第一级STG1和第一电路行CROW1可以彼此分隔开并且第三像素行至第五像素行PROW3、PROW4和PROW5以及第二电路行至第五电路行CROW2、CROW3、CROW4和CROW5置于第一级STG1与第一电路行CROW1之间。

第二级STG2可以将栅极信号供应到设置在第二电路行CROW2中的栅极线。第二级STG2和第二电路行CROW2可以彼此分隔开并且第四像素行PROW4和第五像素行PROW5以及第三电路行至第五电路行CROW3、CROW4和CROW5置于第二级STG2与第二电路行CROW2之间。

第三级STG3可以将栅极信号供应到设置在第三电路行CROW3中的栅极线。第三级STG3和第三电路行CROW3可以彼此分隔开并且第四像素行PROW4和第五像素行PROW5以及第四电路行CROW4和第五电路行CROW5置于第三级STG3与第三电路行CROW3之间。

第四级STG4和第五级STG5可以设置在第七像素行PROW7下面。第四级STG4可以将栅极信号供应到设置在第四电路行CROW4中的栅极线。第四级STG4和第四电路行CROW4可以彼此分隔开并且第五像素行至第七像素行PROW5、PROW6和PROW7以及第五电路行至第七电路行CROW5、CROW6和CROW7置于第四级STG4与第四电路行CROW4之间。

第五级STG5可以将栅极信号供应到设置在第五电路行CROW5中的栅极线。第五级STG5和第五电路行CROW5可以彼此分隔开并且第五像素行至第七像素行PROW5、PROW6和PROW7以及第六电路行CROW6和第七电路行CROW7置于第五级STG5与第五电路行CROW5之间。

因此，在显示装置10的这种实施例中，像素电路区域CCA、解复用器区域DMA、扇出区域FOA和抗静电区域ESA布置在显示区域DA中，使得非显示区域NDA最小化，并且可以允许相邻的显示装置10之间的像素节距与显示装置10中的像素节距基本上相同。在这种实施例中，抗静电区域ESA设置在显示区域DA的上边缘处，使得可以有效地防止线之间的短路故障和静电放电。此外，在拼接显示装置TD的这种实施例中，通过使多个显示装置10之间的间隙最小化，可以有效地防止多个显示装置10之间的结合区域SM被用户识别，从而减少多个显示装置10之间的断开感且改善图像的沉浸感。

图4示出了根据实施例的显示装置中的像素电路区域、解复用器区域、扇出区域、抗静电区域和非显示区域。

参照图4，显示装置10的实施例可以包括显示区域DA和非显示区域NDA。显示区域DA可以包括抗静电区域ESA、扇出区域FOA、解复用器区域DMA和像素电路区域CCA。在实施例中，例如，抗静电区域ESA、扇出区域FOA和解复用器区域DMA可以设置在显示区域DA的一个边缘或上边缘处。在替代实施例中，例如，抗静电区域ESA、扇出区域FOA和解复用器区域DMA可以设置在显示区域DA的相对边缘或者上边缘和下边缘处。在另一替代实施例中，例如，选自于抗静电区域ESA、扇出区域FOA和解复用器区域DMA中的至少一个可以设置或限定在显示装置10的至少一个边缘处。非显示区域NDA可以包括多个垫部PAD。

抗静电区域ESA可以包括多个静电放电电路ESD。多个静电放电电路ESD可以与第一像素行PROW1的第一像素至第三像素SP1、SP2和SP3叠置。静电放电电路ESD可以保护扇出线FOL、解复用器DMX和像素电路PC免受静电的影响。静电放电电路ESD可以耗散从外部流入的静电，以防止静电流入到显示区域DA中。

扇出区域FOA可以包括多条扇出线FOL。多条扇出线FOL可以与第二像素行PROW2的第一像素至第三像素SP1、SP2和SP3叠置。扇出线FOL可以从垫部PAD延伸到解复用器DMX。扇出线FOL可以将从垫部PAD接收的数据电压供应到解复用器DMX。扇出线FOL可以从垫部PAD延伸到解复用器区域DMA。扇出线FOL可以将从垫部PAD接收的时钟信号供应到时钟线CKL，并且可以将从垫部PAD接收的电源电压或控制电压供应到电压线VL。

解复用器区域DMA可以包括多个解复用器DMX。解复用器DMX可以将从扇出线FOL接收的数据电压顺序地供应到第一数据线至第三数据线DL1、DL2和DL3。在这种实施例中，显示装置10包括多个解复用器DMX，使得扇出线FOL的数量和扇出区域FOA的面积可以显著地减小。

像素电路区域CCA可以包括数据线DL、时钟线CKL、电压线VL和进位线CRL。

数据线DL可以连接在解复用器DMX与像素电路PC之间。多条数据线DL可以在第二方向(Y轴方向)上延伸，并且可以在第一方向(X轴方向)上彼此分隔开。数据线DL可以将从解复用器DMX接收的数据电压供应到像素电路PC。数据线DL可以包括第一数据线至第三数据线DL1、DL2和DL3。第一数据线DL1可以将数据电压供应到彼此设置在同一列中的多个第一像素电路PC1。第一数据线DL1可以与彼此设置在同一列中的多个第一像素SP1叠置。第二数据线DL2可以将数据电压供应到彼此设置在同一列中的多个第二像素电路PC2。第二数据线DL2可以与彼此设置在同一列中的多个第二像素SP2叠置。第三数据线DL3可以将数据电压供应到彼此设置在同一列中的多个第三像素电路PC3。第三数据线DL3可以与彼此设置在同一列中的多个第三像素SP3叠置。

时钟线CKL可以在两个相邻的解复用器DMX之间沿第二方向(Y轴方向)延伸。在实施例中，例如，时钟线CKL可以设置在第三数据线DL3与第一数据线DL1之间，第三数据线DL3连接到在第一方向(X轴方向)上相邻的两个解复用器DMX之间的左边的解复用器DMX，第一数据线DL1连接到右边的解复用器DMX。时钟线CKL可以从扇出线FOL接收时钟信号，并且将时钟信号供应到第一级至第三级STG1、STG2和STG3。

电压线VL可以在两个相邻的解复用器DMX之间沿第二方向(Y轴方向)延伸。在实施例中，例如，电压线VL可以设置在第三数据线DL3与第一数据线DL1之间，第三数据线DL3连接到在第一方向(X轴方向)上相邻的两个解复用器DMX之间的左边的解复用器DMX，第一数据线DL1连接到右边的解复用器DMX。电压线VL和时钟线CKL可以彼此分隔开并且第一数据线至第三数据线DL1、DL2和DL3置于电压线VL与时钟线CKL之间。电压线VL可以将选自于栅极高电压、栅极低电压、电源电压和控制电压中的至少一个供应到第一级至第三级STG1、STG2和STG3。电压线VL可以穿过或延伸穿过第一级至第三级STG1、STG2和STG3，但是公开不限于此。

进位线CRL可以设置在第三数据线DL3与第一数据线DL1之间，第三数据线DL3连接到在第一方向(X轴方向)上相邻的两个解复用器DMX之间的左边的解复用器DMX，第一数据线DL1连接到右边的解复用器DMX。进位线CRL和时钟线CKL可以彼此分隔开并且第一数据线至第三数据线DL1、DL2和DL3置于进位线CRL与时钟线CKL之间。进位线CRL可以将第一级STG1的进位信号供应到第二级STG2，并且可以将第二级STG2的进位信号供应到第三级STG3。

栅极驱动器GDR可以设置在像素电路区域CCA中。栅极驱动器GDR可以将栅极信号供应到与多个像素电路PC连接的栅极线。栅极驱动器GDR可以连接到在像素电路区域CCA中延伸的时钟线CKL、电压线VL和进位线CRL。栅极驱动器GDR可以在第一方向(X轴方向)或第二方向(Y轴方向)上不与多个像素SP或多个像素电路PC叠置，但是公开不限于此。

第一级至第三级STG1、STG2和STG3可以设置在第五电路行CROW5下面。第一级STG1可以将栅极信号供应到设置在第一电路行CROW1中的栅极线。第二级STG2可以将栅极信号供应到设置在第二电路行CROW2中的栅极线。第三级STG3可以将栅极信号供应到设置在第三电路行CROW3中的栅极线。

图5是图4的区域A1的放大图，图6示意性地示出了图4的区域A1。

参照图5和图6，在实施例中，连接到垫部PAD的扇出线FOL可以包括第一线电阻器R1和第二线电阻器R2。第一线电阻器R1和第二线电阻器R2中的每个可以以Z字形图案形成。第一线电阻器R1和第二线电阻器R2的长度可以基于扇出线FOL的位置而被设计为彼此不同。在实施例中，显示装置10的扇出线FOL具有基本上彼此相同的长度，使得扇出线FOL可以具有基本上彼此相同的电阻值。

静电放电电路ESD可以设置为与扇出线FOL相邻。静电放电电路ESD中的一些静电放电电路ESD可以连接在扇出线FOL与栅极截止电压线VGHL之间，静电放电电路ESD中的其它一些静电放电电路ESD可以连接在扇出线FOL与栅极导通电压线VGLL之间。静电放电电路ESD可以连接到扇出线FOL的第一线电阻器R1和第二线电阻器R2之间的部分，但是公开不限于此。因此，静电放电电路ESD可以耗散从外部流入的静电，以防止静电流入到显示区域DA中。

图7示出了根据替代实施例的显示装置中的像素电路区域、解复用器区域、抗静电区域、扇出区域和非显示区域。除了抗静电区域ESA的位置之外，图7的显示装置与图4的显示装置基本上相同。图7中所示的相同或相似的元件已经用与以上用于描述图4中所示的显示装置的实施例相同的附图标记来标记，在下文中，将省略或简化其任何重复的详细描述。

参照图7，显示装置10的实施例可以包括显示区域DA和非显示区域NDA。显示区域DA可以包括扇出区域FOA、抗静电区域ESA、解复用器区域DMA和像素电路区域CCA。在实施例中，例如，扇出区域FOA、抗静电区域ESA和解复用器区域DMA可以设置在显示区域DA的一个边缘或上边缘处。在替代实施例中，例如，扇出区域FOA、抗静电区域ESA和解复用器区域DMA可以设置在显示区域DA的相对边缘或者上边缘和下边缘处。非显示区域NDA可以包括多个垫部PAD。

扇出区域FOA可以包括多条扇出线FOL。多条扇出线FOL可以与第一像素行PROW1的第一像素至第三像素SP1、SP2和SP3叠置。扇出线FOL可以从垫部PAD延伸到解复用器DMX。扇出线FOL可以将从垫部PAD接收的数据电压供应到解复用器DMX。扇出线FOL可以从垫部PAD延伸到解复用器区域DMA。扇出线FOL可以将从垫部PAD接收的时钟信号供应到时钟线CKL，并且可以将从垫部PAD接收的电源电压或控制电压供应到电压线VL。

抗静电区域ESA可以包括多个静电放电电路ESD。多个静电放电电路ESD可以与第二像素行PROW2的第一像素至第三像素SP1、SP2和SP3叠置。静电放电电路ESD可以保护解复用器DMX和像素电路PC免受静电的影响。静电放电电路ESD可以耗散从外部流入的静电，以防止静电流入到显示区域DA中。

图8示出了根据另一替代实施例的显示装置中的像素电路区域、抗静电区域、解复用器区域、扇出区域和非显示区域。除了抗静电区域ESA的位置之外，图8的显示装置与图4和图7的显示装置基本上相同。图8中所示的相同或相似的元件已经用与以上用于描述图4和图7中所示的显示装置的实施例相同的附图标记来标记，在下文中，将省略或简化其任何重复的详细描述。

参照图8，显示装置10的实施例可以包括显示区域DA和非显示区域NDA。显示区域DA可以包括扇出区域FOA、解复用器区域DMA、抗静电区域ESA和像素电路区域CCA。在实施例中，例如，扇出区域FOA、解复用器区域DMA和抗静电区域ESA可以设置在显示区域DA的一个边缘或上边缘处。在替代实施例中，例如，扇出区域FOA、解复用器区域DMA和抗静电区域ESA可以设置在显示区域DA的相对边缘或者上边缘和下边缘处。非显示区域NDA可以包括多个垫部PAD。

解复用器区域DMA可以包括多个解复用器DMX。多个解复用器DMX可以与第二像素行PROW2的第一像素至第三像素SP1、SP2和SP3叠置。解复用器DMX可以将从扇出线FOL接收的数据电压顺序地供应到第一数据线至第三数据线DL1、DL2和DL3。在这种实施例中，显示装置10包括多个解复用器DMX，使得扇出线FOL的数量和扇出区域FOA的面积可以显著地减小。

抗静电区域ESA可以包括多个静电放电电路ESD。静电放电电路ESD可以保护像素电路PC免受静电的影响。静电放电电路ESD可以耗散从外部流入的静电，以防止静电流入到显示区域DA中。

图9示出了根据实施例的显示装置中的级和栅极线之间的连接关系。

参照图9，在实施例中，栅极驱动器GDR可以设置在像素电路区域CCA中。栅极驱动器GDR可以将栅极信号供应到与多个像素电路PC连接的栅极线。栅极驱动器GDR可以连接到在像素电路区域CCA中延伸的时钟线CKL、电压线VL和进位线CRL。栅极驱动器GDR可以设置在两个像素行之间。栅极驱动器GDR可以在第一方向(X轴方向)或第二方向(Y轴方向)上不与多个像素SP或多个像素电路PC叠置，但是公开不限于此。

栅极驱动器GDR可以包括第一级至第五级STG1、STG2、STG3、STG4和STG5。第一级至第三级STG1、STG2和STG3可以设置在第五电路行CROW5与第六电路行CROW6之间。第一级STG1和第一电路行CROW1可以彼此分隔开并且第二电路行至第五电路行CROW2、CROW3、CROW4和CROW5置于第一级STG1与第一电路行CROW1之间。第一级STG1可以将栅极信号供应到与第一电路行CROW1的像素电路PC连接的第一栅极线GL1。第一级STG1可以通过连接线CL连接到第一栅极线GL1。第一级STG1可以通过在第一方向(X轴方向)上延伸的第一连接线CL1和在第二方向(Y轴方向)上延伸的第二连接线CL2连接到第一栅极线GL1。第一连接线CL1和第二连接线CL2可以设置在多个像素SP之间的空间中。第一连接线CL1和第二连接线CL2可以设置在多个像素电路PC之间的空间中。第一连接线CL1可以与像素电路PC的薄膜晶体管的栅电极设置在同一层中，或者直接与像素电路PC的薄膜晶体管的栅电极设置在同一层上，第二连接线CL2可以与数据线DL设置在同一层中，或者与数据线DL直接设置在同一层上，但是公开不限于此。

第二级STG2和第二电路行CROW2可以彼此分隔开并且第三电路行至第五电路行CROW3、CROW4和CROW5置于第二级STG2与第二电路行CROW2之间。第二级STG2可以将栅极信号供应到与第二电路行CROW2的像素电路PC连接的第二栅极线GL2。第二级STG2可以通过连接线CL连接到第二栅极线GL2。第二级STG2可以通过在第一方向(X轴方向)上延伸的第一连接线CL1和在第二方向(Y轴方向)上延伸的第二连接线CL2连接到第二栅极线GL2。

第三级STG3和第三电路行CROW3可以彼此分隔开并且第四电路行CROW4和第五电路行CROW5置于第三级STG3与第三电路行CROW3之间。第三级STG3可以将栅极信号供应到与第三电路行CROW3的像素电路PC连接的第三栅极线GL3。第三级STG3可以通过连接线CL连接到第三栅极线GL3。第三级STG3可以通过在第一方向(X轴方向)上延伸的第一连接线CL1和在第二方向(Y轴方向)上延伸的第二连接线CL2连接到第三栅极线GL3。

第四级STG4和第五级STG5可以设置在第七像素行PROW7下面。第四级STG4和第四电路行CROW4可以彼此分隔开并且第五电路行至第七电路行CROW5、CROW6和CROW7置于第四级STG4与第四电路行CROW4之间。第四级STG4可以将栅极信号供应到与第四电路行CROW4的像素电路PC连接的第四栅极线GL4。第四级STG4可以通过连接线CL连接到第四栅极线GL4。

第五级STG5和第五电路行CROW5可以彼此分隔开并且第六电路行CROW6和第七电路行CROW7置于第五级STG5与第五电路行CROW5之间。第五级STG5可以将栅极信号供应到与第五电路行CROW5的像素电路PC连接的第五栅极线GL5。第五级STG5可以通过连接线CL连接到第五栅极线GL5。

第六电路行CROW6的像素电路PC可以从第六栅极线GL6接收栅极信号，第七电路行CROW7的像素电路PC可以从第七栅极线GL7接收栅极信号。

图10示出了根据实施例的显示装置中的多个级和多条栅极线之间的连接关系。

结合图9参照图10，在实施例中，栅极驱动器GDR可以包括第一级至第五级STG1、STG2、STG3、STG4和STG5。第一级至第五级STG1、STG2、STG3、STG4和STG5中的每个可以包括选自于扫描初始化级GIST、扫描写入级GWST、扫描控制级GCST、清扫级SWST、PWM级PWST和PAM级PAST中的至少一个。在实施例中，例如，第一级STG1可以包括选自于扫描初始化级GIST、扫描写入级GWST、扫描控制级GCST、清扫级SWST、PWM级PWST和PAM级PAST中的至少一个。

扫描初始化级GIST、扫描写入级GWST、扫描控制级GCST、清扫级SWST、PWM级PWST和PAM级PAST可以设置在像素电路区域CCA中。扫描初始化级GIST、扫描写入级GWST、扫描控制级GCST、清扫级SWST、PWM级PWST和PAM级PAST中的每个可以连接到时钟线CKL、电压线VL和进位线CRL。扫描初始化级GIST、扫描写入级GWST、扫描控制级GCST、清扫级SWST、PWM级PWST和PAM级PAST中的每个可以设置在两个像素行之间。扫描初始化级GIST、扫描写入级GWST、扫描控制级GCST、清扫级SWST、PWM级PWST和PAM级PAST中的每个可以在第一方向(X轴方向)或第二方向(Y轴方向)上不与多个像素SP或多个像素电路PC叠置，但是公开不限于此。

第一栅极线至第七栅极线GL1、GL2、GL3、GL4、GL5、GL6和GL7中的每条可以包括选自于扫描初始化线GIL、扫描写入线GWL、扫描控制线GCL、清扫线SWPL、PWM发射线PWEL和PAM发射线PAEL中的至少一条。在实施例中，例如，第一栅极线GL1可以包括选自于扫描初始化线GIL、扫描写入线GWL、扫描控制线GCL、清扫线SWPL、PWM发射线PWEL和PAM发射线PAEL中的至少一条。

扫描初始化级GIST可以将扫描初始化信号供应到与第一电路行CROW1的像素电路PC连接的扫描初始化线GIL。扫描初始化级GIST可以通过连接线CL连接到扫描初始化线GIL。

扫描写入级GWST可以将扫描写入信号供应到与第一电路行CROW1的像素电路PC连接的扫描写入线GWL。扫描写入级GWST可以通过连接线CL连接到扫描写入线GWL。

扫描控制级GCST可以将扫描控制信号供应到与第一电路行CROW1的像素电路PC连接的扫描控制线GCL。扫描控制级GCST可以通过连接线CL连接到扫描控制线GCL。

清扫级SWST可以将清扫信号供应到与第一电路行CROW1的像素电路PC连接的清扫线SWPL。清扫级SWST可以通过连接线CL连接到清扫线SWPL。

PWM级PWST可以将清扫信号供应到与第一电路行CROW1的像素电路PC连接的PWM发射线PWEL。PWM级PWST可以通过连接线CL连接到PWM发射线PWEL。

PAM级PAST可以将清扫信号供应到与第一电路行CROW1的像素电路PC连接的PAM发射线PAEL。PAM级PAST可以通过连接线CL连接到PAM发射线PAEL。

图11示出了根据实施例的显示装置的像素电路区域，图12示出了根据实施例的显示装置的像素电路区域中的级和栅极线之间的连接关系。图11和图12的像素电路区域CCA可以与像素电路区域CCA的不与解复用器区域DMA相邻的大部分对应。

结合图2、图3和图9参照图11和图12，在实施例中，像素电路PC可以不设置在第六像素行PROW6上方和第七像素行PROW7下面。在实施例中，例如，图11和图12中的k可以是6或更大的整数，但不限于此。

第k像素行PROWk可以在第二方向(Y轴方向)上与第k电路行CROWk相邻，第k+1像素行PROWk+1可以在第二方向(Y轴方向)上与第k+1电路行CROWk+1相邻。第k电路行CROWk和第k+1电路行CROWk+1可以设置在第k像素行PROWk与第k+1像素行PROWk+1之间。第k像素行PROWk的第一像素至第三像素SP1、SP2和SP3可以通过阳极连接线ACL分别电连接到第k电路行CROWk的第一像素电路至第三像素电路PC1、PC2和PC3。第k+1像素行PROWk+1的第一像素至第三像素SP1、SP2和SP3可以通过阳极连接线ACL分别电连接到第k+1电路行CROWk+1的第一像素电路至第三像素电路PC1、PC2和PC3。

第k+2像素行PROWk+2可以在第二方向(Y轴方向)上与第k+2电路行CROWk+2相邻，第k+3像素行PROWk+3可以在第二方向(Y轴方向)上与第k+3电路行CROWk+3相邻。第k+2电路行CROWk+2和第k+3电路行CROWk+3可以设置在第k+2像素行PROWk+2与第k+3像素行PROWk+3之间。第k+2像素行PROWk+2的第一像素至第三像素SP1、SP2和SP3可以通过阳极连接线ACL分别电连接到第k+2电路行CROWk+2的第一像素电路至第三像素电路PC1、PC2和PC3。第k+3像素行PROWk+3的第一像素至第三像素SP1、SP2和SP3可以通过阳极连接线ACL分别电连接到第k+3电路行CROWk+3的第一像素电路至第三像素电路PC1、PC2和PC3。

第k+4像素行PROWk+4可以在第二方向(Y轴方向)上与第k+4电路行CROWk+4相邻，第k+5像素行PROWk+5可以在第二方向(Y轴方向)上与第k+5电路行CROWk+5相邻。第k+4电路行CROWk+4和第k+5电路行CROWk+5可以设置在第k+4像素行PROWk+4与第k+5像素行PROWk+5之间。第k+4像素行PROWk+4的第一像素至第三像素SP1、SP2和SP3可以通过阳极连接线ACL分别电连接到第k+4电路行CROWk+4的第一像素电路至第三像素电路PC1、PC2和PC3。第k+5像素行PROWk+5的第一像素至第三像素SP1、SP2和SP3可以通过阳极连接线ACL分别电连接到第k+5电路行CROWk+5的第一像素电路至第三像素电路PC1、PC2和PC3。

第k级STGk可以设置在第k电路行CROWk和第k像素行PROWk上方。第k级STGk可以将栅极信号供应到与第k电路行CROWk的像素电路PC连接的第k栅极线GLk。第k级STGk可以通过连接线CL连接到第k栅极线GLk。第k级STGk可以通过在第一方向(X轴方向)上延伸的第一连接线CL1和在第二方向(Y轴方向)上延伸的第二连接线CL2连接到第k栅极线GLk。

第k+1级STGk+1和第k+2级STGk+2可以设置在第k+1像素行PROWk+1与第k+2像素行PROWk+2之间。第k+1级STGk+1可以设置在第k+1电路行CROWk+1和第k+1像素行PROWk+1下面。第k+1级STGk+1可以将栅极信号供应到与第k+1电路行CROWk+1的像素电路PC连接的第k+1栅极线GLk+1。第k+1级STGk+1可以通过连接线CL连接到第k+1栅极线GLk+1。

第k+2级STGk+2可以设置在第k+2电路行CROWk+2和第k+2像素行PROWk+2上方。第k+2级STGk+2可以将栅极信号供应到与第k+2电路行CROWk+2的像素电路PC连接的第k+2栅极线GLk+2。第k+2级STGk+2可以通过连接线CL连接到第k+2栅极线GLk+2。

第k+3级STGk+3和第k+4级STGk+4可以设置在第k+3像素行PROWk+3与第k+4像素行PROWk+4之间。第k+3级STGk+3可以设置在第k+3电路行CROWk+3和第k+3像素行PROWk+3下面。第k+3级STGk+3可以将栅极信号供应到与第k+3电路行CROWk+3的像素电路PC连接的第k+3栅极线GLk+3。第k+3级STGk+3可以通过连接线CL连接到第k+3栅极线GLk+3。

第k+4级STGk+4可以设置在第k+4电路行CROWk+4和第k+4像素行PROWk+4上方。第k+4级STGk+4可以将栅极信号供应到与第k+4电路行CROWk+4的像素电路PC连接的第k+4栅极线GLk+4。第k+4级STGk+4可以通过连接线CL连接到第k+4栅极线GLk+4。

第k+5级STGk+5可以设置在第k+5电路行CROWk+5和第k+5像素行PROWk+5下面。第k+5级STGk+5可以将栅极信号供应到与第k+5电路行CROWk+5的像素电路PC连接的第k+5栅极线GLk+5。第k+5级STGk+5可以通过连接线CL连接到第k+5栅极线GLk+5。

图13是示出了根据实施例的显示装置的剖视图。

参照图13，显示装置10的实施例可以包括基底SUB、光阻挡层BML、缓冲层BF、有源层ACTL、第一栅极绝缘层GI1、第一栅极层GTL1、第二栅极绝缘层GI2、第二栅极层GTL2、层间绝缘层ILD、第一源极金属层SDL1、第一过孔层VIA1、第一钝化层PAS1、第二源极金属层SDL2、第二过孔层VIA2、第二钝化层PAS2、第三源极金属层SDL3、第三过孔层VIA3、第三钝化层PAS3、第四源极金属层SDL4、阳极层ANDL、第四过孔层VIA4、第四钝化层PAS4、第五钝化层PAS5、接触电极CTE、引线LDL、侧表面连接线SCL、第五过孔层VIA5、第六钝化层PAS6和柔性膜FPCB。

基底SUB可以支撑显示装置10。基底SUB可以是基体基底或基体构件。基底SUB可以是可以弯曲、折叠或卷曲的柔性基底。在实施例中，例如，基底SUB可以包括诸如聚合物树脂(诸如聚酰亚胺(“PI”))的绝缘材料，但是公开不限于此。在替代实施例中，例如，基底SUB可以是包括玻璃材料的刚性基底。

光阻挡层BML可以设置在基底SUB上。光阻挡层BML可以阻挡入射在像素电路PC和像素电极AND上的光。光阻挡层BML可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

缓冲层BF可以设置在基底SUB上。缓冲层BF可以包括能够防止空气或湿气渗透的无机材料。缓冲层BF可以包括交替地堆叠的多个无机层。在实施例中，例如，缓冲层BF可以是其中选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个的单层或更多个无机层彼此交替地堆叠的多层。

有源层ACTL可以设置在缓冲层BF上。有源层ACTL可以包括薄膜晶体管TFT的沟道CH、源电极SE和漏电极DE。这里，薄膜晶体管TFT可以是构成像素电路PC的晶体管。可以通过对有源层ACTL执行热处理而使源电极SE和漏电极DE导电。在实施例中，例如，有源层ACTL可以包括多晶硅、单晶硅、低温多晶硅、非晶硅或氧化物半导体。在替代实施例中，例如，有源层ACTL可以包括第一有源层和第二有源层，第一有源层和第二有源层设置在彼此不同的层中，或者直接设置在彼此不同的层上。在这种实施例中，第一有源层可以包括多晶硅、单晶硅、低温多晶硅或非晶硅，第二有源层可以包括氧化物半导体。

第一栅极绝缘层GI1可以设置在有源层ACTL上。第一栅极绝缘层GI1可以使薄膜晶体管TFT的栅电极GE和沟道CH绝缘。第一栅极绝缘层GI1可以包括无机层。在实施例中，例如，第一栅极绝缘层GI1可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

第一栅极层GTL1可以设置在第一栅极绝缘层GI1上。第一栅极层GTL1可以包括扇出线FOL、薄膜晶体管TFT的栅电极GE和第一电容器C1的第一电容器电极CE1。第一栅极层GTL1可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

垫部PAD可以在穿透第一钝化层至第三钝化层PAS1、PAS2和PAS3、层间绝缘层ILD以及第二栅极绝缘层GI2的同时(例如，通过设置为穿过或经由通过第一钝化层至第三钝化层PAS1、PAS2和PAS3、层间绝缘层ILD以及第二栅极绝缘层GI2限定的孔)连接到扇出线FOL。扇出线FOL可以从垫部PAD延伸到显示区域DA，使得可以减小非显示区域NDA的尺寸。

第二栅极绝缘层GI2可以设置在第一栅极层GTL1上。第二栅极绝缘层GI2可以使第一栅极层GTL1和第二栅极层GTL2绝缘。第二栅极绝缘层GI2可以包括无机层。在实施例中，例如，第二栅极绝缘层GI2可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

第二栅极层GTL2可以设置在第二栅极绝缘层GI2上。第二栅极层GTL2可以包括第一电容器C1的第二电容器电极CE2。第二栅极层GTL2可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

层间绝缘层ILD可以设置在第二栅极层GTL2上。层间绝缘层ILD可以使第一源极金属层SDL1和第二栅极层GTL2绝缘。层间绝缘层ILD可以包括无机层。在实施例中，例如，层间绝缘层ILD可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。第一源极金属层SDL1可以设置在层间绝缘层ILD上。第一源极金属层SDL1可以包括连接电极CCE。阳极连接线ACL可以在穿透第一钝化层PAS1和第一过孔层VIA1的同时连接到连接电极CCE。连接电极CCE可以在穿透层间绝缘层ILD、第二栅极绝缘层GI2和第一栅极绝缘层GI1的同时连接到薄膜晶体管TFT的漏电极DE。因此，连接电极CCE可以使阳极连接线ACL和漏电极DE电连接。第一源极金属层SDL1可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

第一过孔层VIA1可以设置在第一源极金属层SDL1上。第一过孔层VIA1可以使第一源极金属层SDL1的上端平坦化。第一过孔层VIA1可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。

第一钝化层PAS1可以设置在第一过孔层VIA1上，以保护第一源极金属层SDL1。第一钝化层PAS1可以包括无机层。在实施例中，例如，第一钝化层PAS1可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

第二源极金属层SDL2可以设置在第一钝化层PAS1上。第二源极金属层SDL2可以包括阳极连接线ACL。阳极连接电极ACE可以在穿透第二钝化层PAS2和第二过孔层VIA2的同时连接到阳极连接线ACL。阳极连接线ACL可以在穿透第一钝化层PAS1和第一过孔层VIA1的同时连接到连接电极CCE。因此，阳极连接线ACL可以使阳极连接电极ACE和连接电极CCE电连接。第二源极金属层SDL2可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

第二过孔层VIA2可以设置在第二源极金属层SDL2上。第二过孔层VIA2可以使第二源极金属层SDL2的上端平坦化。第二过孔层VIA2可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。

第二钝化层PAS2可以设置在第二过孔层VIA2上，以保护第二源极金属层SDL2。第二钝化层PAS2可以包括无机层。在实施例中，例如，第二钝化层PAS2可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

第三源极金属层SDL3可以设置在第二钝化层PAS2上。第三源极金属层SDL3可以包括阳极连接电极ACE。第一像素电极AND1可以在穿透第三钝化层PAS3和第三过孔层VIA3的同时连接到阳极连接电极ACE。阳极连接电极ACE可以在穿透第二钝化层PAS2和第二过孔层VIA2的同时连接到阳极连接线ACL。因此，阳极连接电极ACE可以使第一像素电极AND1和阳极连接线ACL电连接。第三源极金属层SDL3可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜和它们的合金(Cu)中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

第三过孔层VIA3可以设置在第三源极金属层SDL3上。第三过孔层VIA3可以使第三源极金属层SDL3的上端平坦化。第三过孔层VIA3可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。

第三钝化层PAS3可以设置在第三过孔层VIA3上，以保护第三源极金属层SDL3。第三钝化层PAS3可以包括无机层。在实施例中，例如，第三钝化层PAS3可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

第四源极金属层SDL4可以设置在第三钝化层PAS3上。第四源极金属层SDL4可以包括第一像素电极AND1。第一像素电极AND1可以在穿透第三钝化层PAS3和第三过孔层VIA3的同时连接到阳极连接电极ACE。第四源极金属层SDL4可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

阳极层ANDL可以设置在第四源极金属层SDL4上。阳极层ANDL可以包括第二像素电极AND2。阳极层ANDL可以包括诸如氧化铟锡(“ITO”)或氧化铟锌(“IZO”)的透明导电材料(“TCO”)。

垫部PAD可以在非显示区域NDA中设置在第三钝化层PAS3上。垫部PAD可以将从侧表面连接线SCL接收的电压或信号供应到扇出线FOL。垫部PAD可以包括第一垫电极PAD1和第二垫电极PAD2。第一垫电极PAD1可以包括与第一像素电极AND1的材料相同的材料，或者在同一工艺中由与第一像素电极AND1的材料相同的材料形成。第一垫电极PAD1可以在穿透第一钝化层至第三钝化层PAS1、PAS2和PAS3、层间绝缘层ILD以及第二栅极绝缘层GI2的同时连接到扇出线FOL。第二垫电极PAD2可以包括与第二像素电极AND2的材料相同的材料，或者在同一工艺中由与第二像素电极AND2的材料相同的材料形成。第二垫电极PAD2可以通过侧表面连接线SCL电连接到引线LDL。

第四过孔层VIA4可以设置在其上未形成像素电极AND的第三钝化层PAS3上。第四过孔层VIA4可以使第三钝化层PAS3的上端平坦化。

第四钝化层PAS4可以设置在第四过孔层VIA4和像素电极AND的边缘上。第四钝化层PAS4可以包括无机层。在实施例中，例如，第四钝化层PAS4可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。第四钝化层PAS4可以暴露像素电极AND的顶表面的一部分而不覆盖像素电极AND。发光元件ED(见图14)可以设置在未被第四钝化层PAS4覆盖的像素电极AND上。

第五钝化层PAS5可以设置在基底SUB的底表面上，以使基底SUB的底表面平坦化。第五钝化层PAS5可以包括无机层。在实施例中，例如，第五钝化层PAS5可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

接触电极CTE可以设置在第五钝化层PAS5的一个表面或底表面上。接触电极CTE可以通过引线LDL将从柔性膜FPCB接收的电压或信号供应到侧表面连接线SCL。接触电极CTE可以通过连接膜ACF电连接到柔性膜FPCB。

接触电极CTE可以包括第一接触电极CTE1和第二接触电极CTE2。第一接触电极CTE1可以设置在第五钝化层PAS5的一个表面或底表面上。第一接触电极CTE1可以是单层或多层，其中的每个层包括选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种，或者由选自于钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金中的至少一种制成。

第二接触电极CTE2可以设置在第一接触电极CTE1的一个表面或底表面上。

第二接触电极CTE2可以包括诸如ITO或IZO的TCO。

引线LDL可以设置在第五钝化层PAS5的一个表面或底表面上。引线LDL可以包括与第一接触电极CTE1的材料相同的材料，或者与第一接触电极CTE1在同一层中或直接在同一层上由相同的材料形成。引线LDL可以将从接触电极CTE接收的电压或信号供应到侧表面连接线SCL。

侧表面连接线SCL可以设置在基底SUB的底表面边缘、侧表面和顶表面边缘处。侧表面连接线SCL的一端可以连接到引线LDL，侧表面连接线SCL的另一端可以连接到垫部PAD。侧表面连接线SCL可以穿过基底SUB、缓冲层BF、第一栅极绝缘层GI1和第二栅极绝缘层GI2、层间绝缘层ILD以及第一钝化层至第三钝化层PAS1、PAS2和PAS3的侧表面。

第五过孔层VIA5可以覆盖引线LDL和接触电极CTE的至少一部分。第五过孔层VIA5可以使基底SUB的下端平坦化。第五过孔层VIA5可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。

第六钝化层PAS6可以设置在第五过孔层VIA5的一个表面或底表面上，以保护接触电极CTE和引线LDL。第六钝化层PAS6可以包括无机层。在实施例中，例如，第六钝化层PAS6可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

柔性膜FPCB可以设置在第六钝化层PAS6的一个表面或底表面上。柔性膜FPCB可以使用粘合构件(未示出)附着到第六钝化层PAS6的底表面。柔性膜FPCB的一侧可以通过接触电极CTE、引线LDL和侧表面连接线SCL将电压或信号供应到设置在基底SUB上方的垫部PAD。柔性膜FPCB的另一侧可以连接到基底SUB下面的源极电路板(未示出)。柔性膜FPCB可以将显示驱动器(未示出)的信号传输到显示装置10。

连接膜ACF可以将柔性膜FPCB附着到接触电极CTE的底表面。在实施例中，例如，连接膜ACF可以包括各向异性导电膜。在连接膜ACF包括各向异性导电膜的实施例中，连接膜ACF可以在接触电极CTE和柔性膜FPCB彼此接触的区域中具有导电性，并且可以将柔性膜FPCB电连接到接触电极CTE。

在这种实施例中，显示装置10包括设置在基底SUB下面的柔性膜FPCB、设置在基底SUB上方的垫部PAD、使柔性膜FPCB和垫部PAD电连接的接触电极CTE、引线LDL以及侧表面连接线SCL，使得非显示区域NDA的面积可以最小化。

图14是示出了根据实施例的显示装置的像素电路的电路图。

参照图14，在实施例中，像素电路PC可以连接到扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、清扫线SWPL、PWM发射线PWEL、PAM发射线PAEL、数据线DL和PAM数据线RDL。像素电路PC可以连接到施加了第一电源电压的第一电源线VDL1、施加了第二电源电压的第二电源线VDL2、施加了第三电源电压的第三电源线VSL、施加了初始化电压的初始化电压线VIL以及施加了栅极截止电压VGH的栅极截止电压线VGHL。

像素电路PC可以包括第一像素驱动器PDU1、第二像素驱动器PDU2和第三像素驱动器PDU3。像素电路PC可以连接到第一像素至第三像素SP1、SP2和SP3中的每个的发光元件ED。

发光元件ED可以响应于由第二像素驱动器PDU2产生的驱动电流来发射光。发光元件ED可以设置(或连接)在第十七晶体管T17与第三电源线VSL之间。发光元件ED的第一电极可以连接到第十七晶体管T17的第二电极，发光元件ED的第二电极可以连接到第三电源线VSL。发光元件ED的第一电极可以是阳极电极，发光元件ED的第二电极可以是阴极电极。发光元件ED可以是包括第一电极、第二电极和设置在第一电极与第二电极之间的无机半导体的无机发光元件。在实施例中，例如，发光元件ED可以是包括无机半导体的微LED，但不限于此。微LED可以是倒装芯片型微LED。

第一像素驱动器PDU1可以基于数据线DL的数据电压来产生控制电流，以控制第三像素驱动器PDU3的第三节点N3的电压。第一像素驱动器PDU1的控制电流可以调节施加到发光元件ED的第一电极的电压的脉冲宽度，第一像素驱动器PDU1可以执行施加到发光元件ED的第一电极的电压的脉冲宽度调制。因此，第一像素驱动器PDU1可以是PWM单元。

第一像素驱动器PDU1可以包括第一晶体管T1至第七晶体管T7和第一电容器C1。

第一晶体管T1可以基于施加到第一晶体管T1的栅电极的数据电压来控制在第一晶体管T1的第二电极与第一晶体管T1的第一电极之间流动的控制电流。

第二晶体管T2可以通过扫描写入线GWL的扫描写入信号导通，以将数据线DL的数据电压供应到第一晶体管T1的第一电极。第二晶体管T2的栅电极可以连接到扫描写入线GWL，第二晶体管T2的第一电极可以连接到数据线DL，第二晶体管T2的第二电极可以连接到第一晶体管T1的第一电极。

第三晶体管T3可以通过扫描初始化线GIL的扫描初始化信号导通，以将初始化电压线VIL电连接到第一晶体管T1的栅电极。在第三晶体管T3的导通时段期间，第一晶体管T1的栅电极可以放电到初始化电压线VIL的初始化电压。扫描初始化信号的栅极导通电压可以与初始化电压线VIL的初始化电压不同。由于栅极导通电压与初始化电压之间的差电压比第三晶体管T3的阈值电压大，因此即使在初始化电压被施加到第一晶体管T1的栅电极之后，第三晶体管T3也可以稳定地导通。因此，当第三晶体管T3导通时，第一晶体管T1的栅电极可以与第三晶体管T3的阈值电压无关地稳定地接收初始化电压。

第三晶体管T3可以包括串联连接的多个子晶体管。在实施例中，例如，第三晶体管T3可以包括第一子晶体管T31和第二子晶体管T32。第一子晶体管T31和第二子晶体管T32可以防止第一晶体管T1的栅电极的电压通过第三晶体管T3泄漏。第一子晶体管T31的栅电极可以连接到扫描初始化线GIL，第一子晶体管T31的第一电极可以连接到第一晶体管T1的栅电极，第一子晶体管T31的第二电极可以连接到第二子晶体管T32的第一电极。第二子晶体管T32的栅电极可以连接到扫描初始化线GIL，第二子晶体管T32的第一电极可以连接到第一子晶体管T31的第二电极，第二子晶体管T32的第二电极可以连接到初始化电压线VIL。

第四晶体管T4可以通过扫描写入线GWL的扫描写入信号导通，以使第一晶体管T1的栅电极和第二电极电连接。因此，在第四晶体管T4的导通时段期间，第一晶体管T1可以作为二极管操作。

第四晶体管T4可以包括串联连接的多个子晶体管。在实施例中，例如，第四晶体管T4可以包括第三子晶体管T41和第四子晶体管T42。第三子晶体管T41和第四子晶体管T42可以防止第一晶体管T1的栅电极的电压通过第四晶体管T4泄漏。第三子晶体管T41的栅电极可以连接到扫描写入线GWL，第三子晶体管T41的第一电极可以连接到第一晶体管T1的第二电极，第三子晶体管T41的第二电极可以连接到第四子晶体管T42的第一电极。第四子晶体管T42的栅电极可以连接到扫描写入线GWL，第四子晶体管T42的第一电极可以连接到第三子晶体管T41的第二电极，第四子晶体管T42的第二电极可以连接到第一晶体管T1的栅电极。

第五晶体管T5可以通过PWM发射线PWEL的PWM发射信号导通，以将第一电源线VDL1电连接到第一晶体管T1的第一电极。第五晶体管T5的栅电极可以连接到PWM发射线PWEL，第五晶体管T5的第一电极可以连接到第一电源线VDL1，第五晶体管T5的第二电极可以连接到第一晶体管T1的第一电极。

第六晶体管T6可以通过PWM发射线PWEL的PWM发射信号导通，以将第一晶体管T1的第二电极电连接到第三像素驱动器PDU3的第三节点N3。第六晶体管T6的栅电极可以连接到PWM发射线PWEL，第六晶体管T6的第一电极可以连接到第一晶体管T1的第二电极，第六晶体管T6的第二电极可以连接到第三像素驱动器PDU3的第三节点N3。

第七晶体管T7可以通过扫描控制线GCL的扫描控制信号导通，以将栅极截止电压线VGHL的栅极截止电压供应到与清扫线SWPL连接的第一节点N1。因此，在初始化电压被施加到第一晶体管T1的栅电极的时段以及对数据线DL的数据电压和第一晶体管T1的阈值电压进行编程的时段期间，可以通过第一电容器C1有效地防止第一晶体管T1的栅电极的电压的改变反映在清扫线SWPL的清扫信号中。第七晶体管T7的栅电极可以连接到扫描控制线GCL，第七晶体管T7的第一电极可以连接到栅极截止电压线VGHL，第七晶体管T7的第二电极可以连接到第一节点N1。

第一电容器C1可以连接在第一晶体管T1的栅电极与第一节点N1之间。第一电容器C1的一个电极可以连接到第一晶体管T1的栅电极，第一电容器C1的另一电极可以连接到第一节点N1。

第一节点N1可以是清扫线SWPL、第七晶体管T7的第二电极和第一电容器C1的另一电极的接触点(或者是连接到清扫线SWPL、第七晶体管T7的第二电极和第一电容器C1的另一电极的点)。

第二像素驱动器PDU2可以基于PAM数据线RDL的PAM数据电压来产生供应到发光元件ED的驱动电流。第二像素驱动器PDU2可以是用于执行脉冲幅度调制的PAM单元。第二像素驱动器PDU2可以是接收同一PAM数据电压且产生同一驱动电流的恒定电流发生器，而与第一像素至第三像素SP1、SP2和SP3的亮度无关。

第二像素驱动器PDU2可以包括第八晶体管T8至第十四晶体管至T14和第二电容器C2。

第八晶体管T8可以基于施加到第八晶体管T8的栅电极的电压来控制流入到发光元件ED的驱动电流。

第九晶体管T9可以通过扫描写入线GWL的扫描写入信号导通，以将PAM数据线RDL的PAM数据电压供应到第八晶体管T8的第一电极。第九晶体管T9的栅电极可以连接到扫描写入线GWL，第九晶体管T9的第一电极可以连接到PAM数据线RDL，第九晶体管T9的第二电极可以连接到第八晶体管T8的第一电极。

第十晶体管T10可以通过扫描初始化线GIL的扫描初始化信号导通，以将初始化电压线VIL电连接到第八晶体管T8的栅电极。在第十晶体管T10的导通时段期间，第八晶体管T8的栅电极可以放电到初始化电压线VIL的初始化电压。扫描初始化信号的栅极导通电压可以与初始化电压线VIL的初始化电压不同。由于栅极导通电压与初始化电压之间的差电压比第十晶体管T10的阈值电压大，因此即使在初始化电压被施加到第八晶体管T8的栅电极之后，第十晶体管T10也可以稳定地导通。因此，当第十晶体管T10导通时，第八晶体管T8的栅电极可以稳定地接收初始化电压，而与第十晶体管T10的阈值电压无关。

第十晶体管T10可以包括串联连接的多个子晶体管。在实施例中，例如，第十晶体管T10可以包括第五子晶体管T101和第六子晶体管T102。第五子晶体管T101和第六子晶体管T102可以防止第八晶体管T8的栅电极的电压通过第十晶体管T10泄漏。第五子晶体管T101的栅电极可以连接到扫描初始化线GIL，第五子晶体管T101的第一电极可以连接到第八晶体管T8的栅电极，第五子晶体管T101的第二电极可以连接到第六子晶体管T102的第一电极。第六子晶体管T102的栅电极可以连接到扫描初始化线GIL，第六子晶体管T102的第一电极可以连接到第五子晶体管T101的第二电极，第六子晶体管T102的第二电极可以连接到初始化电压线VIL。

第十一晶体管T11可以通过扫描写入线GWL的扫描写入信号导通，以使第八晶体管T8的栅电极和第二电极电连接。因此，在第十一晶体管T11的导通时段期间，第八晶体管T8可以作为二极管操作。

第十一晶体管T11可以包括串联连接的多个子晶体管。在实施例中，例如，第十一晶体管T11可以包括第七子晶体管T111和第八子晶体管T112。第七子晶体管T111和第八子晶体管T112可以防止第八晶体管T8的栅电极的电压通过第十一晶体管T11泄漏。第七子晶体管T111的栅电极可以连接到扫描写入线GWL，第七子晶体管T111的第一电极可以连接到第八晶体管T8的第二电极，第七子晶体管T111的第二电极可以连接到第八子晶体管T112的第一电极。第八子晶体管T112的栅电极可以连接到扫描写入线GWL，第八子晶体管T112的第一电极可以连接到第七子晶体管T111的第二电极，第八子晶体管T112的第二电极可以连接到第八晶体管T8的栅电极。

第十二晶体管T12可以通过PWM发射线PWEL的PWM发射信号导通，以将第八晶体管T8的第一电极电连接到第二电源线VDL2。第十二晶体管T12的栅电极可以连接到PWM发射线PWEL，第十二晶体管T12的第一电极可以连接到第二电源线VDL2，第十二晶体管T12的第二电极可以连接到第八晶体管T8的第一电极。

第十三晶体管T13可以通过扫描控制线GCL的扫描控制信号导通，以将第一电源线VDL1电连接到第二节点N2。第十三晶体管T13的栅电极可以连接到扫描控制线GCL，第十三晶体管T13的第一电极可以连接到第一电源线VDL1，第十三晶体管T13的第二电极可以连接到第二节点N2。

第十四晶体管T14可以通过PWM发射线PWEL的PWM发射信号导通，以将第八晶体管T8的第一电极电连接到第二节点N2。第十四晶体管T14的栅电极可以连接到PWM发射线PWEL，第十四晶体管T14的第一电极可以连接到第二电源线VDL2，第十四晶体管T14的第二电极可以连接到第二节点N2。

第二电容器C2可以连接在第八晶体管T8的栅电极与第二节点N2之间。第二电容器C2的一个电极可以连接到第八晶体管T8的栅电极，第二电容器C2的另一电极可以连接到第二节点N2。

第二节点N2可以是第十三晶体管T13的第二电极、第十四晶体管T14的第二电极和第二电容器C2的另一电极的接触点。

第三像素驱动器PDU3可以基于第三节点N3的电压来控制驱动电流被供应到发光元件ED的时段。

第三像素驱动器PDU3可以包括第十五晶体管T15至第十九晶体管T19和第三电容器C3。

第十五晶体管T15可以基于第三节点N3的电压导通。当第十五晶体管T15导通时，第八晶体管T8的驱动电流可以被供应到发光元件ED。当第十五晶体管T15截止时，第八晶体管T8的驱动电流可以不被供应到发光元件ED。因此，第十五晶体管T15的导通时段可以与发光元件ED的发光时段基本上相同。第十五晶体管T15的栅电极可以连接到第三节点N3，第十五晶体管T15的第一电极可以连接到第八晶体管T8的第二电极，第十五晶体管T15的第二电极可以连接到第十七晶体管T17的第一电极。

第十六晶体管T16可以通过扫描控制线GCL的扫描控制信号导通，以将初始化电压线VIL电连接到第三节点N3。因此，在第十六晶体管T16的导通时段期间，第三节点N3可以放电到初始化电压线VIL的初始化电压。

第十六晶体管T16可以包括串联连接的多个子晶体管。在实施例中，例如，第十六晶体管T16可以包括第九子晶体管T161和第十子晶体管T162。第九子晶体管T161和第十子晶体管T162可以防止第三节点N3的电压通过第十六晶体管T16泄漏。第九子晶体管T161的栅电极可以连接到扫描控制线GCL，第九子晶体管T161的第一电极可以连接到第三节点N3，第九子晶体管T161的第二电极可以连接到第十子晶体管T162的第一电极。第十子晶体管T162的栅电极可以连接到扫描控制线GCL，第十子晶体管T162的第一电极可以连接到第九子晶体管T161的第二电极，第十子晶体管T162的第二电极可以连接到初始化电压线VIL。

第十七晶体管T17可以通过PAM发射线PAEL的PAM发射信号导通，以将第十五晶体管T15的第二电极电连接到发光元件ED的第一电极。第十七晶体管T17的栅电极可以连接到PAM发射线PAEL，第十七晶体管T17的第一电极可以连接到第十五晶体管T15的第二电极，第十七晶体管T17的第二电极可以连接到发光元件ED的第一电极。

第十八晶体管T18可以通过扫描控制线GCL的扫描控制信号导通，以将初始化电压线VIL电连接到发光元件ED的第一电极。因此，在第十八晶体管T18的导通时段期间，发光元件ED的第一电极可以放电到初始化电压线VIL的初始化电压。第十八晶体管T18的栅电极可以连接到扫描控制线GCL，第十八晶体管T18的第一电极可以连接到发光元件ED的第一电极，第十八晶体管T18的第二电极可以连接到初始化电压线VIL。

第十九晶体管T19可以通过测试信号线TSTL的测试信号导通，以将发光元件ED的第一电极电连接到第三电源线VSL。第十九晶体管T19的栅电极可以连接到测试信号线TSTL，第十九晶体管T19的第一电极可以连接到发光元件ED的第一电极，第十九晶体管T19的第二电极可以连接到第三电源线VSL。

第三电容器C3可以连接在第三节点N3与初始化电压线VIL之间。第三电容器C3的一个电极可以连接到第三节点N3，第三电容器C3的另一电极可以连接到初始化电压线VIL。

第三节点N3可以是第六晶体管T6的第二电极、第十五晶体管T15的栅电极、第九子晶体管T161的第一电极和第三电容器C3的一个电极的接触点。

第一晶体管T1至第十九晶体管T19中的每个的第一电极和第二电极中的一个可以是源电极，第一晶体管T1至第十九晶体管T19中的每个的第一电极和第二电极中的另一个可以是漏电极。第一晶体管T1至第十九晶体管T19中的每个的半导体层可以包括选自于多晶硅、非晶硅和氧化物半导体中的至少一种，或者由选自于多晶硅、非晶硅和氧化物半导体中的至少一种形成。在第一晶体管T1至第十九晶体管T19中的每个的半导体层是多晶硅的实施例中，第一晶体管T1至第十九晶体管T19中的每个的半导体层可以通过低温多晶硅(“LTPS”)工艺形成。

在图14中所示的实施例中，第一晶体管T1至第十九晶体管T19中的每个可以形成为P型金属氧化物半导体场效应晶体管(“MOSFET”)，但是说明书的实施例不限于此。在替代实施例中，例如，第一晶体管T1至第十九晶体管T19中的每个可以形成为N型MOSFET。

图15是示出了根据实施例的显示装置的像素电路的平面图，图16是图15的区域A2的放大图。图17是图15的区域A3的放大图，图18是图15的区域A4的放大图。

参照图15至图18，在实施例中，初始化电压线VIL、扫描初始化线GIL、扫描写入线GWL、PWM发射线PWEL、第一水平电源线HVDL、栅极截止电压线VGHL、清扫线SWPL、扫描控制线GCL、PAM发射线PAEL、测试信号线TSTL和第三电源线VSL可以在第一方向(X轴方向)上延伸，并且可以在第二方向(Y轴方向)上彼此分隔开。

数据线DL、第一竖直电源线VVDL和PAM数据线RDL可以在第二方向(Y轴方向)上延伸，并且可以在第一方向(X轴方向)上彼此分隔开。

像素电路PC可以包括第一晶体管T1至第十九晶体管T19、第一电容器电极CE1至第六电容器电极CE6、第一栅极连接电极GCE1至第五栅极连接电极GCE5、第一数据连接电极DCE1和第二数据连接电极DCE2、第一连接电极CCE1至第七连接电极CCE7、阳极连接线ACL以及发光元件ED。

第一晶体管T1可以包括第一沟道CH1、第一栅电极G1、第一源电极S1和第一漏电极D1。第一沟道CH1可以在第一方向(X轴方向)上延伸。第一沟道CH1可以在第三方向(Z轴方向)上与第一栅电极G1叠置。第一栅电极G1可以通过第一接触孔CT1连接到第一连接电极CCE1。第一栅电极G1可以与第一电容器电极CE1一体地形成为单个整体单元。第一栅电极G1可以在第三方向(Z轴方向)上与第二电容器电极CE2叠置。第一源电极S1可以设置在第一沟道CH1的一侧上，第一漏电极D1可以设置在第一沟道CH1的另一侧上。第一源电极S1可以连接到第二漏电极D2和第五漏电极D5。第一漏电极D1可以连接到第三子源电极S41和第六源电极S6。第一源电极S1和第一漏电极D1可以在第三方向(Z轴方向)上不与第一栅电极G1叠置。第一源电极S1和第一漏电极D1可以在第三方向(Z轴方向)上与第二电容器电极CE2叠置。

第二晶体管T2可以包括第二沟道CH2、第二栅电极G2、第二源电极S2和第二漏电极D2。第二沟道CH2可以在第三方向(Z轴方向)上与第二栅电极G2叠置。第二栅电极G2可以与第一栅极连接电极GCE1一体地形成为单个整体单元。第二源电极S2可以设置在第二沟道CH2的一侧上，第二漏电极D2可以设置在第二沟道CH2的另一侧上。第二源电极S2可以通过第一数据接触孔DCT1连接到第一数据连接电极DCE1。第二漏电极D2可以连接到第一源电极S1。第二源电极S2和第二漏电极D2可以在第三方向(Z轴方向)上不与第二栅电极G2叠置。第二漏电极D2可以在第二方向(Y轴方向)上延伸。第二漏电极D2可以连接到第一源电极S1。

第三晶体管T3的第一子晶体管T31可以包括第一子沟道CH31、第一子栅电极G31、第一子源电极S31和第一子漏电极D31。第一子沟道CH31可以在第三方向(Z轴方向)上与第一子栅电极G31叠置。第一子栅电极G31可以与第二栅极连接电极GCE2一体地形成为单个整体单元。第一子源电极S31可以设置在第一子沟道CH31的一侧上，第一子漏电极D31可以设置在第一子沟道CH31的另一侧上。第一子源电极S31可以连接到第四子漏电极D42，第一子漏电极D31可以连接到第二子源电极S32。第一子源电极S31和第一子漏电极D31可以不与第一子栅电极G31叠置。第一子源电极S31可以在第三方向(Z轴方向)上与扫描写入线GWL叠置。第一子漏电极D31可以在第三方向(Z轴方向)上与初始化电压线VIL叠置。

第三晶体管T3的第二子晶体管T32可以包括第二子沟道CH32、第二子栅电极G32、第二子源电极S32和第二子漏电极D32。第二子沟道CH32可以在第三方向(Z轴方向)上与第二子栅电极G32叠置。第二子栅电极G32可以与第二栅极连接电极GCE2一体地形成为单个整体单元。第二子源电极S32可以设置在第二子沟道CH32的一侧上，第二子漏电极D32可以设置在第二子沟道CH32的另一侧上。第二子源电极S32可以连接到第一子漏电极D31，第二子漏电极D32可以通过第一电源接触孔VCT1连接到初始化电压线VIL。第二子源电极S32和第二子漏电极D32可以不与第二子栅电极G32叠置。第二子源电极S32和第二子漏电极D32可以在第三方向(Z轴方向)上与初始化电压线VIL叠置。

第四晶体管T4的第三子晶体管T41可以包括第三子沟道CH41、第三子栅电极G41、第三子源电极S41和第三子漏电极D41。第三子沟道CH41可以在第三方向(Z轴方向)上与第三子栅电极G41叠置。第三子栅电极G41可以与第一栅极连接电极GCE1一体地形成为单个整体单元。第三子源电极S41可以设置在第三子沟道CH41的一侧上，第三子漏电极D41可以设置在第三子沟道CH41的另一侧上。第三子源电极S41可以连接到第一漏电极D1，第三子漏电极D41可以连接到第四子源电极S42。第三子源电极S41和第三子漏电极D41可以不与第三子栅电极G41叠置。

第四晶体管T4的第四子晶体管T42可以包括第四子沟道CH42、第四子栅电极G42、第四子源电极S42和第四子漏电极D42。第四子沟道CH42可以在第三方向(Z轴方向)上与第四子栅电极G42叠置。第四子栅电极G42可以与第二栅极连接电极GCE2一体地形成为单个整体单元。第四子源电极S42可以设置在第四子沟道CH42的一侧上，第四子漏电极D42可以设置在第四子沟道CH42的另一侧上。第四子源电极S42可以连接到第三子漏电极D41，第四子漏电极D42可以连接到第一子源电极S31。第四子源电极S42和第四子漏电极D42可以不与第四子栅电极G42叠置。

第五晶体管T5可以包括第五沟道CH5、第五栅电极G5、第五源电极S5和第五漏电极D5。第五沟道CH5可以在第三方向(Z轴方向)上与第五栅电极G5叠置。第五栅电极G5可以与第六栅极连接电极GCE6一体地形成为单个整体单元。第五源电极S5可以设置在第五沟道CH5的一侧上，第五漏电极D5可以设置在第五沟道CH5的另一侧上。第五源电极S5可以通过第二电源接触孔VCT2连接到第一水平电源线HVDL。第五漏电极D5可以连接到第一源电极S1。第五源电极S5和第五漏电极D5可以在第三方向(Z轴方向)上不与第五栅电极G5叠置。第五漏电极D5可以在第三方向(Z轴方向)上与第二电容器电极CE2的延伸部EX叠置。

第六晶体管T6可以包括第六沟道CH6、第六栅电极G6、第六源电极S6和第六漏电极D6。第六沟道CH6可以在第三方向(Z轴方向)上与第六栅电极G6叠置。第六栅电极G6可以与第六栅极连接电极GCE6一体地形成为单个整体单元。第六源电极S6可以设置在第六沟道CH6的一侧上，第六漏电极D6可以设置在第六沟道CH6的另一侧上。第六源电极S6可以连接到第一漏电极D1。第六漏电极D6可以通过第十接触孔CT10连接到第四连接电极CCE4。第六源电极S6和第六漏电极D6可以在第三方向(Z轴方向)上不与第六栅电极G6叠置。第六漏电极D6可以在第三方向(Z轴方向)上与第二连接电极CCE2和第一水平电源线HVDL叠置。

第七晶体管T7可以包括第七沟道CH7、第七栅电极G7、第七源电极S7和第七漏电极D7。第七沟道CH7可以在第三方向(Z轴方向)上与第七栅电极G7叠置。第七栅电极G7可以与第三栅极连接电极GCE3一体地形成为单个整体单元。第七栅电极G7可以在第三方向(Z轴方向)上与初始化电压线VIL叠置。第七源电极S7可以设置在第七沟道CH7的一侧上，第七漏电极D7可以设置在第七沟道CH7的另一侧上。第七源电极S7可以通过第七接触孔CT7连接到栅极截止电压线VGHL。第七漏电极D7可以通过第六接触孔CT6连接到清扫线SWPL。第七源电极S7和第七漏电极D7可以在第三方向(Z轴方向)上不与第七栅电极G7叠置。

第八晶体管T8可以包括第八沟道CH8、第八栅电极G8、第八源电极S8和第八漏电极D8。第八沟道CH8可以在第三方向(Z轴方向)上与第八栅电极G8叠置。第八栅电极G8可以在第二方向(Y轴方向)上延伸。第八栅电极G8可以与第三电容器电极CE3一体地形成为单个整体单元。第八源电极S8可以设置在第八沟道CH8的一侧上，第八漏电极D8可以设置在第八沟道CH8的另一侧上。第八源电极S8可以连接到第九漏电极D9和第十二漏电极D12。第八漏电极D8可以连接到第七子源电极S111。第八源电极S8和第八漏电极D8可以在第三方向(Z轴方向)上不与第八栅电极G8叠置。

第九晶体管T9可以包括第九沟道CH9、第九栅电极G9、第九源电极S9和第九漏电极D9。第九沟道CH9可以在第三方向(Z轴方向)上与第九栅电极G9叠置。第九栅电极G9可以在第二方向(Y轴方向)上延伸。第九栅电极G9可以与第一栅极连接电极GCE1一体地形成为单个整体单元。第九源电极S9可以设置在第九沟道CH9的一侧上，第九漏电极D9可以设置在第九沟道CH9的另一侧上。第九源电极S9可以通过第三数据接触孔DCT3连接到第二数据连接电极DCE2。第九漏电极D9可以连接到第八源电极S8。第九源电极S9和第九漏电极D9可以在第三方向(Z轴方向)上不与第九栅电极G9叠置。

第十晶体管T10的第五子晶体管T101可以包括第五子沟道CH101、第五子栅电极G101、第五子源电极S101和第五子漏电极D101。第五子沟道CH101可以在第三方向(Z轴方向)上与第五子栅电极G101叠置。第五子栅电极G101可以与第二栅极连接电极GCE2一体地形成为单个整体单元。第五子源电极S101可以设置在第五子沟道CH101的一侧上，第五子漏电极D101可以设置在第五子沟道CH101的另一侧上。第五子源电极S101可以连接到第八子漏电极D112，第五子漏电极D101可以连接到第六子源电极S102。第五子源电极S101和第五子漏电极D101可以不与第五子栅电极G101叠置。第五子源电极S101可以在第三方向(Z轴方向)上与扫描写入线GWL叠置。第五子漏电极D101可以在第三方向(Z轴方向)上与初始化电压线VIL叠置。

第十晶体管T10的第六子晶体管T102可以包括第六子沟道CH102、第六子栅电极G102、第六子源电极S102和第六子漏电极D102。第六子沟道CH102可以在第三方向(Z轴方向)上与第六子栅电极G102叠置。第六子栅电极G102可以与第二栅极连接电极GCE2一体地形成为单个整体单元。第六子源电极S102可以设置在第六子沟道CH102的一侧上，第六子漏电极D102可以设置在第六子沟道CH102的另一侧上。第六子源电极S102可以连接到第五子漏电极D101，第六子漏电极D102可以通过第一电源接触孔VCT1连接到初始化电压线VIL。第六子源电极S102和第六子漏电极D102可以不与第六子栅电极G102叠置。第六子源电极S102和第六子漏电极D102可以在第三方向(Z轴方向)上与初始化电压线VIL叠置。

第十一晶体管T11的第七子晶体管T111可以包括第七子沟道CH111、第七子栅电极G111、第七子源电极S111和第七子漏电极D111。第七子沟道CH111可以在第三方向(Z轴方向)上与第七子栅电极G111叠置。第七子栅电极G111可以与第一栅极连接电极GCE1一体地形成为单个整体单元。第七子源电极S111可以设置在第七子沟道CH111的一侧上，第七子漏电极D111可以设置在第七子沟道CH111的另一侧上。第七子源电极S111可以连接到第八漏电极D8，第七子漏电极D111可以连接到第八子源电极S112。第七子源电极S111和第七子漏电极D111可以不与第七子栅电极G111叠置。

第十一晶体管T11的第八子晶体管T112可以包括第八子沟道CH112、第八子栅电极G112、第八子源电极S112和第八子漏电极D112。第八子沟道CH112可以在第三方向(Z轴方向)上与第八子栅电极G112叠置。第八子栅电极G112可以与第一栅极连接电极GCE1一体地形成为单个整体单元。第八子源电极S112可以设置在第八子沟道CH112的一侧上，第八子漏电极D112可以设置在第八子沟道CH112的另一侧上。第八子源电极S112可以连接到第七子漏电极D111，第八子漏电极D112可以连接到第五子源电极S101。第八子源电极S112和第八子漏电极D112可以不与第八子栅电极G112叠置。

第十二晶体管T12可以包括第十二沟道CH12、第十二栅电极G12、第十二源电极S12和第十二漏电极D12。第十二沟道CH12可以在第三方向(Z轴方向)上与第十二栅电极G12叠置。第十二栅电极G12可以与第六栅极连接电极GCE6一体地形成为单个整体单元。第十二源电极S12可以设置在第十二沟道CH12的一侧上，第十二漏电极D12可以设置在第十二沟道CH12的另一侧上。第十二源电极S12可以通过第十一接触孔CT11连接到第五连接电极CCE5。第十二源电极S12和第十二漏电极D12可以在第三方向(Z轴方向)上不与第十二栅电极G12叠置。

第十三晶体管T13可以包括第十三沟道CH13、第十三栅电极G13、第十三源电极S13和第十三漏电极D13。第十三沟道CH13可以在第三方向(Z轴方向)上与第十三栅电极G13叠置。第十三栅电极G13可以与第三栅极连接电极GCE3一体地形成为单个整体单元。第十三源电极S13可以设置在第十三沟道CH13的一侧上，第十三漏电极D13可以设置在第十三沟道CH13的另一侧上。第十三源电极S13可以通过第二电源接触孔VCT2连接到第一水平电源线HVDL。第十三漏电极D13可以通过第三接触孔CT3连接到第二连接电极CCE2。第十三源电极S13和第十三漏电极D13可以在第三方向(Z轴方向)上不与第十三栅电极G13叠置。

第十四晶体管T14可以包括第十四沟道CH14、第十四栅电极G14、第十四源电极S14和第十四漏电极D14。第十四沟道CH14可以在第三方向(Z轴方向)上与第十四栅电极G14叠置。第十四栅电极G14可以与第六栅极连接电极GCE6一体地形成为单个整体单元。第十四源电极S14可以设置在第十四沟道CH14的一侧上，第十四漏电极D14可以设置在第十四沟道CH14的另一侧上。第十四源电极S14可以通过第十一接触孔CT11连接到第五连接电极CCE5。第十四漏电极D14可以通过第四接触孔CT4连接到第二连接电极CCE2。第十四源电极S14和第十四漏电极D14可以在第三方向(Z轴方向)上不与第十四栅电极G14叠置。

第十五晶体管T15可以包括第十五沟道CH15、第十五栅电极G15、第十五源电极S15和第十五漏电极D15。第十五沟道CH15可以在第三方向(Z轴方向)上与第十五栅电极G15叠置。第十五栅电极G15可以与第五电容器电极CE5一体地形成为单个整体单元。第十五源电极S15可以设置在第十五沟道CH15的一侧上，第十五漏电极D15可以设置在第十五沟道CH15的另一侧上。第十五源电极S15可以连接到第八漏电极D8。第十五漏电极D15可以连接到第十七源电极S17。第十五源电极S15和第十五漏电极D15可以在第三方向(Z轴方向)上不与第十五栅电极G15叠置。

第十六晶体管T16的第九子晶体管T161可以包括第九子沟道CH161、第九子栅电极G161、第九子源电极S161和第九子漏电极D161。第九子沟道CH161可以在第三方向(Z轴方向)上与第九子栅电极G161叠置。第九子栅电极G161可以与第三栅极连接电极GCE3一体地形成为单个整体单元。第九子源电极S161可以设置在第九子沟道CH161的一侧上，第九子漏电极D161可以设置在第九子沟道CH161的另一侧上。第九子源电极S161可以通过第十接触孔CT10连接到第四连接电极CCE4，第九子漏电极D161可以连接到第十子源电极S162。第九子源电极S161和第九子漏电极D161可以不与第九子栅电极G161叠置。

第十六晶体管T16的第十子晶体管T162可以包括第十子沟道CH162、第十子栅电极G162、第十子源电极S162和第十子漏电极D162。第十子沟道CH162可以在第三方向(Z轴方向)上与第十子栅电极G162叠置。第十子栅电极G162可以与第三栅极连接电极GCE3一体地形成为单个整体单元。第十子源电极S162可以设置在第十子沟道CH162的一侧上，第十子漏电极D162可以设置在第十子沟道CH162的另一侧上。第十子源电极S162可以连接到第九子漏电极D161，第十子漏电极D162可以通过第九接触孔CT9连接到初始化电压线VIL。第十子源电极S162和第十子漏电极D162可以不与第十子栅电极G162叠置。

第十七晶体管T17可以包括第十七沟道CH17、第十七栅电极G17、第十七源电极S17和第十七漏电极D17。第十七沟道CH17可以在第三方向(Z轴方向)上与第十七栅电极G17叠置。第十七栅电极G17可以与第五栅极连接电极GCE5一体地形成为单个整体单元。第十七源电极S17可以设置在第十七沟道CH17的一侧上，第十七漏电极D17可以设置在第十七沟道CH17的另一侧上。第十七源电极S17可以连接到第十五漏电极D15。第十七漏电极D17可以通过第十六接触孔CT16连接到第七连接电极CCE7。第十七源电极S17和第十七漏电极D17可以在第三方向(Z轴方向)上不与第十七栅电极G17叠置。

第十八晶体管T18可以包括第十八沟道CH18、第十八栅电极G18、第十八源电极S18和第十八漏电极D18。第十八沟道CH18可以在第三方向(Z轴方向)上与第十八栅电极G18叠置。第十八栅电极G18可以与第三栅极连接电极GCE3一体地形成为单个整体单元。第十八源电极S18可以设置在第十八沟道CH18的一侧上，第十八漏电极D18可以设置在第十八沟道CH18的另一侧上。第十八源电极S18可以通过第九接触孔CT9连接到初始化电压线VIL。第十八漏电极D18可以通过第十六接触孔CT16连接到第七连接电极CCE7。第十八源电极S18和第十八漏电极D18可以在第三方向(Z轴方向)上不与第十八栅电极G18叠置。

第十九晶体管T19可以包括第十九沟道CH19、第十九栅电极G19、第十九源电极S19和第十九漏电极D19。第十九沟道CH19可以在第三方向(Z轴方向)上与第十九栅电极G19叠置。第十九栅电极G19可以通过第二十三接触孔CT23连接到测试信号线TSTL。第十九源电极S19可以设置在第十九沟道CH19的一侧上，第十九漏电极D19可以设置在第十九沟道CH19的另一侧上。第十九源电极S19可以通过第二十一接触孔CT21连接到第三连接电极CCE3。第十九漏电极D19可以通过第二十四接触孔CT24连接到第三电源线VSL。第十九源电极S19和第十九漏电极D19可以在第三方向(Z轴方向)上不与第十九栅电极G19叠置。

第一电容器电极CE1可以与第一栅电极G1一体地形成为单个整体单元。第二电容器电极CE2可以在第三方向(Z轴方向)上与第一电容器电极CE1叠置。第一电容器电极CE1可以是第一电容器C1的一个电极，第二电容器电极CE2可以是第一电容器C1的另一电极。

第二电容器电极CE2可以包括暴露第一栅电极G1的孔，第一连接电极CCE1可以在该孔中通过第一接触孔CT1连接到第一栅电极G1。

第二电容器电极CE2可以包括在第二方向(Y轴方向)上延伸的延伸部EX。第二电容器电极CE2的延伸部EX可以与PWM发射线PWEL和第一水平电源线HVDL相交。第二电容器电极CE2的延伸部EX可以通过第五接触孔CT5连接到清扫线SWPL。

第三电容器电极CE3可以与第八栅电极G8一体地形成为单个整体单元。第四电容器电极CE4可以在第三方向(Z轴方向)上与第三电容器电极CE3叠置。第三电容器电极CE3可以是第二电容器C2的一个电极，第四电容器电极CE4可以是第二电容器C2的另一电极。

第四电容器电极CE4可以包括暴露第八栅电极G8的孔，第六连接电极CCE6可以在孔中通过第十二接触孔CT12连接到第八栅电极G8。

第五电容器电极CE5可以与第四栅极连接电极GCE4和第十五栅电极G15一体地形成为单个整体单元。第六电容器电极CE6可以在第三方向(Z轴方向)上与第五电容器电极CE5叠置。第五电容器电极CE5可以是第三电容器C3的一个电极，第六电容器电极CE6可以是第三电容器C3的另一电极。第六电容器电极CE6可以通过第十八接触孔CT18连接到初始化电压线VIL。

第一栅极连接电极GCE1可以通过第一栅极接触孔GCT1和第三栅极接触孔GCT3连接到扫描写入线GWL。第二栅极连接电极GCE2可以通过第二栅极接触孔GCT2连接到扫描初始化线GIL。第六栅极连接电极GCE6可以通过第十四接触孔CT14连接到PWM发射线PWEL。第四栅极连接电极GCE4可以通过第八接触孔CT8连接到扫描控制线GCL。第四栅极连接电极GCE4可以通过第十七接触孔CT17连接到第四连接电极CCE4。第五栅极连接电极GCE5可以通过第十九接触孔CT19连接到PAM发射线PAEL。

第一数据连接电极DCE1可以通过第一数据接触孔DCT1连接到第二源电极S2，并且可以通过第二数据接触孔DCT2连接到数据线DL。第二数据连接电极DCE2可以通过第三数据接触孔DCT3连接到第九源电极S9，并且可以通过第四数据接触孔DCT4连接到PAM数据线RDL。

第一连接电极CCE1可以在第二方向(Y轴方向)上延伸。第一连接电极CCE1可以通过第一接触孔CT1连接到第一栅电极G1，并且可以通过第二接触孔CT2连接到第一子源电极S31和第四子漏电极D42。

第二连接电极CCE2可以在第一方向(X轴方向)上延伸。第二连接电极CCE2可以通过第三接触孔CT3连接到第十二漏电极D12，可以通过第四接触孔CT4连接到第十四漏电极D14，并且可以通过第十五接触孔CT15连接到第四电容器电极CE4。

第三连接电极CCE3可以通过第二十一接触孔CT21连接到第十九源电极S19，并且可以通过第二十二接触孔CT22连接到阳极连接线ACL。

第四连接电极CCE4可以在第一方向(X轴方向)上延伸。第四连接电极CCE4可以通过第十接触孔CT10连接到第六漏电极D6和第九子源电极S161，并且可以通过第十七接触孔CT17连接到第四栅极连接电极GCE4。

第五连接电极CCE5可以在第一方向(X轴方向)上延伸。第五连接电极CCE5可以通过第十一接触孔CT11连接到第十二源电极S12和第十四源电极S14，并且可以通过第四电源接触孔VCT4连接到第四电容器电极CE4。

第六连接电极CCE6可以在第二方向(Y轴方向)上延伸。第六连接电极CCE6可以通过第十二接触孔CT12连接到第三电容器电极CE3，并且可以通过第十三接触孔CT13连接到第五子源电极S101和第八子漏电极D112。

第七连接电极CCE7可以通过第十六接触孔CT16连接到第十七漏电极D17和第十八漏电极D18。第七连接电极CCE7可以通过第二十接触孔CT20连接到阳极连接线ACL。

阳极连接线ACL可以在第二方向(Y轴方向)上延伸。阳极连接线ACL可以通过第二十接触孔CT20连接到第七连接电极CCE7，并且可以通过第二十二接触孔CT22连接到第三连接电极CCE3。

第二电源连接电极VDCE可以在第二方向(Y轴方向)上延伸。第二电源连接电极VDCE可以通过第四电源接触孔VCT4连接到第五连接电极CCE5。

图19是沿着图15的线A-A'截取的剖视图，图20是沿着图15的线B-B'截取的剖视图。图21是沿着图15的线C-C'截取的剖视图，图22是沿着图15的线D-D'截取的剖视图。图23是沿着图15的线E-E'截取的剖视图，图24是沿着图15的线F-F'截取的剖视图。图25是沿着图15的线G-G'截取的剖视图，图26是沿着图15的线H-H'截取的剖视图，图27是沿着图15的线I-I'截取的剖视图。

参照图19至图27，显示装置10的实施例可以包括基底SUB、缓冲层BF、第一栅极绝缘层GI1、第二栅极绝缘层GI2、层间绝缘层ILD、第一过孔层VIA1、第一钝化层PAS1、第二过孔层VIA2、第二钝化层PAS2、第三过孔层VIA3、第三钝化层PAS3和第四钝化层PAS4。

基底SUB可以是显示装置10的支撑层。基底SUB可以是基体基底或基体构件。基底SUB可以是可以弯曲、折叠或卷曲的柔性基底。在实施例中，例如，基底SUB可以包括诸如聚合物树脂(诸如聚酰亚胺(“PI”))的绝缘材料，但是公开不限于此。在替代实施例中，例如，基底SUB可以是包括玻璃材料的刚性基底。

缓冲层BF可以设置在基底SUB上。缓冲层BF可以包括能够防止空气或湿气渗透的无机材料。缓冲层BF可以包括单个无机层或彼此交替地堆叠的多个无机层，或者由单个无机层或彼此交替地堆叠的多个无机层限定。在实施例中，例如，缓冲层BF可以是其中选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个无机层的单层或者多个无机层彼此交替地堆叠的多层。

有源层ACTL(图13中所示)可以设置在缓冲层BF上。有源层ACTL可以包括或限定第一晶体管T1至第十九晶体管T19的第一沟道CH1至第十九沟道CH19、第一源电极S1至第十九源电极S19以及第一漏电极D1至第十九漏电极D19。在实施例中，例如，有源层ACTL可以包括多晶硅、单晶硅、低温多晶硅、非晶硅或氧化物半导体。

在替代实施例中，例如，第一晶体管T1至第十九晶体管T19中的一些晶体管的沟道、源电极和漏电极可以设置在包括多晶硅、单晶硅、低温多晶硅或非晶硅的第一有源层中。第一晶体管T1至第十九晶体管T19中的其它一些晶体管的沟道、源电极和漏电极可以设置在包括氧化物半导体的第二有源层中。

第一沟道CH1至第十九沟道CH19可以分别在第三方向(Z轴方向)上与第一栅电极G1至第十九栅电极G19叠置。第一源电极S1至第十九源电极S19和第一漏电极D1至第十九漏电极D19可以在第三方向(Z轴方向)上不与第一栅电极G1至第十九栅电极G19叠置。第一源电极S1至第十九源电极S19和第一漏电极D1至第十九漏电极D19可以是通过用离子或杂质掺杂硅半导体或氧化物半导体而获得的导电区域。

第一栅极绝缘层GI1可以设置在有源层ACTL上。第一栅极绝缘层GI1可以使第一沟道CH1至第十九沟道CH19分别与第一栅电极G1至第十九栅电极G19绝缘。第一栅极绝缘层GI1可以包括无机层。在实施例中，例如，第一栅极绝缘层GI1可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。第一栅极层GTL1可以设置在第一栅极绝缘层GI1上。第一栅极层GTL1可以包括或限定第一栅电极G1至第十九栅电极G19、第一电容器电极CE1、第三电容器电极CE3、第五电容器电极CE5以及第一栅极连接电极GCE1至第五栅极连接电极GCE5。

第二栅极绝缘层GI2可以设置在第一栅极层GTL1上。第二栅极绝缘层GI2可以使第一栅极层GTL1和第二栅极层GTL2彼此绝缘。第二栅极绝缘层GI2可以包括无机层。在实施例中，例如，第二栅极绝缘层GI2可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

第二栅极层GTL2(图13中所示)可以设置在第二栅极绝缘层GI2上。第二栅极层GTL2可以包括或限定第二电容器电极CE2、第四电容器电极CE4和第六电容器电极CE6。

层间绝缘层ILD可以设置在第二栅极层GTL2上。层间绝缘层ILD可以使第一源极金属层SDL1和第二栅极层GTL2彼此绝缘。层间绝缘层ILD可以包括无机层。在实施例中，例如，层间绝缘层ILD可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。

第一源极金属层SDL1(图13中所示)可以设置在层间绝缘层ILD上。第一源极金属层SDL1可以包括或限定初始化电压线VIL、扫描初始化线GIL、扫描写入线GWL、PWM发射线PWEL、第一水平电源线HVDL、栅极截止电压线VGHL、清扫线SWPL、扫描控制线GCL、PAM发射线PAEL、测试信号线TSTL和第三电源线VSL。第一源极金属层SDL1可以包括第一数据连接电极DCE1和第二数据连接电极DCE2以及第一连接电极CCE1至第七连接电极CCE7。

扫描写入线GWL可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第一栅极接触孔GCT1和第三栅极接触孔GCT3连接到第一栅极连接电极GCE1。扫描初始化线GIL可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第二栅极接触孔GCT2连接到第二栅极连接电极GCE2。PWM发射线PWEL可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第十四接触孔CT14连接到第六栅极连接电极GCE6。扫描控制线GCL可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第八接触孔CT8连接到第四栅极连接电极GCE4。PAM发射线PAEL可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第十九接触孔CT19连接到第五栅极连接电极GCE5。

初始化电压线VIL可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第一电源接触孔VCT1连接到第二子漏电极D32和第六子漏电极D102。初始化电压线VIL可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第九接触孔CT9连接到第十子漏电极D162和第十八源电极S18。初始化电压线VIL可以通过穿过层间绝缘层ILD限定的第十八接触孔CT18连接到第六电容器电极CE6。第一水平电源线HVDL可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第二电源接触孔VCT2连接到第五源电极S5和第十三源电极S13。栅极截止电压线VGHL可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第七接触孔CT7连接到第七源电极S7。测试信号线TSTL可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第二十三接触孔CT23连接到第十九栅电极G19。第三电源线VSL可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第二十四接触孔CT24连接到第十九漏电极D19。

第一数据连接电极DCE1可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第一数据接触孔DCT1连接到第二源电极S2。第二数据连接电极DCE2可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第三数据接触孔DCT3连接到第九源电极S9。

第一连接电极CCE1可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第一接触孔CT1连接到第一栅电极G1，并且可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第二接触孔CT2连接到第一子源电极S31和第四子漏电极D42。

第二连接电极CCE2可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第三接触孔CT3连接到第十二漏电极D12，可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第四接触孔CT4连接到第十四漏电极D14，并且可以通过穿过层间绝缘层ILD限定的第十五接触孔CT15连接到第四电容器电极CE4。

第三连接电极CCE3可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第二十一接触孔CT21连接到第十九源电极S19。

第四连接电极CCE4可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第十接触孔CT10连接到第六漏电极D6，并且可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第十七接触孔CT17连接到第四栅极连接电极GCE4。

第五连接电极CCE5可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第十一接触孔CT11连接到第十二源电极S12和第十四源电极S14。

第六连接电极CCE6可以通过穿过第二栅极绝缘层GI2和层间绝缘层ILD限定的第十二接触孔CT12连接到第八栅电极G8，并且可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第十三接触孔CT13连接到第五子源电极S101和第八子漏电极D112。

第七连接电极CCE7可以通过穿过第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD限定的第十六接触孔CT16连接到第十七漏电极D17和第十八漏电极D18。

第一过孔层VIA1可以设置在第一源极金属层SDL1上。第一过孔层VIA1可以使第一源极金属层SDL1的上端平坦化。

第二源极金属层SDL2(图13中所示)可以设置在第一钝化层PAS1上。第二源极金属层SDL2可以包括或限定数据线DL、第一竖直电源线VVDL和PAM数据线RDL。第二源极金属层SDL2还可以包括或限定阳极连接线ACL和第二电源连接电极VDCE。

数据线DL可以通过穿过第一钝化层PAS1和第一过孔层VIA1限定的第二数据接触孔DCT2连接到第一数据连接电极DCE1。PAM数据线RDL可以通过穿过第一钝化层PAS1和第一过孔层VIA1限定的第四数据接触孔DCT4连接到第二数据连接电极DCE2。第一竖直电源线VVDL可以通过穿过第一钝化层PAS1和第一过孔层VIA1限定的第三电源接触孔VCT3连接到第一水平电源线HVDL。第三电源接触孔VCT3可以在第三方向(Z轴方向)上与第二电源接触孔VCT2叠置。第三电源接触孔VCT3的面积可以比第二电源接触孔VCT2的面积大。

阳极连接线ACL可以通过穿过第一钝化层PAS1和第一过孔层VIA1限定的第二十接触孔CT20连接到第七连接电极CCE7，并且可以通过穿过第一钝化层PAS1和第一过孔层VIA1限定的第二十二接触孔CT22连接到第三连接电极CCE3。第二电源连接电极VDCE可以通过穿过第一钝化层PAS1和第一过孔层VIA1限定的第四电源接触孔VCT4连接到第五连接电极CCE5。

第二过孔层VIA2可以设置在第二源极金属层SDL2上。第二过孔层VIA2可以使第二源极金属层SDL2的上端平坦化。

第三源极金属层SDL3(图13中所示)可以设置在第二钝化层PAS2上。第三源极金属层SDL3可以包括或限定第一子电源线VDL21。第一子电源线VDL21可以通过穿过第二过孔层VIA2限定的第五电源接触孔VCT5连接到第二电源连接电极VDCE。

第三过孔层VIA3可以设置在第三源极金属层SDL3上。第三过孔层VIA3可以使第三源极金属层SDL3的上端平坦化。

第四源极金属层SDL4(在图13中示出)可以设置在第三钝化层PAS3上。第四源极金属层SDL4可以包括或限定第二子电源线VDL22和第一像素电极AND1。

阳极层ANDL(图13中所示)可以设置在第四源极金属层SDL4上。阳极层ANDL可以包括或限定第三子电源线VDL23和第二像素电极AND2。第三子电源线VDL23和第二像素电极AND2可以包括诸如ITO或IZO的TCO。

第四钝化层PAS4可以设置在阳极层ANDL上。第四钝化层PAS4可以包括无机层。在实施例中，例如，第四钝化层PAS4可以包括选自于氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个。第四钝化层PAS4可以暴露像素电极AND的顶表面的一部分而不覆盖像素电极AND。

发光元件ED可以设置在未被第四钝化层PAS4覆盖的像素电极AND上。接触电极CAND可以设置在发光元件ED与像素电极AND之间，以使发光元件ED和像素电极AND电连接。

发光元件ED可以是无机发光二极管。发光元件ED可以包括彼此顺序地堆叠的第一半导体层、电子阻挡层、活性层、超晶格层和第二半导体层。

第一半导体层可以设置在接触电极CAND上。第一半导体层可以掺杂有诸如Mg、Zn、Ca、Ba等的第一导电掺杂剂。在实施例中，例如，第一半导体层可以是掺杂有p型Mg的p-GaN。

电子阻挡层可以设置在第一半导体层上。电子阻挡层可以是用于抑制或防止太多电子流入到活性层中的层。在实施例中，例如，电子阻挡层可以是掺杂有p型Mg的p-AlGaN。可以省略电子阻挡层。

活性层可以设置在电子阻挡层上。活性层可以基于通过第一半导体层和第二半导体层施加的电信号通过电子-空穴对的结合来发射光。

活性层可以包括具有单量子阱结构或多量子阱结构的材料。在活性层包含具有多量子阱结构的材料的实施例中，活性层可以具有其中多个阱层和势垒层交替地层叠的结构。

可选地，活性层可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料彼此交替地堆叠的结构，并且可以根据发射光的波长带包括其它III族至V族半导体材料。

在活性层包括InGaN的实施例中，发射光的颜色可以根据铟的含量而变化。在实施例中，例如，随着铟的含量增大，从活性层发射的光的波长带可以移位到红色波长带，随着铟的含量减小，从活性层发射的光的波长带可以移位到蓝色波长带。在实施例中，例如，第三像素SP3的发光元件ED的活性层中的铟(In)的含量可以是大致15％，第二像素SP2的发光元件ED的活性层中的铟(In)的含量可以是大致25％，第一像素SP1的发光元件ED的活性层中的铟(In)的含量可以是35％或更高。即，通过调节活性层中的铟(In)的含量，第一像素SP1的发光元件ED可以发射第一颜色的光，第二像素SP2的发光元件ED可以发射第二颜色的光，第三像素SP3的发光元件ED可以发射第三颜色的光。

超晶格层可以设置在活性层上。超晶格层可以是用于减小第二半导体层与活性层之间的应力的层。在实施例中，例如，超晶格层可以包括InGaN或GaN，或者由InGaN或GaN形成。可选地，可以省略超晶格层。

第二半导体层可以设置在超晶格层上。第二半导体层可以掺杂有诸如Si、Ge、Sn、Se等的第二导电掺杂剂。在实施例中，例如，第二半导体层可以是掺杂有n型Si的n-GaN。

实用新型不应被解释为限于在此所阐述的实施例。相反，提供这些实施例使得本公开将是透彻的和完整的，并且将向本领域技术人员充分地传达实用新型的构思。

虽然已经参照实用新型的实施例具体地示出和描述了实用新型，但是本领域普通技术人员将理解的是，在不脱离由权利要求所限定的实用新型的精神或范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims

1.一种显示装置，所述显示装置包括显示区域，其特征在于，所述显示区域包括沿着第一方向顺序地布置的第一像素行、第二像素行和第一电路行，

其中，

所述第一像素行包括沿着与所述第一方向不同的第二方向布置的像素，

所述第二像素行包括沿着所述第二方向布置的像素，并且

所述第一电路行包括沿着所述第二方向布置的像素电路。

2.根据权利要求1所述的显示装置，其特征在于，

所述显示区域还包括将所述第一像素行的所述像素中的一个电连接到所述第一电路行的所述像素电路中的对应的像素电路的第一阳极连接线，并且

所述第一阳极连接线与所述第二像素行叠置。

3.根据权利要求1所述的显示装置，其特征在于，所述显示区域还包括沿着所述第一方向顺序地布置的第三像素行和第二电路行，

其中，

所述第三像素行在所述第一方向上位于所述第二像素行与所述第二电路行之间且包括沿着所述第二方向布置的像素，并且

所述第二电路行包括沿着所述第二方向布置的像素电路。

4.根据权利要求3所述的显示装置，其特征在于，

所述显示区域还包括将所述第二像素行的所述像素中的一个电连接到所述第二电路行的所述像素电路中的对应的像素电路的第二阳极连接线，并且

所述第二阳极连接线与所述第三像素行叠置。

5.根据权利要求3所述的显示装置，其特征在于，

所述显示区域还包括设置在所述第二像素行与所述第三像素行之间的解复用器，

其中，所述第一电路行设置在所述解复用器与所述第三像素行之间。

6.根据权利要求5所述的显示装置，其特征在于，

所述显示区域还包括扇出区域，所述扇出区域包括扇出线，所述扇出线设置在非显示区域与所述解复用器之间，并且

所述扇出线连接到所述解复用器。

7.根据权利要求6所述的显示装置，其特征在于，所述扇出区域与所述第二像素行叠置。

8.根据权利要求6所述的显示装置，其特征在于，

所述显示区域还包括设置在所述非显示区域与所述扇出区域之间的静电放电电路，并且

所述静电放电电路与所述第一像素行叠置。

9.根据权利要求1所述的显示装置，其特征在于，所述显示区域还包括：

解复用器，设置在所述第一电路行与非显示区域之间；

静电放电电路，设置在所述解复用器与所述非显示区域之间；以及

扇出线，设置在所述静电放电电路与所述非显示区域之间。

10.根据权利要求1所述的显示装置，其特征在于，所述显示区域还包括：

静电放电电路，设置在所述第一电路行与非显示区域之间；

解复用器，设置在所述静电放电电路与所述非显示区域之间；以及

扇出线，设置在所述解复用器与所述非显示区域之间。