KR20220152430A - 발광 표시 장치 - Google Patents

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KR20220152430A
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light emitting
signal
unit
transistor
pixel circuit
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KR1020210058692A
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정준기
김현준
정미혜
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삼성디스플레이 주식회사
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Abstract

실시예들에 따르면, 발광 표시 장치는 출력 전류를 생성하는 화소 회로부; 상기 화소 회로부에 데이터선을 통하여 데이터 전압을 인가하는 데이터 분배부; 상기 화소 회로부에 복수의 신호선을 통하여 스캔 신호 및 발광 제어 신호를 각각 인가하는 복수의 신호 생성부; 상기 화소 회로부의 상기 출력 전류를 인가 받으며, 부착되어 있는 단위 발광 다이오드; 및 상기 화소 회로부, 상기 데이터 분배부, 및 상기 복수의 신호 생성부가 위치하지 않는 영역에 형성되어 있는 더미 오프닝을 포함한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 발광 다이오드를 부착하여 사용하는 발광 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 액정 표시 장치, 발광 표시 장치가 주로 사용되고 있다. 하지만, 최근 다양한 표시 장치가 개발되고 있으며, 무기 발광 다이오드를 포함하는 표시 장치도 개발되고 있다.
또한, 무기 발광 다이오드를 사용하는 표시 장치는 발광 표시 장치가 가지는 단점인, 수분이나 공기에 노출시 수명이 급감하는 단점이 없어 인캡층을 형성할 필요가 없는 장점이 있어 표시 장치가 사용되는 공간이 기온이 높거나 낮을 수 있고, 비가 오거나 눈이 올 수 있는 실외의 환경에서도 사용될 수 있다.
또한, 대화면의 표시 장치도 개발되고 있으며, 대화면의 표시 장치는 옥외 광고나 공연장에서 사용되어 보다 멀리에서도 화상을 시인할 수 있도록 개발되고 있다.
실시예들은 박막 트랜지스터가 위치에 따라서 서로 다른 특성을 가지지 않는 발광 표시 장치를 제공하기 위한 것이다.
또한, 실시예들은 실외의 환경에서도 문제 없이 사용될 수 있는 발광 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 출력 전류를 생성하는 화소 회로부; 상기 화소 회로부에 데이터선을 통하여 데이터 전압을 인가하는 데이터 분배부; 상기 화소 회로부에 복수의 신호선을 통하여 스캔 신호 및 발광 제어 신호를 각각 인가하는 복수의 신호 생성부; 상기 화소 회로부의 상기 출력 전류를 인가 받으며, 부착되어 있는 단위 발광 다이오드; 및 상기 화소 회로부, 상기 데이터 분배부, 및 상기 복수의 신호 생성부가 위치하지 않는 영역에 형성되어 있는 더미 오프닝을 포함한다.
상기 단위 발광 다이오드는 적색 발광 다이오드, 녹색 발광 다이오드, 및 청색 발광 다이오드를 포함하고, 상기 화소 회로부는 적색 화소 회로부, 녹색 화소 회로부, 및 청색 화소 회로부를 포함하며, 상기 적색 발광 다이오드와 상기 적색 화소 회로부를 전기적으로 연결하는 적색 다이오드 연결부; 상기 녹색 발광 다이오드와 상기 녹색 화소 회로부를 전기적으로 연결하는 녹색 다이오드 연결부; 및 상기 청색 발광 다이오드와 상기 청색 화소 회로부를 전기적으로 연결하는 청색 다이오드 연결부를 더 포함할 수 있다.
상기 적색 다이오드 연결부, 상기 녹색 다이오드 연결부, 및 상기 청색 다이오드 연결부는 각각 적색 애노드 대응 패드, 녹색 애노드 대응 패드, 및 청색 애노드 대응 패드를 포함할 수 있다.
상기 화소 회로부 및 상기 단위 발광 다이오드는 단위 화소 배열 구조를 가지며, 상기 단위 화소 배열 구조는 상기 화소 회로부가 2행으로 배열되어 있으며, 상기 2행의 상기 화소 회로부의 양측에 각각 한 행의 상기 화소 회로부와 전기적으로 연결되어 있는 상기 단위 발광 다이오드가 한 행씩 위치할 수 있다.
상기 데이터선만이 제1 방향으로 연장되어 있는 데이터선 연장 영역을 더 포함하며, 상기 제1 방향에 따라서, 상기 단위 발광 다이오드, 상기 화소 회로부, 다음 행의 상기 화소 회로부, 다음 행의 상기 단위 발광 다이오드 및 데이터선 연장 영역이 순차적으로 위치할 수 있다.
상기 복수의 신호선만이 제2 방향으로 연장되어 있는 신호선 연장 영역을 더 포함하며, 상기 제2 방향을 따라서 상기 화소 회로부와 상기 신호선 연장 영역이 반복되어 형성될 수 있다.
상기 복수의 신호선은 제1 스캔선, 제2 스캔선, 바이패스 제어선, 및 발광 신호선을 포함하고, 상기 복수의 신호 생성부는 상기 제1 스캔선에 제1 스캔 신호를 전달하는 제1 스캔 신호용 스테이지; 상기 제2 스캔선에 제2 스캔 신호를 전달하는 제2 스캔 신호용 스테이지; 상기 바이패스 제어선에 바이패스 신호를 전달하는 바이패스 신호용 스테이지; 및 상기 발광 신호선에 인가하는 상기 발광 신호를 생성하는 발광 신호용 스테이지를 포함하며, 상기 제1 스캔 신호용 스테이지, 상기 제2 스캔 신호용 스테이지, 상기 바이패스 신호용 스테이지, 및 상기 발광 신호용 스테이지 각각은 인접하는 두 개의 상기 단위 발광 다이오드의 사이에 위치하며, 상기 제1 방향을 따라서 동일한 각 상기 신호용 스테이지가 배열되며, 표시 장치의 좌측 영역 또는 우측 영역에 위치할 수 있다.
상기 제1 스캔 신호용 스테이지, 상기 제2 스캔 신호용 스테이지, 상기 바이패스 신호용 스테이지, 및 상기 발광 신호용 스테이지는 상기 좌측 영역 또는 상기 우측 영역에서 가장 외측에 상기 발광 신호용 스테이지가 위치하고, 내측으로 가면서 상기 바이패스 신호용 스테이지, 상기 제2 스캔 신호용 스테이지, 및 상기 제1 스캔 신호용 스테이지가 순차적으로 위치할 수 있다.
상기 제2 방향으로 인접하는 두 개의 상기 단위 발광 다이오드의 사이에 위치하는 화소 출력 테스트부를 더 포함하며, 상기 화소 출력 테스트부는 제8 트랜지스터를 포함하며, 상기 화소 회로부가 위치하는 화소 회로부 형성 영역에서 사선 방향에 위치할 수 있다.
상기 좌측 영역 또는 상기 우측 영역에서는 상기 제2 방향으로 인접하는 두 개의 상기 단위 발광 다이오드의 사이에는 화소 출력 테스트부와 상기 복수의 신호 생성부 중 하나의 상기 신호용 스테이지가 교대로 위치할 수 있다.
상기 좌측 영역 및 상기 우측 영역의 사이에 위치하는 중앙 영역에서는 상기 복수의 신호 생성부에 포함되는 상기 신호용 스테이지가 위치하는 영역에 상기 신호용 스테이지와 동일한 패턴 및 더미 오프닝을 가지는 더미 드라이버가 위치할 수 있다.
상기 더미 오프닝이 형성될 수 있는 오프닝 형성 영역은 상기 단위 발광 다이오드가 부착되는 영역, 상기 데이터선 연장 영역, 상기 신호선 연장 영역, 및 절연막 외에 아무것도 형성되어 있지 않은 영역에 위치할 수 있다.
상기 더미 오프닝은 상기 오프닝 형성 영역에서 일정한 크기의 상기 더미 오프닝이 행렬에 맞추어 형성되어 있거나, 상기 화소 회로부 또는 상기 복수의 신호 생성부를 형성할 때 사용되는 마스크를 이용하여 상기 더미 오프닝을 형성할 수 있다.
상기 데이터 분배부는 복수의 디먹스를 포함하고, 상기 디먹스에 인접하여 위치하는 정전기 방지부를 더 포함하며, 상기 복수의 디먹스 및 상기 정전기 방지부에는 상기 더미 오프닝이 위치하지 않을 수 있다.
일 실시예에 따른 발광 표시 장치는 복수의 발광 표시 장치를 포함하며, 상기 복수의 발광 표시 장치는 서로 부착되어 있으며, 복수의 상기 발광 표시 장치 중 적어도 하나는 출력 전류를 생성하는 화소 회로부; 상기 화소 회로부에 데이터선을 통하여 데이터 전압을 인가하는 데이터 분배부; 상기 화소 회로부에 복수의 신호선을 통하여 스캔 신호 및 발광 제어 신호를 각각 인가하는 복수의 신호 생성부; 상기 화소 회로부의 상기 출력 전류를 인가 받으며, 부착되어 있는 단위 발광 다이오드; 및 상기 화소 회로부, 상기 데이터 분배부, 및 상기 복수의 신호 생성부가 위치하지 않는 영역에 형성되어 있는 더미 오프닝을 포함한다.
첫번째 행의 상기 단위 발광 다이오드와 마지막 행의 상기 단위 발광 다이오드는 상기 데이터 분배부보다 외측에 위치할 수 있다.
표시 장치의 좌측 영역 및 우측 영역에서 제일 외측에는 상기 단위 발광 다이오드가 위치하고 그 내측에 상기 복수의 신호 생성부가 위치할 수 있다.
상기 좌측 영역 및 상기 우측 영역의 사이에 위치하는 중앙 영역에서는 상기 복수의 신호 생성부에 포함되는 신호용 스테이지가 위치하는 영역에 상기 신호용 스테이지와 동일한 패턴 및 더미 오프닝을 가지는 더미 드라이버가 위치할 수 있다.
상기 데이터선만이 제1 방향으로 연장되어 있는 데이터선 연장 영역; 및 상기 복수의 신호선만이 제2 방향으로 연장되어 있는 신호선 연장 영역을 더 포함하며, 상기 더미 오프닝이 형성될 수 있는 오프닝 형성 영역은 상기 단위 발광 다이오드가 부착되는 영역, 상기 데이터선 연장 영역, 상기 신호선 연장 영역, 및 절연막 외에 아무것도 형성되어 있지 않은 영역에 위치할 수 있다.
상기 더미 오프닝은 상기 오프닝 형성 영역에서 일정한 크기의 상기 더미 오프닝이 행렬에 맞추어 형성되어 있거나, 상기 화소 회로부 또는 상기 복수의 신호 생성부를 형성할 때 사용되는 마스크를 이용하여 상기 더미 오프닝을 형성할 수 있다.
실시예들에 따르면, 발광 표시 장치에 발광 다이오드를 구동하는 화소 회로부나 화소 회로부를 구동하는 구동부가 위치하지 않는 영역에 오프닝을 형성하여, 박막 트랜지스터에 포함되는 반도체층을 형성할 때, 위치에 따라서 수소 등이 빠지지 않는 문제를 제거하여 박막 트랜지스터의 특성이 위치에 따라서 서로 다르지 않고 균일할 수 있다. 또한, 발광 표시 장치에서 집적도가 다른 위치에서도 박막 트랜지스터의 특성이 다르지 않고 균일할 수 있다.
실시예들에 따르면, 위치에 따라 균일한 박막 트랜지스터를 가지는 발광 표시 장치를 기온이 높거나 낮을 수 있고, 비가 오거나 눈이 올 수 있는 실외의 환경에 설치하더라고 박막 트랜지스터의 특성 저하로 인한 표시 품질의 저하가 발생하지 않는다.
실시예들에 따르면, 위치에 따라 균일한 박막 트랜지스터를 가지는 발광 표시 장치를 복수개 부착하여 보다 멀리서도 화상을 용이하게 시인하도록 할 수 있다.
도 1은 일 실시예에 따른 발광 표시 장치의 구분 영역도이다.
도 2는 일 실시예에 따른 발광 표시 장치의 중앙 영역의 배치도이다.
도 3은 일 실시예에 따른 발광 표시 장치의 구동 영역의 상측 배치도이다.
도 4는 일 실시예에 따른 발광 표시 장치의 구동 영역의 하측 배치도이다.
도 5는 일 실시예에 따른 발광 표시 장치의 화소 회로부 및 그 주변의 배치도이다.
도 6은 도 5의 VI-VI'-VII''의 단면선 및 화소 회로부의 주변의 단면도이다.
도 7은 일 실시예에 따른 발광 표시 장치의 화소 회로부의 배치도이다.
도 8은 일 실시예에 따른 발광 표시 장치의 화소의 회로도이다.
도 9는 도 8의 화소에 인가되는 신호의 파형도이다.
도 10a 및 도 10b는 또 다른 실시예에 따른 발광 표시 장치의 구동 영역의 상측 배치도이다.
도 11은 또 다른 실시예에 따른 발광 표시 장치에서 오프닝이 위치할 수 있는 영역을 보여주는 도면이다.
도 12는 또 다른 실시예에 따라 더미 드라이버를 포함하는 발광 표시 장치를 도시한 도면이다.
도 13은 일 실시예에 따른 발광 신호용 스테이지의 회로도이다.
도 14는 일 실시예에 따른 발광 신호용 스테이지의 배치도이다.
도 15는 일 실시예에 따른 발광 신호용 스테이지의 단면도이다.
도 16은 일 실시예에 따른 스캔 신호용 스테이지의 회로도이다.
도 17은 일 실시예에 따른 스캔 신호용 스테이지의 배치도이다.
도 18은 일 실시예에 따른 스캔 신호용 스테이지의 단면도이다.
도 19는 일 실시예에 따른 데이터 분배부의 회로도이다.
도 20은 일 실시예에 따른 데이터 분배부의 배치도이다.
도 21은 일 실시예에 따른 데이터 분배부의 단면도이다.
도 22는 일 실시예에 따른 발광 신호용 스테이지, 스캔 신호용 스테이지 및 데이터 분배부에 인가되는 신호 및 그에 따른 출력 신호를 도시한 파형도이다.
도 23은 비교예에 따른 발광 표시 장치의 표시 휘도 차이를 보여주는 도면이다.
도 24는 일 실시예에 따른 발광 표시 장치의 표시 휘도가 균일한 것을 보여주는 도면이다.
도 25는 일 실시예에 따른 대형 표시 장치의 개념도이다.
도 26 내지 도 28은 실시예에 따른 더미 오프닝의 다양한 배치를 도시한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
이하에서는 도면을 통하여 실시예를 중심으로 구체적으로 살펴본다.
먼저, 도 1을 통하여 하나의 발광 표시 장치의 영역을 구분하고, 구분된 영역을 중심으로 도 2 내지 도 6을 통하여 각 영역의 구조를 상세하게 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치의 구분 영역도이다.
하나의 발광 표시 장치(10)는 크게 5개의 영역으로 구분될 수 있으며, 중앙 영역(10-1), 좌측 영역 (10-2), 우측 영역 (10-3), 상측 영역(10-4), 하측 영역(10-5)으로 나눌 수 있다. 또한, 보다 구체적으로, 각 영역이 서로 만나는 모서리 영역이 더 포함되어 있으며, 좌측 영역 (10-2)과 상측 영역(10-4)이 만나는 모서리 영역인 좌상측 영역(10-24), 우측 영역(10-3)과 상측 영역(10-4)이 만나는 모서리 영역인 우상측 영역(10-34), 좌측 영역 (10-2)과 하측 영역(10-5)이 만나는 모서리 영역인 좌하측 영역(10-25), 및 우측 영역 (10-3)과 하측 영역(10-5)이 만나는 모서리 영역인 우하측 영역(10-35)을 더 포함한다. 각 모서리 영역은 좌측 영역 (10-2), 우측 영역 (10-3), 상측 영역(10-4) 및 하측 영역(10-5) 중 중첩되는 영역의 각 특징을 가져 두 가지 영역의 특징을 모두 가지고 있다.
도 1에서는 좌측 영역 (10-2), 우측 영역 (10-3), 상측 영역(10-4), 하측 영역(10-5) 및 각 모서리 영역(10-24, 10-25, 10-34, 10-35)이 상대적으로 크게 도시되어 있지만, 매우 좁은 영역일 수 있다. 특히 상측 영역(10-4) 및 하측 영역(10-5)은 매우 좁아 하나의 화소 행 또는 두 화소 행 정도만을 포함할 수 있다. 한편, 좌측 영역 (10-2) 및 우측 영역 (10-3)은 두 개의 화소 열 이상 다섯 개의 화소 열 정도만을 포함할 수 있다. 여기서 화소 열 및 화소 행의 기준이 되는 화소(도 2의 PX 참고)는 삼원색의 발광 다이오드를 포함하는 단위 발광 다이오드(도 2의 LDU 참고)를 기준으로 하거나, 단위 발광 다이오드(LDU)를 구동하는 복수의 화소 회로부(도 2의 PXC 참고)를 기준으로 할 수도 있으며, 또한, 단위 발광 다이오드(LDU) 및 복수의 화소 회로부(PXC)를 합한 구조를 기준으로 할 수도 있다.
좌측 영역 (10-2) 및 우측 영역 (10-3)은 구동 영역이라고도 하며, 상측 영역(10-4)은 데이터 분배 영역이라고도 한다. 여기서, 중앙 영역(10-1)은 화소(PX)만이 위치하여 단위 발광 다이오드(LDU) 및 복수의 화소 회로부(PXC)가 배열되어 있는 영역이다. 상측 영역(10-4)은 화소(PX)와 함께 데이터 분배부가 형성되어 있다. 데이터 분배부는 화소 회로부(PXC)에 인가되는 데이터 전압(Dm)을 복수의 데이터선(171)에 분배하여 인가하는 디먹스(DeMUX)를 포함할 수 있다. 좌측 영역 (10-2) 및 우측 영역 (10-3)은 화소(PX)와 함께, 화소 회로부(PXC)에 인가하는 데이터 전압(Dm)외의 신호를 생성하는 복수의 신호 생성부가 형성되어 있다. 복수의 신호 생성부는 실시예 별로 다양한 신호 생성부를 포함할 수 있으며, 이하의 실시예에서는 발광 신호 생성부 및 스캔 신호 생성부를 포함한다. 또한, 이하의 실시예에서는 스캔 신호 생성부가 3개 포함된 실시예를 중심으로 살펴본다.
모서리 영역은 두 영역의 특징을 모두 포함하므로, 상측 영역(10-4)과 좌측 영역 (10-2)이 만나는 좌상측 영역(10-24)에는 화소(PX)와 함께, 데이터 분배부 및 신호 생성부를 모두 포함한다.
또한 이하의 실시예에서는 복수의 단위 발광 다이오드(LDU)가 부착되어 위치하지 않는 영역에는 화소 회로부(PXC) 및 신호 생성부외에 오프닝(도 5 및 도 6의 60 참고)이 추가적으로 형성되어 있다. 이하에서는 더미 오프닝(60)이 위치할 수 있는 영역을 오프닝 형성 영역(60A)이라 한다. 실시예에 따라서는 오프닝 형성 영역(60A)이 아닌 부분에도 더미 오프닝(60)이 위치할 수도 있다. 더미 오프닝(60)이 위치하는 부분은 화소 회로부(PXC), 데이터 분배부, 및 복수의 신호 생성부가 위치하지 않는 영역일 수 있다.
이하에서는 도 2 내지 도 4를 통하여 각 영역의 구조를 살펴보며, 먼저, 도 2를 통하여 중앙 영역(10-1)에서 화소(PX)의 배열 구조를 먼저 살펴본다.
도 2는 일 실시예에 따른 발광 표시 장치의 중앙 영역의 배치도이다.
발광 표시 장치(10)의 중앙 영역(10-1)에는 화소(PX)를 구성하는 단위 발광 다이오드(LDU) 및 화소 회로부(PXC)만이 형성되어 있으며, 데이터 분배부나 신호 생성부가 포함되어 있지 않다.
본 실시예의 화소(PX)는 하나의 단위 발광 다이오드(LDU)와 3개의 화소 회로부(PXC)를 포함한다. 단위 발광 다이오드(LDU)는 적색, 녹색 및 청색의 발광 다이오드(LDr, LDg, LDb)를 포함한다. 실시예에 따라서 단위 발광 다이오드(LDU)는 다양한 색의 조합의 발광 다이오드를 포함할 수 있다. 단위 발광 다이오드(LDU)에 포함되는 각 색의 발광 다이오드는 하나의 화소 회로부(PXC)로부터 전류를 인가받으며, 전류의 크기에 따라서 휘도를 표시한다. 그 결과 화소 회로부(PXC)와 발광 다이오드는 일대일 대응하며, 단위 발광 다이오드(LDU)가 3개의 발광 다이오드를 가지므로 화소 회로부(PXC)도 3개(PXCr, PXCg, PXCb) 포함되어 있다. 하지만 하나의 화소(PX)에 속하는 발광 다이오드 및 화로 회로부(PXC)의 개수는 실시예 별로 다양할 수 있다. 또한, 단위 발광 다이오드(LDU)에 포함되어 있는 각 발광 다이오드(LDr, LDg, LDb)는 무기 발광층을 사용하는 발광 다이오드일 수 있다. 무기 발광 다이오드는 발광층을 사용하는 실시예에 비하여 수분이나 공기에 노출되더라도 특성을 유지할 수 있는 장점이 있어, 실외에 사용되는 발광 표시 장치에 적합한 특성을 가진다.
발광 표시 장치(10)에서 복수의 단위 발광 다이오드(LDU)는 일정한 간격으로 행과 열에 따라 배열될 수 있다. 하나의 단위 발광 다이오드(LDU)는 정사각형 모양을 가질 수 있으며, 2x2의 행렬 모양으로 배열될 수 있으며, 본 실시예에서는 1행 1열에는 발광 다이오드가 배열되지 않고, 1행 2열에 적색 발광 다이오드(LDr)가 위치하고, 2행 1열에는 녹색 발광 다이오드(LDg)가 위치하며, 2행 2열에 청색 발광 다이오드(LDb)가 위치하고 있다. 단위 발광 다이오드(LDU)는 적색, 녹색 및 청색의 발광 다이오드(LDr, LDg, LDb)를 모아 하나의 일체로 형성될 수 있으며, 하부면에는 각 단위 발광 다이오드(LDr, LDg, LDb)와 연결되어 있는 애노드 전극 패드(도시하지 않음) 및 캐소드 전극 패드(도시하지 않음)가 위치할 수 있다. 애노드 전극 패드(도시하지 않음)는 각 발광 다이오드(LDr, LDg, LDb) 별로 형성될 수 있으며, 캐소드 전극 패드(도시하지 않음)는 하나만 형성되거나 각 발광 다이오드(LDr, LDg, LDb)별로 형성될 수도 있다. 단위 발광 다이오드(LDU)의 애노드 전극 패드는 패널에 형성되어 있으며, 각 화소 회로부(PXCr, PXCg, PXCb)에서 각각 연장되어 있는 다이오드 연결부(LDEr, LDEg, LDEb)와 전기적으로 일대일 연결되어 각 화소 회로부(PXCr, PXCg, PXCb)의 출력 전류를 인가 받는다.
화소 회로부(PXC)는 적색 화소 회로부(PXCr), 녹색 화소 회로부(PXCg) 및 청색 화소 회로부(PXCb)를 포함하며, 각각 적색 발광 다이오드(LDr), 녹색 발광 다이오드(LDg) 및 청색 발광 다이오드(LDb)와 다이오드 연결부(LDEr, LDEg, LDEb)를 통하여 전기적으로 연결되어 있다. 즉, 적색을 기준으로 살펴보면, 적색 화소 회로부(PXCr)에서 생성된 출력 전류는 적색 다이오드 연결부(LDEr)를 통하여 단위 발광 다이오드(LDU)의 배면에 위치하는 적색 애노드 전극 패드(도시하지 않음)로 전달되며, 그 결과, 출력 전류가 적색 발광 다이오드(LDr)로 전달된다. 다른 색도 동일한 방식으로 전류가 전달된다. 여기서, 적색 다이오드 연결부(LDEr), 녹색 다이오드 연결부(LDEg), 및 청색 다이오드 연결부(LDEb)는 각각 적색 애노드 대응 패드, 녹색 애노드 대응 패드, 및 청색 애노드 대응 패드를 포함하여, 단위 발광 다이오드(LDU)의 배면에 위치하는 적색 애노드 전극 패드, 녹색 애노드 전극 패드, 및 청색 애노드 전극 패드와 각각 전기적으로 연결될 수 있다. 참고로, 적색 다이오드 연결부(LDEr), 녹색 다이오드 연결부(LDEg), 및 청색 다이오드 연결부(LDEb)에 포함되는 각 적색 애노드 대응 패드, 녹색 애노드 대응 패드, 및 청색 애노드 대응 패드는 도 6의 애노드 대응 패드(LDA1, LDA2)와 같이 최상층에 노출되어 있는 구조를 가질 수 있다.
화소 회로부(PXC)가 출력 전류를 생성하기 위해서는 외부로부터 신호를 인가 받아야 하며, 본 실시예에서는 화소 회로부(PXC)가 데이터선(DLr, DLg, DLb) 및 신호선(GIL, GWL, EML, GBL)과 연결되어 있다. 실시예에 따라서는 신호선의 개수 및 종류가 변경될 수 있으며, 추가적으로 구동 전압(ELVDD) 등의 전압도 화소 회로부(PXC)로 전달될 수 있다.
데이터선(DLr, DLg, DLb)은 도 2에 도시하고 있는 바와 같이 제1 방향(x축 방향)을 따라서 연장되면서 각 화소 회로부(PXCr, PXCg, PXCb)와 일대일로 연결되어 있다. 즉, 적색 데이터선(DLr)은 적색 화소 회로부(PXCr)와만 전기적으로 연결되어 있으며, 녹색 데이터선(DLg)은 녹색 화소 회로부(PXCg)와만 전기적으로 연결되고, 청색 데이터선(DLb)은 청색 화소 회로부(PXCb)와만 전기적으로 연결되어 있다. 그 결과 각 화소 회로부(PXCr, PXCg, PXCb)는 서로 다른 데이터 전압을 인가받을 수 있다. 한편, 신호선(GIL, GWL, EML, GBL)은 제2 방향(y축 방향)을 따라서 연장되며, 한 행에 위치하는 모든 화소 회로부(PXCr, PXCg, PXCb)에 공통적으로 연결되어 있다. 그 결과 한 행에 위치하는 모든 화소 회로부(PXCr, PXCg, PXCb)는 동일한 타이밍의 신호를 인가 받을 수 있다.
데이터선(DLr, DLg, DLb)은 화소 회로부(PXC)와 단위 발광 다이오드(LDU)가 형성되는 영역을 지날 뿐만 아니라, 화소 회로부(PXC)와 단위 발광 다이오드(LDU)가 형성되지 않는 영역도 지나며, 이 부분을 이하에서는 데이터선 연장 영역(DLA)이라 한다. 데이터선 연장 영역(DLA)에는 화소 회로부(PXC)와 단위 발광 다이오드(LDU) 등이 위치하지 않고 단순히 데이터선(DLr, DLg, DLb)만이 위치할 수 있다.
또한, 신호선(GIL, GWL, EML, GBL)은 화소 회로부(PXC)가 형성되는 영역을 지날 뿐만 아니라, 화소 회로부(PXC)가 위치하지 않는 영역도 지나며, 이 부분을 이하에서는 신호선 연장 영역(SLA)이라 한다. 신호선 연장 영역(SLA)에는 화소 회로부(PXC) 등이 위치하지 않고 단순히 신호선(GIL, GWL, EML, GBL)만이 위치할 수 있다.
이상과 같은 기본적인 구조를 기초로, 도 2에 도시되어 있는 발광 표시 장치(10)의 중앙 영역(10-1)의 배열 관계를 보다 상세하게 살펴본다.
도 2에 의하면, 데이터선(DLr, DLg, DLb)이 연장되는 제1 방향(x축 방향)에 따라서, 단위 발광 다이오드(LDU), 화소 회로부(PXC), 다음 행의 화소 회로부(PXC), 다음 행의 단위 발광 다이오드(LDU) 및 데이터선 연장 영역(DLA)이 순차적으로 위치한다. 그 다음에는 단위 발광 다이오드(LDU)부터 동일하게 반복되는 구조를 가진다. 즉, 2행의 화소 회로부(PXC)를 중심으로 양측에 각각 한 행의 단위 발광 다이오드(LDU)가 위치하는 단위 화소 배열 구조를 가지며, 이러한 단위 화소 배열 구조가 제1 방향(x축 방향)으로 반복 형성되는데, 단위 화소 배열 구조의 사이에는 데이터선 연장 영역(DLA)이 위치한다. 단위 화소 배열 구조는 화소 회로부(PXC)가 2행으로 배열되고, 2행의 화소 회로부(PXC)의 양측에 각각 한 행의 화소 회로부(PXC)와 전기적으로 연결되어 있는 단위 발광 다이오드(LDU)가 한 행씩 위치하는 구조를 가진다. 그 결과 2행의 화소 회로부(PXC)의 양측에 각각 위치하는 한 행의 단위 발광 다이오드(LDU)의 외측에는 각각 데이터선 연장 영역(DLA)이 위치한다.
또한, 발광 표시 장치(10)의 중앙 영역(10-1)에서 신호선(GIL, GWL, EML, GBL)이 연장되는 제2 방향(y축 방향)을 따라서, 화소 회로부(PXC)와 신호선 연장 영역(SLA)이 반복되어 형성된다. 참고로, 각 신호선(GIL, GWL, EML, GBL)에 인가되는 신호는 발광 표시 장치(10)의 좌측 영역 (10-2) 및/또는 우측 영역 (10-3)에서 생성될 수 있다.
도 2를 참고하면, 중앙 영역(10-1)에서는 단위 발광 다이오드(LDU), 화소 회로부(PXC), 데이터선 연장 영역(DLA), 및 신호선 연장 영역(SLA)이 위치하지 않는 영역에는 더미 오프닝(도 5/도 6의 60 참고)이 형성될 수 있는 오프닝 형성 영역(60A)이 위치할 수 있다.
더미 오프닝(60)은 화소 회로부(PXC)에 포함되어 있는 박막 트랜지스터가 가지는 반도체층이 위치에 따라 발생하는 특성이 다르지 않도록 하기 위하여 형성되어 있다. 즉, 화소 회로부(PXC)의 주변에 위치하는 더미 오프닝(60)에 의하여, 박막 트랜지스터에 포함되는 반도체층을 형성할 때, 위치에 따라서 수소 등이 빠지지 않으면서 발생하는 특성 변화를 제거하기 위하여 형성되어 있다. 그 결과, 반도체층의 제조 공정에서 수소가 적절하게 빠지도록 하여 박막 트랜지스터의 특성이 위치에 따라서 서로 다르지 않고 균일하도록 한다.
특히, 도 2에서 도시하고 있는 중앙 영역(10-1)보다 도 3 및 도 4을 참고할 때, 좌측 영역 (10-2), 상측 영역(10-4), 하측 영역(10-5) 및 우측 영역 (10-3)은 소자의 집적도가 상대적으로 높다. 이와 같은 집적도의 차이가 있는 경우에는 반도체에 누적되어 있는 수소의 차이가 보다 극명하게 드러날 수 있다. 하지만, 본 실시예에서는 더미 오프닝(60)을 형성하여 반도체에 수소가 누적되지 않도록 하여 집적도의 차이가 있더라도 트랜지스터의 특성이 차이가 발생하지 않는다.
실시예에 따라서는 더미 오프닝(60)은 도 2의 오프닝 형성 영역(60A)외에 데이터선 연장 영역(DLA)이나 신호선 연장 영역(SLA)에도 형성(도 5 참고)될 수도 있으며, 실시예에 따라서는 단위 발광 다이오드(LDU)가 부착되는 부분의 하부에도 더미 오프닝(60)이 위치할 수 있다.
또한, 도 2에서 도시하고 있는 각 부분의 크기 및 간격은 실시예에 따라서 다양하게 변할 수 있다. 즉, 도 2에 도시된 각 부분의 크기 및 간격은 도면 작업을 하면서 실제와 다르게 변경된 부분도 존재하여 실제 구조에서는 도 2와 크기 및 간격이 다를 수 있다.
일 실시예에 따르면, 단위 발광 다이오드(LDU)는 제1 방향(x축 방향) 및 제2 방향(y축 방향)의 간격이 서로 일정하게 위치하여 인접하는 4개의 단위 발광 다이오드(LDU)는 정사각형 배열되어 있을 수 있다. 인접하는 단위 발광 다이오드(LDU)의 제1 방향(x축 방향) 및/또는 제2 방향(y축 방향) 간격이 단위 발광 다이오드(LDU)의 제1 방향(x축 방향) 또는 제2 방향(y축 방향)의 폭을 기준으로 1배 이상 2.5배 이하일 수 있다. 이 때, 단위 발광 다이오드(LDU)는 수 ㎛ 내지 수십 ㎛의 길이/폭을 가질 수 있다.
화소 회로부(PXC) 및 데이터선 연장 영역(DLA)의 제2 방향(y축 방향)의 폭은 단위 발광 다이오드(LDU)의 제2 방향(y축 방향)의 폭과 동일할 수 있다. 화소 회로부(PXC)의 제1 방향(x축 방향)의 폭은 단위 발광 다이오드(LDU)의 제1 방향(x축 방향)의 폭의 0.5 배 이상 1.25 배 이하일 수 있어, 두 행의 화소 회로부(PXC)의 제1 방향(x축 방향)의 폭을 합하면, 단위 발광 다이오드(LDU)의 제1 방향(x축 방향)의 폭의 1 배 이상 2.5 배 이하일 수 있다. 데이터선 연장 영역(DLA)의 제1 방향(x축 방향)의 폭은 단위 발광 다이오드(LDU)의 제1 방향(x축 방향)의 폭의 1 배 이상 2.5 배 이하일 수 있다.
신호선 연장 영역(SLA)의 제1 방향(x축 방향) 및 제2 방향(y축 방향)의 폭은 단위 발광 다이오드(LDU)의 제1 방향(x축 방향) 및 제2 방향(y축 방향)의 폭을 기준으로 1배 이상 2.5배 이하일 수 있다.
하지만, 실시예에 따라서 단위 발광 다이오드(LDU)는 나노 마이크로(nm) 단위, 즉, 수 nm 이상 수백 nm의 길이/폭을 가질 수도 있어, 단위 발광 다이오드(LDU)와 다른 부분의 크기 관계 및 간격은 다양하게 변경될 수 있다.
이상에서는 도 2를 이용하여, 중앙 영역(10-1)의 구조를 살펴보았다.
이하에서는 도 3을 이용하여, 좌상측 영역(10-24), 즉, 좌측의 구동 영역(10-2)의 상측 영역의 구조를 상세하게 살펴본다.
도 3은 일 실시예에 따른 발광 표시 장치의 구동 영역의 상측 배치도이다.
표시 장치(10)의 좌상측 영역(10-24)은 중앙 영역(10-1)의 구조에 더하여 중앙 영역(10-1)의 오프닝 형성 영역(60A)에 좌측 영역(10-2)의 특징과 상측 영역(10-4)의 특징을 모두 포함한다. 즉, 좌상측 영역(10-24)은 도 2에서 도시한 중앙 영역(10-1)에 형성되어 있는 단위 발광 다이오드(LDU), 화소 회로부(PXC), 데이터선 연장 영역(DLA), 및 신호선 연장 영역(SLA)에 더하여 좌측 영역(10-2)에 형성되는 복수의 신호 생성부와 상측 영역(10-4)에 형성되는 디먹스(DeMUX)를 포함하는 데이터 분배부와 정전기 방지부(ESD)를 포함한다. 여기서, 복수의 신호 생성부는 각 신호선(GIL, GWL, EML, GBL)에 인가하는 신호를 생성하는 부분으로, 제1 스캔선(GWL)에 인가하는 신호를 생성하는 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3), 제2 스캔선(GIL)에 인가하는 신호를 생성하는 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3), 바이패스 제어선(GBL)에 인가하는 신호를 생성하는 바이패스 신호용 스테이지(GBS1, GBS2, GBS3), 및 발광 신호선(EML)에 인가하는 신호를 생성하는 발광 신호용 스테이지(EMS1, EMS2, EMS3)를 포함하며, 각 신호용 스테이지는 제1 방향(x축 방향)을 따라서 형성되어 있다.
먼저, 상측 영역(10-4)에 형성되는 디먹스(DeMUX)를 포함하는 데이터 분배부와 정전기 방지부(ESD)에 대하여 살펴본다.
디먹스(DeMUX)와 정전기 방지부(ESD)는 제2 방향(y축 방향)으로 첫번째 행의 단위 발광 다이오드(LDU)와 첫번째 행의 화소 회로부(PXC)의 사이 행에 위치하고, 제1 방향(x축 방향)으로는 인접하는 두 단위 발광 다이오드(LDU)의 사이 열에 위치한다. 또한, 디먹스(DeMUX)와 정전기 방지부(ESD)는 제1 방향(x축 방향)으로 교대로 배치되어 첫번째 열의 단위 발광 다이오드(LDU)와 두번째 열의 단위 발광 다이오드(LDU) 사이에는 디먹스(DeMUX)가 위치하면, 두번째 열의 단위 발광 다이오드(LDU)와 세번째 열의 단위 발광 다이오드(LDU)의 사이에는 정전기 방지부(ESD)가 위치한다.
복수의 디먹스(DeMUX)는 데이터 분배부라 하며, 하나의 디먹스(DeMUX)는 두 개의 부 디먹스(DemL, DemR)가 포함되어 있으며, 부 디먹스(DemL, DemR) 각각은 3개의 데이터선 데이터선(DLr, DLg, DLb)과 연결되어 있다. 부 디먹스(DemL, DemR) 하나는 입력측에 연결되는 하나의 배선을 통하여 전달되는 데이터 전압을 시간에 따라서 구분하여 3개의 데이터선(DLr, DLg, DLb)에 나누어 전달할 수 있다. 그 결과 하나의 디먹스(DeMUX)는 두 열의 화소 회로부(PXC)에 데이터 전압을 전달할 수 있다.
정전기 방지부(ESD)는 제조 공정 중에 발생하는 정전기에 의하여 표시 패널의 박막 트랜지스터 등의 소자가 피해를 받지 않도록 데이터선(DLr, DLg, DLb)이나 기타 전압선 등과 연결되어 있다. 그 후 제조 공정이 완료되면 정전기 방지부(ESD)는 연결된 선과 전기적으로 분리된다.
이하에서는 본 실시예에 따른 복수의 신호 생성부에 대하여 구체적으로 살펴본다.
복수의 신호 생성부는 제2 방향(y축 방향)으로 단위 발광 다이오드(LDU)와 동일한 행에 위치하며, 제1 방향(x축 방향)으로 인접하는 신호선 연장 영역(SLA)의 사이에 위치한다. 하나의 단위 발광 다이오드(LDU)에 대응하는 위치에 형성되어 있는 신호 생성부에는 한 개 이상의 스테이지가 형성될 수 있으며, 각각 인접하는 신호선(GIL, GWL, EML, GBL)과 연결되어 있다.
즉, 도 2를 참고하면, 데이터선(DLr, DLg, DLb)이 연장되는 제1 방향(x축 방향)에 따라서, 데이터선 연장 영역(DLA), 단위 발광 다이오드(LDU), 화소 회로부(PXC), 다음 행의 화소 회로부(PXC), 다음 행의 단위 발광 다이오드(LDU) 및 데이터선 연장 영역(DLA)이 순차적으로 위치하고 있으므로, 단위 발광 다이오드(LDU) 및 다음 행의 단위 발광 다이오드(LDU)의 옆에 스테이지가 각각 하나씩 형성되어 있다. 그 결과, 위에 위치하는 단위 발광 다이오드(LDU)의 옆에 인접하는 스테이지는 화소 회로부(PXC) 중 위에 위치하는 화소 회로부(PXC)와 연결된 신호선과 연결되며, 아래에 위치하는 다음 행의 단위 발광 다이오드(LDU)의 옆에 인접하는 스테이지는 다음 행의 화소 회로부(PXC)와 연결된 신호선과 연결되어 있다. 그러므로, 기본적인 구조에서는 단위 발광 다이오드(LDU)의 옆에 하나의 스테이지만 위치할 수 있다.
하지만, 도 3을 다시 참고하면, 좌상측 영역(10-24)에서는 상측 영역(10-4)에 위치하는 첫번째 행의 단위 발광 다이오드(LDU)에 신호를 인가하기 위하여 첫번째 행의 화소 회로부(PXC)가 형성되어 있지만, 첫번째 행의 단위 발광 다이오드(LDU)와 첫번째 행의 화소 회로부(PXC)는 다른 화소와 같이 서로 인접하게 위치하지 않는다. 즉, 디먹스(DeMUX) 및 정전기 방지부(ESD)보다도 먼저 첫번째 행의 단위 발광 다이오드(LDU)가 형성하여 비표시 영역을 줄이기 위하여 첫번째 행의 화소 회로부(PXC)는 두 번째 행의 단위 발광 다이오드(LDU)의 바로 위에 위치하고 있다. 이 때, 첫번째 행의 화소 회로부(PXC)와 첫번째 행의 단위 발광 다이오드(LDU)를 연결하는 다이오드 연결부(LDEr, LDEg, LDEb)가 길게 연장되어 있다.
또한, 첫번째 행의 화소 회로부(PXC)에 연결되는 신호선(GIL, GWL, EML, GBL)도 두 번째 행의 단위 발광 다이오드(LDU)의 바로 위를 제2 방향(y축 방향)으로 지나므로, 두 번째 행의 단위 발광 다이오드(LDU)의 바로 옆에 첫번째 행의 화소 회로부(PXC)에 인가하는 신호를 생성하는 스테이지가 위치한다. 그 결과, 도 3에서와 같이 첫번째 행의 스테이지와 두번째 행의 스테이지는 하나의 단위 발광 다이오드(LDU)의 옆에 형성되어 있다. 이는 표시 장치(10)의 하측 영역(10-5)에서도 하나의 단위 발광 다이오드(LDU) 옆에 두 개의 스테이지가 위치할 수 있으며, 이에 대해서는 도 4에서 살펴본다.
한편, 본 실시예의 복수의 신호 생성부는 제1 스캔 신호 생성부, 제2 스캔 신호 생성부, 바이패스 신호 생성부 및 발광 신호 생성부를 포함하며, 맨 좌측(제일 외측)에서부터 중앙을 향하여 발광 신호 생성부의 발광 신호용 스테이지(EMS1, EMS2, EMS3), 바이패스 신호 생성부의 바이패스 신호용 스테이지(GBS1, GBS2, GBS3), 제2 스캔 신호 생성부의 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3), 및 제1 스캔 신호 생성부의 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3)의 순서로 형성되어 있다. 동일한 스테이지는 제1 방향(x축 방향)을 따라서 배열되어 있다.
첫번째 열의 단위 발광 다이오드(LDU)와 두번째 열의 단위 발광 다이오드(LDU)의 사이에는 발광 신호용 스테이지(EMS1, EMS2, EMS3)가 위치하고, 두번째 열의 단위 발광 다이오드(LDU)와 세번째 열의 단위 발광 다이오드(LDU)의 사이에는 바이패스 신호용 스테이지(GBS1, GBS2, GBS3)가 위치하며, 세번째 열의 단위 발광 다이오드(LDU)와 네번째 열의 단위 발광 다이오드(LDU)의 사이에는 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3)가 위치하며, 네번째 열의 단위 발광 다이오드(LDU)와 다섯번째 열의 단위 발광 다이오드(LDU)의 사이에는 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3)가 위치한다.
다섯번째 열의 단위 발광 다이오드(LDU)의 이후에는 도 2에서 도시하고 있는 바와 같이 중앙 영역(10-1)이며, 단위 발광 다이오드(LDU)의 사이에 각 스테이지가 형성되지 않는다.
또한, 표시 장치(10)의 우측 영역(10-3)에서도 각 스테이지가 포함될 수 있으며, 도 3의 구조에 대칭하는 구조로 각 스테이지가 형성될 수 있다. 즉, 맨 우측(제일 외측)에서부터 중앙을 향하여 발광 신호 생성부의 발광 신호용 스테이지(EMS1, EMS2, EMS3), 바이패스 신호 생성부의 바이패스 신호용 스테이지(GBS1, GBS2, GBS3), 제2 스캔 신호 생성부의 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3), 및 제1 스캔 신호 생성부의 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3)의 순서로 형성되어 있다. 동일한 스테이지는 제1 방향(x축 방향)을 따라서 배열되어 있다. 즉, 신호선(GIL, GWL, EML, GBL) 각각은 좌측 영역(10-2) 및 우측 영역(10-3)에 위치하는 두 스테이지로부터 동일한 신호를 인가받는 구조를 가질 수 있다.
그러므로, 좌측 영역(10-2) 또는 우측 영역(10-3)에는 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3), 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3), 바이패스 신호용 스테이지(GBS1, GBS2, GBS3), 및 발광 신호용 스테이지(EMS1, EMS2, EMS3) 각각은 인접하는 두 개의 단위 발광 다이오드(LDU)의 사이에 위치하며, 제1 방향(x축 방향)을 따라서는 동일한 각 신호용 스테이지가 배열될 수 있다. 또한, 각 신호용 스테이지는 좌측 영역(10-2) 또는 우측 영역(10-3)에서 가장 외측에 상기 발광 신호용 스테이지(EMS1, EMS2, EMS3)가 위치하고, 내측으로 가면서 바이패스 신호용 스테이지(GBS1, GBS2, GBS3), 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3), 및 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3)가 순차적으로 위치할 수 있다.
도 3에서도 더미 오프닝(도 5/도 6의 60 참고)이 형성될 수 있는 오프닝 형성 영역(60A)이 도시되어 있다. 본 실시예에서는 오프닝 형성 영역(60A)이 위치하는 부분은 좌상측 영역(10-24)에서 상측 영역(10-4)이 아니라 좌측 영역(10-2)일 수 있다. 즉, 상측 영역(10-4)에서도 더미 오프닝(60)을 형성할 수 있는 공간이 있으면 추가할 수 있지만, 마땅하지 않을 수 있어 도 3의 실시예에서는 여유 공간이 있는 좌측 영역(10-2)에 오프닝 형성 영역(60A)이 위치하는 실시예가 도시되어 있다.
실시예에 따라서는 표시 장치(10)의 좌상측 영역(10-24)에서 오프닝 형성 영역(60A)은 단위 발광 다이오드(LDU), 화소 회로부(PXC), 데이터선 연장 영역(DLA), 신호선 연장 영역(SLA), 디먹스(DeMUX), 정전기 방지부(ESD), 각 스테이지(EMS, GBS, GIS, GWS)가 위치하지 않는 영역에 위치할 수 있다. 또한, 실시예에 따라서는 데이터선 연장 영역(DLA)이나 신호선 연장 영역(SLA)에 더미 오프닝이 위치할 수도 있으며, 각 부분의 사이에도 공간이 있는 경우에는 더미 오프닝이 위치할 수도 있다.
이상에서는 도 3을 이용하여, 좌상측 영역(10-24)의 구조를 살펴보았으며, 이하에서는 도 4를 이용하여 도 3에 대칭하는 좌하측 영역(10-25), 즉, 좌측의 구동 영역의 하측의 구조를 상세하게 살펴본다.
도 4는 일 실시예에 따른 발광 표시 장치의 구동 영역의 하측 배치도이다.
본 실시예에 따른 하측 영역(10-5)에는 상측 영역(10-4)과 달리 데이터 분배부는 포함되어 있지 않아 복수의 디먹스(DeMUX)가 형성되어 있지 않다. 하지만, 하측 영역(10-5)도 정전기 방지부(ESD)는 포함되어 있다. 그 결과 좌하측 영역(10-25)에서도 디먹스(DeMUX)는 포함하고 있지 않으며, 정전기 방지부(ESD)만이 형성되어 있다.
정전기 방지부(ESD)로 인하여 마지막 행의 단위 발광 다이오드(LDU)와 마지막 행의 화소 회로부(PXC)는 첫번째 행의 단위 발광 다이오드(LDU)와 화소 회로부(PXC)와 같이 서로 떨어져 있다. 즉, 정전기 방지부(ESD)보다 아래에 마지막 행의 단위 발광 다이오드(LDU)가 위치하여 비표시 영역을 줄이며, 마지막 행의 화소 회로부(PXC)는 마지막에서 두 번째 행의 단위 발광 다이오드(LDU)의 바로 아래에 위치하고 있다. 이 때, 마지막 행의 화소 회로부(PXC)와 마지막 행의 단위 발광 다이오드(LDU)를 연결하는 다이오드 연결부(LDEr, LDEg, LDEb)가 길게 연장되어 있다.
또한, 마지막 행의 화소 회로부(PXC)에 연결되는 신호선(GIL, GWL, EML, GBL)도 마지막에서 두 번째 행의 단위 발광 다이오드(LDU)의 바로 아래를 제2 방향(y축 방향)으로 지나므로, 마지막에서 두 번째 행의 단위 발광 다이오드(LDU)의 바로 옆에 마지막 행의 화소 회로부(PXC)에 인가하는 신호를 생성하는 스테이지가 위치한다. 그 결과, 도 4에서와 같이 마지막 행의 스테이지와 마지막에서 두번째 행의 스테이지는 하나의 단위 발광 다이오드(LDU)의 옆에 형성되어 있다.
좌하측 영역(10-25)에서도 좌측 영역(10-2)의 특징을 가지므로, 신호 생성부가 단위 발광 다이오드(LDU)의 사이에 위치한다. 복수의 신호 생성부는 제1 스캔 신호 생성부, 제2 스캔 신호 생성부, 바이패스 신호 생성부 및 발광 신호 생성부를 포함하며, 맨 좌측(제일 외측)에서부터 중앙을 향하여 발광 신호 생성부의 발광 신호용 스테이지(EMS1, EMS2, EMS3), 바이패스 신호 생성부의 바이패스 신호용 스테이지(GBS1, GBS2, GBS3), 제2 스캔 신호 생성부의 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3), 및 제1 스캔 신호 생성부의 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3)의 순서로 형성되어 있다. 동일한 스테이지는 제1 방향(x축 방향)을 따라서 배열되어 있다.
도 4에서도 더미 오프닝(도 5/도 6의 60 참고)이 형성될 수 있는 오프닝 형성 영역(60A)이 도시되어 있다. 본 실시예에서는 오프닝 형성 영역(60A)이 위치하는 부분은 좌하측 영역(10-25)에서 하측 영역(10-5)이나 좌측 영역(10-2)일 수 있다. 즉, 하측 영역(10-5)에서도 도 4에서 도시하고 있는 바와 같이 더미 오프닝(60)을 형성하는 오프닝 형성 영역(60A)이 위치할 수 있는데, 이는 디먹스(DeMUX)가 없어 해당 공간을 이용할 수 있기 때문이다.
또한, 표시 장치(10)의 좌하측 영역(10-25)에서 오프닝 형성 영역(60A)은 단위 발광 다이오드(LDU), 화소 회로부(PXC), 데이터선 연장 영역(DLA), 신호선 연장 영역(SLA), 정전기 방지부(ESD), 각 스테이지(EMS, GBS, GIS, GWS)가 위치하지 않는 영역에 위치할 수 있다. 또한, 실시예에 따라서는 데이터선 연장 영역(DLA)이나 신호선 연장 영역(SLA)에 더미 오프닝이 위치할 수도 있으며, 각 부분의 사이에도 공간이 있는 경우에는 더미 오프닝(60)이 위치할 수도 있다.
이하에서는 도 5 및 도 6을 통하여 화소 회로부(PXC)의 주변에 위치하는 더미 오프닝(60)의 구조에 대하여 살펴본다.
도 5는 일 실시예에 따른 발광 표시 장치의 화소 회로부 및 그 주변의 배치도이고, 도 6은 도 5의 VI-VI'-VII''의 단면선 및 화소 회로부의 주변의 단면도이다.
일 실시예에 따른 화소 회로부(PXC)는 도 5뿐만 아니라 도 7 및 도 8에서도 상세하게 도시되어 있어 후속하는 도면의 설명에서 상세하게 살펴본다. 이에 더미 오프닝(60)의 일 실시예에 따른 구조를 도 5 및 도 6을 기초로 살펴본다.
도 5에서 신호선(GIL, GWL, EML, GBL)은 각각 도면 부호가 숫자로 변경되어 도시되어 있으며, 제1 스캔선(GWL)은 151번으로, 제2 스캔선(GIL)은 152번으로, 바이패스 제어선(GBL)은 158번으로, 발광 신호선(EML)은 153번으로 도시되어 있다.
또한, 데이터선(DLr, DLg, DLb)은 171번으로 도시되어 있으며, 이하에서는 각각 171R, 171G, 171B로 구분 도시될 수 있다.
도 5를 참고하면, 제2 스캔선(152)과 제1 스캔선(151)의 사이, 제1 스캔선(151)과 발광 신호선(153)의 사이, 및 발광 신호선(153)과 바이패스 신호선(158)의 사이에 더미 오프닝(60)이 형성되어 있다. 그 결과 도 2 내지 도 4에서 신호선 연장 영역(SLA)으로 도시된 부분에 더미 오프닝(60)이 형성되어 있다.
또한, 도 5를 참고하면, 제2 스캔선(152)의 상측 및 바이패스 신호선(158)의 하측에도 더미 오프닝(60)이 형성되어 있다. 이 부분은 도 2 내지 도 4에서의 오프닝 형성 영역(60A)이므로 도 2 내지 도 4의 오프닝 형성 영역(60A)에서도 더미 오프닝(60)이 형성되어 있다.
도 5에서는 오프닝 형성 영역(60A)외에도 신호선 연장 영역(SLA)에 더미 오프닝(60)이 형성된 실시예가 도시되어 있다. 또한, 실시예에 따라서는 데이터선 연장 영역(DLA)에서 데이터선(DLr, DLg, DLb)의 사이에 더미 오프닝(60)도 형성될 수 있다. 한편, 도 6을 참고하면, 더미 오프닝(60)은 단위 발광 다이오드(LDU)의 아래에도 위치할 수 있음을 도시하고 있다. 즉, 도 6에서는 단위 발광 다이오드(LDU)가 부착되는 캐소드 대응 패드(LDC1, LDC2)의 하부 일부 영역에도 더미 오프닝(60)이 위치하는 것이 도시되어 있다. 뿐만 아니라 도 6과 달리 단위 발광 다이오드(LDU)가 부착되는 애노드 대응 패드(LDA1, LDA2)의 하부에도 더미 오프닝(60)이 위치할 수 있다.
이하에서는 도 6을 통하여 더미 오프닝(60)의 단면 구조를 살펴본다.
도 6은 표시 장치(10)에서 화소 회로부(PXC) 및 그 주변의 더미 오프닝(60)의 단면 구조를 도시하고 있다.
간단하게 본 실시예에 따른 화소 회로부(PXC)의 단면 구조를 살펴보면 아래와 같다.
기판(110)위에 버퍼층(112)이 위치하며, 버퍼층(112)의 위에 반도체층(130)이 위치할 수 있다. 여기서 기판(110)은 플라스틱이나 폴리 이미드(PI)와 같은 플렉서블한 재질로 형성된 기판(110)을 사용할 수 있다. 플렉서블한 재질의 기판(110)을 사용하는 경우 반도체층(130)의 형성시 기판(110)에서 불순물이 반도체층(130)으로 유입될 수 있어 버퍼층(112)을 형성할 수 있다, 버퍼층(112)은 산화 규소(SiOx), 질화 규소(SiNx), 및 질산화 규소(SiON) 등의 물질 중 적어도 하나 이상의 무기 절연 물질을 포함할 수 있다. 또한, 실시예에 따라서는 기판(110)과 버퍼층(112)의 사이에 배리어층(도시하지 않음)을 산화 규소(SiOx), 질화 규소(SiNx), 및 질산화 규소(SiON) 등의 물질 중 적어도 하나 이상의 무기 절연 물질을 사용하여 더 형성할 수도 있다. 실시예에 따라서는 기판(110)을 유리 기판으로 형성할 수도 있으며, 이 경우에는 버퍼층(112)이 생략되고 기판(110)의 바로 위에 반도체층(130)이 위치할 수도 있다.
반도체층(130)의 위에는 제1 절연막(140)이 위치하며, 제1 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx), 및 질산화 규소(SiON) 등의 물질 중 적어도 하나 이상의 무기 절연 물질을 포함할 수 있다.
제1 절연막(140)의 위에는 제1 게이트 도전층이 위치하며, 제1 게이트 도전층에는 박막 트랜지스터의 게이트 전극과 커패시터의 일 전극이 포함될 수 있다. 도 6에서는 커패시터의 일 전극이 구동 트랜지스터의 게이트 전극(155)으로 형성된 실시예이므로 동일한 도면 부호로 도시되어 있다. 또한, 제1 게이트 도전층에는 신호 생성부 및/또는 디먹스(DeMUX)의 다양한 배선도 포함될 수 있으며, 이에 대해서는 각 부분의 상세 설명에서 살펴본다. 제1 게이트 도전층은 도전 물질로 형성되며, 실시예에 따라서는 복수의 도전층으로 형성될 수 있다.
제1 게이트 도전층은 제2 절연막(141)에 의하여 덮여 있으며, 제2 절연막(141)은 산화 규소(SiOx), 질화 규소(SiNx), 및 질산화 규소(SiON) 등의 물질 중 적어도 하나 이상의 무기 절연 물질을 포함할 수 있다.
제2 절연막(141)의 위에는 제2 게이트 도전층이 위치하며, 제2 게이트 도전층에는 커패시터의 유지 전극(172-2)이 포함될 수 있다. 또한, 제2 게이트 도전층에는 신호 생성부 및/또는 디먹스(DeMUX)에 포함되는 커패시터의 일측 전극도 포함될 수 있으며, 그 외 다양한 부분이 형성될 수 있다. 이에 대해서는 각 부분의 상세 설명에서 살펴본다. 제2 게이트 도전층은 도전 물질로 형성되며, 실시예에 따라서는 복수의 도전층으로 형성될 수 있다.
제2 게이트 도전층은 제3 절연막(142)에 의하여 덮여 있으며, 제3 절연막(142)은 산화 규소(SiOx), 질화 규소(SiNx), 및 질산화 규소(SiON) 등의 물질 중 적어도 하나 이상의 무기 절연 물질을 포함할 수 있다.
제3 절연막(142)의 위에는 제1 데이터 도전층이 위치하며, 제1 데이터 도전층에는 데이터선(171), 구동 전압선(172-1) 및 데이터 연결 부재(73) 등이 포함될 수 있다. 또한, 제1 데이터 도전층에는 신호 생성부 및/또는 디먹스(DeMUX)의 다양한 배선도 포함될 수 있으며, 이에 대해서는 각 부분의 상세 설명에서 살펴본다. 제1 데이터 도전층은 도전 물질로 형성되며, 실시예에 따라서는 복수의 도전층으로 형성될 수 있다.
제1 데이터 도전층은 제4 절연막(143)으로 덮여 있다. 제4 절연막(143)은 유기 물질을 포함할 수 있다.
제4 절연막(143)의 위에는 제2 데이터 도전층이 위치하며, 제2 데이터 도전층에는 다이오드 연결부(LDE) 및 전원 인가 배선(172') 등이 포함될 수 있다. 여기서, 전원 인가 배선(172')은 오프닝(82)을 통하여 구동 전압선(172-1)과 전기적으로 연결되어 구동 전압(ELVDD)을 전달한다. 전원 인가 배선(172')은 다이오드 연결부(LDE)와 전기적으로 분리되며, 다이오드 연결부(LDE)가 위치하는 영역을 제외한 나머지 부분에 전체적으로 위치할 수 있다. 또한, 실시예에 따라서는 제2 데이터 도전층에는 신호 생성부 및/또는 디먹스(DeMUX)의 다양한 배선도 포함될 수 있다. 제2 데이터 도전층은 도전 물질로 형성되며, 실시예에 따라서는 복수의 도전층으로 형성될 수 있다.
제2 데이터 도전층은 제5 절연막(144)으로 덮여 있으며, 제5 절연막(144)은 유기 물질을 포함할 수 있다.
제5 절연막(144)의 위에는 격벽(145)이 위치하며, 격벽(145)에는 오프닝이 형성되어 있으며, 그 내에 단위 발광 다이오드(LDU)의 하부면에 위치하는 애노드 전극 패드(도시하지 않음) 및 캐소드 전극 패드(도시하지 않음)가 부착되는 애노드 대응 패드(LDA1, LDA2) 및 캐소드 대응 패드(LDC1, LDC2)가 형성되어 있다. 애노드 대응 패드(LDA1, LDA2) 및 캐소드 대응 패드(LDC1, LDC2)는 격벽(145)의 서로 다른 오프닝 내에 위치할 수 있다. 애노드 대응 패드(LDA1, LDA2)는 화소 회로부(PXC)의 출력 전류를 전달 받으며, 캐소드 대응 패드(LDC1, LDC2)는 구동 저전압(ELVSS)을 인가 받는다. 캐소드 대응 패드(LDC1, LDC2)는 애노드 대응 패드(LDA1, LDA2)와 전기적으로 분리되며, 애노드 대응 패드(LDA1, LDA2)가 위치하는 영역을 제외한 나머지 부분에 전체적으로 위치할 수 있다. 격벽(145)은 유기 물질을 포함할 수 있다. 격벽(145)은 캐소드 대응 패드(LDC1, LDC2)가 단위 발광 다이오드(LDU)의 캐소드 전극 패드(도시하지 않음)와 접촉하도록 오픈된 부분을 제외하고는 캐소드 대응 패드(LDC1, LDC2)를 덮고 있을 수 있다.
애노드 대응 패드(LDA1, LDA2) 및 캐소드 대응 패드(LDC1, LDC2)는 이 중층으로 형성될 수 있으며, 상부에 위치하는 제2 애노드 대응 패드(LDA2) 및 제2 캐소드 대응 패드(LDC2)는 ITO와 같은 투명 도전 물질로 형성될 수 있으며, 하부에 위치하는 제1 애노드 대응 패드(LDA1) 및 제1 캐소드 대응 패드(LDC1)는 불투명한 도전 물질로 형성되거나 복수의 도전층으로 형성될 수 있다. 실시예에 따라서, 애노드 대응 패드(LDA1, LDA2) 및 캐소드 대응 패드(LDC1, LDC2)는 단일층으로 형성될 수 있으며, 이 때, 제2 애노드 대응 패드(LDA2) 및 제2 캐소드 대응 패드(LDC2)가 생략될 수 있다.
도 6에서는 더미 오프닝(60)이 도시되어 있으며, 본 실시예에 따른 더미 오프닝(60)은 제1 절연막(140), 제2 절연막(141), 및 제3 절연막(142)에 형성되어 있다. 또한, 실시예에 따라서는 더미 오프닝(60)은 캐소드 대응 패드(LDC1, LDC2)와 중첩할 수 있어, 단위 발광 다이오드(LDU)가 부착되는 하부에도 더미 오프닝(60)이 위치할 수 있다.
더미 오프닝(60)은 제1 절연막(140)까지 형성될 수 있으며, 반도체층(130)을 노출시키는 오프닝(67, 69)에 준하는 깊이까지 형성될 수 있다. 더미 오프닝(60)은 반도체층(130)에서 수소가 빠질 수 있도록 하는 역할을 수행한다. 즉, 반도체층(130)이 형성되는 다양한 공정(예를 들어, 결정화 공정, 어닐링 공정 등) 후 수소가 반도체층(130)에서 빠져 나가지 않으면 반도체층(130)이 특정 위치에서 수소가 모여 특성이 변경되는 문제가 발생한다. 특히, 도 2 내지 도 4에서 도시하고 있는 바와 같이 화소 회로부(PXC)가 띄엄띄엄 위치하는 경우에는 반도체층(130)에 인접하는 부분에 충분한 수의 오프닝이 없어 수소가 빠지지 못하면서 일부 트랜지스터가 원하지 않는 특성을 가지게 될 수 있다. 하지만, 본 실시예에서와 같이 더미 오프닝(60)이 형성되는 경우에는 반도체층(130)에서 탈 수소화 현상이 용이하게 발생하여, 반도체층(130) 및 트랜지스터의 특성이 일정하도록 한다. 더미 오프닝(60)은 유기 물질로 덮여 있을 수 있으며, 도 6에서는 유기 물질로 형성되어 있는 제4 절연막(143)으로 덮여 있다.
도 5의 실시예에서는 더미 오프닝(60)이 일정한 크기의 사각형 모양으로 일정 간격으로 배열된 구조가 도시되어 있지만, 실시예에 따라서는 다양한 모양으로 다양한 크기로 형성될 수도 있다. 또한, 넓은 영역에 걸쳐 하나의 더미 오프닝으로도 형성될 수 있다. 또한, 실시예에 따라서는 도 27 내지 도 29에서 도시하고 있는 바와 같이 특정 패턴에서 사용되는 마스크를 이용하여 더미 오프닝(60)을 형성할 수도 있다.
이하에서는 본 실시예에 따른 구체적인 화소 회로부(PXC)의 구조에 대해서 도 7을 통하여 보다 상세하게 살펴본다.
도 7은 일 실시예에 따른 발광 표시 장치의 화소 회로부의 배치도이다.
도 7은 표시 장치(10)에서 형성되는 3개의 화소 회로부(PXC)가 인접하여 형성되는 구조가 도시되어 있다.
이 중 하나의 화소 회로부(PXC)를 중심으로 살펴보면 아래와 같다.
일 실시예에 따른 발광 표시 장치(10)의 화소 회로부(PXC)는 주로 제2 방향(y축 방향)을 따라 연장하며 제1 스캔 신호(GW(n)), 제2 스캔 신호(GI(n)), 발광 제어 신호(EM(n)) 및 바이패스 신호(GB(n))를 각각 전달하는 제1 스캔선(151), 제2 스캔선(152), 발광 신호선(153), 및 바이패스 신호선(158)을 포함한다. 발광 표시 장치(10)는 제1 방향(x축 방향)과 제2 방향(y축 방향)을 따라 연장하며 데이터 전압(Dm) 및 구동 전압(ELVDD)을 각각 전달하는 데이터선(171R, 171G, 171B) 및 구동 전압선(172-1)을 포함한다.
발광 표시 장치(10)는 구동 트랜지스터(T1; 제1 트랜지스터라고도 함), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 유지 커패시터(Cst)를 포함한다.
구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 각각의 채널(channel)은 길게 연장되어 있는 반도체층(130) 내에 위치한다. 반도체층(130)의 채널(channel)의 양측에는 플라즈마 처리 등으로 인하여 도체와 동일한 특성으로 형성되어 있으며, 인접하는 트랜지스터와 반도체층(130)을 통하여 직접적으로 연결될 수 있다. 반도체층(130)은 다양한 형상으로 굴곡되어 형성될 수 있으며, 폴리 실리콘 같은 다결정 반도체 또는 산화물 반도체를 포함할 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널 각각은 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 게이트 전극과 중첩한다. 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 실질적으로 동일한 적층 구조를 가질 수 있으며, 도 6의 T1이라고 표시된 부분과 동일한 층상 구조를 가질 수 있다. 이하에서는 구동 트랜지스터(T1)를 위주로 상세하게 설명하고, 나머지 트랜지스터(T2, T3, T4, T5, T6, T7)는 간략하게 설명한다.
구동 트랜지스터(T1)는 채널 및 게이트 전극(155)을 포함하며, 채널의 양측에 위치하는 제1 영역 및 제2 영역을 더 포함할 수 있다. 구동 트랜지스터(T1)의 채널은 제1 영역과 제2 영역 사이이며, 게이트 전극(155)과 평면상 중첩한다. 도 7의 실시예에서는 구동 트랜지스터(T1)의 채널이 행 "?향으?* 연장된 일자 모양을 가지지만, 이와 달리 다양한 모양(예를 들면, Ω 모양 등)으로 형성될 수도 있다.
게이트 전극(155)의 위에는 유지 전극(172-2)이 절연되어 위치한다. 유지 전극(172-2)은 게이트 전극(155)과 제2 절연막(141)을 사이에 두고 평면상 중첩하여 유지 커패시터(Cst)를 구성한다. 유지 전극(172-2)은 게이트 전극(155)이 제1 데이터 연결 부재(71)와 연결될 수 있도록 개구(56)가 형성되어 있다. 개구(56)의 내에서 게이트 전극(155)의 상부면과 제1 데이터 연결 부재(71)가 오프닝(61)을 통하여 전기적으로 연결된다. 제1 데이터 연결 부재(71)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 연결되어 구동 트랜지스터(T1)의 게이트 전극(155)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 연결시킨다. 또한, 유지 전극(172-2)은 구동 전압선(172-1)과 오프팅(68)을 통하여 연결되어 있어 구동 전압(ELVDD)을 인가 받는다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)의 일부일 수 있다. 제2 트랜지스터(T2)의 제1 영역은 데이터선(171)이 오프닝(62)을 통해 연결되어 있으며, 제1 영역 및 제2 영역은 반도체층(130) 상에 위치할 수 있다.
제3 트랜지스터(T3)는 서로 인접하는 두 개의 트랜지스터로 구성될 수 있다. 즉, 도 7에서는 T3 표시가 반도체층(130)이 꺾이는 부분을 기준으로 좌측 및 아래측에 도시되어 있다. 이 두 부분이 각각 제3 트랜지스터(T3)의 역할을 수행하며, 하나의 제3 트랜지스터(T3)의 제1 영역이 다른 하나의 제3 트랜지스터(T3)의 제2 영역과 연결되는 구조를 가진다. 두 트랜지스터(T3)의 게이트 전극은 제1 스캔선(151)의 일부 또는 제1 스캔선(151)에서 상측으로 돌출된 부분일 수 있다. 이와 같은 구조를 듀얼 게이트(dual gate) 구조라 할 수 있으며, 누설 전류가 흐르는 것을 차단하는 역할을 수행할 수 있다. 제3 트랜지스터(T3)는 제6 트랜지스터(T6) 및 구동 트랜지스터(T1)와 연결되어 있다. 제3 트랜지스터(T3)는 제1 데이터 연결 부재(71)와 오프닝(63)을 통해 연결되어 있다.
제4 트랜지스터(T4)도 두 개의 제4 트랜지스터(T4)로 이루어져 듀얼 게이트(dual gate) 구조를 가져 누설 전류를 차단하는 구조를 가질 수 있다. 두 개의 제4 트랜지스터(T4)는 제2 스캔선(152)과 반도체층(130)이 만나는 부분에 형성되어 있다. 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔선(152)의 일부일 수 있다. 제4 트랜지스터(T4)의 제1 영역에는 제2 데이터 연결 부재(72)가 오프닝(65)을 통해 연결되어 있으며, 제4 트랜지스터(T4)의 제2 영역에는 제1 데이터 연결 부재(71)가 오프닝(63)을 통해 연결되어 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 신호선(153)의 일부일 수 있다. 제5 트랜지스터(T5)의 제1 영역은 구동 전압선(172-1)이 오프닝(67)을 통해 연결되어 있으며, 제2 영역은 반도체층(130)을 통하여 구동 트랜지스터(T1)와 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 신호선(153)의 일부일 수 있다. 제6 트랜지스터(T6)의 제2 영역은 제3 데이터 연결 부재(73)가 오프닝(69)을 통해 연결되어 있으며, 제1 영역은 반도체층(130)을 통하여 구동 트랜지스터(T1)와 연결되어 있다.
제7 트랜지스터(T7)의 게이트 전극은 바이패스 신호선(158)의 일부일 수 있다. 제7 트랜지스터(T7)의 제1 영역은 제3 데이터 연결 부재(73)가 오프닝(81)을 통해 연결되어 있고, 제2 영역은 오프닝(65)을 통하여 제2 데이터 연결 부재(72)와 연결되어 있다. 제2 데이터 연결 부재(72)는 오프닝(64)을 통하여 초기화 전압선(127)과 연결되어 있어 제7 트랜지스터(T7) 및 제4 트랜지스터(T4)는 초기화 전압(VINT)을 인가 받는다
보상 트랜지스터(T3)의 듀얼 게이트 전극 사이에는 기생 축전기 제어 패턴(172-3)이 위치할 수 있다. 화소 내에는 기생 축전기가 존재하는데, 기생 축전기에 인가되는 전압이 변하면 화질 특성이 바뀔 수 있다. 기생 축전기 제어 패턴(172-3)에는 구동 전압선(172-1)이 오프닝(66)을 통해 연결되어 있다. 이로 인해, 기생 축전기에 일정한 직류 전압인 구동 전압(ELVDD)을 인가됨으로써 화질 특성이 바뀌는 것을 방지할 수 있다. 기생 축전기 제어 패턴(172-3)은 도시된 모양 및 위치와 다르게 형성될 수도 있다.
도 7에서 빗금으로 표시된 부분은 제1 게이트 도전층이며, 도트로 표시된 부분은 제1 데이터 도전층이다. 반도체층(130), 제2 게이트 도전층은 별도로 표시하지 않았다. 이를 기초로, 도 6을 참고하여 일 실시예에 따른 발광 표시 장치의 단면상 구조에 대해 적층 순서에 따라 설명하면 아래와 같다.
일 실시예에 따른 발광 표시 장치는 기판(110)위에 버퍼층(112)이 위치할 수 있으며, 버퍼층(112) 위에는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널, 제1 영역 및 제2 영역을 포함하는 반도체층(130)이 위치한다.
반도체층(130) 위에는 이를 덮는 제1 절연막(140)이 위치한다. 제1 절연막(140) 위에는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 게이트 전극(155), 제1 스캔선(151), 제2 스캔선(152), 발광 신호선(153), 및 바이패스 신호선(158)을 포함하는 제1 게이트 도전층이 위치한다.
제1 게이트 도전층 위에는 이를 덮는 제2 절연막(141)이 위치한다. 제1 절연막(140) 및 제2 절연막(141)은 산화 규소(SiOx), 질화 규소(SiNx), 및 질산화 규소(SiON) 등의 물질 중 적어도 하나 이상의 무기 절연 물질로 형성될 수 있다. 제2 절연막(141) 위에는 제1 유지 전극(172-2), 초기화 전압선(127) 및 기생 축전기 제어 패턴(172-3)을 포함하는 제2 게이트 도전층이 위치한다.
제2 게이트 도전층 위에는 이를 덮는 제3 절연막(142)이 위치한다. 제3 절연막(142)은 산화 규소(SiOx), 질화 규소(SiNx), 및 질산화 규소(SiON) 등의 물질 중 적어도 하나 이상의 무기 절연 물질로 형성될 수 있다.
제3 절연막(142) 위에는 데이터선(171), 구동 전압선(172-1), 제1 데이터 연결 부재(71), 제2 데이터 연결 부재(72) 및 제3 데이터 연결 부재(73)를 포함하는 제1 데이터 도전층이 위치한다.
제1 데이터 도전층 위에는 이를 덮는 제4 절연막(143)이 위치한다. 평탄화막으로도 불리는 제4 절연막(143)은 유기 절연 물질을 포함할 수 있다.
제4 절연막(143) 위에는 실시예에 따라서는 제2 데이터 도전층 및 제5 절연막(144)이 위치할 수 있으며, 그 위에는 격벽(145), 애노드 대응 패드(LDA1, LDA2) 및 캐소드 대응 패드(LDC1, LDC2)가 위치할 수 있다. 실시예에 따라서는 제2 데이터 도전층 및 제5 절연막(144)이 생략될 수도 있다.
데이터선(171)은 제1 절연막(140), 제2 절연막(141) 및 제3 절연막(142)에 형성된 오프닝(62)을 통해 제2 트랜지스터(T2)의 제1 전극과 연결되어 있다.
구동 전압선(172-1)은 제1 절연막(140), 제2 절연막(141) 및 제3 절연막(142)에 형성된 오프닝(67)을 통해 제5 트랜지스터(T5)의 제1 영역과 연결되며, 제3 절연막(142)에 형성된 오프닝(68)을 통해 유지 전극(172-2)과 연결되어 있고, 제3 절연막(142)에 형성된 오프닝(66)을 통해 기생 축전기 제어 패턴(172-3)에 연결되어 있다.
제1 데이터 연결 부재(71)의 일단은 제2 절연막(141) 및 제3 절연막(142)에 형성된 오프닝(61)을 통하여 게이트 전극(155)과 연결되어 있으며, 타단은 제1 절연막(140), 제2 절연막(141) 및 제3 절연막(142)에 형성된 오프닝(63)을 통해 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 연결되어 있다.
제2 데이터 연결 부재(72)의 일단은 제1 절연막(140), 제2 절연막(141) 및 제3 절연막(142)에 형성된 오프닝(65)을 통해 제4 트랜지스터(T4)와 연결되어 있고, 타단은 제3 절연막(142)에 형성된 오프닝(64)을 통해 초기화 전압선(127)에 연결되어 있다.
제3 데이터 연결 부재(73)는 제1 절연막(140), 제2 절연막(141) 및 제3 절연막(142)에 형성된 오프닝(69)을 통해 제6 트랜지스터(T6)와 연결되어 있다. 제3 데이터 연결 부재(73)는 오프닝(81)을 통하여 다이오드 연결부(LDE)와 연결되며, 다이오드 연결부(LDE)의 끝단에는 애노드 대응 패드(LDA1, LDA2)가 위치하여 단위 발광 다이오드(LDU)에 출력 전류를 전달한다.
이하에서는 도 8 및 도 9를 통하여 발광 다이오드를 포함하는 화소(PX)의 전체 회로도 및 입력 신호를 살펴보며, 도 8의 실시예에서는 화소 회로부(PXC)에서 출력 전류가 생성되는지를 테스트 할 수 있는 화소 출력 테스트부(PXCT)를 더 포함하는 실시예를 도시하고 있다.
도 8은 일 실시예에 따른 발광 표시 장치의 화소의 회로도이고, 도 9는 도 8의 화소에 인가되는 신호의 파형도이다.
도 8을 참고하면, 발광 표시 장치(10)의 화소(PX)는 여러 신호선들(127, 151, 152, 153, 158, 171, 172-1)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 그리고 발광 다이오드를 포함한다. 또한, 화소 출력 테스트부(PXCT)는 제8 트랜지스터(T8)와 제8 트랜지스터(T8)를 제어하는 테스트 신호선(157)을 더 포함한다. 하지만 실시예에 따라서는 발광 표시 장치(10)는 화소 출력 테스트부(PXCT)가 포함되지 않을 수도 있다.
먼저, 화소 출력 테스트부(PXCT)를 제외한 화소 회로부(PXC) 및 발광 다이오드를 중심으로 살펴본다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 구동 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하고, 그 외의 트랜지스터는 발광 다이오드를 동작시키는데 필요한 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
복수의 신호선(127, 151, 152, 153, 158, 171, 172-1)은 제1 스캔선(151), 제2 스캔선(152), 발광 신호선(153), 바이패스 신호선(158), 데이터선(171), 구동 전압선(172-1), 및 초기화 전압선(127)을 포함할 수 있다.
제1 스캔선(151)은 도 3의 제1 스캔 신호용 스테이지(GWS)에 연결되어 스캔 신호(GW(n))를 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 전달한다. 제2 스캔선(152)은 제2 스캔 신호용 스테이지(GIS)에 연결되어 제2 스캔 신호(GI(n))를 제4 트랜지스터(T4)에 전달한다. 발광 신호선(153)은 발광 신호용 스테이지(EMS)에 연결되어 있으며, 발광 다이오드가 발광하는 시간을 제어하는 발광 제어 신호(EM(n))를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다. 바이패스 신호선(158)은 발광 신호용 스테이지(EMS)에 연결되어 있으며, 바이패스 신호(GB(n))를 제7 트랜지스터(T7)에 전달한다.
데이터선(171)은 디먹스(DeMUX)에 연결되어 있으며, 데이터 전압(Dm)을 전달하는 배선으로 데이터 전압(Dm)에 따라서 발광 다이오드(발광 소자라고도 함)가 발광하는 휘도가 변한다. 구동 전압선(172-1)은 구동 전압(ELVDD)을 인가하며, 초기화 전압선(127)은 구동 트랜지스터(T1)의 게이트 전극, 유지 커패시터의 일전극, 및 발광 다이오드의 애노드 전극의 전압을 초기화하는 초기화 전압(VINT)을 전달한다. 한편, 발광 다이오드의 캐소드 에는 구동 저전압(ELVSS)이 인가된다. 구동 전압(ELVDD), 초기화 전압(VINT) 및 구동 저전압(ELVSS)에 인가되는 전압은 각각 일정한 전압이 인가될 수 있다.
이하에서는 화소 회로부(PXC)에 포함되어 있는 복수의 트랜지스터의 연결 관계를 살펴본다.
먼저, 구동 트랜지스터(T1)는 인가되는 데이터 전압(Dm)에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터로, 구동 트랜지스터(T1)의 출력 전류는 발광 다이오드로 인가되어 발광 다이오드의 밝기가 데이터 전압(Dm)에 따라서 조절된다. 이를 위하여 구동 트랜지스터(T1)는 입력측 단자로 제5 트랜지스터(T5)를 통하여 구동 전압(ELVDD)을 인가 받으며, 또한, 제2 트랜지스터(T2)를 통하여 데이터 전압(Dm)도 인가 받는다. 한편, 구동 트랜지스터(T1)의 출력측 단자는 발광 다이오드를 향하여 전류를 출력할 수 있도록 배치되어, 제6 트랜지스터(T6)를 경유하여 발광 다이오드의 애노드와 연결되어 있다. 또한, 구동 트랜지스터(T1)의 출력측 단자는 제3 트랜지스터(T3)와도 연결되어 있다. 한편, 구동 트랜지스터(T1)의 게이트 전극(155)은 유지 커패시터(Cst)의 일 전극과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 게이트 전극(155)의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 출력 전류가 변경된다.
제2 트랜지스터(T2)는 데이터 전압(Dm)을 화소(PX)내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결되어 있고, 제2 트랜지스터(T2)의 입력측 단자는 데이터선(171)과 연결되어 있으며, 출력측 단자는 구동 트랜지스터(T1)의 입력측 단자와 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 스캔 신호(GW(n))에 따라 제2 트랜지스터(T2)가 켜지면, 데이터선(171)을 통해 전달되는 데이터 전압(Dm)이 구동 트랜지스터(T1)의 입력측 단자로 전달된다.
제3 트랜지스터(T3)는 데이터 전압(Dm)이 구동 트랜지스터(T1)에서 출력되어 다시 구동 트랜지스터(T1)의 게이트 전극(155) 및 유지 커패시터(Cst)의 일 전극으로 전달되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제1 스캔선(151)과 연결되어 있고, 제3 트랜지스터(T3)의 입력측 단자는 구동 트랜지스터(T1)의 출력측 단자와 연결되어 있다. 제3 트랜지스터(T3)의 출력측 단자는 유지 커패시터(Cst)의 일 전극 및 구동 트랜지스터(T1)의 게이트 전극(155)과 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GW(n))에 따라 켜져서 구동 트랜지스터(T1)의 게이트 전극(155)과 구동 트랜지스터(T1)의 출력측 단자를 서로 연결시킨다.
제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극(155) 및 유지 커패시터(Cst)의 일 전극을 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔선(152)과 연결되어 있고, 제4 트랜지스터(T4)의 입력측 단자는 제3 트랜지스터(T3)의 출력측 단자, 유지 커패시터(Cst)의 일 전극, 및 구동 트랜지스터(T1)의 게이트 전극(155)에 연결되어 있다. 제4 트랜지스터(T4)의 출력측 단자는 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GI(n))에 따라 초기화 전압(VINT)을 구동 트랜지스터(T1)의 게이트 전극(155) 및 유지 커패시터(Cst)의 일 전극에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극(155)의 게이트 전압 및 유지 커패시터(Cst)가 초기화된다. 초기화 전압(VINT)은 저전압값을 가져 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 전압일 수 있다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 발광 신호선(153)과 연결되어 있고, 제5 트랜지스터(T5)의 입력측 단자는 구동 전압선(172-1)과 연결되어 있다. 제5 트랜지스터(T5)의 출력측 단자는 구동 트랜지스터(T1)의 입력측 단자와 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 출력 전류를 발광 다이오드로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 발광 신호선(153)과 연결되어 있고, 제6 트랜지스터(T6)의 입력측 단자는 구동 트랜지스터(T1)의 출력측 단자와 연결되어 있다. 제6 트랜지스터(T6)의 출력측 단자는 다이오드 연결부(LDE)를 통하여 발광 다이오드의 애노드 전극 패드와 전기적으로 연결되어 있다. 그 결과 구동 트랜지스터(T1)에서 출력되는 출력 전류가 발광 다이오드의 애노드로 전달된다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 신호선(153)을 통해 전달받은 발광 제어 신호(EM(n))에 따라 동시에 켜지며, 제5 트랜지스터(T5)를 통하여 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 입력측 단자에 인가되면, 구동 트랜지스터(T1)의 게이트 전극(155)의 전압(즉, 유지 커패시터(Cst)의 일 단자의 전압)에 따라서 구동 트랜지스터(T1)가 출력 전류를 출력한다. 출력 전류는 제6 트랜지스터(T6)를 통하여 발광 다이오드에 전달된다. 발광 다이오드에 전류가 흐르게 되면서 발광 다이오드가 빛을 방출한다.
제7 트랜지스터(T7)는 발광 다이오드의 애노드를 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 바이패스 신호선(158)과 연결되어 있고, 제7 트랜지스터(T7)의 입력측 단자는 발광 다이오드의 애노드와 연결되어 있고, 제7 트랜지스터(T7)의 출력측 단자는 초기화 전압선(127)과 연결되어 있다. 바이패스 신호선(158)을 통하여 전달되는 바이패스 신호(GB(n))에 따라 제7 트랜지스터(T7)가 턴 온 되면 초기화 전압(VINT)이 발광 다이오드의 애노드로 인가되어 초기화된다.
유지 커패시터(Cst)의 일 전극은 구동 트랜지스터(T1)의 게이트 전극(155), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)와 연결되며, 타 전극은 구동 전압선(172-1)과 연결되어 있다. 그 결과 유지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트 전극(155)의 전압을 저장하고 유지하는 역할을 한다.
한편, 단위 발광 다이오드(LDU)에 포함되어 있는 각 발광 다이오드의 애노드는 애노드 대응 패드(LDA1, LDA2) 및 다이오드 연결부(LDE)를 통하여 제6 트랜지스터(T6)의 출력측 단자 및 제7 트랜지스터(T7)의 입력측 단자와 전기적으로 연결되어 있으며, 캐소드는 캐소드 대응 패드(LDC1, LDC2)를 통하여 공통 전압(ELVSS)을 인가 받는다.
도 8의 실시예에서 화소 회로는 7개의 트랜지스터(T1-T7)와 1개의 축전기(Cst)를 포함하지만 이에 제한되지 않으며, 트랜지스터의 수와 축전기의 수, 그리고 이들의 연결은 다양하게 변경 가능하다.
일 실시예에 따른 발광 표시 장치의 한 화소의 동작에 대해 도 8 및 도 9를 참고하여 설명한다.
발광 제어 신호(EM(n))가 저전압을 가지는 동안은 발광 구간으로 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온되어 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 인가하고, 구동 트랜지스터(T1)의 출력 전류가 발광 다이오드의 애노드로 전달되도록 한다.
그 후, 발광 제어 신호(EM(n))가 고전압으로 변경되면서 초기화 구간 및 기입 구간이 진행된다.
초기화 구간은 구동 트랜지스터(T1)의 게이트 전극(155)의 전압을 초기화하는 제1 초기화 구간과 발광 다이오드의 애노드 전압을 초기화하는 제2 초기화 구간으로 구분될 수 있다.
먼저, 제1 초기화 구간은 제2 스캔 신호(GI(n))에 의하여 제어되며, 제2 스캔 신호(GI(n))의 저전압에 의하여 제4 트랜지스터(T4)가 턴 온되어 구동 트랜지스터(T1)의 게이트 전극(155)의 전압이 초기화 전압(VINT)으로 초기화 된다.
그 후, 데이터 전압(Dm)이 화소 회로부(PXC)로 인가되는 기입 구간이 진행된다. 기입 구간은 제1 스캔 신호(GW(n))에 의하여 제어되며, 제1 스캔 신호(GW(n))의 저전압에 의하여 제2 트랜지스터(T2)가 턴 온되어 데이터 전압(Dm)이 구동 트랜지스터(T1)의 입력측 단자로 전달된다. 이 때, 구동 트랜지스터(T1)는 게이트 전극(155)에 인가된 초기화 전압(VINT)으로 인하여 데이터 전압(Dm)이 출력측 단자로 전달된다.
한편, 제3 트랜지스터(T3)도 제1 스캔 신호(GW(n))의 저전압에 의하여 턴 온되어 구동 트랜지스터(T1)의 출력측 단자의 전압이 제3 트랜지스터(T3)를 지나 구동 트랜지스터(T1)의 게이트 전극(155)으로 전달된다. 그 결과 구동 트랜지스터(T1)의 게이트 전극(155)의 전압이 점차 높아지다가, 구동 트랜지스터(T1)의 입력측 단자의 전압, 즉 데이터 전압(Dm)보다 구동 트랜지스터(T1)의 문턱 전압만큼 낮은 전압일 때 구동 트랜지스터(T1)가 턴 오프 된다. 이 때의 전압, 즉, 데이터 전압(Dm)보다 구동 트랜지스터(T1)의 문턱 전압만큼 낮은 전압이 유지 커패시터(Cst)에 저장된다.
도 9의 실시예에서는 제1 초기화 구간 및 기입 구간이 3번 반복 수행되며, 기입 구간에서 인가되는 데이터 전압(Dm) 중 세번째 기입 구간에 인가되는 데이터 전압(Dm)이 해당 화소 회로부(PXC)에 대한 데이터 전압이며, 그 전의 데이터 전압은 선행하는 화소 회로부(PXC)의 데이터 전압이다. 선행하는 데이터 전압을 먼저 인가하는 것은 선 충전을 통하여 기입 구간의 길이(1H의 기간)를 줄이기 위한 구동 방식이다.
3번째의 기입 구간이 종료되면, 제2 초기화 구간이 진행된다. 즉, 제2 초기화 구간에서는 바이패스 신호(GB(n))가 저전압으로 인가되며, 그 결과 제7 트랜지스터(T7)가 턴 온되어 발광 다이오드의 애노드 전압을 초기화 전압(VINT)으로 변경시킨다.
그 후, 다시 발광 제어 신호(EM(n))가 저전압으로 변경되면서 발광 구간이 진행된다. 즉, 제5 트랜지스터(T5)가 턴 온되어 구동 트랜지스터(T1)의 입력측 단자에 구동 전압(ELVDD)이 인가되며, 구동 트랜지스터(T1)의 게이트 전극(155)의 전압과의 차이에 기초하여 출력 전류가 생성된다. 여기서, 구동 트랜지스터(T1)의 게이트 전극(155)의 전압은 데이터 전압(Dm)보다 구동 트랜지스터(T1)의 문턱 전압만큼 낮은 전압값을 가지며, 문턱 전압은 구동 트랜지스터(T1)를 턴 온 시키는데 사용되고, 구동 전압(ELVDD)과 데이터 전압(Dm)의 차이에 기초하여 출력 전류가 생성된다. 이러한 구동 방식은 구동 트랜지스터(T1)의 문턱 전압이 화소 회로부(PXC)마다 다르더라도 각 구동 트랜지스터(T1)의 특성을 보상할 수 있는 특징을 가진다.
이와 같이 구동 트랜지스터(T1)에서 생성된 출력 전류는 발광 제어 신호(EM(n))의 저전압에 의하여 턴 온되어 있는 제6 트랜지스터(T6)를 지나고, 다이오드 연결부(LDE), 애노드 대응 패드(LDA1, LDA2)를 지나 발광 다이오드의 애노드로 전달된다. 전달된 출력 전류의 크기에 따라서 발광 다이오드의 발광 정도가 조절된다.
도 8에서는 발광 다이오드의 애노드와 캐소드에 각각 일 전극이 연결되어 있는 발광 다이오드용 커패시터(Cled)가 더 포함되어 있다. 발광 다이오드용 커패시터(Cled)는 애노드 대응 패드(LDA1, LDA2) 또는 다이오드 연결부(LDE)와 캐소드 대응 패드(LDC1, LDC2)가 중첩하면서 형성되는 커패시터일 수 있으며, 화소 회로부(PXC)에서 출력되는 출력 전류가 발광 다이오드용 커패시터(Cled)에 저장되면서 유지시키는 역할을 수행할 수 있다. 실시예에 따라서 발광 다이오드용 커패시터(Cled)는 생략될 수도 있다.
한편, 도 8의 실시예에서는 화소 출력 테스트부(PXCT)를 포함하고 있다.
화소 출력 테스트부(PXCT)는 단위 발광 다이오드(LDU)가 부착되기 전에 화소 회로부(PXC)가 적절하게 출력 전류를 생성하는지 확인하여 불량인지 여부를 체크하기 위한 부분으로, 실시예에 따라서는 불포함될 수 있다.
화소 출력 테스트부(PXCT)는 제8 트랜지스터(T8)와 제8 트랜지스터(T8)를 제어하는 테스트 신호선(157)을 더 포함한다.
제 8 트랜지스터(T8)는 채널과 채널 양측에 위치하는 제1 영역 및 제2 영역을 가지는 반도체층, 및 게이트 전극을 포함하며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 같이 듀얼 게이트 구조를 가질 수 있다. 즉, 두 개의 제8 트랜지스터(T8)는 테스트 신호선(157)과 반도체층(130)이 만나는 부분에 채널이 형성되어 있으며, 테스트 신호선(157)과 반도체층(130)이 만나는 부분이 두 곳에 형성되어 있다. 이 때, 제8 트랜지스터(T8)의 게이트 전극은 테스트 신호선(157)의 일부일 수 있다. 듀얼 게이트 구조를 가지는 제8 트랜지스터(T8)의 입력측 단자는 애노드 대응 패드(LDA1, LDA2) 또는 다이오드 연결부(LDE)와 연결되어 있으며, 출력측 단자는 캐소드 대응 패드(LDC1, LDC2)와 연결되어 있다. 그 결과 테스트 신호선(157)에 저전압이 인가되면 제8 트랜지스터(T8)의 입력측 단자로 화소 회로부(PXC)의 출력 전류가 입력되어 출력측 단자로 출력된다. 즉, 제8 트랜지스터(T8)를 흐르는 출력 전류를 기초로 화소 회로부(PXC)가 정상적으로 출력 전류를 생성하는지를 확인할 수 있다.
이와 같은 화소 출력 테스트부(PXCT)를 포함하는 발광 표시 장치(10)는 도 2 내지 도 4와 다른 구조를 가질 수 있으며, 이하에서는 도 10을 통하여 화소 출력 테스트부(PXCT)를 포함하는 발광 표시 장치(10)를 살펴본다.
도 10a 및 도 10b는 또 다른 실시예에 따른 발광 표시 장치의 구동 영역의 상측 배치도이다.
도 10a와 도 10b는 Cut Line에 의하여 잘라 도시한 것으로, 두 도면의 Cut Line을 중심으로 연결하면 발광 표시 장치의 구동 영역의 상측 배치도가 된다.
도 10a 및 도 10b는 도 3과 비교할 때, 화소 출력 테스트부(PXCT)가 제2 방향(y축 방향)으로 인접하는 두 개의 단위 발광 다이오드(LDU)의 사이에 위치하고 있어, 도 3에서 복수의 신호 생성부가 형성되는 위치와 중첩된다. 그 결과 총 4종류의 스테이지(EMS, GBS, GIS, GWS)가 모두 배치되기 위해서는 도 3에 비하여 두 배의 행이 필요하다.
또한, 화소 출력 테스트부(PXCT)와 복수의 신호 생성부는 교대로 배열되어 있다. 즉, 좌측 영역(10-2) 또는 우측 영역(10-3)에서는 제2 방향(y축 방향)으로 인접하는 두 개의 단위 발광 다이오드(LDU)의 사이에는 화소 출력 테스트부(PXCT)와 복수의 신호 생성부 중 하나의 신호용 스테이지가 교대로 위치한다. 구체적으로, 첫번째 열의 단위 발광 다이오드(LDU)와 두번째 열의 단위 발광 다이오드(LDU)의 사이에는 화소 출력 테스트부(PXCT)가 위치하고, 두번째 열의 단위 발광 다이오드(LDU)와 세번째 열의 단위 발광 다이오드(LDU)의 사이에는 발광 신호용 스테이지(EMS1, EMS2, EMS3)가 위치하고, 세번째 열의 단위 발광 다이오드(LDU)와 네번째 열의 단위 발광 다이오드(LDU)의 사이에는 화소 출력 테스트부(PXCT)가 위치하고, 네번째 열의 단위 발광 다이오드(LDU)와 다섯번째 열의 단위 발광 다이오드(LDU)의 사이에는 바이패스 신호용 스테이지(GBS1, GBS2, GBS3)가 위치하며, 다섯번째 열의 단위 발광 다이오드(LDU)와 여섯번째 열의 단위 발광 다이오드(LDU)의 사이에는 화소 출력 테스트부(PXCT)가 위치하고, 여섯번째 열의 단위 발광 다이오드(LDU)와 일곱번째 열의 단위 발광 다이오드(LDU)의 사이에는 제2 스캔 신호용 스테이지(GIS1, GIS2, GIS3)가 위치하며, 일곱번째 열의 단위 발광 다이오드(LDU)와 여덟번째 열의 단위 발광 다이오드(LDU)의 사이에는 화소 출력 테스트부(PXCT)가 위치하고, 여덟번째 열의 단위 발광 다이오드(LDU)와 아홉번째 열의 단위 발광 다이오드(LDU)의 사이에는 제1 스캔 신호용 스테이지(GWS1, GWS2, GWS3)가 위치한다.
아홉번째 열의 단위 발광 다이오드(LDU)의 이후에는 중앙 영역(10-1)이 위치하며, 도 2에 추가적으로 단위 발광 다이오드(LDU)의 사이에 화소 출력 테스트부(PXCT)가 더 형성될 수 있다. 화소 출력 테스트부(PXCT)는 도 10에서와 같이 띄엄띄엄 형성될 수 있다.
도 10a 및 도 10b에서는 화소 출력 테스트부(PXCT)가 4종류의 스테이지(EMS, GBS, GIS, GWS)가 형성되는 영역에 함께 형성될 수 있는 공간이 있는 것처럼 도시되어 있지만, 실시예에 따라서는 보다 촘촘하게 단위 발광 다이오드(LDU)를 형성하기 위하여 화소 출력 테스트부(PXCT)가 4종류의 스테이지(EMS, GBS, GIS, GWS) 중 하나와 함께 인접하는 단위 발광 다이오드(LDU)의 사이에 위치하지 못할 수 있다. 하지만, 실시예에 따라서 공간적인 여유가 있는 경우에는 인접하는 단위 발광 다이오드(LDU)의 사이에 화소 출력 테스트부(PXCT)와 4종류의 스테이지(EMS, GBS, GIS, GWS)중 하나가 함께 위치할 수도 있다.
이하에서는 또 다른 실시예인 도 11을 통하여 더미 오프닝(60)이 위치할 수 있는 오프닝 형성 영역(60A)의 위치에 대하여 살펴본다.
도 11은 또 다른 실시예에 따른 발광 표시 장치에서 오프닝이 위치할 수 있는 영역을 보여주는 도면이다.
도 11의 실시예에서는 발광 표시 장치(10)의 중앙 영역(10-1)을 도시하고 있으며, 화소 회로부 형성 영역(PXCA) 및 화소 출력 테스트부(PXCT)가 도시되어 있다. 화소 회로부 형성 영역(PXCA)은 화소 회로부(PXC)가 6개 형성되어 있는 영역을 나타낼 수 있으며, 화소 출력 테스트부(PXCT)는 3개의 화소 회로부(PXC)에 대응하는 제8 트랜지스터(T8)를 포함하고 있어 하나의 화소 출력 테스트부(PXCT)에는 3개의 제8 트랜지스터(T8)를 포함할 수 있다.
도 11에 의하면, 더미 오프닝(60)이 형성될 수 있는 오프닝 형성 영역(60A)은 화소 회로부(PXC)가 형성되는 화소 회로부 형성 영역(PXCA) 및 화소 출력 테스트부(PXCT)가 형성되는 영역을 제외하고 형성될 수 있음을 도시하고 있다. 그러므로, 단위 발광 다이오드(LDU)가 부착되는 영역(도 12의 LDUA 참고), 데이터선 연장 영역(DLA), 및 신호선 연장 영역(SLA)에서도 더미 오프닝(60)이 형성될 수 있다. 또한, 아무것도 형성되어 있지 않은 부분에서도 더미 오프닝(60)이 형성될 수 있다. 여기서, 아무것도 형성되어 있지 않은 부분은 절연막만 형성되어 절연막에 더미 오프닝(60)이 형성될 수 있는 영역을 의미한다.
더미 오프닝(60)은 오프닝 형성 영역(60A) 모두에 형성될 수도 있지만, 도 11에서 도시된 오프닝 형성 영역(60A) 중 하나 이상에서만 더미 오프닝(60)이 형성될 수 있다.
도 11의 실시예에 따른 발광 표시 장치(10)의 좌측 영역 (10-2) 및 우측 영역 (10-3)에서는 신호 생성부가 위치하는 영역에서는 더미 오프닝(60)이 형성되지 않을 수 있다. 즉, 각 스테이지(EMS, GBS, GIS, GWS)가 위치하지 않는 영역에서는 오프닝 형성 영역(60A)이 위치하지 않을 수 있다.
또한, 도 11의 실시예에 따른 발광 표시 장치(10)의 상측 영역(10-4) 및 하측 영역(10-5)에서는 디먹스(DeMUX)를 포함하는 데이터 분배부와 정전기 방지부(ESD)가 위치하는 영역에서는 더미 오프닝(60)이 형성되지 않을 수 있어 오프닝 형성 영역(60A)이 위치하지 않을 수 있다.
오프닝 형성 영역(60A)에 위치하는 더미 오프닝(60)은 도 5에서 도시하고 있는 바와 같이 일정한 크기의 더미 오프닝(60)이 행렬에 맞추어 형성될 수 있으며, 도 27 내지 도 29에서 도시하고 있는 바와 같이 특정 패턴에서 사용되는 마스크를 이용하여 더미 오프닝(60)을 형성할 수도 있다. 그 외 다양한 크기 및 밀도로 더미 오프닝(60)이 형성될 수 있다.
이하에서는 더미 패턴을 형성하는 실시예를 도 12를 통하여 살펴본다.
도 12는 또 다른 실시예에 따라 더미 드라이버를 포함하는 발광 표시 장치를 도시한 도면이다.
도 12의 실시예에서는 발광 표시 장치(10)의 중앙 영역(10-1)을 도시하고 있으며, 도 12에서는 단위 발광 다이오드(LDU)가 부착되는 영역(발광 다이오드 부착 영역(LDUA))에는 단위 발광 다이오드(LDU)가 부착되지 않은 상태를 도시하고 있다.
도 12에서 도시하고 있는 바와 같이, 화소 회로부(PXC)가 형성되는 화소 회로부 형성 영역(PXCA), 화소 회로부(PXC)와 연결되는 데이터선이 연장되는 데이터선 연장 영역(DLA), 화소 회로부(PXC)와 연결되는 신호선이 연장되는 신호선 연장 영역(SLA), 및 화소 출력 테스트부(PXCT)도 도시되어 있다. 특히, 화소 출력 테스트부(PXCT)에 포함된 제8 트랜지스터(T8)의 게이트 전극과 연결되는 테스트 신호선(157)도 도시되어 있다.
이러한 구성 요소가 배열되어 있는 중앙 영역(10-1)에서, 좌측 영역 (10-2) 및 우측 영역 (10-3)에서 복수의 신호 생성부에 포함되는 신호용 스테이지가 위치하는 영역에는 신호용 스테이지와 동일한 패턴 및 더미 오프닝을 가지는 더미 드라이버(Dummy Driver)가 형성될 수 있다. 즉, 각 스테이지(EMS, GBS, GIS, GWS) 중 하나와 동일한 마스크를 사용하여 동일한 패턴이 형성되며, 여기에는 더미 오프닝(도 27 및 도 28의 60 참고)도 포함될 수 있다. 더미 드라이버(Dummy Driver)는 실제 스테이지(EMS, GBS, GIS, GWS)와 동일한 패턴을 가지지만, 외부로부터 신호 및 전압이 인가되지 않아 동작하지 않는 구조를 가진다.
실시예에 따라서 더미 드라이버(Dummy Driver)는 각 스테이지(EMS, GBS, GIS, GWS)의 패턴 중 일부만 포함할 수 있으며, 이 때 더미 오프닝을 포함할 수도 있다.
중앙 영역(10-1) 중 좌측 영역 (10-2)에 인접하는 영역에서는 좌측 영역 (10-2)의 각 스테이지(EMS, GBS, GIS, GWS)의 배열에 따라서 가장 좌측 열에서부터 중앙을 향하여 더미 드라이버(Dummy Driver)가 형성되는 위치에는 발광 신호 생성부의 발광 신호용 스테이지(EMS), 바이패스 신호 생성부의 바이패스 신호용 스테이지(GBS), 제2 스캔 신호 생성부의 제2 스캔 신호용 스테이지(GIS), 및 제1 스캔 신호 생성부의 제1 스캔 신호용 스테이지(GWS)의 순서로 형성될 수 있다. 또한, 동일한 스테이지는 제1 방향(x축 방향)을 따라서 배열될 수 있다.
한편, 중앙 영역(10-1) 중 우측 영역 (10-3)에 인접하는 영역에서는 우측 영역 (10-3)의 각 스테이지(EMS, GBS, GIS, GWS)의 배열에 따라서 가장 우측 열에서부터 중앙을 향하여 발광 신호 생성부의 발광 신호용 스테이지(EMS), 바이패스 신호 생성부의 바이패스 신호용 스테이지(GBS), 제2 스캔 신호 생성부의 제2 스캔 신호용 스테이지(GIS), 및 제1 스캔 신호 생성부의 제1 스캔 신호용 스테이지(GWS)의 순서로 형성될 수 있다. 또한, 동일한 스테이지는 제1 방향(x축 방향)을 따라서 배열될 수 있다.
더미 드라이버(Dummy Driver)가 위치하는 영역 외의 영역 중 화소 회로부 형성 영역(PXCA) 및 화소 출력 테스트부(PXCT)를 제외한 영역에는 더미 오프닝(60)이 추가적으로 더 형성될 수 있다. 즉, 데이터선 연장 영역(DLA), 데이터선 연장 영역(DLA), 발광 다이오드 부착 영역(LDUA), 및 아무것도 형성되어 있지 않은 영역에는 더미 오프닝(60)이 더 형성될 수 있다.
더미 오프닝(60)은 도 5에서 도시하고 있는 바와 같이 일정한 크기의 더미 오프닝(60)이 행렬에 맞추어 형성될 수 있으며, 도 27 내지 도 29에서 도시하고 있는 바와 같이 특정 패턴에서 사용되는 마스크를 이용하여 더미 오프닝(60)을 형성할 수도 있다. 그 외 다양한 크기 및 밀도로 더미 오프닝(60)이 형성될 수 있다.
이하에서는 도 13 내지 도 22를 통하여 복수의 신호 생성부에 포함되는 각 스테이지(EMS, GBS, GIS, GWS), 데이터 분배부에 포함되는 디먹스(DeMUX), 및 이들에 인가되는 신호에 대하여 구체적으로 살펴본다.
먼저, 도 13 내지 도 15 및 도 22를 이용하여 복수의 신호 생성부에 포함되는 발광 신호용 스테이지(EMS)에 대하여 살펴본다.
도 13을 통하여 발광 신호용 스테이지(EMS)의 회로 구조를 살펴본다.
도 13은 일 실시예에 따른 발광 신호용 스테이지의 회로도이다.
본 실시예에 따른 각 발광 신호용 스테이지는 고레벨 출력부(2551), 저레벨 출력부(2552), 제1 노드 제1 제어부(2553), 제1 노드 제2 제어부(2554), 제2 노드 제1 제어부(2555), 제2 노드 제2 제어부(2556), 제3 노드 제어부(2557), 제1 연결부(2558), 제2 연결부(2559), 및 제2-1 노드 유지부(2552-1)를 포함한다.
각 발광 신호용 스테이지의 핵심적인 구조를 살펴보면 다음과 같다.
고레벨 출력부(2551)는 발광 신호의 고전압(VGH)을 출력하는 부분이고, 저레벨 출력부(2552)는 발광 신호의 저전압(VGL)을 출력하는 부분이다. 고레벨 출력부(2551)와 저레벨 출력부(2552)는 출력단(OUT)과 연결되어 있으며, 고레벨 출력부(2551)에서 고전압(VGH)이 출력될 때에는 저레벨 출력부(2552)는 출력을 하지 않으며, 저레벨 출력부(2552)에서 저전압(VGL)이 출력될 때에는 고레벨 출력부(2551)는 출력을 하지 않는다.
고레벨 출력부(2551)는 제1 노드(EM_QB)의 전압에 따라서 제어되며, 제1 노드(EM_QB)의 전압은 제1 노드 제1 제어부(2553) 및 제1 노드 제2 제어부(2554)에 의하여 제어된다.
저레벨 출력부(2552)는 제2 노드(SR_Q)의 전압에 따라서 제어되며, 제2 노드(SR_Q)의 전압은 제2 노드 제1 제어부(2555)에 의하여 제어된다. 구체적으로, 저레벨 출력부(2552)는 제2 노드(SR_Q)와 제2 연결부(2559)에 의하여 연결되어 있어 제2-1 노드(SR_Q_F)의 전압에 따라서 제어된다. 하지만, 제2 연결부(2559)에 포함되어 있는 제212 트랜지스터(T212)가 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 사실상 저레벨 출력부(2552)는 제2 노드(SR_Q)의 전압에 따라서 제어된다.
제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)의 전압에 의하여 제어되며, 제3 노드(SR_QB)의 전압은 제3 노드 제어부(2557)에 의하여 제어된다. 구체적으로, 제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)와 제1 연결부(2558)에 의하여 연결되어 있어 제3-1 노드(SR_QB_F)의 전압에 따라서 제어된다. 하지만, 제1 연결부(2558)에 포함되어 있는 제211 트랜지스터(T211)가 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 사실상 제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)의 전압에 따라서 제어된다.
도 13의 발광 신호용 스테이지는 두 개의 클록 신호(EM_CLK1, EM_CLK2)를 인가 받으며, 다음 행의 발광 신호용 스테이지는 두 개의 클록 신호가 서로 바뀌어 입력되도록 연결되어 있다. 또한, 도 13의 발광 신호용 스테이지는 입력단을 통하여 FLM 신호(이하 시작 신호라고도 함)를 전달 받는 것으로 도시되어 있지만, 선행하는 발광 신호용 스테이지(전단 발광 신호용 스테이지)가 있는 경우에는 선행하는 발광 신호용 스테이지의 출력이 입력단으로 입력될 수 있다.
각 발광 신호용 스테이지의 각 부분을 상세하게 살펴보면 아래와 같다.
고레벨 출력부(2551)는 제209 트랜지스터(T209)를 포함하며, 제209 트랜지스터(T209)의 게이트 전극은 제1 노드(EM_QB)와 연결되어 있으며, 입력측 단자는 고전압(VGH) 단자와 연결되며, 출력측 단자는 출력단(OUT)과 연결되어 있다. 그 결과 제1 노드(EM_QB)의 전압이 저전압일 때 고전압(VGH)이 출력단(OUT)으로 출력되며, 제1 노드(EM_QB)의 전압이 고전압일 때 제209 트랜지스터(T209)는 턴 오프 되어 아무런 출력을 하지 않는다.
저레벨 출력부(2552)는 제210 트랜지스터(T210)를 포함하며, 제210 트랜지스터(T210)의 게이트 전극은 제2-1 노드(SR_Q_F)와 연결되어 있으며, 입력측 단자는 저전압(VGL) 단자와 연결되며, 출력측 단자는 출력단(OUT)과 연결되어 있다. 그 결과 제2-1 노드(SR_Q_F)의 전압이 저전압일 때 저전압(VGL)이 출력단(OUT)으로 출력되며, 제2-1 노드(SR_Q_F)의 전압이 고전압일 때 제210 트랜지스터(T210)는 아무런 출력을 하지 않는다. 제2 연결부(2559)에 포함되어 있는 제212 트랜지스터(T212)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제2-1 노드(SR_Q_F)의 전압은 제2 노드(SR_Q)의 전압과 실질적으로 동일한 전압을 가진다. 그러므로 저레벨 출력부(2552)는 제2 노드(SR_Q)에 의하여 제어된다.
제1 노드(EM_QB)의 전압을 제어하는 제1 노드 제1 제어부(2553) 및 제1 노드 제2 제어부(2554)를 살펴본다.
제1 노드 제1 제어부(2553)는 하나의 트랜지스터(제208 트랜지스터(T208))와 하나의 커패시터(제201 커패시터(Ca201))를 포함한다. 제208 트랜지스터(T208)의 게이트 전극은 제2 노드(SR_Q)에 연결되어 있으며, 입력측 단자는 고전압(VGH)에 연결되어 있고, 출력측 단자는 제1 노드(EM_QB)에 연결되어 있다. 제208 트랜지스터(T208)는 제2 노드(SR_Q)가 저전압일 때 고전압(VGH)을 제1 노드(EM_QB)로 전달한다. 그러므로, 제1 노드 제1 제어부(2553)는 제1 노드(EM_QB)의 전압을 고전압(VGH)으로 변경하는 역할을 수행한다. 한편, 제201 커패시터(Ca201)의 두 전극은 제208 트랜지스터(T208)의 입력측 단자와 출력측 단자에 각각 연결되어, 제1 노드(EM_QB)와 고전압(VGH) 단자 사이에 제201 커패시터(Ca201)가 연결되어 있다. 그러므로, 제201 커패시터(Ca201)는 제1 노드(EM_QB)의 전압을 저장하고 유지하는 역할을 한다.
한편, 제1 노드 제2 제어부(2554)는 두 개의 트랜지스터(제206 트랜지스터(T206) 및 제207 트랜지스터(T207)) 및 하나의 커패시터(제202 커패시터(Ca202))를 포함한다. 제206 트랜지스터(T206)의 게이트 전극은 제1 클록 입력단(도 13에서는 EM_CLK2가 인가되는 입력단)에 연결되어 있으며, 출력측 단자는 제1 노드(EM_QB)에 연결되고, 입력측 단자는 제4 노드(EM_C)에 연결되어 있다. 제207 트랜지스터(T207)의 게이트 전극은 제3-1 노드(SR_QB_F)에 연결되어 있으며, 출력측 단자는 제4 노드(EM_C)에 연결되고, 입력측 단자는 제1 클록 입력단(도 13에서는 EM_CLK2가 인가되는 입력단)에 연결되어 있다. 제1 연결부(2558)에 포함되어 있는 제211 트랜지스터(T211)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제3-1 노드(SR_QB_F)의 전압은 실질적으로 제3 노드(SR_QB)의 전압과 동일한 전압을 가진다. 그러므로 제207 트랜지스터(T207)는 제3 노드(SR_QB)에 의하여 제어된다. 그러므로, 제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)의 전압 및 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 저전압을 가질 때, 제1 노드(EM_QB)의 전압을 클록 신호(EM_CLK2)의 저전압으로 변경시켜주는 역할을 한다. 한편, 제202 커패시터(Ca202)는 제3-1 노드(SR_QB_F)와 제4 노드(EM_C)의 사이에 연결되며, 두 노드의 전압차이를 이용하여 양단의 전압 변화를 감소시킬 수 있다.
제2 노드(SR_Q)의 전압을 제어하는 제2 노드 제1 제어부(2555), 제2 노드 제2 제어부(2556) 및 제2-1 노드 유지부(2552-1)를 살펴본다.
제2 노드 제1 제어부(2555)는 하나의 트랜지스터(제201 트랜지스터(T201))로 이루어진다. 제201 트랜지스터(T201)의 게이트 전극은 제2 클록 입력단(도 13에서는 EM_CLK1가 인가되는 입력단)에 연결되어 있으며, 입력측 단자는 시작 신호 입력단(시작 신호(FLM) 신호 또는 전단 발광 신호용 스테이지의 출력이 입력되는 입력단)에 연결되고, 출력측 단자는 제2 노드(SR_Q)에 연결되어 있다. 제201 트랜지스터(T201)는 제2 클록 입력단(도 13에서는 EM_CLK1가 인가되는 입력단)에 인가되는 클록 신호(EM_CLK1)가 저전압일 때 제2 노드(SR_Q)의 전압을 시작 신호(FLM) 또는 전단 발광 신호용 스테이지의 출력 신호의 전압으로 변경한다. 즉, 제2 노드 제1 제어부(2555)는 클록 신호(EM_CLK1)에 따라서 제2 노드(SR_Q)의 전압을 캐리 신호(시작 신호(FLM) 또는 전단 발광 신호용 스테이지의 출력 신호)로 변경하는 역할을 한다.
제2 연결부(2559)에 포함되어 있는 제212 트랜지스터(T212)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제2-1 노드(SR_Q_F)의 전압은 제2 노드(SR_Q)의 전압과 동일한 전압을 가진다.
제2-1 노드(SR_Q_F)의 전압은 저레벨 출력부(2552)의 제210 트랜지스터(T210)를 제어하는 전압이므로 제2-1 노드 유지부(2552-1)를 통하여 제2-1 노드(SR_Q_F)의 전압을 저장하고 안정화시킨다. 즉, 제2-1 노드 유지부(2552-1)는 제203 커패시터(Ca203)를 포함하며, 제203 커패시터(Ca203)는 제1 클록 입력단(도 13에서는 EM_CLK2가 인가되는 입력단)과 제2-1 노드(SR_Q_F)의 사이에 연결되어 있다. 제203 커패시터(Ca203)는 제2 노드 제1 제어부(2555)에 속하는 제201 트랜지스터(T201)가 EM_CLK1이 저전압일 때만 동작하므로, 고전압일 때는 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)가 플로팅될 수 있어, EM_CLK1과 반전 신호를 가지는 EM_CLK2의 저전압을 이용하여 제2-1 노드(SR_Q_F)의 전압을 낮게 유지시키는 역할을 한다.
제2 노드 제2 제어부(2556)는 두 개의 트랜지스터(제202 트랜지스터(T202) 및 제203 트랜지스터(T203))로 이루어진다. 제202 트랜지스터(T202)의 게이트 전극은 제3 노드(SR_QB)에 연결되어 있으며, 입력측 단자는 고전압(VGH) 단자에 연결되고, 출력측 단자는 제5 노드(EM_A)에 연결된다. 제203 트랜지스터(T203)의 게이트 전극은 제1 클록 입력단(도 13에서는 EM_CLK2가 인가되는 입력단)과 연결되어 있으며, 입력측 단자는 제5 노드(EM_A)와 연결되며, 출력측 단자는 제2 노드(SR_Q)에 연결되어 있다. 제2 노드 제2 제어부(2556)는 EM_CLK2와 제3 노드(SR_QB)가 모두 저전압을 가질 때, 제2 노드(SR_Q)를 고전압으로 변경시키는 역할을 한다.
제3 노드(SR_QB)의 전압을 제어하는 제3 노드 제어부(2557)를 살펴본다.
제3 노드 제어부(2557)는 두 개의 트랜지스터(제204 트랜지스터(T204) 및 제205 트랜지스터(T205))로 이루어진다. 제204 트랜지스터(T204)의 제어 단자는 제2 노드(SR_Q)에 연결되어 있으며, 입력 단자는 제2 클록 입력단(도 13에서는 EM_CLK1가 인가되는 입력단)에 연결되며, 출력 단자는 제3 노드(SR_QB)에 연결되어 있다. 도 13에 의하면 제204 트랜지스터(T204)는 두 개의 트랜지스터를 포함하며, 각 제어 단자는 제2 노드(SR_Q)에 연결되어 있어 동일하게 동작하며, 하나의 트랜지스터의 입력 단자와 다른 하나의 트랜지스터의 출력 단자는 서로 연결된 구조를 가진다. 제205 트랜지스터(T205)의 제어 단자는 제2 클록 입력단(도 13에서는 EM_CLK1가 인가되는 입력단)에 연결되어 있으며, 입력 단자는 저전압(VGL) 단자에 연결되고, 출력 단자는 제3 노드(SR_QB)에 연결되어 있다. 제205 트랜지스터(T205)는 제3 노드(SR_QB)의 전압을 저전압(VGL)으로 만드는 역할을 하며, 제204 트랜지스터(T204)는 제2 노드(SR_Q)가 저전압을 가질 때, 제3 노드(SR_QB)의 전압을 클록 신호(EM_CLK1)의 전압으로 변경하는 역할을 한다.
이상에서 설명한 바와 달리, 입력측 단자와 출력측 단자는 연결되는 전압의 크기에 따라서 반대로 명명될 수 있다.
이와 같은 구성을 가지는 발광 신호용 스테이지는 두 개의 클록 신호가 각각 인가되는 두 클록 입력단 및 시작 신호 입력단으로 인가되는 신호에 따라서 동작이 정해진다. 발광 신호용 스테이지에 인가되는 신호는 도 22에 포함되어 도시되어 있으며, 도 22에서 EM_CLK1, EM_CLK2, EM_FLM 및 EM(1)을 사용하여 발광 신호용 스테이지의 동작을 살펴보면 아래와 같다.
도 22에서는 두 개의 클록 신호(EM_CLK1, EM_CLK2) 및 시작 신호(EM_FLM) 신호를 도시하고 있으며, 그에 따른 출력 신호인 EM(1)도 도시하고 있다. 즉, 발광 신호용 스테이지는 입력되는 시작 신호(EM_FLM)보다 1H 지연된 신호를 출력한다. 발광 신호용 스테이지에서 출력된 발광 제어 신호는 발광 제어선(153)에 인가될 뿐만 아니라 다음 행의 발광 신호용 스테이지에 시작 신호(EM_FLM)로 인가된다.
도 22의 신호에 기초한 도 13의 발광 신호용 스테이지의 동작에 대하여 살펴보면 아래와 같다.
이하에서는 발광 신호용 스테이지에 시작 신호(EM_FLM)가 고전압을 가질 때와 저전압을 가질 때로 크게 분류하고, 각 분류에서 클록 신호의 전압 레벨이 바뀜에 따른 동작을 살펴본다.
먼저, 발광 신호용 스테이지의 시작 신호 입력단에 고전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 고전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 저전압을 가지는 경우(이하 제1 경우라고 함)의 동작을 살펴본다.
고전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 오프 되어 제1 노드(EM_QB)가 저전압으로 변경되지 않으며, 제203 트랜지스터(T203)도 턴 오프 상태를 유지되어, 제2 노드 제2 제어부(2556)가 동작하지 않아 제2 노드(SR_Q)를 고전압으로 변경시키지 않는다.
저전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 온된다.
제201 트랜지스터(T201)를 통하여 시작 신호 입력단으로 입력된 고전압의 시작 신호(EM_FLM)가 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)로 인가되어, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)가 고전압으로 변경된다. 제2-1 노드(SR_Q_F)의 고전압으로 인하여 제210 트랜지스터(T210)가 턴 오프 상태가 된다. 또한, 제2 노드(SR_Q)의 고전압으로 인하여 제208 트랜지스터(T208) 및 제204 트랜지스터(T204)가 턴 오프 상태가 된다.
한편, 제205 트랜지스터(T205)가 턴 온되므로, 저전압(VGL)이 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)로 인가된다. 이 때, 제204 트랜지스터(T204)는 제2 노드(SR_Q)가 고전압을 가지므로 턴 오프 되어 있어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압은 제205 트랜지스터(T205)에 의하여 제어되며, 저전압(VGL)으로 변경된다.
제3 노드(SR_QB)의 저전압으로 인하여 제202 트랜지스터(T202)가 턴 온 되어 고전압(VGH)이 제5 노드(EM_A)에 인가되지만, 제203 트랜지스터(T203)는 고전압의 클록 신호(EM_CLK2)로 턴 오프 상태이므로 제2 노드(SR_Q)를 고전압으로 변경시키지 않는다.
제3-1 노드(SR_QB_F)의 저전압으로 인하여 제207 트랜지스터(T207)는 턴 온된다. 제207 트랜지스터(T207)가 턴 온되어 제4 노드(EM_C)에는 고전압의 클록 신호(EM_CLK2)가 인가된다. 그 결과 제202 커패시터(Ca202))의 양단에는 고전압(제4 노드(EM_C))과 저전압(제3-1 노드(SR_QB_F))이 인가된다. 또한, 제207 트랜지스터(T207)가 턴 온 되지만, 제206 트랜지스터(T206)는 고전압의 클록 신호(EM_CLK2)로 턴 오프되므로, 제1 노드(EM_QB)의 전압을 변경시키지 않는다. 또한, 208 트랜지스터(T208)가 턴 오프 되어 있어 제1 노드(EM_QB)의 전압은 고전압(VGH)으로도 변경되지 않고 기존의 전압 레벨을 유지한다.
즉, 발광 신호용 스테이지가 제1 경우인 경우에는 제1 노드(EM_QB)의 전압은 변경되지 않고 기존의 전압 레벨을 유지한다. 일 예로 발광 신호용 스테이지가 제209 트랜지스터(T209)를 통하여 고전압(VGH)을 출력하고 있던 경우에는 계속 고전압(VGH)을 출력할 수 있다. 이 때, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)는 고전압을 가지므로 제210 트랜지스터(T210)를 통하여 저전압이 출력되지 않는다.
발광 신호용 스테이지의 제2 경우를 살펴본다. 즉, 발광 신호용 스테이지의 시작 신호 입력단에 고전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 저전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 고전압을 가지는 경우(이하 제2 경우라고 함)의 동작을 살펴본다.
먼저, 고전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 오프된다.
제201 트랜지스터(T201)가 턴 오프 되어 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)의 전압을 변경시키지 않는다. 또한, 제205 트랜지스터(T205)가 턴 오프 되어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압도 변경시키지 않는다.
한편, 저전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 온된다. 이 때, 제207 트랜지스터(T207)는 제3-1 노드(SR_QB_F)의 전압, 즉, 제202 커패시터(Ca202)에 저장되어 있는 전압에 의하여 턴 온된다. 그 결과 저전압의 클록 신호(EM_CLK2)가 제1 노드(EM_QB)로 인가되어 제1 노드(EM_QB)의 전압이 저전압으로 변경된다. 그러므로, 발광 신호용 스테이지가 제2 경우인 경우에는 제1 노드(EM_QB)의 전압이 저전압으로 변경되어 제209 트랜지스터(T209)를 통하여 고전압(VGH)의 출력을 시작하게 된다.
한편, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)는 제2 노드 제2 제어부(2556)에 의하여 고전압으로 변경된다. 즉, 저전압의 클록 신호(EM_CLK2)로 인하여 제203 트랜지스터(T203)는 턴 온 되며, 제3 노드(SR_QB)의 전압, 즉, 제202 커패시터(Ca202)에 저장되어 있는 제3-1 노드(SR_QB_F)의 전압에 의하여 제202 트랜지스터(T202)도 턴 온되어 고전압(VGH)이 제2 노드(SR_Q)로 전달된다. 그 결과 제210 트랜지스터(T210)가 턴 오프되어 저전압을 출력하지 않는다.
발광 신호용 스테이지의 제3 경우를 살펴본다. 즉, 발광 신호용 스테이지의 시작 신호 입력단에 저전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 고전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 저전압을 가지는 경우(이하 제3 경우라고 함)의 동작을 살펴본다.
고전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 오프 되어 제1 노드(EM_QB)가 저전압으로 변경되지 않으며, 제203 트랜지스터(T203)도 턴 오프되어 제2 노드(SR_Q)도 고전압으로 변경되지 않는다.
저전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 온된다.
제201 트랜지스터(T201)를 통하여 시작 신호 입력단으로 입력된 저전압의 시작 신호(EM_FLM)가 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)로 인가되어 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)가 저전압으로 변경된다. 제2-1 노드(SR_Q_F)의 저전압으로 인하여 제210 트랜지스터(T210)가 턴 온 상태가 되어 저전압(VGL)을 출력하기 시작한다.
또한, 제2 노드(SR_Q)의 저전압으로 인하여 제208 트랜지스터(T208) 및 제204 트랜지스터(T204)가 턴 온 상태가 된다. 이 중 제208 트랜지스터(T208)가 턴 온되므로, 제1 노드(EM_QB)가 고전압(VGH)으로 변경되어 제209 트랜지스터(T209)가 턴 오프 상태로 바뀐다.
한편, 제205 트랜지스터(T205)가 턴 온되므로, 저전압(VGL)이 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)로 인가된다. 이 때, 제204 트랜지스터(T204)도 제2 노드(SR_Q)의 저전압에 의하여 턴 온되어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압은 제205 트랜지스터(T205) 및 제204 트랜지스터(T204)에 의하여 제어되며, 저전압(VGL)으로 변경된다.
제3 노드(SR_QB)의 저전압으로 인하여 제202 트랜지스터(T202)가 턴 온 되지만, 고전압의 클록 신호(EM_CLK2)로 인하여 제203 트랜지스터(T203)는 턴 오프되어 제2 노드(SR_Q)는 고전압으로 변경되지 않는다.
제3-1 노드(SR_QB_F)의 저전압으로 인하여 제207 트랜지스터(T207)는 턴 온된다. 하지만, 고전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T205)는 턴 오프 상태이므로, 제1 노드(EM_QB)의 전압을 변경시키지 않는다.
즉, 발광 신호용 스테이지가 제3 경우인 경우에는 제1 노드(EM_QB)의 전압이 고전압(VGH)으로 변경되어 제209 트랜지스터(T209)가 동작하지 않도록 하며, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)를 저전압으로 변경하여 제210 트랜지스터(T210)를 통하여 저전압(VHL)이 출력되기 시작한다.
발광 신호용 스테이지의 제4 경우를 살펴본다. 즉, 발광 신호용 스테이지의 시작 신호 입력단에 저전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 저전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 고전압을 가지는 경우(이하 제4 경우라고 함)의 동작을 살펴본다.
먼저, 고전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 오프된다.
제201 트랜지스터(T201)가 턴 오프 되어 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)의 전압을 변경시키지 않는다. 또한, 제205 트랜지스터(T205)가 턴 오프 되어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압도 변경시키지 않는다.
한편, 저전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 온된다. 이 때, 제207 트랜지스터(T207)는 제3-1 노드(SR_QB_F)의 전압, 즉, 제202 커패시터(Ca202)에 저장되어 있는 전압에 의하여 턴 온될 수 있다. 그 결과 저전압의 클록 신호(EM_CLK2)가 인가될 수 있지만, 제2 노드(SR_Q)의 저전압으로 인하여 제208 트랜지스터(T208)가 턴 온을 유지하고 있어 제1 노드(EM_QB)는 계속 고전압(VGH)이 인가되어 전압이 변동되지 않는다.
그러므로, 발광 신호용 스테이지가 제4 경우인 경우에는 제1 노드(EM_QB)의 전압이 고전압으로 유지되어 제209 트랜지스터(T209)는 동작하지 않고, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)는 기존에 저장된 저전압을 유지하므로 제210 트랜지스터(T210)가 기존에 하던 동작을 계속하며, 저전압을 출력한다.
이상과 같은 기본적인 동작을 통하여 입력단으로 입력되는 시작 신호(EM_FLM)가 1H 늦어지며 발광 제어 신호로 출력될 수 있다. 출력된 발광 제어 신호는 발광 제어선(153)에 인가될 뿐만 아니라 다음 행의 발광 신호용 스테이지에 시작 신호(EM_FLM)로 인가된다.
다음 행의 발광 신호용 스테이지는 클록 신호(EM_CLK2)가 인가되던 제1 클록 입력단으로 클록 신호(EM_CLK1)가 인가되며, 클록 신호(EM_CLK1)가 인가되던 제2 클록 입력단으로 클록 신호(EM_CLK2)가 인가된다.
이하에서는 일 실시예에 따른 발광 신호용 스테이지의 구체적인 구조를 도 14 및 도 15를 통하여 살펴본다.
도 14는 일 실시예에 따른 발광 신호용 스테이지의 배치도이고, 도 15는 일 실시예에 따른 발광 신호용 스테이지의 단면도이다.
도 14에서 네모 내에 x표 있는 마크는 절연막에 위치하는 오프닝을 나타내며 상부의 도전층과 하부의 도전층이 전기적으로 연결되도록 한다.
발광 신호용 스테이지에 포함되어 있는 트랜지스터 및 커패시터의 단면 구조는 동일하다.
발광 신호용 스테이지에 포함되는 각 트랜지스터는 도 15에서 도시하고 있는 제210 트랜지스터와 같이 기판(110)의 위에 위치하는 반도체층(C210), 제1 절연막(140), 및 게이트 전극을 포함하며, 반도체층(C210)과 게이트 전극이 중첩하는 부분에 채널이 위치하고, 반도체층 중 채널의 양측에는 플라즈마 처리 또는 도핑되어 도체화 되어 있는 소스 영역 및 드레인 영역이 위치한다. 층상 구조는 기판(110), 반도체층, 제1 절연막(140), 제1 게이트 도전층, 제2 절연막(141), 제2 게이트 도전층, 제3 절연막(142), 제1 데이터 도전층, 제4 절연막(143)으로 이루어져 있다. 제1 게이트 도전층에는 모든 트랜지스터의 게이트 전극이 포함되어 있다.
제201 트랜지스터(T201)의 게이트 전극(G201)은 연장되어 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)과 전기적으로 연결되어 있다. 반도체층(C201)에 채널 및 소스 영역, 드레인 영역이 위치한다. 반도체층(C201)의 일측은 시작 신호(EM_FLM) 신호 또는 전단 발광 신호용 스테이지의 출력이 전달되는 연결선(2205)과 전기적으로 연결되고, 타측은 제204 트랜지스터(T204)의 게이트 전극(G204)과 전기적으로 연결되는 연결부(2301)와 연결되어 있다. 연결부(2301)는 제1 데이터 도전층에 위치한다. 연결부(2301)에 의하여 제201 트랜지스터(T201)는 제208 트랜지스터(T208) 및 제212 트랜지스터(T212)와 연결되며, 반도체층(C201)이 직접 연장되어 제203 트랜지스터(T203)와도 연결되어 있다.
제202 트랜지스터(T202)의 게이트 전극(G202)은 연장되어 제204 트랜지스터(T204)와 제211 트랜지스터(T211)를 연결하는 연결부(2302)와 전기적으로 연결되어 있다. 반도체층(C202)의 일측은 고전압(VGH)이 인가되는 고전압 배선(2101)과 전기적으로 연결되고, 타측은 제203 트랜지스터(T203)의 반도체층(C203)과 직접 연결되어 있다. 한편, 게이트 전극(G202)은 더욱 연장되어 연결부(2303)와 전기적으로 연결되어 제204 트랜지스터(T204) 및 제205 트랜지스터(T205)와도 전기적으로 연결되어 있다. 연결부(2302, 2303)는 제1 데이터 도전층에 위치한다.
제203 트랜지스터(T203)의 게이트 전극(G203)은 연장되어 연결부(2304)를 통하여 제206 트랜지스터(T206), 제207 트랜지스터(T207), 및 제203 커패시터(Ca203)와 전기적으로 연결되어 있다. 반도체층(C203)의 일측은 연결부(2301)와 연결되어 있으며, 제201 트랜지스터(T201)와 반도체층이 직접 연장되어 연결되고, 반도체층(C203)의 타측은 연장되어 제202 트랜지스터(T202)의 반도체층과 직접 연결되어 있다. 연결부(2304)는 제1 데이터 도전층에 위치한다.
제204 트랜지스터(T204)의 게이트 전극(G204)은 두 부분으로 구성되어 있으며, 연결부(2301)와 전기적으로 연결되면서 제201 트랜지스터(T201)의 일측과 연결되며, 추가 연장되어 제208 트랜지스터(T208)의 게이트 전극(G208), 제212 트랜지스터(T212)의 일측과 전기적으로 연결된다. 반도체층(C204)의 일측은 연결부(2303)와 연결되어 제205 트랜지스터(T205)의 일측과 연결되며, 추가적으로 제202 트랜지스터(T202)의 게이트 전극(G202) 및 제211 트랜지스터(T211)일측과도 연결되어 있다. 반도체층(C204)의 타측은 연결부(2305)를 통하여 제205 트랜지스터(T205)의 일단 및 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)과 전기적으로 연결되어 있다. 연결부(2305)는 제1 데이터 도전층에 위치한다.
제205 트랜지스터(T205)의 게이트 전극(G205)은 연장되어 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)과 전기적으로 연결되어 있으며, 추가 연장되어 제201 트랜지스터(T201)의 게이트 전극(G201)까지 연장되어 있다. 반도체층(C205)의 일측은 저전압(VGL)이 인가되는 저전압 배선(2102)과 전기적으로 연결되고, 타측은 연결부(2303)를 통하여 제204 트랜지스터(T204), 제202 트랜지스터(T202)의 게이트 전극(G202) 및 제211 트랜지스터(T211)의 일단과 전기적으로 연결되어 있다.
제206 트랜지스터(T206)의 게이트 전극(G206)은 연결부(2304)와 전기적으로 연결되며, 제203 커패시터(Ca203)를 통하여 CLK2 클록 신호가 인가되는 제1 클록 배선(2104)과 전기적으로 연결되며, 또한, 연결부(2304)를 통하여 제203 트랜지스터(T203)의 게이트 전극(G203) 및 제207 트랜지스터(T207)의 일단과 전기적으로 연결되어 있다. 반도체층(C206)의 일측은 연결부(2307)와 연결되어 제201 커패시터(Ca201), 제208 트랜지스터(T208)의 일측, 및 제209 트랜지스터(T209)의 게이트 전극(G209)과 연결되며, 타측은 직접 연장되어 제207 트랜지스터(T207)의 일측과 연결되고, 연결부(2308)에 의하여 제202 커패시터(Ca202)와 전기적으로 연결되어 있다. 연결부(2307, 2308)는 제1 데이터 도전층에 위치한다.
제207 트랜지스터(T207)의 게이트 전극(G207)은 연장되어 제202 커패시터(Ca202)의 일 전극을 구성하고, 연결부(2309)와 연결되어 제211 트랜지스터(T211)의 일단과 연결되어 있다. 반도체층(C207)의 일측은 연결부(2304)로 연결되어 제206 트랜지스터(T206)의 게이트 전극(G206) 및 제203 트랜지스터(T203)의 게이트 전극(G203)과 연결되며, 제203 커패시터(Ca203)를 통하여 CLK2 클록 신호가 인가되는 제1 클록 배선(2104)과 전기적으로 연결된다. 타측은 직접 연장되어 제206 트랜지스터(T206)의 일측과 연결되고, 연결부(2308)와 연결되어 제202 커패시터(Ca202)의 타측 전극과 전기적으로 연결되어 있다.
제208 트랜지스터(T208)의 게이트 전극(G208)은 연장되어 제212 트랜지스터(T212)의 일측과 연결되며, 연결부(2301)를 통하여 제201 트랜지스터(T201)의 일측, 및 제204 트랜지스터(T204)의 게이트 전극(G204)까지 전기적으로 연결된다. 반도체층(C208)의 일측은 연결부(2306)와 연결되어 제201 커패시터(Ca201) 및 제206 트랜지스터(T206)의 일측과 연결되며, 타측은 연결부(2310) 및 연결부(2101-1)와 연결되어 고전압(VGH)이 인가되는 고전압 배선(2101)과 전기적으로 연결되고, 연장되어 제202 트랜지스터(T202)의 일단까지 연장되어 있다. 연결부(2306, 2310)는 제1 데이터 도전층에 위치하며, 연결부(2101-1)는 제2 게이트 도전층에 위치한다.
제209 트랜지스터(T209)의 게이트 전극(G209)은 복수(도 14에서는 4개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 연장되어 제201 커패시터(Ca201)와 연결되며, 연결부(2307)를 통하여 제206 트랜지스터(T206)의 일측과 연결되어 있다. 반도체층(C209)의 일측은 입력측 전극(SD209) 및 연결부(2101-2)를 통하여 고전압 배선(2101)과 전기적으로 연결되고, 타측은 출력 배선(2201)과 연결되어 있다. 입력측 전극(SD209)은 제1 데이터 도전층에 위치하며, 연결부(2101-2)는 제2 게이트 도전층에 위치한다.
제210 트랜지스터(T210)의 게이트 전극(G210)은 복수(도 14에서는 4개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 연장부(2311)에 의하여 제203 커패시터(Ca203)와 연결되며, 타측으로 연장되어 제212 트랜지스터(T212)의 일단과 연결되어 있다. 반도체층(C210)의 일측은 입력측 전극(SD210)을 통하여 저전압 배선(2102)과 전기적으로 연결되고, 타측은 출력 배선(2201)과 연결되어 있다. 입력측 전극(SD210)은 제1 데이터 도전층에 위치한다.
출력 배선(2201)은 연장하는 연결선(2202) 및 연결부(2202-1)를 통하여 발광 신호선(153)까지 전기적으로 연결되며, 연결부(2202-1)는 제1 게이트 도전층에 위치하고, 연결선(2202)은 제1 데이터 도전층에 위치한다.
제211 트랜지스터(T211)의 게이트 전극(G211)은 연장되어 저전압 배선(2102)과 전기적으로 연결되고, 반도체층(C211)의 일측은 연결부(2309)와 연결되어 제202 커패시터(Ca202) 및 제207 트랜지스터(T207)의 일단과 연결되며, 타측은 연결부(2302)를 통하여 제202 트랜지스터(T202)의 게이트 전극(G202), 제204 트랜지스터(T204)의 일단 및 제205 트랜지스터(T205)의 일단과 연결되어 있다.
제212 트랜지스터(T212)의 게이트 전극(G212)은 연장되어 저전압 배선(2102)과 전기적으로 연결되고, 반도체층(C212)의 일측은 제210 트랜지스터(T210)의 게이트 전극(G210)과 전기적으로 연결되고, 타측은 제201 트랜지스터(T201)의 일측, 제203 트랜지스터(T203)의 일측, 제204 트랜지스터(T204)의 게이트 전극(G204) 및 제208 트랜지스터(T208)의 게이트 전극과 전기적으로 연결되어 있다.
커패시터(Ca201, Ca202, Ca203)는 도 15에서 도시하고 있는 제203 커패시터(Ca203)와 같이, 제1 게이트 도전층 및 제2 게이트 도전층을 두 전극으로 하며, 그 사이에 위치하는 제2 절연막(141)을 유전체로 하는 단면 구조를 가진다.
제201 커패시터(Ca201)는 일 전극(2212)은 고전압 배선(2101)과 연결되며, 타 전극(2211)은 연장되어 제209 트랜지스터(T209)의 게이트 전극(G209), 제206 트랜지스터(T206)의 일단, 및 제208 트랜지스터(T208)의 일단과 연결되어 있다.
제202 커패시터(Ca202)는 일 전극(2222)은 연결부(2308)에 의하여 제206 트랜지스터(T206)의 일단 및 제207 트랜지스터(T207)의 일단과 연결되며, 타 전극(2221)은 연장되어 제207 트랜지스터(T207)의 게이트 전극(G207)과 연결되고, 연결부(2309)에 의하여 제211 트랜지스터(T211)의 일단과 연결되어 있다.
제203 커패시터(Ca203)는 일 전극(2232)은 연결부(2304)에 의하여 제203 트랜지스터(T203)의 게이트 전극(G203), 제206 트랜지스터(T206)의 게이트 전극(G206), 제207 트랜지스터(T207)의 일단, 및 CLK2 클록 신호가 인가되는 제1 클록 배선(2104)과 전기적으로 연결되며, 타 전극(2231)은 연결부(2311)를 통하여 제210 트랜지스터(T210)의 게이트 전극(G210)과 연결되어 있다.
이하에서는, 도 16 내지 도 18 및 도 22를 이용하여 복수의 신호 생성부에 포함되는 스캔 신호용 스테이지에 대하여 살펴본다. 스캔 신호용 스테이지는 제1 스캔 신호용 스테이지(GWS), 제2 스캔 신호용 스테이지(GIS), 및 바이패스 신호용 스테이지(GBS)에 공통적으로 사용될 수 있으며, 동일한 스테이지이지만, 입력되는 클록 신호 및 시작 신호가 달라 다른 출력을 생성한다.
즉, 도 22에서 스캔 신호용 스테이지가 제2 스캔 신호용 스테이지(GIS)로 사용되는 경우에는 클록 신호로 CLK1, CLK2가 인가되며, 시작 신호로 GI_FLM이 인가된다.
한편, 도 22에서 스캔 신호용 스테이지가 제1 스캔 신호용 스테이지(GWS)로 사용되는 경우에는 클록 신호로 CLK1, CLK2가 인가되며, 시작 신호로는 GI_FLM보다 1H 늦은 신호가 인가될 수 있다. 이는 제1 스캔 신호(GW(1))가 제2 스캔 신호(GI(1))보다 1H 늦은 신호이기 때문이다.
또한, 도 22에서 스캔 신호용 스테이지가 바이패스 신호용 스테이지(GBS)로 사용되는 경우에는 클록 신호로 CLK1, CLK2가 인가되며, 시작 신호로 GB_FLM이 인가된다.
한편, 스캔 신호용 스테이지가 제1 스캔 신호용 스테이지(GWS), 제2 스캔 신호용 스테이지(GIS), 및 바이패스 신호용 스테이지(GBS)로 사용될 때 클록 신호가 입력되는 입력단이 서로 바뀔 수도 있다. 즉, 본 행의 스캔 신호용 스테이지에서 제1 입력단에 CLK1 클록 신호가 인가되면, 제2 입력단에는 CLK2 클록 신호가 인가되지만, 다음 행의 스캔 신호용 스테이지에서는 제1 입력단에 CLK2 클록 신호가 인가되고, 제2 입력단에는 CLK1 클록 신호가 인가된다.
이하에서는 도 16을 통하여 스캔 신호용 스테이지의 회로 구조를 살펴본다.
도 16은 일 실시예에 따른 스캔 신호용 스테이지의 회로도이다.
본 실시예에 따른 각 스캔 신호용 스테이지는 고레벨 출력부(3551), 저레벨 출력부(3552), 제1 노드 제1 제어부(3555), 제1 노드 제2 제어부(3556), 제2 노드 제1 제어부(3553), 제2 노드 제2 제어부(3554), 및 제1 연결부(3557)를 포함한다.
각 스캔 신호용 스테이지의 핵심적인 구조를 살펴보면 다음과 같다.
고레벨 출력부(3551)는 스캔 신호의 고전압(VGH)을 출력하는 부분이고, 저레벨 출력부(3552)는 스캔 신호의 저전압(VGL)을 출력하는 부분이다. 고레벨 출력부(3551)와 저레벨 출력부(3552)는 출력단(OUT)과 연결되어 있으며, 고레벨 출력부(3551)에서 고전압(VGH)이 출력될 때에는 저레벨 출력부(3552)는 출력을 하지 않으며, 저레벨 출력부(3552)에서 저전압(VGL)이 출력될 때에는 고레벨 출력부(3551)는 출력을 하지 않는다.
고레벨 출력부(3551)는 제1 노드(QB)의 전압에 따라서 제어되며, 제1 노드(QB)의 전압은 제1 노드 제1 제어부(3555) 및 제1 노드 제2 제어부(3556) 에 의하여 제어된다.
저레벨 출력부(3552)는 제2 노드(Q)의 전압에 따라서 제어되며, 제2 노드(Q)의 전압은 제2 노드 제1 제어부(3553) 및 제2 노드 제2 제어부(3554)에 의하여 제어된다. 구체적으로, 저레벨 출력부(2552)는 제2 노드(Q)와 제1 연결부(3557)에 의하여 연결되어 있어 제2-1 노드(QF)의 전압에 따라서 제어된다. 하지만, 제1 연결부(3557)에 포함되어 있는 제308 트랜지스터(T308)가 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 사실상 저레벨 출력부(3552)는 제2 노드(Q)의 전압에 따라서 제어된다.
도 16의 스캔 신호용 스테이지는 두 개의 클록 신호(CLK1, CLK2)를 인가 받으며, 다음 행의 스캔 신호용 스테이지는 두 개의 클록 신호가 서로 바뀌어 입력되도록 연결되어 있다. 또한, 도 16의 스캔 신호용 스테이지는 입력단을 통하여 시작 신호(FLM 신호)를 전달 받는 것으로 도시되어 있지만, 선행하는 스캔 신호용 스테이지(전단 스캔 신호용 스테이지)가 있는 경우에는 선행하는 스캔 신호용 스테이지의 출력이 입력단으로 입력될 수 있다.
각 스캔 신호용 스테이지의 각 부분을 상세하게 살펴보면 아래와 같다.
고레벨 출력부(3551)는 제306 트랜지스터(T306) 및 제301 커패시터(Ca301)를 포함한다. 제306 트랜지스터(T306)의 게이트 전극은 제1 노드(QB)와 연결되어 있으며, 입력측 단자는 고전압(VGH) 단자와 연결되며, 출력측 단자는 출력단(OUT)과 연결되어 있다. 그 결과 제1 노드(QB)의 전압이 저전압일 때 고전압(VGH)이 출력단(OUT)으로 출력되며, 제1 노드(QB)의 전압이 고전압일 때 제306 트랜지스터(T306)는 턴 오프 되어 아무런 출력을 하지 않는다. 제301 커패시터(Ca301)의 일단은 고전압(VGH)이 인가되며 타단은 제1 노드(QB)와 연결되어 제1 노드(QB)의 전압을 유지하는 역할을 한다.
저레벨 출력부(3552)는 제307 트랜지스터(T307) 및 제302 커패시터(Ca302)를 포함한다. 제307 트랜지스터(T307)의 게이트 전극은 제2-1 노드(QF)와 연결되어 있으며, 입력측 단자는 제1 클록 신호(CLK1)가 인가되는 제1 입력단에 연결되며, 출력측 단자는 출력단(OUT)과 연결되어 있다. 그 결과 제2-1 노드(QF)의 전압이 저전압일 때 제1 클록 신호(CLK1)의 전압이 출력단(OUT)으로 출력되며, 제2-1 노드(QF)의 전압이 고전압일 때 제307 트랜지스터(T307)는 아무런 출력을 하지 않는다. 여기서, 제2-1 노드(QF)가 저전압이기 위해서는 제2 노드(Q)가 시작 신호(FLM)로 저전압을 인가 받아야 하며, 제2-1 노드(QF)로 인가된 저전압은 제302 커패시터(Ca302)에 저장되며, 이 때의 제1 클록 신호(CLK1)의 전압이 출력단(OUT)으로 출력된다. 제1 연결부(3557)에 포함되어 있는 제308 트랜지스터(T308)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제2-1 노드(QF)의 전압은 제2 노드(Q)의 전압과 실질적으로 동일한 전압을 가진다. 그러므로 저레벨 출력부(3552)는 제2 노드(SR_Q)에 의하여 제어된다. 제302 커패시터(Ca302)의 일단은 출력단(OUT)과 연결되며, 타단은 제2-1 노드(QF)와 연결되어 있어, 제2-1 노드(QF)의 전압을 저장하고 유지시키는 역할을 한다.
제1 노드(QB)의 전압을 제어하는 제1 노드 제1 제어부(3555) 및 제1 노드 제2 제어부(3556)를 살펴본다.
제1 노드 제1 제어부(3555)는 제304 트랜지스터(T304)를 포함한다. 제304 트랜지스터(T304)의 게이트 전극은 제2 노드(Q)와 연결되어 있으며, 입력측 단자는 제2 클록 신호(CLK2)가 인가되는 제1 입력단에 연결되며, 출력측 단자는 제1 노드(QB)와 연결되어 있다. 그 결과 제2 노드(Q)의 전압에 따라 제어되어 제1 노드(QB)의 전압을 변경시키며, 본 실시예에서는 제1 노드(QB)의 전압을 클록 신호의 고 전압으로 변경시킨다.
제1 노드 제2 제어부(3556)는 제305 트랜지스터(T305)를 포함한다. 제305 트랜지스터(T305)의 게이트 전극은 제2 클록 신호(CLK2)가 인가되는 제1 입력단에 연결되며, 입력측 단자는 저전압(VGL)을 전달받으며, 출력측 단자는 제1 노드(QB)와 연결되어 있다. 그 결과 제1 입력단으로 입력되는 제2 클록 신호(CLK2)에 따라서 제1 노드(QB)의 전압을 저전압(VGL)으로 변경시킨다.
제2 노드(Q)의 전압을 제어하는 제2 노드 제1 제어부(3553) 및 제2 노드 제2 제어부(3554)를 살펴본다.
제2 노드 제1 제어부(3553)는 제301 트랜지스터(T301)를 포함한다. 제301 트랜지스터(T301)의 게이트 전극은 제2 클록 신호(CLK2)가 인가되는 제1 입력단에 연결되며, 입력측 단자는 시작 신호 입력단(시작 신호(FLM) 신호 또는 전단 스캔 신호용 스테이지의 출력이 입력되는 입력단)에 연결되고, 출력측 단자는 제2 노드(Q)와 연결되어 있다. 제301 트랜지스터(T301)는 두 개의 트랜지스터로 구성될 수 있으며, 게이트 전극은 동일하게 제1 입력단에 연결되며, 일측 트랜지스터의 입력측 단자는 시작 신호 입력단에 연결되고, 타측 트랜지스터의 출력측 단자는 제2 노드(Q)와 연결되어 있으며, 일측 트랜지스터의 출력측 단자와 타측 트랜지스터의 입력측 단자는 서로 연결되어 있을 수 있다. 그 결과, 제1 입력단으로 입력되는 제2 클록 신호(CLK2)에 따라서 제2 노드(Q)의 전압을 시작 신호 입력단으로 입력되는 전압으로 변경시킨다.
제2 노드 제2 제어부(3554)는 제302 트랜지스터(T302) 및 제303 트랜지스터(T303)를 포함한다. 제302 트랜지스터(T302)의 게이트 전극은 제1 노드(QB)에 연결되며, 입력측 단자는 고전압(VGH)을 인가받고, 출력측 단자는 제303 트랜지스터(T303)의 입력측 단자와 연결되어 있다. 제303 트랜지스터(T303)의 게이트 전극은 제1 클록 신호(CLK1)가 인가되는 제2 입력단에 연결되며, 입력측 단자는 제302 트랜지스터(T302)의 출력측 단자에 연결되고, 출력측 단자는 제2 노드(Q)와 연결되어 있다. 그 결과 제1 노드(QB)가 저전압이고, 제1 클록 신호(CLK1)가 저전압일 때, 제2 노드(Q)는 고전압(VGH)으로 바뀐다. 이에 따라서 제1 노드(QB)가 저전압(VGL)이고, 제1 클록 신호(CLK1)가 저전압일 때, 제2 노드(Q)의 전압은 고전압(VGH)값을 가진다.
이상에서 설명한 바와 달리, 입력측 단자와 출력측 단자는 연결되는 전압의 크기에 따라서 반대로 명명될 수 있다.
이와 같은 구성을 가지는 스캔 신호용 스테이지는 두 개의 클록 신호가 각각 인가되는 두 클록 입력단 및 시작 신호 입력단으로 인가되는 신호에 따라서 동작이 정해진다.
스캔 신호용 스테이지가 제1 스캔 신호용 스테이지(GWS), 제2 스캔 신호용 스테이지(GIS), 및 바이패스 신호용 스테이지(GBS)로 사용될 때, 도 22에 도시된 클록 신호로 CLK1, CLK2가 사용되며, 추가적으로 시작 신호로 서로 다른 시작 신호가 인가된다. 즉, 도 22에서는 제2 스캔 신호용 스테이지(GIS)로 사용되는 경우에 인가되는 시작 신호로 GI_FLM 및 바이패스 신호용 스테이지(GBS)로 사용되는 경우에 인가되는 시작 신호로 GB_FLM가 도시되어 있다. 한편, 제1 스캔 신호용 스테이지(GWS)로 사용되는 경우에는 GI_FLM 보다 1H 늦은 신호가 시작 신호로 인가된다.
동작면에서는 차이가 없으므로, 이하에서는 이들 3가지 스테이지 중 제2 스캔 신호용 스테이지(GIS)로 사용되는 경우를 중심으로 도 22의 CLK1, CLK2, 및 GI_FLM를 이용하여 살펴본다.
스캔 신호용 스테이지의 출력단(OUT)의 출력은 제306 트랜지스터(T306) 및 제307 트랜지스터(T307)의 동작에 따라서 출력된다.
고전압(VGH)을 출력하는 제306 트랜지스터(T306)는 제305 트랜지스터(T305)가 턴 온 될 때, 제1 노드(QB)가 저전압(VGL)을 가져 고전압(VGH)을 출력단(OUT)으로 출력한다. 제305 트랜지스터(T305)의 턴 온은 제1 입력단으로 인가되는 제2 클록 신호(CLK2)가 저전압을 가질 때만이다. 그러므로 제1 입력단으로 인가되는 제2 클록 신호(CLK2)가 저전압을 가지면 스캔 신호용 스테이지는 고전압(VGH)을 출력한다.
한편, 제2 클록 신호(CLK2)가 저전압일 때에는 제301 트랜지스터(T301)도 턴 온 되어 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 제2 노드(Q) 및 제2-1 노드(QF)로 전달되어 제302 커패시터(Ca302)에 저장된다. 이 때, 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 고전압을 가지면 제307 트랜지스터(T307)는 턴 온 되지 않아 동작하지 않는다. 하지만, 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 저전압을 가지면 제307 트랜지스터(T307)가 턴 온되어 제1 클록 신호(CLK1)를 출력한다. 제2 클록 신호(CLK2)가 저전압이면, 제1 클록 신호(CLK1)는 고전압을 가지므로, 스캔 신호용 스테이지의 출력단(OUT)은 고전압을 출력한다. 하지만, 제2 클록 신호(CLK2)가 고전압을 가지면, 이 때 제302 커패시터(Ca302)에 저장되어 있는 저전압에 의하여 제307 트랜지스터(T307)가 턴 온되고, 그 때의 제1 클록 신호(CLK1), 즉 저전압이 출력된다.
그러므로 스캔 신호용 스테이지는 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 제2 클록 신호(CLK2)가 저전압일 때 제302 커패시터(Ca302)에 저장되었다가, 제2 클록 신호(CLK2)가 고전압일 때 제307 트랜지스터(T307)를 통하여 저전압의 제1 클록 신호(CLK1)가 출력된다. 그러므로 입력과 출력이 한 클록만큼 차이가 있어, 하나의 클록 신호 폭(1H) 만큼 지연된 신호가 출력된다.
도 22를 참고하면, GI_FLM 시작 신호는 출력되는 제2 스캔 신호(GI(1))와 파형에서는 차이가 있지만, 스캔 신호용 스테이지의 동작에서 실제로 사용되는 GI_FLM 시작 신호는 제2 클록 신호(CLK2)가 저전압일 때의 전압만이므로 시작 신호로 GI_FLM이 인가되거나 전단의 제2 스캔 신호(GI(n))가 인가되거나 모두 동일한 출력이 생성된다.
또한, 본 실시예에서는 제1 스캔 신호(GW(n)) 및 제2 스캔 신호(GI(n))는 한 프레임 내에서 3개의 저전압이 존재하지만, 바이패스 신호(GB(n))는 한 프레임 내에서 하나의 저전압만이 존재한다. 하지만, 실시예에 따라서는 제1 스캔 신호(GW(n)), 제2 스캔 신호(GI(n)), 및 바이패스 신호(GB(n)) 모두가 한 프레임 내에서 한 개의 저전압만이 존재할 수도 있다.
이하에서는 도 17 및 도 18을 이용하여 스캔 신호용 스테이지의 구체적인 구조를 살펴본다.
도 17은 일 실시예에 따른 스캔 신호용 스테이지의 배치도이고, 도 18은 일 실시예에 따른 스캔 신호용 스테이지의 단면도이다.
도 17에서 네모 내에 x표 있는 마크는 절연막에 위치하는 오프닝을 나타내며 상부의 도전층과 하부의 도전층이 전기적으로 연결되도록 한다.
스캔 신호용 스테이지에 포함되는 각 트랜지스터는 도 18에서 도시하고 있는 제306 트랜지스터(T306)와 같이 기판(110)의 위에 위치하는 반도체층, 제1 절연막(140), 및 게이트 전극을 포함하며, 반도체층과 게이트 전극이 중첩하는 부분에 채널이 위치하고, 반도체층 중 채널의 양측에는 플라즈마 처리 또는 도핑되어 도체화 되어 있는 소스 영역 및 드레인 영역이 위치한다.
제301 트랜지스터(T301)의 게이트 전극(G301)은 두 부분으로 구성되어 있으며, 일측으로 연장되어 제305 트랜지스터(T305)의 게이트 전극(G305)까지 연장되며, 타측으로는 연장되어 CLK2 클록 신호가 인가되는 제1 클록 배선(2104)과 전기적으로 연결되어 있다. 또한, 게이트 전극(G301)은 연결부(3302)에 의하여 제304 트랜지스터(T304)의 일측과 연결되어 있다. 반도체층(C301)의 일측은 시작 신호(FLM) 신호 또는 전단 스캔 신호용 스테이지의 출력이 전달되는 연결선(3205)과 전기적으로 연결되고, 타측은 제304 트랜지스터(T304)의 게이트 전극(G304), 제308 트랜지스터(T308)의 일측, 및 제303 트랜지스터(T303)의 일측과 전기적으로 연결되는 연결부(3301)와 연결되어 있다. 연결부(3301, 3302)는 제1 데이터 도전층에 위치한다.
제302 트랜지스터(T302)의 게이트 전극(G302)은 연장되어 제306 트랜지스터(T306) 및 제301 커패시터(Ca301)의 일 전극(3211)까지 연장되어 있다. 또한, 연결부(3303)와 연결되어 제304 트랜지스터(T304)의 일측 및 제305 트랜지스터(T305)의 일측과도 전기적으로 연결되어 있다. 반도체층(C302)의 일측은 고전압(VGH)이 인가되는 고전압 배선(3101)과 전기적으로 연결되고, 타측은 제303 트랜지스터(T303)의 일측과 반도체층으로 직접 연결되어 있다. 즉, 반도체층(C302)은 연장되어 제303 트랜지스터(T303)의 반도체층(C303)과 일체를 이룬다. 연결부(3303)는 제1 데이터 도전층에 위치한다.
제303 트랜지스터(T303)의 게이트 전극(G303)은 일측으로 연장되어 CLK1 클록 신호가 인가되는 제2 클록 배선(3103)과 전기적으로 연결되며, 타측으로 연장되어 제307 트랜지스터(T307)의 일측과 연결되어 있다. 반도체층(C303)의 일측은 연결부(3301)를 통하여 제301 트랜지스터(T301)의 일측과 연결되며, 반도체층(C303)은 연장되어 제302 트랜지스터(T302)의 일측과 반도체층으로 직접 연결되어 있다.
제304 트랜지스터(T304)의 게이트 전극(G304)은 일 측으로 연장되어 연결부(3301)를 통하여 제301 트랜지스터(T301) 및 제303 트랜지스터(T303)와 연결되며, 타측으로 연장되어 연결부(3304)를 통하여 제308 트랜지스터(T308)의 일측과 연결되어 있다. 반도체층(C304)의 일측은 연결부(3302)를 통하여 제301 트랜지스터(T301)의 게이트 전극(G301)과 연결되고, 타측은 연결부(3303)를 통하여 제302 트랜지스터(T302)의 게이트 전극(G302), 제306 트랜지스터(T306)의 게이트 전극(G306) 및 제305 트랜지스터(T305)의 일측과 전기적으로 연결되어 있다. 연결부(3304)는 제1 데이터 도전층에 위치한다.
제305 트랜지스터(T305)의 게이트 전극(G305)은 연장되어 제301 트랜지스터(T301)의 게이트 전극(G301)과 연결되며, CLK2 클록 신호가 인가되는 제1 클록 배선(2104)까지 전기적으로 연결되어 있다. 반도체층(C305)의 일측은 저전압(VGL)이 인가되는 저전압 배선(3102)과 전기적으로 연결되고, 타측은 연결부(3303)를 통하여 제302 트랜지스터(T302)의 게이트 전극(G302), 제306 트랜지스터(T306)의 게이트 전극(G306) 및 제304 트랜지스터(T304)의 일측과 전기적으로 연결되어 있다.
제306 트랜지스터(T306)의 게이트 전극(G306)은 복수(도 17에서는 2개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 연장되어 제301 커패시터(Ca301)의 일 전극(3211) 및 제302 트랜지스터(T302)의 게이트 전극(G302)과 연결되어 있다. 반도체층(C306)의 일측은 연결 전극(SD306)에 의하여 제301 커패시터(Ca301)의 일 전극(3212)과 연결되며, 제301 커패시터(Ca301)를 통하여 고전압 배선(3101)과 전기적으로 연결된다. 반도체층(C306)의 타측은 출력 배선(3201)과 연결되어 있다. 연결 전극(SD306)은 제1 데이터 도전층에 위치한다.
제307 트랜지스터(T307)의 게이트 전극(G307)은 복수(도 17에서는 4개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 일 부분은 제302 커패시터(Ca302)의 일전극(3221)을 이루며, 연장되어 연결부(3305)에 의하여 제308 트랜지스터(T308)의 일단과 연결되어 있다. 반도체층(C307)의 일측은 연결 전극(SD307)에 의하여 제303 트랜지스터(T303)의 게이트 전극(G303)과 전기적으로 연결되어 있으며, 제303 트랜지스터(T303)의 게이트 전극(G303)을 지나 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)과도 연결되어 있다. 반도체층(C307)의 타측은 출력 배선(3201)과 연결되어 있다. 연결 전극(SD307)은 제1 데이터 도전층에 위치한다.
출력 배선(3201)은 연결부(3101-1) 및 연결선(3202)에 의하여 신호선과 전기적으로 연결되며, 출력 배선(3201) 및 연결선(3202)은 제1 데이터 도전층에 위치하며, 연결부(3101-1)는 제1 게이트 도전층에 위치한다. 스캔 신호용 스테이지가 제1 스캔 신호용 스테이지(GWS)일 때 신호선은 제1 스캔선(151)이고, 제2 스캔 신호용 스테이지(GIS)일 때 신호선은 제2 스캔선(152)이며, 바이패스 신호용 스테이지(GBS)일 때 신호선은 바이패스 신호선(158)이다.
제308 트랜지스터(T308)의 게이트 전극(G308)은 연장되어 저전압(VGL)이 인가되는 저전압 배선(3102)과 전기적으로 연결된다. 반도체층(C308)의 일측은 연결부(3305)에 의하여 제307 트랜지스터(T307)의 게이트 전극(G307)과 전기적으로 연결되며, 타측은 연결부(3304)에 의하여 제304 트랜지스터(T304)의 게이트 전극(G304)과 전기적으로 연결된다.
커패시터(Ca301, Ca302)는 제1 게이트 도전층 및 제2 게이트 도전층을 두 전극으로 하며, 그 사이에 위치하는 제2 절연막(141)을 유전체로 하는 단면 구조를 가진다.
제301 커패시터(Ca301)는 일 전극(3212)은 연장되어 고전압 배선(3101)과 연결되며, 타 전극(3211)은 제306 트랜지스터(T306)의 게이트 전극(G306)의 일 부분에 위치한다.
제302 커패시터(Ca302)는 일 전극(3222)은 출력 배선(3201)과 전기적으로 연결되어 있으며, 타 전극(3221)은 제307 트랜지스터(T307)의 게이트 전극(G307)의 일 부분에 위치한다.
이하에서는, 도 19 내지 도 22를 이용하여 데이터 분배부에 포함되는 디먹스(DeMUX)에 대하여 살펴본다.
먼저, 도 19를 이용하여 디먹스(DeMUX)의 회로 구조를 살펴본다.
도 19는 일 실시예에 따른 데이터 분배부의 회로도이다.
디먹스(DeMUX)는 하나의 입력측 단자와 3개의 출력측 단자를 가지며, 입력측 단자로 입력된 신호가 선택 신호(CLA, CLB, CLC)에 의하여 선택된 출력측 단자로 출력된다.
디먹스(DeMUX)는 3개의 트랜지스터(T401, T402, T403)를 포함하며, 입력측 단자는 모 데이터선(170-0)에 연결되어 모 데이터 전압(DATA)이 입력되며, 출력측 단자로는 각 데이터선(171R, 171G, 171B)이 연결되어 있다.
제401 트랜지스터(T401)는 게이트 전극이 제1 선택선(4201)과 연결되며, 입력측 단자는 모 데이터선(170-0)과 연결되며, 출력측 단자는 적색 데이터선(171R)과 연결된다. 제401 트랜지스터(T401)는 제1 선택선(4201)에 인가되는 CLA 선택 신호에 의하여 모 데이터 전압(DATA)중 일부분이 선택되어 데이터 전압(Dmr)으로 적색 데이터선(171R)에 인가된다.
제402 트랜지스터(T402)는 게이트 전극이 제2 선택선(4202)과 연결되며, 입력측 단자는 모 데이터선(170-0)과 연결되며, 출력측 단자는 녹색 데이터선(171G)과 연결된다. 제402 트랜지스터(T402)는 제2 선택선(4202)에 인가되는 CLB 선택 신호에 의하여 모 데이터 전압(DATA)중 일부분이 선택되어 데이터 전압(Dmg)으로 녹색 데이터선(171G)에 인가된다.
제403 트랜지스터(T403)는 게이트 전극이 제3 선택선(4203)과 연결되며, 입력측 단자는 모 데이터선(170-0)과 연결되며, 출력측 단자는 청색 데이터선(171B)과 연결된다. 제403 트랜지스터(T403)는 제3 선택선(4203)에 인가되는 CLC 선택 신호에 의하여 모 데이터 전압(DATA)중 일부분이 선택되어 데이터 전압(Dmb)으로 청색 데이터선(171B)에 인가된다.
그 결과, 디먹스(DeMUX)는 모 데이터 전압(DATA)이 입력되면, 선택 신호(CLA, CLB, CLC)에 의하여 분할된 데이터 전압(Dmr, Dmg, Dmb)을 각 데이터선(171R, 171G, 171B)에 인가한다. 본 실시예에 따른 선택 신호(CLA, CLB, CLC)는 도 22에서 도시된 바와 같으며, 저전압이 서로 중첩하지 않는다. 그 결과 디먹스(DeMUX)를 통하여 각 데이터선(171R, 171G, 171B)에 인가되는 데이터 전압(Dmr, Dmg, Dmb)은 시간적으로 중첩되지 않는다. 또한, 도 22에 의하면, 3개의 선택 신호(CLA, CLB, CLC)는 1H의 구간 내에 모두 인가된다.
이하에서는 도 20 및 도 21을 이용하여 디먹스(DeMUX)의 구체적인 구조를 살펴본다.
도 20은 일 실시예에 따른 데이터 분배부의 배치도이고, 도 21은 일 실시예에 따른 데이터 분배부의 단면도이다.
도 20에서 네모 내에 x표 있는 마크는 절연막에 위치하는 오프닝을 나타내며 상부의 도전층과 하부의 도전층이 전기적으로 연결되도록 한다.
디먹스(DeMUX)에 포함되는 각 트랜지스터는 도 21에서 도시하고 있는 제401 트랜지스터(T401)와 같이 기판(110)의 위에 위치하는 반도체층(C401), 제1 절연막(140), 및 게이트 전극(G401)을 포함하며, 반도체층(C401)과 게이트 전극(G401)이 중첩하는 부분에 채널이 위치하고, 반도체층(C401) 중 채널의 양측에는 플라즈마 처리 또는 도핑되어 도체화 되어 있는 소스 영역 및 드레인 영역이 위치한다.
제401 트랜지스터(T401)의 게이트 전극(G401)은 데이터선(171R, 171G, 171B)의 연장 방향에 따라 일자로 길게 연장되어 제1 선택선(4201)과 전기적으로 연결된다. 반도체층(C401)은 게이트 전극(G401)을 따라 길게 연장되어 있으며, 게이트 전극(G401)의 폭보다 넓게 형성되어 있다. 입력측 전극(S401)은 모 데이터선(170-0)과 전기적으로 연결되어 있으며, 출력측 전극(D401)은 연결부(4301)에 의하여 적색 데이터선(171R)과 전기적으로 연결되어 있다.
제402 트랜지스터(T402)의 게이트 전극(G402)은 데이터선(171R, 171G, 171B)의 연장 방향에 따라 일자로 길게 연장되어 제2 선택선(4202)과 전기적으로 연결된다. 반도체층(C402)은 게이트 전극(G402)을 따라 길게 연장되어 있으며, 게이트 전극(G402)의 폭보다 넓게 형성되어 있다. 입력측 전극(S402)은 모 데이터선(170-0)과 전기적으로 연결되어 있으며, 출력측 전극(D402)은 연결부(4302)에 의하여 녹색 데이터선(171G)과 전기적으로 연결되어 있다.
제403 트랜지스터(T403)의 게이트 전극(G403)은 데이터선(171R, 171G, 171B)의 연장 방향에 따라 일자로 길게 연장되어 제3 선택선(4203)과 전기적으로 연결된다. 반도체층(C403)은 게이트 전극(G403)을 따라 길게 연장되어 있으며, 게이트 전극(G403)의 폭보다 넓게 형성되어 있다. 입력측 전극(S403)은 모 데이터선(170-0)과 전기적으로 연결되어 있으며, 출력측 전극(D403)은 연결부(4303)에 의하여 청색 데이터선(171B)과 전기적으로 연결되어 있다.
선택선(4201, 4202, 4203)은 제1 데이터 도전층에 형성되어 있으며, 모 데이터선(170-0) 및 연결부(4301, 4302, 4303)는 제1 게이트 도전층에 형성되어 있다.
한편, 발광 표시 장치(10)의 상측 영역(10-4)에는 선택선(4201, 4202, 4203)과 동일한 층(제1 데이터 도전층)에 고전압(VGH)이 인가되는 고전압 배선(4101) 및 저전압(VGL)이 인가되는 저전압 배선(4102)도 형성되어 있다. 고전압 배선(4101) 및 저전압 배선(4102)은 선택선(4201, 4202, 4203)은 평행한 방향으로 연장되어 있다. 고전압 배선(4101) 및 저전압 배선(4102)은 발광 신호용 스테이지나 스캔 신호용 스테이지와 연결되어 고전압(VGH) 및 저전압(VGL)을 인가할 수 있다. 또한, 실시예에 따라서는 고전압 배선(4101) 및 저전압 배선(4102)은 화소 회로부(PXC)나 단위 발광 다이오드(LDU)에 인가되어 구동 전압(ELVDD)나 구동 저전압(ELVSS)을 인가하는 배선일 수 있다.
도 22에서는 데이터 분배부 및 각 신호 생성부에 인가되는 신호 및 출력 신호가 도시되어 있다.
도 22는 일 실시예에 따른 발광 신호용 스테이지, 스캔 신호용 스테이지 및 데이터 분배부에 인가되는 신호 및 그에 따른 출력 신호를 도시한 파형도이다.
도 22를 통하여 전체적인 발광 표시 장치(10)의 동작을 설명하면 아래와 같다.
발광 신호용 스테이지(EMS)에서 고전압을 가지는 발광 제어 신호(Em(n))를 출력하는 동안, 제1 스캔 신호용 스테이지(GWS) 및 제2 스캔 신호용 스테이지(GIS)로 사용되는 스캔 신호용 스테이지에서는 3번의 저전압을 가지는 제1 스캔 신호(GW(n)) 및 제2 스캔 신호(GI(n))을 출력하고, 바이패스 신호용 스테이지(GBS)로 사용되는 스캔 신호용 스테이지에서는 1번의 저전압을 가지는 바이패스 신호(GB(n))를 출력한다.
저전압의 제1 스캔 신호(GW(n))는 저전압의 제2 스캔 신호(GI(n))가 인가된 1H 후에 인가되며, 저전압의 바이패스 신호(GB(n))는 세번째 저전압의 제1 스캔 신호(GW(n))가 인가된 1H 이후에 인가된다.
디먹스(DeMUX)에 인가되는 3개의 선택 신호(CLA, CLB, CLC)는 각각 1H 마다 저전압의 선택 신호가 인가되며, 1H 기간 내에 3개의 선택 신호(CLA, CLB, CLC) 모두가 순차적으로 인가된다. 3개의 선택 신호(CLA, CLB, CLC)의 저전압 구간은 서로 중첩하지 않는다.
그 결과, 3개의 선택 신호(CLA, CLB, CLC)에 의하여 1H 내에서 3개의 데이터선(171R, 171G, 171B) 각각에 데이터 전압(Dmr, Dmg, Dmb)이 인가되면, 이를 저전압의 제1 스캔 신호(GW(n))가 인가 되었을 때, 화소 회로부(PXC)의 내로 받아 들이게 된다. 즉, 화소 회로부(PXC)의 제2 트랜지스터(T2)가 제1 스캔 신호(GW(n))에 의하여 턴 온되어, 화소 회로부(PXC)에 해당 데이터 전압(Dmr, Dmg, Dmb)이 입력된다. 세번째의 저전압의 제1 스캔 신호(GW(n))가 인가되었을 때 데이터선(171R, 171G, 171B)에 인가되어 있는 데이터 전압(Dmr, Dmg, Dmb)이 해당 화소 회로부(PXC)의 데이터 전압(Dmr, Dmg, Dmb)이며, 발광 제어 신호(Em(n))가 저전압으로 변경되면, 데이터 전압(Dmr, Dmg, Dmb)에 따라서 출력 전류를 생성하여 단위 발광 다이오드(LDU)로 출력한다.
이하에서는 도 23 및 도 24를 통하여 더미 오프닝(60)의 유무에 따른 표시 품질을 비교하여 살펴본다.
도 23은 비교예에 따른 발광 표시 장치의 표시 휘도 차이를 보여주는 도면이고, 도 24는 일 실시예에 따른 발광 표시 장치의 표시 휘도가 균일한 것을 보여주는 도면이다.
먼저, 도 23의 비교예는 도 10의 구조에서 더미 오프닝(60)이 형성되지 않은 발광 표시 장치이며, 도 24의 실시예는 도 10의 실시예로 더미 오프닝(60)이 도 5에서 도시하고 있는 바와 같이 형성되어 있는 실시예이다.
도 23에서는 비교예에 따른 발광 표시 장치의 우상측을 촬영한 사진 및 우상측 모서리 부분을 확대 촬영한 부분(X1)이 나타나 있다. 도 23에서 확인할 수 있는 바와 같이, 동일한 색 또는 휘도를 표시하도록 데이터 전압이 인가되었지만, 비교예에서는 우측을 따라서 색 또는 휘도가 다른 부분이 존재하는 것을 확인할 수 있다. 도 23에서 색 또는 휘도가 다른 부분은 복수의 신호 생성부가 위치하는 우측 영역(10-3)이며, 중앙 영역(10-1)과 비교할 때 복수의 신호 생성부가 더 형성되면서 화소 회로부(PXC) 내의 반도체층에 누적되어 있는 수소에 따른 표시 흠결이 보다 용이하게 시인되고 있다.
도 24에서는 일 실시예에 따른 발광 표시 장치(10)의 우상측을 촬영한 사진 및 우상측 모서리 부분을 확대 촬영한 부분(X2)이 나타나 있다. 도 24에서는 도 23과 비교할 때, 색 및 휘도가 다른 부분이 존재하지 않는 것을 확인할 수 있다. 즉, 본 실시예에서는 더미 오프닝(60)이 형성되어 있어 반도체층에 수소가 누적되지 않기 때문에, 발광 표시 장치(10)의 우측 영역(10-3)에서 복수의 신호 생성부가 화소 회로부(PXC)에 인접하여 위치하더라도 화소 회로부(PXC)가 영향을 받지 않아 일정한 출력 전류를 생성할 수 있다. 그 결과 표시 품질이 저하되지 않는다.
이상과 같은 발광 표시 장치(10)는 도 2 내지 도 4에서 확인할 수 있는 바와 같이, 발광 표시 장치(10)의 가장 외측에는 단위 발광 다이오드(LDU)가 위치한다. 특히, 단위 발광 다이오드(LDU)는 복수의 신호 생성부, 정전기 방지부(ESD), 및 디먹스(DeMUX)보다 외측에 위치하고 있어, 비표시 영역이 매우 좁은 것을 알 수 있다. 이에 본 실시예의 발광 표시 장치(10)를 복수개 부착하여 대형 표시 장치를 형성하더라도 발광 표시 장치(10)가 부착되는 부분에서 비표시 영역이 존재하지 않으면서 화상을 연속적으로 표시할 수 있다.
이하에서는 도 25를 통하여 복수의 발광 표시 장치(10)를 부착하여 형성하는 대형 표시 장치에 대하여 살펴본다.
도 25는 일 실시예에 따른 대형 표시 장치의 개념도이다.
도 25에 도시한 바와 같이 대형 표시 장치(1)는 복수개의 발광 표시 장치(10)를 부착하여 형성된다. 도 25의 실시예에서는 6개의 발광 표시 장치(10)를 부착하여 형성한다. 하지만, 실시예에 따라서는 2 이상의 발광 표시 장치(10)를 부착하여 대형 표시 장치(1)를 형성할 수 있다.
도 1 내지 도 22의 실시예에 따른 발광 표시 장치(10)는 도 3 및 도 4에서와 같이 첫번째 행의 단위 발광 다이오드(LDU)와 마지막 행의 단위 발광 다이오드(LDU)가 구동부(정전기 방지부(ESD) 및/또는 디먹스(DeMUX))보다 외측에 위치하여 비표시 영역이 존재하지 않을 수 있다.
또한, 도 2를 참고하면, 좌측 영역(10-2)에서 제일 외측인 가장 왼쪽 열은 단위 발광 다이오드(LDU)가 위치하고 복수의 신호 생성부(EMS, GBS, GIS, GWS)가 단위 발광 다이오드(LDU)의 사이에 위치한다. 그 결과 좌측 영역(10-2)에서도 비표시 영역은 거의 존재하지 않으며, 이에 대칭을 이루는 우측 영역(10-3)에서도 비표시 영역은 거의 존재하지 않는다.
그러므로 본 실시예에 따른 발광 표시 장치(10) 복수개를 상면/하면/좌측면/우측면 어느 면으로 부착하더라도 두 발광 표시 장치(10)사이에 위치하는 비표시 영역이 없어 연속적으로 화상을 표시할 수 있다.
또한, 발광 표시 장치(10)에서 배열되는 단위 발광 다이오드(LDU)와 기판(110)의 끝간의 간격을 배열된 단위 발광 다이오드(LDU) 간격의 반에 준하도록 설정하면 발광 표시 장치(10)를 복수개 부착하더라도 단위 발광 다이오드(LDU)의 간격은 일정할 수 있다. 이때, 단위 발광 다이오드(LDU)와 기판(110)의 끝간의 간격은 단위 발광 다이오드(LDU) 간격의 반보다 좁을 수 있으며, 이는 부착시 사용되는 부착 물질의 두께를 고려하여 단위 발광 다이오드(LDU)가 일정한 간격을 가지도록 할 수도 있다.
그 결과 사용자가 복수의 발광 표시 장치(10)가 부착되어 있음을 인식하기 어렵다.
이하에서는 도 26 내지 도 28을 이용하여 또 다른 실시예에 따라 더미 오프닝(60)이 형성될 수 있는 모양 및 위치에 대하여 살펴본다.
도 26 내지 도 28은 실시예에 따른 더미 오프닝의 다양한 배치를 도시한 도면이다.
도 26에서 도시하고 있는 더미 오프닝(60)은 도 7의 화소 회로부(PXC)에 위치하는 오프닝을 형성하는 마스크를 그대로 사용하여 형성한 더미 오프닝(60)패턴이다.
도 27에서 도시하고 있는 더미 오프닝(60)은 도 14의 발광 신호용 스테이지에 위치하는 오프닝을 형성하는 마스크를 그대로 사용하여 형성한 더미 오프닝(60) 패턴이다.
도 28에서 도시하고 있는 더미 오프닝(60)은 도 17의 스캔 신호용 스테이지에 위치하는 오프닝을 형성하는 마스크를 그대로 사용하여 형성한 더미 오프닝(60) 패턴이다.
도 26 내지 도 28에 위치하는 더미 오프닝(60) 패턴은 화소 회로부(PXC)가 형성되는 화소 회로부 형성 영역(PXCA) 및 화소 출력 테스트부(PXCT)가 형성되는 영역을 제외하고 형성될 수 있다. 그러므로, 단위 발광 다이오드(LDU)가 부착되는 영역(도 12의 LDUA 참고), 데이터선 연장 영역(DLA), 및 신호선 연장 영역(SLA)에서도 더미 오프닝(60)이 형성될 수 있으며, 아무것도 형성되어 있지 않은 부분에서도 더미 오프닝(60) 패턴이 형성될 수 있다. 여기서, 아무것도 형성되어 있지 않은 부분은 절연막만 형성되어 절연막에 더미 오프닝(60)이 형성될 수 있는 영역을 의미한다. 더미 오프닝(60) 패턴은 이상과 같은 영역 중 적어도 하나 이상에서 형성될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1: 대형 표시 장치 10: 표시 장치
10-1: 중앙 영역 10-2: 좌측 영역
10-3: 우측 영역 10-4: 상측 영역
10-5: 하측 영역
10-24, 10-25, 10-34, 10-35: 모서리 영역
60: 더미 오프닝 60A: 오프닝 형성 영역
LDU: 단위 발광 다이오드 LDUA: 다이오드 부착 영역
LDr, LDg, LDb: 발광 다이오드 PXC: 화로 회로부
PXCA: 회로부 형성 영역 LDEr, LDEg, LDEb: 다이오드 연결부
PXCT: 화소 출력 테스트부 SLA: 신호선 연장 영역
DLA: 데이터선 연장 영역 DLr, DLg, DLb: 데이터선
DeMUX: 디먹스 Dummy Driver: 더미 드라이버
LDA1, LDA2: 애노드 대응 패드 LDC1, LDC2: 캐소드 대응 패드
110: 기판 112: 버퍼층
140: 제1 절연막 141: 제2 절연막
142: 제3 절연막 143: 제4 절연막
144: 제5 절연막 145: 격벽
127: 초기화 전압선 130: 반도체층
151: 제1 스캔선 152: 제2 스캔선
153: 발광 신호선 155: 게이트 전극
157: 테스트 신호선 158: 바이패스 신호선
171, 171R, 171G, 171B: 데이터선 170-0: 모 데이터선
172-1: 구동 전압선 172-2: 유지 전극
172-3: 축전기 제어 패턴 172’: 전원 인가 배선
2102, 3101, 4101: 고전압 배선 2102, 3102, 4102: 저전압 배선
2103, 2104, 3103, 3104: 클록 배선
2201, 3201: 출력 배선 4201, 4202, 4203: 선택선
56: 개구 71, 72, 73: 데이터 연결 부재

Claims (20)

  1. 출력 전류를 생성하는 화소 회로부;
    상기 화소 회로부에 데이터선을 통하여 데이터 전압을 인가하는 데이터 분배부;
    상기 화소 회로부에 복수의 신호선을 통하여 스캔 신호 및 발광 제어 신호를 각각 인가하는 복수의 신호 생성부;
    상기 화소 회로부의 상기 출력 전류를 인가 받으며, 부착되어 있는 단위 발광 다이오드; 및
    상기 화소 회로부, 상기 데이터 분배부, 및 상기 복수의 신호 생성부가 위치하지 않는 영역에 형성되어 있는 더미 오프닝을 포함하는 발광 표시 장치.
  2. 제1항에서,
    상기 단위 발광 다이오드는 적색 발광 다이오드, 녹색 발광 다이오드, 및 청색 발광 다이오드를 포함하고,
    상기 화소 회로부는 적색 화소 회로부, 녹색 화소 회로부, 및 청색 화소 회로부를 포함하며,
    상기 적색 발광 다이오드와 상기 적색 화소 회로부를 전기적으로 연결하는 적색 다이오드 연결부;
    상기 녹색 발광 다이오드와 상기 녹색 화소 회로부를 전기적으로 연결하는 녹색 다이오드 연결부; 및
    상기 청색 발광 다이오드와 상기 청색 화소 회로부를 전기적으로 연결하는 청색 다이오드 연결부를 더 포함하는 발광 표시 장치.
  3. 제2항에서,
    상기 적색 다이오드 연결부, 상기 녹색 다이오드 연결부, 및 상기 청색 다이오드 연결부는 각각 적색 애노드 대응 패드, 녹색 애노드 대응 패드, 및 청색 애노드 대응 패드를 포함하는 발광 표시 장치.
  4. 제1항에서,
    상기 화소 회로부 및 상기 단위 발광 다이오드는 단위 화소 배열 구조를 가지며,
    상기 단위 화소 배열 구조는 상기 화소 회로부가 2행으로 배열되어 있으며, 상기 2행의 상기 화소 회로부의 양측에 각각 한 행의 상기 화소 회로부와 전기적으로 연결되어 있는 상기 단위 발광 다이오드가 한 행씩 위치하는 발광 표시 장치.
  5. 제4항에서,
    상기 데이터선만이 제1 방향으로 연장되어 있는 데이터선 연장 영역을 더 포함하며,
    상기 제1 방향에 따라서, 상기 단위 발광 다이오드, 상기 화소 회로부, 다음 행의 상기 화소 회로부, 다음 행의 상기 단위 발광 다이오드 및 데이터선 연장 영역이 순차적으로 위치하는 발광 표시 장치.
  6. 제5항에서,
    상기 복수의 신호선만이 제2 방향으로 연장되어 있는 신호선 연장 영역을 더 포함하며,
    상기 제2 방향을 따라서 상기 화소 회로부와 상기 신호선 연장 영역이 반복되어 형성되어 있는 발광 표시 장치.
  7. 제6항에서,
    상기 복수의 신호선은 제1 스캔선, 제2 스캔선, 바이패스 제어선, 및 발광 신호선을 포함하고,
    상기 복수의 신호 생성부는 상기 제1 스캔선에 제1 스캔 신호를 전달하는 제1 스캔 신호용 스테이지; 상기 제2 스캔선에 제2 스캔 신호를 전달하는 제2 스캔 신호용 스테이지; 상기 바이패스 제어선에 바이패스 신호를 전달하는 바이패스 신호용 스테이지; 및 상기 발광 신호선에 인가하는 상기 발광 신호를 생성하는 발광 신호용 스테이지를 포함하며,
    상기 제1 스캔 신호용 스테이지, 상기 제2 스캔 신호용 스테이지, 상기 바이패스 신호용 스테이지, 및 상기 발광 신호용 스테이지 각각은 인접하는 두 개의 상기 단위 발광 다이오드의 사이에 위치하며, 상기 제1 방향을 따라서 동일한 각 상기 신호용 스테이지가 배열되며, 표시 장치의 좌측 영역 또는 우측 영역에 위치하는 발광 표시 장치.
  8. 제7항에서,
    상기 제1 스캔 신호용 스테이지, 상기 제2 스캔 신호용 스테이지, 상기 바이패스 신호용 스테이지, 및 상기 발광 신호용 스테이지는 상기 좌측 영역 또는 상기 우측 영역에서 가장 외측에 상기 발광 신호용 스테이지가 위치하고, 내측으로 가면서 상기 바이패스 신호용 스테이지, 상기 제2 스캔 신호용 스테이지, 및 상기 제1 스캔 신호용 스테이지가 순차적으로 위치하는 발광 표시 장치.
  9. 제7항에서,
    상기 제2 방향으로 인접하는 두 개의 상기 단위 발광 다이오드의 사이에 위치하는 화소 출력 테스트부를 더 포함하며,
    상기 화소 출력 테스트부는 제8 트랜지스터를 포함하며, 상기 화소 회로부가 위치하는 화소 회로부 형성 영역에서 사선 방향에 위치하는 발광 표시 장치.
  10. 제9항에서,
    상기 좌측 영역 또는 상기 우측 영역에서는 상기 제2 방향으로 인접하는 두 개의 상기 단위 발광 다이오드의 사이에는 화소 출력 테스트부와 상기 복수의 신호 생성부 중 하나의 상기 신호용 스테이지가 교대로 위치하는 발광 표시 장치.
  11. 제10항에서,
    상기 좌측 영역 및 상기 우측 영역의 사이에 위치하는 중앙 영역에서는 상기 복수의 신호 생성부에 포함되는 상기 신호용 스테이지가 위치하는 영역에 상기 신호용 스테이지와 동일한 패턴 및 더미 오프닝을 가지는 더미 드라이버가 위치하는 발광 표시 장치.
  12. 제10항에서,
    상기 더미 오프닝이 형성될 수 있는 오프닝 형성 영역은 상기 단위 발광 다이오드가 부착되는 영역, 상기 데이터선 연장 영역, 상기 신호선 연장 영역, 및 절연막 외에 아무것도 형성되어 있지 않은 영역에 위치하는 발광 표시 장치.
  13. 제12항에서,
    상기 더미 오프닝은 상기 오프닝 형성 영역에서 일정한 크기의 상기 더미 오프닝이 행렬에 맞추어 형성되어 있거나, 상기 화소 회로부 또는 상기 복수의 신호 생성부를 형성할 때 사용되는 마스크를 이용하여 상기 더미 오프닝을 형성한 발광 표시 장치.
  14. 제12항에서,
    상기 데이터 분배부는 복수의 디먹스를 포함하고,
    상기 디먹스에 인접하여 위치하는 정전기 방지부를 더 포함하며,
    상기 복수의 디먹스 및 상기 정전기 방지부에는 상기 더미 오프닝이 위치하지 않는 발광 표시 장치.
  15. 복수의 발광 표시 장치를 포함하며,
    상기 복수의 발광 표시 장치는 서로 부착되어 있으며,
    복수의 상기 발광 표시 장치 중 적어도 하나는
    출력 전류를 생성하는 화소 회로부;
    상기 화소 회로부에 데이터선을 통하여 데이터 전압을 인가하는 데이터 분배부;
    상기 화소 회로부에 복수의 신호선을 통하여 스캔 신호 및 발광 제어 신호를 각각 인가하는 복수의 신호 생성부;
    상기 화소 회로부의 상기 출력 전류를 인가 받으며, 부착되어 있는 단위 발광 다이오드; 및
    상기 화소 회로부, 상기 데이터 분배부, 및 상기 복수의 신호 생성부가 위치하지 않는 영역에 형성되어 있는 더미 오프닝을 포함하는 발광 표시 장치.
  16. 제15항에서,
    첫번째 행의 상기 단위 발광 다이오드와 마지막 행의 상기 단위 발광 다이오드는 상기 데이터 분배부보다 외측에 위치하는 발광 표시 장치.
  17. 제15항에서,
    표시 장치의 좌측 영역 및 우측 영역에서 제일 외측에는 상기 단위 발광 다이오드가 위치하고 그 내측에 상기 복수의 신호 생성부가 위치하는 발광 표시 장치.
  18. 제17항에서,
    상기 좌측 영역 및 상기 우측 영역의 사이에 위치하는 중앙 영역에서는 상기 복수의 신호 생성부에 포함되는 신호용 스테이지가 위치하는 영역에 상기 신호용 스테이지와 동일한 패턴 및 더미 오프닝을 가지는 더미 드라이버가 위치하는 발광 표시 장치.
  19. 제15항에서,
    상기 데이터선만이 제1 방향으로 연장되어 있는 데이터선 연장 영역; 및
    상기 복수의 신호선만이 제2 방향으로 연장되어 있는 신호선 연장 영역을 더 포함하며,
    상기 더미 오프닝이 형성될 수 있는 오프닝 형성 영역은 상기 단위 발광 다이오드가 부착되는 영역, 상기 데이터선 연장 영역, 상기 신호선 연장 영역, 및 절연막 외에 아무것도 형성되어 있지 않은 영역에 위치하는 발광 표시 장치.
  20. 제19항에서,
    상기 더미 오프닝은 상기 오프닝 형성 영역에서 일정한 크기의 상기 더미 오프닝이 행렬에 맞추어 형성되어 있거나, 상기 화소 회로부 또는 상기 복수의 신호 생성부를 형성할 때 사용되는 마스크를 이용하여 상기 더미 오프닝을 형성한 발광 표시 장치.
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