CN109064993B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本公开的实施例提出了移位寄存器及其驱动方法、栅极驱动电路和显示装置。该移位寄存器包括：输入模块、输出模块、复位模块、下拉模块、下拉控制模块以及电压调节模块。该电压调节模块与下拉节点、下拉控制节点、第二时钟信号端、第三时钟信号端、第一电压信号端和第二电压信号端耦接，且被配置为能够在来自第二时钟信号端的第二时钟信号、来自第三时钟信号端的第三时钟信号和下拉节点的控制下，基于来自第一电压信号端的第一电压信号和来自第二电压信号端的第二电压信号来调节下拉控制节点处的电压。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示技术领域，且更具体地涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
随着液晶显示器(LCD)和有机电致发光显示器(OLED)技术的普及，作为这二者的共同关键技术之一的栅极驱动技术也自然地成为了重点关注对象。目前，普遍采用了阵列基板栅极驱动技术(Gate Driver on Array，简称为GOA)，其直接将栅极驱动电路连同薄膜晶体管(TFT)阵列一起制作在阵列基板上。GOA技术的应用可直接将栅极驱动电路制作在面板周围，从而降低了程序复杂度，并且减少了产品成本。此外，还提高了显示面板的集成度，使面板更薄型化，并能够实现窄边框设计。
然而，由于在高温环境(例如，由于环境温度高或由于长期使用器件散热导致的高温)下晶体管的载流子迁移速率增加，漏电流增加，从而导致栅极驱动电路中的晶体管的功耗增加，进而使得栅极驱动电路中的各个节点(例如，下拉节点)处的工作电压不能维持。当例如下拉节点处的电压降至正常工作阈值以下时，则相应的移位寄存器将不能被正常复位，使得时钟信号无法被正确输出，从而导致闪屏问题发生。
发明内容
为了至少解决或减轻上述技术问题，根据本公开一些实施例，提供了移位寄存器及其驱动方法、栅极驱动电路和显示装置。
根据一个方面，本公开的实施例提供了一种移位寄存器。该移位寄存器包括：输入模块，与输入信号端、第一电压信号端和上拉节点耦接，且被配置为能够在来自所述输入信号端的输入信号的控制下将来自所述第一电压信号端的第一电压信号传输至所述上拉节点；输出模块，与所述上拉节点、第一时钟信号端和输出信号端耦接，且被配置为能够在所述上拉节点的控制下将来自所述第一时钟信号端的第一时钟信号传输至所述输出信号端；复位模块，与复位信号端、第二电压信号端和所述上拉节点耦接，且被配置为能够在来自所述复位信号端的复位信号的控制下将来自所述第二电压信号端的第二电压信号传输至所述上拉节点；下拉模块，与下拉节点、第二电压信号端、所述上拉节点和所述输出信号端耦接，且被配置为能够在所述下拉节点的控制下将来自所述第二电压信号端的第二电压信号分别传输至所述上拉节点和所述输出信号端；下拉控制模块，与所述上拉节点、所述下拉节点、下拉控制节点、所述第一电压信号端、所述第二电压信号端和第二时钟信号端耦接，且被配置为能够在所述上拉节点、下拉控制节点和来自所述第二时钟信号端的第二时钟信号的控制下将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述下拉节点；以及电压调节模块，与所述下拉节点、所述下拉控制节点、所述第二时钟信号端、第三时钟信号端、所述第一电压信号端和所述第二电压信号端耦接，且被配置为能够在来自所述第二时钟信号端的第二时钟信号、来自所述第三时钟信号端的第三时钟信号和所述下拉节点的控制下，基于来自所述第一电压信号端的第一电压信号和来自所述第二电压信号端的第二电压信号来调节所述下拉控制节点处的电压。
在一些实施例中，所述第三时钟信号端和所述第一时钟信号端提供相同的时钟信号。在一些实施例中，来自所述第三时钟信号端的第三时钟信号的频率高于来自所述第一时钟信号端的第一时钟信号。
在一些实施例中，所述输入模块包括：第一晶体管，其控制端与所述输入信号端耦接，第一端与所述第一电压信号端耦接，以及第二端与所述上拉节点耦接。
在一些实施例中，所述输出模块包括：第二晶体管，其控制端与所述上拉节点耦接，第一端与所述第一时钟信号端耦接，以及第二端与所述输出信号端耦接；以及第一电容器，其一端与所述上拉节点耦接，以及另一端与所述输出信号端耦接。
在一些实施例中，所述复位模块包括：第三晶体管，其控制端与所述复位信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述上拉节点耦接。
在一些实施例中，所述下拉模块包括：第四晶体管，其控制端与所述下拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述上拉节点耦接；以及第五晶体管，其控制端与所述下拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述输出信号端耦接。
在一些实施例中，所述下拉控制模块包括：第六晶体管，其控制端与所述下拉控制节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述下拉节点耦接；第七晶体管，其控制端与所述上拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述下拉节点耦接；第八晶体管，其控制端与所述上拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述下拉控制节点耦接；以及第九晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第一电压信号端耦接，以及第二端与所述下拉控制节点耦接。
在一些实施例中，所述电压调节模块包括：第二电容器，其一端与所述下拉控制节点耦接，以及另一端与第十晶体管的第二端和第十一晶体管的第二端耦接；所述第十晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第二电压信号端耦接；以及所述第十一晶体管，其控制端与所述第三时钟信号端耦接，第一端与所述上拉节点耦接。
在一些实施例中，所述移位寄存器还包括：全局复位模块，与全局复位信号端和所述下拉节点耦接，且被配置为能够在来自所述全局复位信号端的全局复位信号的控制下将所述全局复位信号传输至所述下拉节点。在一些实施例中，所述全局复位模块包括：第十二晶体管，其控制端和第一端与全局复位信号端耦接，以及第二端与所述下拉节点耦接。
在一些实施例中，所述第五晶体管的宽长比与所述第六晶体管的宽长比小于1/5。在一些实施例中，所有晶体管均为N型晶体管，所述第一电压信号为高电平信号，以及所述第二电压信号为低电平信号。在一些实施例中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号中的至少一个具有小于50％的占空比。
根据另一方面，本公开的实施例提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的前述移位寄存器。
根据再一方面，本公开的实施例提供了一种显示装置。该显示装置包括前述栅极驱动电路。
根据又一方面，本公开的实施例提供了一种用于驱动前述移位寄存器的方法。在一帧周期中，所述方法包括：在准备阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出低电平；在第一阶段，输入信号端输入高电平，复位信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平；在第二阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出高电平；在第三阶段，输入信号端输入低电平，复位信号端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平；以及在第四阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出信号端输出低电平。
通过使用根据本公开实施例的移位寄存器及其驱动方法、栅极驱动电路和显示装置，可以通过提升诸如第六晶体管之类的晶体管的栅源电压来提升部分或全部节点(例如，下拉节点)处的工作电压余量，从而改善在高温环境下晶体管由于负载增加而导致闪屏的问题。该方案具有升压效果明显且其电路设计占用空间小的优点。
附图说明
通过下面结合附图说明本公开的优选实施例，将使本公开的上述及其它目的、特征和优点更加清楚，其中：
图1是示出了根据相关技术的移位寄存器的示例具体构造的示意图。
图2是示出了根据本公开实施例的晶体管在不同栅源电压下的电流对比曲线图。
图3是示出了根据本公开实施例的移位寄存器的示例构造的示意图。
图4是示出了图3所示的移位寄存器的示例具体构造的示意图。
图5是示出了根据本公开实施例的栅极驱动电路的示例构造的示意图。
图6是示出了根据图4所示的移位寄存器的示例工作时序图。
图7是示出了根据本公开实施例的驱动移位寄存器的示例方法的流程图。
图8是示出了图3所示的移位寄存器的另一示例具体构造的示意图。
图9是示出了图3所示的移位寄存器的又一示例具体构造的示意图。
图10是示出了根据本公开实施例的在驱动移位寄存器时所使用的示例时钟信号的时序图。
具体实施方式
下面参照附图对本公开的部分实施例进行详细说明，在描述过程中省略了对于本公开来说是不必要的细节和功能，以防止对本公开的理解造成混淆。在本说明书中，下述用于描述本公开原理的各种实施例只是说明，不应该以任何方式解释为限制公开的范围。参照附图的下述描述用于帮助全面理解由权利要求及其等同物限定的本公开的示例性实施例。下述描述包括多种具体细节来帮助理解，但这些细节应认为仅仅是示例性的。因此，本领域普通技术人员应认识到，在不脱离本公开的范围和精神的情况下，可以对本文中描述的实施例进行多种改变和修改。此外，为了清楚和简洁起见，省略了公知功能和结构的描述。此外，贯穿附图，相同的附图标记用于相同或相似的功能、器件和/或操作。此外，在附图中，各部分并不一定按比例来绘制。换言之，附图中的各部分的相对大小、长度等并不一定与实际比例相对应。
在本公开中，术语“包括”和“含有”及其派生词意为包括而非限制；术语“或”是包含性的，意为和/或。此外，在本公开的以下描述中，所使用的方位术语，例如“上”、“下”、“左”、“右”等均用于指示相对位置关系，以辅助本领域技术人员理解本公开实施例，且因此本领域技术人员应当理解：在一个方向上的“上”/“下”，在相反方向上可变为“下”/“上”，且在另一方向上，可能变为其他位置关系，例如“左”/“右”等。
以下，以本公开实施例应用于显示装置的栅极驱动电路为例来详细说明。然而本领域技术人员应当理解本公开的应用领域不限于此。事实上，根据本公开实施例的移位寄存器等可以应用于其它需要使用移位寄存器的领域中。
此外，尽管在以下描述中以晶体管为N型晶体管为例进行了描述，然而本公开不限于此。事实上，如本领域技术人员所能够理解的：当以下提及的各个晶体管中的一个或多个为P型晶体管时同样可以实现本申请的技术方案，只需对电平设置/耦接关系进行相应的调整即可。
图1是示出了根据相关技术的移位寄存器100的示例具体构造的示意图。该移位寄存器100包括9个晶体管M1～M9和1个电容器C1。移位寄存器100可以在来自第一时钟信号端CLK1的第一时钟信号、来自输入信号端INPUT的输入信号、来自复位信号端RESET的复位信号、来自第一电压信号端VGH的第一电压信号和来自第二电压信号端VGL的第二电压信号的控制下，分别控制上拉节点(下文中也被称为PU点)、下拉节点(下文中也被称为PD点)和/或下拉控制节点(下文中也被称为PDCN)的电压，并最终将来自输入信号端INPUT的输入信号加以移位，从而作为栅极驱动电路中的级联单元之一来工作。
然而，如前所述，在这样的移位寄存器设计中，由于不能很好地平衡窄边框设计和下拉节点(以下有时简称为PD)点的高电压之间关系，导致PD点的预留电压余量不足，从而存在高温环境下的闪屏问题。
更具体地，在图1所示的移位寄存器设计中，在高温环境下由于晶体管的电子迁移速率增加，漏电流增加，所以导致栅极驱动电路的功耗增加，从而不能维持第一电压信号端VGH的第一电压信号的电压，进而不能维持PD点电压，使得PD点电压会有一定程度的下降。由于PD点电压余量设计不足(例如，如前所述为了保证窄边框的设计)，当PD点电压低于触发闪屏的阈值时，该移位寄存器100将不能被正常复位，使得来自第一时钟信号端CLK1的第一时钟信号无法正确输出，导致可视区的像素晶体管不能正常开启关闭，像素电压无法正确写入，从而导致闪屏问题发生。
以下，将结合图2～图10来详细描述根据本公开实施例的移位寄存器及其驱动方法、栅极驱动电路和显示装置。其可以在前述移位寄存器设计的基础上，通过新增的电路部分(例如，2T1C，即2个晶体管1个电容器)的升压作用，增加给PD点充放电的晶体管(例如，晶体管M6)的栅极电压，从而降低其等效内阻，提高PD点电压。PD电压的提升进而可以提供更大的余量来应对高温环境，从而改善高温环境下的闪屏问题。同时由于新增的电路部分(例如，2T1C)的占用空间小，且提升晶体管的栅源电压效果明显，从而能够很好地平衡窄边框设计和PD点高电压之间的关系。
因此，在实际设计中，一种方式是可以通过增加第六晶体管M6的宽长比(例如，增加第六晶体管M6的导电沟道的宽度)以降低其导通内阻来提高PD点电压的余量，使PD点电压与第一电压信号端VGH的电压之间的差值缩小，从而使得PD点的高电压在高温环境下也不低于触发闪屏的阈值。但基于目前的非晶硅工艺，需要第六晶体管M6的宽长比与第七晶体管M7的宽长比之间的比值小于例如1/5，才能使得PD点的电压在第六晶体管M6和第七晶体管M7都打开时下拉至第二电压信号端VGL的第二电压。然而，在受限于窄边框的情况下，无法增加第六晶体管M6的宽长比，或更具体地，其沟道宽度值。
另一种方式是通过增加第六晶体管M6的栅源电压Vgs，来降低晶体管导通内阻。图2是示出了根据本公开实施例的晶体管在不同栅源电压Vgs下的电流对比曲线图。在图2中可以看到：在保持相同的Vds的情况下，增加Vgs电压，则可以增加晶体管在饱和区的电流，从而降低晶体管在饱和区的等效内阻，并进而提高PD点电压。
以下，将结合图3来详细描述根据本公开实施例的移位寄存器。
图3是示出了根据本公开实施例的移位寄存器300的示例构造的示意图。如图3所示，移位寄存器300可以包括：输入模块310、输出模块320、复位模块330、下拉模块340、下拉控制模块350和电压调节模块360。此外，在一些实施例中，移位寄存器300还可以包括可选的全局复位模块370。
在一些实施例中，输入模块310可以与输入信号端INPUT、第一电压信号端VGH和上拉节点PU耦接，且可以被配置为能够在来自输入信号端INPUT的输入信号的控制下将来自第一电压信号端VGH的第一电压信号传输至上拉节点PU。
在一些实施例中，输出模块320可以与上拉节点PU、第一时钟信号端CLK1和输出信号端OUTPUT耦接，且可以被配置为能够在上拉节点PU的控制下将来自第一时钟信号端CLK1的第一时钟信号传输至输出信号端OUTPUT。
在一些实施例中，复位模块330可以与复位信号端RESET、第二电压信号端VGL和上拉节点PU耦接，且可以被配置为能够在来自复位信号端RESET的复位信号的控制下将来自第二电压信号端VGL的第二电压信号传输至上拉节点PU。
在一些实施例中，下拉模块340可以与下拉节点PD、第二电压信号端VGL、上拉节点PU和输出信号端OUPUT耦接，且可以被配置为能够在下拉节点PD的控制下将来自第二电压信号端VGL的第二电压信号分别传输至上拉节点PU和输出信号端OUTPUT。
在一些实施例中，下拉控制模块350可以与上拉节点PU、下拉节点PD、下拉控制节点PDCN、第一电压信号端VGH、第二电压信号端VGL和第二时钟信号端CLK2耦接，且可以被配置为能够在上拉节点PU、下拉控制节点PDCN和来自第二时钟信号端CLK2的第二时钟信号的控制下将来自第一电压信号端VGH的第一电压信号或来自第二电压信号端VGL的第二电压信号传输至下拉节点PD。
在一些实施例中，电压调节模块360可以与下拉节点PD、下拉控制节点PDCN、第二时钟信号端CLK2、第三时钟信号端CLK3、第一电压信号端VGH和第二电压信号端VGL耦接，且可以被配置为能够在来自第二时钟信号端CLK2的第二时钟信号、来自第三时钟信号端CLK3的第三时钟信号和下拉节点PD的控制下，基于来自第一电压信号端VGH的第一电压信号和来自第二电压信号端VGL的第二电压信号来调节下拉控制节点PDCN处的电压。
通过采用上述移位寄存器设计，可以通过电压调节模块360来调节下拉控制节点PDCN处的电压，从而使得由下拉控制节点PDCN所控制的晶体管的栅极处的工作电压能够得到提升，并进而减小其内阻，并最终提升下拉节点处的高电压，避免出现闪屏现象。
在一些实施例中，例如如图4所示的实施例，第三时钟信号端CLK3和第一时钟信号端CLK1可以提供相同的时钟信号，或甚至就是同一个时钟信号端，以简化电路设计。在另一些实施例中，例如如图9所示的实施例，来自第三时钟信号端CLK3的第三时钟信号的频率可以高于来自第一时钟信号端CLK1的第一时钟信号，以使得PDCN点处的电压更快速地抬升，并最终使得PD点的电压能够更快速的抬升，更好地避免闪屏现象。
此外，如前所述，移位寄存器300还可以包括可选的全局复位模块370。全局复位模块370可以与全局复位信号端G_RESET和下拉节点PD耦接，且可以被配置为能够在来自全局复位信号端G_RESET的全局复位信号的控制下将全局复位信号传输至下拉节点PD。通过采用全局复位模块370，可以在任何所需时间对移位寄存器300进行复位，以满足所需的设计要求(例如，为了提前结束当前帧的扫描等)。
接下来，将结合图4来详细描述图3所示的移位寄存器300的一种具体实现方式。需要注意的是：图3所示的移位寄存器300的实现方式不限于图4所示的实施例，而是可以包括用其他方式来实现的各个模块。
图4是示出了图3所示的移位寄存器300的示例具体构造400的示意图。如图4所示，与图3所示的移位寄存器300类似地，移位寄存器400可以包括输入模块410、输出模块420、复位模块430、下拉模块440、下拉控制模块450和电压调节模块460。
在一些实施例中，输入模块410可以包括第一晶体管M1，其控制端可以与输入信号端INPUT耦接，第一端可以与第一电压信号端VGH耦接，以及第二端可以与上拉节点PU耦接。输入模块410可以被配置为能够在来自输入信号端INPUT的输入信号的控制下将来自第一电压信号端VGH的第一电压信号传输至上拉节点PU。
在一些实施例中，输出模块420可以包括第二晶体管M2，其控制端可以与上拉节点PU耦接，第一端可以与第一时钟信号端CLK1耦接，以及第二端可以与输出信号端OUTPUT耦接。此外，输出模块420还可以包括第一电容器C1，其一端与上拉节点PU耦接，以及另一端与输出信号端OUTPUT耦接。输出模块420可以被配置为能够在上拉节点PU的控制下将来自第一时钟信号端CLK1的第一时钟信号传输至输出信号端OUTPUT。
在一些实施例中，复位模块430可以包括第三晶体管M3，其控制端可以与复位信号端RESET耦接，第一端可以与第二电压信号端VGL耦接，以及第二端可以与上拉节点PU耦接。复位模块430可以被配置为能够在来自复位信号端RESET的复位信号的控制下将来自第二电压信号端VGL的第二电压信号传输至上拉节点PU。
在一些实施例中，下拉模块440可以包括第四晶体管M4，其控制端可以与下拉节点PD耦接，第一端可以与第二电压信号端VGL耦接，以及第二端与上拉节点PU耦接。下拉模块440还可以包括第五晶体管M5，其控制端可以与下拉节点PD耦接，第一端可以与第二电压信号端VGL耦接，以及第二端可以与输出信号端OUTPUT耦接。下拉模块450可以被配置为能够在下拉节点PD的控制下将来自第二电压信号端VGL的第二电压信号分别传输至上拉节点PU和输出信号端OUTPUT。
在一些实施例中，下拉控制模块450可以包括第六晶体管M6，其控制端可以与下拉控制节点PDCN耦接，第一端可以与第一电压信号端VGH耦接，以及第二端可以与下拉节点PD耦接。下拉控制模块450还可以包括第七晶体管M7，其控制端可以与上拉节点PU耦接，第一端可以与第二电压信号端VGL耦接，以及第二端可以与下拉节点PD耦接。下拉控制模块450可以包括第八晶体管M8，其控制端可以与上拉节点PU耦接，第一端可以与第二电压信号端VGL耦接，以及第二端可以与下拉控制节点PDCN耦接。下拉控制模块450可以包括第九晶体管M9，其控制端可以与第二时钟信号端CLK2耦接，第一端可以与第一电压信号端VGH耦接，以及第二端可以与下拉控制节点PDCN耦接。下拉控制模块450可以被配置为能够在上拉节点PU、下拉控制节点PDCN和来自第二时钟信号端CLK2的第二时钟信号的控制下将来自第一电压信号端VGH的第一电压信号或来自第二电压信号端VGL的第二电压信号传输至下拉节点PD。
在一些实施例中，电压调节模块460可以包括第二电容器C2，其一端可以与下拉控制节点PDCN耦接，以及另一端可以与第十晶体管M10的第二端和第十一晶体管M11的第二端耦接。电压调节模块460还可以包括第十晶体管M10，其控制端可以与第二时钟信号端CLK2耦接，第一端可以与第二电压信号端VGL耦接。电压调节模块还可以包括第十一晶体管M11，其控制端可以与第三时钟信号端CLK3(或如图4所示，当第一时钟信号端CLK1与第三时钟信号端CLK3提供相同时钟信号时，与第一时钟信号端CLK1)耦接，以及第一端可以与上拉节点PU耦接。
接下来，将参照图5来描述根据本公开实施例的栅极驱动电路的示例构造的示意图。图5是示出了根据本公开实施例的栅极驱动电路500的示例构造的示意图。栅极驱动电路500可以包括多个级联的移位寄存器510、520、530等。尽管在图5所示实施例中仅示出三个移位寄存器，但本公开实施例不限于此，而是可以采用任意数目的移位寄存器。在一些实施例中，图5所示的每个移位寄存器可以是如图3所示的移位寄存器300、如图4所示的移位寄存器400或如后面图8或图9所示的移位寄存器800或900，然而本公开不限于此。在另一些实施例中，在图5所示的栅极驱动电路500中，也可以部分采用根据本公开实施例的移位寄存器300、400、800和/或900，而另一部分可以采用其它已有的或将来开发出来的其它移位寄存器(例如，移位寄存器100)。
如图5所示，针对每个移位寄存器(例如，第N级移位寄存器520)，其输入端INPUT(N)耦接前一级移位寄存器(例如，第N-1级移位寄存器510)的输出端OUTPUT(N-1)，其输出端OUTPUT(N)耦接下一级移位寄存器(例如，第N+1级移位寄存器530)的输入端INPUT(N+1)和前一级移位寄存器(例如，第N-1级移位寄存器510)的复位信号端RESET(N-1)，其复位信号端RESET(N)耦接下一级移位寄存器(例如，第N+1级移位寄存器530)的输出端OUTPUT(N+1)。此外，第一个移位寄存器的输入端INPUT可以例如连接垂直扫描开始(StarT Vertical，或STV)信号线，以接收指示一帧画面的扫描开始的STV信号(例如，如图5中最左侧虚线所示的STV)。此外，在另一些实施例中，例如如图3所示的移位寄存器300中包括全局复位模块370的情况下，STV信号线可以与各个移位寄存器中的全局复位信号端G_RESET耦接，以使用STV信号作为全局复位信号。
此外，如图5所示，相邻的两个移位寄存器(例如，第N级移位寄存器520和第N-1级移位寄存器510或第N+1级移位寄存器530)的第一时钟信号端CLK1和第二时钟信号端CLK2可以按不同次序耦接到不同的时钟信号线CLK1和CLK2上。在一些实施例中，该CLK1和CLK2可提供波形相差例如半个时钟周期的时钟信号(相位相差nπ)。例如，第N级移位寄存器520的第一时钟信号端CLK1耦接到CLK1线路上，第二时钟信号端CLK2耦接到CLK2线路上，而第N-1级移位寄存器510和第N+1级移位寄存器530的第一时钟信号端CLK1耦接到CLK2线路上，第二时钟信号端CLK2耦接到CLK1线路上，从而可以实现如图下面结合图6所示的工作时序。此外，同样如图5所示，每个移位寄存器的第一电压信号端VGH和第二电压信号端VGL可以分别耦接到VGH线和VGL线上，以分别接收第一电压信号和第二电压信号。在一些实施例中，例如，在采用N型晶体管来形成移位寄存器的实施例中，VGH可以是高于晶体管阈值电压的高电平信号，而VGL可以是低于晶体管阈值电压的低电平信号。
接下来，将基于图4所示的移位寄存器400的具体构造、图5所示的栅极驱动电路500中所示的级联关系，结合图6来详细描述移位寄存器400的工作时序。
图6是示出了根据图4所示的移位寄存器400的示例工作时序图，该移位寄存器400与其它移位寄存器具有如图5所示的级联关系。
如图6所示，移位寄存器400在一帧周期内可分为t0～t4等五个阶段。
在准备阶段t0，输入信号端INPUT输入低电平，复位信号端RESET输入低电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，输出信号端OUTPUT输出低电平。
更具体地，参见图4，当输入信号端INPUT和复位信号端RESET都输入低电平时，第一晶体管M1和第三晶体管M3都关断。此外，第二时钟信号端CLK2输入低电平，所以第九晶体管M9和第十晶体管M10都关断，所以下拉控制节点PDCN保持不变为高电平，从而使得下拉节点PD保持不变为高电平。进而，由于下拉节点PD为高电平，所以第四晶体管M4和第五晶体管M5导通，使得上拉节点PU和输出信号端OUTPUT都保持低电平。换言之，准备阶段t0实际上就是前一帧周期中的第四阶段t4的一部分，具体可参考下面详细描述的第四阶段t4中的描述。
在第一阶段t1，输入信号端INPUT输入高电平，复位信号端RESET输入低电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，输出信号端OUTPUT输出低电平。
更具体地，参见图4，由于输入信号端INPUT为高电平(即，如图5所示来自前一级移位寄存器的高电平输出信号)，所以第一晶体管M1导通，使得上拉节点PU充电至高电平，同时使得第一电容器C1充电。同时，上拉节点PU为高电平，因此使得第七晶体管M7和第八晶体管M8都导通，进而使得下拉节点PD和下拉控制节点PDCN都与设置为低电平(与第二电压信号端VGL保持相同电平)。此外，第二时钟信号端CLK2位高电平，导致第十晶体管M10导通，从而使得第二电容器C2两端电压一致，相当于对第二电容器C2进行重置。此外，尽管第九晶体管M9此时也导通，但可以通过设计第八晶体管M8的宽长比和第九晶体管M9的宽长比之间的恰当比值，来使得下拉控制节点PDCN此时保持低电平。此外，由于上拉节点PU为高电平，所以第二晶体管M2导通，输出信号端OUTPUT输出来自第一时钟信号端CLK1的时钟信号，此时为低电平。
在第二阶段t2，输入信号端INPUT输入低电平，复位信号端RESET输入低电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，输出信号端OUTPUT输出高电平。
更具体地，参见图4，在该阶段中，输入信号端INPUT为低电平，所以第一晶体管M1关断。由于PU节点保持高电平，所以第二晶体管M2保持打开，此时第一时钟信号端CLK1的第一时钟信号为高电平，从而在第一电容器C1的自举作用之下，让上拉节点PU的电压进一步升高，并保持下拉节点PD和下拉控制节点PDCN为低电平，如图6所示。此外，输出信号端OUTPUT输出第一时钟信号端CLK1的高电平第一时钟信号。
在第三阶段t3，输入信号端INPUT输入低电平，复位信号端RESET输入高电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，输出信号端OUTPUT输出低电平。
更具体地，参见图4，在该阶段中，来自复位信号端RESET的复位信号为高电平(例如，如图5所示来自下一级移位寄存器的高电平输出信号)使得第三晶体管M3导通，从而使得上拉节点PU变为低电平，进而使得第二晶体管M2、第七晶体管M7和第八晶体管M8关断。此外，由于第二时钟信号端CLK2为高电平，因此第九晶体管M9和第十晶体管M10导通，使得下拉控制节点PDCN通过第九晶体管M9变为高电平，同时对第二电容器C2充电(因为第二电容器C2的另一端通过第十晶体管M10为低电平的第二电压信号)。另外，由于下拉控制节点PDCN为高电平，所以第六晶体管M6导通，进而使得下拉节点PD变为高电平，进而导通第四晶体管M4和第五晶体管M5，最终使得上拉节点PU保持低电平，并使得输出信号端OUTPUT输出低电平信号。
在第四阶段t4，输入信号端INPUT输入低电平，复位信号端RESET输入低电平，第一时钟信号端CLK1输入高电平或低电平，第二时钟信号端CLK2相应输入低电平或高电平，输出信号端OUTPUT输出低电平。
更具体地，参见图4，在该阶段中，当第一时钟信号端CLK1的第一时钟信号在高电平时，第十一晶体管M11导通，进而使得第二电容器C2的下端变为与下拉节点PD一样的高电平，由于第二电容器C2的自举作用，将使得下拉控制节点PDCN进一步升高。此外，当来自第一时钟信号端CLK1的第一时钟信号在低电平时，由于此时第二时钟信号端CLK2的第二时钟信号在高电平，所以第二电容器C2的两端相当于分别连接第一电压信号端VGH(通过导通的第九晶体管M9)和第二电压信号端VGL(通过导通的第十晶体管M10)，从而可以至少保持该电压差。这样随着时钟周期的循环，就形成了如图6中虚线部分所示的高电平波动，为移位寄存器400提供了更高的电压余量。这保证了即便在高温环境下栅极驱动电路的功耗过高的情况下，也避免或至少减轻了由于电压余量不足导致的闪屏问题。
此外，在一些实施例中，例如在第一时钟信号端CLK1(以及后文中描述的第三时钟信号端CLK3)和第二时钟信号端CLK2的占空比小于50％的情况下，同样可以实现该阶段中对第二电容器C2充电和升压的过程。以下将基于图4～图6，结合图10来详细描述其过程。
图10是示出了根据本公开实施例的在驱动移位寄存器400时所使用的示例时钟信号的时序图。与上面第三阶段t3类似地，在第一时钟信号端CLK1的第一时钟信号为低电平且在第二时钟信号端CLK2的第二时钟信号为高电平时，第二电容器C2充电，即进入充电期。接下来，由于时钟信号的占空比小于50％，因此在上述第三阶段t3和第四阶段t4之间，存在第一时钟信号和第二时钟信号均为低电平的缓冲期。在该缓冲期期间，参见图4，由于第一时钟信号和第二时钟信号均为低电平，所以第九晶体管M9、第十晶体管M10和第十一晶体管M11均关断，从而使得第二电容器C2、下拉控制节点PDCN、下拉节点PD和上拉节点PU等均保持状态不变，即依然使得第二电容器C2处于充电状态，且输出信号端OUTPUT依然输出低电平信号。接下来，回到图10，在第一时钟信号端CLK1的第一时钟信号为高电平且在第二时钟信号端CLK2的第二时钟信号为低电平时，第二电容器C2的在下拉控制节点PDCN侧的电压进一步升高，即进入升压期。换言之，对于占空比小于50％的时钟信号而言，同样可以通过上述移位寄存器设计来实现对下拉控制节点PDCN的电压的抬升，并进而避免出现闪屏问题。
以下，将结合图7来详细描述根据本公开实施例的用于驱动移位寄存器的方法。
图7是示出了根据本公开实施例的驱动移位寄存器400的示例方法700的流程图。如图7所示，方法700可以包括步骤S710、S720、S730、S740和S750。根据本公开，方法700的一些步骤可以单独执行或组合执行，以及可以并行执行或顺序执行，并不局限于图7所示的具体操作顺序。在一些实施例中，方法700可以由本文所述各移位寄存器或另一外部设备执行。
方法700可以开始于步骤S710，在步骤S710中，可以在准备阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出低电平。
在步骤S720中，在第一阶段，输入信号端输入高电平，复位信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平。
在步骤S730中，在第二阶段，在第二阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出高电平。
在步骤S740中，在第三阶段，输入信号端输入低电平，复位信号端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平。
在步骤S750中，在第四阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出信号端输出低电平。
通过使用上述移位寄存器及其驱动方法、栅极驱动电路，可以通过提升诸如第六晶体管M6之类的晶体管的栅源电压来降低其等效内阻，进而提升部分或全部节点(例如，下拉节点)处的工作电压余量，从而改善在高温环境下晶体管由于负载增加而导致闪屏的问题。该方案具有升压效果明显且其电路设计占用空间小的优点。
图8是示出了图3所示的移位寄存器300的另一示例具体构造800的示意图。如图8所示，与图4所示的移位寄存器400类似地，移位寄存器800可以包括输入模块810、输出模块820、复位模块830、下拉模块840、下拉控制模块850和电压调节模块860。这些模块都与移位寄存器400的功能类似，且这里将省略对其的详细描述。此外，移位寄存器800还可以包括全局复位模块870。
如图8所示，全局复位模块870可以包括第十二晶体管M12，其控制端和第一端可以与全局复位信号端G_RESET耦接，以及第二端可以与下拉节点PD耦接。在图8所示实施例中，全局复位模块870可以被配置为能够在来自全局复位信号端G_RESET的全局复位信号的控制下将全局复位信号传输至下拉节点PD，从而使得移位寄存器800复位。在一些实施例中，全局复位信号端G_RESET可以与栅极驱动电路的STV线路耦接，并在STV线路的信号的控制下对移位寄存器800进行复位。
图9是示出了图3所示的移位寄存器300的又一示例具体构造900的示意图。如图9所示，与图8所示的移位寄存器800类似地，移位寄存器900可以包括输入模块910、输出模块920、复位模块930、下拉模块940、下拉控制模块950、电压调节模块960、以及可选的全局复位模块970。除了针对第九晶体管M9、第十晶体管M10和第十一晶体管M11的时钟信号输入之外，这些模块都与移位寄存器800的功能类似，且这里将省略对其的详细描述。
在图9所示实施例中，第一时钟信号端CLK1的第一时钟信号可以是与第二时钟信号端CLK2的第二时钟信号和第三时钟信号端CLK3的第三时钟信号相比频率较低的时钟信号。换言之，在图4和图8所示的实施例中，所采用的第一时钟信号和第二时钟信号可以是频率相对较低的时钟信号，而在图9所示实施例中，第一时钟信号可以是频率相对较低的时钟信号，而第二时钟信号和第三时钟信号可以是频率相对较高的时钟信号。在该情况下，可以通过例如向图5所示的栅极驱动电路500中引入额外的第三时钟信号线路CLK3，并在第二时钟信号线路CLK2和第三时钟信号线路CLK3上提供比第一时钟信号线路频率更高的时钟信号，且所有寄存器的第一时钟信号端CLK1都耦接到第一时钟信号线路CLK1，而相邻寄存器的第二时钟信号端CLK2和第三时钟信号端CLK3以不同线序分别耦接到第二时钟信号线路CLK2和第三时钟信号线路CLK3上，来实现下拉控制节点PDCN处更快速的升压操作。
如上所述，通过例如增加前述2T1C的方式来提升第六晶体管M6的栅源电压，可以使得第六晶体管M6的栅极电压增加至使用相关技术情况下栅极电压的约3倍，而对应的栅源电压增加约2倍，可以极大的降低第六晶体管M6的等效内阻，提升下拉节点PD处的电压。同时，新增加的第二电容器C2相对晶体管来说不占用很大空间，易于实现。而增加的两个小晶体管M10和M11，因不涉及第六晶体管M6/第七晶体管M7的晶体管沟道宽度的比例限制，所增加的空间亦很小。
此外，在一些具体实现中，例如在第八晶体管M8和第九晶体管M9的宽长比之比为1∶1的情况下，假设VGH等于18V，VGL等于-12V，则在理想状态下采用相关技术的设计，第六晶体管M6的栅极电压(即，下拉控制节点PDCN处的电压)在上拉节点PU拉低时等于18V，漏极电压(即，下拉节点PD处的电压)由0V逐渐充电，因此初始栅源电压为18V。在采用上述移位寄存器设计的情况下，第六晶体管M6的栅极电压在上拉节点PU拉低时等于18V，漏极电压由0V逐渐充电，因此初始栅源电压同样为18V。在后面时钟信号到来后，第二电容器C2两端的电压分别跳变为VPDCN-VGL+VGH和VGH，则第六晶体管M6的栅极电压变为48V，而栅源电压变为30V。进而大幅降低了第六晶体管M6的等效内阻，有效提升了PD点的电压，避免了可能出现的闪屏问题。
至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开的范围不局限于上述特定实施例，而应由所附权利要求所限定。
此外，在本文中被描述为通过纯硬件、纯软件和/或固件来实现的功能，也可以通过专用硬件、通用硬件与软件的结合等方式来实现。例如，被描述为通过专用硬件(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)来实现的功能，可以由通用硬件(例如，中央处理单元(CPU)、数字信号处理器(DSP))与软件的结合的方式来实现，反之亦然。

Claims (17)

1.一种移位寄存器，包括：
输入模块，与输入信号端、第一电压信号端和上拉节点耦接，且被配置为能够在来自所述输入信号端的输入信号的控制下将来自所述第一电压信号端的第一电压信号传输至所述上拉节点；
输出模块，与所述上拉节点、第一时钟信号端和输出信号端耦接，且被配置为能够在所述上拉节点的控制下将来自所述第一时钟信号端的第一时钟信号传输至所述输出信号端；
复位模块，与复位信号端、第二电压信号端和所述上拉节点耦接，且被配置为能够在来自所述复位信号端的复位信号的控制下将来自所述第二电压信号端的第二电压信号传输至所述上拉节点；
下拉模块，与下拉节点、第二电压信号端、所述上拉节点和所述输出信号端耦接，且被配置为能够在所述下拉节点的控制下将来自所述第二电压信号端的第二电压信号分别传输至所述上拉节点和所述输出信号端；
下拉控制模块，与所述上拉节点、所述下拉节点、下拉控制节点、所述第一电压信号端、所述第二电压信号端和第二时钟信号端耦接，且被配置为能够在所述上拉节点、下拉控制节点和来自所述第二时钟信号端的第二时钟信号的控制下将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述下拉节点；以及
电压调节模块，与所述下拉节点、所述下拉控制节点、所述第二时钟信号端、第三时钟信号端、所述第一电压信号端和所述第二电压信号端耦接，且被配置为能够在来自所述第二时钟信号端的第二时钟信号、来自所述第三时钟信号端的第三时钟信号和所述下拉节点的控制下，基于来自所述第一电压信号端的第一电压信号和来自所述第二电压信号端的第二电压信号来调节所述下拉控制节点处的电压。
2.根据权利要求1所述的移位寄存器，其中，所述第三时钟信号端和所述第一时钟信号端提供相同的时钟信号。
3.根据权利要求1所述的移位寄存器，其中，来自所述第三时钟信号端的第三时钟信号的频率高于来自所述第一时钟信号端的第一时钟信号。
4.根据权利要求1所述的移位寄存器，其中，所述输入模块包括：
第一晶体管，其控制端与所述输入信号端耦接，第一端与所述第一电压信号端耦接，以及第二端与所述上拉节点耦接。
5.根据权利要求1所述的移位寄存器，其中，所述输出模块包括：
第二晶体管，其控制端与所述上拉节点耦接，第一端与所述第一时钟信号端耦接，以及第二端与所述输出信号端耦接；以及
第一电容器，其一端与所述上拉节点耦接，以及另一端与所述输出信号端耦接。
6.根据权利要求1所述的移位寄存器，其中，所述复位模块包括：
第三晶体管，其控制端与所述复位信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述上拉节点耦接。
7.根据权利要求1所述的移位寄存器，其中，所述下拉模块包括：
第四晶体管，其控制端与所述下拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述上拉节点耦接；以及
第五晶体管，其控制端与所述下拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述输出信号端耦接。
8.根据权利要求7所述的移位寄存器，其中，所述下拉控制模块包括：
第六晶体管，其控制端与所述下拉控制节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述下拉节点耦接；
第七晶体管，其控制端与所述上拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述下拉节点耦接；
第八晶体管，其控制端与所述上拉节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述下拉控制节点耦接；以及
第九晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第一电压信号端耦接，以及第二端与所述下拉控制节点耦接。
9.根据权利要求1所述的移位寄存器，其中，所述电压调节模块包括：
第二电容器，其一端与所述下拉控制节点耦接，以及另一端与第十晶体管的第二端和第十一晶体管的第二端耦接；
所述第十晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第二电压信号端耦接；以及
所述第十一晶体管，其控制端与所述第三时钟信号端耦接，第一端与所述下拉节点耦接。
10.根据权利要求1所述的移位寄存器，还包括：
全局复位模块，与全局复位信号端和所述下拉节点耦接，且被配置为能够在来自所述全局复位信号端的全局复位信号的控制下将所述全局复位信号传输至所述下拉节点。
11.根据权利要求10所述的移位寄存器，其中，所述全局复位模块包括：
第十二晶体管，其控制端和第一端与全局复位信号端耦接，以及第二端与所述下拉节点耦接。
12.根据权利要求8所述的移位寄存器，其中，所述第五晶体管的宽长比与所述第六晶体管的宽长比之间的比值小于1/5。
13.根据权利要求1～12中任一项所述的移位寄存器，其中，所有晶体管均为N型晶体管，所述第一电压信号为高电平信号，以及所述第二电压信号为低电平信号。
14.根据权利要求1～12中任一项所述的移位寄存器，其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号中的至少一个具有小于50％的占空比。
15.一种栅极驱动电路，包括多个级联的根据权利要求1～14中任一项所述的移位寄存器。
16.一种显示装置，包括根据权利要求15所述的栅极驱动电路。
17.一种用于驱动根据权利要求1～14中任一项所述的移位寄存器的方法，其中，在一帧周期中所述方法包括：
在准备阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出低电平；
在第一阶段，输入信号端输入高电平，复位信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平；
在第二阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出高电平；
在第三阶段，输入信号端输入低电平，复位信号端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平；以及
在第四阶段，输入信号端输入低电平，复位信号端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出信号端输出低电平。
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