JP6076504B2 - リキッド・クリスタル・オン・シリコン・チップにおける画素テスト - Google Patents

Description

本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチの中に含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）集積回路（ＩＣ）に関する。

光学ファイバの容量を増加させ、及び／又は双方向伝送を可能にさせるために、信号を運ぶ光は光学ファイバ上で合波され得る。光学スイッチは一般に、その信号を運ぶ光の特定のチャネルについて合波、分波、又は動的ルーティングを行うために使用される。光学スイッチの１つの種類は、特定のチャネルについて、その特定のチャネルの波長に基づいてルーティングを行う波長選択スイッチ（ＷＳＳ）である。

一部のＷＳＳでは、シリコン上の液晶技術は、特定のチャネルの波長を偏向させるディスプレイ・エンジンを作成することに使用される。ＬＣＯＳ技術において、液晶はシリコン・チップの表面に載せられ得る。このシリコン・チップは、反射層によって覆われ得る。例えば、その反射層はアルミニウム化層を含んでもよい。これに加えて、ＬＣＯＳ技術において、ディスプレイ・エンジンは複数の画素を含んでよい。画素に印加される電圧の導入及び変更を通して、それらの画素は、偏向した方向に特定のチャネルのルーティングを行う電気的に制御された格子を作成する。

本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチに含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣに関する。

例示の実施形態は、ＬＣＯＳ ＩＣにおける画素の導通テスト方法を含む。その方法は、画素に対して第１の電圧を書き込む工程を備える。画素は隔離され、その画素に選択的に接続される配線は放電される。その方法は、また、配線上の電圧を感知するように構成されているセンス・アンプをイネーブルする工程を備える。画素はその配線に電気的に結合され、配線上において、生じた電圧が感知される。

他の例示の実施形態は、ＬＣＯＳ ＩＣ上の画素導通テスト・システムを含む。テスト・システムは、第１の画素、第１の配線、ヤンク構造及びセンス・アンプを備える。第１の配線は、第１の画素スイッチを介して第１の画素に選択的に接続される。ヤンク構造は、第１の画素を第１の電圧源に接続するように構成されているヤンク・アップ・スイッチと、第１の配線を第２の電圧源に接続するように構成されているヤンク・ダウン・スイッチとを備える。センス・アンプは、センス・アンプ・スイッチを介して第１の配線に選択的に接続されるように構成されるとともに、第１の画素の第１の電圧源に対する接続に続いて、第１の配線上において第１の生じた電圧を感知するように構成される。

他の実施形態は、ＬＣＯＳ ＩＣを含む。ＬＣＯＳ ＩＣは、複数の画素、ヤンク構造及び複数のセンス・アンプを備える。画素は画素列と画素行とに配置され、画素列は列配線を介して電気的に接続される。ヤンク構造は、画素列を第１の電圧源に接続するように構成されているヤンク・アップ・スイッチと、画素列を電気接地に接続するように構成されているヤンク・ダウン・スイッチとを備える。各々のセンス・アンプは、１つ以上の列
配線上において、生じた電圧を感知するように構成される。

本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システムのブロック図。 図１のＬＣＯＳシステムに組込まれ得る、画素導通テスト・システム（テスト・システム）のブロック図。 図２のテスト・システムにおいて実施され得る、一例のセンス・アンプのブロック図。 図２のテスト・システムの一例のシーケンスを図示する、一例の信号図。 図１のＬＣＯＳシステムにおいて実施され得る、一例の画素導通テスト方法のフローチャート。

本明細書に記載の主題は、前述の欠点を解決する実施形態や、前述の環境においてのみ作動する実施形態に限られない。むしろ、本背景技術は、本明細書に記載のいくつかの実施形態が実施される技術分野の一つの例を説明するために提供されているにすぎない。

本概要は、詳細を「発明を実施するための形態」に後述する着想の一部を簡単に紹介するものである。本概要は、本発明の主題に関する重要な特色や本質的特徴を特定することを意図したものでもなく、本発明の特許請求の範囲を決定する際の補助として用いられることを意図したものでもない。

本発明の付加的な特徴及び利点は後述の説明に示されており、ある程度は説明により明らかであるが、発明を実施することにより確認される場合もある。本発明の特徴及び利点は、添付の特許請求の範囲において特に示される手段や組み合わせによって実現及び達成できる。本発明の前述の及び他の特徴は、後述の説明及び添付の特許請求の範囲からより完全に明らかとなるが、後述の発明の実施によって確認される場合もある。

本発明の前述の及び他の利点と特徴をさらに明確にするために、添付の図面に示された本発明の具体的な実施形態を参照することによって、本発明についてより詳細に説明する。これらの図面は本発明の典型的な実施形態を示したものであり、したがって、本発明の範囲を限定するものと見なされない。添付の図面によって、本発明をさらに具体的にかつ詳細に説明する。

本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチに含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣに関する。例示の一実施形態は、ＬＣＯＳ ＩＣ用の画素導通テスト・システムを含む。テスト・システムは、画素スイッチを介して画素に選択的に接続される配線を備える。配線は、また、センス・アンプ・スイッチを介してセンス・アンプに選択的に接続される。ヤンク・アップ・スイッチは、画素を第１の電圧に接続する。ヤンク・ダウン・スイッチは、配線を第２の電圧に接続する。センス・アンプは、配線が第１の画素に接続される際に、第１の配線上において、生じた電圧を感知する。本発明の追加の例示の実施形態のいくつかについて、添付の図面によって説明する。

図１は、本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システム１００のブロック図である。一般に、ＬＣＯＳシステム１００は、光学信号を運ぶ光（光信号）の波長又はチャネルを選択するために使用される画像を書き込む。このＬＣＯＳシステム１００は、リキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣ１２４を制御するＦＰＧＡ（現場でプログラミング可能なゲート・
アレイ）１０２などのドライバ・チップを備える。ＬＣＯＳ ＩＣ１２４を制御するのに、ＦＰＧＡ１０２はコマンド、同期信号、デジタル・データ、変化するアナログ信号、デジタル信号、又はこれらの組合せを通信する。これに加えて、ＦＰＧＡ１０２はＬＣＯＳ
ＩＣ１２４から、様々な信号及び／又はデジタル・データ信号、出力同期信号、その他を受信し得る。

ＦＰＧＡ１０２は論理ブロックを備える集積回路（ＩＣ）であり、ＬＣＯＳ ＩＣ１２４の１つ以上の制御機能を実行するように構成され得る。ＦＰＧＡ１０２は、ＬＣＯＳシステム１００がユーザに届けられた後に、又はそのＦＰＧＡ１０２の製造に続いて、構成及び／又はプログラミングが行われ得る。いくつかの代替的な実施形態において、ドライバ・チップはＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡ１０２と実質的に同等の性能を有する他の適切なドライバ・チップを備えてもよい。

ＦＰＧＡ１０２は、ＬＣＯＳ ＩＣ１２４に含まれる分波モジュール１１６と通信可能なデジタル・ポート１４２を備え得る。デジタル・ポートの一例は、一対のＬＶＤＳ（低電圧差動信号）を含んでもよい。ＦＰＧＡ１０２は、このデジタル・ポート１４２を通して分波モジュール１１６に対してデジタル・データを通信し得る。図１において、矢印１３２は分波モジュール１１６に対するデジタル・データの通信を表す。デジタル・データは、ＬＣＯＳ ＩＣ１２４に備えられる１つ以上の画素１２６Ａ〜１２６Ｉ（一般に、１つの画素１２６又は複数の画素１２６）用の同期信号及びデジタル画像データとして使用可能なデジタル・クロック信号を含み得るが、これに限定されない。デジタル画像データは、ＬＣＯＳ ＩＣ１２４が表示する画像のデジタル表現を含む。デジタル画像データは、例えば１画素当たり６ビット、１画素当たり７ビット、又は１画素当たり８ビットでフォーマットされ得る。デジタル・データ、又はその一部分は、１つ以上の列ドライバ１１２Ａ〜１１２Ｃ（一般に、１つの列データ１１２又は複数の列データ１１２）に対して通信されることが可能であり、その後、画素１２６に対して通信されることが可能である。

ＦＰＧＡ１０２のいくつかの実施形態は複数のデジタル・ポート１４２を備えてもよく、ＬＣＯＳ ＩＣ１２４は複数の分波モジュール１１６を備えてもよく、その両方であってもよい。ＦＰＧＡ１０２が複数のデジタル・ポート１４２を備える実施形態において、ＦＰＧＡ１０２は、特定量又は設定量のデジタル・データを、デジタル・ポート１４２の各々を通して並列式に通信し得る。例えば、いくつかの実施形態において、ＦＰＧＡ１０２は３２個のデジタル・ポート１４２を備える。３２個のデジタル・ポート１４２の各々は６０列の画素１２６を有し、画素１２６のバンク用のデジタル画像データを通信してもよい。

ＦＰＧＡ１０２は、また、コマンド・デコーダ１０８に対してコマンドを通信するコマンド・ポート１４４を備え得る。図１において、矢印１３６はコマンド・デコーダ１０８に対するコマンドの通信を表す。そのコマンドは、ＬＣＯＳ ＩＣ１２４の実行用の１つ以上のアクション及び／又は機能を備え得る。例えば、コマンドは１行の画素１２６を書き込む動作のタイミングを含んでよい。タイミング・コマンドは、コマンド・ポート１４４を介してＦＰＧＡ１０２によって制御され得る。これに加えて、又はこれに代えて、コマンドは、同期信号として使用可能なデジタル・クロック信号を含んでもよい。いくつかの実施形態において、ＦＰＧＡ１０２は複数のコマンド・ポート１４４を備えてもよい。

コマンド・デコーダ１０８及びコマンド・ポート１４４は、また、追加の信号を通信してもよい。図１において、両方向の矢印１３４は、コマンド・ポート１４４とコマンド・デコーダ１０８との間の追加の信号の通信を表す。例えば、追加の信号は、補助的なデジタル・データ信号、リセット信号、ＬＣＯＳ ＩＣ１２４からのデータ・アウト信号、及びＬＣＯＳ ＩＣ１２４からの出力クロック信号を含み得るが、これらに限定されない。
リセット信号と補助的なデジタル・データ信号とは、同期信号としてデジタル・クロック信号を含み得る。データ・アウト信号と出力クロック信号とは、ＬＣＯＳ ＩＣ１２４の同期と作動状況とに関する情報を、ＦＰＧＡ１０２に対して通信し得る。

ＦＰＧＡ１０２は、また、ＬＣＯＳアナログ・モジュール１１８とアナログ信号を通信するアナログ・モジュール１０４を備え得る。図１において、両方向の矢印１４６は、アナログ・モジュール１０４とＬＣＯＳアナログ・モジュール１１８との間の通信を表す。

ＦＰＧＡ１０２は、また、デジタル・アナログ変換器（ＤＡＣ）１０６に対してデジタル・ランプ信号を通信し得る。図１において、矢印１３８は、ＤＡＣ１０６に対するデジタル・ランプ信号の通信を表す。ＤＡＣ１０６はそのデジタル・ランプ信号を受信し、そのデジタル・ランプ信号に関係したアナログ・ランプ信号を出力する。デジタル・ランプ信号は、ＤＡＣ１０６から出力されるアナログ・ランプ信号のアナログ電圧を表して該アナログ電圧に比例する２進数である。

いくつかの実施形態において、デジタル・ランプ信号は一連の２進数を含み、その一連の２進数は、初期電圧から終止電圧までのランプを示す単調に変化する電圧へ変換される。用語「ランプ」は、定義された速度で増加的に変化する挙動を指す。つまり、いくつかの実施形態において、デジタル・ランプ信号の初期の２進数は、およそ１２ボルト（Ｖ）と同じ高さであり得る初期電圧へと変換される。このデジタル・ランプ信号は、続いて、終止電圧まで単調に段階的に低下するアナログ・ランプ信号を生じる２進数を含み得る。これに代えて、デジタル・ランプ信号の初期２進数は、０Ｖと同じ低さである初期電圧に変換されることもできる。そのデジタル・ランプ信号は、続いて、終止電圧まで単調に段階的に上昇する電圧を生じる２進数を含み得る。いくつかの実施形態において、各段階は、デジタル・ランプ信号が電圧における所定の変化を生じる２進数を含む所定の時間間隔であってもよい。これに加えて、デジタル・ランプ信号は、ＬＣＯＳ材料の非線形光学応答を補正できるガンマ曲線に従って変化してもよい。

デジタル・ランプ信号は、単調に段階的に上昇する電圧を生じる一連の２進数に限定されない。デジタル・ランプ信号は一連の２進数を含むことができ、この一連の２進数は電圧の複数のパターン、すなわち列を生じる。例えば、デジタル・ランプ信号は、一組の増加する電圧及びそれに続く一組の減少する電圧、若しくはその逆の組合せを生じる２進数を含むか、又はＬＣＯＳ ＩＣ１２４Ａの画素１２６を駆動する電圧の範囲にわたる電圧を生じる他の適切なパターンを含み得る。

前述されるように、ＤＡＣ１０６は、デジタル・ランプ信号をそのデジタル・ランプ信号に含まれる２進数を表すアナログ・ランプ信号に変換する。したがって、そのアナログ・ランプ信号は、そのデジタル・ランプ信号のアナログ表現である。そのアナログ・ランプ信号は、そのデジタル・ランプ信号と同等か、又はそれに関係した増加的に変化する挙動を示し得る。このように、いくつかの実施形態において、アナログ・ランプ信号は初期電圧から終止電圧まで単調に変化し、変化する電圧信号を画素１２６に対して供給する。より詳細には、アナログ・ランプ信号は画素１２６に対して目標電圧を供給する。目標電圧は、アナログ・ランプ信号の初期電圧から終止電圧まで境界を含む範囲内にある定義された電圧である。ＬＣＯＳ ＩＣ１２４Ａは、少なくとも部分的に、目標電圧を画素１２６に対して駆動することによって作動する。

画素１２６の明度（ｂｒｉｇｈｔｎｅｓｓ）は画素１２６に対して供給されている目標電圧の振幅によって定義され得る。ひいては、画素１２６の明度は、アナログ・ランプ信号の目標電圧が所望の明度に相当する電圧と等しい時間にわたってアナログ・ランプ信号を駆動することによって制御される。画素１２６は複数のレベルの明度を含んでもよい。
例えば、いくつかの実施形態において、画素１２６が２５６通り以上のレベルの明度を表示するようにプログラミングすることもできる。画素１２６に対して目標電圧を供給するプロセスは、「画像の書き込み」と示され得る。

これに加えて、アナログ・ランプ信号は、画素１２６の書き込み周期あたりに１度、初期電圧から終止電圧まで単調に変化する。この初期電圧と終止電圧とは、定期的に変化するか、入れ替わるか、又は繰り返してもよい。つまり、第１の書き込み周期において、終止電圧は初期電圧よりも高くあり得る。第２の書き込み周期において、この初期電圧は、該終止電圧よりも高くてもよい。第３の書き込み周期において、該終止電圧は、再び該初期電圧よりも高くてもよい。該初期電圧と該終止電圧とは、このパターンで変化し続けてよい。

アナログ・ランプ信号を画素１２６に対して供給するタイミングを決定するために、ＦＰＧＡ１０２は、また、ランプ・カウンタ・イネーブル信号をＬＣＯＳ ＩＣ１２４に備えられるランプ・カウンタ１１４に通信し得る。図１において、矢印１４０は、ランプ・カウンタ・イネーブル信号のランプ・カウンタ１１４に対する通信を表す。一般に、ランプ・カウンタ１１４は、ＦＰＧＡ１０２からランプ・カウンタ・イネーブル信号を受信し、これによってランプ・カウンタ１１４がイネーブルされる、すなわち、オンとされる。イネーブルされると、ランプ・カウンタ１１４は、ランプ・カウンタ・イネーブル信号を受信することによって生じているデジタル・ランプ信号の所定の時間間隔の数をカウントするか、追跡する。デジタル・ランプ信号の所定の時間間隔の数は、アナログ・ランプ信号の所定の時間間隔の数と同等であるか、又はそれに関し得る。より詳細には、いくつかの実施形態において、デジタル・ランプ信号はランプ・クロック信号を含んでもよい。ランプ・クロック信号は、同期信号として機能し得る。ランプ・カウンタ１１４は、ランプ・カウンタ・イネーブル信号の受信に続くランプ・クロック信号に含まれる所定の時間間隔の数を追跡しても、カウントしてもよい。ランプ・カウンタ１１４は所定の時間間隔の数を示すランプ・ステップ信号を出力しても、さもなければ、それを利用可能にしてもよい。

ランプ・カウンタ１１４は、列ドライバ１１２に接続され得る。このランプ・カウンタ１１４は、ランプ・ステップ信号を列ドライバ１１２に通信し得る。これによって、ランプ・カウンタ１１４とランプ・ステップ信号とが特定の時間におけるアナログ・ランプ信号の電圧を決定することに使用され得る。つまり、デジタル・ランプ信号の初期の２進数に起因する初期電圧、所定の時間間隔あたりの所定の電圧変化、及びランプ・ステップ信号が分かっている場合に、アナログ・ランプ信号の電圧は算出され得る。

再びＤＡＣ１０６に言及すると、ＤＡＣ１０６を出るアナログ・ランプ信号（線１４８によって示される）は、外部バッファ１５０に入る。外部バッファ１５０は、ＬＣＯＳ ＩＣ１２４からＤＡＣ１０６及び／又はＦＰＧＡ１０２をバッファリングし得る。アナログ・ランプ信号は、外部バッファ１５０からＬＣＯＳ ＩＣ１２４に入り、列ドライバ１１２に対して供給され、その後、アレイ・コア１２０に備えられる画素１２６又はこれらの何らかの一部に対して供給される。

各々の画素１２６は、ＮＭＯＳ／ＰＭＯＳ相補型スイッチ、金属−絶縁体−金属（ＭＩＭ）キャパシタ、及び上層金属（ｔｏｐ−ｌａｙｅｒ ｍｅｔａｌ）の一部分を備え得る。相補型スイッチは、列ドライバ１１２によって供給されている電圧を線形に伝達し画素１２６に入力することを可能とする。ＭＩＭキャパシタは、フィールド時間における電荷漏れを制限するべく十分な容量性記憶領域を提供するために備えられ得る。図示される実施形態において、アレイ・コア１２０は９個の画素１２６を備える。しかしながら、その図示は限定的なものではない。アレイ・コア１２０が９個以上の画素１２６を備え得るこ
とを説明するために、楕円が含められる。いくつかの実施形態において、アレイ・コア１２０は複数の列バンクへと分離されてもよく、その列バンクはデジタル・ポート１４２の１つに接続され得る（前述に詳しい）。

本実施形態及び他の実施形態において、アレイ・コア１２０は列と行とに編成可能な画素１２６を備える。各行の画素１２６は、行配線１２８Ａ〜１２８Ｃ（一般に、行配線１２８）を介して行デコード１１０に電気的に接続され得る。行デコード１１０はコマンド・デコーダ１０８からコマンドを受信し得る。詳細には、行デコード１１０は、１つの行の画素１２６の起動に関するコマンドを受け取り得る。その行デコード１１０は、その後、行イネーブル・アンプ１２２Ａ〜１２２Ｃ（一般に、行イネーブル・アンプ１２２）を通して行配線１２８の１つに沿って、その行の画素１２６に対して起動に関するコマンドを通信し得る。起動信号は、受信画素（つまり、行イネーブル・アンプ１２２に接続されている行の画素１２６）を、その画素１２６が列ドライバ１１２の１つによって供給される１つ以上の信号を受信するべくアクティブ化されるように、イネーブル、すなわち、トリガする。

いくつかの実施形態において、画素１２６は１行ずつアクティブ化されてもよい。つまり、第１の行イネーブル・アンプ１２２Ａは、第１の画素１２６Ａ、第２の画素１２６Ｂ及び第３の画素１２６Ｃに第１の行配線１２８Ａを通して起動信号を通信する。第１の画素１２６Ａ、第２の画素１２６Ｂ及び第３の画素１２６Ｃが書き込まれた後に、第２の行イネーブル・アンプ１２２Ｂが、それから第４の画素１２６Ｄ、第５の画素１２６Ｅ及び第６の画素１２６Ｆに第２の行配線１２８Ｂを通して起動信号を通信する。

各列内の画素１２６は、１つ以上の列配線１３０Ａ〜１３０Ｃ（一般に、列配線１３０）を介して列ドライバ１１２の１つに対して電気的に接続され得る。各々の列ドライバ１１２は、その列配線１３０を介して、１つの列の画素１２６に対して１つ以上の信号を供給する。

図２は、図１のＬＣＯＳシステムに組込まれ得る、画素導通テスト・システム（テスト・システム）２００のブロック図である。一般に、テスト・システム２００は、画素２０２Ａ〜２０２Ｄ（一般に、画素２０２）に対して導通テストを実行し得る。導通テストは、例えば、損傷されている及び／又は機能していない画素を検出し得る。図２に図示されるテスト・システム２００は、４つの画素２０２（第１の画素２０２Ａ、第２の画素２０２Ｂ、第３の画素２０２Ｃ及び第４の画素２０２Ｄ）を含む。しかしながら、図２におけるテスト・システム２００は、テスト・システム２００の簡略版を表しているに過ぎない。テスト・システム２００について開示される原理は、４つ以上の画素２０２を含んでいるテスト・システムに組み込まれるように調節されてよい。

一般に、画素２０２は、図１において記述される画素１２６と実質的に類似し得るか、相当し得るか、又はその両方であってよく、画素２０２の各々は本質的に同一であってよい。画素２０２は、ヤンク配線２３６、行配線２２８Ａ及び２２８Ｂ、及び列配線２２２Ａ及び２２２Ｂを有して列と行とに編成され得る。行配線２２８Ａ及び２２８Ｂは図１において説明される行配線１２８と実質的に類似しており、列配線２２２Ａ及び２２２Ｂは図１において説明される列配線１３０と実質的に類似している。第１の画素２０２Ａと第３の画素２０２Ｃとは、第１の列配線２２２Ａに選択的に接続されてよく、第２の画素２０２Ｂと第４の画素２０２Ｄとは、第２の列配線２２２Ｂに選択的に接続されてよい。各画素２０２は、対応する画素スイッチ２１８Ａ〜２１８Ｄの作動を通して列配線２２２Ａ又は２２２Ｂの一方に選択的に接続される。画素スイッチ２１８Ａ〜２１８Ｄは、行配線２２８Ａ及び２２８Ｂの各々の端に位置する１つ以上の行イネーブル・アンプ２３０Ａ及び２３０Ｂによって作動され得る。

図２に図示されるように、行イネーブル・アンプ２３０Ａ及び２３０Ｂは、オペアンプである。しかしながら、その図示は限定することを意図するものではない。行イネーブル・アンプ２３０Ａ及び２３０Ｂは、例を挙げると、スイッチや他の適切な構造であってもよい。

例えば、第１の画素２０２Ａは、第１の画素スイッチ２１８Ａを閉じるための信号を通信している第１の行イネーブル・アンプ２３０Ａによって、第１の列配線２２２Ａに接続され得る。同じようにして、第４の画素２０２Ｄは、第４の画素スイッチ２１８Ｄを開くための信号を通信している第２の行イネーブル・アンプ２３０Ｂによって、第２の列配線２２２Ｂから隔離され得る。同様に、第２の画素２０２Ｂと第３の画素２０２Ｃとは、第１の列配線２２２Ａと第２の列配線２２２Ｂとにそれぞれ選択的に接続され得る。本明細書で使用される用語「開」は、スイッチ又はアンプにおいて電気の流れが止まっている状態を指す。反対に、用語「閉」は、スイッチ又はアンプにおいて電気が流れている状態を指す。

ヤンク配線２３６は、第１の列配線２２２Ａと第２の列配線２２２Ｂとをヤンク構造２３２に選択的に接続する。より詳細には、第１の列ヤンク・スイッチ２２６Ａの作動がヤンク構造２３２を第１の列配線２２２Ａに選択的に接続し、第２の列ヤンク・スイッチ２２６Ｂがヤンク構造２３２を第２の列配線２２２Ｂに選択的に接続する。ヤンク構造２３２のさらなる詳細について、以下に示す。

いくつかの実施形態において、テスト・システム２００は、また、図１において記述される列ドライバ１１２に類似する及び／又は対応する列ドライバ２０４Ａ及び２０４Ｂを備え得る。つまり、列ドライバ２０４Ａ及び２０４Ｂは、１つ以上の画素２０２に対して画像を書き込み得る。第１の列ドライバ２０４Ａは、第１の列ドライバ・スイッチ２２４Ａを介して第１の列配線２２２Ａに選択的に接続されてよく、第２の列ドライバ２０４Ｂは、第２の列ドライバ・スイッチ２２４Ｂを介して第２の列配線２２２Ｂに選択的に接続されてよい。したがって、列ドライバ２０４Ａ及び２０４Ｂは、列ドライバ・スイッチ２２４Ａ及び２２４Ｂを開くことによって、列配線２２２Ａ及び２２２Ｂから隔離され得る。

テスト・システム２００は、また、１つ以上のセンス・アンプ３００Ａ及び３００Ｂ（一般に、センス・アンプ３００）を備え得る。第１のセンス・アンプ３００Ａは、第１のセンス・アンプ・スイッチ２２０Ａを介して第１の列配線２２２Ａに選択的に接続され得る。例えば、第１のセンス・アンプ３００Ａは、第１のセンス・アンプ・スイッチ２２０Ａを開くことによって、第１の列配線２２２Ａから隔離され得る。これに加えて、テスト・システム２００は、第２のセンス・アンプ・スイッチ２２０Ｂを介して第２の列配線２２２Ｂに選択的に接続可能な第２のセンス・アンプ３００Ｂを備え得る。例えば、第２のセンス・アンプ３００Ｂは、第２のセンス・アンプ・スイッチ２２０Ｂを開くことによって、第２の列配線２２２Ｂから隔離され得る。

いくつかの実施形態において、第２のセンス・アンプ３００Ｂを備える代わりに、第１のセンス・アンプ３００Ａが第２の列配線２２２Ｂに選択的に接続されてもよい。これらの及び他の実施形態において、テスト・システム２００は、第１のセンス・アンプ３００Ａを第２の列配線２２２Ｂから隔離する追加のセンス・アンプ・スイッチ（図示せず）を備えてもよい。

図３は、図２に記載のテスト・システム２００において実施され得る、一例のセンス・アンプ３００のブロック図である。図２と図３とを組み合わせて参照すると、センス・ア
ンプ３００は、センス・アンプ３００を列配線２２２Ａ及び２２２Ｂの一方に対して選択的に接続するセンス・アンプ・スイッチ２２０を備え得る。センス・アンプ・スイッチ２２０は、図２及び図３の両方に図示される。

図３に言及すると、センス・アンプ３００は一般に、差動アンプ・センス回路３０２、サンプル・スイッチ３０４及び１つ以上の反転アンプ３１０を備え得る。一般に、フィードバック・レッグのサンプル・スイッチ３０４が閉である時に、センス回路３０２は入力部３０８における電圧を得る。センス回路３０２は、反転アンプ３１０をトリガするために電圧の増幅及び充電を行う。サンプル・スイッチ３０４が開である時、センス回路３０２はコンパレータ回路となり、それによってセンス回路３０２をリセットする。

図２と図３とを組み合わせて参照すると、センス・アンプ３００は、センス・アンプ・スイッチ２２０Ａ又は２２０Ｂを介して列配線２２２Ａ及び２２２Ｂの一方に選択的に接続され得る。センス・アンプ・スイッチ２２０Ａ又は２２０Ｂが閉である場合に、列配線２２２Ａ又は２２２Ｂはセンス回路３０２の入力部３０８に電気的に接続される。サンプル・スイッチ３０４が閉じる時、センス・アンプ３００は列配線２２２Ａ又は２２２Ｂ上の電圧を感知し得る。

いくつかの実施形態において、センス・アンプ３００はプログラミング可能なしきい値を含んでいるトリガ（図示せず）を備えてもよい。トリガのしきい値は、ＰＶＴ（プロセス、電圧、温度）変化に適応し得る。これに加えて、又はこれに代えて、いくつかの実施形態において、捕捉時間はプログラミング可能であってよい。

再び図２に言及すると、ヤンク構造２３２はヤンク・ダウン・スイッチ２１０及びヤンク・アップ・スイッチ２１２を備えてよく、ヤンク・ダウン・スイッチ２１０及びヤンク・アップ・スイッチ２１２は、列配線２２２Ａ及び２２２Ｂを第２の電圧源２１４及び第１の電圧源２０６にそれぞれ選択的に接続する。第１の列配線２２２Ａを第２の電圧源２１４に接続するために、ヤンク・ダウン・スイッチ２１０と第１の列ヤンク・スイッチ２２６Ａとが閉じられてよい。第１の列配線２２２Ａが第２の電圧源２１４に接続されるとき、テスト・システム２００の他の部分は第２の電圧源２１４から隔離され得る。詳細には、第２の列ヤンク・スイッチ２２６Ｂと、第１の画素スイッチ２１８Ａと、第３の画素スイッチ２１８Ｃと、第１のセンス・アンプ・スイッチ２２０Ａと、第１の列ドライバ・スイッチ２２４Ａとが開であってよい。

同じように第２の列配線２２２Ｂを第２の電圧源２１４に接続するために、ヤンク・ダウン・スイッチ２１０と第２の列ヤンク・スイッチ２２６Ｂとが閉じられてよい。第２の列配線２２２Ｂが第２の電圧源２１４に接続されるとき、テスト・システム２００の他の部分は第２の電圧源２１４から隔離され得る。これに加えて、第１の列ヤンク・スイッチ２２６Ａと、第２の画素スイッチ２１８Ｂと、第４の画素スイッチ２１８Ｄと、第２のセンス・アンプ・スイッチ２２０Ｂと、第２の列ドライバ・スイッチ２２４Ｂとは、開であってよい。

同様に、ヤンク・アップ・スイッチ２１２と第１及び第２の列ヤンク・スイッチ２２６Ａ及び２２６Ｂとの作動を通して、列配線２２２Ａ及び２２２Ｂは第１の電圧源に選択的に接続され得る。第１の電圧源２０６は、ヤンク・アップ・スイッチ２１２と第１の列ヤンク・スイッチ２２６Ａを閉じることによって、第１の列配線２２２Ａに接続され得る。同じようにして、第１の電圧源２０６は、ヤンク・アップ・スイッチ２１２と第２の列ヤンク・スイッチ２２６Ｂを閉じることによって、第２の列配線２２２Ｂに接続され得る。例えば、第１の電圧源２０６が第１の列配線２２２Ａ又は第２の列配線２２２Ｂに接続されるどちらの構成においても、テスト・システム２００の他の部分は第１の電圧源２０６
から隔離され得る。

いくつかの実施形態において、第１の電圧源２０６は第２の電圧源２１４よりも高くてよい。例えば、いくつかの実施形態において、第１の電圧源２０６は約１０Ｖに等しくてよく、第２の電圧源２１４は電気接地であってよい。

テスト・システム２００は、列配線２２２Ａ又は２２２Ｂと画素２０２とを第１の電圧源２０６と第２の電圧源２１４とに順次接続するために、ヤンク構造２３２と列ヤンク・スイッチ２２６Ａ及び２２６Ｂとを備える。列配線２２２Ａ又は２２２Ｂと画素２０２とを第１の電圧源２０６と第２の電圧源２１４とに順次接続することの結果、列配線２２２Ａ及び２２２Ｂ上に電圧（図示せず）が生成され得る。生じた電圧はセンス・アンプ３００によって感知され得る。生じた電圧は、画素２０２の導通の指標であり得る。画素導通テストは、各々の画素２０２に生じた電圧を感知して解析する工程を備え得る。テスト・システム２００において、特定のシーケンスで前述されているスイッチ（例えば、２１２，２１０，２２６Ａ，２２６Ｂ，２１８Ａ〜２１８Ｄ，２２０Ａ，２２０Ｂ及び２２４Ａ〜２２４Ｄ）の状態を変化させることによって、センス・アンプ２０８Ａ及び２０８Ｂが各々の画素２０２に生じた電圧を感知し得る。

これに加えて、いくつかの実施形態において、テスト・システム２００はスキャン・レジスタ２１６を備えてよい。スキャン・レジスタ２１６は、第１のセンス・アンプ２０８Ａと第２のセンス・アンプ２０８Ｂとに選択的に接続され得る。第１のセンス・アンプ２０８Ａ又は第２のセンス・アンプ２０８Ｂに接続される時、スキャン・レジスタ２１６は、センス・アンプ２０８Ａ及び２０８Ｂによって感知される生じた電圧の記録又は蓄積を行い得る。代替的な実施形態において、生じた電圧は遠隔の蓄積構成要素に対して送り込まれてよい。
図４は、図２に記載のテスト・システム２００の一例のシーケンスを図示する、一例の信号図４００である。図２と図４とを組み合わせて参照すると、信号図４００は、第１の画素２０２Ａに生じた電圧を感知するシーケンスを示す。図示される実施形態においては第１の画素２０２Ａがテストされるが、何れの画素２０２も類似のシーケンスによってテストされ得る。

図４において、５つの信号線は、図２に記載のテスト・システム２００における様々なスイッチの状態と図３に記載のセンス・アンプ３００とを表す。また、図４において、１３本の破線の垂直線４０２〜４２６は例示のシーケンスの含む時点を表す。信号線が高（ｈｉｇｈ）であるときにスイッチの状態は閉であり、信号線が低（ｌｏｗ）であるときにスイッチの状態は開である。詳細には、図２〜図４を組み合わせて参照すると、第１の信号４２８はヤンク・ダウン・スイッチ２１０の状態を表す。第２の信号４３０は、サンプル・スイッチ３０４の状態を表す。第３の信号４３２は、第１のセンス・アンプ・スイッチ２２０Ａの状態を表す。第４の信号４３４は、第１の画素スイッチ２１８Ａの状態を表す。第５の信号４３６は、ヤンク・アップ・スイッチ２１２の状態を表す。

例示のシーケンスの間中、第１の列ヤンク・スイッチ２２６Ａは閉のままであり、第１の画素スイッチ２１８Ａの状態は、行イネーブル・アンプ２３０Ａによって制御される。例示のシーケンスの間、図２に記載の他のスイッチ（例えば、２２４Ｂ，２１８Ｂ，２１８Ｄ，２２０Ｂ，２２６Ｂ，２１８Ｃ及び２２４Ａ）は開のままである。

第１の時点４２６に始まって、ヤンク・ダウン・スイッチ２１０は閉、サンプル・スイッチ３０４は開、第１のセンス・アンプ・スイッチ２２０Ａは開、第１の画素スイッチ２１８Ａは開、ヤンク・アップ・スイッチ２１２は開である。

第２の時点４２４で、第１のセンス・アンプ・スイッチ２２０Ａが閉じる。したがって、この時点において第１の列配線２２２Ａと第１のセンス・アンプ２０８Ａとは第２の電圧源２１４に接続される。第２の電圧源２１４が電気接地である実施形態において、第１の列配線２２２Ａは接地される。

時点４２２〜４１６において、一連のスイッチは状態を変化させ、第１の画素２０２Ａに対して書き込まれる画像を生じさせる。まず、第３の時点４２２でヤンク・ダウン・スイッチが開く。第４の時点４２０で、第１のセンス・アンプ・スイッチ２２０Ａが開く。第５の時点４１８で、第１の画素スイッチ２１８Ａが閉じる。第６の時点４１６で、ヤンク・アップ・スイッチが閉じる。この構成において、第１の電圧源２０６からの電圧は、ヤンク・アップ・スイッチ２１２を通して第１の画素２０２Ａに対して印加される。第１の画素２０２Ａに対して印加されている電圧は、第１の画素２０２Ａに対して画像を書き込む。

これに加えて、いくつかの実施形態において、第１の行イネーブル・アンプ２３０Ａが第２の画素スイッチ２１８Ｂを制御することにより、第１の電圧源２０６は第２の画素にも同様に接続され得る。第１の画素２０２Ａに対して書き込まれる画像は、第２の画素２０２Ｂに対して書き込まれる画像と同一であり得る。

時点４１４〜４１２において、一連のスイッチは状態を変化させて第１の画素２０２Ａを隔離し、それによって第１の画素２０２Ａに電荷を蓄積する。第７の時点４１４で、第１の画素スイッチ２１８Ａが開く。第８の時点４１２で、ヤンク・アップ・スイッチ２１２が開く。この構成において、第１の画素２０２Ａは第１の列配線２２２Ａから隔離される。

時点４０８〜４１０において、一連のスイッチは状態を変化させ、第１の列配線２２２Ａを第２の電圧源２１４に接続する。第９の時点４１０で、ヤンク・ダウン・スイッチ２１０が閉じる。第１０の時点４０８で、第１のセンス・アンプ・スイッチ２２０Ａが閉じる。再び、この構成において、第１の列配線２２２Ａと第１のセンス・アンプ２０８Ａとが第２の電圧源２１４に接続される。第２の電圧源２１４が電気接地である実施形態において、この構成における第１の列配線２２２Ａは放電される。

第１１の時点４０６で、ヤンク・ダウン・スイッチ２１０が開く。第１２の時点４０４で、サンプル・スイッチ３０４が閉じ、第１のセンス・アンプ２０８Ａは第１の列配線２２２Ａ上の電圧を感知し得る。第１３の時点４０２で、第１の画素２０２Ａを第１の列配線２２２Ａに接続している第１の画素スイッチ２１８Ａが閉じる。第１の画素２０２Ａに蓄積されている電荷は、第１の列配線２２２Ａと共有される。第１のセンス・アンプ２０８Ａは、第１の列配線２２２Ａ上において生じた電圧を感知し得る。いくつかの実施形態において、画素２０２は、列配線電気容量とは異なり得る画素電気容量を備えてもよい。電気容量の差は、前述の電荷共有を生じ得る。

図５は、一例の画素導通テスト方法（方法）５００のフローチャートである。いくつかの実施形態において、方法５００は図２のテスト・システム２００で実施され得る。本明細書で開示されるこの、及び他のプロセスと方法に関して、このプロセス及び方法において実行される機能は異なる順番で実施されてよいことを、当業者は理解するだろう。さらに、本明細書に記載の実施形態から逸脱することなく、アウトライン化されたステップ及び動作は任意であるか、より少ないステップ及び動作に統合されるか、または追加のステップ及び動作に拡張されてもよい。

方法５００は、画素に対して第１の電圧を書き込むことによって工程５０２から始まり
得る。いくつかの実施形態において、画素に対して第１の電圧を書き込む工程は、第１の電圧源に接続されているヤンク・アップ・スイッチを閉じることを含んでもよい。

工程５０４で、方法５００は画素を隔離する工程を備え得る。画素を隔離する工程は、イネーブル・アンプによって制御可能な画素スイッチを開くことを含み得る。画素を隔離することによって、画素に対して書き込まれている第１の電圧が電荷としてその画素に蓄積され得る。

工程５０６で、方法５００は画素に選択的に接続される配線を放電する工程を備え得る。配線を放電する工程は、電気接地に接続されているヤンク・ダウン・スイッチを閉じることを含み得る。いくつかの実施形態において、配線は画素と第２の画素とに選択的に接続される列配線である。本実施形態及び他の実施形態において、配線は画素スイッチと第２の画素スイッチとを介して、それぞれ画素と第２の画素とに選択的に接続され得る。

工程５０８で、方法５００は配線上の電圧を感知するセンス・アンプをイネーブルする工程を備え得る。センス・アンプは、しきい値を有するトリガを含んでいるセンス回路を備え得る。いくつかの実施形態において、センス・アンプのトリガのしきい値はＰＶＴ（プロセス、電圧、温度）変化を補償するようにプログラミングされ得る。これに加えて、又はこれに代えて、センス回路はセンス・アンプによって感知されている電圧を保持する捕捉時間を含み得る。これらの実施形態のいくつかにおいて、捕捉時間はプログラミングされてもよい。

工程５１０で、方法５００は画素を配線に電気的に結合する工程を備えてよく、画素を配線に結合する工程は、画素に蓄積されている電荷を配線と共有するために画素スイッチを閉じることを含んでよい。電荷共有は、画素の画素電気容量と配線の配線電気容量との間の差の結果であり得る。例えば、いくつかの実施形態において、画素電気容量は配線電気容量よりも小さい。

工程５１２で、方法５００は配線上において生じた電圧を感知する工程を備え得る。生じた電圧は、画素と配線との間で共有されている電荷を含み得る。生じた電圧は、画素の適した導通を示し得る。いくつかの実施形態において、一部のシーケンスで１つのセンス・アンプが複数の列及び／又は複数の画素に選択的に接続されてもよい。これによって、１つのセンス・アンプに複数の画素に生じた電圧を感知させ得る。１つのセンス・アンプを備えているいくつかの実施形態において、方法５００は各々の画素に対して個別に実行されてよい。

これに加えて、いくつかの実施形態において、ＬＣＯＳ ＩＣは方法５００を実施する図２のテスト・システム２００などのシステムを含んでよい。ＬＣＯＳ ＩＣは、例を挙げると、スキャン・レジスタに生じた電圧を記録又は蓄積してよい。これに代えて、生じた電圧はＬＣＯＳ ＩＣから送り出されるか、遠隔的に蓄積されるか、その両方であってもよい。

本発明は、本発明の本質又は主要な特徴から逸脱することなく、他の具体的な形態によって具体化されてもよい。本明細書に記載の実施形態は、説明の目的においてのみ示されるものであり、本発明の実施形態に限定することを意図するものではない。そのため、本発明の主題は、前述の実施形態ではなく、特許請求の範囲によって示されるものである。特許請求の範囲と同等の意味及び範囲におけるいかなる変更も、本明細書に記載の発明の本質から逸脱しない。

Claims (20)

1. 画素導通テストシステムを有するリキッド・クリスタル・オン・シリコン集積回路における画素の導通テスト方法であって、前記画素導通テストシステムは複数の画素を有し、同複数の画素はそれぞれＮＭＯＳ／ＰＭＯＳ相補型スイッチと金属−絶縁体−金属（ＭＩＭ）キャパシタとを有する方法であって、
   前記方法は、
   前記複数の画素のうちの第１の画素に対して第１の電圧を書き込む工程であって、同第１の電圧を書き込む工程は、前記第１の画素を配線に選択的に接続する第１の画素スイッチを閉じるとともに、前記配線を第１の電圧源に接続するヤンク・アップ・スイッチを閉じ、それにより、前記第１の電圧源の電圧が前記ヤンク・アップ・スイッチと第１の画素スイッチとを介して、前記第１の画素に印加される工程と、
   前記第１の画素を隔離する工程と、
   前記第１の画素に選択的に接続される前記配線を、前記第１の画素スイッチを介して放電する工程と、
   前記配線上の電圧を感知するように構成されているセンス・アンプをイネーブルする工程と、
   前記配線を前記複数の画素のうちの前記第１の画素以外の全ての画素から隔離しつつ、前記第１の画素を前記配線に電気的に接続する工程と、
   前記配線上において、生じた電圧を感知する工程とを備える、導通テスト方法。
2. 前記第１の画素を隔離する工程は前記第１の画素スイッチを開く工程を含み、前記第１の画素スイッチはイネーブル・アンプによって制御される、請求項１に記載の導通テスト方法。
3. 前記第１の画素と前記複数の画素のうちの第２の画素とが第１の電圧に書き込まれるように、前記第２の画素を前記配線に電気的に接続する工程をさらに備える、請求項１に記載の導通テスト方法。
4. 前記配線は列配線を含み、前記列配線は前記第１の画素及び前記第２の画素と列ドライバとを電気的に接続するように構成されている、請求項３に記載の導通テスト方法。
5. 前記生じた電圧をスキャン・レジスタに蓄積する工程、又は前記生じた電圧を前記リキッド・クリスタル・オン・シリコン集積回路から送り出す工程をさらに備える、請求項１に記載の導通テスト方法。
6. 前記第１の画素が前記配線に電気的に結合される時に電荷共有が生じるように、前記第１の画素の画素電気容量が前記配線の配線電気容量よりも小さい、請求項１に記載の導通テスト方法。
7. 前記センス・アンプがＰＶＴ（プロセス、電圧、温度）変化を補償するためのしきい値をプログラミングする工程と、
   前記センス・アンプ用の捕捉時間をプログラミングする工程をさらに備える、請求項１に記載の導通テスト方法。
8. 前記配線を放電する工程は、前記配線を電気接地に接続するヤンク・ダウン・スイッチを閉じることを含む、請求項１に記載の導通テスト方法。
9. リキッド・クリスタル・オン・シリコン集積回路の画素導通テスト・システムであって、
   第１の画素と、第２の画素とであって、同第１の画素および第２の画素のそれぞれは、ＮＭＯＳ／ＰＭＯＳ相補型スイッチと金属−絶縁体−金属（ＭＩＭ）キャパシタとを有する、第１の画素と、第２の画素と、
   第１の画素スイッチを介して前記第１の画素に選択的に接続される第１の配線と、
   ヤンク構造であって、前記第１の配線を第１の電圧源に接続するように構成されているヤンク・アップ・スイッチと、前記第１の配線を第２の電圧源に接続するように構成されているヤンク・ダウン・スイッチとを備えるヤンク構造と、
   センス・アンプであって、センス・アンプ・スイッチを介して前記第１の配線に選択的に接続されるように構成され、
   前記第１の画素スイッチが閉じられることに続いて、前記第１の画素からの前記第１の配線上における第１の生じた電圧を感知し、
   前記第２の画素スイッチが閉じられることに続いて、前記第２の画素からの前記第１の配線上における第２の生じた電圧を感知するように構成されているセンス・アンプとを備える、画素導通テスト・システム。
10. 前記第２の電圧源は電気接地を含む、請求項９に記載の画素テスト・システム。
11. 前記第１の生じた電圧および前記第２の生じた電圧を蓄積するスキャン・レジスタをさらに備える、請求項９に記載の画素テスト・システム。
12. 前記第１の画素スイッチの状態を制御するように構成されている第１のイネーブル・アンプと、
    前記第２の画素スイッチの状態を制御するように構成されている第２のイネーブル・アンプと
    をさらに備える、請求項９に記載の画素テスト・システム。
13. 前記第１の配線は第１の列配線を含む、請求項１２に記載の画素テスト・システム。
14. 前記画素テスト・システムはさらに、
    第３の画素と、
    第４の画素と、
    第３の画素スイッチを介して前記第３の画素に選択的に接続される第２の列配線であって、同第２の列配線はまた、第４の画素スイッチを介して前記第４の画素に選択的に接続される、第２の列配線とを有し、
    前記第１のイネーブル・アンプは、前記第３の画素スイッチの状態を制御するように構成されており、前記第２のイネーブル・アンプは、前記第４の画素スイッチの状態を制御するように構成されている、請求項１３に記載の画素テスト・システム。
15. ヤンク配線をさらに備え、前記ヤンク配線は、
    前記第１の列配線を前記ヤンク構造に選択的に接続するように構成されている第１の列ヤンク・スイッチと、
    前記第２の列配線を前記ヤンク構造に選択的に接続するように構成されている第２の列ヤンク・スイッチとを備える、請求項１４に記載の画素テスト・システム。
16. 前記第１の画素に対して画像を書き込む前記第１の配線に接続されている列ドライバをさらに備える、請求項９に記載の画素テスト・システム。
17. 前記センス・アンプは、
    センス回路と、
    プログラミング可能なしきい値を含むトリガとを備える、請求項９に記載の画素テスト・システム。
18. リキッド・クリスタル・オン・シリコン集積回路であって、
    第１の画素、第２の画素、第３の画素、および第４の画素を有する複数の画素であって、同第１の画素、同第２の画素、同第３の画素、および同第４の画素のそれぞれは、ＮＭＯＳ／ＰＭＯＳ相補型スイッチと金属−絶縁体−金属（ＭＩＭ）キャパシタとを有する、複数の画素と、
    第１の列配線であって、第１の画素スイッチを介して前記第１の画素に選択的に接続されるとともに、第２の画素スイッチを介して前記第２の画素に選択的に接続される第１の列配線と、
    第２の列配線であって、第３の画素スイッチを介して前記第３の画素に選択的に接続されるとともに、第４の画素スイッチを介して前記第４の画素に選択的に接続される第２の列配線と、
    ヤンク構造であって、前記第１の列配線と前記第２の列配線とを第１の電圧源に接続するように構成されているヤンク・アップ・スイッチと、前記第１の列配線と前記第２の列配線とを電気接地に接続するように構成されているヤンク・ダウン・スイッチとを備える、ヤンク構造と、
    第１の行配線であって、前記第１の画素スイッチに選択的に接続されるとともに、前記第３の画素スイッチに選択的に接続される第１の行配線と、
    第２の行配線であって、前記第２の画素スイッチに選択的に接続されるとともに、前記第４の画素スイッチに選択的に接続される第２の行配線と、
    第１のセンス・アンプであって、前記第１の列配線の上において生じた電圧を感知するように構成されている、第１のセンス・アンプと、
    第２のセンス・アンプであって、前記第２の列配線の上において生じた電圧を感知するように構成されている、第２のセンス・アンプと、
    を備える、リキッド・クリスタル・オン・シリコン集積回路。
19. 前記第１の行配線を介して前記第１の画素スイッチと前記第３の画素スイッチの状態を制御するように構成された第１の行イネーブル・アンプをさらに備える、請求項１８に記載のリキッド・クリスタル・オン・シリコン集積回路。
20. 前記第１のセンス・アンプおよび前記第２のセンス・アンプのそれぞれは、前記複数の画素の内の１つの画素から生じた電圧を感知するように構成されている、請求項１９に記載のリキッド・クリスタル・オン・シリコン集積回路。