TWI382263B - Liquid crystal display of the double gate electrode crystal substrate - Google Patents

Description

液晶顯示器之雙閘極電晶體基板

本發明係有關一種雙閘極(double gate)設計之液晶顯示裝置，特別是關於一種液晶顯示器之雙閘極電晶體基板。

薄膜電晶體液晶顯示器(TFT LCD)中，使用之驅動IC係依據X、Y軸而分為源極驅動IC(Source IC)和閘極驅動IC(Gate IC)，以利用來自時序控制器(Time Controller)傳來的資料訊號由源極驅動IC依照訊號提供灰階電壓，而薄膜電晶體的開或關則由閘極驅動IC來控制之。

為了降低控制電路之面積，所以衍生出雙閘極電晶體的設計，此係將資料線數目減半，並將掃描線數目加倍，以達到整體源極IC及其通道數量減少之效果。舉例來說，一般液晶顯示器800×RGB×480，總源極通道數目原本為2400，經過雙閘極設計之後，源極通道可減半變為1200，而閘極通道數增加為960，所以總通道數由2800降為2160，共省下了640個通道數。一般雙閘極電晶體之驅動架構如第1圖及第2圖所示所示，每二相鄰電晶體係共用同一條資料線，並分別連接至不同之掃描線；如圖所示，以兩條掃描線為一組，掃描線G1及掃描線G2為一組、掃描線G3及掃描線G4為一組；在第一畫素10中，薄膜電晶體102分別連接第一資料線S01、畫素電容104及掃描線G1；在第二畫素12中，薄膜電晶體122則分別連接第一資料線S01、畫素電容124及掃描線G1-1連接；其中，第一畫素10及第二畫素12係共用第一資料線S01，而分別以掃描線G1及掃描線G2不同的掃描線來控制。

液晶顯示面板之驅動電路係在同一時間一次啟動水平掃描線G1，以將該掃描線G1上的所有薄膜電晶體102打開，再經由垂直資料線S01送入資料信號至對應之第一畫素10中；接著關閉薄膜電晶體102，直到下次再重新寫入信號。接續，啟動水平掃描線G2，以將該資料線G2上的所有薄膜電晶體122打開，再經由垂直資料線S01送入資料信號至對應之第二畫素12中；接著關閉薄膜電晶體122，直到下次再重新寫入信號。這期間使電荷保存在每個畫素10、12中的畫素電容104、124上；此時再依序啟動下一條掃描線G3、G4...等等，依照上述方式經由資料線輸入資料信號至對應畫素中；如此依序將整個畫面的資料信號寫入。

然而，由於上述雙閘極電晶體的設計架構，使得共同電壓(Vcom)容易受到耦合(couple)，再加上因為充電時間減半的緣故，Vcom恢復原有電壓準位的時間也跟著減半，如此將造成水平方向的串擾(cross-talk)之畫面品質問題。

為改善上述問題，本發明遂提出一種液晶顯示器之雙閘極電晶體基板的先設計。

本發明之主要目的係在提供一種液晶顯示器之雙閘極電晶體基板，其係在具有雙閘極驅動電路之基板中增加虛設資料線(dummy data line)之設計，以降低共同電壓之阻值，加快共同電壓回覆準位的時間，進而解決存在於先前技術中易發生水平方向串擾的畫面品質問題。

本發明之另一目的係在提供一種液晶顯示器之雙閘極電晶體基板，其係在降低阻值之同時，亦可減少電極接點(Transfer pad)的數量，並降低加工時間(tact time)。

為達到上述目的，本發明揭示一種液晶顯示器之雙閘極電晶體基板係包括有複數條資料線、複數條掃描線以及複數組畫素單元，其中每組畫素單元係包含相鄰之奇數畫素單元與偶數畫素單元，二者係共同連接至第一資料線，且奇數畫素單元與偶數畫素單元分別連接至相鄰之二該掃描線；並有複數條虛設資料線係平行間隔設置於此些資料線之間，並位於每組畫素單元之間，且此些虛設資料線係連接至一共同電壓電極，以此達到降低共同電壓之走線阻值。

底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

為了避免水平方向串擾的畫質品質問題發生，需將共同電壓(Vcom)回覆準位的時間加快，因此本發明採用降低共同電壓走線阻值的方式來加快共同電壓回覆準位的時間。

請參閱第3圖之結構示意圖及第4圖之等效電路示意圖，如圖所示，本發明提出之液晶顯示器的雙閘極電晶體基板20係包括有複數條資料線22、複數條掃描線24、複數畫素單元26以及複數條虛設資料線(dummy data line)38。第一列之畫素單元係使用掃描線G01、G02，第二列之畫素單元係使用掃描線G03、G04，第三列畫素單元係使用掃描線G05、G06，以此類推；且掃描線G01、G02、G03、G04...等係連接至外部閘極晶片(圖中未示)，每一畫素單元中之二相鄰畫素則分別共用一條資料線S01、02、03、04，且資料線S01、02、03、044...等係連接至外部源極晶片(圖中未示)。其中，本實施例係以掃描線G01和G02以及資料線S01為例來詳細說明本發明之技術特徵，以下係分別稱為第一掃描線G01、第二掃描線G02以及第一資料線S01、第二資料線S02。

詳言之，本發明之複數組畫素單元，每組畫素單元結構皆相同，以畫素單元26、32為例，畫素單元26係包含二相鄰之奇數畫素單元28與偶數畫素單元30，其係共同連接至第一資料線S01，第一資料線S01係連接至外部源極晶片，以傳輸資料訊號至畫素單元26內之奇數畫素單元28與偶數畫素單元30；且奇數畫素單元28與偶數畫素單元30亦分別連接至第一掃描線G01與第二掃描線G02。畫素單元32亦包含二相鄰之奇數畫素單元34與偶數畫素單元36，其係共同連接至第二資料線S02，第二資料線S02亦連接至外部源極晶片，以傳輸資料訊號至畫素單元32內之奇數畫素單元34與偶數畫素單元36；且奇數畫素單元34與偶數畫素單元36亦分別連接至第一掃描線G01與第二掃描線G02。其中，第一掃描線G01與第二掃描線G02係連接至外部閘極晶片，以分別透過第一掃描線G01及第二掃描線G02傳輸控制訊號給奇數畫素單元28、34及偶數畫素單元30、36。

再者，本發明之最大特徵即在於增設複數條虛設資料線38，此些虛設資料線38係平行間隔設置於相鄰資料線之間，並位於每組畫素單元26之間，此些虛設資料線38即為原本未使用到的資料線，如圖所示，係為位於資料線S01及S02之間，且位於相鄰二畫素單元26、32之間，以此類推，亦位於資料線S03及S04之間以及資料線S05及S06之間等等；且這些虛設資料線38係共同連接至一共同電壓電極走線40，且於第3圖中所繪示之黑色節點係代表虛設資料線38與共同電壓電極走線40之連接節點。其中，該等虛設資料線38係可與前述之資料線22同時製作完成，而不需要額外的製程步驟。

其中，在上述架構中，如第4圖所示，每一奇數畫素單元28係分別包含一作為開關的薄膜電晶體以及作為畫素電容之儲存電容284和液晶電容286，使薄膜電晶體282受第一掃描線G01之控制，以選擇性地自第一資料線S01傳送資料信號至儲存電容284和液晶電容286中。每一偶數畫素單元30係分別包含一作為開關的薄膜電晶體302及一儲存電容304和液晶電容306，此薄膜電晶體302受第二掃描線G02之控制，以選擇性地自第一資料線S01傳送資料信號至儲存電容304和液晶電容306。同理，其他所有畫素單元之組成架構與作動，皆與前述內容相同，故於此不再贅述。

其中，上述由複數個奇數畫素單元與偶數畫素單元所組成之複數畫素單元，其極性反轉方式係可為圖框反轉、行反轉、列反轉或點反轉，並不限定為特性的極性轉換方式。當然，畫素電容中之儲存電容的架構係為儲存電容於閘極上(Cs on gate)或儲存電容於共同電極上(Cs on common)皆可。

本發明在基板上增加虛設資料線並與共同電壓電極走線連接在一起，以達到降低共同電壓阻值之目的，讓共同電壓回覆準位的時間加快，進而解決存在於先前技術中易發生水平方向串擾的畫面品質問題。且因為阻值降低了，所以亦可減少電極接點(Transfer pad)的數量，並降低加工時間(tact time)。更甚者，若儲存電容係採用H型設計，因為阻值降低了，所以可以縮小儲存電容的面積，進而達到增加開口率之功效者。

以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。

10．．．第一畫素

102．．．薄膜電晶體

104．．．畫素電容

12．．．第二畫素

122．．．薄膜電晶體

124．．．畫素電容

20．．．雙閘極電晶體基板

22．．．資料線

24．．．掃描線

26．．．畫素單元

28．．．奇數畫素單元

282．．．薄膜電晶體

284．．．儲存電容

286．．．液晶電容

30．．．偶數畫素單元

302．．．薄膜電晶體

304．．．儲存電容

306．．．液晶電容

32．．．畫素單元

34．．．奇數畫素單元

36．．．偶數畫素單元

38．．．虛設資料線

40．．．共同電壓電極走線

G01．．．第一掃描線

G02．．．第二掃描線

S01．．．第一資料線

S02．．．第二資料線

第1圖為先前技術之雙閘極電晶體基板的結構示意圖。

第2圖為先前技術之雙閘極電晶體基板的等效電路示意圖。

第3圖為本發明之雙閘極電晶體基板的結構示意圖。

第4圖為本發明之雙閘極電晶體基板的等效電路示意圖。

20．．．雙閘極電晶體基板

26．．．畫素單元

28．．．奇數畫素單元

30．．．偶數畫素單元

32．．．畫素單元

34．．．奇數畫素單元

36．．．偶數畫素單元

38．．．虛設資料線

40．．．共同電壓電極走線

Claims (9)

1. 一種液晶顯示器之雙閘極電晶體基板，包括：複數條資料線，係包含第一資料線；複數條掃描線，係包含第一掃描線及第二掃描線；複數組畫素單元，其中每組該畫素單元包含相鄰之奇數畫素單元與偶數畫素單元係共同連接至該第一資料線，且該奇數畫素單元與該偶數畫素單元分別連接至該第一掃描線與該第二掃描線；複數條共同電壓電極走線，平行設置于每一列畫素單元中；以及複數條虛設資料線(dummy data line)，平行間隔設置於該些資料線之間，並位於每組該畫素單元之間，且該些虛設資料線係連接至每條共同電壓電極走線。
2. 如申請專利範圍第1項所述之液晶顯示器之雙閘極電晶體基板，其中該些資料線係連接至外部源極晶片，以傳輸資料訊號至每組該畫素單元。
3. 如申請專利範圍第1項所述之液晶顯示器之雙閘極電晶體基板，其中該些掃描線係連接至外部閘極晶片，以分別透過該第一掃描線及該第二掃描線傳輸控制訊號給該奇數畫素單元及該偶數畫素單元。
4. 如申請專利範圍第1項所述之液晶顯示器之雙閘極電晶體基板，其中每一該奇數畫素單元係分別包含一開關、一液晶電容及儲存電容，該開關受該第一掃描線之控制，以選擇性地自該第一資料線傳送資料信號至該液晶電容與該儲存電容。
5. 如申請專利範圍第1項所述之液晶顯示器之雙閘極電晶體基板，其中每一該偶數畫素單元係分別包含一開關、一液晶電容及儲存電容，該開關受該第二掃描線之控制，以選擇性地自該第一資料線傳送資料信號至該液晶電容與該儲存電容。
6. 如申請專利範圍第4或5項所述之液晶顯示器之雙閘極電晶體基板，其中該開關係為薄膜電晶體。
7. 如申請專利範圍第1項所述之液晶顯示器之雙閘極電晶體基板，其 中該些畫素單元之極性反轉方式係選自圖框反轉、行反轉、列反轉或點反轉。
8. 如申請專利範圍第1項所述之液晶顯示器之雙閘極電晶體基板，其中該些資料線係與該些虛設資料線係同時製作完成。
9. 如申請專利範圍第4或5項所述之液晶顯示器之雙閘極電晶體基板，其中該儲存電容之架構係為儲存電容於閘極上(Cs on gate)或儲存電容於共同電極上(Cs on common)。