JP2003280616A - 液晶表示装置のデータ駆動装置及び方法 - Google Patents
液晶表示装置のデータ駆動装置及び方法Info
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Abstract
(57)【要約】
【課題】 本発明はデータラインを時分割駆動すること
でデータ・ドライバＩＣの数を減らすことができるよう
にする液晶表示装置のデータ駆動装置及び方法に関する
ものである。 【解決手段】 本発明による液晶表示装置のデータ駆動
装置は入力された画素データを時分割して供給するため
の第１マルチプレクサ・アレイと；時分割された画素デ
ータを画素電圧信号に変換するためのディジタルーアナ
ログ変換アレイと；データラインを時分割して画素電圧
信号に供給するためのディマルチプレクサ・アレイとを
具備することを特徴とする。
でデータ・ドライバＩＣの数を減らすことができるよう
にする液晶表示装置のデータ駆動装置及び方法に関する
ものである。 【解決手段】 本発明による液晶表示装置のデータ駆動
装置は入力された画素データを時分割して供給するため
の第１マルチプレクサ・アレイと；時分割された画素デ
ータを画素電圧信号に変換するためのディジタルーアナ
ログ変換アレイと；データラインを時分割して画素電圧
信号に供給するためのディマルチプレクサ・アレイとを
具備することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関す
るもので、特にデータラインを時分割駆動でデータ・ド
ライバ集積回路を節減しながらも画像の表示品質を向上
させることができる液晶表示装置のデータ駆動装置及び
方法に関するものである。
るもので、特にデータラインを時分割駆動でデータ・ド
ライバ集積回路を節減しながらも画像の表示品質を向上
させることができる液晶表示装置のデータ駆動装置及び
方法に関するものである。
【０００２】
【従来の技術】通常の液晶表示装置は電界を利用して液
晶の光透過率を調節することで画像を表示するようにな
る。このために、液晶表示装置は液晶セルなどがマトリ
ックス形態に配列された液晶パネルとこの液晶パネルを
駆動するための駆動回路とを具備する。
晶の光透過率を調節することで画像を表示するようにな
る。このために、液晶表示装置は液晶セルなどがマトリ
ックス形態に配列された液晶パネルとこの液晶パネルを
駆動するための駆動回路とを具備する。
【０００３】実際に、液晶表示装置は図１に図示された
ようにデータＴＣＰ（Tape Carrier Pakage）（６）
を通して液晶パネル（２）と接続されたデータ・ドライ
バＩＣ（Integrated Circuit）など（４）と、ゲート
ＴＣＰ（１０）を通して液晶パネル（２）と接続された
ゲート・ドライバＩＣなど（８）とを具備する。
ようにデータＴＣＰ（Tape Carrier Pakage）（６）
を通して液晶パネル（２）と接続されたデータ・ドライ
バＩＣ（Integrated Circuit）など（４）と、ゲート
ＴＣＰ（１０）を通して液晶パネル（２）と接続された
ゲート・ドライバＩＣなど（８）とを具備する。
【０００４】液晶パネル（２）はゲートラインなどとデ
ータラインの交差部毎に形成された薄膜トランジスタ
と、薄膜トランジスタに接続された液晶セルとを具備す
る。薄膜トランジスタのゲート電極は水平ライン単位の
ゲートラインなどの中のいずれか一つと接続されて、ソ
ース電極は垂直ライン単位のデータラインのいずれか一
つと接続される。このような薄膜トランジスタはゲート
ラインからのスキャン信号に応答してデータラインから
の画素電圧信号を液晶セルに供給する。液晶セルは薄膜
トランジスタのドレーン電極と接続された画素電極と、
その画素電極と液晶を間に置いて対面する共通電極とを
具備する。このような液晶セルは画素電極に供給される
画素電圧信号に応答して液晶を駆動することで光透過率
を調節することができるようになる。
ータラインの交差部毎に形成された薄膜トランジスタ
と、薄膜トランジスタに接続された液晶セルとを具備す
る。薄膜トランジスタのゲート電極は水平ライン単位の
ゲートラインなどの中のいずれか一つと接続されて、ソ
ース電極は垂直ライン単位のデータラインのいずれか一
つと接続される。このような薄膜トランジスタはゲート
ラインからのスキャン信号に応答してデータラインから
の画素電圧信号を液晶セルに供給する。液晶セルは薄膜
トランジスタのドレーン電極と接続された画素電極と、
その画素電極と液晶を間に置いて対面する共通電極とを
具備する。このような液晶セルは画素電極に供給される
画素電圧信号に応答して液晶を駆動することで光透過率
を調節することができるようになる。
【０００５】ゲート・ドライバＩＣ（８）のそれぞれは
ゲートＴＣＰ（１０）のそれぞれに実装される。ゲート
ＴＣＰ（１０）に実装されたゲート・ドライバＩＣ
（８）はゲートＴＣＰ（１０）を通じて液晶パネル
（２）のゲートパッドと電気的に接続される。このよう
なゲート・ドライバＩＣ（８）は液晶パネル（２）のゲ
ートラインなどを１水平期間（１Ｈ）単位に順次駆動す
るようになる。
ゲートＴＣＰ（１０）のそれぞれに実装される。ゲート
ＴＣＰ（１０）に実装されたゲート・ドライバＩＣ
（８）はゲートＴＣＰ（１０）を通じて液晶パネル
（２）のゲートパッドと電気的に接続される。このよう
なゲート・ドライバＩＣ（８）は液晶パネル（２）のゲ
ートラインなどを１水平期間（１Ｈ）単位に順次駆動す
るようになる。
【０００６】データ・ドライバＩＣ（４）のそれぞれは
データＴＣＰ（６）のそれぞれに実装される。データＴ
ＣＰ（６）に実装されたデータ・ドライバＩＣ（４）は
データＴＣＰ（６）を通じて液晶パネル（２）のデータ
パッドなどと電気的に接続される。このようなデータ・
ドライバＩＣ（４）はディジタル画素データをアナログ
画素電圧信号に変換して１水平期間（１Ｈ）単位に液晶
パネル（２）のデータラインに供給する。
データＴＣＰ（６）のそれぞれに実装される。データＴ
ＣＰ（６）に実装されたデータ・ドライバＩＣ（４）は
データＴＣＰ（６）を通じて液晶パネル（２）のデータ
パッドなどと電気的に接続される。このようなデータ・
ドライバＩＣ（４）はディジタル画素データをアナログ
画素電圧信号に変換して１水平期間（１Ｈ）単位に液晶
パネル（２）のデータラインに供給する。
【０００７】このために、データ・ドライバＩＣ（４）
のそれぞれは図２に図示されたようにサンプリング信号
を順次供給するシフト・レジスタ・アレイ（１２）と、
サンプリング信号に応答して画素データをラッチして出
力する第１及び第２ラッチ・アレイ（１６、１８）と、
第１及び第２ラッチ・アレイ（１６、１８）の間に配置
された第１マルチプレクサ（Multiplexer；以下、ＭＵ
Ｘという）・アレイ（１５）と、第２ラッチ・アレイ
（１８）からの画素データを画素電圧信号に変換するデ
ィジタルーアナログ変換（以下、ＤＡＣという）・アレ
イ（２０）と、ＤＡＣ（２０）からの画素電圧信号を緩
衝して出力するバッファ・アレイ（２６）と、バッファ
・アレイ（２６）の出力の進行経路を選択する第２ＭＵ
Ｘアレイ（３０）とを具備する。
のそれぞれは図２に図示されたようにサンプリング信号
を順次供給するシフト・レジスタ・アレイ（１２）と、
サンプリング信号に応答して画素データをラッチして出
力する第１及び第２ラッチ・アレイ（１６、１８）と、
第１及び第２ラッチ・アレイ（１６、１８）の間に配置
された第１マルチプレクサ（Multiplexer；以下、ＭＵ
Ｘという）・アレイ（１５）と、第２ラッチ・アレイ
（１８）からの画素データを画素電圧信号に変換するデ
ィジタルーアナログ変換（以下、ＤＡＣという）・アレ
イ（２０）と、ＤＡＣ（２０）からの画素電圧信号を緩
衝して出力するバッファ・アレイ（２６）と、バッファ
・アレイ（２６）の出力の進行経路を選択する第２ＭＵ
Ｘアレイ（３０）とを具備する。
【０００８】また、データ・ドライバＩＣ（４）はタイ
ミング制御部（図示しない）から供給される画素データ
（Ｒ、Ｇ、Ｂ）を中継するデータ・レジスタ（３４）
と、ＤＡＣアレイ（２０）で必要とする正極性及び負極
性のガンマ電圧などを供給するガンマ電圧部（３６）と
を更に具備する。
ミング制御部（図示しない）から供給される画素データ
（Ｒ、Ｇ、Ｂ）を中継するデータ・レジスタ（３４）
と、ＤＡＣアレイ（２０）で必要とする正極性及び負極
性のガンマ電圧などを供給するガンマ電圧部（３６）と
を更に具備する。
【０００９】このような構成を有するデータ・ドライバ
ＩＣ（４）のそれぞれはｎ個ずつのデータラインを駆動
するためのｎチャンネル（例えば、３８４または４８０
チャンネル）のデータ出力を有する。図２はこのような
データ・ドライバＩＣ（４）のｎチャンネルの中の６チ
ャンネル（ＤＬ１乃至ＤＬ６）部分だけを図示する。
ＩＣ（４）のそれぞれはｎ個ずつのデータラインを駆動
するためのｎチャンネル（例えば、３８４または４８０
チャンネル）のデータ出力を有する。図２はこのような
データ・ドライバＩＣ（４）のｎチャンネルの中の６チ
ャンネル（ＤＬ１乃至ＤＬ６）部分だけを図示する。
【００１０】データ・レジスタ（３４）はタイミング制
御部からの画素データを中継して第１ラッチ・アレイ
（１６）に供給する。特にタイミング制御部は転送周波
数の減少のために画素データを偶数画素データ（ＲＧＢ
even）と奇数画素データ（ＲＧＢodd）に分離してそれ
ぞれの転送ラインを通してデータ・レジスタ（３４）に
供給するようになる。
御部からの画素データを中継して第１ラッチ・アレイ
（１６）に供給する。特にタイミング制御部は転送周波
数の減少のために画素データを偶数画素データ（ＲＧＢ
even）と奇数画素データ（ＲＧＢodd）に分離してそれ
ぞれの転送ラインを通してデータ・レジスタ（３４）に
供給するようになる。
【００１１】データ・レジスタ（３４）は入力された偶
数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢ
odd）をそれぞれの転送ラインを通して第１ラッチ・ア
レイ（１６）に出力する。ここで、偶数画素データ（Ｒ
ＧＢeven）と奇数画素データ（ＲＧＢodd）のそれぞれ
は赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。
数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢ
odd）をそれぞれの転送ラインを通して第１ラッチ・ア
レイ（１６）に出力する。ここで、偶数画素データ（Ｒ
ＧＢeven）と奇数画素データ（ＲＧＢodd）のそれぞれ
は赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。
【００１２】ガンマ電圧部（３６）はガンマ基準電圧の
発生部（図示しない）から入力される多数個のガンマ基
準電圧をグレイ別に細分化して出力する。
発生部（図示しない）から入力される多数個のガンマ基
準電圧をグレイ別に細分化して出力する。
【００１３】シフト・レジスタ・アレイ（１２）はサン
プリング信号を順次発生して第１ラッチ・アレイ（１
６）に供給するもので、このためにｎ/６個のシフト・
レジスタ（１４）を具備する。図２に図示された１番目
の段のシフト・レジスタ（１４）はタイミング制御部か
ら入力されるソース・スタート・パルス（ＳＳＰ）をソ
ース・サンプリング・クロック信号（ＳＳＣ）によりシ
フトさせサンプリング信号を出力すると同時に次の段の
シフト・レジスタ（１４）にキャリ信号（ＣＡＲ）を供
給する。ソース・スタート・パルス（ＳＳＰ）は図３ａ
及び図３ｂに図示されたように１水平期間（１Ｈ）単位
に供給されてソース・サンプリング・クロック信号（Ｓ
ＳＣ）毎にシフトされてサンプリング信号を出力され
る。
プリング信号を順次発生して第１ラッチ・アレイ（１
６）に供給するもので、このためにｎ/６個のシフト・
レジスタ（１４）を具備する。図２に図示された１番目
の段のシフト・レジスタ（１４）はタイミング制御部か
ら入力されるソース・スタート・パルス（ＳＳＰ）をソ
ース・サンプリング・クロック信号（ＳＳＣ）によりシ
フトさせサンプリング信号を出力すると同時に次の段の
シフト・レジスタ（１４）にキャリ信号（ＣＡＲ）を供
給する。ソース・スタート・パルス（ＳＳＰ）は図３ａ
及び図３ｂに図示されたように１水平期間（１Ｈ）単位
に供給されてソース・サンプリング・クロック信号（Ｓ
ＳＣ）毎にシフトされてサンプリング信号を出力され
る。
【００１４】第１ラッチ・アレイ（１６）はシフト・レ
ジスタ・アレイ（１２）からのサンプリング信号に応答
してデータ・レジスタ（３４）からの画素データ（ＲＧ
Ｂeven、ＲＧＢodd）を一定の単位ずつサンプリングし
てラッチする。第１ラッチ・アレイ（１６）はｎ個の画
素データ（Ｒ、Ｇ、Ｂ）をラッチするためにｎ個の第１
ラッチ（１３）で構成されて、その第１ラッチ（１３）
のそれぞれは画素データ（Ｒ、Ｇ、Ｂ）のビット数（３
ビットまたは６ビット）に対応する大きさを有する。こ
のような第１ラッチ・アレイ（１６）はサンプリング信
号毎に偶数画素データ（ＲＧＢeven）と奇数画素データ
（ＲＧＢodd）、即ち６個ずつの画素データをサンプリ
ングしてラッチした後、同時に出力する。
ジスタ・アレイ（１２）からのサンプリング信号に応答
してデータ・レジスタ（３４）からの画素データ（ＲＧ
Ｂeven、ＲＧＢodd）を一定の単位ずつサンプリングし
てラッチする。第１ラッチ・アレイ（１６）はｎ個の画
素データ（Ｒ、Ｇ、Ｂ）をラッチするためにｎ個の第１
ラッチ（１３）で構成されて、その第１ラッチ（１３）
のそれぞれは画素データ（Ｒ、Ｇ、Ｂ）のビット数（３
ビットまたは６ビット）に対応する大きさを有する。こ
のような第１ラッチ・アレイ（１６）はサンプリング信
号毎に偶数画素データ（ＲＧＢeven）と奇数画素データ
（ＲＧＢodd）、即ち６個ずつの画素データをサンプリ
ングしてラッチした後、同時に出力する。
【００１５】第１ＭＵＸアレイ（１５）はタイミング制
御からの極性制御信号（ＰＯＬ）に応答して第１ラッチ
・アレイ（１６）から供給される画素データ（Ｒ、Ｇ、
Ｂ）の進行経路を決定するようになる。このために第１
ＭＵＸアレイ（１５）はｎ−１個の第１ＭＵＸなど（１
７）を具備する。
御からの極性制御信号（ＰＯＬ）に応答して第１ラッチ
・アレイ（１６）から供給される画素データ（Ｒ、Ｇ、
Ｂ）の進行経路を決定するようになる。このために第１
ＭＵＸアレイ（１５）はｎ−１個の第１ＭＵＸなど（１
７）を具備する。
【００１６】第１ＭＵＸ（１７）のそれぞれは隣接した
二つの第１ラッチ（１３）の出力を入力して極性制御信
号（ＰＯＬ）により選択的に出力するようになる。ここ
で、１番目と最後の第１ラッチ（１３）を除いた残りの
第１ラッチ（１３）のそれぞれの出力は隣接した二つの
第１ＭＵＸ（１７）に共に入力される。１番目と最後の
第１ラッチ（１３）の出力は第２ラッチ・アレイ（１
８）と第１ＭＵＸ（１７）に共に入力される。
二つの第１ラッチ（１３）の出力を入力して極性制御信
号（ＰＯＬ）により選択的に出力するようになる。ここ
で、１番目と最後の第１ラッチ（１３）を除いた残りの
第１ラッチ（１３）のそれぞれの出力は隣接した二つの
第１ＭＵＸ（１７）に共に入力される。１番目と最後の
第１ラッチ（１３）の出力は第２ラッチ・アレイ（１
８）と第１ＭＵＸ（１７）に共に入力される。
【００１７】このような構成を有する第１ＭＵＸアレイ
（１５）は極性制御信号（ＰＯＬ）により第１ラッチ
（１３）のそれぞれからの画素データ（Ｒ、Ｇ、Ｂ）が
そのまま第２ラッチ部（１８）に進行されるように制御
するか、一段ずつ右の方にシフトされて第２ラッチ・ア
レイ（１８）へ進行されるように制御する。
（１５）は極性制御信号（ＰＯＬ）により第１ラッチ
（１３）のそれぞれからの画素データ（Ｒ、Ｇ、Ｂ）が
そのまま第２ラッチ部（１８）に進行されるように制御
するか、一段ずつ右の方にシフトされて第２ラッチ・ア
レイ（１８）へ進行されるように制御する。
【００１８】極性制御信号（ＰＯＬ）は図３ａ及び図３
ｂに図示されたように１水平期間（１Ｈ）毎にその極性
が反転される。結果的に第１ＭＵＸアレイ（１５）は第
１ラッチ・アレイ（１６）からの画素データ（Ｒ、Ｇ、
Ｂ）のそれぞれが極性制御信号（ＰＯＬ）に応答して第
２ラッチ・アレイ（１８）を経由してＤＡＣアレイ（２
０）のＰ（Positive）ＤＡＣ（２２）またはＮ（Negati
ve）ＤＡＣ（２４）へ出力されるようにすることで画素
データ（Ｒ、Ｇ、Ｂ）の極性を制御するようになる。
ｂに図示されたように１水平期間（１Ｈ）毎にその極性
が反転される。結果的に第１ＭＵＸアレイ（１５）は第
１ラッチ・アレイ（１６）からの画素データ（Ｒ、Ｇ、
Ｂ）のそれぞれが極性制御信号（ＰＯＬ）に応答して第
２ラッチ・アレイ（１８）を経由してＤＡＣアレイ（２
０）のＰ（Positive）ＤＡＣ（２２）またはＮ（Negati
ve）ＤＡＣ（２４）へ出力されるようにすることで画素
データ（Ｒ、Ｇ、Ｂ）の極性を制御するようになる。
【００１９】第２ラッチ・アレイ（１８）は第１ラッチ
・アレイ（１６）から第１ＭＵＸアレイ（１５）を経由
して入力される画素データ（Ｒ、Ｇ、Ｂ）をタイミング
制御部からのソース出力イネーブル信号（ＳＯＥ）に応
答して同時にラッチした後、出力する。特に第２ラッチ
・アレイ（１８）は第１ラッチ・アレイ（１６）からの
画素データ（Ｒ、Ｇ、Ｂ）がライト・シフトされて入力
される場合を考慮してｎ＋１個の第２ラッチ（１９）を
具備する。
・アレイ（１６）から第１ＭＵＸアレイ（１５）を経由
して入力される画素データ（Ｒ、Ｇ、Ｂ）をタイミング
制御部からのソース出力イネーブル信号（ＳＯＥ）に応
答して同時にラッチした後、出力する。特に第２ラッチ
・アレイ（１８）は第１ラッチ・アレイ（１６）からの
画素データ（Ｒ、Ｇ、Ｂ）がライト・シフトされて入力
される場合を考慮してｎ＋１個の第２ラッチ（１９）を
具備する。
【００２０】ソース出力イネーブル信号（ＳＯＥ）は図
３ａ及び図３ｂに図示されたように１水平期間（１Ｈ）
単位に発生する。第２ラッチ・アレイ（１８）はソース
出力イネーブル信号（ＳＯＥ）のライジング・エッジで
入力される画素データ（Ｒ、Ｇ、Ｂ）を同時にラッチし
てポーリング・エッジで同時に出力する。
３ａ及び図３ｂに図示されたように１水平期間（１Ｈ）
単位に発生する。第２ラッチ・アレイ（１８）はソース
出力イネーブル信号（ＳＯＥ）のライジング・エッジで
入力される画素データ（Ｒ、Ｇ、Ｂ）を同時にラッチし
てポーリング・エッジで同時に出力する。
【００２１】ＤＡＣアレイ（２０）は第２ラッチ・アレ
イ（１８）からの画素データ（Ｒ、Ｇ、Ｂ）をガンマ電
圧部（３６）からの正極性及び負極性ガンマ電圧（Ｇ
Ｈ、ＧＬ）を利用して画素電圧信号に変換して出力する
ようになる。このために、ＤＡＣアレイ（２０）はｎ＋
１個のＰＤＡＣ（２２）及びＮＤＡＣ（２４）を具備し
て、ドット・インバージョン駆動のためにＰＤＡＣ（２
２）及びＮＤＡＣ（２４）が交互に配置される。
イ（１８）からの画素データ（Ｒ、Ｇ、Ｂ）をガンマ電
圧部（３６）からの正極性及び負極性ガンマ電圧（Ｇ
Ｈ、ＧＬ）を利用して画素電圧信号に変換して出力する
ようになる。このために、ＤＡＣアレイ（２０）はｎ＋
１個のＰＤＡＣ（２２）及びＮＤＡＣ（２４）を具備し
て、ドット・インバージョン駆動のためにＰＤＡＣ（２
２）及びＮＤＡＣ（２４）が交互に配置される。
【００２２】ＰＤＡＣ（２２）は第２ラッチ・アレイ
（１８）からの画素データ（Ｒ、Ｇ、Ｂ）を正極性ガン
マ電圧など（ＧＨ）を利用して正極性の画素電圧信号に
変換する。ＮＤＡＣ（２４）は第２ラッチ・アレイ（１
８）からの画素データ（Ｒ、Ｇ、Ｂ）を負極性ガンマ電
圧など（ＧＬ）を利用して負極性の画素電圧信号に変換
する。
（１８）からの画素データ（Ｒ、Ｇ、Ｂ）を正極性ガン
マ電圧など（ＧＨ）を利用して正極性の画素電圧信号に
変換する。ＮＤＡＣ（２４）は第２ラッチ・アレイ（１
８）からの画素データ（Ｒ、Ｇ、Ｂ）を負極性ガンマ電
圧など（ＧＬ）を利用して負極性の画素電圧信号に変換
する。
【００２３】バッファ・アレイ（２６）に含まれるｎ＋
１個のバッファなど（２８）のそれぞれはＤＡＣアレイ
（２０）のＰＤＡＣ（２２）及びＮＤＡＣ（２４）のそ
れぞれから出力される画素電圧信号を信号緩衝して出力
する。
１個のバッファなど（２８）のそれぞれはＤＡＣアレイ
（２０）のＰＤＡＣ（２２）及びＮＤＡＣ（２４）のそ
れぞれから出力される画素電圧信号を信号緩衝して出力
する。
【００２４】第２ＭＵＸアレイ（３０）は極性制御部
（３８）からの極性制御信号（ＰＯＬ）に応答してバッ
ファ・アレイ（２６）から供給される画素電圧信号の進
行経路を決定するようになる。このために、第２ＭＵＸ
アレイ（３０）はｎ個の第２マルチプレクサ（３２）を
具備する。
（３８）からの極性制御信号（ＰＯＬ）に応答してバッ
ファ・アレイ（２６）から供給される画素電圧信号の進
行経路を決定するようになる。このために、第２ＭＵＸ
アレイ（３０）はｎ個の第２マルチプレクサ（３２）を
具備する。
【００２５】第２ＭＵＸなど（３２）のそれぞれは極性
制御信号（ＰＯＬ）に応答して隣接した２個のバッファ
（２８）の中のいずれか一つの出力を選択してデータラ
イン（ＤＬ）に出力する。ここで、１番目と最後のバッ
ファ（２８）を除いた残りのバッファ（２８）の出力は
隣接した２個の第２ＭＵＸ（３２）に共に入力される。
制御信号（ＰＯＬ）に応答して隣接した２個のバッファ
（２８）の中のいずれか一つの出力を選択してデータラ
イン（ＤＬ）に出力する。ここで、１番目と最後のバッ
ファ（２８）を除いた残りのバッファ（２８）の出力は
隣接した２個の第２ＭＵＸ（３２）に共に入力される。
【００２６】このような構成を有する第２ＭＵＸアレイ
（３０）は極性制御信号（ＰＯＬ）に応答して最後のバ
ッファ（２８）を除いたバッファ（２８）のそれぞれか
らの画素電圧信号がそのままデータライン（ＤＬ１乃至
ＤＬ６）と一対一対応して出力されるようにする。ま
た、第２ＭＵＸアレイ（３０）は極性制御信号（ＰＯ
Ｌ）に応答して１番目のバッファ（２８）を除いた残り
のバッファ（２８）のそれぞれからの画素電圧信号が１
行目ずつ左側にシフトされてデータライン（ＤＬ１乃至
ＤＬ６）と一対一対応して出力されるようにする。
（３０）は極性制御信号（ＰＯＬ）に応答して最後のバ
ッファ（２８）を除いたバッファ（２８）のそれぞれか
らの画素電圧信号がそのままデータライン（ＤＬ１乃至
ＤＬ６）と一対一対応して出力されるようにする。ま
た、第２ＭＵＸアレイ（３０）は極性制御信号（ＰＯ
Ｌ）に応答して１番目のバッファ（２８）を除いた残り
のバッファ（２８）のそれぞれからの画素電圧信号が１
行目ずつ左側にシフトされてデータライン（ＤＬ１乃至
ＤＬ６）と一対一対応して出力されるようにする。
【００２７】極性制御信号（ＰＯＬ）は第１ＭＵＸアレ
イ（１５）に供給されると共に図３ａ及び図３ｂに図示
されたように１水平期間（１Ｈ）毎にその極性が反転さ
れる。このように第２ＭＵＸアレイ（３０）は第１ＭＵ
Ｘアレイ（１５）と共に極性制御信号（ＰＯＬ）に応答
してデータライン（ＤＬ１乃至ＤＬ６）に供給される画
素電圧信号の極性を決定するようになる。
イ（１５）に供給されると共に図３ａ及び図３ｂに図示
されたように１水平期間（１Ｈ）毎にその極性が反転さ
れる。このように第２ＭＵＸアレイ（３０）は第１ＭＵ
Ｘアレイ（１５）と共に極性制御信号（ＰＯＬ）に応答
してデータライン（ＤＬ１乃至ＤＬ６）に供給される画
素電圧信号の極性を決定するようになる。
【００２８】この結果、第２ＭＵＸアレイ（３０）を通
してデータライン（ＤＬ１乃至ＤＬ６）のそれぞれに供
給される画素電圧信号は隣接した画素電圧信号と相反し
た極性を有する。換言すると、図３ａ及び図３ｂに図示
されたようにＤＬ１、ＤＬ３、ＤＬ５のような奇数デー
タライン（ＤＬodd）に出力される画素電圧信号とＤＬ
２、ＤＬ４、ＤＬ６のような偶数データライン（ＤＬev
en）に出力される画素電圧信号は相互に相反する極性を
有するようになる。
してデータライン（ＤＬ１乃至ＤＬ６）のそれぞれに供
給される画素電圧信号は隣接した画素電圧信号と相反し
た極性を有する。換言すると、図３ａ及び図３ｂに図示
されたようにＤＬ１、ＤＬ３、ＤＬ５のような奇数デー
タライン（ＤＬodd）に出力される画素電圧信号とＤＬ
２、ＤＬ４、ＤＬ６のような偶数データライン（ＤＬev
en）に出力される画素電圧信号は相互に相反する極性を
有するようになる。
【００２９】そして、その奇数データライン（ＤＬod
d）と偶数データライン（ＤＬeven）の極性はゲートラ
イン（ＧＬ１、ＧＬ２、ＧＬ３、・・・）が順次駆動さ
れる１水平周期（１Ｈ）毎に反転されると共にフレーム
単位で反転されるようになる。
d）と偶数データライン（ＤＬeven）の極性はゲートラ
イン（ＧＬ１、ＧＬ２、ＧＬ３、・・・）が順次駆動さ
れる１水平周期（１Ｈ）毎に反転されると共にフレーム
単位で反転されるようになる。
【００３０】このように従来のデータ・ドライバＩＣ
（４）のそれぞれはｎ個のデータラインを駆動するため
にｎ＋１個ずつのＤＡＣ及びバッファを含むべきであ
る。この結果、従来のデータ・ドライバＩＣ（４）はそ
の構成が複雑で製造単価が相対的に高い短所を有する。
（４）のそれぞれはｎ個のデータラインを駆動するため
にｎ＋１個ずつのＤＡＣ及びバッファを含むべきであ
る。この結果、従来のデータ・ドライバＩＣ（４）はそ
の構成が複雑で製造単価が相対的に高い短所を有する。
【００３１】
【発明が解決しようとする課題】従って、本発明の目的
はデータラインを時分割駆動してデータ・ドライバＩＣ
の数を減らすことができるようにする液晶表示装置のデ
ータ駆動装置及び方法を提供することである。
はデータラインを時分割駆動してデータ・ドライバＩＣ
の数を減らすことができるようにする液晶表示装置のデ
ータ駆動装置及び方法を提供することである。
【００３２】本発明の異なる目的はデータラインを時分
割駆動する場合、画素電圧の充電時間の差による画素電
圧の充電量の差を補償することができる液晶表示装置の
データ駆動装置及び方法を提供することである。
割駆動する場合、画素電圧の充電時間の差による画素電
圧の充電量の差を補償することができる液晶表示装置の
データ駆動装置及び方法を提供することである。
【００３３】
【課題を解決するための手段】前記目的を達成するため
に、本発明による液晶表示装置のデータ駆動装置は入力
された画素データを時分割して供給するための第１マル
チプレクサ・アレイと；時分割された画素データを画素
電圧信号に変換するためのディジタルーアナログ変換ア
レイと；データラインを時分割して前記画素電圧信号を
供給するためのディマルチプレクサ・アレイとを具備す
ることを特徴とする。
に、本発明による液晶表示装置のデータ駆動装置は入力
された画素データを時分割して供給するための第１マル
チプレクサ・アレイと；時分割された画素データを画素
電圧信号に変換するためのディジタルーアナログ変換ア
レイと；データラインを時分割して前記画素電圧信号を
供給するためのディマルチプレクサ・アレイとを具備す
ることを特徴とする。
【００３４】そして、サンプリング信号を順次発生する
ためのシフト・レジスタ・アレイと；前記サンプリング
信号に応答して前記画素データを所定の単位ずつ順次ラ
ッチして前記マルチプレクサ・アレイへ第１同時に出力
するためのラッチ・アレイと；前記画素電圧信号をバッ
ファバッファリングしてディマルチプレクサ・アレイへ
供給するためのバッファ・アレイとを更に具備すること
を特徴とする。
ためのシフト・レジスタ・アレイと；前記サンプリング
信号に応答して前記画素データを所定の単位ずつ順次ラ
ッチして前記マルチプレクサ・アレイへ第１同時に出力
するためのラッチ・アレイと；前記画素電圧信号をバッ
ファバッファリングしてディマルチプレクサ・アレイへ
供給するためのバッファ・アレイとを更に具備すること
を特徴とする。
【００３５】ここで、前記第１マルチプレクサ・アレイ
は少なくともｎ（ｎは正数）個のマルチプレクサを具備
して多数個の入力画素データを少なくともｎ個ずつ時分
割して供給し、前記ディジタルーアナログ変換アレイは
前記ｎ個ずつ時分割された画素データを画素電圧信号に
変換し、前記ディマルチプレクサ・アレイは少なくとも
ｎ個のディマルチプレクサを具備して多数個のデータラ
インを少なくともｎ個ずつ時分割して前記画素電圧信号
を供給することを特徴とする。
は少なくともｎ（ｎは正数）個のマルチプレクサを具備
して多数個の入力画素データを少なくともｎ個ずつ時分
割して供給し、前記ディジタルーアナログ変換アレイは
前記ｎ個ずつ時分割された画素データを画素電圧信号に
変換し、前記ディマルチプレクサ・アレイは少なくとも
ｎ個のディマルチプレクサを具備して多数個のデータラ
インを少なくともｎ個ずつ時分割して前記画素電圧信号
を供給することを特徴とする。
【００３６】前記ディジタルーアナログ変換アレイは前
記少なくともｎ個ずつ時分割された画素データを画素電
圧信号に変換するための少なくともｎ＋１個の正極性及
び負極性のディジタルーアナログ変換機を具備して、前
記正極性のディジタルーアナログ変換機と負極性のディ
ジタルーアナログ変換機は交互に配置されたことを特徴
とする。
記少なくともｎ個ずつ時分割された画素データを画素電
圧信号に変換するための少なくともｎ＋１個の正極性及
び負極性のディジタルーアナログ変換機を具備して、前
記正極性のディジタルーアナログ変換機と負極性のディ
ジタルーアナログ変換機は交互に配置されたことを特徴
とする。
【００３７】また、本発明のデータ駆動装置は入力極性
制御信号に応答して前記少なくともｎ個ずつ時分割され
た画素データの進行経路を決定して前記少なくともｎ＋
１個の正極性及び負極性のディジタルーアナログ変換器
の中の少なくともｎ個の正極性及び負極性のディジタル
ーアナログ変換器に入力されるようにする第２マルチプ
レクサ・アレイと；前記極性制御信号に応答して前記少
なくともｎ個ずつの画素電圧信号の進行経路を決定して
前記ディマルチプレクサ・アレイに入力されるようにす
る第３マルチプレクサ・アレイとを更に具備することを
特徴とする。
制御信号に応答して前記少なくともｎ個ずつ時分割され
た画素データの進行経路を決定して前記少なくともｎ＋
１個の正極性及び負極性のディジタルーアナログ変換器
の中の少なくともｎ個の正極性及び負極性のディジタル
ーアナログ変換器に入力されるようにする第２マルチプ
レクサ・アレイと；前記極性制御信号に応答して前記少
なくともｎ個ずつの画素電圧信号の進行経路を決定して
前記ディマルチプレクサ・アレイに入力されるようにす
る第３マルチプレクサ・アレイとを更に具備することを
特徴とする。
【００３８】ここで、第２マルチプレクサ・アレイは少
なくとも２個の前記第１マルチプレクサの出力の中のい
ずれか一つを選択するための少なくともｎ−１個の第２
マルチプレクサを具備し、前記第３マルチプレクサ・ア
レイは少なくとも２個の前記ディジタルーアナログ変換
器の出力の中のいずれか一つを選択するための少なくと
もｎ個の第３マルチプレクサを具備し、前記第１マルチ
プレクサのそれぞれの出力は前記少なくとも２個の第２
マルチプレクサに共に入力され、前記ディジタルーアナ
ログ変換器のそれぞれの出力は前記少なくとも２個の第
３マルチプレクサに共に入力されることを特徴とする。
なくとも２個の前記第１マルチプレクサの出力の中のい
ずれか一つを選択するための少なくともｎ−１個の第２
マルチプレクサを具備し、前記第３マルチプレクサ・ア
レイは少なくとも２個の前記ディジタルーアナログ変換
器の出力の中のいずれか一つを選択するための少なくと
もｎ個の第３マルチプレクサを具備し、前記第１マルチ
プレクサのそれぞれの出力は前記少なくとも２個の第２
マルチプレクサに共に入力され、前記ディジタルーアナ
ログ変換器のそれぞれの出力は前記少なくとも２個の第
３マルチプレクサに共に入力されることを特徴とする。
【００３９】前記少なくともｎ個の第１マルチプレクサ
の中の奇数番目のマルチプレクサは入力第１選択制御信
号に応答して奇数番目の画素データを、偶数番目のマル
チプレクサは入力第２選択制御信号に応答して偶数番画
素データを時分割して出力することを特徴とする。
の中の奇数番目のマルチプレクサは入力第１選択制御信
号に応答して奇数番目の画素データを、偶数番目のマル
チプレクサは入力第２選択制御信号に応答して偶数番画
素データを時分割して出力することを特徴とする。
【００４０】前記少なくともｎ個のディマルチプレクサ
の中の奇数番目のディマルチプレクサは前記第１選択制
御信号に応答して奇数番目のデータラインを、偶数番目
のディマルチプレクサは前記第２選択制御信号に応答し
て偶数番目のデータラインを時分割駆動することを特徴
とする。
の中の奇数番目のディマルチプレクサは前記第１選択制
御信号に応答して奇数番目のデータラインを、偶数番目
のディマルチプレクサは前記第２選択制御信号に応答し
て偶数番目のデータラインを時分割駆動することを特徴
とする。
【００４１】前記第１及び第２選択制御信号は相互に相
反する論理状態を有してその論理状態は少なくとも１/
２水平期間毎に反転されることを特徴とする。
反する論理状態を有してその論理状態は少なくとも１/
２水平期間毎に反転されることを特徴とする。
【００４２】前記極性制御信号は少なくとも一水平期間
毎に論理状態が反転されることを特徴とする。
毎に論理状態が反転されることを特徴とする。
【００４３】前記第１マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を特定の単位毎に交互に変えることを特徴と
する。
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を特定の単位毎に交互に変えることを特徴と
する。
【００４４】前記第１マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくともフレーム単位に変えることを特
徴とする。
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくともフレーム単位に変えることを特
徴とする。
【００４５】前記第１マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位に変える
ことを特徴とする。
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位に変える
ことを特徴とする。
【００４６】前記第１マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位及びフレ
ーム単位に変えることを特徴とする。
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位及びフレ
ーム単位に変えることを特徴とする。
【００４７】一方、本発明の駆動装置は入力画素データ
を再整列して前記第１マルチプレクサ・アレイに出力す
るデータ・レジスタ部と；前記極性制御信号に応答して
前記ディジタルーアナログ変換アレイで出力される前記
少なくともｎ個の画素電圧信号の進行経路を決定してデ
ィマルチプレクサ・アレイに入力されるようにする第２
マルチプレクサ・アレイとを更に具備することを特徴と
する。
を再整列して前記第１マルチプレクサ・アレイに出力す
るデータ・レジスタ部と；前記極性制御信号に応答して
前記ディジタルーアナログ変換アレイで出力される前記
少なくともｎ個の画素電圧信号の進行経路を決定してデ
ィマルチプレクサ・アレイに入力されるようにする第２
マルチプレクサ・アレイとを更に具備することを特徴と
する。
【００４８】ここで、データ・レジスタ部は前記入力画
素データをそれらの中の４ｋ−３（ｋは偶の正数）番目
の画素データと４ｋ−２番目の画素データを相互に交換
して再整列することを特徴とする。
素データをそれらの中の４ｋ−３（ｋは偶の正数）番目
の画素データと４ｋ−２番目の画素データを相互に交換
して再整列することを特徴とする。
【００４９】前記データ・レジスタ部は第１水平期間で
は前記再整列された画素データを前記第１マルチプレク
サ・アレイに出力して、第２水平期間では前記再整列さ
れた画素データを２チャンネルずつ遅延させて前記第１
マルチプレクサ・アレイに出力して、前記第１及び第２
水平期間が交互になるようにすることを特徴とする。
は前記再整列された画素データを前記第１マルチプレク
サ・アレイに出力して、第２水平期間では前記再整列さ
れた画素データを２チャンネルずつ遅延させて前記第１
マルチプレクサ・アレイに出力して、前記第１及び第２
水平期間が交互になるようにすることを特徴とする。
【００５０】前記第２マルチプレクサ・アレイは少なく
とも２個の前記正極性及び負極性のディジタルーアナロ
グ変換機の出力の中のいずれか一つを選択するための少
なくともｎ個の第２マルチプレクサとを具備して、前記
正極性及び負極性のディジタルーアナログ変換機のそれ
ぞれの出力は前記少なくとも２個の第２マルチプレクサ
に共に入力されることを特徴とする。
とも２個の前記正極性及び負極性のディジタルーアナロ
グ変換機の出力の中のいずれか一つを選択するための少
なくともｎ個の第２マルチプレクサとを具備して、前記
正極性及び負極性のディジタルーアナログ変換機のそれ
ぞれの出力は前記少なくとも２個の第２マルチプレクサ
に共に入力されることを特徴とする。
【００５１】前記少なくともｎ個のマルチプレクサの中
の奇数番目のディマルチプレクサは入力の選択制御信号
に応答して奇数番目の画素データを、偶数番目のマルチ
プレクサは偶数番目の画素データを時分割して出力する
ことを特徴とする。
の奇数番目のディマルチプレクサは入力の選択制御信号
に応答して奇数番目の画素データを、偶数番目のマルチ
プレクサは偶数番目の画素データを時分割して出力する
ことを特徴とする。
【００５２】前記少なくともｎ個のディマルチプレクサ
の中の奇数番目のディマルチプレクサは前記選択制御信
号に応答して奇数番目のデータラインを、偶数番目のデ
ィマルチプレクサは偶数番目のデータラインを時分割駆
動することを特徴とする。
の中の奇数番目のディマルチプレクサは前記選択制御信
号に応答して奇数番目のデータラインを、偶数番目のデ
ィマルチプレクサは偶数番目のデータラインを時分割駆
動することを特徴とする。
【００５３】前記選択制御信号は少なくとも１/２水平
期間毎にその論理状態が反転されることを特徴とする。
期間毎にその論理状態が反転されることを特徴とする。
【００５４】前記極性制御信号は１水平期間毎に論理状
態が反転されることを特徴とする。
態が反転されることを特徴とする。
【００５５】前記第１マルチプレクサ・アレイ及び前記
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと画素電圧信号の供給
順序を特定の単位毎に交互に変えることを特徴とする。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと画素電圧信号の供給
順序を特定の単位毎に交互に変えることを特徴とする。
【００５６】前記第１マルチプレクサ・アレイ及び前記
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと画素電圧信号の供給
順序を少なくともフレーム単位に変えることを特徴とす
る。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと画素電圧信号の供給
順序を少なくともフレーム単位に変えることを特徴とす
る。
【００５７】前記第１マルチプレクサ・アレイ及び前記
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと前記画素電圧信号の
供給順序を少なくとも一つ以上のライン単位に変えるこ
とを特徴とする。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと前記画素電圧信号の
供給順序を少なくとも一つ以上のライン単位に変えるこ
とを特徴とする。
【００５８】前記第１マルチプレクサ・アレイ及び前記
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと前記画素電圧信号の
供給順序を少なくとも一つ以上のライン単位及びフレー
ム単位に変えることを特徴とする。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと前記画素電圧信号の
供給順序を少なくとも一つ以上のライン単位及びフレー
ム単位に変えることを特徴とする。
【００５９】前記ディジタルーアナログ変換アレイは入
力極性制御信号に応答して隣接した画素データを相互に
相反する極性の画素電圧信号に変換することを特徴とす
る。
力極性制御信号に応答して隣接した画素データを相互に
相反する極性の画素電圧信号に変換することを特徴とす
る。
【００６０】本発明による液晶表示装置のデータ駆動方
法は入力された画素データを時分割して供給する段階
と；前記画素データを画素電圧信号に変換する段階と；
データラインを時分割駆動して前記画素電圧信号を供給
する段階を含むことを特徴とする。
法は入力された画素データを時分割して供給する段階
と；前記画素データを画素電圧信号に変換する段階と；
データラインを時分割駆動して前記画素電圧信号を供給
する段階を含むことを特徴とする。
【００６１】そして、サンプリング信号を順次発生する
段階と；前記画素データの時分割する段階の以前に前記
サンプリング信号に応答して前記画素データを所定単位
ずつ順次ラッチして同時に供給する段階と；前記データ
ラインを時分割する段階の以前に前記画素電圧信号をバ
ッファリングする段階を更に含むことを特徴とする。
段階と；前記画素データの時分割する段階の以前に前記
サンプリング信号に応答して前記画素データを所定単位
ずつ順次ラッチして同時に供給する段階と；前記データ
ラインを時分割する段階の以前に前記画素電圧信号をバ
ッファリングする段階を更に含むことを特徴とする。
【００６２】前記画素電圧信号に変換する段階は前記画
素データのそれぞれが隣接した画素データと相互に異な
る極性を有する画素電圧信号に変換されるようにする段
階であることを特徴とする。
素データのそれぞれが隣接した画素データと相互に異な
る極性を有する画素電圧信号に変換されるようにする段
階であることを特徴とする。
【００６３】前記画素電圧信号に変換する段階の以前に
入力制御信号に応答して時分割された画素データを交互
に配置された正極性及び負極性のディジタルーアナログ
変換器に入力されるようにする入力経路を決定する段階
と、前記画素電圧信号に変換する段階以後に前記極性制
御信号に応答して前記画素電圧信号の出力経路を決定し
て前記画素電圧信号の極性が決定されるようにする段階
を更に含むことを特徴とする。
入力制御信号に応答して時分割された画素データを交互
に配置された正極性及び負極性のディジタルーアナログ
変換器に入力されるようにする入力経路を決定する段階
と、前記画素電圧信号に変換する段階以後に前記極性制
御信号に応答して前記画素電圧信号の出力経路を決定し
て前記画素電圧信号の極性が決定されるようにする段階
を更に含むことを特徴とする。
【００６４】前記極性制御信号は少なくとも一水平期間
毎に論理状態が反転されることを特徴とする。
毎に論理状態が反転されることを特徴とする。
【００６５】前記画素データを時分割する段階は前記画
素データを少なくともｎ個のマルチプレクサの中の奇数
番目のマルチプレクサが入力第１選択制御信号に応答し
て奇数番目の画素データを、偶数番目のマルチプレクサ
が入力第２選択制御信号に応答して偶数番目の画素デー
タを時分割する段階であることを特徴とする。
素データを少なくともｎ個のマルチプレクサの中の奇数
番目のマルチプレクサが入力第１選択制御信号に応答し
て奇数番目の画素データを、偶数番目のマルチプレクサ
が入力第２選択制御信号に応答して偶数番目の画素デー
タを時分割する段階であることを特徴とする。
【００６６】前記データラインを時分割駆動する段階は
前記少なくともｎ個のディマルチプレクサの中の奇数番
目のディマルチプレクサが前記第１選択制御信号に応答
して奇数番目のデータラインを、偶数番目のディマルチ
プレクサが前記第２選択制御信号に応答して偶数番目の
データラインを時分割駆動することを特徴とする。
前記少なくともｎ個のディマルチプレクサの中の奇数番
目のディマルチプレクサが前記第１選択制御信号に応答
して奇数番目のデータラインを、偶数番目のディマルチ
プレクサが前記第２選択制御信号に応答して偶数番目の
データラインを時分割駆動することを特徴とする。
【００６７】前記第１及び第２選択制御信号は相互に相
反する論理状態を有し、その論理状態は少なくとも１/
２水平期間毎に反転されることを特徴とする。
反する論理状態を有し、その論理状態は少なくとも１/
２水平期間毎に反転されることを特徴とする。
【００６８】前記画素データを時分割する段階で前記時
分割された画素データの供給順序を特定の単位毎に交互
に変えて、前記データラインを時分割駆動する段階で前
記画素電圧信号の供給順序を前記特定の単位毎に交互に
変えることを特徴とする。
分割された画素データの供給順序を特定の単位毎に交互
に変えて、前記データラインを時分割駆動する段階で前
記画素電圧信号の供給順序を前記特定の単位毎に交互に
変えることを特徴とする。
【００６９】前記時分割された画素データと画素電圧信
号の供給順序を前記第１及び第２選択制御信号に応答し
て少なくともフレーム単位に変えることを特徴とする。
号の供給順序を前記第１及び第２選択制御信号に応答し
て少なくともフレーム単位に変えることを特徴とする。
【００７０】前記時分割された画素データと前記画素電
圧信号の供給順序を前記第１及び第２選択制御信号に応
答して少なくとも一つ以上のライン単位に変えることを
特徴とする。
圧信号の供給順序を前記第１及び第２選択制御信号に応
答して少なくとも一つ以上のライン単位に変えることを
特徴とする。
【００７１】前記時分割された画素データと前記画素電
圧信号の供給順序を前記第１及び第２選択制御信号に応
答して少なくとも一つ以上のライン単位及びフレーム単
位に変えることを特徴とする。
圧信号の供給順序を前記第１及び第２選択制御信号に応
答して少なくとも一つ以上のライン単位及びフレーム単
位に変えることを特徴とする。
【００７２】一方、本発明のデータ駆動方法は前記画素
データを時分割する段階の以前に前記入力画素データを
再整列する段階と；前記画素電圧信号に変換する段階以
後に入力極性制御信号に応答して前記画素電圧信号の出
力経路を決定して前記画素電圧信号の極性が決定される
ようにする段階を更に含むことを特徴とする。
データを時分割する段階の以前に前記入力画素データを
再整列する段階と；前記画素電圧信号に変換する段階以
後に入力極性制御信号に応答して前記画素電圧信号の出
力経路を決定して前記画素電圧信号の極性が決定される
ようにする段階を更に含むことを特徴とする。
【００７３】前記データを再整列する段階は前記入力画
素データをそれらの中の４ｋ−３（ｋは偶の正数）番目
の画素データと４ｋ−２番目の画素データを相互に交換
して再整列することを特徴とする。
素データをそれらの中の４ｋ−３（ｋは偶の正数）番目
の画素データと４ｋ−２番目の画素データを相互に交換
して再整列することを特徴とする。
【００７４】第１水平期間では前記再整列された画素デ
ータを出力して、第２水平期間では前記再整列された画
素データを２チャンネルずつ遅延させ出力して、前記第
１及び第２水平期間が交互になるようにすることを特徴
とする。
ータを出力して、第２水平期間では前記再整列された画
素データを２チャンネルずつ遅延させ出力して、前記第
１及び第２水平期間が交互になるようにすることを特徴
とする。
【００７５】前記画素データを時分割する段階は入力選
択制御信号に応答して前記画素データを少なくともｎ個
のマルチプレクサの中の奇数番目のディマルチプレクサ
が奇数番目の画素データを、偶数番目のマルチプレクサ
が偶数番目の画素データを時分割して出力することを特
徴とする。
択制御信号に応答して前記画素データを少なくともｎ個
のマルチプレクサの中の奇数番目のディマルチプレクサ
が奇数番目の画素データを、偶数番目のマルチプレクサ
が偶数番目の画素データを時分割して出力することを特
徴とする。
【００７６】前記データラインを時分割駆動する段階は
前記選択制御信号に応答して少なくともｎ個のディマル
チプレクサの中の奇数番目のディマルチプレクサが奇数
番目のデータラインを、偶数番目のディマルチプレクサ
が偶数番目のデータラインを時分割駆動することを特徴
とする。
前記選択制御信号に応答して少なくともｎ個のディマル
チプレクサの中の奇数番目のディマルチプレクサが奇数
番目のデータラインを、偶数番目のディマルチプレクサ
が偶数番目のデータラインを時分割駆動することを特徴
とする。
【００７７】前記選択制御信号はその論理状態が少なく
とも１/２水平期間毎に反転されることを特徴とする。
とも１/２水平期間毎に反転されることを特徴とする。
【００７８】前記極性制御信号は１水平期間毎に論理状
態が反転されることを特徴とする。
態が反転されることを特徴とする。
【００７９】前記画素データを時分割する段階で時分割
された画素データの供給順序を前記選択制御信号に応答
して特定の単位毎に交互に変えて、前記データラインを
時分割駆動する段階で前記画素電圧信号の供給順序を前
記選択制御信号に応答して特定の単位毎に交互に変える
ことを特徴とする。
された画素データの供給順序を前記選択制御信号に応答
して特定の単位毎に交互に変えて、前記データラインを
時分割駆動する段階で前記画素電圧信号の供給順序を前
記選択制御信号に応答して特定の単位毎に交互に変える
ことを特徴とする。
【００８０】前記時分割された画素データと画素電圧信
号の供給順序を前記選択制御信号に応答して少なくとも
一つ以上のライン単位に変えることを特徴とする。
号の供給順序を前記選択制御信号に応答して少なくとも
一つ以上のライン単位に変えることを特徴とする。
【００８１】前記時分割された画素データと前記画素電
圧信号の供給順序を前記選択制御信号に応答して少なく
とも一つ以上のライン単位及びフレーム単位に変えるこ
とを特徴とする。
圧信号の供給順序を前記選択制御信号に応答して少なく
とも一つ以上のライン単位及びフレーム単位に変えるこ
とを特徴とする。
【００８２】本発明による液晶表示装置のデータ駆動装
置及び方法ではＤＡＣ部を時分割駆動することでｎ＋１
個のＤＡＣ部を利用して少なくとも２ｎ個のデータライ
ンを駆動することができるようになる。これにより、本
発明による液晶表示装置のデータ駆動装置及び方法によ
ると、データ・ドライバＩＣの数を従来対比の半分に減
らすことができるので製造単価を節減することができる
ようになる。
置及び方法ではＤＡＣ部を時分割駆動することでｎ＋１
個のＤＡＣ部を利用して少なくとも２ｎ個のデータライ
ンを駆動することができるようになる。これにより、本
発明による液晶表示装置のデータ駆動装置及び方法によ
ると、データ・ドライバＩＣの数を従来対比の半分に減
らすことができるので製造単価を節減することができる
ようになる。
【００８３】また、本発明の液晶表示装置のデータ駆動
装置及び方法では時分割駆動の際に画素電圧の充電順序
をライン単位、複数個のライン単位、フレーム単位、ラ
イン単位及びフレーム単位、または複数個のライン単位
及びフレーム単位に変えて駆動するようになる。これに
より、時分割駆動による充電時間の差により発生される
画素電圧の充電の差を補償してフリッカ現象を防止する
ことができるようになる。
装置及び方法では時分割駆動の際に画素電圧の充電順序
をライン単位、複数個のライン単位、フレーム単位、ラ
イン単位及びフレーム単位、または複数個のライン単位
及びフレーム単位に変えて駆動するようになる。これに
より、時分割駆動による充電時間の差により発生される
画素電圧の充電の差を補償してフリッカ現象を防止する
ことができるようになる。
【００８４】
【発明の実施の形態】以下、図４乃至図１６ｂを参照し
て本発明の好ましい実施の形態に対して説明する。図４
は本発明の実施の形態による液晶表示装置のデータ・ド
ライバＩＣの構成を図示したブロック図であり、図５ａ
及び５ｂは図４に図示されたデータ・ドライバＩＣによ
る奇数フレーム及び偶数フレームの駆動波形図である。
て本発明の好ましい実施の形態に対して説明する。図４
は本発明の実施の形態による液晶表示装置のデータ・ド
ライバＩＣの構成を図示したブロック図であり、図５ａ
及び５ｂは図４に図示されたデータ・ドライバＩＣによ
る奇数フレーム及び偶数フレームの駆動波形図である。
【００８５】図４に図示されたデータ・ドライバＩＣは
サンプリング信号を順次供給するシフト・レジスタ・ア
レイ（４２）と、サンプリング信号に応答して画素デー
タ（Ｒ、Ｇ、Ｂ）をラッチして出力する第１及び第２ラ
ッチ・アレイ（４６、５０）と、第２ラッチ・アレイ
（５０）からの画素データ（Ｒ、Ｇ、Ｂ）を時分割して
出力するための第１ＭＵＸアレイ（５４）と、第１ＭＵ
Ｘアレイ（５４）から供給される画素データ（Ｒ、Ｇ、
Ｂ）の進行経路を制御する第２ＭＵＸアレイ（５８）
と、第２ＭＵＸアレイ（５８）からの画素データ（Ｒ、
Ｇ、Ｂ）を画素電圧信号にＤＡＣ・アレイ（６２）と、
ＤＡＣ・アレイ（６２）からの画素電圧信号を緩衝して
出力するバッファ・アレイ（６８）と、バッファ・アレ
イ（６８）の出力の進行経路を選択する第３ＭＵＸ（８
０）と、第３ＭＵＸ（８０）からの画素電圧信号を２ｎ
個のデータライン（ＤＬ１乃至ＤＬ２ｎ）に時分割して
出力するためのディマルチプレクサ・アレイ（８４）と
を具備する。
サンプリング信号を順次供給するシフト・レジスタ・ア
レイ（４２）と、サンプリング信号に応答して画素デー
タ（Ｒ、Ｇ、Ｂ）をラッチして出力する第１及び第２ラ
ッチ・アレイ（４６、５０）と、第２ラッチ・アレイ
（５０）からの画素データ（Ｒ、Ｇ、Ｂ）を時分割して
出力するための第１ＭＵＸアレイ（５４）と、第１ＭＵ
Ｘアレイ（５４）から供給される画素データ（Ｒ、Ｇ、
Ｂ）の進行経路を制御する第２ＭＵＸアレイ（５８）
と、第２ＭＵＸアレイ（５８）からの画素データ（Ｒ、
Ｇ、Ｂ）を画素電圧信号にＤＡＣ・アレイ（６２）と、
ＤＡＣ・アレイ（６２）からの画素電圧信号を緩衝して
出力するバッファ・アレイ（６８）と、バッファ・アレ
イ（６８）の出力の進行経路を選択する第３ＭＵＸ（８
０）と、第３ＭＵＸ（８０）からの画素電圧信号を２ｎ
個のデータライン（ＤＬ１乃至ＤＬ２ｎ）に時分割して
出力するためのディマルチプレクサ・アレイ（８４）と
を具備する。
【００８６】また、データ・ドライバＩＣはタイミング
制御部（図示しない）から供給される画素データ（Ｒ、
Ｇ、Ｂ）を中継するデータ・レジスタ（８８）と、ＤＡ
Ｃアレイ（６２）で必要とする正極性及び負極性のガン
マ電圧を供給するガンマ電圧部（９０）とを更に具備す
る。
制御部（図示しない）から供給される画素データ（Ｒ、
Ｇ、Ｂ）を中継するデータ・レジスタ（８８）と、ＤＡ
Ｃアレイ（６２）で必要とする正極性及び負極性のガン
マ電圧を供給するガンマ電圧部（９０）とを更に具備す
る。
【００８７】このような構成を有するデータ・ドライバ
ＩＣは第１ＭＵＸアレイ（５４）とＤＥＭＵＸアレイ
（８４）を利用してＤＡＣアレイ（５０）を時分割駆動
することでｎ＋１個のＤＡＣ（６４、６６）及びバッフ
ァ（７０）を利用して従来対比の２倍である２ｎ個のデ
ータラインを駆動するようになる。このようにデータ・
ドライバＩＣは２ｎ個のデータラインを駆動するために
２ｎチャンネルのデータ出力を有するが、図４では１２
チャンネル（ＤＬ１乃至ＤＬ１２）部分だけを図示す
る。
ＩＣは第１ＭＵＸアレイ（５４）とＤＥＭＵＸアレイ
（８４）を利用してＤＡＣアレイ（５０）を時分割駆動
することでｎ＋１個のＤＡＣ（６４、６６）及びバッフ
ァ（７０）を利用して従来対比の２倍である２ｎ個のデ
ータラインを駆動するようになる。このようにデータ・
ドライバＩＣは２ｎ個のデータラインを駆動するために
２ｎチャンネルのデータ出力を有するが、図４では１２
チャンネル（ＤＬ１乃至ＤＬ１２）部分だけを図示す
る。
【００８８】データ・レジスタ（８８）はタイミング制
御部からの画素データを中継して第１ラッチ・アレイ
（４６）に供給する。特にタイミング制御部は転送周波
数の減少のために画素データを偶数画素データ（ＲＧＢ
even）と奇数画素データ（ＲＧＢodd）に分離してそれ
ぞれの転送ラインを通してデータ・レジスタ（８８）に
供給するようになる。データ・レジスタ（８８）は入力
された偶数画素データ（ＲＧＢeven）と奇数画素データ
（ＲＧＢodd）をそれぞれの転送ラインを通して第１ラ
ッチ・アレイ（４６）に出力する。ここで、偶数画素デ
ータ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）の
それぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを
含む。
御部からの画素データを中継して第１ラッチ・アレイ
（４６）に供給する。特にタイミング制御部は転送周波
数の減少のために画素データを偶数画素データ（ＲＧＢ
even）と奇数画素データ（ＲＧＢodd）に分離してそれ
ぞれの転送ラインを通してデータ・レジスタ（８８）に
供給するようになる。データ・レジスタ（８８）は入力
された偶数画素データ（ＲＧＢeven）と奇数画素データ
（ＲＧＢodd）をそれぞれの転送ラインを通して第１ラ
ッチ・アレイ（４６）に出力する。ここで、偶数画素デ
ータ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）の
それぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを
含む。
【００８９】ガンマ電圧部（９０）はガンマ基準電圧の
発生部（図示しない）から入力される多数個のガンマ基
準電圧をグレイ別に細分化して出力する。
発生部（図示しない）から入力される多数個のガンマ基
準電圧をグレイ別に細分化して出力する。
【００９０】シフト・レジスタ・アレイ（４２）はサン
プリング信号を順次発生して第１ラッチ・アレイ（４
６）に供給するもので、このために２ｎ/６（ここで、
ｎ＝６）個のシフト・レジスタ（４４）を具備する。図
４に図示された１番目の段のシフト・レジスタ（４４）
はタイミング制御部から入力されるソース・スタート・
パルス（ＳＳＰ）をソース・サンプリング・クロック信
号（ＳＳＣ）によりシフトさせサンプリング信号を出力
すると同時に次の段のシフト・レジスタ（４４）にキャ
リ信号（ＣＡＲ）を供給する。ソース・スタート・パル
ス（ＳＳＰ）は図５ａ及び図５ｂに図示されたように水
平期間単位に供給されてソース・サンプリング・クロッ
ク信号（ＳＳＣ）毎にシフトされてサンプリング信号が
出力される。
プリング信号を順次発生して第１ラッチ・アレイ（４
６）に供給するもので、このために２ｎ/６（ここで、
ｎ＝６）個のシフト・レジスタ（４４）を具備する。図
４に図示された１番目の段のシフト・レジスタ（４４）
はタイミング制御部から入力されるソース・スタート・
パルス（ＳＳＰ）をソース・サンプリング・クロック信
号（ＳＳＣ）によりシフトさせサンプリング信号を出力
すると同時に次の段のシフト・レジスタ（４４）にキャ
リ信号（ＣＡＲ）を供給する。ソース・スタート・パル
ス（ＳＳＰ）は図５ａ及び図５ｂに図示されたように水
平期間単位に供給されてソース・サンプリング・クロッ
ク信号（ＳＳＣ）毎にシフトされてサンプリング信号が
出力される。
【００９１】第１ラッチ・アレイ（４６）はシフト・レ
ジスタ・アレイ（４２）からのサンプリング信号に応答
してデータ・レジスタ（８８）からの画素データ（ＲＧ
Ｂeven、ＲＧＢodd）を一定の単位ずつサンプリングし
てラッチする。第１ラッチ・アレイ（４６）は２ｎ（こ
こで、ｎ＝６）個の画素データ（Ｒ、Ｇ、Ｂ）をラッチ
するために２ｎ個の第１ラッチ（４８）で構成され、そ
の第１ラッチ（４８）のそれぞれは画素データ（Ｒ、
Ｇ、Ｂ）のビット数（３ビットまたは６ビット）に対応
する大きさを有する。このような第１ラッチ・アレイ
（４６）はサンプリング信号毎に偶数画素データ（ＲＧ
Ｂeven）と奇数画素データ（ＲＧＢodd）、即ち６個ず
つの画素データをサンプリングしてラッチした後、同時
に出力する。
ジスタ・アレイ（４２）からのサンプリング信号に応答
してデータ・レジスタ（８８）からの画素データ（ＲＧ
Ｂeven、ＲＧＢodd）を一定の単位ずつサンプリングし
てラッチする。第１ラッチ・アレイ（４６）は２ｎ（こ
こで、ｎ＝６）個の画素データ（Ｒ、Ｇ、Ｂ）をラッチ
するために２ｎ個の第１ラッチ（４８）で構成され、そ
の第１ラッチ（４８）のそれぞれは画素データ（Ｒ、
Ｇ、Ｂ）のビット数（３ビットまたは６ビット）に対応
する大きさを有する。このような第１ラッチ・アレイ
（４６）はサンプリング信号毎に偶数画素データ（ＲＧ
Ｂeven）と奇数画素データ（ＲＧＢodd）、即ち６個ず
つの画素データをサンプリングしてラッチした後、同時
に出力する。
【００９２】第２ラッチ・アレイ（５０）は第１ラッチ
・アレイ（４６）からの画素データ（Ｒ、Ｇ、Ｂ）をタ
イミング制御部からのソース出力イネーブル信号（ＳＯ
Ｅ）に応答して同時にラッチした後、出力する。特に第
２ラッチ・アレイ（５０）は第１ラッチ・アレイ（４
６）と同一に２ｎ（ここで、ｎ＝６）個の第２ラッチ
（５２）とを具備する。ソース出力イネーブル信号（Ｓ
ＯＥ）は図５ａ及び図５ｂに図示されたように水平期間
単位に発生する。
・アレイ（４６）からの画素データ（Ｒ、Ｇ、Ｂ）をタ
イミング制御部からのソース出力イネーブル信号（ＳＯ
Ｅ）に応答して同時にラッチした後、出力する。特に第
２ラッチ・アレイ（５０）は第１ラッチ・アレイ（４
６）と同一に２ｎ（ここで、ｎ＝６）個の第２ラッチ
（５２）とを具備する。ソース出力イネーブル信号（Ｓ
ＯＥ）は図５ａ及び図５ｂに図示されたように水平期間
単位に発生する。
【００９３】第１ＭＵＸアレイ（５４）はタイミング制
御部からの第１及び第２選択制御信号（θ１、θ２）に
応答して第２ラッチ・アレイ（５０）からの２ｎ（ここ
で、ｎ＝６）個の画素データをＨ/２期間の単位にｎ個
ずつ時分割して出力する。このために、第１ＭＵＸアレ
イ（５４）はｎ個の第１ＭＵＸ（５６）で構成されて、
第１ＭＵＸ（５６）のそれぞれは第２ラッチ・アレイ
（５０）で二つの第２ラッチ（５２）の中のいずれか一
つの出力を選択して出力する。換言すると、第１ＭＵＸ
（５６）のそれぞれは二つの第２ラッチ（５２）の出力
を１/２水平期間の単位に時分割して供給する。
御部からの第１及び第２選択制御信号（θ１、θ２）に
応答して第２ラッチ・アレイ（５０）からの２ｎ（ここ
で、ｎ＝６）個の画素データをＨ/２期間の単位にｎ個
ずつ時分割して出力する。このために、第１ＭＵＸアレ
イ（５４）はｎ個の第１ＭＵＸ（５６）で構成されて、
第１ＭＵＸ（５６）のそれぞれは第２ラッチ・アレイ
（５０）で二つの第２ラッチ（５２）の中のいずれか一
つの出力を選択して出力する。換言すると、第１ＭＵＸ
（５６）のそれぞれは二つの第２ラッチ（５２）の出力
を１/２水平期間の単位に時分割して供給する。
【００９４】詳細に説明すると、ドット・インバージョ
ン駆動のために奇数番目の第１ＭＵＸ（５６）は第１選
択制御信号（θ１）に応答して二つの奇数番目の第２ラ
ッチ（５２）の出力の中のいずれか一つを選択して出力
し、偶数番目の第１ＭＵＸ（５６）は第２選択制御信号
（θ２）に応答して二つの偶番目の第２ラッチ（５２）
の出力の中のいずれか一つを選択して出力する。
ン駆動のために奇数番目の第１ＭＵＸ（５６）は第１選
択制御信号（θ１）に応答して二つの奇数番目の第２ラ
ッチ（５２）の出力の中のいずれか一つを選択して出力
し、偶数番目の第１ＭＵＸ（５６）は第２選択制御信号
（θ２）に応答して二つの偶番目の第２ラッチ（５２）
の出力の中のいずれか一つを選択して出力する。
【００９５】例えば、１番目の第１ＭＵＸ（５６）は第
１選択制御信号（θ１）に応答して一水平期間の中の前
半部で１番目の第２ラッチ（５２）からの第１画素デー
タを選択して出力し、後半部で３番目の第２ラッチ（５
２）からの第３画素データを選択して出力する。２番目
の第１ＭＵＸ（５６）は第２選択制御信号（θ２）に応
答して一水平期間の中の前半部で２番目の第２ラッチ
（５２）からの第２画素データを選択して出力し、後半
部で４番目の第２ラッチ（５２）からの第４画素データ
を選択して出力する。第１及び第２選択制御信号（θ
１、θ２）は図５ａ及び図５ｂに図示されたように相互
に相反した極性を有するようになり、その極性は水平期
間単位で反転される。
１選択制御信号（θ１）に応答して一水平期間の中の前
半部で１番目の第２ラッチ（５２）からの第１画素デー
タを選択して出力し、後半部で３番目の第２ラッチ（５
２）からの第３画素データを選択して出力する。２番目
の第１ＭＵＸ（５６）は第２選択制御信号（θ２）に応
答して一水平期間の中の前半部で２番目の第２ラッチ
（５２）からの第２画素データを選択して出力し、後半
部で４番目の第２ラッチ（５２）からの第４画素データ
を選択して出力する。第１及び第２選択制御信号（θ
１、θ２）は図５ａ及び図５ｂに図示されたように相互
に相反した極性を有するようになり、その極性は水平期
間単位で反転される。
【００９６】第２ＭＵＸアレイ（５８）は極性制御部
（９２）からの極性制御信号（ＰＯＬ）に応答して第１
ＭＵＸアレイ（５４）から供給される画素データ（Ｒ、
Ｇ、Ｂ）の進行経路を決定するようになる。このため
に、第２ＭＵＸアレイ（５８）はｎ−１個の第２ＭＵＸ
（６０）を具備する。
（９２）からの極性制御信号（ＰＯＬ）に応答して第１
ＭＵＸアレイ（５４）から供給される画素データ（Ｒ、
Ｇ、Ｂ）の進行経路を決定するようになる。このため
に、第２ＭＵＸアレイ（５８）はｎ−１個の第２ＭＵＸ
（６０）を具備する。
【００９７】第２ＭＵＸ（６０）のそれぞれは隣接した
二つの第１ＭＵＸ（５６）の出力を入力して極性制御信
号（ＰＯＬ）により選択的に出力するようになる。ここ
で、１番目と最後の第１ＭＵＸ（５６）を除いた残りの
第１ＭＵＸ（５６）のそれぞれの出力は隣接した２個の
第２ＭＵＸ（６０）に共に入力される。１番目と最後の
第１ＭＵＸ（５６）の出力はＰＤＡＣ（６６）と第２Ｍ
ＵＸ（６０）に共に入力される。このような構成を有す
る第２ＭＵＸアレイ（５８）は極性制御信号（ＰＯＬ）
により第１ＭＵＸ（５６）のそれぞれからの画素データ
（Ｒ、Ｇ、Ｂ）がそのままＤＡＣアレイ（６２）へ進行
されるように制御するか、１行目ずつ右側にシフトされ
てＤＡＣアレイ（６２）へ進行されるように制御する。
二つの第１ＭＵＸ（５６）の出力を入力して極性制御信
号（ＰＯＬ）により選択的に出力するようになる。ここ
で、１番目と最後の第１ＭＵＸ（５６）を除いた残りの
第１ＭＵＸ（５６）のそれぞれの出力は隣接した２個の
第２ＭＵＸ（６０）に共に入力される。１番目と最後の
第１ＭＵＸ（５６）の出力はＰＤＡＣ（６６）と第２Ｍ
ＵＸ（６０）に共に入力される。このような構成を有す
る第２ＭＵＸアレイ（５８）は極性制御信号（ＰＯＬ）
により第１ＭＵＸ（５６）のそれぞれからの画素データ
（Ｒ、Ｇ、Ｂ）がそのままＤＡＣアレイ（６２）へ進行
されるように制御するか、１行目ずつ右側にシフトされ
てＤＡＣアレイ（６２）へ進行されるように制御する。
【００９８】ドット・インバージョン駆動のために極性
制御信号（ＰＯＬ）は図５ａ及び図５ｂに図示されたよ
うに水平期間毎に極性が反転される。結果的に第２ＭＵ
Ｘアレイ（５８）は第１ＭＵＸアレイ（５４）からの画
素データ（Ｒ、Ｇ、Ｂ）のそれぞれが極性制御信号（Ｐ
ＯＬ）に応答してＤＡＣアレイ（６２）に交互に配置さ
れたＰＤＡＣ（６４）またはＮＤＡＣ（６６）へ出力さ
れるようにすることで画素データ（Ｒ、Ｇ、Ｂ）の極性
を制御するようになる。
制御信号（ＰＯＬ）は図５ａ及び図５ｂに図示されたよ
うに水平期間毎に極性が反転される。結果的に第２ＭＵ
Ｘアレイ（５８）は第１ＭＵＸアレイ（５４）からの画
素データ（Ｒ、Ｇ、Ｂ）のそれぞれが極性制御信号（Ｐ
ＯＬ）に応答してＤＡＣアレイ（６２）に交互に配置さ
れたＰＤＡＣ（６４）またはＮＤＡＣ（６６）へ出力さ
れるようにすることで画素データ（Ｒ、Ｇ、Ｂ）の極性
を制御するようになる。
【００９９】例えば、１Ｈ期間で１番目の第１ＭＵＸ
（５６）から順次出力される第１及び第３画素データは
第２ＭＵＸ（６０）を経由することなく直接ＰＤＡＣ１
（６４）へ供給されて、２番目の第１ＭＵＸ（５６）か
ら順次出力される第２及び第４画素データは１番目の第
２ＭＵＸ（６０）によりＮＤＡＣ１（６４）へ供給され
る。そして、第２水平期間で第１及び第３画素データは
１番目の第２ＭＵＸ（６０）によりＮＤＡＣ１（６４）
へ供給され、第２及び第４画素データは２番目の第２Ｍ
ＵＸ（６０）によりＰＤＡＣ１（６６）へ供給される。
（５６）から順次出力される第１及び第３画素データは
第２ＭＵＸ（６０）を経由することなく直接ＰＤＡＣ１
（６４）へ供給されて、２番目の第１ＭＵＸ（５６）か
ら順次出力される第２及び第４画素データは１番目の第
２ＭＵＸ（６０）によりＮＤＡＣ１（６４）へ供給され
る。そして、第２水平期間で第１及び第３画素データは
１番目の第２ＭＵＸ（６０）によりＮＤＡＣ１（６４）
へ供給され、第２及び第４画素データは２番目の第２Ｍ
ＵＸ（６０）によりＰＤＡＣ１（６６）へ供給される。
【０１００】ＤＡＣアレイ（６２）は第２ＭＵＸアレイ
（５８）からの画素データ（Ｒ、Ｇ、Ｂ）をガンマ電圧
部（９０）からの正極性及び負極性ガンマ電圧（ＧＨ、
ＧＬ）を利用して画素電圧信号に変換して出力するよう
になる。このために、ＤＡＣアレイ（６２）はｎ＋１個
のＰＤＡＣ（６６）及びＮＤＡＣ（６４）を具備して、
ドット・インバージョン駆動のためにＰＤＡＣ（６６）
及びＮＤＡＣ（６４）が交互に並んで配置される。
（５８）からの画素データ（Ｒ、Ｇ、Ｂ）をガンマ電圧
部（９０）からの正極性及び負極性ガンマ電圧（ＧＨ、
ＧＬ）を利用して画素電圧信号に変換して出力するよう
になる。このために、ＤＡＣアレイ（６２）はｎ＋１個
のＰＤＡＣ（６６）及びＮＤＡＣ（６４）を具備して、
ドット・インバージョン駆動のためにＰＤＡＣ（６６）
及びＮＤＡＣ（６４）が交互に並んで配置される。
【０１０１】ＰＤＡＣ（６６）は第２ＭＵＸアレイ（５
８）からの画素データ（Ｒ、Ｇ、Ｂ）を、正極性ガンマ
電圧（ＧＨ）を利用して正極性の画素電圧信号に変換す
る。ＮＤＡＣ（６４）は第２ＭＵＸアレイ（５８）から
の画素データ（Ｒ、Ｇ、Ｂ）を、負極性ガンマ電圧（Ｇ
Ｌ）を利用して負極性の画素電圧信号に変換する。この
ようなＰＤＡＣ（６６）及びＮＤＡＣ（６４）は１/２
水平期間毎に入力される画素データを画素電圧信号に変
換する動作を遂行するようになる。
８）からの画素データ（Ｒ、Ｇ、Ｂ）を、正極性ガンマ
電圧（ＧＨ）を利用して正極性の画素電圧信号に変換す
る。ＮＤＡＣ（６４）は第２ＭＵＸアレイ（５８）から
の画素データ（Ｒ、Ｇ、Ｂ）を、負極性ガンマ電圧（Ｇ
Ｌ）を利用して負極性の画素電圧信号に変換する。この
ようなＰＤＡＣ（６６）及びＮＤＡＣ（６４）は１/２
水平期間毎に入力される画素データを画素電圧信号に変
換する動作を遂行するようになる。
【０１０２】例えば、ＰＤＡＣ１（６６）は図５ａ及び
図５ｂに図示されたように第１水平期間で時分割されて
入力されるオッド画素データ［１、１］と［１、３］を
画素電圧信号に変換して出力する。同時にＮＤＡＣ２
（６４）も図５ａ及び図５ｂに図示されたようにその第
１水平期間のそれぞれで時分割されて入力されるイーブ
ン画素データ［１、２］と［１、４］を画素電圧信号に
変換して出力する。その次、第２水平期間期間でＮＤＡ
Ｃ２（６４）は時分割されて入力されるオッド画素デー
タ［２、１］と［２、３］を画素電圧信号に変換して出
力する。同時にＰＤＡＣ２（６６）はその第２水平期間
で時分割されて入力されるイーブン画素データ［２、
２］と［２、４］を画素電圧信号に変換して出力する。
このようなＤＡＣアレイ（６２）により２ｎ個の画素デ
ータが１/２水平期間単位にｎ個ずつ時分割されて画素
電圧信号に変換されて出力される。
図５ｂに図示されたように第１水平期間で時分割されて
入力されるオッド画素データ［１、１］と［１、３］を
画素電圧信号に変換して出力する。同時にＮＤＡＣ２
（６４）も図５ａ及び図５ｂに図示されたようにその第
１水平期間のそれぞれで時分割されて入力されるイーブ
ン画素データ［１、２］と［１、４］を画素電圧信号に
変換して出力する。その次、第２水平期間期間でＮＤＡ
Ｃ２（６４）は時分割されて入力されるオッド画素デー
タ［２、１］と［２、３］を画素電圧信号に変換して出
力する。同時にＰＤＡＣ２（６６）はその第２水平期間
で時分割されて入力されるイーブン画素データ［２、
２］と［２、４］を画素電圧信号に変換して出力する。
このようなＤＡＣアレイ（６２）により２ｎ個の画素デ
ータが１/２水平期間単位にｎ個ずつ時分割されて画素
電圧信号に変換されて出力される。
【０１０３】バッファ・アレイ（６８）に含まれるｎ＋
１個のバッファ（７０）のそれぞれはＤＡＣアレイ（６
２）のＰＤＡＣ（６６）及びＮＤＡＣ（６４）のそれぞ
れから出力される画素電圧信号を信号緩衝して出力す
る。
１個のバッファ（７０）のそれぞれはＤＡＣアレイ（６
２）のＰＤＡＣ（６６）及びＮＤＡＣ（６４）のそれぞ
れから出力される画素電圧信号を信号緩衝して出力す
る。
【０１０４】第３ＭＵＸアレイ（８０）はタイミング制
御部からの極性制御信号（ＰＯＬ）に応答してバッファ
・アレイ（６８）から供給される画素電圧信号の進行経
路を決定するようになる。このために、第３ＭＵＸアレ
イ（８０）はｎ個（ここで、ｎ＝６）の第３ＭＵＸ（８
２）を具備する。
御部からの極性制御信号（ＰＯＬ）に応答してバッファ
・アレイ（６８）から供給される画素電圧信号の進行経
路を決定するようになる。このために、第３ＭＵＸアレ
イ（８０）はｎ個（ここで、ｎ＝６）の第３ＭＵＸ（８
２）を具備する。
【０１０５】第３ＭＵＸ（８２）のそれぞれは極性制御
信号（ＰＯＬ）に応答して隣接した２個のバッファ（７
０）の中のいずれか一つの出力を選択して出力する。こ
こで、１番目と最後のバッファ（７０）を除いた残りの
バッファ（７０）の出力は隣接した２個の第３ＭＵＸ
（８２）に共に入力される。
信号（ＰＯＬ）に応答して隣接した２個のバッファ（７
０）の中のいずれか一つの出力を選択して出力する。こ
こで、１番目と最後のバッファ（７０）を除いた残りの
バッファ（７０）の出力は隣接した２個の第３ＭＵＸ
（８２）に共に入力される。
【０１０６】このような構成を有する第３ＭＵＸアレイ
（８２）は極性制御信号（ＰＯＬ）に応答して最後のバ
ッファ（７０）を除いたバッファ（７０）のそれぞれか
らの画素電圧信号がそのままＤＥＭＵＸ（８６）と一対
一対応して出力されるようにする。
（８２）は極性制御信号（ＰＯＬ）に応答して最後のバ
ッファ（７０）を除いたバッファ（７０）のそれぞれか
らの画素電圧信号がそのままＤＥＭＵＸ（８６）と一対
一対応して出力されるようにする。
【０１０７】また、第３ＭＵＸアレイ（８２）は極性制
御信号（ＰＯＬ）に応答して１番目のバッファ（７０）
を除いた残りのバッファ（７０）のそれぞれからの画素
電圧信号が１行目ずつ左側にシフトされてＤＥＭＵＸ
（８６）と一対一対応して出力されるようにする。
御信号（ＰＯＬ）に応答して１番目のバッファ（７０）
を除いた残りのバッファ（７０）のそれぞれからの画素
電圧信号が１行目ずつ左側にシフトされてＤＥＭＵＸ
（８６）と一対一対応して出力されるようにする。
【０１０８】極性制御信号（ＰＯＬ）は第２ＭＵＸアレ
イ（５８）に供給されると共に図５ａ及び図５ｂに図示
されたように水平期間毎に極性が反転される。このよう
に第３ＭＵＸアレイ（８０）は第２ＭＵＸアレイ（５
８）と共に極性制御信号（ＰＯＬ）に応答して画素電圧
信号の極性を決定するようになる。この結果、第３ＭＵ
Ｘアレイ（８０）で出力される画素電圧信号は隣接した
画素電圧信号と相反した極性を有するようになり、水平
期間単位で極性反転される。
イ（５８）に供給されると共に図５ａ及び図５ｂに図示
されたように水平期間毎に極性が反転される。このよう
に第３ＭＵＸアレイ（８０）は第２ＭＵＸアレイ（５
８）と共に極性制御信号（ＰＯＬ）に応答して画素電圧
信号の極性を決定するようになる。この結果、第３ＭＵ
Ｘアレイ（８０）で出力される画素電圧信号は隣接した
画素電圧信号と相反した極性を有するようになり、水平
期間単位で極性反転される。
【０１０９】ＤＥＭＵＸアレイ（８４）はタイミング制
御部からの第１及び第２選択制御信号（θ１、θ２）に
応答して第３ＭＵＸアレイ（８０）からの画素電圧信号
を２ｎ（ここで、ｎ＝６）個のデータラインに選択的に
供給するようになる。このために、ＤＥＭＵＸアレイ
（８４）はｎ個のＤＥＭＵＸアレイ（８４）を具備す
る。ＤＥＭＵＸ（８６）のそれぞれは第３ＭＵＸ（８
２）のそれぞれから供給される画素電圧信号を二つのデ
ータラインに時分割して供給する。
御部からの第１及び第２選択制御信号（θ１、θ２）に
応答して第３ＭＵＸアレイ（８０）からの画素電圧信号
を２ｎ（ここで、ｎ＝６）個のデータラインに選択的に
供給するようになる。このために、ＤＥＭＵＸアレイ
（８４）はｎ個のＤＥＭＵＸアレイ（８４）を具備す
る。ＤＥＭＵＸ（８６）のそれぞれは第３ＭＵＸ（８
２）のそれぞれから供給される画素電圧信号を二つのデ
ータラインに時分割して供給する。
【０１１０】詳細に説明すると、奇数番目のＤＥＭＵＸ
（８６）は第１選択制御信号（θ１）に応答して奇数番
目の第３ＭＵＸ（８２）の出力を２個の奇数番目のデー
タラインに時分割して供給する。偶数番目のＤＥＭＵＸ
（８６）は第２選択制御信号（θ２）に応答して二つの
偶数番目の第３ＭＵＸ（８２）の２個の偶数番目のデー
タラインに時分割して供給する。第１及び第２選択制御
信号（θ１、θ２）は図５ａ及び図５ｂに図示されたよ
うに第１ＭＵＸアレイ（５４）に供給されると共に相互
に相反した極性を有して水平期間毎に極性反転される。
（８６）は第１選択制御信号（θ１）に応答して奇数番
目の第３ＭＵＸ（８２）の出力を２個の奇数番目のデー
タラインに時分割して供給する。偶数番目のＤＥＭＵＸ
（８６）は第２選択制御信号（θ２）に応答して二つの
偶数番目の第３ＭＵＸ（８２）の２個の偶数番目のデー
タラインに時分割して供給する。第１及び第２選択制御
信号（θ１、θ２）は図５ａ及び図５ｂに図示されたよ
うに第１ＭＵＸアレイ（５４）に供給されると共に相互
に相反した極性を有して水平期間毎に極性反転される。
【０１１１】例えば、１番目のＤＥＭＵＸ（８６）は図
５ａ及び図５ｂに図示されたように第１選択制御信号
（θ１）に応答して１/２水平期間単位に１番目の第３
ＭＵＸ（８２）の出力を第１及び第３データライン（Ｄ
Ｌ１、ＤＬ３）に選択的に供給する。２番目のＤＥＭＵ
Ｘ（８６）は図５ａ及び図５ｂに図示されたように第２
選択制御信号（θ２）に応答して１/２水平期間単位に
２番目の第３ＭＵＸ（８２）の出力を第２及び第４デー
タライン（ＤＬ２、ＤＬ４）に選択的に供給する。
５ａ及び図５ｂに図示されたように第１選択制御信号
（θ１）に応答して１/２水平期間単位に１番目の第３
ＭＵＸ（８２）の出力を第１及び第３データライン（Ｄ
Ｌ１、ＤＬ３）に選択的に供給する。２番目のＤＥＭＵ
Ｘ（８６）は図５ａ及び図５ｂに図示されたように第２
選択制御信号（θ２）に応答して１/２水平期間単位に
２番目の第３ＭＵＸ（８２）の出力を第２及び第４デー
タライン（ＤＬ２、ＤＬ４）に選択的に供給する。
【０１１２】具体的に、１番目のＤＥＭＵＸ（８６）は
第１選択制御信号（θ１）に応答して第１ゲートライン
（ＧＬ１）が活性化される第１水平期間の中の前半部で
画素電圧信号［１、１］を第１データライン（Ｄ１）に
供給し、後半部で［１、３］を第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（８６）は第２選択制御信号（θ２）に応答して第１水
平期間（Ｈ１）の中の前半部で画素電圧信号［１、２］
を第２データライン（Ｄ２）に供給し、後半部では画素
電圧信号［１、４］を第４データライン（Ｄ４）に供給
する。
第１選択制御信号（θ１）に応答して第１ゲートライン
（ＧＬ１）が活性化される第１水平期間の中の前半部で
画素電圧信号［１、１］を第１データライン（Ｄ１）に
供給し、後半部で［１、３］を第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（８６）は第２選択制御信号（θ２）に応答して第１水
平期間（Ｈ１）の中の前半部で画素電圧信号［１、２］
を第２データライン（Ｄ２）に供給し、後半部では画素
電圧信号［１、４］を第４データライン（Ｄ４）に供給
する。
【０１１３】そして、１番目のＤＥＭＵＸ（８６）は第
２水平期間（Ｈ２）と第３水平期間（Ｈ３）のそれぞれ
の前半部で画素電圧信号［２、１］、［３、１］のそれ
ぞれを第１データライン（ＤＬ１）に供給し、画素電圧
信号［２、３］、［３、３］の第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（８６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ
３）のそれぞれの前半部でも画素電圧信号［２、２］、
［３、２］のそれぞれを第２データライン（ＤＬ２）に
供給し、後半部では画素電圧信号［２、４］、［３、
４］のそれぞれを第４データライン（Ｄ４）に供給す
る。
２水平期間（Ｈ２）と第３水平期間（Ｈ３）のそれぞれ
の前半部で画素電圧信号［２、１］、［３、１］のそれ
ぞれを第１データライン（ＤＬ１）に供給し、画素電圧
信号［２、３］、［３、３］の第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（８６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ
３）のそれぞれの前半部でも画素電圧信号［２、２］、
［３、２］のそれぞれを第２データライン（ＤＬ２）に
供給し、後半部では画素電圧信号［２、４］、［３、
４］のそれぞれを第４データライン（Ｄ４）に供給す
る。
【０１１４】このような構成を有するデータ・ドライバ
ＩＣによりＤＬ１、ＤＬ３のような奇数データラインに
出力される画素電圧信号とＤＬ２、ＤＬ４のような偶数
データラインに出力される画素電圧信号は図５ａ及び図
５ｂに図示されたように相互に相反する極性を有するよ
うになる。そして、その奇数データライン（ＤＬ１、Ｄ
Ｌ３、…）と偶数データライン（ＤＬ２、ＤＬ４、…）
の極性はゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、…）
が順次駆動される１水平周期（１Ｈ）毎に反転されると
共にフレーム単位で反転される。
ＩＣによりＤＬ１、ＤＬ３のような奇数データラインに
出力される画素電圧信号とＤＬ２、ＤＬ４のような偶数
データラインに出力される画素電圧信号は図５ａ及び図
５ｂに図示されたように相互に相反する極性を有するよ
うになる。そして、その奇数データライン（ＤＬ１、Ｄ
Ｌ３、…）と偶数データライン（ＤＬ２、ＤＬ４、…）
の極性はゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、…）
が順次駆動される１水平周期（１Ｈ）毎に反転されると
共にフレーム単位で反転される。
【０１１５】図６及び図７は図４に図示されたデータ駆
動ＩＣ内で極性制御信号（ＰＯＬ）による画素データの
進行経路を表すものである。
動ＩＣ内で極性制御信号（ＰＯＬ）による画素データの
進行経路を表すものである。
【０１１６】極性制御信号（ＰＯＬ）がロー状態（また
はハイ状態）である場合、第２ＭＵＸアレイ（５８）は
図６に図示されたように第１及び第２ラッチ・アレイ
（４６、５０）及び第１ＭＵＸアレイ（５４）から出力
された６個の画素データを、ＰＤＡＣ４（６６）を除い
た残りのＰＤＡＣ４（６６）乃至ＮＤＡＣ３（６４）の
それぞれに供給して画素電圧信号に変換されるようにす
る。この場合、１番目の第１ＭＵＸ（５６）の出力はそ
のままにＰＤＡＣ１（６６）に供給されて画素電圧信号
に変換される。
はハイ状態）である場合、第２ＭＵＸアレイ（５８）は
図６に図示されたように第１及び第２ラッチ・アレイ
（４６、５０）及び第１ＭＵＸアレイ（５４）から出力
された６個の画素データを、ＰＤＡＣ４（６６）を除い
た残りのＰＤＡＣ４（６６）乃至ＮＤＡＣ３（６４）の
それぞれに供給して画素電圧信号に変換されるようにす
る。この場合、１番目の第１ＭＵＸ（５６）の出力はそ
のままにＰＤＡＣ１（６６）に供給されて画素電圧信号
に変換される。
【０１１７】第３ＭＵＸアレイ（８０）はＰＤＡＣ１
（６６）乃至ＮＤＡＣ３（６４）のそれぞれからバッフ
ァアレイ（６８）を経由して供給された画素電圧信号を
ＤＥＭＵＸ（８６）のそれぞれに一対一に対応させて供
給する。ＤＥＭＵＸ（８６）のそれぞれは第３ＭＵＸ
（８２）のそれぞれから入力される画素電圧信号を１２
個のデータライン（ＤＬ１乃至ＤＬ１２）に選択的に供
給する。
（６６）乃至ＮＤＡＣ３（６４）のそれぞれからバッフ
ァアレイ（６８）を経由して供給された画素電圧信号を
ＤＥＭＵＸ（８６）のそれぞれに一対一に対応させて供
給する。ＤＥＭＵＸ（８６）のそれぞれは第３ＭＵＸ
（８２）のそれぞれから入力される画素電圧信号を１２
個のデータライン（ＤＬ１乃至ＤＬ１２）に選択的に供
給する。
【０１１８】その反面、極性制御信号（ＰＯＬ）がハイ
状態（またはロー状態）である場合、第２ＭＵＸアレイ
（５８）は図７に図示されたように第１及び第２ラッチ
・アレイ（４６、５０）及び第１ＭＵＸアレイ（５４）
から出力された６個の画素データを右側にシフトさせて
ＰＤＡＣ１（６６）を除いた残りのＰＤＡＣ１（６６）
乃至ＮＤＡＣ３（６４）のそれぞれに供給して画素電圧
信号に変換されるようにする。この場合、最後の第１Ｍ
ＵＸ（５６）の出力はそのままＰＤＡＣ１（６６）に供
給されて画素電圧信号に変換される。
状態（またはロー状態）である場合、第２ＭＵＸアレイ
（５８）は図７に図示されたように第１及び第２ラッチ
・アレイ（４６、５０）及び第１ＭＵＸアレイ（５４）
から出力された６個の画素データを右側にシフトさせて
ＰＤＡＣ１（６６）を除いた残りのＰＤＡＣ１（６６）
乃至ＮＤＡＣ３（６４）のそれぞれに供給して画素電圧
信号に変換されるようにする。この場合、最後の第１Ｍ
ＵＸ（５６）の出力はそのままＰＤＡＣ１（６６）に供
給されて画素電圧信号に変換される。
【０１１９】第３ＭＵＸアレイ（８２）はＮＤＡＣ１
（６４）乃至ＰＤＡＣ４（６６）のそれぞれからバッフ
ァアレイ（６８）を経由して供給された画素電圧信号を
右側にシフトさせてＤＥＭＵＸ（８６）のそれぞれに一
対一に対応させて供給する。ＤＥＭＵＸ（８６）のそれ
ぞれは第３ＭＵＸ（８２）のそれぞれから入力される画
素電圧信号を１２個のデータライン（ＤＬ１乃至ＤＬ１
２）に選択的に供給する。
（６４）乃至ＰＤＡＣ４（６６）のそれぞれからバッフ
ァアレイ（６８）を経由して供給された画素電圧信号を
右側にシフトさせてＤＥＭＵＸ（８６）のそれぞれに一
対一に対応させて供給する。ＤＥＭＵＸ（８６）のそれ
ぞれは第３ＭＵＸ（８２）のそれぞれから入力される画
素電圧信号を１２個のデータライン（ＤＬ１乃至ＤＬ１
２）に選択的に供給する。
【０１２０】以上説明したことのように、本発明の実施
の形態によるデータ・ドライバＩＣはＤＡＣアレイが時
分割駆動されることでｎ＋１個のＤＡＣを利用して２ｎ
チャンネルのデータラインを駆動することができるよう
になる。換言すると、ｎ＋１個のＤＡＣとを具備するデ
ータ・ドライバＩＣのそれぞれが２ｎ個のデータライン
を駆動することでＤＡＣ ＩＣ数を１/２に減らすこと
ができるようになる。図８は本発明の異なる実施の形態
によるデータ・ドライバＩＣの構成を図示したブロック
図であり、図１０ａ及び１０ｂは図８に図示されたデー
タ・ドライバＩＣによる奇数フレーム及び偶数フレーム
の駆動波形図である。そして、図９ａ及び図９ｂは図８
に図示されたデータレジスタ部（１４８）のｍ−１番目
の水平期間及びｍ番目の水平期間の駆動波形図である。
の形態によるデータ・ドライバＩＣはＤＡＣアレイが時
分割駆動されることでｎ＋１個のＤＡＣを利用して２ｎ
チャンネルのデータラインを駆動することができるよう
になる。換言すると、ｎ＋１個のＤＡＣとを具備するデ
ータ・ドライバＩＣのそれぞれが２ｎ個のデータライン
を駆動することでＤＡＣ ＩＣ数を１/２に減らすこと
ができるようになる。図８は本発明の異なる実施の形態
によるデータ・ドライバＩＣの構成を図示したブロック
図であり、図１０ａ及び１０ｂは図８に図示されたデー
タ・ドライバＩＣによる奇数フレーム及び偶数フレーム
の駆動波形図である。そして、図９ａ及び図９ｂは図８
に図示されたデータレジスタ部（１４８）のｍ−１番目
の水平期間及びｍ番目の水平期間の駆動波形図である。
【０１２１】図８に図示されたデータ・ドライバＩＣは
サンプリング信号を順次供給するシフト・レジスタ・ア
レイ（１０２）と、サンプリング信号に応答して画素デ
ータ（Ｒ、Ｇ、Ｂ）をラッチして出力する第１及び第２
ラッチ・アレイ（１０６、１１０）と、第２ラッチ・ア
レイ（１１０）からの画素データ（Ｒ、Ｇ、Ｂ）を画素
電圧信号に変換するＤＡＣ・アレイ（１２２）とＤＡＣ
・アレイ（１２２）からの画素電圧信号を緩衝して出力
するバッファ・アレイ（１２８）と、バッファ・アレイ
（１２８）の出力の進行経路を選択する第２ＭＵＸアレ
イ（１４０）と、第２ＭＵＸアレイ（１４０）からの画
素電圧信号をデータライン（ＤＬ１乃至ＤＬ２ｎ）に時
分割して出力するためのＤＥＭＵＸアレイ（１４４）と
を具備する。
サンプリング信号を順次供給するシフト・レジスタ・ア
レイ（１０２）と、サンプリング信号に応答して画素デ
ータ（Ｒ、Ｇ、Ｂ）をラッチして出力する第１及び第２
ラッチ・アレイ（１０６、１１０）と、第２ラッチ・ア
レイ（１１０）からの画素データ（Ｒ、Ｇ、Ｂ）を画素
電圧信号に変換するＤＡＣ・アレイ（１２２）とＤＡＣ
・アレイ（１２２）からの画素電圧信号を緩衝して出力
するバッファ・アレイ（１２８）と、バッファ・アレイ
（１２８）の出力の進行経路を選択する第２ＭＵＸアレ
イ（１４０）と、第２ＭＵＸアレイ（１４０）からの画
素電圧信号をデータライン（ＤＬ１乃至ＤＬ２ｎ）に時
分割して出力するためのＤＥＭＵＸアレイ（１４４）と
を具備する。
【０１２２】また、図８に図示されたデータ・ドライバ
ＩＣはタイミング制御部（図示しない）から供給される
画素データ（Ｒ、Ｇ、Ｂ）を再整列して出力するデータ
・レジスタ（１４８）と、ＤＡＣアレイ（１２２）で必
要とする正極性及び負極性のガンマ電圧を供給するガン
マ電圧部（１５０）とを更に具備する。
ＩＣはタイミング制御部（図示しない）から供給される
画素データ（Ｒ、Ｇ、Ｂ）を再整列して出力するデータ
・レジスタ（１４８）と、ＤＡＣアレイ（１２２）で必
要とする正極性及び負極性のガンマ電圧を供給するガン
マ電圧部（１５０）とを更に具備する。
【０１２３】このような構成を有するデータ・ドライバ
ＩＣは第１ＭＵＸアレイ（１１４）とＤＥＭＵＸアレイ
（１４４）を利用してＤＡＣアレイ（１２２）を時分割
駆動することでｎ＋２個のＤＡＣ（６４、６６）及びバ
ッファ（１３０）を利用して従来対比の２倍である２ｎ
個のデータラインを駆動するようになる。このようにデ
ータ・ドライバＩＣは２ｎ個のデータラインを駆動する
ために２ｎチャンネルのデータ出力を有するが、図８で
はｎ＝６と仮定して１２チャンネル（ＤＬ１乃至ＤＬ１
２）部分だけを図示する。
ＩＣは第１ＭＵＸアレイ（１１４）とＤＥＭＵＸアレイ
（１４４）を利用してＤＡＣアレイ（１２２）を時分割
駆動することでｎ＋２個のＤＡＣ（６４、６６）及びバ
ッファ（１３０）を利用して従来対比の２倍である２ｎ
個のデータラインを駆動するようになる。このようにデ
ータ・ドライバＩＣは２ｎ個のデータラインを駆動する
ために２ｎチャンネルのデータ出力を有するが、図８で
はｎ＝６と仮定して１２チャンネル（ＤＬ１乃至ＤＬ１
２）部分だけを図示する。
【０１２４】ガンマ電圧部（９０）はガンマ基準電圧発
生部（図示しない）から入力される多数個のガンマ基準
電圧をグレイレベル別に細分化して出力する。
生部（図示しない）から入力される多数個のガンマ基準
電圧をグレイレベル別に細分化して出力する。
【０１２５】データ・レジスタ部（１４８）はタイミン
グ制御部からの画素データをドット・インバージョン駆
動に適合に再整列して第１ラッチ・アレイ（１０６）に
供給する。データ・レジスタ部（１４８）は第１乃至第
６入力バス（ＩＢ１乃至ＩＢ６）を通じてタイミング制
御部からの奇数画素データ（ＯＲ、ＯＧ、ＯＢ）と偶数
画素データ（ＥＲ、ＥＧ、ＥＢ）を同時に入力する。そ
して、データ・レジスタ部（１４８）は入力された奇数
画素データ（ＯＲ、ＯＧ、ＯＢ）と偶数画素データ（Ｅ
Ｒ、ＥＧ、ＥＢ）を再整列して第１乃至第６入力バス
（ＩＢ１乃至ＩＢ６）を通じて出力するようになる。
グ制御部からの画素データをドット・インバージョン駆
動に適合に再整列して第１ラッチ・アレイ（１０６）に
供給する。データ・レジスタ部（１４８）は第１乃至第
６入力バス（ＩＢ１乃至ＩＢ６）を通じてタイミング制
御部からの奇数画素データ（ＯＲ、ＯＧ、ＯＢ）と偶数
画素データ（ＥＲ、ＥＧ、ＥＢ）を同時に入力する。そ
して、データ・レジスタ部（１４８）は入力された奇数
画素データ（ＯＲ、ＯＧ、ＯＢ）と偶数画素データ（Ｅ
Ｒ、ＥＧ、ＥＢ）を再整列して第１乃至第６入力バス
（ＩＢ１乃至ＩＢ６）を通じて出力するようになる。
【０１２６】具体的に、データ・レジスタ部（１４８）
は図９ａ及び図９ｂに図示されたように６個ずつの画素
データ（ＯＲ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）のそれ
ぞれを第１乃至第６入力バス（ＩＢ１乃至ＩＢ６）のそ
れぞれを通じて入力するようになる。この場合、データ
・レジスタ部（１４８）はソース・スタート・パルス
（ＳＳＰ）を基準にシフト・クロック信号（ＳＳＣ）の
一周期の単位毎に６個ずつの画素データ（ＯＲ、ＯＧ、
ＯＢ、ＥＲ、ＥＧ、ＥＢ）を入力するようになる。
は図９ａ及び図９ｂに図示されたように６個ずつの画素
データ（ＯＲ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）のそれ
ぞれを第１乃至第６入力バス（ＩＢ１乃至ＩＢ６）のそ
れぞれを通じて入力するようになる。この場合、データ
・レジスタ部（１４８）はソース・スタート・パルス
（ＳＳＰ）を基準にシフト・クロック信号（ＳＳＣ）の
一周期の単位毎に６個ずつの画素データ（ＯＲ、ＯＧ、
ＯＢ、ＥＲ、ＥＧ、ＥＢ）を入力するようになる。
【０１２７】そして、データ・レジスタ部（１４８）は
ｍ−１番目の水平期間で図９ａに図示されたように一水
平ライン分の画素データの中の４ｋ−２（ここで、ｋは
偶の正数）番のデータと４ｋ−１番のデータを交換して
出力するようになる。例えば、図９に図示されたように
２番と３番のデータを変えて、６番と７番のデータを、
１０番と１１番のデータを相互に交換して出力するよう
になる。これは第１ＭＵＸ（１１６）のそれぞれに同じ
極性の画素電圧信号に変換される一対ずつの画素データ
が入力されるようにするためである。このように、デー
タ・レジスタ部（１４８）で入力された画素データ（Ｏ
Ｒ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）を再整列して出力
することにより第１ＭＵＸアレイ（１１４０とＤＡＣア
レイ（１２２）の間で極性制御信号（ＰＯＬ）により画
素データの信号経路を決定するＭＵＸアレイを除去する
ことができるようになる。
ｍ−１番目の水平期間で図９ａに図示されたように一水
平ライン分の画素データの中の４ｋ−２（ここで、ｋは
偶の正数）番のデータと４ｋ−１番のデータを交換して
出力するようになる。例えば、図９に図示されたように
２番と３番のデータを変えて、６番と７番のデータを、
１０番と１１番のデータを相互に交換して出力するよう
になる。これは第１ＭＵＸ（１１６）のそれぞれに同じ
極性の画素電圧信号に変換される一対ずつの画素データ
が入力されるようにするためである。このように、デー
タ・レジスタ部（１４８）で入力された画素データ（Ｏ
Ｒ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）を再整列して出力
することにより第１ＭＵＸアレイ（１１４０とＤＡＣア
レイ（１２２）の間で極性制御信号（ＰＯＬ）により画
素データの信号経路を決定するＭＵＸアレイを除去する
ことができるようになる。
【０１２８】また、データ・レジスタ部（１４８）はｍ
番目の水平期間では図９ｂに図示されたように一水平ラ
イン分の画素データの中の４ｋ−２（ここで、ｋは偶の
正数）番のデータと４ｋ−１番のデータを交換して極性
反転のための２チャンネルずつ遅延、即ちシフトさせ出
力バス（ＯＢ乃至ＯＢ６）を通じて出力するようにな
る。例えば、データ・レジスタ部（１４８）は１番画素
データを第３出力バス（ＯＢ３）に、交換された３番の
画素データを第４出力バス（ＯＢ４）に、交換された２
番の画素データを第５出力バス（ＯＢ５）に、４番の画
素データを第６出力バス（ＯＢ６）にシフトさせ出力す
るようになる。そして、５番の画素データは次のクロッ
クで第１出力バス（ＯＢ１）に、交換された７番の画素
データを第２出力バス（ＯＢ２）に、交換された６番の
画素データを第３出力バス（ＯＢ３）にシフトさせ出力
するようになる。
番目の水平期間では図９ｂに図示されたように一水平ラ
イン分の画素データの中の４ｋ−２（ここで、ｋは偶の
正数）番のデータと４ｋ−１番のデータを交換して極性
反転のための２チャンネルずつ遅延、即ちシフトさせ出
力バス（ＯＢ乃至ＯＢ６）を通じて出力するようにな
る。例えば、データ・レジスタ部（１４８）は１番画素
データを第３出力バス（ＯＢ３）に、交換された３番の
画素データを第４出力バス（ＯＢ４）に、交換された２
番の画素データを第５出力バス（ＯＢ５）に、４番の画
素データを第６出力バス（ＯＢ６）にシフトさせ出力す
るようになる。そして、５番の画素データは次のクロッ
クで第１出力バス（ＯＢ１）に、交換された７番の画素
データを第２出力バス（ＯＢ２）に、交換された６番の
画素データを第３出力バス（ＯＢ３）にシフトさせ出力
するようになる。
【０１２９】このように、データ・レジスタ部（１４
８）で再整列されて出力される画素データ（ＯＲ、Ｏ
Ｇ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）は画素データの再整列の
時間を確保するために入力された画素データ（ＯＲ、Ｏ
Ｇ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）より特定の時間、例えば
２/３クロック程度に遅延されて出力される。
８）で再整列されて出力される画素データ（ＯＲ、Ｏ
Ｇ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）は画素データの再整列の
時間を確保するために入力された画素データ（ＯＲ、Ｏ
Ｇ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）より特定の時間、例えば
２/３クロック程度に遅延されて出力される。
【０１３０】シフト・レジスタ・アレイ（１０２）はサ
ンプリング信号を順次発生して第１ラッチ・アレイ（１
０６）に供給して、このために２ｎ/６（ここで、ｎ＝
６）個のシフト・レジスタ（１０４）とを具備する。図
８に図示された１番目の段のシフト・レジスタ（１０
４）はタイミング制御部から入力されるソース・スター
ト・パルス（ＳＳＰ）をソース・サンプリング・クロッ
ク信号（ＳＳＣ）によりシフトされてサンプリング信号
を出力すると同時に次の段のシフト・レジスタ（１０
４）にキャリ信号（ＣＡＲ）を供給する。ソース・スタ
ート・パルス（ＳＳＰ）は図１０ａ及び図１０ｂに図示
されたように水平期間単位に供給されてソース・サンプ
リング・クロック信号（ＳＳＣ）によりシフトされてサ
ンプリング信号を出力する。
ンプリング信号を順次発生して第１ラッチ・アレイ（１
０６）に供給して、このために２ｎ/６（ここで、ｎ＝
６）個のシフト・レジスタ（１０４）とを具備する。図
８に図示された１番目の段のシフト・レジスタ（１０
４）はタイミング制御部から入力されるソース・スター
ト・パルス（ＳＳＰ）をソース・サンプリング・クロッ
ク信号（ＳＳＣ）によりシフトされてサンプリング信号
を出力すると同時に次の段のシフト・レジスタ（１０
４）にキャリ信号（ＣＡＲ）を供給する。ソース・スタ
ート・パルス（ＳＳＰ）は図１０ａ及び図１０ｂに図示
されたように水平期間単位に供給されてソース・サンプ
リング・クロック信号（ＳＳＣ）によりシフトされてサ
ンプリング信号を出力する。
【０１３１】第１ラッチ・アレイ（１０６）はシフト・
レジスタ・アレイ（１０２）からのサンプリング信号に
応答してデータ・レジスタ（１４８）から第１乃至第６
出力バス（ＯＢ１乃至ＯＢ６）を通じて入力される６個
ずつの画素データをサンプリングしてラッチする。第１
ラッチ・アレイ（１０６）は２ｎ（ここで、ｎ＝６）個
の画素データをラッチするために２ｎ個の第１ラッチ
（１０８）に構成されて、その第１ラッチ（１０８）の
それぞれは画素データのビット数（３ビットまたは６ビ
ット）に対応する大きさを有する。また、第１ラッチ・
アレイ（１０６）は図９に図示されたように２チャンネ
ルずつシフトされて入力される場合に対比して２個の第
１ラッチ（図示しない）を更に具備する。
レジスタ・アレイ（１０２）からのサンプリング信号に
応答してデータ・レジスタ（１４８）から第１乃至第６
出力バス（ＯＢ１乃至ＯＢ６）を通じて入力される６個
ずつの画素データをサンプリングしてラッチする。第１
ラッチ・アレイ（１０６）は２ｎ（ここで、ｎ＝６）個
の画素データをラッチするために２ｎ個の第１ラッチ
（１０８）に構成されて、その第１ラッチ（１０８）の
それぞれは画素データのビット数（３ビットまたは６ビ
ット）に対応する大きさを有する。また、第１ラッチ・
アレイ（１０６）は図９に図示されたように２チャンネ
ルずつシフトされて入力される場合に対比して２個の第
１ラッチ（図示しない）を更に具備する。
【０１３２】例えば、ｍ−１番目の水平期間で１番目の
第１ラッチ（１０８）乃至１２番の第１ラッチ（１０
８）にはデータ・レジスタ部（１４８）で再整列された
１、３、２、４、５、７、６、８、９、１１、１０、１
２番の順序で画素データがラッチされる。そして、ｍ番
目の水平期間ではデータ・レジスタ部（１４８）で再整
列された画素データが２チャンネルずつシフトされるこ
とにより１番目のラッチ（１０８）及び２番目のラッチ
（１０８）にはブランクデータが入力されて、三番目の
ラッチ（１０８）乃至１２番目のラッチ（１０８）に２
チャンネルずつシフトされた１、３、２、４、５、７、
６、８、９、１１番の順序に画素データがラッチされ
る。ここで、１０番及び１２番の画素データは図示しな
い２個のラッチにそれぞれ配置される。
第１ラッチ（１０８）乃至１２番の第１ラッチ（１０
８）にはデータ・レジスタ部（１４８）で再整列された
１、３、２、４、５、７、６、８、９、１１、１０、１
２番の順序で画素データがラッチされる。そして、ｍ番
目の水平期間ではデータ・レジスタ部（１４８）で再整
列された画素データが２チャンネルずつシフトされるこ
とにより１番目のラッチ（１０８）及び２番目のラッチ
（１０８）にはブランクデータが入力されて、三番目の
ラッチ（１０８）乃至１２番目のラッチ（１０８）に２
チャンネルずつシフトされた１、３、２、４、５、７、
６、８、９、１１番の順序に画素データがラッチされ
る。ここで、１０番及び１２番の画素データは図示しな
い２個のラッチにそれぞれ配置される。
【０１３３】第２ラッチ・アレイ（１１０）は第１ラッ
チ・アレイ（１０６）からの画素データをタイミング制
御部からのソース出力イネーブル信号（ＳＯＥ）に応答
して同時にラッチした後、出力する。第２ラッチ・アレ
イ（１１０）は第１ラッチ・アレイ（１０６）と共に２
ｎ（ここで、ｎ＝６）＋２個の第２ラッチ（１１２）を
具備する。ソース出力イネーブル信号（ＳＯＥ）は図１
０ａ及び図１０ｂに図示されたように水平期間単位に発
生する。
チ・アレイ（１０６）からの画素データをタイミング制
御部からのソース出力イネーブル信号（ＳＯＥ）に応答
して同時にラッチした後、出力する。第２ラッチ・アレ
イ（１１０）は第１ラッチ・アレイ（１０６）と共に２
ｎ（ここで、ｎ＝６）＋２個の第２ラッチ（１１２）を
具備する。ソース出力イネーブル信号（ＳＯＥ）は図１
０ａ及び図１０ｂに図示されたように水平期間単位に発
生する。
【０１３４】第１ＭＵＸアレイ（１１４）はタイミング
制御部からの選択制御信号（θ１）に応答して第２ラッ
チ・アレイ（１１０）からの２ｎ（ここで、ｎ＝６）個
の画素データをＨ/２期間の単位にｎ個ずつ時分割して
出力する。このために、第１ＭＵＸアレイ（１１４）は
ｎ個の第１ＭＵＸ（１１６）で構成される。また、第１
ＭＵＸアレイ（１１４）は画素データが２チャンネルず
つシフトされる場合を考えて１個の第１ＭＵＸ（図示し
ない）を更に具備する。第１ＭＵＸ（１１６）のそれぞ
れは第２ラッチ・アレイ（１１０）で二つの第２ラッチ
（１１２）の中のいずれか一つの出力を選択して出力す
る。換言すると、第１ＭＵＸ（１１６）のそれぞれは二
つの第２ラッチ（１１２）の出力を１/２水平期間の単
位で時分割して供給する。
制御部からの選択制御信号（θ１）に応答して第２ラッ
チ・アレイ（１１０）からの２ｎ（ここで、ｎ＝６）個
の画素データをＨ/２期間の単位にｎ個ずつ時分割して
出力する。このために、第１ＭＵＸアレイ（１１４）は
ｎ個の第１ＭＵＸ（１１６）で構成される。また、第１
ＭＵＸアレイ（１１４）は画素データが２チャンネルず
つシフトされる場合を考えて１個の第１ＭＵＸ（図示し
ない）を更に具備する。第１ＭＵＸ（１１６）のそれぞ
れは第２ラッチ・アレイ（１１０）で二つの第２ラッチ
（１１２）の中のいずれか一つの出力を選択して出力す
る。換言すると、第１ＭＵＸ（１１６）のそれぞれは二
つの第２ラッチ（１１２）の出力を１/２水平期間の単
位で時分割して供給する。
【０１３５】詳細に説明すると、ドット・インバージョ
ン駆動のために奇数番目の第１ＭＵＸ（１１６）は選択
制御信号（θ１）に応答して二つの奇数番目の第２ラッ
チ（１１２）の出力の中のいずれか一つを選択してＤＡ
Ｃアレイ（１２２）のＰＤＡＣ（１２４）に出力する。
そして、偶数番目の第１ＭＵＸ（１１６）は第２選択制
御信号（θ１）に応答して二つの偶番目の第２ラッチ
（１１２）の出力の中のいずれか一つを選択してＤＡＣ
アレイ（１２２）のＰＤＡＣ（１２４）出力する。
ン駆動のために奇数番目の第１ＭＵＸ（１１６）は選択
制御信号（θ１）に応答して二つの奇数番目の第２ラッ
チ（１１２）の出力の中のいずれか一つを選択してＤＡ
Ｃアレイ（１２２）のＰＤＡＣ（１２４）に出力する。
そして、偶数番目の第１ＭＵＸ（１１６）は第２選択制
御信号（θ１）に応答して二つの偶番目の第２ラッチ
（１１２）の出力の中のいずれか一つを選択してＤＡＣ
アレイ（１２２）のＰＤＡＣ（１２４）出力する。
【０１３６】例えば、ｍ−１番目の水平期間の前半部で
１番目の第１ＭＵＸ（１１６）は選択制御信号（θ１）
に応答して１番目の第２ラッチ（１１２）からの一番の
画素データを、後半部で２番目の第２ラッチ（１１２）
からの３番の画素データを選択してＰＤＡＣ（１２４）
に出力する。２番目の第１ＭＵＸ（１１６）は選択制御
信号（θ１）に応答して前半部で３番目の第２ラッチ
（１１２）からの２番の画素データを、後半部で４番目
の第２ラッチ（１１２）からの４番の画素データを選択
してＮＤＡＣ１（１２６）に出力する。４番目の第１Ｍ
ＵＸ（１１６）は選択制御信号（θ１）に応答して前半
部で５番目の第２ラッチ（１１２）からの２番の画素デ
ータを、後半部で６番目の第２ラッチ（１１２）からの
４番の画素データを選択してＰＤＡＣ（１２４）に出力
する。ここで、選択制御信号（θ１）は図１０ａ及び図
１０ｂに図示されたようにその極性は１/２水平期間
（Ｈ/２）単位に反転される。
１番目の第１ＭＵＸ（１１６）は選択制御信号（θ１）
に応答して１番目の第２ラッチ（１１２）からの一番の
画素データを、後半部で２番目の第２ラッチ（１１２）
からの３番の画素データを選択してＰＤＡＣ（１２４）
に出力する。２番目の第１ＭＵＸ（１１６）は選択制御
信号（θ１）に応答して前半部で３番目の第２ラッチ
（１１２）からの２番の画素データを、後半部で４番目
の第２ラッチ（１１２）からの４番の画素データを選択
してＮＤＡＣ１（１２６）に出力する。４番目の第１Ｍ
ＵＸ（１１６）は選択制御信号（θ１）に応答して前半
部で５番目の第２ラッチ（１１２）からの２番の画素デ
ータを、後半部で６番目の第２ラッチ（１１２）からの
４番の画素データを選択してＰＤＡＣ（１２４）に出力
する。ここで、選択制御信号（θ１）は図１０ａ及び図
１０ｂに図示されたようにその極性は１/２水平期間
（Ｈ/２）単位に反転される。
【０１３７】ＤＡＣアレイ（１２２）は第１ＭＵＸアレ
イ（１１４）からの画素データをガンマ電圧部（１５
０）からの正極性及び負極性ガンマ電圧（ＧＨ、ＧＬ）
を利用して画素電圧信号に変換して出力するようにな
る。このために、ＤＡＣアレイ（１２２）はｎ＋１個の
ＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）を具備し、
ドット・インバージョン駆動のためにＰＤＡＣ（１２
４）及びＮＤＡＣ（１２６）が交互に並んで配置され
る。ＰＤＡＣ（１２４）は第１ＭＵＸアレイ（１１４）
からの画素データ（Ｒ、Ｇ、Ｂ）を、正極性ガンマ電圧
（ＧＨ）を利用して正極性の画素電圧信号に変換する。
ＮＤＡＣ（１２６）は第１ＭＵＸアレイ（１１４）から
の画素データ（Ｒ、Ｇ、Ｂ）を、負極性ガンマ電圧（Ｇ
Ｌ）を利用して負極性の画素電圧信号に変換する。この
ようなＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）は１
/２水平期間毎に入力される画素データを画素電圧信号
に変換する動作を遂行するようになる。
イ（１１４）からの画素データをガンマ電圧部（１５
０）からの正極性及び負極性ガンマ電圧（ＧＨ、ＧＬ）
を利用して画素電圧信号に変換して出力するようにな
る。このために、ＤＡＣアレイ（１２２）はｎ＋１個の
ＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）を具備し、
ドット・インバージョン駆動のためにＰＤＡＣ（１２
４）及びＮＤＡＣ（１２６）が交互に並んで配置され
る。ＰＤＡＣ（１２４）は第１ＭＵＸアレイ（１１４）
からの画素データ（Ｒ、Ｇ、Ｂ）を、正極性ガンマ電圧
（ＧＨ）を利用して正極性の画素電圧信号に変換する。
ＮＤＡＣ（１２６）は第１ＭＵＸアレイ（１１４）から
の画素データ（Ｒ、Ｇ、Ｂ）を、負極性ガンマ電圧（Ｇ
Ｌ）を利用して負極性の画素電圧信号に変換する。この
ようなＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）は１
/２水平期間毎に入力される画素データを画素電圧信号
に変換する動作を遂行するようになる。
【０１３８】例えば、ＰＤＡＣ１（１２４）は図１０ａ
及び図１０ｂに図示されたように第１水平期間で時分割
されて入力されるオッド画素データ［１、１］と［１、
３］を画素電圧信号に変換して出力する。同時にＮＤＡ
Ｃ２（１２６）も図１０ａ及び図１０ｂに図示されたよ
うにその第１水平期間のそれぞれで時分割されて入力さ
れるイーブン画素データ［１、２］と［１、４］を画素
電圧信号に変換して出力する。その後、第２水平期間期
間でＮＤＡＣ１（１２６）は時分割されて入力されるオ
ッド画素データ［２、１］と［２、３］を画素電圧信号
に変換して出力する。同時にＰＤＡＣ２（１２４）はそ
の第２水平期間で時分割されて入力されるイーブン画素
データ［２、２］と［２、４］を画素電圧信号に変換し
て出力する。このようなＤＡＣアレイ（１２２）により
２ｎ個の画素データが１/２水平期間単位にｎ個ずつ時
分割され画素電圧信号に変換されて出力される。
及び図１０ｂに図示されたように第１水平期間で時分割
されて入力されるオッド画素データ［１、１］と［１、
３］を画素電圧信号に変換して出力する。同時にＮＤＡ
Ｃ２（１２６）も図１０ａ及び図１０ｂに図示されたよ
うにその第１水平期間のそれぞれで時分割されて入力さ
れるイーブン画素データ［１、２］と［１、４］を画素
電圧信号に変換して出力する。その後、第２水平期間期
間でＮＤＡＣ１（１２６）は時分割されて入力されるオ
ッド画素データ［２、１］と［２、３］を画素電圧信号
に変換して出力する。同時にＰＤＡＣ２（１２４）はそ
の第２水平期間で時分割されて入力されるイーブン画素
データ［２、２］と［２、４］を画素電圧信号に変換し
て出力する。このようなＤＡＣアレイ（１２２）により
２ｎ個の画素データが１/２水平期間単位にｎ個ずつ時
分割され画素電圧信号に変換されて出力される。
【０１３９】バッファ・アレイ（１２８）に含まれるｎ
＋１個のバッファ（１３０）のそれぞれはＤＡＣアレイ
（１２２）のＰＤＡＣ（１２４）及びＮＤＡＣ（１２
６）のそれぞれから出力される画素電圧信号を信号緩衝
して出力する。
＋１個のバッファ（１３０）のそれぞれはＤＡＣアレイ
（１２２）のＰＤＡＣ（１２４）及びＮＤＡＣ（１２
６）のそれぞれから出力される画素電圧信号を信号緩衝
して出力する。
【０１４０】第２ＭＵＸアレイ（１４０）はタイミング
制御部からの極性制御信号（ＰＯＬ）に応答してバッフ
ァ・アレイ（１２８）から供給される画素電圧信号の進
行経路を決定するようになる。このために、第２ＭＵＸ
アレイ（１４０）はｎ個（ここで、ｎ＝６）のＭＵＸ
（１４２）を具備する。ＭＵＸ（１４２）のそれぞれは
極性制御信号（ＰＯＬ）に応答して隣接した２個のバッ
ファ（１３０）の中のいずれか一つの出力を選択して出
力する。ここで、１番目と最後のバッファ（１３０）を
除いた残りのバッファ（１３０）の出力は隣接した２個
のＭＵＸ（１４２）に共に入力される。
制御部からの極性制御信号（ＰＯＬ）に応答してバッフ
ァ・アレイ（１２８）から供給される画素電圧信号の進
行経路を決定するようになる。このために、第２ＭＵＸ
アレイ（１４０）はｎ個（ここで、ｎ＝６）のＭＵＸ
（１４２）を具備する。ＭＵＸ（１４２）のそれぞれは
極性制御信号（ＰＯＬ）に応答して隣接した２個のバッ
ファ（１３０）の中のいずれか一つの出力を選択して出
力する。ここで、１番目と最後のバッファ（１３０）を
除いた残りのバッファ（１３０）の出力は隣接した２個
のＭＵＸ（１４２）に共に入力される。
【０１４１】このような構成を有する第３ＭＵＸアレイ
（１４２）はｍ−１番目の水平期間で極性制御信号（Ｐ
ＯＬ）に応答して最後のバッファ（１３０）を除いたバ
ッファ（１３０）のそれぞれからの画素電圧信号がその
ままＤＥＭＵＸ（１４６）と一対一対応して出力される
ようにする。また、第２ＭＵＸアレイ（１４２）はｍ番
目の水平期間では極性制御信号（ＰＯＬ）に応答して１
番目のバッファ（１３０）を除いた残りのバッファ（１
３０）のそれぞれからの画素電圧信号が１行目ずつ左側
にシフトされてＤＥＭＵＸ（１４６）と一対一対応して
出力されるようにする。
（１４２）はｍ−１番目の水平期間で極性制御信号（Ｐ
ＯＬ）に応答して最後のバッファ（１３０）を除いたバ
ッファ（１３０）のそれぞれからの画素電圧信号がその
ままＤＥＭＵＸ（１４６）と一対一対応して出力される
ようにする。また、第２ＭＵＸアレイ（１４２）はｍ番
目の水平期間では極性制御信号（ＰＯＬ）に応答して１
番目のバッファ（１３０）を除いた残りのバッファ（１
３０）のそれぞれからの画素電圧信号が１行目ずつ左側
にシフトされてＤＥＭＵＸ（１４６）と一対一対応して
出力されるようにする。
【０１４２】極性制御信号（ＰＯＬ）はドット・インバ
ージョン駆動のために図１０ａ及び図１０ｂに図示され
たように水平期間毎に極性が反転される。このように第
２ＭＵＸアレイ（１４０）は極性制御信号（ＰＯＬ）に
応答して画素電圧信号の極性を決定するようになる。こ
の結果、第２ＭＵＸアレイ（１４０）で出力される画素
電圧信号は隣接した画素電圧信号と相反した極性を有す
るようになり、水平期間単位に極性反転される。
ージョン駆動のために図１０ａ及び図１０ｂに図示され
たように水平期間毎に極性が反転される。このように第
２ＭＵＸアレイ（１４０）は極性制御信号（ＰＯＬ）に
応答して画素電圧信号の極性を決定するようになる。こ
の結果、第２ＭＵＸアレイ（１４０）で出力される画素
電圧信号は隣接した画素電圧信号と相反した極性を有す
るようになり、水平期間単位に極性反転される。
【０１４３】ＤＥＭＵＸアレイ（１４４）はタイミング
制御部からの選択制御信号（θ１）に応答して第２ＭＵ
Ｘアレイ（１４０）からの画素電圧信号を２ｎ（ここ
で、ｎ＝６）個のデータラインに選択的に供給するよう
になる。このために、ＤＥＭＵＸアレイ（１４４）はｎ
個のＤＥＭＵＸアレイ（１４６）を具備する。ＤＥＭＵ
Ｘ（１４６）のそれぞれは第２ＭＵＸ（１４２）のそれ
ぞれから供給される画素電圧信号を二つのデータライン
に時分割して供給する。
制御部からの選択制御信号（θ１）に応答して第２ＭＵ
Ｘアレイ（１４０）からの画素電圧信号を２ｎ（ここ
で、ｎ＝６）個のデータラインに選択的に供給するよう
になる。このために、ＤＥＭＵＸアレイ（１４４）はｎ
個のＤＥＭＵＸアレイ（１４６）を具備する。ＤＥＭＵ
Ｘ（１４６）のそれぞれは第２ＭＵＸ（１４２）のそれ
ぞれから供給される画素電圧信号を二つのデータライン
に時分割して供給する。
【０１４４】例えば、１番目のＤＥＭＵＸ（１４６）は
図１０ａ及び図１０ｂに図示されたように選択制御信号
（θ１）に応答して１/２水平期間単位に１番目のＭＵ
Ｘ（１４２）の出力を第１及び第３データライン（Ｄ
１、Ｄ３）に選択的に供給する。２番目のＤＥＭＵＸ
（１４６）は図１０ａ及び図１０ｂに図示されたように
選択制御信号（θ１）に応答して１/２水平期間単位に
２番目のＭＵＸ（１４２）の出力を第２及び第４データ
ライン（Ｄ２、Ｄ４）に選択的に供給する。
図１０ａ及び図１０ｂに図示されたように選択制御信号
（θ１）に応答して１/２水平期間単位に１番目のＭＵ
Ｘ（１４２）の出力を第１及び第３データライン（Ｄ
１、Ｄ３）に選択的に供給する。２番目のＤＥＭＵＸ
（１４６）は図１０ａ及び図１０ｂに図示されたように
選択制御信号（θ１）に応答して１/２水平期間単位に
２番目のＭＵＸ（１４２）の出力を第２及び第４データ
ライン（Ｄ２、Ｄ４）に選択的に供給する。
【０１４５】具体的に、１番目のＤＥＭＵＸ（１４６）
は選択制御信号（θ１）に応答して第１ゲートライン
（ＧＬ１）が活性化される第１水平期間の中の前半部で
画素電圧信号［１、１］を第１データライン（Ｄ１）に
供給し、後半部で［１、３］を第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（１４６）は選択制御信号（θ１）に応答して第１水平
期間（Ｈ１）の前半部で画素電圧信号［１、２］を第２
データライン（Ｄ２）に供給し、後半部では画素電圧信
号［１、４］を第４データライン（Ｄ４）に供給する。
そして、１番目のＤＥＭＵＸ（１４６）は第２水平期間
（Ｈ２）と第３水平期間（Ｈ３）のそれぞれの前半部で
画素電圧信号［２、１］、［３、１］のそれぞれを第１
データライン（ＤＬ１）に供給し、後半部では画素電圧
信号［２、３］、［３、３］の第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（１４６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ
３）のそれぞれの前半部では画素電圧信号［２、２］、
［３、２］のそれぞれを第２データライン（ＤＬ２）に
供給し、後半部では画素電圧信号［２、４］、［３、
４］のそれぞれを第４データライン（Ｄ４）に供給す
る。
は選択制御信号（θ１）に応答して第１ゲートライン
（ＧＬ１）が活性化される第１水平期間の中の前半部で
画素電圧信号［１、１］を第１データライン（Ｄ１）に
供給し、後半部で［１、３］を第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（１４６）は選択制御信号（θ１）に応答して第１水平
期間（Ｈ１）の前半部で画素電圧信号［１、２］を第２
データライン（Ｄ２）に供給し、後半部では画素電圧信
号［１、４］を第４データライン（Ｄ４）に供給する。
そして、１番目のＤＥＭＵＸ（１４６）は第２水平期間
（Ｈ２）と第３水平期間（Ｈ３）のそれぞれの前半部で
画素電圧信号［２、１］、［３、１］のそれぞれを第１
データライン（ＤＬ１）に供給し、後半部では画素電圧
信号［２、３］、［３、３］の第３データライン（ＤＬ
３）に供給する。これと同時に、２番目のＤＥＭＵＸ
（１４６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ
３）のそれぞれの前半部では画素電圧信号［２、２］、
［３、２］のそれぞれを第２データライン（ＤＬ２）に
供給し、後半部では画素電圧信号［２、４］、［３、
４］のそれぞれを第４データライン（Ｄ４）に供給す
る。
【０１４６】このような構成を有するデータ・ドライバ
ＩＣによりＤＬ１、ＤＬ３のような奇数データラインに
出力される画素電圧信号とＤＬ２、ＤＬ４のような偶数
データラインに出力される画素電圧信号は図１０ａ及び
図１０ｂに図示されたように相互に相反する極性を有す
るようになる。そして、その奇数データライン（ＤＬ
１、ＤＬ３、…）と偶数データライン（ＤＬ２、ＤＬ
４、…）の極性はゲートライン（ＧＬ１、ＧＬ２、ＧＬ
３、…）が順次駆動される１水平周期（１Ｈ）毎に反転
されると共にフレーム単位で反転される。
ＩＣによりＤＬ１、ＤＬ３のような奇数データラインに
出力される画素電圧信号とＤＬ２、ＤＬ４のような偶数
データラインに出力される画素電圧信号は図１０ａ及び
図１０ｂに図示されたように相互に相反する極性を有す
るようになる。そして、その奇数データライン（ＤＬ
１、ＤＬ３、…）と偶数データライン（ＤＬ２、ＤＬ
４、…）の極性はゲートライン（ＧＬ１、ＧＬ２、ＧＬ
３、…）が順次駆動される１水平周期（１Ｈ）毎に反転
されると共にフレーム単位で反転される。
【０１４７】図１１及び図１２は図８に図示されたデー
タ駆動ＩＣ内で極性制御信号（ＰＯＬ）による画素デー
タの進行経路を表すものである。
タ駆動ＩＣ内で極性制御信号（ＰＯＬ）による画素デー
タの進行経路を表すものである。
【０１４８】ｍ−１番目の水平期間で第１及び第２ラッ
チ（１０８、１１０）には１、３、２、４、５、７、
６、８、９、１１、１０、１２番の順序で画素データが
ラッチされる。極性制御信号（ＰＯＬ）がロー状態（ま
たはハイ状態）である場合、即ちｍ−１番目の水平期間
である場合、第１ＭＵＸアレイ（１１４）は図１１に図
示されたように前半部では第２ラッチアレイ（１１０）
から出力された画素データの中１、２、５、６、９、１
０番目の画素データを、後半部では３、４、７、８、１
１、１２番目の画素データを選択してＰＤＡＣ１（１２
４）乃至ＮＤＡＣ３（１２６）のそれぞれに供給して画
素電圧信号に変換されるようにする。第２ＭＵＸ（１４
２）はＰＤＡＣ１（１２４）乃至ＮＤＡＣ３（１２６）
のそれぞれからバッファ・アレイ（１２８）を経由して
供給された画素電圧信号をＤＥＭＵＸ（１４６）のそれ
ぞれに一対一対応させ供給する。ＤＥＭＵＸ（１４６）
のそれぞれは第２ＭＵＸ（１４２）のそれぞれから入力
される画素電圧信号を１２個のデータライン（ＤＬ１乃
至ＤＬ１２）に選択的に供給する。
チ（１０８、１１０）には１、３、２、４、５、７、
６、８、９、１１、１０、１２番の順序で画素データが
ラッチされる。極性制御信号（ＰＯＬ）がロー状態（ま
たはハイ状態）である場合、即ちｍ−１番目の水平期間
である場合、第１ＭＵＸアレイ（１１４）は図１１に図
示されたように前半部では第２ラッチアレイ（１１０）
から出力された画素データの中１、２、５、６、９、１
０番目の画素データを、後半部では３、４、７、８、１
１、１２番目の画素データを選択してＰＤＡＣ１（１２
４）乃至ＮＤＡＣ３（１２６）のそれぞれに供給して画
素電圧信号に変換されるようにする。第２ＭＵＸ（１４
２）はＰＤＡＣ１（１２４）乃至ＮＤＡＣ３（１２６）
のそれぞれからバッファ・アレイ（１２８）を経由して
供給された画素電圧信号をＤＥＭＵＸ（１４６）のそれ
ぞれに一対一対応させ供給する。ＤＥＭＵＸ（１４６）
のそれぞれは第２ＭＵＸ（１４２）のそれぞれから入力
される画素電圧信号を１２個のデータライン（ＤＬ１乃
至ＤＬ１２）に選択的に供給する。
【０１４９】ｍ番目の水平期間で第１及び第２ラッチ・
アレイ（１０６、１１０）には１、３、２、４、５、
７、６、８、９、１１、１０、１２番の順序に画素デー
タが２チャンネルずつシフトされてラッチされる。この
場合、前段に位置する２個ずつの第１ラッチ（１０８）
及び第２ラッチ（１１２）には有効な画素データが供給
されなくブランク・データ（図示しない）が供給され
る。
アレイ（１０６、１１０）には１、３、２、４、５、
７、６、８、９、１１、１０、１２番の順序に画素デー
タが２チャンネルずつシフトされてラッチされる。この
場合、前段に位置する２個ずつの第１ラッチ（１０８）
及び第２ラッチ（１１２）には有効な画素データが供給
されなくブランク・データ（図示しない）が供給され
る。
【０１５０】極性制御信号（ＰＯＬ）がハイ状態（また
はロー状態）である場合、即ちｍ番目の水平期間である
場合、初の段の第１ＭＵＸアレイ（１１６）を除いた残
りの第１ＭＵＸ（１１６）は図１２に図示されたように
前半部では第２ラッチアレイ（１１０）から出力された
画素データの中１、２、５、６、９、１０番目の画素デ
ータを、後半部では３、４、７、８、１１、１２番目の
画素データを選択してＰＤＡＣ１（１２４）乃至ＮＤＡ
Ｃ３（１２６）のそれぞれに供給して画素電圧信号に変
換されるようにする。第２ＭＵＸ（１４２）はＰＤＡＣ
１（１２４）乃至ＮＤＡＣ３（１２６）のそれぞれから
バッファ・アレイ（１２８）を経由して供給された画素
電圧信号を左側に一チャンネルずつシフトさせＤＥＭＵ
Ｘ（１４６）のそれぞれに一対一対応させ供給する。Ｄ
ＥＭＵＸ（１４６）のそれぞれは第２ＭＵＸ（１４２）
のそれぞれから入力される画素電圧信号を１２個のデー
タライン（ＤＬ１乃至ＤＬ１２）に選択的に供給する。
はロー状態）である場合、即ちｍ番目の水平期間である
場合、初の段の第１ＭＵＸアレイ（１１６）を除いた残
りの第１ＭＵＸ（１１６）は図１２に図示されたように
前半部では第２ラッチアレイ（１１０）から出力された
画素データの中１、２、５、６、９、１０番目の画素デ
ータを、後半部では３、４、７、８、１１、１２番目の
画素データを選択してＰＤＡＣ１（１２４）乃至ＮＤＡ
Ｃ３（１２６）のそれぞれに供給して画素電圧信号に変
換されるようにする。第２ＭＵＸ（１４２）はＰＤＡＣ
１（１２４）乃至ＮＤＡＣ３（１２６）のそれぞれから
バッファ・アレイ（１２８）を経由して供給された画素
電圧信号を左側に一チャンネルずつシフトさせＤＥＭＵ
Ｘ（１４６）のそれぞれに一対一対応させ供給する。Ｄ
ＥＭＵＸ（１４６）のそれぞれは第２ＭＵＸ（１４２）
のそれぞれから入力される画素電圧信号を１２個のデー
タライン（ＤＬ１乃至ＤＬ１２）に選択的に供給する。
【０１５１】以上説明したことのように、本発明の実施
の形態によるデータ・ドライバＩＣはＤＡＣアレイが時
分割駆動されることでｎ＋１個のＤＡＣを利用して２ｎ
チャンネルのデータラインを駆動することができるよう
になる。換言すると、ｎ＋１個のＤＡＣとを具備するデ
ータ・ドライバＩＣのそれぞれが２ｎ個のデータライン
を駆動することでＤＡＣ ＩＣ数を１/２に減らすこと
ができるようになる。
の形態によるデータ・ドライバＩＣはＤＡＣアレイが時
分割駆動されることでｎ＋１個のＤＡＣを利用して２ｎ
チャンネルのデータラインを駆動することができるよう
になる。換言すると、ｎ＋１個のＤＡＣとを具備するデ
ータ・ドライバＩＣのそれぞれが２ｎ個のデータライン
を駆動することでＤＡＣ ＩＣ数を１/２に減らすこと
ができるようになる。
【０１５２】図１３は図４及び図８に図示されたデータ
・ドライバＩＣが適用された液晶表示装置の構成を概略
的に図示したものである図示したものである。図１３に
図示された液晶表示装置はデータＴＣＰ（７６）を通じ
て液晶パネル（７２）と接続されたデータ・ドライバＩ
Ｃ（７４）とゲートＴＣＰ（８０）を通じて液晶パネル
（７２）と接続されたゲート・ドライバＩＣ（７８）と
を具備する。
・ドライバＩＣが適用された液晶表示装置の構成を概略
的に図示したものである図示したものである。図１３に
図示された液晶表示装置はデータＴＣＰ（７６）を通じ
て液晶パネル（７２）と接続されたデータ・ドライバＩ
Ｃ（７４）とゲートＴＣＰ（８０）を通じて液晶パネル
（７２）と接続されたゲート・ドライバＩＣ（７８）と
を具備する。
【０１５３】データ・ドライバＩＣ（７４）のそれぞれ
はデータＴＣＰ（７６）のそれぞれに実装されて、その
データＴＣＰ（７６）を通じて液晶パネル（７２）の上
段部に設けられたデータパッドと電気的に接続される。
ゲート・ドライバＩＣ（７８）のそれぞれもゲートＴＣ
Ｐ（８０）のそれぞれに実装されて、そのゲートＴＣＰ
（８０）を通じて液晶パネル（７２）の一側に設けられ
たゲートパットと電気的に接続される。ゲート・ドライ
バＩＣ（７８）は液晶パネル（７２）上のゲートライン
を１水平周期（１Ｈ）毎に一つのゲートラインずつ順次
駆動する。
はデータＴＣＰ（７６）のそれぞれに実装されて、その
データＴＣＰ（７６）を通じて液晶パネル（７２）の上
段部に設けられたデータパッドと電気的に接続される。
ゲート・ドライバＩＣ（７８）のそれぞれもゲートＴＣ
Ｐ（８０）のそれぞれに実装されて、そのゲートＴＣＰ
（８０）を通じて液晶パネル（７２）の一側に設けられ
たゲートパットと電気的に接続される。ゲート・ドライ
バＩＣ（７８）は液晶パネル（７２）上のゲートライン
を１水平周期（１Ｈ）毎に一つのゲートラインずつ順次
駆動する。
【０１５４】データ・ドライバＩＣ（７４）はディジタ
ル信号である画素データの信号をアナログ信号である画
素電圧信号に変換して液晶パネル（７２）上のデータラ
インを１/２水平周期（Ｈ/２）に時分割して供給する。
これにより、８ｎ個のデータラインを駆動するためにｎ
個ずつのデータラインを駆動する従来のデータ・ドライ
バＩＣは８個が必要とする反面に、２ｎ個のデータライ
ンを時分割駆動する本発明のデータ・ドライバＩＣ（７
４）は４個だけ必要となる。
ル信号である画素データの信号をアナログ信号である画
素電圧信号に変換して液晶パネル（７２）上のデータラ
インを１/２水平周期（Ｈ/２）に時分割して供給する。
これにより、８ｎ個のデータラインを駆動するためにｎ
個ずつのデータラインを駆動する従来のデータ・ドライ
バＩＣは８個が必要とする反面に、２ｎ個のデータライ
ンを時分割駆動する本発明のデータ・ドライバＩＣ（７
４）は４個だけ必要となる。
【０１５５】一方、データラインを時分割して駆動する
場合、１水平期間（１Ｈ）の中の前半部に供給された画
素電圧の充電量と後半部に供給された画素電圧の充電量
の間に差が発生するようになる。これは前半部に供給さ
れた画素電圧と後半部に供給された画素電圧の充電時点
の差により充電時間が相互に異なるためである。換言す
ると、前半部に供給された画素電圧は約１水平期間（１
Ｈ）に当たる液晶セルに充電される反面、後半部に供給
された画素電圧は約１/２水平期間（Ｈ/２）に当たる液
晶セルに充電されるためである。このような充電時間の
差により液晶セル間に画素電圧の充電量が異なるように
なるためにフリッカ現象が予想される。
場合、１水平期間（１Ｈ）の中の前半部に供給された画
素電圧の充電量と後半部に供給された画素電圧の充電量
の間に差が発生するようになる。これは前半部に供給さ
れた画素電圧と後半部に供給された画素電圧の充電時点
の差により充電時間が相互に異なるためである。換言す
ると、前半部に供給された画素電圧は約１水平期間（１
Ｈ）に当たる液晶セルに充電される反面、後半部に供給
された画素電圧は約１/２水平期間（Ｈ/２）に当たる液
晶セルに充電されるためである。このような充電時間の
差により液晶セル間に画素電圧の充電量が異なるように
なるためにフリッカ現象が予想される。
【０１５６】これを防止するために、画素電圧の充電順
序をライン、フィルド、フレームのような特定単位に変
えることで変えることで画素電圧の充電量の差が補償さ
れるようになる。例えば、現のフレームで特定の液晶セ
ルに１水平期間（１Ｈ）の中の前半部で画素電圧が供給
されて１水平期間（１Ｈ）にかけて画素電圧が充電され
た場合、次のフレームでは後半部に画素電圧が供給され
るようにして１/２水平期間（Ｈ/２）にかけて画素電圧
が充電されるようにする。
序をライン、フィルド、フレームのような特定単位に変
えることで変えることで画素電圧の充電量の差が補償さ
れるようになる。例えば、現のフレームで特定の液晶セ
ルに１水平期間（１Ｈ）の中の前半部で画素電圧が供給
されて１水平期間（１Ｈ）にかけて画素電圧が充電され
た場合、次のフレームでは後半部に画素電圧が供給され
るようにして１/２水平期間（Ｈ/２）にかけて画素電圧
が充電されるようにする。
【０１５７】このように画素電圧の充電順序をフレーム
毎に変えることで充電時間の差によりもたらされる画素
電圧の充電量の差を補償することができるようになる。
また、画素電圧の充電順序をライン単位、複数個のライ
ン単位に変える場合にも画素電圧の充電量の差を補償す
ることができるようになる。これとは異なり、ライン単
位及びフレーム単位または複数個のライン単位及びフレ
ーム単位に画素電圧の充電順序を変える場合にも画素電
圧の充電量の差を補償することができるようになる。
毎に変えることで充電時間の差によりもたらされる画素
電圧の充電量の差を補償することができるようになる。
また、画素電圧の充電順序をライン単位、複数個のライ
ン単位に変える場合にも画素電圧の充電量の差を補償す
ることができるようになる。これとは異なり、ライン単
位及びフレーム単位または複数個のライン単位及びフレ
ーム単位に画素電圧の充電順序を変える場合にも画素電
圧の充電量の差を補償することができるようになる。
【０１５８】図１４ａ及び図１４ｂはデータラインを時
分割駆動する場合、画素電圧の充電順序をフレーム単位
に変えて駆動するための駆動波形を図示したものであ
る。特に、図１４ａはオッド・フレームで図４及び図８
に図示された駆動装置で第１乃至第４データライン（Ｄ
Ｌ１乃至ＤＬ４）を駆動するための信号波形を図示し、
図１４ｂはイーブン・フレームでの信号波形を図示す
る。
分割駆動する場合、画素電圧の充電順序をフレーム単位
に変えて駆動するための駆動波形を図示したものであ
る。特に、図１４ａはオッド・フレームで図４及び図８
に図示された駆動装置で第１乃至第４データライン（Ｄ
Ｌ１乃至ＤＬ４）を駆動するための信号波形を図示し、
図１４ｂはイーブン・フレームでの信号波形を図示す
る。
【０１５９】オッド・フレームに当たる図１４ａにおい
て、第１水平期間（Ｈ１）の中の前半部であるＨ/２期
間で第１及び第２選択制御信号（θ１及び/またはθ
２）により画素データ［１、１］、［１、２］が選択さ
れる。画素データ［１、１］は極性制御信号（図示しな
い）により正極性の画素電圧信号に変換されて第１デー
タライン（ＤＬ１）に供給され、画素データ［１、２］
は負極性の画素電圧信号に変換されて第２データライン
（ＤＬ２）に供給される。続いて、後半部であるＨ/２
期間で第１及び第２選択制御信号（θ１及び/またはθ
２）により画素データ［１、３］と［１、４］が選択さ
れる。画素データ［１、３］は極性制御信号（図示しな
い）により正極性の画素電圧信号に変換されて第３デー
タライン（ＤＬ３）に供給され、画素データ［１、４］
は負極性の画素電圧信号に変換されて第４データライン
（ＤＬ４）に供給される。
て、第１水平期間（Ｈ１）の中の前半部であるＨ/２期
間で第１及び第２選択制御信号（θ１及び/またはθ
２）により画素データ［１、１］、［１、２］が選択さ
れる。画素データ［１、１］は極性制御信号（図示しな
い）により正極性の画素電圧信号に変換されて第１デー
タライン（ＤＬ１）に供給され、画素データ［１、２］
は負極性の画素電圧信号に変換されて第２データライン
（ＤＬ２）に供給される。続いて、後半部であるＨ/２
期間で第１及び第２選択制御信号（θ１及び/またはθ
２）により画素データ［１、３］と［１、４］が選択さ
れる。画素データ［１、３］は極性制御信号（図示しな
い）により正極性の画素電圧信号に変換されて第３デー
タライン（ＤＬ３）に供給され、画素データ［１、４］
は負極性の画素電圧信号に変換されて第４データライン
（ＤＬ４）に供給される。
【０１６０】これと同様に、第２水平期間（Ｈ１）の中
の前半部であるＨ/２期間で第１及び第２選択制御信号
（θ１及び/またはθ２）により画素データ［２、
１］、［２、２］が選択される。画素データ［２、１］
は極性制御信号（図示しない）により負極性の画素電圧
信号に変換されて第１データライン（ＤＬ１）に供給さ
れ、画素データ［２、２］は極性制御信号（図示しな
い）により正極性の画素電圧信号に変換されて第２デー
タライン（ＤＬ２）に供給される。続いて、後半部であ
るＨ/２期間で第１及び第２選択制御信号（θ１及び/ま
たはθ２）により画素データ［２、３］、［２、４］が
選択される。画素データ［２、３］は極性制御信号（図
示しない）により負極性の画素電圧信号に変換されて第
３データライン（ＤＬ３）に供給され、画素データ
［２、４］は正極性の画素電圧信号に変換されて第４デ
ータライン（ＤＬ４）に供給される。
の前半部であるＨ/２期間で第１及び第２選択制御信号
（θ１及び/またはθ２）により画素データ［２、
１］、［２、２］が選択される。画素データ［２、１］
は極性制御信号（図示しない）により負極性の画素電圧
信号に変換されて第１データライン（ＤＬ１）に供給さ
れ、画素データ［２、２］は極性制御信号（図示しな
い）により正極性の画素電圧信号に変換されて第２デー
タライン（ＤＬ２）に供給される。続いて、後半部であ
るＨ/２期間で第１及び第２選択制御信号（θ１及び/ま
たはθ２）により画素データ［２、３］、［２、４］が
選択される。画素データ［２、３］は極性制御信号（図
示しない）により負極性の画素電圧信号に変換されて第
３データライン（ＤＬ３）に供給され、画素データ
［２、４］は正極性の画素電圧信号に変換されて第４デ
ータライン（ＤＬ４）に供給される。
【０１６１】このようにオッド・フレームで本発明のデ
ータ駆動装置はデータラインを時分割駆動すると共にド
ット・インバージョン方式に駆動するようになる。
ータ駆動装置はデータラインを時分割駆動すると共にド
ット・インバージョン方式に駆動するようになる。
【０１６２】イーブン・フレームに当たる図１３ｂにお
いて、第１水平期間（Ｈ１）の中の前半部であるＨ/２
期間で第１及び第２選択制御信号（θ１及び/またはθ
２）によりオッド・フレームとは異なり画素データ
［１、３］、［１、４］が選択される。画素データ
［１、３］は極性制御信号（図示しない）により負極性
の画素電圧信号に変換されて第３データライン（ＤＬ
３）に供給され、画素データ［１、４］は正極性の画素
電圧信号に変換されて第４データライン（ＤＬ４）に供
給される。続いて、後半部であるＨ/２期間で第１及び
第２選択制御信号（θ１及び/またはθ２）によりオッ
ド画素データ［１、１］、［１、２］が選択される。画
素データ［１、１］は極性制御信号（図示しない）によ
り負極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給されて、画素データ［１、２］は正極
性の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。
いて、第１水平期間（Ｈ１）の中の前半部であるＨ/２
期間で第１及び第２選択制御信号（θ１及び/またはθ
２）によりオッド・フレームとは異なり画素データ
［１、３］、［１、４］が選択される。画素データ
［１、３］は極性制御信号（図示しない）により負極性
の画素電圧信号に変換されて第３データライン（ＤＬ
３）に供給され、画素データ［１、４］は正極性の画素
電圧信号に変換されて第４データライン（ＤＬ４）に供
給される。続いて、後半部であるＨ/２期間で第１及び
第２選択制御信号（θ１及び/またはθ２）によりオッ
ド画素データ［１、１］、［１、２］が選択される。画
素データ［１、１］は極性制御信号（図示しない）によ
り負極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給されて、画素データ［１、２］は正極
性の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。
【０１６３】これと同様に、第２水平期間（Ｈ１）の中
の前半部であるＨ/２期間で第１及び第２選択制御信号
（θ１及び/またはθ２）により画素データ［２、
３］、［２、４］が選択される。画素データ［２、３］
は極性制御信号（図示しない）により正極性の画素電圧
信号に変換されて第３データライン（ＤＬ３）に供給さ
れ、画素データ［２、４］は負極性の画素電圧信号に変
換されて第４データライン（ＤＬ４）に供給される。続
いて、後半部であるＨ/２期間で選択制御信号（θ１及
び/またはθ２）により画素データ［２、１］、［２、
２］が選択される。画素データ［２、１］は極性制御信
号（図示しない）により正極性の画素電圧信号に変換さ
れて第１データライン（ＤＬ１）に供給され、画素デー
タ［２、２］は負極性の画素電圧信号に変換されて第２
データライン（ＤＬ２）に供給される。
の前半部であるＨ/２期間で第１及び第２選択制御信号
（θ１及び/またはθ２）により画素データ［２、
３］、［２、４］が選択される。画素データ［２、３］
は極性制御信号（図示しない）により正極性の画素電圧
信号に変換されて第３データライン（ＤＬ３）に供給さ
れ、画素データ［２、４］は負極性の画素電圧信号に変
換されて第４データライン（ＤＬ４）に供給される。続
いて、後半部であるＨ/２期間で選択制御信号（θ１及
び/またはθ２）により画素データ［２、１］、［２、
２］が選択される。画素データ［２、１］は極性制御信
号（図示しない）により正極性の画素電圧信号に変換さ
れて第１データライン（ＤＬ１）に供給され、画素デー
タ［２、２］は負極性の画素電圧信号に変換されて第２
データライン（ＤＬ２）に供給される。
【０１６４】このようにイーブン・フレームで本発明の
データ駆動装置はデータラインを時分割駆動してドット
・インバージョン方式に駆動するようになる。これと共
に、本発明のデータ駆動装置はイーブン・フレームでオ
ッド・フレームと画素電圧充電順序を変えて駆動するよ
うになる。これにより、時分割駆動による充電時間の差
によりオッド・フレームで発生された画素電圧の充電量
の差をイーブン・フレームで補償することができるよう
になる。この結果、データラインを時分割駆動の際に画
素電圧の充電量の差によるフリッカ現象を防止すること
ができるようになる。
データ駆動装置はデータラインを時分割駆動してドット
・インバージョン方式に駆動するようになる。これと共
に、本発明のデータ駆動装置はイーブン・フレームでオ
ッド・フレームと画素電圧充電順序を変えて駆動するよ
うになる。これにより、時分割駆動による充電時間の差
によりオッド・フレームで発生された画素電圧の充電量
の差をイーブン・フレームで補償することができるよう
になる。この結果、データラインを時分割駆動の際に画
素電圧の充電量の差によるフリッカ現象を防止すること
ができるようになる。
【０１６５】図１５ａ及び図１５ｂはデータラインを時
分割駆動する場合、画素電圧の充電順序をライン単位及
びフレーム単位に変えて駆動するための駆動波形を図示
したものである。特に、図１５ａはオッド・フレームで
図４及び図８に図示されたデータ駆動装置で第１乃至第
４データライン（ＤＬ１乃至ＤＬ４）を駆動するための
信号波形を図示して、図１５ｂはイーブン・フレームで
の信号波形を図示する。
分割駆動する場合、画素電圧の充電順序をライン単位及
びフレーム単位に変えて駆動するための駆動波形を図示
したものである。特に、図１５ａはオッド・フレームで
図４及び図８に図示されたデータ駆動装置で第１乃至第
４データライン（ＤＬ１乃至ＤＬ４）を駆動するための
信号波形を図示して、図１５ｂはイーブン・フレームで
の信号波形を図示する。
【０１６６】オッド・フレームに当たる図１５ａにおい
て、第１水平期間（Ｈ１）の中の前半部であるＨ/２期
間で選択制御信号（θ１及び/またはθ２）により画素
データ［１、１］、［１、２］が選択される。画素デー
タ［１、１］は極性制御信号（図示しない）により正極
性の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給され、画素データ［１、２］は負極性の画素
電圧信号に変換されて第２データライン（ＤＬ２）に供
給される。続いて、後半部であるＨ/２期間で選択制御
信号（θ１及び/またはθ２）により画素データ［１、
３］、［１、４］が選択される。画素データ［１、３］
は極性制御信号（図示しない）により正極性の画素電圧
信号に変換されて第３データライン（ＤＬ３）に供給さ
れて、画素データ［１、４］は負極性の画素電圧信号に
変換されて第４データライン（ＤＬ４）に供給される。
て、第１水平期間（Ｈ１）の中の前半部であるＨ/２期
間で選択制御信号（θ１及び/またはθ２）により画素
データ［１、１］、［１、２］が選択される。画素デー
タ［１、１］は極性制御信号（図示しない）により正極
性の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給され、画素データ［１、２］は負極性の画素
電圧信号に変換されて第２データライン（ＤＬ２）に供
給される。続いて、後半部であるＨ/２期間で選択制御
信号（θ１及び/またはθ２）により画素データ［１、
３］、［１、４］が選択される。画素データ［１、３］
は極性制御信号（図示しない）により正極性の画素電圧
信号に変換されて第３データライン（ＤＬ３）に供給さ
れて、画素データ［１、４］は負極性の画素電圧信号に
変換されて第４データライン（ＤＬ４）に供給される。
【０１６７】そして、第２水平期間（Ｈ１）の中の前半
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により第１水平期間（Ｈ１）とは異なるように画素
データ［２、３］、［２、４］が選択される。画素デー
タ［２、３］は極性制御信号（図示しない）により負極
性の画素電圧信号に変換されて第３データライン（ＤＬ
３）に供給され、画素データ［２、４］は正極性の画素
電圧信号に変換されて第４データライン（ＤＬ４）に供
給される。続いて、後半部であるＨ/２期間で選択制御
信号（θ１及び/またはθ２）によりオッド画素データ
［２、１］、［２、２］が選択される。画素データ
［２、１］は極性制御信号（図示しない）により負極性
の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給されて、画素データ［２、２］は正極性の画
素電圧信号に変換されて第２データライン（ＤＬ２）に
供給される。
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により第１水平期間（Ｈ１）とは異なるように画素
データ［２、３］、［２、４］が選択される。画素デー
タ［２、３］は極性制御信号（図示しない）により負極
性の画素電圧信号に変換されて第３データライン（ＤＬ
３）に供給され、画素データ［２、４］は正極性の画素
電圧信号に変換されて第４データライン（ＤＬ４）に供
給される。続いて、後半部であるＨ/２期間で選択制御
信号（θ１及び/またはθ２）によりオッド画素データ
［２、１］、［２、２］が選択される。画素データ
［２、１］は極性制御信号（図示しない）により負極性
の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給されて、画素データ［２、２］は正極性の画
素電圧信号に変換されて第２データライン（ＤＬ２）に
供給される。
【０１６８】このようにオッド・フレームで本発明のデ
ータ駆動装置はデータラインを時分割駆動すると共にド
ット・インバージョン方式に駆動するようになる。更に
ライン単位に画素電圧の充電順序を変えて駆動するよう
になる。
ータ駆動装置はデータラインを時分割駆動すると共にド
ット・インバージョン方式に駆動するようになる。更に
ライン単位に画素電圧の充電順序を変えて駆動するよう
になる。
【０１６９】イーブン・フレームに当たる図１５ｂにお
いて、第１水平期間（Ｈ１）の中の前半部であるＨ/２
期間で択制御信号（θ１及び/またはθ２）により画素
データ［１、３］と画素データ［１、４］が選択され
る。画素データ［１、３］は極性制御信号（図示しな
い）により負極性の画素電圧信号に変換されて第３デー
タライン（ＤＬ３）に供給され、画素データ［１、４］
は正極性の画素電圧信号に変換されて第４データライン
（ＤＬ４）に供給される。続いて、後半部であるＨ/２
期間で選択制御信号（θ１及び/またはθ２）によりオ
ッドデータ［１、１］、［１、２］が選択される。画素
データ［１、１］は極性制御信号（図示しない）により
負極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給され、画素データ［１、２］は正極性
の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。
いて、第１水平期間（Ｈ１）の中の前半部であるＨ/２
期間で択制御信号（θ１及び/またはθ２）により画素
データ［１、３］と画素データ［１、４］が選択され
る。画素データ［１、３］は極性制御信号（図示しな
い）により負極性の画素電圧信号に変換されて第３デー
タライン（ＤＬ３）に供給され、画素データ［１、４］
は正極性の画素電圧信号に変換されて第４データライン
（ＤＬ４）に供給される。続いて、後半部であるＨ/２
期間で選択制御信号（θ１及び/またはθ２）によりオ
ッドデータ［１、１］、［１、２］が選択される。画素
データ［１、１］は極性制御信号（図示しない）により
負極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給され、画素データ［１、２］は正極性
の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。
【０１７０】そして、第２水平期間（Ｈ１）の中の前半
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により前記第１水平期間（Ｈ１）とは異なるように
画素データ［２、１］、［２、２］が選択される。画素
データ［２、１］は極性制御信号（図示しない）により
正極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給され、画素データ［２、２］は負極性
の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。続いて、後半部であるＨ/２期間で
選択制御信号（θ１及び/またはθ２）によりオッド画
素データ［２、３］、［２、４］が選択される。画素デ
ータ［２、３］は極性制御信号（図示しない）により正
極性の画素電圧信号に変換されて第３データライン（Ｄ
Ｌ３）に供給され、画素データ［２、４］は負極性の画
素電圧信号に変換されて第４データライン（ＤＬ４）に
供給される。
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により前記第１水平期間（Ｈ１）とは異なるように
画素データ［２、１］、［２、２］が選択される。画素
データ［２、１］は極性制御信号（図示しない）により
正極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給され、画素データ［２、２］は負極性
の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。続いて、後半部であるＨ/２期間で
選択制御信号（θ１及び/またはθ２）によりオッド画
素データ［２、３］、［２、４］が選択される。画素デ
ータ［２、３］は極性制御信号（図示しない）により正
極性の画素電圧信号に変換されて第３データライン（Ｄ
Ｌ３）に供給され、画素データ［２、４］は負極性の画
素電圧信号に変換されて第４データライン（ＤＬ４）に
供給される。
【０１７１】このようにイーブン・フレームで本発明の
データ駆動装置はデータラインを時分割駆動してドット
・インバージョン方式に駆動するようになる。また、本
発明のデータ駆動装置はライン単位に画素電圧充電順序
を変えて駆動すると共にイーブン・フレームでオッド・
フレームと画素電圧の充電順序を変えて駆動するように
なる。これにより、時分割駆動による充電時間の差によ
り発生された画素電圧の充電量の差を補償することがで
きるようになる。これとは異なり、複数個のライン単
位、例えば２ラインの単位に画素電圧の充電順序を変え
ると共にフレーム単位に画素電圧の充電順序を変える場
合にも画素電圧の充電量の差を補償することができるよ
うになる。この結果、データラインを時分割駆動の際に
画素電圧の充電量の差によるフリッカ現象を防止するこ
とができるようになる。
データ駆動装置はデータラインを時分割駆動してドット
・インバージョン方式に駆動するようになる。また、本
発明のデータ駆動装置はライン単位に画素電圧充電順序
を変えて駆動すると共にイーブン・フレームでオッド・
フレームと画素電圧の充電順序を変えて駆動するように
なる。これにより、時分割駆動による充電時間の差によ
り発生された画素電圧の充電量の差を補償することがで
きるようになる。これとは異なり、複数個のライン単
位、例えば２ラインの単位に画素電圧の充電順序を変え
ると共にフレーム単位に画素電圧の充電順序を変える場
合にも画素電圧の充電量の差を補償することができるよ
うになる。この結果、データラインを時分割駆動の際に
画素電圧の充電量の差によるフリッカ現象を防止するこ
とができるようになる。
【０１７２】図１６ａ及び図１６ｂはコラム・インバー
ジョン方式に駆動されるデータラインを時分割駆動する
場合、画素電圧の充電順序をライン単位及びフレーム単
位に変えて駆動するための駆動波形を図示したものであ
る。特に、図１６ａはオッド・フレームで図４及び図８
に図示されたデータ駆動装置で第１乃至第４データライ
ン（ＤＬ１乃至ＤＬ４）を駆動するための信号波形を図
示して、図１６ｂはイーブン・フレームでの信号波形を
図示する。
ジョン方式に駆動されるデータラインを時分割駆動する
場合、画素電圧の充電順序をライン単位及びフレーム単
位に変えて駆動するための駆動波形を図示したものであ
る。特に、図１６ａはオッド・フレームで図４及び図８
に図示されたデータ駆動装置で第１乃至第４データライ
ン（ＤＬ１乃至ＤＬ４）を駆動するための信号波形を図
示して、図１６ｂはイーブン・フレームでの信号波形を
図示する。
【０１７３】オッド・フレームに当たる図１６ａにおい
て、第１水平期間（Ｈ１）の中の前半部であるＨ/２期
間で選択制御信号（θ１及び/またはθ２）により画素
データ［１、１］、［１、２］が選択される。画素デー
タ［１、１］は極性制御信号（図示しない）により正極
性の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給され、画素データ［１、２］は負極性の画素
電圧信号に変換されて第２データライン（ＤＬ２）に供
給される。続いて、後半部であるＨ/２期間で選択制御
信号（θ１及び/またはθ２）のそれぞれにより画素デ
ータ［１、３］と画素データ［１、４］が選択される。
画素データ［１、３］は極性制御信号（図示しない）に
より正極性の画素電圧信号に変換されて第３データライ
ン（ＤＬ３）に供給され、画素データ［１、４］は負極
性の画素電圧信号に変換されて第４データライン（ＤＬ
４）に供給される。
て、第１水平期間（Ｈ１）の中の前半部であるＨ/２期
間で選択制御信号（θ１及び/またはθ２）により画素
データ［１、１］、［１、２］が選択される。画素デー
タ［１、１］は極性制御信号（図示しない）により正極
性の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給され、画素データ［１、２］は負極性の画素
電圧信号に変換されて第２データライン（ＤＬ２）に供
給される。続いて、後半部であるＨ/２期間で選択制御
信号（θ１及び/またはθ２）のそれぞれにより画素デ
ータ［１、３］と画素データ［１、４］が選択される。
画素データ［１、３］は極性制御信号（図示しない）に
より正極性の画素電圧信号に変換されて第３データライ
ン（ＤＬ３）に供給され、画素データ［１、４］は負極
性の画素電圧信号に変換されて第４データライン（ＤＬ
４）に供給される。
【０１７４】そして、第２水平期間（Ｈ１）の中の前半
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により前記第１水平期間（Ｈ１）とは異なるように
画素データ［２、３］、［２、４］が選択される。画素
データ［２、３］は極性制御信号（図示しない）により
正極性の画素電圧信号に変換されて第３データライン
（ＤＬ３）に供給され、画素データ［２、４］は負極性
の画素電圧信号に変換されて第４データライン（ＤＬ
４）に供給される。続いて、後半部であるＨ/２期間で
選択制御信号（θ１及び/またはθ２）により画素デー
タ［２、１］、画素データ［２、２］が選択される。画
素データ［２、１］は極性制御信号（図示しない）によ
り正極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給され、画素データ［２、２］は負極性
の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により前記第１水平期間（Ｈ１）とは異なるように
画素データ［２、３］、［２、４］が選択される。画素
データ［２、３］は極性制御信号（図示しない）により
正極性の画素電圧信号に変換されて第３データライン
（ＤＬ３）に供給され、画素データ［２、４］は負極性
の画素電圧信号に変換されて第４データライン（ＤＬ
４）に供給される。続いて、後半部であるＨ/２期間で
選択制御信号（θ１及び/またはθ２）により画素デー
タ［２、１］、画素データ［２、２］が選択される。画
素データ［２、１］は極性制御信号（図示しない）によ
り正極性の画素電圧信号に変換されて第１データライン
（ＤＬ１）に供給され、画素データ［２、２］は負極性
の画素電圧信号に変換されて第２データライン（ＤＬ
２）に供給される。
【０１７５】このようにオッド・フレームで本発明のデ
ータ駆動装置はデータラインを時分割駆動すると共にコ
ラム・インバージョン方式に駆動するようになる。更に
ライン単位に画素電圧の充電順序を変えて駆動するよう
になる。
ータ駆動装置はデータラインを時分割駆動すると共にコ
ラム・インバージョン方式に駆動するようになる。更に
ライン単位に画素電圧の充電順序を変えて駆動するよう
になる。
【０１７６】イーブン・フレームに当たる図１６ｂにお
いて、第１水平期間（Ｈ１）の中の前半部であるＨ/２
期間で選択制御信号（θ１及び/またはθ２）により画
素データ［１、３］、［１、４］が選択される。画素デ
ータ［１、３］は極性制御信号（図示しない）により負
極性の画素電圧信号に変換されて第３データライン（Ｄ
Ｌ３）に供給され、画素データ［１、４］は正極性の画
素電圧信号に変換されて第４データライン（ＤＬ４）に
供給される。続いて、後半部であるＨ/２期間で選択制
御信号（θ１及び/またはθ２）により画素データ
［１、１］、［１、２］が選択される。画素データ
［１、１］は極性制御信号（図示しない）により負極性
の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給され、画素データ［１、２］は正極性の画素
電圧信号に変換されて第２データライン（ＤＬ２）に供
給される。
いて、第１水平期間（Ｈ１）の中の前半部であるＨ/２
期間で選択制御信号（θ１及び/またはθ２）により画
素データ［１、３］、［１、４］が選択される。画素デ
ータ［１、３］は極性制御信号（図示しない）により負
極性の画素電圧信号に変換されて第３データライン（Ｄ
Ｌ３）に供給され、画素データ［１、４］は正極性の画
素電圧信号に変換されて第４データライン（ＤＬ４）に
供給される。続いて、後半部であるＨ/２期間で選択制
御信号（θ１及び/またはθ２）により画素データ
［１、１］、［１、２］が選択される。画素データ
［１、１］は極性制御信号（図示しない）により負極性
の画素電圧信号に変換されて第１データライン（ＤＬ
１）に供給され、画素データ［１、２］は正極性の画素
電圧信号に変換されて第２データライン（ＤＬ２）に供
給される。
【０１７７】そして、第２水平期間（Ｈ１）の中の前半
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により画素データ［２、１］、［２、２］が選択さ
れる。画素データ［２、１］は極性制御信号（図示しな
い）により負極性の画素電圧信号に変換されて第１デー
タライン（ＤＬ１）に供給され、画素データ［２、２］
は正極性の画素電圧信号に変換されて第２データライン
（ＤＬ２）に供給される。続いて、後半部であるＨ/２
期間で選択制御信号（θ１及び/またはθ２）により画
素データ［２、３］、［２、４］が選択される。画素デ
ータ［２、３］は極性制御信号（図示しない）により負
極性の画素電圧信号に変換されて第３データライン（Ｄ
Ｌ３）に供給され、画素データ［２、４］は正極性の画
素電圧信号に変換されて第４データライン（ＤＬ４）に
供給される。
部であるＨ/２期間で選択制御信号（θ１及び/またはθ
２）により画素データ［２、１］、［２、２］が選択さ
れる。画素データ［２、１］は極性制御信号（図示しな
い）により負極性の画素電圧信号に変換されて第１デー
タライン（ＤＬ１）に供給され、画素データ［２、２］
は正極性の画素電圧信号に変換されて第２データライン
（ＤＬ２）に供給される。続いて、後半部であるＨ/２
期間で選択制御信号（θ１及び/またはθ２）により画
素データ［２、３］、［２、４］が選択される。画素デ
ータ［２、３］は極性制御信号（図示しない）により負
極性の画素電圧信号に変換されて第３データライン（Ｄ
Ｌ３）に供給され、画素データ［２、４］は正極性の画
素電圧信号に変換されて第４データライン（ＤＬ４）に
供給される。
【０１７８】このようにイーブン・フレームで本発明の
データ駆動装置はデータラインを時分割駆動してコラム
・インバージョン方式に駆動するようになる。また、本
発明のデータ駆動装置はライン単位に画素電圧充電順序
を変えて駆動すると共にイーブン・フレームでオッド・
フレームと画素電圧の充電順序を変えて駆動するように
なる。これにより、時分割駆動による充電時間の差によ
り発生された画素電圧の充電量の差を補償することがで
きるようになる。これとは異なり、複数個のライン単
位、例えば２ラインの単位に画素電圧の充電順序を変え
ると共にフレーム単位に画素電圧の充電順序を変える場
合にも画素電圧の充電量の差を補償することができるよ
うになる。この結果、データラインを時分割駆動の際に
画素電圧の充電量の差によるフリッカ現象を防止するこ
とができるようになる。
データ駆動装置はデータラインを時分割駆動してコラム
・インバージョン方式に駆動するようになる。また、本
発明のデータ駆動装置はライン単位に画素電圧充電順序
を変えて駆動すると共にイーブン・フレームでオッド・
フレームと画素電圧の充電順序を変えて駆動するように
なる。これにより、時分割駆動による充電時間の差によ
り発生された画素電圧の充電量の差を補償することがで
きるようになる。これとは異なり、複数個のライン単
位、例えば２ラインの単位に画素電圧の充電順序を変え
ると共にフレーム単位に画素電圧の充電順序を変える場
合にも画素電圧の充電量の差を補償することができるよ
うになる。この結果、データラインを時分割駆動の際に
画素電圧の充電量の差によるフリッカ現象を防止するこ
とができるようになる。
【０１７９】
【発明の効果】上述したところのように、本発明による
液晶表示装置のデータ駆動装置及び方法ではＤＡＣ部を
時分割駆動することでｎ＋１個のＤＡＣを利用して少な
くとも２ｎ個のデータラインを駆動することができるよ
うになる。これにより、本発明による液晶表示装置のデ
ータ駆動装置及び方法によると、データ・ドライバＩＣ
の数を従来対比の半分に減らすことができるようになる
ので製造単価を節減することができるようになる。
液晶表示装置のデータ駆動装置及び方法ではＤＡＣ部を
時分割駆動することでｎ＋１個のＤＡＣを利用して少な
くとも２ｎ個のデータラインを駆動することができるよ
うになる。これにより、本発明による液晶表示装置のデ
ータ駆動装置及び方法によると、データ・ドライバＩＣ
の数を従来対比の半分に減らすことができるようになる
ので製造単価を節減することができるようになる。
【０１８０】また、本発明による液晶表示装置のデータ
駆動装置及び方法では時分割駆動の際に画素電圧の充電
順序をライン単位、複数個のライン単位、フレーム単
位、ライン単位及びフレーム単位、または複数個のライ
ン単位及びフレーム単位に変えて駆動するようになる。
これにより時分割駆動による充電時間の差により発生さ
れる画素電圧の充電量の差を補償してフリッカ現象を防
止することができるようになる。
駆動装置及び方法では時分割駆動の際に画素電圧の充電
順序をライン単位、複数個のライン単位、フレーム単
位、ライン単位及びフレーム単位、または複数個のライ
ン単位及びフレーム単位に変えて駆動するようになる。
これにより時分割駆動による充電時間の差により発生さ
れる画素電圧の充電量の差を補償してフリッカ現象を防
止することができるようになる。
【０１８１】以上説明した内容を通して当業者であれば
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正が可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正が可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
【図１】 従来の液晶表示装置の構成を概略的に図示し
た図面である。
た図面である。
【図２】 図１に図示されたデータ・ドライバＩＣの詳
細の構成を図示したブロック図である。
細の構成を図示したブロック図である。
【図３ａ】 図２に図示されたデータ・ドライバＩＣの
奇数フレーム及び偶数フレームの駆動波形図である。
奇数フレーム及び偶数フレームの駆動波形図である。
【図３ｂ】 図２に図示されたデータ・ドライバＩＣの
奇数フレーム及び偶数フレームの駆動波形図である。
奇数フレーム及び偶数フレームの駆動波形図である。
【図４】 本発明の実施の形態によるデータ・ドライバ
ＩＣの構成を図示したブロック図である。
ＩＣの構成を図示したブロック図である。
【図５ａ】 図４に図示されたデータ・ドライバＩＣの
奇数フレーム及び偶数フレームの駆動波形図である。
奇数フレーム及び偶数フレームの駆動波形図である。
【図５ｂ】 図４に図示されたデータ・ドライバＩＣの
奇数フレーム及び偶数フレームの駆動波形図である。
奇数フレーム及び偶数フレームの駆動波形図である。
【図６】 極性制御信号がロー状態である場合に図４に
図示されたデータ・ドライバＩＣ内でのデータ流れ図で
ある。
図示されたデータ・ドライバＩＣ内でのデータ流れ図で
ある。
【図７】 極性制御信号がハイ状態である場合に図４に
図示されたデータ・ドライバＩＣ内でのデータ流れ図で
ある。
図示されたデータ・ドライバＩＣ内でのデータ流れ図で
ある。
【図８】 本発明の異なる実施の形態によるデータ・ド
ライバＩＣの構成を図示したブロック図である。
ライバＩＣの構成を図示したブロック図である。
【図９ａ】 図８に図示されたデータ・レジスタ部の駆
動波形図である。
動波形図である。
【図９ｂ】 図８に図示されたデータ・レジスタ部の駆
動波形図である。
動波形図である。
【図１０ａ】 図８に図示されたデータ・ドライバＩＣ
の奇数フレーム及び偶数フレームの駆動波形図である。
の奇数フレーム及び偶数フレームの駆動波形図である。
【図１０ｂ】 図８に図示されたデータ・ドライバＩＣ
の奇数フレーム及び偶数フレームの駆動波形図である。
の奇数フレーム及び偶数フレームの駆動波形図である。
【図１１】 極性制御信号がロー状態である場合に図８
に図示されたデータ・ドライバＩＣ内でのデータ流れ図
である。
に図示されたデータ・ドライバＩＣ内でのデータ流れ図
である。
【図１２】 極性制御信号がハイ状態である場合に図８
に図示されたデータ・ドライバＩＣ内でのデータ流れ図
である。
に図示されたデータ・ドライバＩＣ内でのデータ流れ図
である。
【図１３】 図４及び図８に図示されたデータ・ドライ
バＩＣが適用された液晶表示装置の構成を概略的に図示
した図面である。
バＩＣが適用された液晶表示装置の構成を概略的に図示
した図面である。
【図１４ａ】 ドット・インバージョン方式に駆動され
るデータラインを時分割する場合にフレーム単位に充電
順序を変えて駆動するための信号波形図である。
るデータラインを時分割する場合にフレーム単位に充電
順序を変えて駆動するための信号波形図である。
【図１４ｂ】 ドット・インバージョン方式に駆動され
るデータラインを時分割する場合にフレーム単位に充電
順序を変えて駆動するための信号波形図である。
るデータラインを時分割する場合にフレーム単位に充電
順序を変えて駆動するための信号波形図である。
【図１５ａ】 ドット・インバージョン方式に駆動され
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
【図１５ｂ】 ドット・インバージョン方式に駆動され
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
【図１６ａ】 コラム・インバージョン方式に駆動され
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
【図１６ｂ】 コラム・インバージョン方式に駆動され
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
２、７２：液晶パネル、４、７４：データ・ドライバＩ
Ｃ、６、７６：データＴＣＰ、８、７８：ゲート・ドラ
イバＩＣ、１０、８０：ゲートＴＣＰ、１２、４２、１
０２：シフト・レジスタ・アレイ、１３、４８、１０
８：第１ラッチ、１４、４４、１０４：シフト・レジス
タ、１５、５４、１１４：第１マルチプレクサ・アレ
イ、１７、５６、１１６：第１マルチプレクサ、１６、
４６、１０６：第１ラッチ・アレイ、１８、５０、１１
０：第２ラッチ・アレイ、１９、５２、１１２：第２ラ
ッチ、２０、６２、１２２：ＤＡＣアレイ、２２、６
４、１２６：ＮＤＡＣ、２４、６６、１２４：ＰＤＡ
Ｃ、２６、６８、１２８：バッファ・アレイ、２８、７
０、１３０：バッファ、３０、５８、１４０：第２マル
チプレクサ・アレイ、３２、６０、１４２：第２マルチ
プレクサ、３４、８８、１４８：データ・レジスタ、３
６、９０、１５０：ガンマ電圧部、８０：第３マルチプ
レクサ・アレイ、８２：第３マルチプレクサ、８４、１
４４：ディマルチプレクサ・アレイ、８６、１４６：デ
ィマルチプレクサ。
Ｃ、６、７６：データＴＣＰ、８、７８：ゲート・ドラ
イバＩＣ、１０、８０：ゲートＴＣＰ、１２、４２、１
０２：シフト・レジスタ・アレイ、１３、４８、１０
８：第１ラッチ、１４、４４、１０４：シフト・レジス
タ、１５、５４、１１４：第１マルチプレクサ・アレ
イ、１７、５６、１１６：第１マルチプレクサ、１６、
４６、１０６：第１ラッチ・アレイ、１８、５０、１１
０：第２ラッチ・アレイ、１９、５２、１１２：第２ラ
ッチ、２０、６２、１２２：ＤＡＣアレイ、２２、６
４、１２６：ＮＤＡＣ、２４、６６、１２４：ＰＤＡ
Ｃ、２６、６８、１２８：バッファ・アレイ、２８、７
０、１３０：バッファ、３０、５８、１４０：第２マル
チプレクサ・アレイ、３２、６０、１４２：第２マルチ
プレクサ、３４、８８、１４８：データ・レジスタ、３
６、９０、１５０：ガンマ電圧部、８０：第３マルチプ
レクサ・アレイ、８２：第３マルチプレクサ、８４、１
４４：ディマルチプレクサ・アレイ、８６、１４６：デ
ィマルチプレクサ。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｇ
６２３Ｈ
６２３Ｌ
６２３Ｗ
６２３Ｘ
Ｆターム(参考） 2H093 NA16 NA33 NA41 NB07 NB11
NC02 NC13 NC16 NC22 NC24
NC26 NC34 ND10 ND49 ND54
ND60
5C006 AA16 AA22 AC11 AC27 AC28
AF22 AF42 AF43 AF44 AF46
AF51 AF72 AF82 BB16 BC12
BF07 BF11 BF24 BF26 BF42
EB05 FA18 FA23 FA26 FA43
FA52 FA56
5C080 AA10 BB05 CC03 DD06 DD22
DD25 DD28 EE29 EE30 FF11
JJ02 JJ03 JJ04 JJ06
Claims (49)
- 【請求項１】 入力された画素データを時分割して供給
するための第１マルチプレクサ・アレイと；時分割され
た画素データを画素電圧信号に変換するためのディジタ
ルーアナログ変換アレイと；データラインを時分割して
前記画素電圧信号を供給するためのディマルチプレクサ
・アレイとを具備することを特徴とする液晶表示装置の
データ駆動装置。 - 【請求項２】 サンプリング信号を順次発生するための
シフト・レジスタ・アレイと；前記サンプリング信号に
応答して前記画素データを所定の単位ずつ順次ラッチし
て前記マルチプレクサ・アレイへ同時に出力するための
ラッチ・アレイと； 前記画素電圧信号をバッファリン
グしてディマルチプレクサ・アレイへ供給するためのバ
ッファ・アレイとを更に具備することを特徴とする請求
項１記載の液晶表示装置のデータ駆動装置。 - 【請求項３】 前記第１マルチプレクサ・アレイは少な
くともｎ（ｎは正数）個のマルチプレクサを具備して多
数個の入力画素データを少なくともｎ個ずつ時分割して
供給して、前記ディジタルーアナログ変換アレイは前記
ｎ個ずつ時分割された画素データを画素電圧信号に変換
して、前記ディマルチプレクサ・アレイは少なくともｎ
個のディマルチプレクサを具備して多数個のデータライ
ンを少なくともｎ個ずつ時分割して前記画素電圧信号を
供給することを特徴とする請求項１記載の液晶表示装置
のデータ駆動装置。 - 【請求項４】 前記ディジタルーアナログ変換アレイは
前記少なくともｎ個ずつ時分割された画素データを画素
電圧信号に変換するための少なくともｎ＋１個の正極性
及び負極性のディジタルーアナログ変換機を具備して、
前記正極性のディジタルーアナログ変換機と負極性のデ
ィジタルーアナログ変換機は交互に配置されたことを特
徴とする請求項３記載の液晶表示装置のデータ駆動装
置。 - 【請求項５】 入力極性制御信号に応答して前記少なく
ともｎ個ずつ時分割された画素データの進行経路を決定
して前記少なくともｎ＋１個の正極性及び負極性のディ
ジタルーアナログ変換器の中の少なくともｎ個の正極性
及び負極性のディジタルーアナログ変換器に入力される
ようにする第２マルチプレクサ・アレイと；前記極性制
御信号に応答して前記少なくともｎ個ずつの画素電圧信
号の進行経路を決定して前記ディマルチプレクサ・アレ
イに入力されるようにする第３マルチプレクサ・アレイ
とを更に具備することを特徴とする請求項４記載の液晶
表示装置のデータ駆動装置。 - 【請求項６】 前記第２マルチプレクサ・アレイは少な
くとも２個の前記第１マルチプレクサの出力の中のいず
れか一つを選択するための少なくともｎ−１個の第２マ
ルチプレクサを具備して、前記第３マルチプレクサ・ア
レイは少なくとも２個の前記ディジタルーアナログ変換
器の出力の中のいずれか一つを選択するための少なくと
もｎ個の第３マルチプレクサを具備して、前記第１マル
チプレクサのそれぞれの出力は前記少なくとも２個の第
２マルチプレクサ共に入力され、前記ディジタルーアナ
ログ変換器のそれぞれの出力は前記少なくとも２個の第
３マルチプレクサに共に入力されることを特徴とする請
求項５記載の液晶表示装置のデータ駆動装置。 - 【請求項７】 前記少なくともｎ個の第１マルチプレク
サの中の奇数番目のマルチプレクサは入力第１選択制御
信号に応答して奇数番目の画素データを、偶数番目のマ
ルチプレクサは入力第２選択制御信号に応答して偶数番
画素データを時分割して出力することを特徴とする請求
項３記載の液晶表示装置のデータ駆動装置。 - 【請求項８】 前記少なくともｎ個のディマルチプレク
サの中の奇数番目のディマルチプレクサは前記第１選択
制御信号に応答して奇数番目のデータラインを、偶数番
目のディマルチプレクサは前記第２選択制御信号に応答
して偶数番目のデータラインを時分割駆動することを特
徴とする請求項７記載の液晶表示装置のデータ駆動装
置。 - 【請求項９】 前記第１及び第２選択制御信号は相互に
相反する論理状態を有してその論理状態は少なくとも１
/２水平期間毎に反転されることを特徴とする請求項８
記載の液晶表示装置のデータ駆動装置。 - 【請求項１０】 前記極性制御信号は少なくとも一水平
期間毎に論理状態が反転されることを特徴とする請求項
５記載の液晶表示装置のデータ駆動装置。 - 【請求項１１】 前記第１マルチプレクサ・アレイと前
記ディマルチプレクサ・アレイは前記第１及び第２選択
制御信号に応答して時分割された画素データと画素電圧
信号の供給順序を特定の単位毎に交互に変えることを特
徴とする請求項７記載の液晶表示装置のデータ駆動装
置。 - 【請求項１２】 第１マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくともフレーム単位に変えることを特
徴とする請求項１１記載の液晶表示装置のデータ駆動装
置。 - 【請求項１３】 第１マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位に変える
ことを特徴とする請求項１１記載の液晶表示装置のデー
タ駆動装置。 - 【請求項１４】 第１マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第１及び第２選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位及びフレ
ーム単位に変えることを特徴とする請求項１１記載の液
晶表示装置のデータ駆動装置。 - 【請求項１５】 入力画素データを再整列して前記第１
マルチプレクサ・アレイに出力するデータ・レジスタ部
と；前記極性制御信号に応答して前記ディジタルーアナ
ログ変換アレイで出力される少なくともｎ個の画素電圧
信号の進行経路を決定して前記ディマルチプレクサ・ア
レイに入力されるようにする第２マルチプレクサ・アレ
イとを更に具備することを特徴とする請求項４記載の液
晶表示装置のデータ駆動装置。 - 【請求項１６】 前記データ・レジスタ部は前記入力画
素データをそれらの中の４ｋ−３（ｋは偶の正数）番目
の画素データと４ｋ−２番目の画素データを相互交換し
て再整列することを特徴とする請求項１５記載の液晶表
示装置のデータ駆動装置。 - 【請求項１７】 前記データ・レジスタ部は第１水平期
間では前記再整列された画素データを前記第１マルチプ
レクサ・アレイに出力して、第２水平期間では前記再整
列された画素データを２チャンネルずつ遅延させて前記
第１マルチプレクサ・アレイに出力して、前記第１及び
第２水平期間が交互になるようにすることを特徴とする
請求項１５記載の液晶表示装置のデータ駆動装置。 - 【請求項１８】 前記第２マルチプレクサ・アレイは少
なくとも２個の前記正極性及び負極性のディジタルーア
ナログ変換機の出力の中のいずれか一つを選択するため
の少なくともｎ個の第２マルチプレクサを具備して、前
記正極性及び負極性のディジタルーアナログ変換機のそ
れぞれの出力は前記少なくとも２個の第２マルチプレク
サに共に入力されることを特徴とする請求項１７記載の
液晶表示装置のデータ駆動装置。 - 【請求項１９】 前記少なくともｎ個のマルチプレクサ
の中の奇数番目のディマルチプレクサは入力の選択制御
信号に応答して奇数番目の画素データを、偶数番目のマ
ルチプレクサは偶数番目の画素データを時分割して出力
することを特徴とする請求項１７記載の液晶表示装置の
データ駆動装置。 - 【請求項２０】 前記少なくともｎ個のディマルチプレ
クサの中の奇数番目のディマルチプレクサは前記選択制
御信号に応答して奇数番目のデータラインを、偶数番目
のディマルチプレクサは偶数番目のデータラインを時分
割駆動することを特徴とする請求項１９記載の液晶表示
装置のデータ駆動装置。 - 【請求項２１】 前記選択制御信号は少なくとも１/２
水平期間毎にその論理状態が反転されることを特徴とす
る請求項２０記載の液晶表示装置のデータ駆動装置。 - 【請求項２２】 前記極性制御信号は１水平期間毎に論
理状態が反転されることを特徴とする請求項１５記載の
液晶表示装置のデータ駆動装置。 - 【請求項２３】 前記第１マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと画素電圧信号の
供給順序を特定の単位毎に交互に変えることを特徴とす
る請求項１９記載の液晶表示装置のデータ駆動装置。 - 【請求項２４】 前記第１マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと画素電圧信号の
供給順序を少なくともフレーム単位に変えることを特徴
とする請求項２３記載の液晶表示装置のデータ駆動装
置。 - 【請求項２５】 前記第１マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと前記画素電圧信
号の供給順序を少なくとも一つ以上のライン単位に変え
ることを特徴とする請求項２３記載の液晶表示装置のデ
ータ駆動装置。 - 【請求項２６】 前記第１マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと前記画素電圧信
号の供給順序を少なくとも一つ以上のライン単位及びフ
レーム単位に変えることを特徴とする請求項２３記載の
液晶表示装置のデータ駆動装置。 - 【請求項２７】 前記ディジタルーアナログ変換アレイ
は入力極性制御信号に応答して隣接した画素データを相
互に相反する極性の画素電圧信号に変換することを特徴
とする請求項１記載の液晶表示装置のデータ駆動装置。 - 【請求項２８】 入力された画素データを時分割して供
給する段階と；前記画素データを画素電圧信号に変換す
る段階と；データラインを時分割駆動して前記画素電圧
信号を供給する段階を含むことを特徴とする液晶表示装
置のデータ駆動方法。 - 【請求項２９】 サンプリング信号を順次発生する段階
と；前記画素データの時分割する段階の以前に前記サン
プリング信号に応答して前記画素データを所定単位ずつ
順次ラッチして同時に供給する段階と；前記データライ
ンを時分割する段階の以前に前記画素電圧信号をバッフ
ァリングする段階を更に含むことを特徴とする請求項２
８記載の液晶表示装置のデータ駆動方法。 - 【請求項３０】 前記画素電圧信号に変換する段階は前
記画素データのそれぞれが隣接した画素データと相互に
異なる極性を有する画素電圧信号に変換されるようにす
る段階であることを特徴とする請求項２８記載の液晶表
示装置のデータ駆動方法。 - 【請求項３１】 前記画素電圧信号に変換する段階の以
前に入力制御信号に応答して時分割された画素データを
交互に配置された正極性及び負極性のディジタルーアナ
ログ変換器に入力されるようにする入力経路を決定する
段階と、前記画素電圧信号に変換する段階以後に前記極
性制御信号に応答して前記画素電圧信号の出力経路を決
定して前記画素電圧信号の極性が決定されるようにする
段階を更に含むことを特徴とする請求項２８記載の液晶
表示装置のデータ駆動方法。 - 【請求項３２】 前記極性制御信号は少なくとも一水平
期間毎に論理状態が反転されることを特徴とする請求項
３１記載の液晶表示装置のデータ駆動方法。 - 【請求項３３】 前記画素データを時分割する段階は前
記画素データを少なくともｎ個のマルチプレクサの中の
奇数番目のマルチプレクサが入力第１選択制御信号に応
答して奇数番目の画素データを、偶数番目のマルチプレ
クサが入力第２選択制御信号に応答して偶数番目の画素
データを時分割する段階であることを特徴とする請求項
２８記載の液晶表示装置のデータ駆動方法。 - 【請求項３４】 前記データラインを時分割駆動する段
階は前記少なくともｎ個のディマルチプレクサの中の奇
数番目のディマルチプレクサが前記第１選択制御信号に
応答して奇数番目のデータラインを、偶数番目のディマ
ルチプレクサが前記第２選択制御信号に応答して偶数番
目のデータラインを時分割駆動することを特徴とする請
求項３３記載の液晶表示装置のデータ駆動方法。 - 【請求項３５】 前記第１及び第２選択制御信号は相互
に相反する論理状態を有し、その論理状態は少なくとも
１/２水平期間毎に反転されることを特徴とする請求項
３４記載の液晶表示装置のデータ駆動方法。 - 【請求項３６】 前記画素データを時分割する段階で前
記時分割された画素データの供給順序を特定の単位毎に
交互に変えて、前記データラインを時分割駆動する段階
で前記画素電圧信号の供給順序を前記特定の単位毎に交
互に変えることを特徴とする請求項３３記載の液晶表示
装置のデータ駆動方法。 - 【請求項３７】 前記時分割された画素データと画素電
圧信号の供給順序を前記第１及び第２選択制御信号に応
答して少なくともフレーム単位に変えることを特徴とす
る請求項３６記載の液晶表示装置のデータ駆動方法。 - 【請求項３８】 前記時分割された画素データと前記画
素電圧信号の供給順序を前記第１及び第２選択制御信号
に応答して少なくとも一つ以上のライン単位に変えるこ
とを特徴とする請求項３６記載の液晶表示装置のデータ
駆動方法。 - 【請求項３９】 前記時分割された画素データと前記画
素電圧信号の供給順序を前記第１及び第２選択制御信号
に応答して少なくとも一つ以上のライン単位及びフレー
ム単位に変えることを特徴とする請求項３６記載の液晶
表示装置のデータ駆動方法。 - 【請求項４０】 前記画素データを時分割する段階の以
前に前記入力画素データを再整列する段階と；前記画素
電圧信号に変換する段階以後に入力極性制御信号に応答
して前記画素電圧信号の出力経路を決定して前記画素電
圧信号の極性が決定されるようにする段階を更に含むこ
とを特徴とする請求項２８記載の液晶表示装置のデータ
駆動方法。 - 【請求項４１】 前記データを再整列する段階は前記入
力画素データをそれらの中の４ｋ−３（ｋは偶の正数）
番目の画素データと４ｋ−２番目の画素データを相互に
交換して再整列することを特徴とする請求項４０記載の
液晶表示装置のデータ駆動方法。 - 【請求項４２】 第１水平期間では前記再整列された画
素データを出力して、第２水平期間では前記再整列され
た画素データを２チャンネルずつ遅延させ出力して、前
記第１及び第２水平期間が交互になるようにすることを
特徴とする請求項４１記載の液晶表示装置のデータ駆動
方法。 - 【請求項４３】 前記画素データを時分割する段階は入
力選択制御信号に応答して前記画素データを少なくとも
ｎ個のマルチプレクサの中の奇数番目のディマルチプレ
クサが奇数番目の画素データを、偶数番目のマルチプレ
クサが偶数番目の画素データを時分割して出力すること
を特徴とする請求項４０記載の液晶表示装置のデータ駆
動方法。 - 【請求項４４】 前記データラインを時分割駆動する段
階は前記選択制御信号に応答して少なくともｎ個のディ
マルチプレクサの中の奇数番目のディマルチプレクサが
奇数番目のデータラインを、偶数番目のディマルチプレ
クサが偶数番目のデータラインを時分割駆動することを
特徴とする請求項４３記載の液晶表示装置のデータ駆動
方法。 - 【請求項４５】 前記選択制御信号はその論理状態が少
なくとも１/２水平期間毎に反転されることを特徴とす
る請求項４４記載の液晶表示装置のデータ駆動方法。 - 【請求項４６】 前記極性制御信号は１水平期間毎に論
理状態が反転されることを特徴とする請求項１５記載の
液晶表示装置のデータ駆動方法。 - 【請求項４７】 前記画素データを時分割する段階で時
分割された画素データの供給順序を前記選択制御信号に
応答して特定の単位毎に交互に変えて、前記データライ
ンを時分割駆動する段階で前記画素電圧信号の供給順序
を前記選択制御信号に応答して特定の単位毎に交互に変
えることを特徴とする請求項４４記載の液晶表示装置の
データ駆動方法。 - 【請求項４８】 前記時分割された画素データと画素電
圧信号の供給順序を前記選択制御信号に応答して少なく
とも一つ以上のライン単位に変えることを特徴とする請
求項４６記載の液晶表示装置のデータ駆動方法。 - 【請求項４９】 前記時分割された画素データと前記画
素電圧信号の供給順序を前記選択制御信号に応答して少
なくとも一つ以上のライン単位及びフレーム単位に変え
ることを特徴とする請求項４６記載の液晶表示装置のデ
ータ駆動方法。
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|---|---|---|---|
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| KR20010069945 | 2001-11-10 | ||
| KR1020020041769A KR100894077B1 (ko) | 2001-11-10 | 2002-07-16 | 액정표시장치의 데이터 구동 장치 |
| KR2002-041769 | 2002-07-16 |
Publications (2)
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|---|---|
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| JP4420174B2 JP4420174B2 (ja) | 2010-02-24 |
Family
ID=36144738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002325520A Expired - Lifetime JP4420174B2 (ja) | 2001-11-10 | 2002-11-08 | 液晶表示装置のデータ駆動装置及び方法 |
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|---|---|
| US (2) | US7006072B2 (ja) |
| JP (1) | JP4420174B2 (ja) |
| CN (1) | CN100361185C (ja) |
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