JP4420174B2 - 液晶表示装置のデータ駆動装置及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関するもので、特にデータラインを時分割駆動でデータ・ドライバ集積回路を節減しながらも画像の表示品質を向上させることができる液晶表示装置のデータ駆動装置及び方法に関するものである。
【０００２】
【従来の技術】
通常の液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示するようになる。このために、液晶表示装置は液晶セルなどがマトリックス形態に配列された液晶パネルとこの液晶パネルを駆動するための駆動回路とを具備する。
【０００３】
実際に、液晶表示装置は図１に図示されたようにデータＴＣＰ（Tape Carrier Pakage）（６）を通して液晶パネル（２）と接続されたデータ・ドライバＩＣ（Integrated Circuit）など（４）と、ゲートＴＣＰ（１０）を通して液晶パネル（２）と接続されたゲート・ドライバＩＣなど（８）とを具備する。
【０００４】
液晶パネル（２）はゲートラインなどとデータラインの交差部毎に形成された薄膜トランジスタと、薄膜トランジスタに接続された液晶セルとを具備する。薄膜トランジスタのゲート電極は水平ライン単位のゲートラインなどの中のいずれか一つと接続されて、ソース電極は垂直ライン単位のデータラインのいずれか一つと接続される。このような薄膜トランジスタはゲートラインからのスキャン信号に応答してデータラインからの画素電圧信号を液晶セルに供給する。液晶セルは薄膜トランジスタのドレーン電極と接続された画素電極と、その画素電極と液晶を間に置いて対面する共通電極とを具備する。このような液晶セルは画素電極に供給される画素電圧信号に応答して液晶を駆動することで光透過率を調節することができるようになる。
【０００５】
ゲート・ドライバＩＣ（８）のそれぞれはゲートＴＣＰ（１０）のそれぞれに実装される。ゲートＴＣＰ（１０）に実装されたゲート・ドライバＩＣ（８）はゲートＴＣＰ（１０）を通じて液晶パネル（２）のゲートパッドと電気的に接続される。このようなゲート・ドライバＩＣ（８）は液晶パネル（２）のゲートラインなどを１水平期間（１Ｈ）単位に順次駆動するようになる。
【０００６】
データ・ドライバＩＣ（４）のそれぞれはデータＴＣＰ（６）のそれぞれに実装される。データＴＣＰ（６）に実装されたデータ・ドライバＩＣ（４）はデータＴＣＰ（６）を通じて液晶パネル（２）のデータパッドなどと電気的に接続される。このようなデータ・ドライバＩＣ（４）はディジタル画素データをアナログ画素電圧信号に変換して１水平期間（１Ｈ）単位に液晶パネル（２）のデータラインに供給する。
【０００７】
このために、データ・ドライバＩＣ（４）のそれぞれは図２に図示されたようにサンプリング信号を順次供給するシフト・レジスタ・アレイ（１２）と、サンプリング信号に応答して画素データをラッチして出力する第１及び第２ラッチ・アレイ（１６、１８）と、第１及び第２ラッチ・アレイ（１６、１８）の間に配置された第１マルチプレクサ（Multiplexer；以下、ＭＵＸという）・アレイ（１５）と、第２ラッチ・アレイ（１８）からの画素データを画素電圧信号に変換するディジタルーアナログ変換（以下、ＤＡＣという）・アレイ（２０）と、ＤＡＣ（２０）からの画素電圧信号を緩衝して出力するバッファ・アレイ（２６）と、バッファ・アレイ（２６）の出力の進行経路を選択する第２ＭＵＸアレイ（３０）とを具備する。
【０００８】
また、データ・ドライバＩＣ（４）はタイミング制御部（図示しない）から供給される画素データ（Ｒ、Ｇ、Ｂ）を中継するデータ・レジスタ（３４）と、ＤＡＣアレイ（２０）で必要とする正極性及び負極性のガンマ電圧などを供給するガンマ電圧部（３６）とを更に具備する。
【０００９】
このような構成を有するデータ・ドライバＩＣ（４）のそれぞれはｎ個ずつのデータラインを駆動するためのｎチャンネル（例えば、３８４または４８０チャンネル）のデータ出力を有する。図２はこのようなデータ・ドライバＩＣ（４）のｎチャンネルの中の６チャンネル（ＤＬ１乃至ＤＬ６）部分だけを図示する。
【００１０】
データ・レジスタ（３４）はタイミング制御部からの画素データを中継して第１ラッチ・アレイ（１６）に供給する。特にタイミング制御部は転送周波数の減少のために画素データを偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）に分離してそれぞれの転送ラインを通してデータ・レジスタ（３４）に供給するようになる。
【００１１】
データ・レジスタ（３４）は入力された偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）をそれぞれの転送ラインを通して第１ラッチ・アレイ（１６）に出力する。ここで、偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）のそれぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。
【００１２】
ガンマ電圧部（３６）はガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００１３】
シフト・レジスタ・アレイ（１２）はサンプリング信号を順次発生して第１ラッチ・アレイ（１６）に供給するもので、このためにｎ/６個のシフト・レジスタ（１４）を具備する。図２に図示された１番目の段のシフト・レジスタ（１４）はタイミング制御部から入力されるソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）によりシフトさせサンプリング信号を出力すると同時に次の段のシフト・レジスタ（１４）にキャリ信号（ＣＡＲ）を供給する。ソース・スタート・パルス（ＳＳＰ）は図３ａ及び図３ｂに図示されたように１水平期間（１Ｈ）単位に供給されてソース・サンプリング・クロック信号（ＳＳＣ）毎にシフトされてサンプリング信号を出力される。
【００１４】
第１ラッチ・アレイ（１６）はシフト・レジスタ・アレイ（１２）からのサンプリング信号に応答してデータ・レジスタ（３４）からの画素データ（ＲＧＢeven、ＲＧＢodd）を一定の単位ずつサンプリングしてラッチする。第１ラッチ・アレイ（１６）はｎ個の画素データ（Ｒ、Ｇ、Ｂ）をラッチするためにｎ個の第１ラッチ（１３）で構成されて、その第１ラッチ（１３）のそれぞれは画素データ（Ｒ、Ｇ、Ｂ）のビット数（３ビットまたは６ビット）に対応する大きさを有する。このような第１ラッチ・アレイ（１６）はサンプリング信号毎に偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）、即ち６個ずつの画素データをサンプリングしてラッチした後、同時に出力する。
【００１５】
第１ＭＵＸアレイ（１５）はタイミング制御からの極性制御信号（ＰＯＬ）に応答して第１ラッチ・アレイ（１６）から供給される画素データ（Ｒ、Ｇ、Ｂ）の進行経路を決定するようになる。このために第１ＭＵＸアレイ（１５）はｎ−１個の第１ＭＵＸなど（１７）を具備する。
【００１６】
第１ＭＵＸ（１７）のそれぞれは隣接した二つの第１ラッチ（１３）の出力を入力して極性制御信号（ＰＯＬ）により選択的に出力するようになる。ここで、１番目と最後の第１ラッチ（１３）を除いた残りの第１ラッチ（１３）のそれぞれの出力は隣接した二つの第１ＭＵＸ（１７）に共に入力される。１番目と最後の第１ラッチ（１３）の出力は第２ラッチ・アレイ（１８）と第１ＭＵＸ（１７）に共に入力される。
【００１７】
このような構成を有する第１ＭＵＸアレイ（１５）は極性制御信号（ＰＯＬ）により第１ラッチ（１３）のそれぞれからの画素データ（Ｒ、Ｇ、Ｂ）がそのまま第２ラッチ部（１８）に進行されるように制御するか、一段ずつ右の方にシフトされて第２ラッチ・アレイ（１８）へ進行されるように制御する。
【００１８】
極性制御信号（ＰＯＬ）は図３ａ及び図３ｂに図示されたように１水平期間（１Ｈ）毎にその極性が反転される。結果的に第１ＭＵＸアレイ（１５）は第１ラッチ・アレイ（１６）からの画素データ（Ｒ、Ｇ、Ｂ）のそれぞれが極性制御信号（ＰＯＬ）に応答して第２ラッチ・アレイ（１８）を経由してＤＡＣアレイ（２０）のＰ（Positive）ＤＡＣ（２２）またはＮ（Negative）ＤＡＣ（２４）へ出力されるようにすることで画素データ（Ｒ、Ｇ、Ｂ）の極性を制御するようになる。
【００１９】
第２ラッチ・アレイ（１８）は第１ラッチ・アレイ（１６）から第１ＭＵＸアレイ（１５）を経由して入力される画素データ（Ｒ、Ｇ、Ｂ）をタイミング制御部からのソース出力イネーブル信号（ＳＯＥ）に応答して同時にラッチした後、出力する。特に第２ラッチ・アレイ（１８）は第１ラッチ・アレイ（１６）からの画素データ（Ｒ、Ｇ、Ｂ）がライト・シフトされて入力される場合を考慮してｎ＋１個の第２ラッチ（１９）を具備する。
【００２０】
ソース出力イネーブル信号（ＳＯＥ）は図３ａ及び図３ｂに図示されたように１水平期間（１Ｈ）単位に発生する。第２ラッチ・アレイ（１８）はソース出力イネーブル信号（ＳＯＥ）のライジング・エッジで入力される画素データ（Ｒ、Ｇ、Ｂ）を同時にラッチしてポーリング・エッジで同時に出力する。
【００２１】
ＤＡＣアレイ（２０）は第２ラッチ・アレイ（１８）からの画素データ（Ｒ、Ｇ、Ｂ）をガンマ電圧部（３６）からの正極性及び負極性ガンマ電圧（ＧＨ、ＧＬ）を利用して画素電圧信号に変換して出力するようになる。このために、ＤＡＣアレイ（２０）はｎ＋１個のＰＤＡＣ（２２）及びＮＤＡＣ（２４）を具備して、ドット・インバージョン駆動のためにＰＤＡＣ（２２）及びＮＤＡＣ（２４）が交互に配置される。
【００２２】
ＰＤＡＣ（２２）は第２ラッチ・アレイ（１８）からの画素データ（Ｒ、Ｇ、Ｂ）を正極性ガンマ電圧など（ＧＨ）を利用して正極性の画素電圧信号に変換する。ＮＤＡＣ（２４）は第２ラッチ・アレイ（１８）からの画素データ（Ｒ、Ｇ、Ｂ）を負極性ガンマ電圧など（ＧＬ）を利用して負極性の画素電圧信号に変換する。
【００２３】
バッファ・アレイ（２６）に含まれるｎ＋１個のバッファなど（２８）のそれぞれはＤＡＣアレイ（２０）のＰＤＡＣ（２２）及びＮＤＡＣ（２４）のそれぞれから出力される画素電圧信号を信号緩衝して出力する。
【００２４】
第２ＭＵＸアレイ（３０）は極性制御部（３８）からの極性制御信号（ＰＯＬ）に応答してバッファ・アレイ（２６）から供給される画素電圧信号の進行経路を決定するようになる。このために、第２ＭＵＸアレイ（３０）はｎ個の第２マルチプレクサ（３２）を具備する。
【００２５】
第２ＭＵＸなど（３２）のそれぞれは極性制御信号（ＰＯＬ）に応答して隣接した２個のバッファ（２８）の中のいずれか一つの出力を選択してデータライン（ＤＬ）に出力する。ここで、１番目と最後のバッファ（２８）を除いた残りのバッファ（２８）の出力は隣接した２個の第２ＭＵＸ（３２）に共に入力される。
【００２６】
このような構成を有する第２ＭＵＸアレイ（３０）は極性制御信号（ＰＯＬ）に応答して最後のバッファ（２８）を除いたバッファ（２８）のそれぞれからの画素電圧信号がそのままデータライン（ＤＬ１乃至ＤＬ６）と一対一対応して出力されるようにする。また、第２ＭＵＸアレイ（３０）は極性制御信号（ＰＯＬ）に応答して１番目のバッファ（２８）を除いた残りのバッファ（２８）のそれぞれからの画素電圧信号が１行目ずつ左側にシフトされてデータライン（ＤＬ１乃至ＤＬ６）と一対一対応して出力されるようにする。
【００２７】
極性制御信号（ＰＯＬ）は第１ＭＵＸアレイ（１５）に供給されると共に図３ａ及び図３ｂに図示されたように１水平期間（１Ｈ）毎にその極性が反転される。このように第２ＭＵＸアレイ（３０）は第１ＭＵＸアレイ（１５）と共に極性制御信号（ＰＯＬ）に応答してデータライン（ＤＬ１乃至ＤＬ６）に供給される画素電圧信号の極性を決定するようになる。
【００２８】
この結果、第２ＭＵＸアレイ（３０）を通してデータライン（ＤＬ１乃至ＤＬ６）のそれぞれに供給される画素電圧信号は隣接した画素電圧信号と相反した極性を有する。換言すると、図３ａ及び図３ｂに図示されたようにＤＬ１、ＤＬ３、ＤＬ５のような奇数データライン（ＤＬodd）に出力される画素電圧信号とＤＬ２、ＤＬ４、ＤＬ６のような偶数データライン（ＤＬeven）に出力される画素電圧信号は相互に相反する極性を有するようになる。
【００２９】
そして、その奇数データライン（ＤＬodd）と偶数データライン（ＤＬeven）の極性はゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、・・・）が順次駆動される１水平周期（１Ｈ）毎に反転されると共にフレーム単位で反転されるようになる。
【００３０】
このように従来のデータ・ドライバＩＣ（４）のそれぞれはｎ個のデータラインを駆動するためにｎ＋１個ずつのＤＡＣ及びバッファを含むべきである。この結果、従来のデータ・ドライバＩＣ（４）はその構成が複雑で製造単価が相対的に高い短所を有する。
【００３１】
【発明が解決しようとする課題】
従って、本発明の目的はデータラインを時分割駆動してデータ・ドライバＩＣの数を減らすことができるようにする液晶表示装置のデータ駆動装置及び方法を提供することである。
【００３２】
本発明の異なる目的はデータラインを時分割駆動する場合、画素電圧の充電時間の差による画素電圧の充電量の差を補償することができる液晶表示装置のデータ駆動装置及び方法を提供することである。
【００３３】
【課題を解決するための手段】
前記目的を達成するために、本発明による液晶表示装置のデータ駆動装置は、液晶表示装置をドット・インバージョン方式で駆動するために、前記液晶表示装置の奇数番目のデータラインと偶数番目のデータラインに互いに異なる極性の画素電圧信号を供給するデータ駆動装置において、サンプリング信号を順次発生するためのシフト・レジスタ・アレイと；前記サンプリング信号に応答して２ｎ（ｎは正数）個のデータラインに供給される前記２ｎ個の画素データを所定の単位ずつ順次ラッチして同時に出力するためのラッチ・アレイと；前記ラッチ・アレイから入力された前記２ｎ個の画素データを１水平期間（１Ｈ）にｎ個ずつ時分割して供給するために、ｎ個の第１マルチプレクサを包含し、前記ｎ個の第１マルチプレクサ中、奇数番目の第１マルチプレクサのそれぞれは、第１選択制御信号に応答して２個の奇数番目のデータラインに供給される２個の奇数番目の画素データを時分割して出力し、偶数番目の第１マルチプレクサのそれぞれは、前記第１選択制御信号と反転された第２選択制御信号に応答して２個の偶数番目のデータラインに供給される２個の偶数番目の画素データを時分割して出力する第１マルチプレクサ・アレイと；前記第１マルチプレクサ・アレイから前記ｎ個ずつ時分割された画素データをｎ個の画素電圧信号に変換するために、ｎ＋１個のディジタルーアナログ変換器を包含し、ｎ＋１個のディジタルーアナログ変換器は正極性のディジタルーアナログ変換器と負極性のディジタルーアナログ変換器が交互に配置されたディジタルーアナログ変換アレイと；前記２ｎ個のデータラインをｎ個ずつ時分割して前記ｎ個の画素電圧信号を供給するために、ｎ個のディマルチプレクサを包含し、前記ｎ個のディマルチプレクサ中奇数番目のディマルチプレクサのそれぞれは、前記第１選択制御信号に応答して２個の奇数番目のデータラインを時分割駆動し、偶数番目のディマルチプレクサのそれぞれは、前記第２選択制御信号に応答して２個の偶数番目のデータラインを時分割駆動するディマルチプレクサ・アレイと；前記第１マルチプレクサ・アレイと前記ディジタルーアナログ変換アレイとの間に接続されたｎ−１個の第２マルチプレクサを包含し、前記ｎ−１個の第２マルチプレクサのそれぞれは、前記１水平期間ごと極性反転される極性制御信号に応答して、隣接した２個の前記第１マルチプレクサの出力中いずれか１つを選択するものであり、前記第１マルチプレクサ・アレイからの前記ｎ個の画素データの進行経路を決定し、前記ｎ＋１個のディジタルーアナログ変換器中ｎ個に入力されるようにする第２マルチプレクサ・アレイと；前記ディジタルーアナログ変換アレイと前記ディマルチプレクサ・アレイとの間に接続されたｎ個の第３マルチプレクサを包含し、前記ｎ個の第３マルチプレクサのそれぞれは、前記極性制御信号に応答し、隣接した２個の前記ディジタルーアナログ変換器の出力中いずれか１つを選択するものであり、前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧信号の進行経路を決定し、前記ｎ個のディマルチプレクサに供給する第３マルチプレクサ・アレイと；前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧信号バッファリングして前記第３マルチプレクサ・アレイに出力するバッファ・アレイとを具備し、第１マルチプレクサ・アレイと前記ディマルチプレクサ・アレイは、前記第１及び第２選択制御信号に応答し、前記時分割された画素データと画素電圧信号の供給順序をライン及びフレーム中少なくとも１つの特定の単位毎に交互に変えて供給し時分割された画素電圧信号の充電量の差を補償することを特徴とする。
また、液晶表示装置をドット・インバージョン方式で駆動するために、前記液晶表示装置の奇数番目のデータラインと偶数番目のデータラインに互いに異なる極性の画素電圧信号を供給するデータ駆動装置において、サンプリング信号を順次発生するためのシフト・レジスタ・アレイと；前記サンプリング信号に応答して２ｎ（ｎは正数）個のデータラインに供給される前記２ｎ個の画素データを所定の単位ずつ順次ラッチして同時に出力するためのラッチ・アレイと；前記ラッチ・アレイから入力された前記２ｎ個の画素データを１水平期間（１Ｈ）にｎ個ずつ時分割して供給するために、ｎ個の第１マルチプレクサを包含し、前記ｎ個の第１マルチプレクサ中、奇数番目の第１マルチプレクサのそれぞれは、第１選択制御信号に応答して２個の奇数番目のデータラインに供給される２個の奇数番目の画素データを時分割して出力し、偶数番目の第１マルチプレクサのそれぞれは、前記第１選択制御信号と反転された第２選択制御信号に応答して２個の偶数番目のデータラインに供給される２個の偶数番目の画素データを時分割して出力する第１マルチプレクサ・アレイと；前記第１マルチプレクサ・アレイから前記ｎ個ずつ時分割された画素データをｎ個の画素電圧信号に変換するために、ｎ＋１個のディジタルーアナログ変換器を包含し、ｎ＋１個のディジタルーアナログ変換器は正極性のディジタルーアナログ変換器と負極性のディジタルーアナログ変換器が交互に配置されたディジタルーアナログ変換アレイと；前記２ｎ個のデータラインをｎ個ずつ時分割して前記ｎ個の画素電圧信号を供給するために、ｎ個のディマルチプレクサを包含し、前記ｎ個のディマルチプレクサ中奇数番目のディマルチプレクサのそれぞれは、前記第１選択制御信号に応答して２個の奇数番目のデータラインを時分割駆動し、偶数番目のディマルチプレクサのそれぞれは、前記第２選択制御信号に応答して２個の偶数番目のデータラインを時分割駆動するディマルチプレクサ・アレイと；前記ディジタルーアナログ変換アレイと前記ディマルチプレクサ・アレイとの間に接続されたｎ個の第２マルチプレクサを包含し、前記ｎ個の第２マルチプレクサのそれぞれは、前記１水平期間ごと極性反転される極性制御信号に応答して、隣接した２個の前記ディジタルーアナログ変換器の出力中いずれか１つを選択するものであり、前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧データの進行経路を決定し、前記ｎ個のディマルチプレクサに供給する第２マルチプレクサ・アレイと；前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧信号バッファリングして前記第２マルチプレクサ・アレイに出力するバッファ・アレイと；外部から入力された前記２ｎ個の画素データを再整列して前記ラッチ・アレイに出力するデータ・レジスタ部を具備し、前記データ・レジスタ部は、前記２ｎ個の画素データ中４ｋ−３（ｋは偶の整数）番目の画素データと４ｋ−２番目の画素データを相互交換して再整列し、第１水平期間では前記再整列された画素データを前記ラッチ・アレイに出力し、第２水平期間では前記再整列された画素データを２チャンネルずつ遅延させて前記ラッチ・アレイに出力して、前記第１及び第２水平期間が交互になるように駆動し、前記第１マルチプレクサ・アレイと前記ディマｋルチプレクサ・アレイは、前記第１及び第２選択制御信号に応答し、前記時分割された画素データと画素電圧信号の供給順序をライン及びフレーム中少なくとも１つの特定の単位毎に交互に変えて供給し時分割された画素電圧信号の充電量の差を補償することを特徴とする。
【００８２】
本発明による液晶表示装置のデータ駆動装置及び方法ではＤＡＣ部を時分割駆動することでｎ＋１個のＤＡＣ部を利用して少なくとも２ｎ個のデータラインを駆動することができるようになる。これにより、本発明による液晶表示装置のデータ駆動装置及び方法によると、データ・ドライバＩＣの数を従来対比の半分に減らすことができるので製造単価を節減することができるようになる。
【００８３】
また、本発明の液晶表示装置のデータ駆動装置及び方法では時分割駆動の際に画素電圧の充電順序をライン単位、複数個のライン単位、フレーム単位、ライン単位及びフレーム単位、または複数個のライン単位及びフレーム単位に変えて駆動するようになる。これにより、時分割駆動による充電時間の差により発生される画素電圧の充電の差を補償してフリッカ現象を防止することができるようになる。
【００８４】
【発明の実施の形態】
以下、図４乃至図１６ｂを参照して本発明の好ましい実施の形態に対して説明する。図４は本発明の実施の形態による液晶表示装置のデータ・ドライバＩＣの構成を図示したブロック図であり、図５ａ及び５ｂは図４に図示されたデータ・ドライバＩＣによる奇数フレーム及び偶数フレームの駆動波形図である。
【００８５】
図４に図示されたデータ・ドライバＩＣはサンプリング信号を順次供給するシフト・レジスタ・アレイ（４２）と、サンプリング信号に応答して画素データ（Ｒ、Ｇ、Ｂ）をラッチして出力する第１及び第２ラッチ・アレイ（４６、５０）と、第２ラッチ・アレイ（５０）からの画素データ（Ｒ、Ｇ、Ｂ）を時分割して出力するための第１ＭＵＸアレイ（５４）と、第１ＭＵＸアレイ（５４）から供給される画素データ（Ｒ、Ｇ、Ｂ）の進行経路を制御する第２ＭＵＸアレイ（５８）と、第２ＭＵＸアレイ（５８）からの画素データ（Ｒ、Ｇ、Ｂ）を画素電圧信号にＤＡＣ・アレイ（６２）と、ＤＡＣ・アレイ（６２）からの画素電圧信号を緩衝して出力するバッファ・アレイ（６８）と、バッファ・アレイ（６８）の出力の進行経路を選択する第３ＭＵＸ（８０）と、第３ＭＵＸ（８０）からの画素電圧信号を２ｎ個のデータライン（ＤＬ１乃至ＤＬ２ｎ）に時分割して出力するためのディマルチプレクサ・アレイ（８４）とを具備する。
【００８６】
また、データ・ドライバＩＣはタイミング制御部（図示しない）から供給される画素データ（Ｒ、Ｇ、Ｂ）を中継するデータ・レジスタ（８８）と、ＤＡＣアレイ（６２）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（９０）とを更に具備する。
【００８７】
このような構成を有するデータ・ドライバＩＣは第１ＭＵＸアレイ（５４）とＤＥＭＵＸアレイ（８４）を利用してＤＡＣアレイ（５０）を時分割駆動することでｎ＋１個のＤＡＣ（６４、６６）及びバッファ（７０）を利用して従来対比の２倍である２ｎ個のデータラインを駆動するようになる。このようにデータ・ドライバＩＣは２ｎ個のデータラインを駆動するために２ｎチャンネルのデータ出力を有するが、図４では１２チャンネル（ＤＬ１乃至ＤＬ１２）部分だけを図示する。
【００８８】
データ・レジスタ（８８）はタイミング制御部からの画素データを中継して第１ラッチ・アレイ（４６）に供給する。特にタイミング制御部は転送周波数の減少のために画素データを偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）に分離してそれぞれの転送ラインを通してデータ・レジスタ（８８）に供給するようになる。データ・レジスタ（８８）は入力された偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）をそれぞれの転送ラインを通して第１ラッチ・アレイ（４６）に出力する。ここで、偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）のそれぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。
【００８９】
ガンマ電圧部（９０）はガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００９０】
シフト・レジスタ・アレイ（４２）はサンプリング信号を順次発生して第１ラッチ・アレイ（４６）に供給するもので、このために２ｎ/６（ここで、ｎ＝６）個のシフト・レジスタ（４４）を具備する。図４に図示された１番目の段のシフト・レジスタ（４４）はタイミング制御部から入力されるソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）によりシフトさせサンプリング信号を出力すると同時に次の段のシフト・レジスタ（４４）にキャリ信号（ＣＡＲ）を供給する。ソース・スタート・パルス（ＳＳＰ）は図５ａ及び図５ｂに図示されたように水平期間単位に供給されてソース・サンプリング・クロック信号（ＳＳＣ）毎にシフトされてサンプリング信号が出力される。
【００９１】
第１ラッチ・アレイ（４６）はシフト・レジスタ・アレイ（４２）からのサンプリング信号に応答してデータ・レジスタ（８８）からの画素データ（ＲＧＢeven、ＲＧＢodd）を一定の単位ずつサンプリングしてラッチする。第１ラッチ・アレイ（４６）は２ｎ（ここで、ｎ＝６）個の画素データ（Ｒ、Ｇ、Ｂ）をラッチするために２ｎ個の第１ラッチ（４８）で構成され、その第１ラッチ（４８）のそれぞれは画素データ（Ｒ、Ｇ、Ｂ）のビット数（３ビットまたは６ビット）に対応する大きさを有する。このような第１ラッチ・アレイ（４６）はサンプリング信号毎に偶数画素データ（ＲＧＢeven）と奇数画素データ（ＲＧＢodd）、即ち６個ずつの画素データをサンプリングしてラッチした後、同時に出力する。
【００９２】
第２ラッチ・アレイ（５０）は第１ラッチ・アレイ（４６）からの画素データ（Ｒ、Ｇ、Ｂ）をタイミング制御部からのソース出力イネーブル信号（ＳＯＥ）に応答して同時にラッチした後、出力する。特に第２ラッチ・アレイ（５０）は第１ラッチ・アレイ（４６）と同一に２ｎ（ここで、ｎ＝６）個の第２ラッチ（５２）とを具備する。ソース出力イネーブル信号（ＳＯＥ）は図５ａ及び図５ｂに図示されたように水平期間単位に発生する。
【００９３】
第１ＭＵＸアレイ（５４）はタイミング制御部からの第１及び第２選択制御信号（θ１、θ２）に応答して第２ラッチ・アレイ（５０）からの２ｎ（ここで、ｎ＝６）個の画素データをＨ/２期間の単位にｎ個ずつ時分割して出力する。このために、第１ＭＵＸアレイ（５４）はｎ個の第１ＭＵＸ（５６）で構成されて、第１ＭＵＸ（５６）のそれぞれは第２ラッチ・アレイ（５０）で二つの第２ラッチ（５２）の中のいずれか一つの出力を選択して出力する。換言すると、第１ＭＵＸ（５６）のそれぞれは二つの第２ラッチ（５２）の出力を１/２水平期間の単位に時分割して供給する。
【００９４】
詳細に説明すると、ドット・インバージョン駆動のために奇数番目の第１ＭＵＸ（５６）は第１選択制御信号（θ１）に応答して二つの奇数番目の第２ラッチ（５２）の出力の中のいずれか一つを選択して出力し、偶数番目の第１ＭＵＸ（５６）は第２選択制御信号（θ２）に応答して二つの偶番目の第２ラッチ（５２）の出力の中のいずれか一つを選択して出力する。
【００９５】
例えば、１番目の第１ＭＵＸ（５６）は第１選択制御信号（θ１）に応答して一水平期間の中の前半部で１番目の第２ラッチ（５２）からの第１画素データを選択して出力し、後半部で３番目の第２ラッチ（５２）からの第３画素データを選択して出力する。２番目の第１ＭＵＸ（５６）は第２選択制御信号（θ２）に応答して一水平期間の中の前半部で２番目の第２ラッチ（５２）からの第２画素データを選択して出力し、後半部で４番目の第２ラッチ（５２）からの第４画素データを選択して出力する。第１及び第２選択制御信号（θ１、θ２）は図５ａ及び図５ｂに図示されたように相互に相反した極性を有するようになり、その極性は水平期間単位で反転される。
【００９６】
第２ＭＵＸアレイ（５８）は極性制御部（９２）からの極性制御信号（ＰＯＬ）に応答して第１ＭＵＸアレイ（５４）から供給される画素データ（Ｒ、Ｇ、Ｂ）の進行経路を決定するようになる。このために、第２ＭＵＸアレイ（５８）はｎ−１個の第２ＭＵＸ（６０）を具備する。
【００９７】
第２ＭＵＸ（６０）のそれぞれは隣接した二つの第１ＭＵＸ（５６）の出力を入力して極性制御信号（ＰＯＬ）により選択的に出力するようになる。ここで、１番目と最後の第１ＭＵＸ（５６）を除いた残りの第１ＭＵＸ（５６）のそれぞれの出力は隣接した２個の第２ＭＵＸ（６０）に共に入力される。１番目と最後の第１ＭＵＸ（５６）の出力はＰＤＡＣ（６６）と第２ＭＵＸ（６０）に共に入力される。このような構成を有する第２ＭＵＸアレイ（５８）は極性制御信号（ＰＯＬ）により第１ＭＵＸ（５６）のそれぞれからの画素データ（Ｒ、Ｇ、Ｂ）がそのままＤＡＣアレイ（６２）へ進行されるように制御するか、１行目ずつ右側にシフトされてＤＡＣアレイ（６２）へ進行されるように制御する。
【００９８】
ドット・インバージョン駆動のために極性制御信号（ＰＯＬ）は図５ａ及び図５ｂに図示されたように水平期間毎に極性が反転される。結果的に第２ＭＵＸアレイ（５８）は第１ＭＵＸアレイ（５４）からの画素データ（Ｒ、Ｇ、Ｂ）のそれぞれが極性制御信号（ＰＯＬ）に応答してＤＡＣアレイ（６２）に交互に配置されたＰＤＡＣ（６４）またはＮＤＡＣ（６６）へ出力されるようにすることで画素データ（Ｒ、Ｇ、Ｂ）の極性を制御するようになる。
【００９９】
例えば、１Ｈ期間で１番目の第１ＭＵＸ（５６）から順次出力される第１及び第３画素データは第２ＭＵＸ（６０）を経由することなく直接ＰＤＡＣ１（６４）へ供給されて、２番目の第１ＭＵＸ（５６）から順次出力される第２及び第４画素データは１番目の第２ＭＵＸ（６０）によりＮＤＡＣ１（６４）へ供給される。そして、第２水平期間で第１及び第３画素データは１番目の第２ＭＵＸ（６０）によりＮＤＡＣ１（６４）へ供給され、第２及び第４画素データは２番目の第２ＭＵＸ（６０）によりＰＤＡＣ１（６６）へ供給される。
【０１００】
ＤＡＣアレイ（６２）は第２ＭＵＸアレイ（５８）からの画素データ（Ｒ、Ｇ、Ｂ）をガンマ電圧部（９０）からの正極性及び負極性ガンマ電圧（ＧＨ、ＧＬ）を利用して画素電圧信号に変換して出力するようになる。このために、ＤＡＣアレイ（６２）はｎ＋１個のＰＤＡＣ（６６）及びＮＤＡＣ（６４）を具備して、ドット・インバージョン駆動のためにＰＤＡＣ（６６）及びＮＤＡＣ（６４）が交互に並んで配置される。
【０１０１】
ＰＤＡＣ（６６）は第２ＭＵＸアレイ（５８）からの画素データ（Ｒ、Ｇ、Ｂ）を、正極性ガンマ電圧（ＧＨ）を利用して正極性の画素電圧信号に変換する。ＮＤＡＣ（６４）は第２ＭＵＸアレイ（５８）からの画素データ（Ｒ、Ｇ、Ｂ）を、負極性ガンマ電圧（ＧＬ）を利用して負極性の画素電圧信号に変換する。このようなＰＤＡＣ（６６）及びＮＤＡＣ（６４）は１/２水平期間毎に入力される画素データを画素電圧信号に変換する動作を遂行するようになる。
【０１０２】
例えば、ＰＤＡＣ１（６６）は図５ａ及び図５ｂに図示されたように第１水平期間で時分割されて入力されるオッド画素データ［１、１］と［１、３］を画素電圧信号に変換して出力する。同時にＮＤＡＣ２（６４）も図５ａ及び図５ｂに図示されたようにその第１水平期間のそれぞれで時分割されて入力されるイーブン画素データ［１、２］と［１、４］を画素電圧信号に変換して出力する。その次、第２水平期間期間でＮＤＡＣ２（６４）は時分割されて入力されるオッド画素データ［２、１］と［２、３］を画素電圧信号に変換して出力する。同時にＰＤＡＣ２（６６）はその第２水平期間で時分割されて入力されるイーブン画素データ［２、２］と［２、４］を画素電圧信号に変換して出力する。このようなＤＡＣアレイ（６２）により２ｎ個の画素データが１/２水平期間単位にｎ個ずつ時分割されて画素電圧信号に変換されて出力される。
【０１０３】
バッファ・アレイ（６８）に含まれるｎ＋１個のバッファ（７０）のそれぞれはＤＡＣアレイ（６２）のＰＤＡＣ（６６）及びＮＤＡＣ（６４）のそれぞれから出力される画素電圧信号を信号緩衝して出力する。
【０１０４】
第３ＭＵＸアレイ（８０）はタイミング制御部からの極性制御信号（ＰＯＬ）に応答してバッファ・アレイ（６８）から供給される画素電圧信号の進行経路を決定するようになる。このために、第３ＭＵＸアレイ（８０）はｎ個（ここで、ｎ＝６）の第３ＭＵＸ（８２）を具備する。
【０１０５】
第３ＭＵＸ（８２）のそれぞれは極性制御信号（ＰＯＬ）に応答して隣接した２個のバッファ（７０）の中のいずれか一つの出力を選択して出力する。ここで、１番目と最後のバッファ（７０）を除いた残りのバッファ（７０）の出力は隣接した２個の第３ＭＵＸ（８２）に共に入力される。
【０１０６】
このような構成を有する第３ＭＵＸアレイ（８２）は極性制御信号（ＰＯＬ）に応答して最後のバッファ（７０）を除いたバッファ（７０）のそれぞれからの画素電圧信号がそのままＤＥＭＵＸ（８６）と一対一対応して出力されるようにする。
【０１０７】
また、第３ＭＵＸアレイ（８２）は極性制御信号（ＰＯＬ）に応答して１番目のバッファ（７０）を除いた残りのバッファ（７０）のそれぞれからの画素電圧信号が１行目ずつ左側にシフトされてＤＥＭＵＸ（８６）と一対一対応して出力されるようにする。
【０１０８】
極性制御信号（ＰＯＬ）は第２ＭＵＸアレイ（５８）に供給されると共に図５ａ及び図５ｂに図示されたように水平期間毎に極性が反転される。このように第３ＭＵＸアレイ（８０）は第２ＭＵＸアレイ（５８）と共に極性制御信号（ＰＯＬ）に応答して画素電圧信号の極性を決定するようになる。この結果、第３ＭＵＸアレイ（８０）で出力される画素電圧信号は隣接した画素電圧信号と相反した極性を有するようになり、水平期間単位で極性反転される。
【０１０９】
ＤＥＭＵＸアレイ（８４）はタイミング制御部からの第１及び第２選択制御信号（θ１、θ２）に応答して第３ＭＵＸアレイ（８０）からの画素電圧信号を２ｎ（ここで、ｎ＝６）個のデータラインに選択的に供給するようになる。このために、ＤＥＭＵＸアレイ（８４）はｎ個のＤＥＭＵＸアレイ（８４）を具備する。ＤＥＭＵＸ（８６）のそれぞれは第３ＭＵＸ（８２）のそれぞれから供給される画素電圧信号を二つのデータラインに時分割して供給する。
【０１１０】
詳細に説明すると、奇数番目のＤＥＭＵＸ（８６）は第１選択制御信号（θ１）に応答して奇数番目の第３ＭＵＸ（８２）の出力を２個の奇数番目のデータラインに時分割して供給する。偶数番目のＤＥＭＵＸ（８６）は第２選択制御信号（θ２）に応答して二つの偶数番目の第３ＭＵＸ（８２）の２個の偶数番目のデータラインに時分割して供給する。第１及び第２選択制御信号（θ１、θ２）は図５ａ及び図５ｂに図示されたように第１ＭＵＸアレイ（５４）に供給されると共に相互に相反した極性を有して水平期間毎に極性反転される。
【０１１１】
例えば、１番目のＤＥＭＵＸ（８６）は図５ａ及び図５ｂに図示されたように第１選択制御信号（θ１）に応答して１/２水平期間単位に１番目の第３ＭＵＸ（８２）の出力を第１及び第３データライン（ＤＬ１、ＤＬ３）に選択的に供給する。２番目のＤＥＭＵＸ（８６）は図５ａ及び図５ｂに図示されたように第２選択制御信号（θ２）に応答して１/２水平期間単位に２番目の第３ＭＵＸ（８２）の出力を第２及び第４データライン（ＤＬ２、ＤＬ４）に選択的に供給する。
【０１１２】
具体的に、１番目のＤＥＭＵＸ（８６）は第１選択制御信号（θ１）に応答して第１ゲートライン（ＧＬ１）が活性化される第１水平期間の中の前半部で画素電圧信号［１、１］を第１データライン（Ｄ１）に供給し、後半部で［１、３］を第３データライン（ＤＬ３）に供給する。これと同時に、２番目のＤＥＭＵＸ（８６）は第２選択制御信号（θ２）に応答して第１水平期間（Ｈ１）の中の前半部で画素電圧信号［１、２］を第２データライン（Ｄ２）に供給し、後半部では画素電圧信号［１、４］を第４データライン（Ｄ４）に供給する。
【０１１３】
そして、１番目のＤＥＭＵＸ（８６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ３）のそれぞれの前半部で画素電圧信号［２、１］、［３、１］のそれぞれを第１データライン（ＤＬ１）に供給し、画素電圧信号［２、３］、［３、３］の第３データライン（ＤＬ３）に供給する。これと同時に、２番目のＤＥＭＵＸ（８６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ３）のそれぞれの前半部でも画素電圧信号［２、２］、［３、２］のそれぞれを第２データライン（ＤＬ２）に供給し、後半部では画素電圧信号［２、４］、［３、４］のそれぞれを第４データライン（Ｄ４）に供給する。
【０１１４】
このような構成を有するデータ・ドライバＩＣによりＤＬ１、ＤＬ３のような奇数データラインに出力される画素電圧信号とＤＬ２、ＤＬ４のような偶数データラインに出力される画素電圧信号は図５ａ及び図５ｂに図示されたように相互に相反する極性を有するようになる。そして、その奇数データライン（ＤＬ１、ＤＬ３、…）と偶数データライン（ＤＬ２、ＤＬ４、…）の極性はゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、…）が順次駆動される１水平周期（１Ｈ）毎に反転されると共にフレーム単位で反転される。
【０１１５】
図６及び図７は図４に図示されたデータ駆動ＩＣ内で極性制御信号（ＰＯＬ）による画素データの進行経路を表すものである。
【０１１６】
極性制御信号（ＰＯＬ）がロー状態（またはハイ状態）である場合、第２ＭＵＸアレイ（５８）は図６に図示されたように第１及び第２ラッチ・アレイ（４６、５０）及び第１ＭＵＸアレイ（５４）から出力された６個の画素データを、ＰＤＡＣ４（６６）を除いた残りのＰＤＡＣ４（６６）乃至ＮＤＡＣ３（６４）のそれぞれに供給して画素電圧信号に変換されるようにする。この場合、１番目の第１ＭＵＸ（５６）の出力はそのままにＰＤＡＣ１（６６）に供給されて画素電圧信号に変換される。
【０１１７】
第３ＭＵＸアレイ（８０）はＰＤＡＣ１（６６）乃至ＮＤＡＣ３（６４）のそれぞれからバッファアレイ（６８）を経由して供給された画素電圧信号をＤＥＭＵＸ（８６）のそれぞれに一対一に対応させて供給する。ＤＥＭＵＸ（８６）のそれぞれは第３ＭＵＸ（８２）のそれぞれから入力される画素電圧信号を１２個のデータライン（ＤＬ１乃至ＤＬ１２）に選択的に供給する。
【０１１８】
その反面、極性制御信号（ＰＯＬ）がハイ状態（またはロー状態）である場合、第２ＭＵＸアレイ（５８）は図７に図示されたように第１及び第２ラッチ・アレイ（４６、５０）及び第１ＭＵＸアレイ（５４）から出力された６個の画素データを右側にシフトさせてＰＤＡＣ１（６６）を除いた残りのＰＤＡＣ１（６６）乃至ＮＤＡＣ３（６４）のそれぞれに供給して画素電圧信号に変換されるようにする。この場合、最後の第１ＭＵＸ（５６）の出力はそのままＰＤＡＣ１（６６）に供給されて画素電圧信号に変換される。
【０１１９】
第３ＭＵＸアレイ（８２）はＮＤＡＣ１（６４）乃至ＰＤＡＣ４（６６）のそれぞれからバッファアレイ（６８）を経由して供給された画素電圧信号を右側にシフトさせてＤＥＭＵＸ（８６）のそれぞれに一対一に対応させて供給する。ＤＥＭＵＸ（８６）のそれぞれは第３ＭＵＸ（８２）のそれぞれから入力される画素電圧信号を１２個のデータライン（ＤＬ１乃至ＤＬ１２）に選択的に供給する。
【０１２０】
以上説明したことのように、本発明の実施の形態によるデータ・ドライバＩＣはＤＡＣアレイが時分割駆動されることでｎ＋１個のＤＡＣを利用して２ｎチャンネルのデータラインを駆動することができるようになる。換言すると、ｎ＋１個のＤＡＣとを具備するデータ・ドライバＩＣのそれぞれが２ｎ個のデータラインを駆動することでＤＡＣ ＩＣ数を１/２に減らすことができるようになる。図８は本発明の異なる実施の形態によるデータ・ドライバＩＣの構成を図示したブロック図であり、図１０ａ及び１０ｂは図８に図示されたデータ・ドライバＩＣによる奇数フレーム及び偶数フレームの駆動波形図である。そして、図９ａ及び図９ｂは図８に図示されたデータレジスタ部（１４８）のｍ−１番目の水平期間及びｍ番目の水平期間の駆動波形図である。
【０１２１】
図８に図示されたデータ・ドライバＩＣはサンプリング信号を順次供給するシフト・レジスタ・アレイ（１０２）と、サンプリング信号に応答して画素データ（Ｒ、Ｇ、Ｂ）をラッチして出力する第１及び第２ラッチ・アレイ（１０６、１１０）と、第２ラッチ・アレイ（１１０）からの画素データ（Ｒ、Ｇ、Ｂ）を画素電圧信号に変換するＤＡＣ・アレイ（１２２）とＤＡＣ・アレイ（１２２）からの画素電圧信号を緩衝して出力するバッファ・アレイ（１２８）と、バッファ・アレイ（１２８）の出力の進行経路を選択する第２ＭＵＸアレイ（１４０）と、第２ＭＵＸアレイ（１４０）からの画素電圧信号をデータライン（ＤＬ１乃至ＤＬ２ｎ）に時分割して出力するためのＤＥＭＵＸアレイ（１４４）とを具備する。
【０１２２】
また、図８に図示されたデータ・ドライバＩＣはタイミング制御部（図示しない）から供給される画素データ（Ｒ、Ｇ、Ｂ）を再整列して出力するデータ・レジスタ（１４８）と、ＤＡＣアレイ（１２２）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（１５０）とを更に具備する。
【０１２３】
このような構成を有するデータ・ドライバＩＣは第１ＭＵＸアレイ（１１４）とＤＥＭＵＸアレイ（１４４）を利用してＤＡＣアレイ（１２２）を時分割駆動することでｎ＋２個のＤＡＣ（６４、６６）及びバッファ（１３０）を利用して従来対比の２倍である２ｎ個のデータラインを駆動するようになる。このようにデータ・ドライバＩＣは２ｎ個のデータラインを駆動するために２ｎチャンネルのデータ出力を有するが、図８ではｎ＝６と仮定して１２チャンネル（ＤＬ１乃至ＤＬ１２）部分だけを図示する。
【０１２４】
ガンマ電圧部（９０）はガンマ基準電圧発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイレベル別に細分化して出力する。
【０１２５】
データ・レジスタ部（１４８）はタイミング制御部からの画素データをドット・インバージョン駆動に適合に再整列して第１ラッチ・アレイ（１０６）に供給する。データ・レジスタ部（１４８）は第１乃至第６入力バス（ＩＢ１乃至ＩＢ６）を通じてタイミング制御部からの奇数画素データ（ＯＲ、ＯＧ、ＯＢ）と偶数画素データ（ＥＲ、ＥＧ、ＥＢ）を同時に入力する。そして、データ・レジスタ部（１４８）は入力された奇数画素データ（ＯＲ、ＯＧ、ＯＢ）と偶数画素データ（ＥＲ、ＥＧ、ＥＢ）を再整列して第１乃至第６入力バス（ＩＢ１乃至ＩＢ６）を通じて出力するようになる。
【０１２６】
具体的に、データ・レジスタ部（１４８）は図９ａ及び図９ｂに図示されたように６個ずつの画素データ（ＯＲ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）のそれぞれを第１乃至第６入力バス（ＩＢ１乃至ＩＢ６）のそれぞれを通じて入力するようになる。この場合、データ・レジスタ部（１４８）はソース・スタート・パルス（ＳＳＰ）を基準にシフト・クロック信号（ＳＳＣ）の一周期の単位毎に６個ずつの画素データ（ＯＲ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）を入力するようになる。
【０１２７】
そして、データ・レジスタ部（１４８）はｍ−１番目の水平期間で図９ａに図示されたように一水平ライン分の画素データの中の４ｋ−２（ここで、ｋは偶の正数）番のデータと４ｋ−１番のデータを交換して出力するようになる。例えば、図９に図示されたように２番と３番のデータを変えて、６番と７番のデータを、１０番と１１番のデータを相互に交換して出力するようになる。これは第１ＭＵＸ（１１６）のそれぞれに同じ極性の画素電圧信号に変換される一対ずつの画素データが入力されるようにするためである。このように、データ・レジスタ部（１４８）で入力された画素データ（ＯＲ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）を再整列して出力することにより第１ＭＵＸアレイ（１１４０とＤＡＣアレイ（１２２）の間で極性制御信号（ＰＯＬ）により画素データの信号経路を決定するＭＵＸアレイを除去することができるようになる。
【０１２８】
また、データ・レジスタ部（１４８）はｍ番目の水平期間では図９ｂに図示されたように一水平ライン分の画素データの中の４ｋ−２（ここで、ｋは偶の正数）番のデータと４ｋ−１番のデータを交換して極性反転のための２チャンネルずつ遅延、即ちシフトさせ出力バス（ＯＢ乃至ＯＢ６）を通じて出力するようになる。例えば、データ・レジスタ部（１４８）は１番画素データを第３出力バス（ＯＢ３）に、交換された３番の画素データを第４出力バス（ＯＢ４）に、交換された２番の画素データを第５出力バス（ＯＢ５）に、４番の画素データを第６出力バス（ＯＢ６）にシフトさせ出力するようになる。そして、５番の画素データは次のクロックで第１出力バス（ＯＢ１）に、交換された７番の画素データを第２出力バス（ＯＢ２）に、交換された６番の画素データを第３出力バス（ＯＢ３）にシフトさせ出力するようになる。
【０１２９】
このように、データ・レジスタ部（１４８）で再整列されて出力される画素データ（ＯＲ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）は画素データの再整列の時間を確保するために入力された画素データ（ＯＲ、ＯＧ、ＯＢ、ＥＲ、ＥＧ、ＥＢ）より特定の時間、例えば２/３クロック程度に遅延されて出力される。
【０１３０】
シフト・レジスタ・アレイ（１０２）はサンプリング信号を順次発生して第１ラッチ・アレイ（１０６）に供給して、このために２ｎ/６（ここで、ｎ＝６）個のシフト・レジスタ（１０４）とを具備する。図８に図示された１番目の段のシフト・レジスタ（１０４）はタイミング制御部から入力されるソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）によりシフトされてサンプリング信号を出力すると同時に次の段のシフト・レジスタ（１０４）にキャリ信号（ＣＡＲ）を供給する。ソース・スタート・パルス（ＳＳＰ）は図１０ａ及び図１０ｂに図示されたように水平期間単位に供給されてソース・サンプリング・クロック信号（ＳＳＣ）によりシフトされてサンプリング信号を出力する。
【０１３１】
第１ラッチ・アレイ（１０６）はシフト・レジスタ・アレイ（１０２）からのサンプリング信号に応答してデータ・レジスタ（１４８）から第１乃至第６出力バス（ＯＢ１乃至ＯＢ６）を通じて入力される６個ずつの画素データをサンプリングしてラッチする。第１ラッチ・アレイ（１０６）は２ｎ（ここで、ｎ＝６）個の画素データをラッチするために２ｎ個の第１ラッチ（１０８）に構成されて、その第１ラッチ（１０８）のそれぞれは画素データのビット数（３ビットまたは６ビット）に対応する大きさを有する。また、第１ラッチ・アレイ（１０６）は図９に図示されたように２チャンネルずつシフトされて入力される場合に対比して２個の第１ラッチ（図示しない）を更に具備する。
【０１３２】
例えば、ｍ−１番目の水平期間で１番目の第１ラッチ（１０８）乃至１２番の第１ラッチ（１０８）にはデータ・レジスタ部（１４８）で再整列された１、３、２、４、５、７、６、８、９、１１、１０、１２番の順序で画素データがラッチされる。そして、ｍ番目の水平期間ではデータ・レジスタ部（１４８）で再整列された画素データが２チャンネルずつシフトされることにより１番目のラッチ（１０８）及び２番目のラッチ（１０８）にはブランクデータが入力されて、三番目のラッチ（１０８）乃至１２番目のラッチ（１０８）に２チャンネルずつシフトされた１、３、２、４、５、７、６、８、９、１１番の順序に画素データがラッチされる。ここで、１０番及び１２番の画素データは図示しない２個のラッチにそれぞれ配置される。
【０１３３】
第２ラッチ・アレイ（１１０）は第１ラッチ・アレイ（１０６）からの画素データをタイミング制御部からのソース出力イネーブル信号（ＳＯＥ）に応答して同時にラッチした後、出力する。第２ラッチ・アレイ（１１０）は第１ラッチ・アレイ（１０６）と共に２ｎ（ここで、ｎ＝６）＋２個の第２ラッチ（１１２）を具備する。ソース出力イネーブル信号（ＳＯＥ）は図１０ａ及び図１０ｂに図示されたように水平期間単位に発生する。
【０１３４】
第１ＭＵＸアレイ（１１４）はタイミング制御部からの選択制御信号（θ１）に応答して第２ラッチ・アレイ（１１０）からの２ｎ（ここで、ｎ＝６）個の画素データをＨ/２期間の単位にｎ個ずつ時分割して出力する。このために、第１ＭＵＸアレイ（１１４）はｎ個の第１ＭＵＸ（１１６）で構成される。また、第１ＭＵＸアレイ（１１４）は画素データが２チャンネルずつシフトされる場合を考えて１個の第１ＭＵＸ（図示しない）を更に具備する。第１ＭＵＸ（１１６）のそれぞれは第２ラッチ・アレイ（１１０）で二つの第２ラッチ（１１２）の中のいずれか一つの出力を選択して出力する。換言すると、第１ＭＵＸ（１１６）のそれぞれは二つの第２ラッチ（１１２）の出力を１/２水平期間の単位で時分割して供給する。
【０１３５】
詳細に説明すると、ドット・インバージョン駆動のために奇数番目の第１ＭＵＸ（１１６）は選択制御信号（θ１）に応答して二つの奇数番目の第２ラッチ（１１２）の出力の中のいずれか一つを選択してＤＡＣアレイ（１２２）のＰＤＡＣ（１２４）に出力する。そして、偶数番目の第１ＭＵＸ（１１６）は第２選択制御信号（θ１）に応答して二つの偶番目の第２ラッチ（１１２）の出力の中のいずれか一つを選択してＤＡＣアレイ（１２２）のＰＤＡＣ（１２４）出力する。
【０１３６】
例えば、ｍ−１番目の水平期間の前半部で１番目の第１ＭＵＸ（１１６）は選択制御信号（θ１）に応答して１番目の第２ラッチ（１１２）からの一番の画素データを、後半部で２番目の第２ラッチ（１１２）からの３番の画素データを選択してＰＤＡＣ（１２４）に出力する。２番目の第１ＭＵＸ（１１６）は選択制御信号（θ１）に応答して前半部で３番目の第２ラッチ（１１２）からの２番の画素データを、後半部で４番目の第２ラッチ（１１２）からの４番の画素データを選択してＮＤＡＣ１（１２６）に出力する。４番目の第１ＭＵＸ（１１６）は選択制御信号（θ１）に応答して前半部で５番目の第２ラッチ（１１２）からの２番の画素データを、後半部で６番目の第２ラッチ（１１２）からの４番の画素データを選択してＰＤＡＣ（１２４）に出力する。ここで、選択制御信号（θ１）は図１０ａ及び図１０ｂに図示されたようにその極性は１/２水平期間（Ｈ/２）単位に反転される。
【０１３７】
ＤＡＣアレイ（１２２）は第１ＭＵＸアレイ（１１４）からの画素データをガンマ電圧部（１５０）からの正極性及び負極性ガンマ電圧（ＧＨ、ＧＬ）を利用して画素電圧信号に変換して出力するようになる。このために、ＤＡＣアレイ（１２２）はｎ＋１個のＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）を具備し、ドット・インバージョン駆動のためにＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）が交互に並んで配置される。ＰＤＡＣ（１２４）は第１ＭＵＸアレイ（１１４）からの画素データ（Ｒ、Ｇ、Ｂ）を、正極性ガンマ電圧（ＧＨ）を利用して正極性の画素電圧信号に変換する。ＮＤＡＣ（１２６）は第１ＭＵＸアレイ（１１４）からの画素データ（Ｒ、Ｇ、Ｂ）を、負極性ガンマ電圧（ＧＬ）を利用して負極性の画素電圧信号に変換する。このようなＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）は１/２水平期間毎に入力される画素データを画素電圧信号に変換する動作を遂行するようになる。
【０１３８】
例えば、ＰＤＡＣ１（１２４）は図１０ａ及び図１０ｂに図示されたように第１水平期間で時分割されて入力されるオッド画素データ［１、１］と［１、３］を画素電圧信号に変換して出力する。同時にＮＤＡＣ２（１２６）も図１０ａ及び図１０ｂに図示されたようにその第１水平期間のそれぞれで時分割されて入力されるイーブン画素データ［１、２］と［１、４］を画素電圧信号に変換して出力する。その後、第２水平期間期間でＮＤＡＣ１（１２６）は時分割されて入力されるオッド画素データ［２、１］と［２、３］を画素電圧信号に変換して出力する。同時にＰＤＡＣ２（１２４）はその第２水平期間で時分割されて入力されるイーブン画素データ［２、２］と［２、４］を画素電圧信号に変換して出力する。このようなＤＡＣアレイ（１２２）により２ｎ個の画素データが１/２水平期間単位にｎ個ずつ時分割され画素電圧信号に変換されて出力される。
【０１３９】
バッファ・アレイ（１２８）に含まれるｎ＋１個のバッファ（１３０）のそれぞれはＤＡＣアレイ（１２２）のＰＤＡＣ（１２４）及びＮＤＡＣ（１２６）のそれぞれから出力される画素電圧信号を信号緩衝して出力する。
【０１４０】
第２ＭＵＸアレイ（１４０）はタイミング制御部からの極性制御信号（ＰＯＬ）に応答してバッファ・アレイ（１２８）から供給される画素電圧信号の進行経路を決定するようになる。このために、第２ＭＵＸアレイ（１４０）はｎ個（ここで、ｎ＝６）のＭＵＸ（１４２）を具備する。ＭＵＸ（１４２）のそれぞれは極性制御信号（ＰＯＬ）に応答して隣接した２個のバッファ（１３０）の中のいずれか一つの出力を選択して出力する。ここで、１番目と最後のバッファ（１３０）を除いた残りのバッファ（１３０）の出力は隣接した２個のＭＵＸ（１４２）に共に入力される。
【０１４１】
このような構成を有する第３ＭＵＸアレイ（１４２）はｍ−１番目の水平期間で極性制御信号（ＰＯＬ）に応答して最後のバッファ（１３０）を除いたバッファ（１３０）のそれぞれからの画素電圧信号がそのままＤＥＭＵＸ（１４６）と一対一対応して出力されるようにする。また、第２ＭＵＸアレイ（１４２）はｍ番目の水平期間では極性制御信号（ＰＯＬ）に応答して１番目のバッファ（１３０）を除いた残りのバッファ（１３０）のそれぞれからの画素電圧信号が１行目ずつ左側にシフトされてＤＥＭＵＸ（１４６）と一対一対応して出力されるようにする。
【０１４２】
極性制御信号（ＰＯＬ）はドット・インバージョン駆動のために図１０ａ及び図１０ｂに図示されたように水平期間毎に極性が反転される。このように第２ＭＵＸアレイ（１４０）は極性制御信号（ＰＯＬ）に応答して画素電圧信号の極性を決定するようになる。この結果、第２ＭＵＸアレイ（１４０）で出力される画素電圧信号は隣接した画素電圧信号と相反した極性を有するようになり、水平期間単位に極性反転される。
【０１４３】
ＤＥＭＵＸアレイ（１４４）はタイミング制御部からの選択制御信号（θ１）に応答して第２ＭＵＸアレイ（１４０）からの画素電圧信号を２ｎ（ここで、ｎ＝６）個のデータラインに選択的に供給するようになる。このために、ＤＥＭＵＸアレイ（１４４）はｎ個のＤＥＭＵＸアレイ（１４６）を具備する。ＤＥＭＵＸ（１４６）のそれぞれは第２ＭＵＸ（１４２）のそれぞれから供給される画素電圧信号を二つのデータラインに時分割して供給する。
【０１４４】
例えば、１番目のＤＥＭＵＸ（１４６）は図１０ａ及び図１０ｂに図示されたように選択制御信号（θ１）に応答して１/２水平期間単位に１番目のＭＵＸ（１４２）の出力を第１及び第３データライン（Ｄ１、Ｄ３）に選択的に供給する。２番目のＤＥＭＵＸ（１４６）は図１０ａ及び図１０ｂに図示されたように選択制御信号（θ１）に応答して１/２水平期間単位に２番目のＭＵＸ（１４２）の出力を第２及び第４データライン（Ｄ２、Ｄ４）に選択的に供給する。
【０１４５】
具体的に、１番目のＤＥＭＵＸ（１４６）は選択制御信号（θ１）に応答して第１ゲートライン（ＧＬ１）が活性化される第１水平期間の中の前半部で画素電圧信号［１、１］を第１データライン（Ｄ１）に供給し、後半部で［１、３］を第３データライン（ＤＬ３）に供給する。これと同時に、２番目のＤＥＭＵＸ（１４６）は選択制御信号（θ１）に応答して第１水平期間（Ｈ１）の前半部で画素電圧信号［１、２］を第２データライン（Ｄ２）に供給し、後半部では画素電圧信号［１、４］を第４データライン（Ｄ４）に供給する。そして、１番目のＤＥＭＵＸ（１４６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ３）のそれぞれの前半部で画素電圧信号［２、１］、［３、１］のそれぞれを第１データライン（ＤＬ１）に供給し、後半部では画素電圧信号［２、３］、［３、３］の第３データライン（ＤＬ３）に供給する。これと同時に、２番目のＤＥＭＵＸ（１４６）は第２水平期間（Ｈ２）と第３水平期間（Ｈ３）のそれぞれの前半部では画素電圧信号［２、２］、［３、２］のそれぞれを第２データライン（ＤＬ２）に供給し、後半部では画素電圧信号［２、４］、［３、４］のそれぞれを第４データライン（Ｄ４）に供給する。
【０１４６】
このような構成を有するデータ・ドライバＩＣによりＤＬ１、ＤＬ３のような奇数データラインに出力される画素電圧信号とＤＬ２、ＤＬ４のような偶数データラインに出力される画素電圧信号は図１０ａ及び図１０ｂに図示されたように相互に相反する極性を有するようになる。そして、その奇数データライン（ＤＬ１、ＤＬ３、…）と偶数データライン（ＤＬ２、ＤＬ４、…）の極性はゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、…）が順次駆動される１水平周期（１Ｈ）毎に反転されると共にフレーム単位で反転される。
【０１４７】
図１１及び図１２は図８に図示されたデータ駆動ＩＣ内で極性制御信号（ＰＯＬ）による画素データの進行経路を表すものである。
【０１４８】
ｍ−１番目の水平期間で第１及び第２ラッチ（１０８、１１０）には１、３、２、４、５、７、６、８、９、１１、１０、１２番の順序で画素データがラッチされる。極性制御信号（ＰＯＬ）がロー状態（またはハイ状態）である場合、即ちｍ−１番目の水平期間である場合、第１ＭＵＸアレイ（１１４）は図１１に図示されたように前半部では第２ラッチアレイ（１１０）から出力された画素データの中１、２、５、６、９、１０番目の画素データを、後半部では３、４、７、８、１１、１２番目の画素データを選択してＰＤＡＣ１（１２４）乃至ＮＤＡＣ３（１２６）のそれぞれに供給して画素電圧信号に変換されるようにする。第２ＭＵＸ（１４２）はＰＤＡＣ１（１２４）乃至ＮＤＡＣ３（１２６）のそれぞれからバッファ・アレイ（１２８）を経由して供給された画素電圧信号をＤＥＭＵＸ（１４６）のそれぞれに一対一対応させ供給する。ＤＥＭＵＸ（１４６）のそれぞれは第２ＭＵＸ（１４２）のそれぞれから入力される画素電圧信号を１２個のデータライン（ＤＬ１乃至ＤＬ１２）に選択的に供給する。
【０１４９】
ｍ番目の水平期間で第１及び第２ラッチ・アレイ（１０６、１１０）には１、３、２、４、５、７、６、８、９、１１、１０、１２番の順序に画素データが２チャンネルずつシフトされてラッチされる。この場合、前段に位置する２個ずつの第１ラッチ（１０８）及び第２ラッチ（１１２）には有効な画素データが供給されなくブランク・データ（図示しない）が供給される。
【０１５０】
極性制御信号（ＰＯＬ）がハイ状態（またはロー状態）である場合、即ちｍ番目の水平期間である場合、初の段の第１ＭＵＸアレイ（１１６）を除いた残りの第１ＭＵＸ（１１６）は図１２に図示されたように前半部では第２ラッチアレイ（１１０）から出力された画素データの中１、２、５、６、９、１０番目の画素データを、後半部では３、４、７、８、１１、１２番目の画素データを選択してＰＤＡＣ１（１２４）乃至ＮＤＡＣ３（１２６）のそれぞれに供給して画素電圧信号に変換されるようにする。第２ＭＵＸ（１４２）はＰＤＡＣ１（１２４）乃至ＮＤＡＣ３（１２６）のそれぞれからバッファ・アレイ（１２８）を経由して供給された画素電圧信号を左側に一チャンネルずつシフトさせＤＥＭＵＸ（１４６）のそれぞれに一対一対応させ供給する。ＤＥＭＵＸ（１４６）のそれぞれは第２ＭＵＸ（１４２）のそれぞれから入力される画素電圧信号を１２個のデータライン（ＤＬ１乃至ＤＬ１２）に選択的に供給する。
【０１５１】
以上説明したことのように、本発明の実施の形態によるデータ・ドライバＩＣはＤＡＣアレイが時分割駆動されることでｎ＋１個のＤＡＣを利用して２ｎチャンネルのデータラインを駆動することができるようになる。換言すると、ｎ＋１個のＤＡＣとを具備するデータ・ドライバＩＣのそれぞれが２ｎ個のデータラインを駆動することでＤＡＣ ＩＣ数を１/２に減らすことができるようになる。
【０１５２】
図１３は図４及び図８に図示されたデータ・ドライバＩＣが適用された液晶表示装置の構成を概略的に図示したものである図示したものである。図１３に図示された液晶表示装置はデータＴＣＰ（７６）を通じて液晶パネル（７２）と接続されたデータ・ドライバＩＣ（７４）とゲートＴＣＰ（８０）を通じて液晶パネル（７２）と接続されたゲート・ドライバＩＣ（７８）とを具備する。
【０１５３】
データ・ドライバＩＣ（７４）のそれぞれはデータＴＣＰ（７６）のそれぞれに実装されて、そのデータＴＣＰ（７６）を通じて液晶パネル（７２）の上段部に設けられたデータパッドと電気的に接続される。ゲート・ドライバＩＣ（７８）のそれぞれもゲートＴＣＰ（８０）のそれぞれに実装されて、そのゲートＴＣＰ（８０）を通じて液晶パネル（７２）の一側に設けられたゲートパットと電気的に接続される。ゲート・ドライバＩＣ（７８）は液晶パネル（７２）上のゲートラインを１水平周期（１Ｈ）毎に一つのゲートラインずつ順次駆動する。
【０１５４】
データ・ドライバＩＣ（７４）はディジタル信号である画素データの信号をアナログ信号である画素電圧信号に変換して液晶パネル（７２）上のデータラインを１/２水平周期（Ｈ/２）に時分割して供給する。これにより、８ｎ個のデータラインを駆動するためにｎ個ずつのデータラインを駆動する従来のデータ・ドライバＩＣは８個が必要とする反面に、２ｎ個のデータラインを時分割駆動する本発明のデータ・ドライバＩＣ（７４）は４個だけ必要となる。
【０１５５】
一方、データラインを時分割して駆動する場合、１水平期間（１Ｈ）の中の前半部に供給された画素電圧の充電量と後半部に供給された画素電圧の充電量の間に差が発生するようになる。これは前半部に供給された画素電圧と後半部に供給された画素電圧の充電時点の差により充電時間が相互に異なるためである。換言すると、前半部に供給された画素電圧は約１水平期間（１Ｈ）に当たる液晶セルに充電される反面、後半部に供給された画素電圧は約１/２水平期間（Ｈ/２）に当たる液晶セルに充電されるためである。このような充電時間の差により液晶セル間に画素電圧の充電量が異なるようになるためにフリッカ現象が予想される。
【０１５６】
これを防止するために、画素電圧の充電順序をライン、フィルド、フレームのような特定単位に変えることで変えることで画素電圧の充電量の差が補償されるようになる。例えば、現のフレームで特定の液晶セルに１水平期間（１Ｈ）の中の前半部で画素電圧が供給されて１水平期間（１Ｈ）にかけて画素電圧が充電された場合、次のフレームでは後半部に画素電圧が供給されるようにして１/２水平期間（Ｈ/２）にかけて画素電圧が充電されるようにする。
【０１５７】
このように画素電圧の充電順序をフレーム毎に変えることで充電時間の差によりもたらされる画素電圧の充電量の差を補償することができるようになる。また、画素電圧の充電順序をライン単位、複数個のライン単位に変える場合にも画素電圧の充電量の差を補償することができるようになる。これとは異なり、ライン単位及びフレーム単位または複数個のライン単位及びフレーム単位に画素電圧の充電順序を変える場合にも画素電圧の充電量の差を補償することができるようになる。
【０１５８】
図１４ａ及び図１４ｂはデータラインを時分割駆動する場合、画素電圧の充電順序をフレーム単位に変えて駆動するための駆動波形を図示したものである。特に、図１４ａはオッド・フレームで図４及び図８に図示された駆動装置で第１乃至第４データライン（ＤＬ１乃至ＤＬ４）を駆動するための信号波形を図示し、図１４ｂはイーブン・フレームでの信号波形を図示する。
【０１５９】
オッド・フレームに当たる図１４ａにおいて、第１水平期間（Ｈ１）の中の前半部であるＨ/２期間で第１及び第２選択制御信号（θ１及び/またはθ２）により画素データ［１、１］、［１、２］が選択される。画素データ［１、１］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［１、２］は負極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。続いて、後半部であるＨ/２期間で第１及び第２選択制御信号（θ１及び/またはθ２）により画素データ［１、３］と［１、４］が選択される。画素データ［１、３］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［１、４］は負極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。
【０１６０】
これと同様に、第２水平期間（Ｈ１）の中の前半部であるＨ/２期間で第１及び第２選択制御信号（θ１及び/またはθ２）により画素データ［２、１］、［２、２］が選択される。画素データ［２、１］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［２、２］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。続いて、後半部であるＨ/２期間で第１及び第２選択制御信号（θ１及び/またはθ２）により画素データ［２、３］、［２、４］が選択される。画素データ［２、３］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［２、４］は正極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。
【０１６１】
このようにオッド・フレームで本発明のデータ駆動装置はデータラインを時分割駆動すると共にドット・インバージョン方式に駆動するようになる。
【０１６２】
イーブン・フレームに当たる図１３ｂにおいて、第１水平期間（Ｈ１）の中の前半部であるＨ/２期間で第１及び第２選択制御信号（θ１及び/またはθ２）によりオッド・フレームとは異なり画素データ［１、３］、［１、４］が選択される。画素データ［１、３］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［１、４］は正極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。続いて、後半部であるＨ/２期間で第１及び第２選択制御信号（θ１及び/またはθ２）によりオッド画素データ［１、１］、［１、２］が選択される。画素データ［１、１］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給されて、画素データ［１、２］は正極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。
【０１６３】
これと同様に、第２水平期間（Ｈ１）の中の前半部であるＨ/２期間で第１及び第２選択制御信号（θ１及び/またはθ２）により画素データ［２、３］、［２、４］が選択される。画素データ［２、３］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［２、４］は負極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［２、１］、［２、２］が選択される。画素データ［２、１］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［２、２］は負極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。
【０１６４】
このようにイーブン・フレームで本発明のデータ駆動装置はデータラインを時分割駆動してドット・インバージョン方式に駆動するようになる。これと共に、本発明のデータ駆動装置はイーブン・フレームでオッド・フレームと画素電圧充電順序を変えて駆動するようになる。これにより、時分割駆動による充電時間の差によりオッド・フレームで発生された画素電圧の充電量の差をイーブン・フレームで補償することができるようになる。この結果、データラインを時分割駆動の際に画素電圧の充電量の差によるフリッカ現象を防止することができるようになる。
【０１６５】
図１５ａ及び図１５ｂはデータラインを時分割駆動する場合、画素電圧の充電順序をライン単位及びフレーム単位に変えて駆動するための駆動波形を図示したものである。特に、図１５ａはオッド・フレームで図４及び図８に図示されたデータ駆動装置で第１乃至第４データライン（ＤＬ１乃至ＤＬ４）を駆動するための信号波形を図示して、図１５ｂはイーブン・フレームでの信号波形を図示する。
【０１６６】
オッド・フレームに当たる図１５ａにおいて、第１水平期間（Ｈ１）の中の前半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［１、１］、［１、２］が選択される。画素データ［１、１］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［１、２］は負極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［１、３］、［１、４］が選択される。画素データ［１、３］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給されて、画素データ［１、４］は負極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。
【０１６７】
そして、第２水平期間（Ｈ１）の中の前半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により第１水平期間（Ｈ１）とは異なるように画素データ［２、３］、［２、４］が選択される。画素データ［２、３］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［２、４］は正極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）によりオッド画素データ［２、１］、［２、２］が選択される。画素データ［２、１］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給されて、画素データ［２、２］は正極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。
【０１６８】
このようにオッド・フレームで本発明のデータ駆動装置はデータラインを時分割駆動すると共にドット・インバージョン方式に駆動するようになる。更にライン単位に画素電圧の充電順序を変えて駆動するようになる。
【０１６９】
イーブン・フレームに当たる図１５ｂにおいて、第１水平期間（Ｈ１）の中の前半部であるＨ/２期間で択制御信号（θ１及び/またはθ２）により画素データ［１、３］と画素データ［１、４］が選択される。画素データ［１、３］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［１、４］は正極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）によりオッドデータ［１、１］、［１、２］が選択される。画素データ［１、１］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［１、２］は正極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。
【０１７０】
そして、第２水平期間（Ｈ１）の中の前半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により前記第１水平期間（Ｈ１）とは異なるように画素データ［２、１］、［２、２］が選択される。画素データ［２、１］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［２、２］は負極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）によりオッド画素データ［２、３］、［２、４］が選択される。画素データ［２、３］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［２、４］は負極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。
【０１７１】
このようにイーブン・フレームで本発明のデータ駆動装置はデータラインを時分割駆動してドット・インバージョン方式に駆動するようになる。また、本発明のデータ駆動装置はライン単位に画素電圧充電順序を変えて駆動すると共にイーブン・フレームでオッド・フレームと画素電圧の充電順序を変えて駆動するようになる。これにより、時分割駆動による充電時間の差により発生された画素電圧の充電量の差を補償することができるようになる。これとは異なり、複数個のライン単位、例えば２ラインの単位に画素電圧の充電順序を変えると共にフレーム単位に画素電圧の充電順序を変える場合にも画素電圧の充電量の差を補償することができるようになる。この結果、データラインを時分割駆動の際に画素電圧の充電量の差によるフリッカ現象を防止することができるようになる。
【０１７２】
図１６ａ及び図１６ｂはコラム・インバージョン方式に駆動されるデータラインを時分割駆動する場合、画素電圧の充電順序をライン単位及びフレーム単位に変えて駆動するための駆動波形を図示したものである。特に、図１６ａはオッド・フレームで図４及び図８に図示されたデータ駆動装置で第１乃至第４データライン（ＤＬ１乃至ＤＬ４）を駆動するための信号波形を図示して、図１６ｂはイーブン・フレームでの信号波形を図示する。
【０１７３】
オッド・フレームに当たる図１６ａにおいて、第１水平期間（Ｈ１）の中の前半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［１、１］、［１、２］が選択される。画素データ［１、１］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［１、２］は負極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）のそれぞれにより画素データ［１、３］と画素データ［１、４］が選択される。画素データ［１、３］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［１、４］は負極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。
【０１７４】
そして、第２水平期間（Ｈ１）の中の前半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により前記第１水平期間（Ｈ１）とは異なるように画素データ［２、３］、［２、４］が選択される。画素データ［２、３］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［２、４］は負極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［２、１］、画素データ［２、２］が選択される。画素データ［２、１］は極性制御信号（図示しない）により正極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［２、２］は負極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。
【０１７５】
このようにオッド・フレームで本発明のデータ駆動装置はデータラインを時分割駆動すると共にコラム・インバージョン方式に駆動するようになる。更にライン単位に画素電圧の充電順序を変えて駆動するようになる。
【０１７６】
イーブン・フレームに当たる図１６ｂにおいて、第１水平期間（Ｈ１）の中の前半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［１、３］、［１、４］が選択される。画素データ［１、３］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［１、４］は正極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［１、１］、［１、２］が選択される。画素データ［１、１］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［１、２］は正極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。
【０１７７】
そして、第２水平期間（Ｈ１）の中の前半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［２、１］、［２、２］が選択される。画素データ［２、１］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第１データライン（ＤＬ１）に供給され、画素データ［２、２］は正極性の画素電圧信号に変換されて第２データライン（ＤＬ２）に供給される。続いて、後半部であるＨ/２期間で選択制御信号（θ１及び/またはθ２）により画素データ［２、３］、［２、４］が選択される。画素データ［２、３］は極性制御信号（図示しない）により負極性の画素電圧信号に変換されて第３データライン（ＤＬ３）に供給され、画素データ［２、４］は正極性の画素電圧信号に変換されて第４データライン（ＤＬ４）に供給される。
【０１７８】
このようにイーブン・フレームで本発明のデータ駆動装置はデータラインを時分割駆動してコラム・インバージョン方式に駆動するようになる。また、本発明のデータ駆動装置はライン単位に画素電圧充電順序を変えて駆動すると共にイーブン・フレームでオッド・フレームと画素電圧の充電順序を変えて駆動するようになる。これにより、時分割駆動による充電時間の差により発生された画素電圧の充電量の差を補償することができるようになる。これとは異なり、複数個のライン単位、例えば２ラインの単位に画素電圧の充電順序を変えると共にフレーム単位に画素電圧の充電順序を変える場合にも画素電圧の充電量の差を補償することができるようになる。この結果、データラインを時分割駆動の際に画素電圧の充電量の差によるフリッカ現象を防止することができるようになる。
【０１７９】
【発明の効果】
上述したところのように、本発明による液晶表示装置のデータ駆動装置及び方法ではＤＡＣ部を時分割駆動することでｎ＋１個のＤＡＣを利用して少なくとも２ｎ個のデータラインを駆動することができるようになる。これにより、本発明による液晶表示装置のデータ駆動装置及び方法によると、データ・ドライバＩＣの数を従来対比の半分に減らすことができるようになるので製造単価を節減することができるようになる。
【０１８０】
また、本発明による液晶表示装置のデータ駆動装置及び方法では時分割駆動の際に画素電圧の充電順序をライン単位、複数個のライン単位、フレーム単位、ライン単位及びフレーム単位、または複数個のライン単位及びフレーム単位に変えて駆動するようになる。これにより時分割駆動による充電時間の差により発生される画素電圧の充電量の差を補償してフリッカ現象を防止することができるようになる。
【０１８１】
以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】 従来の液晶表示装置の構成を概略的に図示した図面である。
【図２】 図１に図示されたデータ・ドライバＩＣの詳細の構成を図示したブロック図である。
【図３ａ】 図２に図示されたデータ・ドライバＩＣの奇数フレーム及び偶数フレームの駆動波形図である。
【図３ｂ】 図２に図示されたデータ・ドライバＩＣの奇数フレーム及び偶数フレームの駆動波形図である。
【図４】 本発明の実施の形態によるデータ・ドライバＩＣの構成を図示したブロック図である。
【図５ａ】 図４に図示されたデータ・ドライバＩＣの奇数フレーム及び偶数フレームの駆動波形図である。
【図５ｂ】 図４に図示されたデータ・ドライバＩＣの奇数フレーム及び偶数フレームの駆動波形図である。
【図６】 極性制御信号がロー状態である場合に図４に図示されたデータ・ドライバＩＣ内でのデータ流れ図である。
【図７】 極性制御信号がハイ状態である場合に図４に図示されたデータ・ドライバＩＣ内でのデータ流れ図である。
【図８】 本発明の異なる実施の形態によるデータ・ドライバＩＣの構成を図示したブロック図である。
【図９ａ】 図８に図示されたデータ・レジスタ部の駆動波形図である。
【図９ｂ】 図８に図示されたデータ・レジスタ部の駆動波形図である。
【図１０ａ】 図８に図示されたデータ・ドライバＩＣの奇数フレーム及び偶数フレームの駆動波形図である。
【図１０ｂ】 図８に図示されたデータ・ドライバＩＣの奇数フレーム及び偶数フレームの駆動波形図である。
【図１１】 極性制御信号がロー状態である場合に図８に図示されたデータ・ドライバＩＣ内でのデータ流れ図である。
【図１２】 極性制御信号がハイ状態である場合に図８に図示されたデータ・ドライバＩＣ内でのデータ流れ図である。
【図１３】 図４及び図８に図示されたデータ・ドライバＩＣが適用された液晶表示装置の構成を概略的に図示した図面である。
【図１４ａ】 ドット・インバージョン方式に駆動されるデータラインを時分割する場合にフレーム単位に充電順序を変えて駆動するための信号波形図である。
【図１４ｂ】 ドット・インバージョン方式に駆動されるデータラインを時分割する場合にフレーム単位に充電順序を変えて駆動するための信号波形図である。
【図１５ａ】 ドット・インバージョン方式に駆動されるデータラインを時分割する場合にライン単位及びフレーム単位に充電順序を変えて駆動するための信号波形図である。
【図１５ｂ】 ドット・インバージョン方式に駆動されるデータラインを時分割する場合にライン単位及びフレーム単位に充電順序を変えて駆動するための信号波形図である。
【図１６ａ】 コラム・インバージョン方式に駆動されるデータラインを時分割する場合にライン単位及びフレーム単位に充電順序を変えて駆動するための信号波形図である。
【図１６ｂ】 コラム・インバージョン方式に駆動されるデータラインを時分割する場合にライン単位及びフレーム単位に充電順序を変えて駆動するための信号波形図である。
【符号の説明】
２、７２：液晶パネル、４、７４：データ・ドライバＩＣ、６、７６：データＴＣＰ、８、７８：ゲート・ドライバＩＣ、１０、８０：ゲートＴＣＰ、１２、４２、１０２：シフト・レジスタ・アレイ、１３、４８、１０８：第１ラッチ、１４、４４、１０４：シフト・レジスタ、１５、５４、１１４：第１マルチプレクサ・アレイ、１７、５６、１１６：第１マルチプレクサ、１６、４６、１０６：第１ラッチ・アレイ、１８、５０、１１０：第２ラッチ・アレイ、１９、５２、１１２：第２ラッチ、２０、６２、１２２：ＤＡＣアレイ、２２、６４、１２６：ＮＤＡＣ、２４、６６、１２４：ＰＤＡＣ、２６、６８、１２８：バッファ・アレイ、２８、７０、１３０：バッファ、３０、５８、１４０：第２マルチプレクサ・アレイ、３２、６０、１４２：第２マルチプレクサ、３４、８８、１４８：データ・レジスタ、３６、９０、１５０：ガンマ電圧部、８０：第３マルチプレクサ・アレイ、８２：第３マルチプレクサ、８４、１４４：ディマルチプレクサ・アレイ、８６、１４６：ディマルチプレクサ。

Claims (3)

1. 液晶表示装置をドット・インバージョン方式で駆動するために、前記液晶表示装置の奇数番目のデータラインと偶数番目のデータラインに互いに異なる極性の画素電圧信号を供給するデータ駆動装置において、
   サンプリング信号を順次発生するためのシフト・レジスタ・アレイと；
   前記サンプリング信号に応答して２ｎ（ｎは正数）個のデータラインに供給される前記２ｎ個の画素データを所定の単位ずつ順次ラッチして同時に出力するためのラッチ・アレイと；
   前記ラッチ・アレイから入力された前記２ｎ個の画素データを１水平期間（１Ｈ）にｎ個ずつ時分割して供給するために、ｎ個の第１マルチプレクサを包含し、前記ｎ個の第１マルチプレクサ中、奇数番目の第１マルチプレクサのそれぞれは、第１選択制御信号に応答して２個の奇数番目のデータラインに供給される２個の奇数番目の画素データを時分割して出力し、偶数番目の第１マルチプレクサのそれぞれは、前記第１選択制御信号と反転された第２選択制御信号に応答して２個の偶数番目のデータラインに供給される２個の偶数番目の画素データを時分割して出力する第１マルチプレクサ・アレイと；
   前記第１マルチプレクサ・アレイから前記ｎ個ずつ時分割された画素データをｎ個の画素電圧信号に変換するために、ｎ＋１個のディジタルーアナログ変換器を包含し、ｎ＋１個のディジタルーアナログ変換器は正極性のディジタルーアナログ変換器と負極性のディジタルーアナログ変換器が交互に配置されたディジタルーアナログ変換アレイと；
   前記２ｎ個のデータラインをｎ個ずつ時分割して前記ｎ個の画素電圧信号を供給するために、ｎ個のディマルチプレクサを包含し、前記ｎ個のディマルチプレクサ中奇数番目のディマルチプレクサのそれぞれは、前記第１選択制御信号に応答して２個の奇数番目のデータラインを時分割駆動し、偶数番目のディマルチプレクサのそれぞれは、前記第２選択制御信号に応答して２個の偶数番目のデータラインを時分割駆動するディマルチプレクサ・アレイと；
   前記第１マルチプレクサ・アレイと前記ディジタルーアナログ変換アレイとの間に接続されたｎ−１個の第２マルチプレクサを包含し、前記ｎ−１個の第２マルチプレクサのそれぞれは、前記１水平期間ごと極性反転される極性制御信号に応答して、隣接した２個の前記第１マルチプレクサの出力中いずれか１つを選択するものであり、前記第１マルチプレクサ・アレイからの前記ｎ個の画素データの進行経路を決定し、前記ｎ＋１個のディジタルーアナログ変換器中ｎ個に入力されるようにする第２マルチプレクサ・アレイと；
   前記ディジタルーアナログ変換アレイと前記ディマルチプレクサ・アレイとの間に接続されたｎ個の第３マルチプレクサを包含し、前記ｎ個の第３マルチプレクサのそれぞれは、前記極性制御信号に応答し、隣接した２個の前記ディジタルーアナログ変換器の出力中いずれか１つを選択するものであり、前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧信号の進行経路を決定し、前記ｎ個のディマルチプレクサに供給する第３マルチプレクサ・アレイと；
   前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧信号バッファリングして前記第３マルチプレクサ・アレイに出力するバッファ・アレイとを具備し、
   第１マルチプレクサ・アレイと前記ディマルチプレクサ・アレイは、前記第１及び第２選択制御信号に応答し、前記時分割された画素データと画素電圧信号の供給順序をライン及びフレーム中少なくとも１つの特定の単位毎に交互に変えて供給し時分割された画素電圧信号の充電量の差を補償することを特徴とする液晶表示装置のデータ駆動装置。
2. 前記第１及び第２選択制御信号は１／２水平期間毎に反転されることを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
3. 液晶表示装置をドット・インバージョン方式で駆動するために、前記液晶表示装置の奇数番目のデータラインと偶数番目のデータラインに互いに異なる極性の画素電圧信号を供給するデータ駆動装置において、
   サンプリング信号を順次発生するためのシフト・レジスタ・アレイと；
   前記サンプリング信号に応答して２ｎ（ｎは正数）個のデータラインに供給される前記２ｎ個の画素データを所定の単位ずつ順次ラッチして同時に出力するためのラッチ・アレイと；
   前記ラッチ・アレイから入力された前記２ｎ個の画素データを１水平期間（１Ｈ）にｎ個ずつ時分割して供給するために、ｎ個の第１マルチプレクサを包含し、前記ｎ個の第１マルチプレクサ中、奇数番目の第１マルチプレクサのそれぞれは、第１選択制御信号に応答して２個の奇数番目のデータラインに供給される２個の奇数番目の画素データを時分割して出力し、偶数番目の第１マルチプレクサのそれぞれは、前記第１選択制御信号と反転された第２選択制御信号に応答して２個の偶数番目のデータラインに供給される２個の偶数番目の画素データを時分割して出力する第１マルチプレクサ・アレイと；
   前記第１マルチプレクサ・アレイから前記ｎ個ずつ時分割された画素データをｎ個の画素電圧信号に変換するために、ｎ＋１個のディジタルーアナログ変換器を包含し、ｎ＋１個のディジタルーアナログ変換器は正極性のディジタルーアナログ変換器と負極性のディジタルーアナログ変換器が交互に配置されたディジタルーアナログ変換アレイと；
   前記２ｎ個のデータラインをｎ個ずつ時分割して前記ｎ個の画素電圧信号を供給するために、ｎ個のディマルチプレクサを包含し、前記ｎ個のディマルチプレクサ中奇数番目のディマルチプレクサのそれぞれは、前記第１選択制御信号に応答して２個の奇数番目のデータラインを時分割駆動し、偶数番目のディマルチプレクサのそれぞれは、前記第２選択制御信号に応答して２個の偶数番目のデータラインを時分割駆動するディマルチプレクサ・アレイと；
   前記ディジタルーアナログ変換アレイと前記ディマルチプレクサ・アレイとの間に接続されたｎ個の第２マルチプレクサを包含し、前記ｎ個の第２マルチプレクサのそれぞれは、前記１水平期間ごと極性反転される極性制御信号に応答して、隣接した２個の前記ディジタルーアナログ変換器の出力中いずれか１つを選択するものであり、前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧データの進行経路を決定し、前記ｎ個のディマルチプレクサに供給する第２マルチプレクサ・アレイと；
   前記ディジタルーアナログ変換アレイからの前記ｎ個の画素電圧信号バッファリングして前記第２マルチプレクサ・アレイに出力するバッファ・アレイと；
   外部から入力された前記２ｎ個の画素データを再整列して前記ラッチ・アレイに出力するデータ・レジスタ部を具備し、
   前記データ・レジスタ部は、
   前記２ｎ個の画素データ中４ｋ−３（ｋは偶の整数）番目の画素データと４ｋ−２番目の画素データを相互交換して再整列し、第１水平期間では前記再整列された画素データを前記ラッチ・アレイに出力し、第２水平期間では前記再整列された画素データを２チャンネルずつ遅延させて前記ラッチ・アレイに出力して、前記第１及び第２水平期間が交互になるように駆動し、
   前記第１マルチプレクサ・アレイと前記ディマｋルチプレクサ・アレイは、前記第１及び第２選択制御信号に応答し、前記時分割された画素データと画素電圧信号の供給順序をライン及びフレーム中少なくとも１つの特定の単位毎に交互に変えて供給し時分割された画素電圧信号の充電量の差を補償することを特徴とする液晶表示装置のデータ駆動装置。

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