JPH07129124A - 画素配列表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 サンプリングパルス信号の遅延に起因する輝
度差の発生およびコントラストの低下を抑制する。 【構成】 水平ドライバ１１は、タイミングジェネレー
タ１１Ａおよびサンプルホールド回路１１Ｂを含む。水
平ドライバ１２は、タイミングジェネレータ１２Ａおよ
びサンプルホールド回路１２Ｂを含む。アナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂは、可変移相器６１，６２，６３
を経てサンプルホールド回路１１Ｂ，１２Ｂのそれぞれ
に供給される。これにより、サンプルホールド回路１１
Ｂ，１２Ｂに供給されるアナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂの位相が調節される。したがって、アナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂのサンプリング点が適正に調節さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のアナログドラ
イバを用いて駆動される液晶ディスプレイおよびプラズ
マディスプレイなどの画素が配列された表示装置に関す
るものである。

【０００２】

【従来の技術】従来、液晶ディスプレイおよびプラズマ
ディスプレイ等の画素が配列された表示装置（以下フラ
ットディスプレイと呼ぶ）が知られている。

【０００３】前記フラットディスプレイのうちのたとえ
ば液晶ディスプレイにおける液晶パネルの駆動回路に
は、映像信号を入力して画素信号を導出する水平ドライ
バと、線順次走査のための垂直ドライバとが用いられ
る。特にディスプレイの高精細化により画素が多く設け
られた液晶ディスプレイの駆動回路においては、多数の
画素に対応するために複数個の水平ドライバが用いられ
ている。

【０００４】また、液晶パネルでの多色化および多階調
化を実現するために、水平ドライバとして一般的にアナ
ログドライバが用いられる。この場合、前記アナログド
ライバに中間階調に対応するアナログ電圧を印加するこ
とにより液晶パネルに中間階調を表示するようになって
いる。

【０００５】図１０は、従来の液晶パネルの駆動回路の
ブロック図である。図１０を参照して、この液晶パネル
の駆動回路は、第１の水平ドライバ１１，第２の水平ド
ライバ１２、垂直ドライバ２、液晶パネル３および映像
処理回路５を含む。

【０００６】液晶パネル３は、画素をマトリックス状に
配列したものである。第１の水平ドライバ１１は液晶パ
ネル３の水平方向の左半分の画素に対応するものであ
り、第２の水平ドライバ１２は右半分の画素に対応する
ものである。第１の水平ドライバ１１は、タイミングジ
ェネレータ１１Ａおよびサンプルホールド回路１１Ｂを
含む。第２の水平ドライバ１２は、タイミングジェネレ
ータ１２Ａおよびサンプルホールド回路１２Ｂを含む。

【０００７】サンプルホールド回路１１Ｂ，１２Ｂの各
々は、スイッチＳＷ，コンデンサＣおよびバッファアン
プＢＡを１組とした所定数の素子の組を含む。サンプル
ホールド回路１１Ｂ，１２Ｂにおける前記素子の組の合
計数は、液晶パネル３の水平方向に配された画素数と同
じ数だけ設けられる。

【０００８】タイミングジェネレータ１１Ａ，１２Ａの
それぞれは、クロック信号ＣＬＫを受ける。サンプルホ
ールド回路１１Ｂ，１２Ｂの各々は、映像処理回路５か
ら出力されるアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂをスイ
ッチＳＷのそれぞれの一端に受ける。

【０００９】さらに、サンプルホールド回路１１Ｂは、
タイミングジェネレータ１１Ａの出力信号を各スイッチ
ＳＷの制御信号として受ける。サンプルホールド回路１
２Ｂは、タイミングジェネレータ１２Ａの出力信号を各
スイッチＳＷの制御信号として受ける。サンプルホール
ド回路１１Ｂ，１２Ｂの各々においては、スイッチＳＷ
の他端からの信号をバッファアンプＢＡおよびコンデン
サＣが受ける。

【００１０】液晶パネル３は、垂直ドライバ２の出力信
号と、第１の水平ドライバ１１および第２の水平ドライ
バ１２のそれぞれのバッファアンプＢＡからの出力信号
を受ける。

【００１１】次に、図１０の液晶パネルの駆動回路の動
作について説明する。映像処理回路５においてγ補正等
の映像処理がなされたアナログ映像信号としてのアナロ
グＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂが、サンプルホールド回路
１１Ｂ，１２Ｂのそれぞれに入力される。また、クロッ
ク信号ＣＬＫがタイミングジェネレータ１１Ａ，１２Ａ
のそれぞれに入力される。

【００１２】タイミングジェネレータ１１Ａ，１２Ａの
それぞれは、入力されたクロック信号ＣＬＫに基づいて
アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの周波数と同じ周波
数のサンプリングパルス信号を発生させる。前記サンプ
リングパルス信号は、タイミングジェネレータ１１Ａか
らサンプルホールド回路１１Ｂに与えられるとともにタ
イミングジェネレータ１２Ａからサンプルホールド回路
１２Ｂに与えられる。

【００１３】サンプルホールド回路１１Ｂ，１２Ｂの各
々においては、サンプリングパルス信号の立上がりおよ
び立下がりのそれぞれのタイミングによって各スイッチ
ＳＷが閉成され、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの
サンプリング値が、対応するコンデンサＣにホールドさ
れる。

【００１４】このような信号のホールド動作は、１水平
期間において行なわれる。そして、次の水平期間におい
て、コンデンサＣのホールド値が、対応するバッファア
ンプＢＡを介して、線順次で液晶パネル３に向けて出力
される。

【００１５】液晶パネル３では、第１の水平ドライバ１
１および第２の水平ドライバ１２による水平走査と、垂
直ドライバ２による垂直走査とに基づいてアナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂに基づく画像を表示する。

【００１６】

【発明が解決しようとする課題】ところが、前述した図
１０に示される駆動回路を有するフラットディスプレイ
においては、次のような問題があった。以下にその問題
について説明する。図１１は、図１０の液晶パネルの駆
動回路における主要な信号波形を示すタイミングチャー
トである。

【００１７】図１１においては、アナログＲ，Ｇ，Ｂ信
号Ｒ，Ｇ，Ｂ、サンプリングパルス信号ＳＰおよびクロ
ック信号ＣＬＫが、第１および第２の水平ドライバ１
１，１２のそれぞれについて示される。図１１におい
て、ｘ−ｘ線の左側が第１の水平ドライバ１１について
の波形図であり、その右側が第２の水平ドライバ１２に
ついての波形図である。

【００１８】また、サンプリングパルス信号ＳＰは、ク
ロック信号ＣＬＫの１パルスごとに、サンプルホールド
回路１１Ｂ，１２ＢのスイッチＳＷのそれぞれに順次１
パルスずつ与えられるものである。

【００１９】しかし、図１１においては、サンプリング
パルス信号ＳＰと、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂ
およびクロック信号ＣＬＫとの対応関係を明らかにする
ために各スイッチＳＷに与えられるサンプリングパルス
信号ＳＰを時系列的に合成して示してある。

【００２０】図１０の第１および第２の水平ドライバ１
１，１２のそれぞれは、アナログドライバであるため、
そのアナログドライバを構成する回路の回路定数等の電
気的特性によりサンプルホールド回路１１Ｂ，１２Ｂの
それぞれに供給されるサンプリングパルス信号ＳＰは、
図１１に示されるようにクロック信号ＣＬＫに対して遅
延する。

【００２１】また、第１および第２の水平ドライバ１
１，１２が異なるＬＳＩチップに設けられている場合に
は、ＬＳＩチップ間での電気的特性が異なる。このよう
な場合においては、ＬＳＩチップ間での電気的特性の相
違によって、サンプルホールド回路１１Ｂに供給される
サンプリングパルス信号ＳＰと、サンプルホールド回路
１２Ｂに供給されるサンプリングパルス信号ＳＰとの遅
延差は、一般的に１０ｎｓ以上となる。

【００２２】ここで、図１０の第１および第２の水平ド
ライバ１１，１２におけるクロック信号ＣＬＫに対する
サンプリングパルス信号ＳＰの遅延量をそれぞれ５ｎ
ｓ，１５ｎｓと仮定する。そして、アナログＲ，Ｇ，Ｂ
信号Ｒ，Ｇ，Ｂが２．５Ｖのバイアスを有し、周波数１
５ＭＨｚ、振幅５Ｖｐ−ｐの正弦波であると仮定する。

【００２３】この場合、図１１における第１の水平ドラ
イバ側のアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの最大値の
サンプリング点Ａにおける電位ＶＡは下記（１）式で表
わされる値となる。

【００２４】

【数１】

【００２５】また、第２の水平ドライバ側の最大値のサ
ンプリング点Ｂにおける電位ＶＢは下記（２）式で表わ
される値となる。

【００２６】

【数２】

【００２７】このように、第１および第２の水平ドライ
バ間でサンプリングパルス信号ＳＰに遅延差があると、
サンプリングされた最大値において大きな電位差が生じ
る。その結果、液晶パネル３の画面の左右で輝度差が生
じるという問題がある。

【００２８】一方、第１の水平ドライバ側の最小値のサ
ンプリング点Ｃにおける電位ＶＣは下記（３）式で表わ
される値になる。

【００２９】

【数３】

【００３０】また、第２の水平ドライバ側の最小値のサ
ンプリング点Ｄにおける電位ＶＤは下記（４）式で表わ
される値となる。

【００３１】

【数４】

【００３２】ここで、サンプリング点Ｂ−Ｄ間の電位差
に注目すると、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの振
幅が５Ｖｐ−ｐであるのに対して、Ｂ−Ｄ間の電位差は
０．７８Ｖでしかない。その結果、液晶パネル３の画面
においてコントラストが低下するという問題がある。

【００３３】また、Ｒ，Ｇ，Ｂ信号のそれぞれに対応し
て３枚の液晶パネルを使用する液晶プロジェクタなどの
表示装置では、液晶パネルごとに水平ドライバが必要と
なる。このような表示装置では、アナログＲ，Ｇ，Ｂ信
号の各信号用の水平ドライバのサンプリングパルス信号
の遅延差が生じると、白バランスが崩れてしまうという
問題がある。

【００３４】本発明は、このような問題を解消するため
になされたものであり、サンプリングパルス信号の遅延
に起因する輝度差の発生およびコントラストの低下を抑
制することを可能とする画素配列表示装置を提供するこ
とを目的とする。

【００３５】

【課題を解決するための手段】請求項１に記載の本発明
は、画素を配列した表示手段、駆動手段および位相調節
手段を備え、駆動手段がパルス発生手段およびサンプル
ホールド手段を含む。

【００３６】駆動手段は、映像信号およびクロック信号
を受け、これらの信号に応答して表示手段を駆動する。

【００３７】駆動手段に含まれるパルス発生手段は、ク
ロック信号に応答して表示手段の所定方向に並ぶ画素の
それぞれに対応して映像信号をサンプリングするための
サンプリングパルス信号を発生させる。

【００３８】駆動手段に含まれるサンプルホールド手段
は、サンプリングパルス信号に応答して、映像信号のサ
ンプルホールドを表示手段の前記所定方向に並ぶ画素の
それぞれに対応して行ない、そのホールド値を表示手段
に供給する。

【００３９】位相調節手段は、駆動手段に供給される映
像信号の位相を調節する。請求項２に記載の本発明は、
画素を配列した第１の表示手段、画素を配列した第２の
表示手段、画素を配列した第３の表示手段、第１の駆動
手段、第２の駆動手段、第３の駆動手段、および位相調
節手段を備え、第１の駆動手段が第１のパルス発生手段
および第１のサンプルホールド手段を含み、第２の駆動
手段が第２のパルス発生手段および第２のサンプルホー
ルド手段を含み、第３の駆動手段が第３のパルス発生手
段および第３のサンプルホールド手段を含む。

【００４０】第１の駆動手段は、第１の映像信号および
クロック信号を受け、これらの信号に応答して第１の表
示手段を駆動する。第２の駆動手段は、第２の映像信号
およびクロック信号を受け、これらの信号に応答して第
２の表示手段を駆動する。第３の駆動手段は第３の映像
信号およびクロック信号を受け、これらの信号に応答し
て第３の表示手段を駆動する。

【００４１】第１の駆動手段に含まれる第１のパルス発
生手段は、クロック信号に応答して第１の表示手段の所
定方向に並ぶ画素のそれぞれに対応して第１の映像信号
をサンプリングするための第１のサンプリングパルス信
号を発生させる。第１の駆動手段に含まれる第１のサン
プルホールド手段は、第１のサンプリングパルス信号に
応答して、第１の映像信号のサンプルホールドを第１の
表示手段の所定方向に並ぶ画素のそれぞれに対応して行
い、そのホールド値を第１の表示手段に供給する。

【００４２】第２の駆動手段に含まれる第２のパルス発
生手段は、クロック信号に応答して第２の表示手段の所
定方向に並ぶ画素のそれぞれに対応して第２の映像信号
をサンプリングするための第２のサンプリングパルス信
号を発生させる。第２の駆動手段に含まれる第２のサン
プルホールド手段は、第２のサンプリングパルス信号に
応答して、第２の映像信号のサンプルホールドを第２の
表示手段の所定方向に並ぶ画素のそれぞれに対応して行
い、そのホールド値を第２の表示手段に供給する。

【００４３】第３の駆動手段に含まれる第３のパルス発
生手段は、クロック信号に応答して第３の表示手段の所
定方向に並ぶ画素のそれぞれに対応して第３の映像信号
をサンプリングするための第３のサンプリングパルス信
号を発生させる。第３の駆動手段に含まれる第３のサン
プルホールド手段は、第３のサンプリングパルス信号に
応答して、第３の映像信号のサンプルホールドを第３の
表示手段の所定方向に並ぶ画素のそれぞれに対応して行
い、そのホールド値を第３の表示手段に供給する。

【００４４】位相調節手段は、第１、第２および第３の
駆動手段に供給される第１、第２および第３の映像信号
のそれぞれの位相を調節する。

【００４５】

【作用】請求項１に記載の本発明によれば、駆動手段に
おいてパルス発生手段がサンプリングパルス信号を発生
させる。そして、サンプルホールド手段がサンプリング
パルス信号に応答してサンプリングした映像信号を表示
手段に供給する。駆動手段に供給される映像信号は、位
相調節手段により位相が調節される。その位相の調節に
よって、映像信号におけるサンプリング点を調節するこ
とが可能である。

【００４６】請求項２に記載の本発明によれば、第１の
駆動手段において第１のパルス発生手段が第１のサンプ
リングパルス信号を発生させる。そして、第１のサンプ
ルホールド手段が第１のサンプリングパルス信号に応答
してサンプリングした第１の映像信号を第１の表示手段
に供給する。

【００４７】第２の駆動手段において第２のパルス発生
手段が第２のサンプリングパルス信号を発生させる。そ
して、第２のサンプルホールド手段が第２のサンプリン
グパルス信号に応答してサンプリングした第２の映像信
号を第２の表示手段に供給する。

【００４８】第３の駆動手段において第３のパルス発生
手段が第３のサンプリングパルス信号を発生させる。そ
して、第３のサンプルホールド手段が第３のサンプリン
グパルス信号に応答してサンプリングした第３の映像信
号を第３の表示手段に供給する。

【００４９】第１、第２および第３の駆動手段に供給さ
れる第１、第２および第３の映像信号のそれぞれは、位
相調節手段により位相が調節される。その位相の調節に
よって、第１、第２および第３の映像信号の各々におけ
るサンプリング点を調節することが可能である。

【００５０】

【実施例】次に本発明の実施例を図面に基づいて詳細に
説明する。

【００５１】第１実施例 図１は、第１実施例によるフラットディスプレイを構成
する回路の要部の概略構成を示すブロック図である。

【００５２】図１を参照して、このフラットディスプレ
イの回路には、チューナ（図示せず）から入力され、映
像検波回路（図示せず）を経た復号映像信号ＶＳと、外
部入力端子（図示せず）から入力された映像信号として
のアナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１および同期
信号ＳＹ１とが供給される。

【００５３】このフラットディスプレイの回路は、クロ
マカラー復調回路４１、同期分離回路４２、タイミング
制御回路４３、切換スイッチ４４，４４，４４，４５、
映像処理回路５、可変移相器６１，６２，６３、水平ド
ライバ１、垂直ドライバ２および液晶パネル３を含む。

【００５４】水平ドライバ１は、第１の水平ドライバ１
１および第２の水平ドライバ１２を含む。映像処理回路
５は、ユーザコントロール回路５１、γ補正回路５２、
極性切替回路５３およびバッファアンプ５４を含む。

【００５５】復号映像信号ＶＳは、クロマカラー復調回
路４１および同期分離回路４２に供給される。

【００５６】クロマカラー復調回路４１は、復号映像信
号ＶＳを復調し、アナログＲ，Ｇ，Ｂ信号Ｒ２，Ｇ２，
Ｂ２を発生させる。このアナログＲ，Ｇ，Ｂ信号Ｒ２，
Ｇ２，Ｂ２のそれぞれは、色差信号と輝度信号とを合成
することによって生成されるものである。アナログＲ，
Ｇ，Ｂ信号Ｒ２，Ｇ２，Ｂ２のそれぞれは、切換スイッ
チ４４，４４，４４にそれぞれが供給される。

【００５７】この切換スイッチ４４，４４，４４には、
アナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１も供給され
る。スイッチ４４，４４，４４のそれぞれは、所定の制
御信号によって同時に切換わるものである。

【００５８】スイッチ４４，４４，４４は、その動作に
よって、アナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１およ
びＲ２，Ｇ２，Ｂ２のいずれか一方の組を、液晶パネル
３に表示させるためのアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，
Ｂとしてユーザコントロール回路５１に供給する。

【００５９】ユーザコントロール回路５１は、液晶パネ
ル３に表示される画像のコントラスト、ブライトおよび
ティントのそれぞれを使用者の好みに応じて調整する回
路である。このユーザコントロール回路５１には、コン
トラスト制御信号Ｓ１、ブライト制御信号Ｓ２およびテ
ィント制御信号Ｓ３が供給される。

【００６０】ユーザコントロール回路５１では、コント
ラスト制御信号Ｓ１、ブライト制御信号Ｓ２およびピン
ト制御信号Ｓ３のそれぞれに応答して、アナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂについて、コントラスト、ブライ
トおよびティントの調整処理を行なう。

【００６１】その調整処理後のアナログＲ，Ｇ，Ｂ信号
Ｒ，Ｇ，Ｂは、γ補正回路５２、極性切替回路５３およ
びバッファアンプ５４を経て出力される。その出力信号
は、可変移相器６１，６２，６３を介して水平ドライバ
１の第１および第２の水平ドライバ１１，１２のそれぞ
れに供給される。

【００６２】アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂについ
て、γ補正回路５２ではγ補正処理が行なわれる。そし
て、極性切替回路５３では信号の極性切替処理が行なわ
れる。そして、バッファアンプ５４ではアナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂが増幅される。

【００６３】同期分離回路４２は、複合映像信号ＶＳか
ら同期信号ＳＹ２を分離し、分離した同期信号ＳＹ２を
切換スイッチ４５へ供給する。この切換スイッチ４５に
は、同期信号ＳＹ１も供給される。切換スイッチ４５
は、スイッチ４４に供給される制御信号と同じ制御信号
に応答して切換わるものであり、その動作によって、同
期信号ＳＹ１，ＳＹ２の一方を選択的にタイミング制御
回路４３に供給する。

【００６４】これにより、切換スイッチ４４においてア
ナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１が選択される場
合は切換スイッチ４５において同期信号ＳＹ１が選択さ
れ、逆に、切換スイッチ４４においてアナログＲ，Ｇ，
Ｂ信号Ｒ２，Ｇ２，Ｂ２が選択される場合は切換スイッ
チ４５において同期信号ＳＹ２が選択される。

【００６５】タイミング制御回路４３は、供給された同
期信号に基づいて、水平ドライバ１における第１および
第２の水平ドライバ１１，１２と、垂直ドライバ２とを
駆動するためのクロック信号を発生させる。そのクロッ
ク信号は、第１および第２の水平ドライバ１１，１２と
垂直ドライバ２とに供給される。

【００６６】次に、液晶パネル３の駆動回路について詳
細に説明する。図２は、第１実施例による液晶パネルの
駆動回路のブロック図である。図２において図１０と一
致する部分には同一の参照符号を付し、その説明を省略
する。

【００６７】図２の駆動回路が図１０の駆動回路と異な
るのは、サンプルホールド回路１１Ｂ，１２Ｂのそれぞ
れに供給されるアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの信
号線のそれぞれに可変移相器６１，６２，６３が設けら
れていることである。

【００６８】可変移相器６１，６２，６３には、たとえ
ば、可変遅延線が用いられる。動作において、アナログ
Ｒ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂのそれぞれは、可変移相器６
１，６２，６３によって所定量遅延させられる。

【００６９】図３は、図２の液晶パネルの駆動回路にお
ける主要な信号波形を示すタイミングチャートである。

【００７０】図３においては、可変移相器６１，６２，
６３によって遅延させられる前のアナログＲ，Ｇ，Ｂ信
号Ｒ０，Ｇ０，Ｂ０、その遅延後のアナログＲ，Ｇ，Ｂ
信号Ｒ，Ｇ，Ｂ、サンプリングパルス信号ＳＰおよびク
ロック信号ＣＬＫが示される。

【００７１】図３において、ｘ−ｘ線左側が第１の水平
ドライバ１１についての波形図であり、その右側が第２
の水平ドライバ１２についての波形図である。この図３
においても、図１１と同様にサンプリングパルス信号Ｓ
Ｐを時系列的に合成して示してある。

【００７２】ここで、第１の水平ドライバ１１における
サンプリングパルス信号ＳＰのクロック信号ＣＬＫに対
する遅延量が５ｎｓであり、第２の水平ドライバ１２に
おけるクロック信号ＣＬＫに対するサンプリングパルス
信号ＳＰの遅延量が１５ｎｓであると仮定する。また、
アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂが、２．５Ｖのバイ
アスを有する周波数１５ＭＨｚおよび振幅５Ｖｐ−ｐの
正弦波であると仮定する。

【００７３】この仮定条件は、前記（１）〜（４）式の
条件と同じ条件である。したがって、アナログＲ，Ｇ，
Ｂ信号を遅延させない場合は、サンプリングパルス信号
ＳＰの遅延に起因して液晶パネル３の左右画面の輝度差
およびコントラストの低下が生じることになる。

【００７４】さらに、ここでは、可変移相器６１，６
２，６３のそれぞれによるアナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂの遅延量を１０ｎｓと仮定する。

【００７５】このような仮定条件の場合、図３における
第１の水平ドライバ側のアナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂの最大値のサンプリング点Ｅにおける電位ＶＥ
は、下記（５）式に示される値となる。

【００７６】

【数５】

【００７７】また、第２の水平ドライバ側のアナログ
Ｒ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの最大値のサンプリング点Ｆ
における電位ＶＦは、下記（６）式に示される値とな
る。

【００７８】

【数６】

【００７９】このように、アナログＲ，Ｇ，Ｂ信号を適
切に遅延させると、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂ
上でのサンプリング点が信号の遅延量に応じて移動す
る。その結果、サンプリングパルス信号ＳＰが遅延して
も、サンプリグ点Ｅ，Ｆ間の電位差をなくし得る。した
がって、液晶パネル３の左右画面間の輝度差が生じな
い。

【００８０】一方、第１の水平ドライバ１１側のアナロ
グＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの最小値のサンプリング点
Ｇは、下記（７）式で表わされる値になる。

【００８１】

【数７】

【００８２】また、第２の水平ドライバ１２側のアナロ
グＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの最小値のサンプリング点
Ｈは、下記（８）式で示される値になる。

【００８３】

【数８】

【００８４】ここで、点Ｅ−Ｆ間の電位差および点Ｆ−
Ｈ間の電位差に注目する。点Ｅ−Ｆ間および点Ｆ−Ｈ間
の電位差はともに４．４６Ｖｐ−ｐである。

【００８５】この場合、アナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂの振幅が５Ｖｐ−ｐであるのに対し、電位差が
４．４６Ｖである。したがって、サンプリングパルス信
号ＳＰの遅延に起因するコントラストの低下が抑制でき
る。

【００８６】また、この第１の実施例においては、アナ
ログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの位相を遅延させる例に
ついて説明したが、その場合と同様の効果は、アナログ
Ｒ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの位相を所定量進めることに
よっても得られる。具体的には、前記仮定条件下におい
て、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの位相を５６．
７ｎｓだけ進めればよい。

【００８７】第２実施例 次に第２実施例について説明する。第２実施例において
は、第１実施例で用いた可変移相器６１，６２，６３
を、３枚の液晶パネルを用いたディスプレイ装置（以
下、３枚式の液晶パネルディスプレイと呼ぶ）に適用し
た例を示す。

【００８８】このような３枚式の液晶パネルディスプレ
イとしては、たとえば、液晶プロジェクタが挙げられ
る。この液晶プロジェクタでは、Ｒ，Ｇ，Ｂの各色信号
ごとに液晶パネルに画像を形成し、それらを合成した画
像をスクリーンに投影する。

【００８９】図４は、第２実施例による液晶パネルの駆
動回路のブロック図である。図４を参照して、水平ドラ
イバ１１０Ｒ，１２０Ｒ、垂直ドライバ２Ｒおよび液晶
パネル３Ｒは、Ｒ信号用のものである。それらの構成
は、図２に示されるものと同じである。アナログＲ信号
Ｒが伝送される信号線には可変移相器６１が設けられ
る。これにより、アナログＲ信号Ｒは、可変移相器６１
を介して水平ドライバ１１０Ｒ，１２０Ｒのそれぞれに
供給される。

【００９０】水平ドライバ１１０Ｇ，１２０Ｇ、垂直ド
ライバ２Ｇおよび液晶パネル３Ｇは、Ｇ信号用のもので
ある。それらの構成は、図２に示されるものと同じであ
る。アナログＧ信号Ｇが伝送される信号線には可変移相
器６２が設けられる。これにより、アナログＧ信号Ｇ
は、可変移相器６２を介して水平ドライバ１１０Ｇ，１
２０Ｇのそれぞれに供給される。

【００９１】水平ドライバ１１０Ｂ，１２０Ｂ、垂直ド
ライバ２Ｂおよび液晶パネル３Ｂは、Ｂ信号用のもので
ある。それらの構成は、図２に示されるものと同じであ
る。アナログＢ信号Ｂが伝送される信号線には可変移相
器６３が設けられる。これにより、アナログＢ信号Ｂ
は、可変移相器６３を介して水平ドライバ１１０Ｂ，１
２０Ｂのそれぞれに供給される。

【００９２】この３板式の液晶パネルディスプレイにお
いては、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂのそれぞれ
に対応する画像が、液晶パネル３Ｒ，３Ｇ，３Ｂに色別
に表示される。

【００９３】このような３板式の液晶パネルディスプレ
イにおいても、可変移相器６１，６２，６３のそれぞれ
の働きにより、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂのそ
れぞれが所定量遅延される。このため、第１実施例によ
る駆動回路と同様に、サンプリングパルス信号ＳＰの遅
延に起因する左右画面間の輝度差の発生およびコントラ
ストの低下が抑制される。

【００９４】さらに、この３板式の液晶パネルディスプ
レイにおいては、可変移相器６１，６２，６３のそれぞ
れの働きにより、サンプリングパルス信号ＳＰの遅延に
起因する白バランスの変化が抑制される。

【００９５】第３実施例 次に、第３実施例について説明する。第３実施例では、
サンプリングパルス信号ＳＰの遅延に起因する左右画面
の輝度差の発生およびコントラストの低下を抑制するた
めにアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂを遅延させる他
の例について説明する。

【００９６】すなわち、第３実施例では、アナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，ＢがＤ／Ａ変換回路により発生され
る場合に、そのＤ／Ａ変換回路においてアナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂを遅延させる例を示す。

【００９７】図５は、第３実施例による液晶パネルの駆
動回路のブロック図である。図５において図２と一致す
る部分には同一の参照符号を付し、その説明を省略す
る。

【００９８】図５を参照して、可変移相器６は、Ｄ／Ａ
変換のタイミングを規定するクロック信号ＣＬＫ１を遅
延させる。これにより、可変移相器６から出力されるＣ
ＬＫ１は、可変移相器６に入力される前のクロック信号
ＣＬＫ１に対して位相が遅らされる。この可変移相器６
には、たとえば、可変遅延線が用いられる。

【００９９】Ｄ／Ａ変換回路７１には、ディジタルＲ信
号ＤＲと、可変移相器６を経たクロック信号ＣＬＫ１と
が供給される。Ｄ／Ａ変換回路７１は、クロック信号Ｃ
ＬＫ１に応答してディジタルＲ信号ＲをＤ／Ａ変換し、
その結果としてアナログＲ信号Ｒを発生させる。

【０１００】Ｄ／Ａ変換回路７２には、ディジタルＧ信
号ＤＧと可変移相器６を経たクロック信号ＣＬＫ１とが
供給される。Ｄ／Ａ変換回路７２は、クロック信号ＣＬ
Ｋ１に応答してディジタルＧ信号ＤＧをＤ／Ａ変換し、
その結果としてアナログＧ信号Ｇを発生させる。

【０１０１】Ｄ／Ａ変換回路７３には、ディジタルＢ信
号ＤＢと可変移相器６を経たクロック信号ＣＬＫ１とが
供給される。Ｄ／Ａ変換回路７３は、クロック信号ＣＬ
Ｋ１に応答してディジタルＢ信号ＤＢをＤ／Ａ変換し、
その結果としてアナログＢ信号Ｂを発生させる。

【０１０２】Ｄ／Ａ変換回路７１から出力されるアナロ
グＲ信号Ｒは、映像処理回路５０１を介して第１および
第２の水平ドライバ１１，１２のそれぞれに供給され
る。Ｄ／Ａ変換回路７２から出力されるアナログＧ信号
Ｇは、映像処理回路５０２を介して第１および第２の水
平ドライバ１１，１２のそれぞれに供給される。Ｄ／Ａ
変換器７３から出力されるアナログＢ信号Ｂは、映像処
理回路５０３を介して第１および第２の水平ドライバ１
１，１２のそれぞれに供給される。

【０１０３】映像処理回路５０１，５０２，５０３は、
図１の映像処理回路５に対応するものである。図５にお
けるその他の回路は、図２のものと同じである。

【０１０４】図５に示される液晶パネルの駆動回路で
は、クロック信号ＣＬＫ１が遅延される。このため、ク
ロック信号ＣＬＫ１に応答してＤ／Ａ変換を行なうＤ／
Ａ変換回路７１，７２，７３から出力されるアナログ
Ｒ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂのそれぞれが所定量遅延され
ることになる。

【０１０５】その結果、第１実施例および第２実施例と
同様に、サンプリングパルス信号ＳＰの遅延に起因する
左右画面の輝度差の発生およびコントラストの低下が抑
制される。

【０１０６】第４実施例 次に第４実施例について説明する。第４実施例において
は、図５の液晶パネルの駆動回路におけるＤ／Ａ変換用
のクロック信号ＣＬＫ１の位相の調節をＰＬＬ回路で行
なうものについて説明する。

【０１０７】図６は、第４実施例による液晶パネルの駆
動回路のブロック図である。図６において、図５と一致
する部分には同一の参照符号を付し、その説明を省略す
る。図６の液晶パネルの駆動回路が図５のものと異なる
のは、ＰＬＬ回路８が設けられていることである。

【０１０８】図６を参照して、ＰＬＬ回路８は、可変移
相器８１、位相比較器８２、電圧制御発振器８３、分周
器８４および分周器８５を含む。

【０１０９】水平同期信号ＨＳＹが可変移相器８１を介
して位相比較器８２に入力信号として与えられる。ここ
で可変移相器８１には、たとえば、可変遅延線が用いら
れる。さらに、位相比較器８２には、電圧制御発振器８
３および分周器８４を介した帰還信号を受ける。位相比
較器８２は、前記入力信号と前記帰還信号との位相差に
応じた電圧の信号を電圧制御発振器８３に供給する。

【０１１０】電圧制御発振器８３は、位相比較器８２か
ら供給される信号の電圧に応じて、出力信号の周波数を
変化させる。これにより、電圧制御発振器８３の出力信
号の位相が位相比較器８２の入力信号の位相に同期され
る。

【０１１１】電圧制御発振器８３の出力信号は、分周器
８４を介して位相比較器８２に帰還されるとともに分周
器８５を介してＤ／Ａ変換用のクロック信号ＣＬＫ２と
してＤ／Ａ変換回路７１，７２，７３のそれぞれに供給
される。

【０１１２】このＰＬＬ回路８においては、ＰＬＬ回路
８から出力されるクロック信号ＣＬＫ２の位相が、位相
比較器８２に入力される遅延された水平同期信号ＨＳＹ
の位相と一致させられる。このため、前記遅延された水
平同期信号ＨＳＹに同期するクロック信号ＣＬＫ２に応
答してＤ／Ａ変換されたアナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂは、通常の映像信号よりも信号が遅延されること
になる。

【０１１３】このように、アナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂが遅延されるので、サンプリングパルス信号ＳＰ
の遅延に起因する左右画面の輝度差の発生およびコント
ラストの低下が抑制される。

【０１１４】第５実施例 次に、第５実施例について説明する。第５実施例におい
ては、図６に示されるＰＬＬ回路を含む液晶パネルの駆
動回路のその他の例について説明する。

【０１１５】図７は、第５実施例による液晶パネルの駆
動回路のブロック図である。図７において図６と一致す
る部分には同一の参照符号を付し、その説明を省略す
る。図７の液晶パネルの駆動回路が図６のものと異なる
のは、ＰＬＬ回路８０の構成である。

【０１１６】詳しく説明すると、図７のＰＬＬ回路８０
においては、図６の可変移相器８１が設けられておら
ず、その代わりに、可変直流電源８６および加算器８７
が設けられているということである。

【０１１７】ＰＬＬ回路８０においては、位相比較器８
２から出力される信号の電圧に可変直流電源８６の電源
電圧が加えられ、その電圧が電圧制御発振器８３に供給
される。このように供給される信号の電圧に応じて電圧
制御発振器８３が出力信号の周波数を変化させる。

【０１１８】このため、可変直流電源８６の発生電圧を
調節することにより、電圧制御発振器８３が発生させる
出力信号の位相が調節されることになる。その結果、Ｐ
ＬＬ回路８０から出力されるＤ／Ａ変換用のクロック信
号ＣＬＫ３の位相を変化させることが可能である。

【０１１９】第６実施例 次に、第６実施例について説明する。第６実施例におい
ては、第３実施例で説明したＤ／Ａ変換用のクロック信
号ＣＬＫ１の遅延方法を３板式の液晶パネルディスプレ
イに適用した例を示す。

【０１２０】図８は、第６実施例による液晶パネルの駆
動回路のブロック図である。図８において、図４および
図５と一致する部分には同一の参照符号を付し、その説
明を省略する。

【０１２１】図８の液晶パネルの駆動回路が図５のもの
と異なるのは、映像処理回路４０１，４０２，４０３の
それぞれの出力信号がそれぞれの色信号に対応する水平
ドライバ１１０Ｒ，１２０Ｒ、１１０Ｇ，１２０Ｇおよ
び１１０Ｂ，１２０Ｂに供給されるようになっているこ
とである。

【０１２２】この図８の液晶パネルの駆動回路において
も、図５のものと同様の効果が得られる。

【０１２３】第７実施例 次に、第７実施例について説明する。第７実施例におい
ては、図８の液晶パネルの駆動回路におけるＤ／Ａ変換
用のクロック信号ＣＬＫ１を遅延させる構成のその他の
例を示す。

【０１２４】図９は、第７実施例による液晶パネルの駆
動回路のブロック図である。図９において、図８と一致
する部分には同一の参照符号を付し、その説明を省略す
る。

【０１２５】図９の液晶パネルの駆動回路が図８のもの
と異なるのは、Ｄ／Ａ変換回路７１，７２，７３のそれ
ぞれに対応して可変移相器６０１，６０２，６０３が設
けられていることである。これにより、クロック信号Ｃ
ＬＫ１は、可変移相器６０１，６０２，６０３のそれぞ
れによってＤ／Ａ変換回路７１，７２，７３ごとに遅延
させられる。その結果、アナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂのそれぞれの遅延量を異ならせることができる。

【０１２６】これにより、図９の液晶パネルの駆動回路
においては、図８のものと比べて、液晶パネル３Ｒ，３
Ｇ，３Ｂにおける輝度差の発生、コントラストの低下お
よび白バランスの変化の抑制の効果を大きくすることが
できる。

【０１２７】なお、以上の実施例においては、水平ドラ
イバが複数設けられた例について説明したが、これに限
らず、水平ドライバが１つである場合においても、アナ
ログＲ，Ｇ，Ｂ信号を遅延させることにより、液晶パネ
ルにおける左右画面の輝度差の発生およびコントラスト
の低下を適正に抑制することができる。

【０１２８】また、以上の実施例においては、液晶パネ
ルディスプレイについて説明したが、この発明は、液晶
パネルディスプレイに限らず、プラズマディスプレイ装
置等のフラットディスプレイについても適用することが
可能である。

【０１２９】

【発明の効果】請求項１に記載の本発明によれば、駆動
手段に供給される映像信号の位相が位相調節手段により
調節される。これにより、サンプルホールド手段のサン
プリングパルス信号に基づく映像信号のサンプリング点
が全体的に調節できる。したがって、各画素に対応する
サンプリング点を映像信号のピーク値に近い部分に設定
でき、このために、サンプリングパルス信号の遅延に起
因する輝度差の発生およびコントラストの低下を抑制す
ることができる。

【０１３０】請求項２に記載の本発明によれば、第１、
第２および第３の駆動手段に供給される第１、第２およ
び第３の映像信号のそれぞれの位相が位相調節手段によ
り調節される。これにより、各駆動手段において、サン
プルホールド手段のサンプリングパルス信号に基づく映
像信号のサンプリング点が全体的に調節できる。したが
って、第１、第２および第３の表示手段の各々における
各画素に対応するサンプリング点を映像信号のピーク値
に近い部分に設定できる。

【０１３１】このために、サンプリングパルス信号の遅
延に起因する輝度差の発生およびコントラストの低下を
各表示手段ごとに抑制することができる。さらに、第
１、第２および第３の表示手段の映像を合成した場合の
白バランスの変化を抑制することができる。

【図面の簡単な説明】

【図１】第１実施例によるフラットディスプレイを構成
する回路の要部の概略構成を示すブロック図である。

【図２】第１実施例による液晶パネルの駆動回路のブロ
ック図である。

【図３】図２の液晶パネルの駆動回路における主要な信
号波形を示すタイミングチャートである。

【図４】第２実施例による液晶パネルの駆動回路のブロ
ック図である。

【図５】第３実施例による液晶パネルの駆動回路のブロ
ック図である。

【図６】第４実施例による液晶パネルの駆動回路のブロ
ック図である。

【図７】第５実施例による液晶パネルの駆動回路のブロ
ック図である。

【図８】第６実施例による液晶パネルの駆動回路のブロ
ック図である。

【図９】第７実施例による液晶パネルの駆動回路のブロ
ック図である。

【図１０】従来の液晶パネルの駆動回路のブロック図で
ある。

【図１１】図１０の液晶パネルの駆動回路における主要
な信号波形を示すタイミングチャートである。

【符号の説明】

１，１１，１２，１１０Ｒ，１２０Ｒ，１１０Ｇ，１２
０Ｇ，１１０Ｂ，１２０Ｂ 水平ドライバ ３，３Ｒ，３Ｇ，３Ｂ 液晶パネル ６，６１〜６３，６０１〜６０３ 可変移相器 １１Ａ，１２Ａ タイミングジェネレータ １１Ｂ，１２Ｂ サンプルホールド回路 ７１，７２，７３ Ｄ／Ａ変換回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画素を配列した表示手段と、 映像信号およびクロック信号を受け、これらの信号に応
   答して前記表示手段を駆動する駆動手段とを備え、 前記駆動手段は、 前記クロック信号に応答して、前記表示手段の所定方向
   に並ぶ画素のそれぞれに対応して前記映像信号をサンプ
   リングするためのサンプリングパルス信号を発生させる
   パルス発生手段と、 前記サンプリングパルス信号に応答して、前記映像信号
   のサンプルホールドを前記表示手段の前記所定方向に並
   ぶ画素のそれぞれに対応して行ない、そのホールド値を
   前記表示手段に供給するサンプルホールド手段とを含
   み、 前記駆動手段に供給される映像信号の位相を調節する位
   相調節手段を備えた、画素配列表示装置。
2. 【請求項２】 画素を配列した第１の表示手段と、 画素を配列した第２の表示手段と、 画素を配列した第３の表示手段と、 第１の映像信号およびクロック信号を受け、これらの信
   号に応答して前記第１の表示手段を駆動する第１の駆動
   手段と、 第２の映像信号およびクロック信号を受け、これらの信
   号に応答して前記第２の表示手段を駆動する第２の駆動
   手段と、 第３の映像信号およびクロック信号を受け、これらの信
   号に応答して前記第３の表示手段を駆動する第３の駆動
   手段とを備え、 前記第１の駆動手段は、 前記クロック信号に応答して、前記第１の表示手段の所
   定方向に並ぶ画素のそれぞれに対応して前記第１の映像
   信号をサンプリングするための第１のサンプリングパル
   ス信号を発生させる第１のパルス発生手段と、 前記第１のサンプリングパルス信号に応答して、前記第
   １の映像信号のサンプルホールドを前記第１の表示手段
   の前記所定方向に並ぶ画素のそれぞれに対応して行な
   い、そのホールド値を前記第１の表示手段に供給する第
   １のサンプルホールド手段とを含み、 前記第２の駆動手段は、 前記クロック信号に応答して、前記第２の表示手段の所
   定方向に並ぶ画素のそれぞれに対応して前記第２の映像
   信号をサンプリングするための第２のサンプリングパル
   ス信号を発生させる第２のパルス発生手段と、 前記第２のサンプリングパルス信号に応答して、前記第
   ２の映像信号のサンプルホールドを前記第２の表示手段
   の前記所定方向に並ぶ画素のそれぞれに対応して行な
   い、そのホールド値を前記第２の表示手段に供給する第
   ２のサンプルホールド手段とを含み、 前記第３の駆動手段は、 前記クロック信号に応答して、前記第３の表示手段の所
   定方向に並ぶ画素のそれぞれに対応して前記第３の映像
   信号をサンプリングするための第３のサンプリングパル
   ス信号を発生させる第３のパルス発生手段と、 前記第３のサンプリングパルス信号に応答して、前記第
   ３の映像信号のサンプルホールドを前記第３の表示手段
   の前記所定方向に並ぶ画素のそれぞれに対応して行な
   い、そのホールド値を前記第３の表示手段に供給する第
   ３のサンプルホールド手段とを含み、 前記第１、第２および第３の駆動手段に供給される第
   １、第２および第３の映像信号のそれぞれの位相を調節
   する位相調節手段を備えた、画素配列表示装置。