JP3172431B2

JP3172431B2 - 疑似階調処理装置

Info

Publication number: JP3172431B2
Application number: JP07681296A
Authority: JP
Inventors: 誠北川; 貢小林; 久夫上原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-03-29
Filing date: 1996-03-29
Publication date: 2001-06-04
Anticipated expiration: 2016-03-29
Also published as: JPH09269760A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定ビットの画像
表示データによって表示を行う表示装置に、所定ビット
以上の階調数の表示を疑似的に行うための疑似階調処理
装置に関し、更に詳しく言えば、所定ビットのデジタル
ドライバによるＬＣＤ表示装置の階調表示を更に多階調
化して、原画像に近い表示を行うための疑似階調処理装
置に関する。

【０００２】

【従来の技術】近年、マルチメディア対応のＯＡ用高精
細カラーＬＣＤ表示装置が開発されるに至った。このカ
ラーＬＣＤは、Ｒ、Ｇ、Ｂの各色毎に３ビットあるいは
４ビットのデジタルドライバを内蔵している。例えば、
３ビットのデジタルドライバを持ったカラーＬＣＤは、
各色８階調の表示が可能で、全体で５１２色の表示がで
きる。しかしながら、単なるＯＡ用のモニタとして使用
する場合にはこれで十分であるが、マルチメディア対応
として、動画や静止画などの映像を表示するには不十分
であり、更なる階調の増加が望まれていた。

【０００３】そこで、１つの画素で表示できない成分を
同じ画面フレームの周囲の隣接する画素に拡散（フレー
ム内誤差拡散）することによって疑似的に階調数を高め
る方法が発案されている。本明細書において、誤差デー
タなる用語は、画像データの構成ビットの内、表示装置
のデジタルドライバによって表示できない下位ビットで
表されるデータを意味する。

【０００４】例えば、画像データが８ビットであり、表
示装置の表示可能ビットが４ビットである場合、表示装
置に供給される表示データは、画像データの上位４ビッ
トであるが、下位４ビットは誤差データとして保持さ
れ、次の画像データに加算することによって次の画素に
誤差成分を拡散するのである。このような動作を繰り返
すことにより、誤差が順次拡散伝搬され擬似的に階調数
が増すのである。

【０００５】しかしながら、上述の疑似階調処理装置
は、誤差拡散処理は横方向の加算処理であるため、左側
の画像の影響が右側の画像に伝わり、結果的に画像表示
データに影響を及ぼすことになる。表示された画像の動
きがある場合や濃淡が変化する場合には、この疑似階調
処理によって大幅な画質の向上が達成できるが、空や人
間の顔の様な、表示された画像の濃淡がフラットな場合
に、左側の不連続な画像データの変化による誤差データ
の影響が目に認識できる程度に現れ、表示の画質が低下
してしまう。

【０００６】例えば、パソコン画面上にフラットな背景
画面を表示して、画面上をマウスカーソルが這った場合
に、マウスカーソルに尾が引いたように見える。即ち、
濃淡のフラットな画像中をマウスカーソルが表示される
ことによって、マウスカーソルを表示する画像データの
誤差がずっと離れた右側に現れ、そこに画像の変化が生
じる。

【０００７】また、濃淡のフラットな画像においては、
誤差データの加算による桁上がりが周期的に発生するた
めに、明るくなる画素の位置と暗くなる画素の位置が、
隣接する水平走査線で一致し、更に、各フレームに於て
も一致するために、表示画面上に縦線が現れ、画質の劣
化の原因になっていた。そこで、直前の画素と現在の画
素の画像データを比較し、その差が所定値以上である場
合には、画像の輪郭（エッジ）、即ち、それまでの画像
と今後の画像との関連性がないと判断して、それまで蓄
積された誤差データをリセットすることにより、質の異
なる次の画像に前の画像の影響が表れるのが防止してい
る。

【０００８】更に、濃淡のフラットな画像においては、
誤差データのビット数によって表される数値の画素数毎
に誤差データをリセットすると共に、水平走査線毎にリ
セットする画素のタイミングを異なるようにすることに
より、フラットな画像においては、水平走査線毎に誤差
データによって発生する桁上がりが分散し特定の模様の
発生がなくなると共に、誤差データの影響が後々まで残
ることはなく、フラット画像における画質が改善され
る。

【０００９】上述の機能を有する疑似階調処理装置につ
いては、本願出願人よる特願平６−３１０８１７号に詳
細に説明されている。図４は、上記疑似階調処理装置の
概略を説明するためのブロック図であり、Ｒ、Ｇ、Ｂの
各色の原画像データの出力部と各色のＬＣＤドライバと
の間に各々設けられる装置の一色分を示すものであり、
８ビットの原画像データＧＤを処理して、４ビットの画
像表示データＨＤとして４ビット入力のＬＣＤドライバ
に出力する装置である。

【００１０】図４の疑似階調処理装置に於て、ラッチ回
路１は、ドットクロックＤＣＫに同期して入力される８
ビットの原画像データＧＤを順次保持する回路である。
演算回路２はラッチ回路１から出力される画像データＵ
ＧＤと誤差制御回路３から出力される４ビットの誤差デ
ータＥＤを加算する８ビットの加算回路である。この演
算回路２の８ビット出力の画像データのうち、上位４ビ
ットはドットクロックＤＣＫによってラッチ回路４に保
持され、画像表示データＨＤとしてＬＣＤの４ビット入
力デジタルドライバに供給される。一方、演算回路２の
処理画像データの下位４ビットは、次の画素の画像デー
タに加算すべき誤差データＥＮとしてラッチ回路５に供
給され、保持された誤差データＥＮは誤差制御回路３に
印加される。画像判別回路６は印加される画像データＧ
Ｄを順次比較することによって、画像のエッジあるいは
画像のパターン等を検出する回路であり、その検出結果
の信号ＳＥＬが誤差制御回路３に印加される。

【００１１】誤差制御回路３は、ラッチ回路５に保持さ
れた誤差データＥＮを演算回路２に出力して通常の誤差
拡散処理を行わせる動作と、水平走査線毎に異なった画
素位置で誤差データＥＮをリセットする動作と、画像の
境界において、変化後の画像データが変化前から連続し
ていたものと仮定して、そのときの画像データＧＤの下
位４ビットの誤差データを使用して加算すべき誤差デー
タを作成して演算回路２に印加する動作を行うものであ
る。

【００１２】図５は、誤差制御回路３の具体的な構成を
示すブロック図である。水平カウンタ７は、水平走査線
毎にリセット画素位置を変えるために、現在の水平走査
線位置を求めるものであり、垂直同期信号ＶＳＹＮＣに
よってリセットされ、水平同期信号ＨＳＹＮＣを計数す
る４ビットのカウンタである。デコーダ８は、水平カウ
ンタ７の計数値に応じて、所定の値を出力するものであ
る。即ち、水平走査線の位置によってリセット画素位置
を変えるための１６種類の異なった値を発生するもので
ある。ドットカウンタ９は、水平同期信号ＨＳＹＮＣに
よってデコーダ８から出力された値がプリセットされ、
画像データＧＤに同期するクロック信号ＣＬＫにより、
プリセットされた値をカウントアップする４ビットのカ
ウンタである。また、ドットカウンタ９は、各ビット出
力が「１」、即ち、計数値が「１５」になった場合にリ
セット信号ＲＥＳを発生する。リセット回路１０は、リ
セット信号ＲＥＳが発生した時に、直前の画素の誤差デ
ータＥＮを遮断して、「０」を選択回路１１に出力す
る。即ち、誤差データＥＮが「０」となることにより、
それまで蓄積された誤差データの拡散がリセットされ
る。

【００１３】一方、誤差作成回路１２は、ドットカウン
タ９の計数値と処理すべき現在の画像データＧＤの誤差
データＧＤＥにより、現在の画像データＧＤに加算すべ
き誤差データを作成する。即ち、ドットカウンタ９の計
数値に「１」を加算した数値と誤差データＧＤＥを乗算
することによって加算すべき誤差データＥＤを算出す
る。従って、算出された誤差データは、直前の画素の画
像データと異なる場合であっても、現在の画像データＧ
Ｄが連続して印加されているもの仮定した場合の誤差デ
ータになる。作成された誤差データＥＤは選択回路１１
に印加される。選択回路１１は、画像判別回路６から出
力される信号ＳＥＬによって切り替え制御され、通常
は、ラッチ回路５及びリセット回路１０を経由する誤差
データＥＮを選択して演算回路２に出力するが、画像の
境界が検出され信号ＳＥＬが出力された場合には、誤差
作成回路１２によって作成された誤差データＥＤを演算
回路２に印加する。

【００１４】次に、図５における誤差データＥＮのリセ
ット及び誤差作成について、図６を参照して説明する。
図６の（ａ）はリセットパターンを示すものであり、横
方向には画素位置の番号が付され、縦方向にはライン番
号及びプリセットデータ値が記載されており、＊印の画
素においてリセットが行われることを示している。即
ち、水平カウンタ７が４ビットであり、ドットカウンタ
９が４ビットであるため、１６×１６の画素領域で繰り
返しパターンが形成される。そして、誤差データのリセ
ットは、１６画素に１回行われ、また、隣接する水平走
査線のリセット位置は３画素ずれている。図６の（ｂ）
は、（ａ）のリセットパターンにおいて、誤差データＥ
Ｎが「８」の場合の桁上がり位置（演算回路２によって
上位４ビットに桁上がりが発生する位置）を＃印で示し
たものである。

【００１５】例えば、水平同期信号ＨＳＹＮＣにより、
水平カウンタ７の計数値が「１」となった場合、そのデ
コード出力は「１４」となり、この数値「１４」がドッ
トカウンタ９にプリセットされる。この状態でクロック
信号ＣＬＫが１個印加されると、ドットカウンタ９の計
数値は「１５」となり、リセット信号ＲＥＳが発生す
る。従って、画素位置「１」においてリセットが行われ
ることになる。そして、クロック信号ＣＬＫが印加され
る毎にドットカウンタ９の計数値は、「０、１、２、・
・・」とカウントアップして行く。従って、ドットカウ
ンタ９の計数値はリセット位置からの画素距離を示すデ
ータになる。例えば、画素位置「７」におけるドットカ
ウンタ９の計数値は「５」であるが、この画素の画像デ
ータＧＤが連続して印加されていたと仮定すると、画素
位置「７」の画像データＧＤに加算すべき誤差データ
は、その画像データＧＤの誤差データＧＤＥを６倍した
値である。従って、誤差作成回路１２では、ドットカウ
ンタ９の計数値に「１」を加算した値と誤差データＧＤ
Ｅを乗算することによって、加算すべき誤差データＥＤ
を算出する。従って、画素位置「６」と「７」において
画像の境界がある場合、画素位置「７」においては、そ
の画像データＧＤが変化前から連続して印加されていた
ものとして算出された誤差データＥＤが加算されるため
に、図６の（ｂ）の画素位置「７」の列に示される桁上
がりパターンが得られることになり、境界部分の画質が
向上する。

【００１６】尚、上記の説明では、単一のリセットパタ
ーンで説明したが、実際には、画像データＧＤの誤差デ
ータＧＤＥに応じた複数のリセットパターンを用意す
る。この場合には、デコーダ８及びドットカウンタ９を
リセットパターンの数だけ設け、誤差データＤＧＥの値
によってドットカウンタ９の出力を選択するようにす
る。詳しくは、特願平６−３１０８１７号に記載されて
いる。

【００１７】

【発明が解決しようとする課題】図４に示された疑似階
調処理装置を６４０×４８０の画素数を有する一般的な
ＶＧＡ用の液晶表示装置に使用する場合には、画像デー
タＧＤと同期するドットクロックＤＣＬＫの周波数は、
ほぼ２５ＭＨｚとなる。ところが、パソコンなどの液晶
表示装置は、益々高精細化が進み、ＸＧＡと称される１
０２４×７６８の画素数のものや１２８０×１０２４の
ものが使用されるようになってきた。このような高精細
液晶表示装置に図４の多階調化画像処理装置を使用する
場合には、ドットクロックは７０ＭＨｚから９０ＭＨｚ
の非常に高い周波数になってしまい、図４の回路は集積
回路として動作しなくなる恐れがある。

【００１８】

【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、水平方向の連続する画素
のＰビットの複数の画像データに対応して設けられ、前
記複数の画像データが各々同時に印加される複数の画像
データ処理回路を備え、前記画像データ処理回路は、前
記表示装置に表示されない下位Ｐ−Ｌビットを誤差デー
タとして出力する手段と、直前の画素に対応する画像デ
ータ処理回路から出力された前記誤差データと印加され
た画像データの加算を行う演算回路と、前記誤差データ
を定期的にリセットするとともに、画像データの変化に
対応して変化後の画像データが持つ誤差データに基づい
て前記変化後の画像データが変化以前から連続していた
ものと仮定して変化後の画像データに加算すべき誤差デ
ータを作成し、前記直前の画素に対応する画像データ処
理回路からの誤差データに代えて前記作成された誤差デ
ータを演算回路に印加する誤差制御回路とから構成され
ることを特徴とするものであり、これにより画像データ
の配列処理を実現する。

【００１９】また、請求項２の記載によれば、前記複数
の画像データ処理回路は、水平方向の隣接する奇数列及
び偶数列の画素の画像データが各々同時に印加される奇
数列用画像データ処理回路と偶数列用画像データ処理回
路であることを特徴とするものであり、奇数列と偶数列
の画像データを同時に処理することを可能にした。更
に、請求項３の記載によれば、前記誤差制御回路は、定
期的に前記誤差データをリセットする画素位置を水平走
査線毎に変えるために、水平同期信号を計数する水平カ
ウンタと、該水平カウンタの計数値に基づき前記リセッ
トする画素位置を特定するための奇数列用デコーダ及び
偶数列用デコーダと、前記奇数列用デコーダのデコード
値に従い奇数列の画素位置を求めるための奇数列用画素
カウンタと、前記偶数列用デコーダのデコード値に従い
偶数列の画素位置を求めるための偶数列用画素カウンタ
とを備えることを特徴とするものであり、奇数列と偶数
列の画素位置を各画像データ処理回路毎に求められる。

【００２０】更に、請求項４によれば、前記奇数列用
画素カウンタ及び偶数列用画素カウンタは、各々、奇数
列用デコーダと偶数列用デコーダのデコード値がプリセ
ットされ、プリセットされた最下位ビットが固定された
状態で、最下位ビット以外のビットがクロック信号によ
って加算計数されることを特徴とするものであり、各画
素カウンタは、２画素ステップの計数を行うことがで
き、各画像データ処理回路毎に画素位置を正確に求める
ことができる。

【００２１】

【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック図である。ラッチ回路１３及び１４は、共に８ビ
ットのラッチ回路であり、クロック信号ＣＬＫに従っ
て、隣接する２つの画素の画像データを保持する。ラッ
チ回路１３には、水平走査線方向の奇数列の画素の画像
データＧＤＯが印加され、ラッチ回路１４には偶数列の
画像データＧＤＥが印加される。通常、画像データとド
ットクロックは同期してシリアルに提供されるのである
が、これをシリアル−パラレル変換して、奇数列、偶数
列の画像データが同時にラッチ回路１３及び１４に印加
されるようにしている。このシリアル−パラレル変換
は、ドットクロックによってシフト制御される２段の８
ビットパラレルシフトレジスタを使用し、ドットクロッ
クが２個印加されたときに、シフトレジスタの１段目と
２段目の出力をラッチ回路１３及び１４にラッチさせる
ことによって実現できる。従って、図１に示された回路
の動作を制御するクロック信号ＣＬＫは、ドットクロッ
クの半分の周波数のクロックとなる。

【００２２】ラッチ回路１３及び１４の出力である画像
データＵＧＤＯ及びＵＧＤＥは、演算回路１５及び１６
に各々印加され、また、ラッチ回路１３及び１４の出力
の下位４ビット、即ち、誤差データＧＤＥＯ及びＧＤＥ
Ｅは、各々誤差制御回路１７及び１８に印加される。演
算回路１５及び１６は、各々、印加された画像データＵ
ＧＤＯ及びＵＧＤＥに直前の画素に表示できなかった下
位４ビットの表示データ、即ち、誤差データを加算処理
するものであり、そのために誤差制御回路１７及び１８
から出力される誤差データＥＤＥ及びＥＤＯを各々画像
データＧＤＯ及びＧＤＥに加算する。また、演算回路１
５及び１６は、加算の結果、キャリーが発生した場合に
は、その出力を８ビットで表される最大値、即ち、「１
１１１１１１１」に固定する。演算回路１５及び１６の
出力は、各々、上位４ビットが表示データＨＤＯ及びＨ
ＤＥとしてラッチ回路１９及び２０にラッチされ、下位
４ビットは、各々次の画素への誤差データＥＮＯ及びＥ
ＮＥとして出力される。特に、誤差データＥＮＥは、ラ
ッチ回路２１に保持され、次のクロック信号ＣＬＫのタ
イミングでラッチ回路１３に保持される奇数列の画素、
即ち、このタイミングで処理された偶数列の画素の次の
画素の画像データに加算すべき誤差データとなる。

【００２３】また、画像判別回路２２は、印加された画
像データＧＤＯ及びＧＤＥを所定数保持し、それらの画
像データの連続性及び非連続性を判定し、画像の境界を
判別するものであり、ラッチ回路１３と１４に印加され
た画像データの間に境界がある場合には、判別出力ＳＥ
ＬＥを誤差制御回路１８に印加し、一方、ラッチ回路１
３に印加された画像データと前の画素の画像データとの
間に境界がある場合には、判別出力ＳＥＬＯを誤差制御
回路１７に印加する。

【００２４】図１において、ラッチ回路１３、演算回路
１５、誤差制御回路１７、及び、ラッチ回路１９は、奇
数列用画像処理回路を構成し、ラッチ回路１４、演算回
路１６、誤差制御回路１８、及び、ラッチ回路２０は、
偶数列用画像処理回路を構成する。そして、奇数列用画
像処理回路の出力である表示データＨＤＯと偶数列画像
処理回路の出力である表示データＨＤＥは、パラレル−
シリアル変換され、ドットクロックと同期して液晶表示
装置に供給される。

【００２５】更に、図１に示された誤差制御回路１７及
び１８は、図４に示された誤差制御回路３と同じ機能を
持ったものであり、各々、印加された誤差データＥＮＥ
及びＥＮＯを演算回路１５及び１６に出力して通常の誤
差拡散処理を行わせる動作と、水平走査線毎に異なった
画素位置で誤差データＥＮＥ及びＥＮＯをリセットする
動作と、画像の境界において、変化後の画像データが変
化前から連続していたものと仮定して、そのときの画像
データＧＤＯ及びＧＤＥの下位４ビットの誤差データＧ
ＤＥＯ及びＧＤＥＥを使用して加算すべき誤差データを
作成して演算回路１５及び１６に印加する動作を行うも
のである。

【００２６】この誤差制御回路１７及び１８は、図５に
示された構成とほぼ同じであるが、異なる点は、デコー
ダ８及びドットカウンタ９が、奇数列用と偶数列用で異
なることである。以下、図２を参照して説明する。図２
において、水平カウンタ２３は、垂直同期信号ＶＳＹＮ
Ｃによってリセットされ、水平同期信号ＨＳＹＮＣを計
数することによって、供給された画像データの水平走査
線位置を求める４ビットのバイナリーカウンタであり、
この水平カウンタ２３は、奇数列用画像処理回路と偶数
列用画像処理回路に共通に使用される。水平カウンタ２
３の計数出力は、奇数列用画像処理回路の誤差制御回路
内に設けられた奇数列用デコーダ２４に印加されると共
に、偶数列用画像処理回路の誤差制御回路内に設けられ
た偶数列用デコーダ２５に印加される。

【００２７】奇数列用デコーダ２４及び偶数列用デコー
ダ２５は、各々、誤差データＥＮＯ及びＥＮＥを定期的
にリセットするタイミングを水平走査線位置に応じて変
えるために、水平カウンタ２３の計数値に応じた４ビッ
トの値を出力する。ラッチ回路２６及び奇数列用カウン
タ２７は、奇数列用のドットカウンタを構成するもので
あり、奇数列用デコーダ２４の最下位ビット出力がラッ
チ回路２６に印加され、奇数列用デコーダ２４の上位３
ビット出力が奇数列用カウンタ２７に印加される。一
方、ラッチ回路２８及び偶数列用カウンタ２９は、偶数
列用のドットカウンタを構成するものであり、偶数列用
デコーダ２５の最下位ビット出力がラッチ回路２８に印
加され、偶数列用デコーダ２５の上位３ビット出力が偶
数列用カウンタ２９に印加される。これらラッチ回路２
６及び奇数列用カウンタ２７とラッチ回路２８及び偶数
列用カウンタ２９は、水平同期信号ＨＳＹＮＣによって
プリセット動作が制御され、また、奇数列用カウンタ２
７及び偶数列用カウンタ２９は、クロック信号ＣＬＫを
計数し、プリセットされた数値をカウントアップする。
即ち、クロック信号ＣＬＫと同期して２つの画像データ
ＧＤＯ及びＧＤＥが供給されるために、奇数列及び偶数
列の画素位置は、「２」進むことになる。そのために、
最下位ビットは固定のままで、上位３ビットをクロック
信号ＣＬＫでカウントアップするようにしている。ま
た、偶数列用デコーダ２５から出力される値は奇数列用
デコーダ２４の値より「１」多い数値となる。

【００２８】ラッチ回路２６及び奇数列用カウンタ２７
の出力ＯＥ０、ＯＥ１、ＯＥ２，ＯＥ３は、奇数列画素
の画素位置を表すデータとして図５に示されるような誤
差作成回路に印加されると共に、ＡＮＤゲート３０に印
加される。同様に、ラッチ回路２８及び偶数列用カウン
タ２９の出力ＥＥ０、ＥＥ１、ＥＥ２、ＥＥ３は、偶数
列画素の画素位置を表すデータとして誤差作成回路に印
加され、また、ＡＮＤゲート３１に印加される。これら
ＡＮＤゲート３０及び３１は、誤差データのリセットを
行う画素位置を検出するものであり、画素位置を表すデ
ータが「１１１１」となった場合にリセット信号ＯＲＥ
Ｓ及びＥＲＥＳを図５に示されるリセット回路１０に出
力する。

【００２９】次に、図２に示された動作を図３を参照し
て説明する。図３は、図６の（ａ）に示されたリセット
パターンと同一パターンを発生するために、各水平走査
線位置における奇数列用デコーダ２４と偶数列用デコー
ダ２５から出力されるプリセットデータを示すものであ
る。例えば、水平カウンタ２３の計数値が「１」の場
合、奇数列用デコーダ２４から出力される数値は、「１
３」であり、偶数列用デコーダ２５から出力される数値
は「１４」である。これらの数値がラッチ回路２６及び
奇数列用カウンタ２７とラッチ回路２８及び偶数列用カ
ウンタ２９にプリセットされた状態でクロック信号ＣＬ
Ｋが印加されると、ラッチ回路２６及び奇数列用カウン
タ２７の出力は、「１５」となり、ＡＮＤゲート３０か
らリセット信号ＯＲＥＳが出力される。従って、奇数列
用画像処理回路において、誤差データＥＮＥのリセット
が行われる。この時、他方のラッチ回路２８及び偶数列
用カウンタ２９の出力は「０」となる。続いて、クロッ
ク信号ＣＬＫが印加される毎に各々の計数値は「２」づ
つカウントアップすることになる。水平走査線位置の
「１」において、画素位置「７」と「８」の間に画像の
境界がある場合には、画像判別回路２２から判別出力Ｓ
ＥＬＥが出力されるため、偶数列用画像処理回路の誤差
制御回路１８は、ラッチ回路２８及び偶数列用カウンタ
２９の出力によって表されるリセット位置からの離間距
離「６」に「１」を加算し、これに誤差データＧＤＥＥ
を乗算することによって作成した誤差データを演算回路
１６に印加する。これにより、偶数列用画像処理回路の
出力は、そのときの画像データＧＤＥが連続しているも
のと仮定した表示データＨＤＥとなる。

【００３０】また、水平カウンタ２３の計数値が「２」
の場合、即ち、水平走査線位置が「２」の場合には、奇
数列用デコーダ２４の出力は「１０」であり、偶数列用
デコーダ２５の出力は「１１」である。これらの数値が
水平同期信号ＨＳＹＮＣによって、ラッチ回路２６及び
奇数列用カウンタ２７とラッチ回路２８及び偶数列用カ
ウンタ２９にプリセットされ、その後、クロック信号Ｃ
ＬＫが２個印加されると、ラッチ回路２６及び奇数列用
カウンタ２７の出力は「１４」となり、また、ラッチ回
路２８及び偶数列用カウンタ２９の出力は「１５」とな
る。従って、この場合には、ＡＮＤゲート３１からリセ
ット信号ＥＲＥＳが発生し、奇数列用画像処理回路にお
いて誤差データＥＮＯのリセットが行われる。

【００３１】このように、図２に示された回路の如く、
奇数列用デコーダ２４及び偶数列用デコーダ２５の出力
の最下位ビットをラッチ回路２６及び２８によって保持
することにより、誤差データのリセットタイミングが奇
数画素位置であっても偶数画素位置であっても正確に検
出することができると共に、供給された奇数及び偶数の
画像データの各々において、リセット画素位置からの離
間距離が得られ、奇数列用画像処理回路と偶数列用画像
処理回路が独立して誤差データを作成することができる
ものである。

【００３２】尚、図２においては、１つのリセットパタ
ーンを発生する例を示したが、誤差データＧＤＥＯ及び
ＧＤＥＥに応じて複数の異なったリセットパターンを発
生する場合には、奇数列用デコーダ２４、ラッチ回路２
６、及び、奇数列用カウンタ２７と偶数列用デコーダ２
５、ラッチ回路２８、及び、偶数列用カウンタ２９をリ
セットパターンの数だけ設け、その出力を誤差データＧ
ＤＥＯ及びＧＤＥＥに応じて選択すれば良い。

【００３３】

【発明の効果】上述の如く本発明によれば、複数の画像
データを同時に処理することが可能になる。即ち、各々
の画像データの処理において、その画素位置及びリセッ
ト位置を正確に把握することができるので、複数の画像
データを同時に処理しても、誤差データの定期的なリセ
ットを行うリセットパターンを正確に発生することがで
きる。また、各々の画像データの処理において、リセッ
ト位置からの離間距離が把握できるので、複数の画像デ
ータを同時に処理した場合に、画像の境界がどこにあっ
ても、変化後の画像が連続しているものとして誤差デー
タを作成することができる。従って、画素数の多いＸＧ
Ａなどの表示装置に対応した高速処理の疑似階調処理装
置が実現できるものである。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】図１に示された一部ブロックの構成を示すブロ
ック図。

【図３】図２によって発生されるリセットパターンを示
す図。

【図４】従来例を示すブロック図。

【図５】図４に示された一部ブロックの構成を示すブロ
ック図。

【図６】図４及び図５によって発生されるリセットパタ
ーン及び桁上がりパターンを示す図。

【符号の説明】

１３、１４ラッチ回路１５、１６演算回路１７、１８誤差制御回路１９、２０、２１ラッチ回路２２画像判別回路２３水平カウンタ２４奇数列用デコーダ２５偶数列用デコーダ２６、２８ラッチ回路２７奇数列用カウンタ２９偶数列用カウンタ３０、３１ＡＮＤゲート

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０４Ｎ 1/407 Ｇ０６Ｆ 15/68 ３１０Ａ (56)参考文献特開平７−134578（ＪＰ，Ａ) 特開平６−301364（ＪＰ，Ａ) 特開平７−200839（ＪＰ，Ａ) 特開平８−166777（ＪＰ，Ａ) 特開平９−50266（ＪＰ，Ａ) 特開平８−179738（ＪＰ，Ａ) 特開平９−90902（ＪＰ，Ａ) 特開平９−244576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/40 G09G 3/20 G06T 5/00 H04N 1/40 - 1/419

Claims

(57)【特許請求の範囲】

【請求項１】各画素の画像表示データがＬビットで構
成され、該Ｌビットの画像表示データによって表示がな
される表示装置に適用され、Ｌビットより大きいＰビッ
トの画像データによって表示される階調を疑似的に前記
表示装置に表示するための画像処理装置において、水平
方向の連続する画素のＰビットの複数の画像データに対
応して設けられ、前記複数の画像データが各々同時に印
加される複数の画像データ処理回路を備え、前記画像デ
ータ処理回路は、前記表示装置に表示されない下位Ｐ−
Ｌビットを誤差データとして出力する手段と、直前の画
素に対応する画像データ処理回路から出力された前記誤
差データと印加された画像データの加算を行う演算回路
と、前記誤差データを定期的にリセットするとともに、
画像データの変化に対応して変化後の画像データが持つ
誤差データに基づいて前記変化後の画像データが変化以
前から連続していたものと仮定して変化後の画像データ
に加算すべき誤差データを作成し、前記直前の画素に対
応する画像データ処理回路からの誤差データに代えて前
記作成された誤差データを演算回路に印加する誤差制御
回路とから構成されることを特徴とする疑似階調処理装
置。
【請求項２】前記複数の画像データ処理回路は、水平
方向の隣接する奇数列及び偶数列の画素の画像データが
各々同時に印加される奇数列用画像データ処理回路と偶
数列用画像データ処理回路であることを特徴とする請求
項１記載の疑似階調処理装置。
【請求項３】前記誤差制御回路は、定期的に前記誤差
データをリセットする画素位置を水平走査線毎に変える
ために、水平同期信号を計数する水平カウンタと、該水
平カウンタの計数値に基づき前記リセットする画素位置
を特定するための奇数列用デコーダ及び偶数列用デコー
ダと、前記奇数列用デコーダのデコード値に従い奇数列
の画素位置を求めるための奇数列用画素カウンタと、前
記偶数列用デコーダのデコード値に従い偶数列の画素位
置を求めるための偶数列用画素カウンタとを備えること
を特徴とする請求項２記載の疑似階調処理装置。
【請求項４】前記奇数列用画素カウンタ及び偶数列用
画素カウンタは、各々、奇数列用デコーダと偶数列用デ
コーダのデコード値がプリセットされ、プリセットされ
た最下位ビットが固定された状態で、最下位ビット以外
のビットがクロック信号によって加算計数されることを
特徴とする請求項３記載の疑似階調処理装置。