JP6325886B2 - 表示処理装置および撮像装置 - Google Patents

Description

本発明は、表示処理装置および撮像装置に関する。

静止画用カメラや動画用カメラなどの撮像装置は、一般的に、撮影した画像を表示デバイスに表示させる機能を備えている。ここで、表示デバイスには、例えば、ＴＦＴ（薄膜トランジスター：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）や、ＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ：電子ビューファインダ）など、撮像装置に搭載される表示デバイスがある。また、その他にも、テレビ（ＴＶ：ＴｅｌｅＶｉｓｉｏｎ）、ＴＦＴモニタ、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなど、撮像装置に接続される外部の表示デバイス（外部ディスプレイ）もある。このように、撮像装置が撮影した画像を表示させる表示デバイスには、フレームレートや解像度が異なる様々な形式のものがある。このため、撮像装置に備えられ、表示デバイスに表示する画像信号を出力する表示処理装置には、様々な形式の表示デバイスに画像信号を出力することができるように対応することが求められている。また、表示処理装置の中には、同時に複数の表示デバイスに画像信号を出力することができるようにするため、複数の表示処理部を備えた構成を採用しているものもある。

また、近年、表示デバイスの高精細化が進み、例えば、テレビでは、従来のＶＧＡ（６４０×４８０）サイズのテレビに対して高精細化したフルＨＤ（１９２０×１０８０）サイズのテレビ（ＨＤＴＶ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）が主流になっている。また、最近では、さらに高精細化した４Ｋ２Ｋ（３８４０×２１６０）サイズのテレビ（ＵＨＤＴＶ：Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）も実用化されてきている。このため、撮像装置に備えられる表示処理装置には、さらなる高性能化が求められている。

ここで、例えば、フルＨＤサイズで６０フレーム／秒（ｆｐｓ）の画像信号を出力する表示処理装置を、フレームレートをそのまま（つまり、６０ｆｐｓ）で、４Ｋ２Ｋサイズの画像信号を出力することができるように対応させる場合を考える。この場合、フルＨＤサイズと４Ｋ２Ｋサイズとでは、表示する画素数が４倍であるため、表示処理装置が動作するクロック（動作クロック）の周波数も、４倍の周波数が必要になってしまう。すると、表示処理装置は、動作クロックの周波数が高くなったことによって、消費電力が増大してしまうことになる。また、表示処理装置の開発においては、高くなった動作クロックの周波数に対応するため、表示処理装置内のそれぞれの構成要素、つまり、表示処理装置の機能を実現するための回路の動作タイミングを最適化することが難しくなり、容易に表示処理装置を開発することが困難になってしまう。

そこで、例えば、特許文献１のように、１フレームの画像の全体の領域を複数に分けて並列に処理する表示処理装置の技術が開示されている。特許文献１で開示された技術では、表示処理装置内に２つの表示処理部を備え、表示する１フレームの画像の領域を左右の２つに分けて、それぞれの表示処理部が、左側半分の画像と右側半分の画像とのそれぞれを並列に処理する。そして、特許文献１で開示された技術では、２つの画像信号を並列に入力することができる表示デバイスに、それぞれの表示処理部が処理した画像信号を並列に入力することによって、１フレームの画像の全体を表示させている。

このように、特許文献１で開示された技術では、１フレームの画像の領域を複数に分けることによって、それぞれの表示処理部が処理を行う画像の領域の増大を抑え、それぞれの領域に対応する複数の表示処理部が、対応するそれぞれの画像の領域に対する処理を並列に行うことによって、高精細化した画像を表示デバイスに表示させている。

この特許文献１で開示された技術の考え方を利用することによって、フルＨＤサイズの画像信号を出力する表示処理装置を、４Ｋ２Ｋサイズの画像信号を出力することができるように対応させることができる。より具体的には、表示処理装置内に、２つのフルＨＤサイズに対応する表示処理部を備え、４Ｋ２Ｋサイズの画像を左右に２つに分けて、それぞれの表示処理部が、左側半分の画像と右側半分の画像とのそれぞれを並列に処理する。これにより、それぞれの表示処理部が処理を行う画像の領域を１／２にすることができ、それぞれの表示処理部の動作クロックの周波数を２倍の周波数にするのみで、４Ｋ２Ｋサイズの画像信号を出力する表示処理装置を実現することができる。

特開２００６−０５３５２７号公報

しかしながら、特許文献１で開示された技術は、２つ画像信号を並列に入力することができる表示デバイス、つまり、画像信号の入力系統を２系統備えている表示デバイスが前提となっている技術である。つまり、特許文献１で開示された技術の考え方を利用することができるシステムは、画像信号を出力する撮像装置と、画像信号に応じた画像を表示する表示デバイスとのそれぞれが、２系統に対応している必要がある。

ところが、ほとんどの一般的な表示デバイスには、入力系統を１系統しか備えていない。このため、特許文献１で開示された技術の考え方を利用した４Ｋ２Ｋサイズの画像への対応は、入力系統を１系統しか備えていない一般的な表示デバイスで構成されたシステムに対して容易に適用することができない。つまり、特許文献１に開示された技術は、４Ｋ２Ｋサイズの画像に対応する全てのシステムに対して必ずしも有効であるとはいえない。

本発明は、上記の課題認識に基づいてなされたものであり、高精細な画像の画像信号を出力する場合でも、表示デバイスが備える画像信号の入力系統に依存せず、動作クロックの周波数を抑えることができる表示処理装置および撮像装置を提供することを目的としている。

上記の課題を解決するため、本発明の表示処理装置は、入力された予め定めた第１の大きさの表示画像の画像データに対して予め定めた表示処理を施す表示処理装置であって、前記第１の大きさよりも大きい第２の大きさの表示画像が入力されると、第１と第２との領域に分割し、該第１の領域の表示画像データに対して前記表示処理を施した第１の出力画像の画像データを出力する第１の表示処理部と、前記第２の領域の表示画像データに対して前記表示処理を施した第２の出力画像の画像データを出力する第２の表示処理部と、前記第１の出力画像の画像データと前記第２の出力画像の画像データとを一時的に格納する記憶部と、前記第１の出力画像の画像データと前記第２の出力画像の画像データとの前記記憶部への書き込みを制御するメモリ書込制御部と、前記記憶部に格納された前記第１の出力画像の画像データおよび前記第２の出力画像の画像データを読み出して、前記第２の大きさの表示画像を表示する第１の表示デバイスに出力する出力選択部と、前記第１の表示処理部、前記第２の表示処理部、および前記メモリ書込制御部が動作するための動作クロックを生成して供給するクロック制御部と、を備え、前記第１の表示処理部は、前記第１の領域の表示画像データを同期信号に同期して取得すると共に、前記第２の領域の表示画像データを同期信号に同期して取得を開始するタイミングを前記第２の表示処理部に通知する、ことを特徴とする。

また、本発明の撮像装置は、上記本発明の表示処理装置、を備える、ことを特徴とする。

本発明によれば、高精細な画像の画像信号を出力する場合でも、表示デバイスが備える画像信号の入力系統に依存せず、動作クロックの周波数を抑えることができるという効果が得られる。

本発明の実施形態における表示処理装置を搭載したシステムの構成の一例を示したブロック図である。 本実施形態の表示処理装置の概略構成を示したブロック図である。 本実施形態の表示処理装置において画像を分割して処理する場合の一例を模式的に示した図である。 本実施形態の表示処理装置において画像を処理する第１の動作の一例を示した図である。 本実施形態の表示処理装置において画像を処理する第２の動作の一例を示した図である。

以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態における表示処理装置を搭載したシステムの構成の一例を示したブロック図である。なお、本実施形態の表示処理装置を適用するシステムの構成に関しては、何ら限定しない。図１には、撮像装置のシステムに本実施形態の表示処理装置を適用した構成を示している。

図１に示した撮像装置１のシステムは、撮像センサ１０と、画像処理装置２０と、テレビ（ＴＶ）３１と、ＥＶＦ３２と、ＴＦＴ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）３３とから構成される。撮像装置１は、撮像センサ１０によって撮影した画像を、接続された表示デバイス（テレビ３１、ＥＶＦ３２、ＴＦＴ液晶ディスプレイ３３）のそれぞれに表示させる。

撮像センサ１０は、図示しないレンズによって結像された被写体の光学像を光電変換するＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサや、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサに代表されるイメージセンサである。撮像センサ１０は、被写体光に応じた画素信号を画像処理装置２０に出力する。

画像処理装置２０は、撮像センサ１０から入力された画素信号に対して、予め定めた画像処理を行う。そして、画像処理装置２０は、画像処理を行った後の画像に対して、接続されたテレビ３１、ＥＶＦ３２、ＴＦＴ液晶ディスプレイ３３のそれぞれに合わせた表示処理を行って表示させる。画像処理装置２０は、撮像処理部２１、画像処理部２２、および表示処理装置２３を備えている。また、画像処理装置２０内では、撮像処理部２１、画像処理部２２、および表示処理装置２３のそれぞれが、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）バス２５を介してそれぞれ接続されている。そして、撮像処理部２１、画像処理部２２、および表示処理装置２３のそれぞれは、画像処理装置２０の外部に備えられ、ＤＭＡバス２５に接続されたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（不図示）などの一時記憶用のメモリへのデータの書き込みやデータの読み出しを、ＤＭＡによって行う。つまり、画像処理装置２０内の撮像処理部２１、画像処理部２２、および表示処理装置２３のそれぞれは、ＤＭＡバス２５に接続された外部のＤＲＡＭ（不図示）を介して、処理を行う画像データをそれぞれの構成要素の間でやり取りする。

撮像処理部２１は、撮像センサ１０から入力された画素信号に応じた画像に対して、キズ補正やシェーディング補正などの前処理を施し、前処理した結果の画像データ（以下、「前処理画像データ」という）を、ＤＭＡによってＤＲＡＭ（不図示）に転送する（書き込む）。

画像処理部２２は、ＤＲＡＭ（不図示）に記録されている前処理画像データをＤＭＡによって取得し（読み出し）、ノイズ除去、ＹＣ変換処理、リサイズ処理などの各種の画像処理を施して、表示用の画像データ（以下、「表示画像データ」という）を生成する。そして、画像処理部２２は、生成した表示画像データを、ＤＭＡによってＤＲＡＭ（不図示）に転送する（書き込む）。

なお、撮像装置１では、画像処理部２２が、前処理画像データに対して、ＪＰＥＧ圧縮処理、およびＭＰＥＧ圧縮処理やＨ．２６４圧縮処理等の動画圧縮処理などの各種の画像処理を施すことによって記録用の画像データを生成し、撮像装置１に着脱可能な構成の記録媒体（例えば、ＳＤメモリカード（ＳＤ Ｍｅｍｏｒｙ Ｃａｒｄ）やコンパクトフラッシュ（ＣｏｍｐａｃｔＦｌａｓｈ：ＣＦ（登録商標））など）に、生成した記録用の画像データを記録させることもできる。このときも、画像処理部２２が生成した記録用の画像データは、ＤＲＡＭ（不図示）を介して、記録媒体に記録される。このため、撮像装置１では、記録媒体に記録された記録用の画像データが読み出されて、ＤＲＡＭ（不図示）に転送されている（書き込みされている）場合もある。この場合、画像処理部２２は、ＤＲＡＭ（不図示）に記録されている記録用の画像データをＤＭＡによって取得し（読み出し）、ＪＰＥＧ伸張処理、ＭＰＥＧ伸張処理やＨ．２６４伸張処理等の動画伸張処理などの各種の画像処理を施すことによって表示画像データを生成し、生成した表示画像データを、再びＤＭＡによってＤＲＡＭ（不図示）に転送する（書き込む）こともできる。

表示処理装置２３は、ＤＲＡＭ（不図示）に記録されている表示画像データをＤＭＡによって取得し（読み出し）、取得した表示画像データに、ＯＳＤ（Ｏｎ−Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）表示用のデータを重畳する処理、接続された表示デバイスに対応する色変換処理などの表示処理を施す。そして、表示処理装置２３は、表示処理後の表示画像データ（以下、「出力画像データ」という）を、テレビ３１、ＥＶＦ３２、ＴＦＴ液晶ディスプレイ３３などの表示デバイスに出力する。

なお、本実施形態の表示処理装置２３は、図１に示したように、撮像装置１に搭載した画像処理装置２０に内蔵される構成であってもよいが、例えば、撮像装置１に単独で搭載される構成であってもよい。

表示処理装置２３は、３つの表示処理部２３１〜表示処理部２３３を備えている。なお、以下の説明においては、表示処理部２３１〜表示処理部２３３のそれぞれを区別しない場合には、「表示処理部２３０」という。

表示処理部２３１〜表示処理部２３３のそれぞれは、接続されている表示デバイスに表示させる表示画像データを、ＤＭＡによってＤＲＡＭ（不図示）から取得し（読み出し）、取得した表示画像データに対して表示処理を施す。そして、表示処理部２３１〜表示処理部２３３のそれぞれは、表示処理後の出力画像データを、接続された表示デバイスに出力する。図１に示した撮像装置１のシステムでは、表示処理部２３１にテレビが接続され、表示処理部２３２にＥＶＦ３２が接続され、表示処理部２３３にＴＦＴ液晶ディスプレイ３３が接続されている構成を示している。なお、表示処理部２３１〜表示処理部２３３のそれぞれは、同じ構成を備えている。つまり、表示処理部２３１〜表示処理部２３３のそれぞれは、いずれの表示処理部２３０であっても、接続されたいずれの表示デバイスに画像を表示させることができる。

なお、本実施形態の表示処理装置２３および表示処理部２３０のそれぞれの構成および動作に関する詳細な説明は、後述する。

テレビ３１は、フルＨＤ（１９２０×１０８０）の大きさ（サイズ）の画像を表示するテレビ（ＨＤＴＶ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）である。テレビ３１は、表示処理部２３１から出力された表示処理後の出力画像データに応じた画像を表示する。なお、図１においては、テレビ３１も撮像装置１の構成要素としているが、テレビ３１は、撮像装置１に着脱可能な構成である。

ＥＶＦ３２は、例えば、ＴＦＴ液晶ディスプレイＴＦＴ（薄膜トランジスター：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどの小型の表示デバイスである。ＥＶＦ３２は、表示処理部２３２から出力された表示処理後の出力画像データに応じた画像を表示する。ＥＶＦ３２は、撮像センサ１０によって撮影している画像を確認するために撮像装置１に搭載されたビューファインダとして動作する。

ＴＦＴ液晶ディスプレイ３３は、中型の表示デバイスである。ＴＦＴ液晶ディスプレイ３３は、表示処理部２３３から出力された表示処理後の出力画像データに応じた画像を表示する。なお、図１においては、ＴＦＴ液晶ディスプレイ３３も撮像装置１の構成要素としているが、ＴＦＴ液晶ディスプレイ３３は、撮像装置１に着脱可能な構成であってもよい。

このような構成によって、撮像装置１は、撮像センサ１０によって撮影した画像を、複数の表示デバイスに表示させることができる。つまり、撮像装置１は、画像処理装置２０に備えた表示処理装置２３内の表示処理部２３０の数と同じ数の表示デバイスに、同時に表示処理後の出力画像データに応じた画像を表示させることができる。

また、撮像装置１には、例えば、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の画像を表示するテレビ（ＵＨＤＴＶ：Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）のように、表示する画素数が多い表示デバイスを接続することもできる。つまり、撮像装置１には、表示処理装置２３内のそれぞれの表示処理部２３０が対応する画素数よりも多い画素数の表示デバイスを接続することができる。この場合、撮像装置１は、複数の表示処理部２３０が連携して並列に動作することによって、画素数の多い画像を表示する表示デバイスに、表示処理後の出力画像データに応じた画像を表示させる。ただし、複数の表示処理部２３０が連携して並列に動作する場合、それぞれの表示処理部２３０に接続され、それぞれの表示処理部２３０が単独で画像を表示させることができる表示デバイスへの表示処理後の出力画像データの出力と、連携して並列に動作することによって画像を表示させることができる表示デバイスへの表示処理後の出力画像データの出力とは、排他的となる。

次に、本実施形態の表示処理装置２３の構成および動作について説明する。図２は、本実施形態の表示処理装置２３の概略構成を示したブロック図である。以下の説明においては、画像処理装置２０に備えた表示処理装置２３内に、フルＨＤ（１９２０×１０８０）の大きさ（サイズ）の画像を表示する表示デバイスに対応した２つの表示処理部２３１および表示処理部２３２を備え、表示処理部２３１と表示処理部２３２とが連携して、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の画像を表示する表示デバイスに、出力画像データを出力する構成および動作について説明する。

図２に示した表示処理装置２３は、表示処理部２３１と、表示処理部２３２と、クロック制御部２３４と、メモリ書込制御部２３５と、ラインメモリ２３６と、出力選択部２３７とを備えている。表示処理装置２３には、表示処理部２３１と表示処理部２３２とが連携して画像を表示させる４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示する４Ｋテレビ（４Ｋ−ＴＶ）３１０と、表示処理部２３２が単独で画像を表示させるＥＶＦ３２とが接続されている。

４Ｋテレビ３１０は、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示するテレビである。４Ｋテレビ３１０は、表示処理装置２３から出力された表示処理後の出力画像データに応じた画像を表示する。なお、４Ｋテレビ３１０は、撮像装置１に着脱可能な構成である。

表示処理部２３１および表示処理部２３２は、接続されている表示デバイスに表示させるそれぞれのフレームの表示画像データを、ＤＭＡによってＤＭＡバス２５に接続されたＤＲＡＭ（不図示）から順次取得する（読み出す）。そして、表示処理部２３１および表示処理部２３２は、順次取得した表示画像データに対して表示処理を施した出力画像データを、接続された表示デバイスに順次出力する。このとき、表示処理部２３１と表示処理部２３２とのそれぞれは、表示デバイスに表示させるそれぞれのフレームの表示画像データを、ＤＭＡによってＤＲＡＭ（不図示）から１行（ライン）毎に順次取得し（読み出し）、取得したそれぞれのライン毎に表示処理を施した出力画像データを、接続された表示デバイスに順次出力する。

図２に示した表示処理装置２３では、上述したように、４Ｋテレビ３１０に表示させる表示画像データに対する表示処理を、表示処理部２３１と表示処理部２３２とが連携して並列に行う。より具体的には、４Ｋテレビ３１０に表示させる表示画像データの領域を２つに分割し、分割した一方の領域の表示画像データに対する表示処理を表示処理部２３１が行い、分割した他方の領域の表示画像データに対する表示処理を表示処理部２３２が行う。さらに詳細には、４Ｋテレビ３１０に表示させる１フレームの表示画像データの領域を水平方向に２つの領域に分割、つまり、左右の２つの領域に分割し、左側半分の領域の表示画像データに対する表示処理を表示処理部２３１が行い、右側半分の領域の表示画像データに対する表示処理を表示処理部２３２が行う。

表示処理部２３１は、同期信号生成ブロック２３１１と、入力制御ブロック２３１２と、表示処理ブロック２３１３とを備えている。また、表示処理部２３２は、同期信号生成ブロック２３２１と、入力制御ブロック２３２２と、表示処理ブロック２３２３と、同期信号選択ブロック２３２４とを備えている。

同期信号生成ブロック２３１１は、クロック制御部２３４から供給された動作クロックに基づいて、表示処理部２３１に接続された表示デバイスに、出力画像データに応じた画像を表示させるタイミングを表す、例えば、垂直同期信号Ｖや水平同期信号Ｈなどの同期信号を生成する。そして、同期信号生成ブロック２３１１は、生成した同期信号を、表示処理部２３１に接続された表示デバイスに出力する。また、同期信号生成ブロック２３１１は、生成した同期信号を、メモリ書込制御部２３５および出力選択部２３７に出力する。

また、同期信号生成ブロック２３１１は、生成した同期信号に基づいて、表示処理部２３１に接続された表示デバイスに表示させる１フレームの表示画像データをＤＲＡＭ（不図示）から取得して表示処理を開始するタイミング、すなわち、ＤＭＡを開始するタイミングを表すトリガ信号ＴＧ１を生成し、生成したトリガ信号ＴＧ１を入力制御ブロック２３１２に出力する。このトリガ信号ＴＧ１は、１フレームの表示画像データにおける最初の画素、つまり、画像の左上の画素に対応する表示画像データのＤＲＡＭ（不図示）からの取得を開始するタイミングを表す。

また、同期信号生成ブロック２３１１は、生成した同期信号に基づいて、連携して動作する他の表示処理部２３０が、対応する表示画像データをＤＲＡＭ（不図示）から取得して表示処理を開始するタイミング、すなわち、ＤＭＡを開始するタイミングを表すトリガ信号ＴＧ１ａを生成し、生成したトリガ信号ＴＧ１ａを他の表示処理部２３０内の同期信号選択ブロックに出力する。図２に示した構成では、同期信号生成ブロック２３１１は、表示処理部２３２が対応する表示画像データを取得するためのトリガ信号ＴＧ１ａを、表示処理部２３２内の同期信号選択ブロック２３２４に出力する。このトリガ信号ＴＧ１ａを出力するタイミングは、連携して動作する他の表示処理部２３０が対応する表示画像データの領域における最初の画素に対応する表示画像データのＤＲＡＭ（不図示）からの取得を開始するタイミングを表す。

なお、表示処理部２３１と表示処理部２３２とが連携して並列に動作する場合、表示処理部２３１と表示処理部２３２とのそれぞれが、表示処理を行う対象の表示画像データを同時期に取得してもよい。このため、同期信号生成ブロック２３１１が生成するトリガ信号ＴＧ１とトリガ信号ＴＧ１ａとは、同じタイミングを表すトリガ信号であってもよい。

入力制御ブロック２３１２は、同期信号生成ブロック２３１１から入力されたトリガ信号ＴＧ１に応じて、表示処理部２３１が表示処理を行う表示画像データを取得するためのＤＭＡを開始する。そして、入力制御ブロック２３１２は、ＤＭＡによってＤＲＡＭ（不図示）から取得した（読み出した）表示画像データを、予め定めたタイミングから、表示処理ブロック２３１３に出力する。

なお、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に表示させる表示画像データに対して表示処理を行う場合には、入力制御ブロック２３１２は、４Ｋテレビ３１０に表示させる表示画像データの内、左側半分の領域の表示画像データ（以下、「左側表示画像データ」という）をＤＲＡＭ（不図示）から取得して（読み出して）、表示処理ブロック２３１３に出力する。なお、入力制御ブロック２３１２が取得した表示画像データを予め定めたタイミングから表示処理ブロック２３１３に出力するために行うタイミングの調整は、例えば、入力制御ブロック２３１２内に備えたバッファ部によって行う。

表示処理ブロック２３１３は、入力制御ブロック２３１２から入力された表示画像データに対して表示処理を施した出力画像データを、ラインメモリ２３６に出力する。なお、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に表示させる表示画像データの表示処理を行う場合には、表示処理ブロック２３１３は、入力制御ブロック２３１２から入力された左側表示画像データに対して表示処理を施した後の出力画像データを、ラインメモリ２３６に出力する。

同期信号生成ブロック２３２１は、表示処理部２３１内の同期信号生成ブロック２３１１と同様に、クロック制御部２３４から供給された動作クロックに基づいて、表示処理部２３２に接続された表示デバイスに、出力画像データに応じた画像を表示させるタイミングを表す同期信号（例えば、垂直同期信号Ｖや水平同期信号Ｈなど）を生成する。そして、同期信号生成ブロック２３２１は、生成した同期信号を、表示処理部２３２に接続された表示デバイスに出力する。

また、同期信号生成ブロック２３２１は、表示処理部２３１内の同期信号生成ブロック２３１１と同様に、生成した同期信号に基づいて、表示処理部２３２に接続された表示デバイスに表示させる１フレームの表示画像データをＤＲＡＭ（不図示）から取得して表示処理を開始するタイミング、すなわち、ＤＭＡを開始するタイミングを表すトリガ信号ＴＧ２を生成し、生成したトリガ信号ＴＧ２を同期信号選択ブロック２３２４に出力する。このトリガ信号ＴＧ２は、例えば、表示処理部２３２に接続されたＥＶＦ３２に出力する１フレームの表示画像データにおける最初の画素、つまり、画像の左上の画素に対応する表示画像データのＤＲＡＭ（不図示）からの取得を開始するタイミングを表す。

同期信号選択ブロック２３２４は、同期信号生成ブロック２３２１から入力されたトリガ信号ＴＧ２と、表示処理部２３１内の同期信号生成ブロック２３１１から入力されたトリガ信号ＴＧ１ａとのいずれか一方のトリガ信号を選択し、選択したトリガ信号ＴＧを、入力制御ブロック２３２２に出力する。

なお、同期信号選択ブロック２３２４は、表示処理部２３２が単独で、接続されたＥＶＦ３２に画像を表示させる場合には、同期信号生成ブロック２３２１から入力されたトリガ信号ＴＧ２をトリガ信号ＴＧとして入力制御ブロック２３２２に出力する。また、同期信号選択ブロック２３２４は、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に画像を表示させる場合には、表示処理部２３１内の同期信号生成ブロック２３１１から入力されたトリガ信号ＴＧ１ａをトリガ信号ＴＧとして入力制御ブロック２３２２に出力する。

入力制御ブロック２３２２は、表示処理部２３１内の入力制御ブロック２３１２と同様に、同期信号選択ブロック２３２４から入力されたトリガ信号ＴＧに応じて、表示処理部２３２が表示処理を行う表示画像データを取得するためのＤＭＡを開始する。そして、入力制御ブロック２３２２は、ＤＭＡによってＤＲＡＭ（不図示）から取得した（読み出した）表示画像データを、予め定めたタイミングから、表示処理ブロック２３２３に出力する。

なお、表示処理部２３２が単独でＥＶＦ３２に表示させる表示画像データに対して表示処理を行う場合には、入力制御ブロック２３２２は、ＥＶＦ３２に表示させる表示画像データ（以下、「ＥＶＦ表示画像データ」という）をＤＲＡＭ（不図示）から取得して（読み出して）、表示処理ブロック２３２３に出力する。また、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に表示させる表示画像データに対して表示処理を行う場合には、入力制御ブロック２３２２は、４Ｋテレビ３１０に表示させる表示画像データの内、右側半分の領域の表示画像データ（以下、「右側表示画像データ」という）をＤＲＡＭ（不図示）から取得して（読み出して）、表示処理ブロック２３２３に出力する。

なお、入力制御ブロック２３２２が取得した表示画像データを予め定めたタイミングから表示処理ブロック２３２３に出力するために行うタイミングの調整も、表示処理部２３１内の入力制御ブロック２３１２と同様に、例えば、入力制御ブロック２３２２内に備えたバッファ部によって行う。ここで、入力制御ブロック２３１２が取得した表示画像データの表示処理ブロック２３１３への出力を開始するタイミングと、入力制御ブロック２３２２が取得した表示画像データの表示処理ブロック２３２３への出力を開始するタイミングとは、同じタイミングである。このため、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に表示させる表示画像データに対して表示処理を行う場合において、表示処理ブロック２３１３が表示処理を開始するタイミングと、表示処理ブロック２３２３が表示処理を開始するタイミングとが同じタイミングになる。これにより、表示処理部２３１と表示処理部２３２とのそれぞれは、入力された表示画像データに対する表示処理を同時に行い、出力画像データを同じタイミングから出力することができる。つまり、表示処理部２３１と表示処理部２３２とのそれぞれは、左側表示画像データに対して表示処理を施した後の出力画像データと、右側表示画像データに対して表示処理を施した後の出力画像データとを、同じタイミングで出力することができる。

表示処理ブロック２３２３は、表示処理部２３１内の表示処理ブロック２３１３と同様に、入力制御ブロック２３２２から入力された表示画像データに対して表示処理を施した出力画像データを出力する。このとき、表示処理部２３２が単独でＥＶＦ３２に表示させるＥＶＦ表示画像データに対して表示処理を行う場合には、表示処理ブロック２３２３は、入力制御ブロック２３２２から入力されたＥＶＦ表示画像データに対して表示処理を施した後の出力画像データを、ＥＶＦ３２に出力する。また、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に表示させる表示画像データの表示処理を行う場合には、表示処理ブロック２３２３は、入力制御ブロック２３２２から入力された右側表示画像データに対して表示処理を施した後の出力画像データを、ラインメモリ２３６に出力する。

メモリ書込制御部２３５は、同期信号生成ブロック２３１１から入力された同期信号（例えば、垂直同期信号Ｖや水平同期信号Ｈなど）に基づいて、ラインメモリ２３６への出力画像データの格納（書き込み）を制御する。

なお、メモリ書込制御部２３５は、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に画像を表示させる場合に、ラインメモリ２３６への出力画像データの格納（書き込み）を制御する。より具体的には、メモリ書込制御部２３５は、同期信号に基づいたタイミングで、表示処理部２３１内の表示処理ブロック２３１３から出力された出力画像データ、および表示処理部２３２内の表示処理ブロック２３２３から出力された出力画像データを、ラインメモリ２３６の対応する記憶領域に格納する（書き込む）ように、ラインメモリ２３６を制御する。これにより、ラインメモリ２３６には、表示処理ブロック２３１３が左側表示画像データに対して表示処理を行った後の出力画像データが、ラインメモリ２３６において画像の左側に対応する記憶領域に格納され、表示処理ブロック２３２３が右側表示画像データに対して表示処理を行った後の出力画像データが、ラインメモリ２３６において画像の右側に対応する記憶領域に格納される。

また、メモリ書込制御部２３５は、表示処理装置２３に表示処理部２３１が単独で画像を表示させるテレビ３１が接続されている場合など、表示処理部２３１と表示処理部２３２とが連携して動作しない場合には、表示処理部２３１内の表示処理ブロック２３１３からラインメモリ２３６に入力された出力画像データを格納させずにそのまま出力選択部２３７に出力するように、ラインメモリ２３６を制御する。

ラインメモリ２３６は、表示処理装置２３に接続された４Ｋテレビ３１０が表示する１行（ライン）分（つまり、３８４０個）の出力画像データを一時的に格納（記憶）する記憶領域を備えた、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリで構成される。なお、ラインメモリ２３６は、表示処理部２３１内の表示処理ブロック２３１３から出力された出力画像データに対応する記憶領域（以下、「左側用記憶領域」ともいう）と、表示処理部２３２内の表示処理ブロック２３２３から出力された出力画像データに対応する記憶領域（以下、「右側用記憶領域」ともいう）とのそれぞれに分かれて構成されている。

ラインメモリ２３６は、メモリ書込制御部２３５からの制御に応じて、表示処理部２３１内の表示処理ブロック２３１３から入力された左側表示画像データに対して表示処理を行った表示処理後の出力画像データと、表示処理部２３２内の表示処理ブロック２３２３から入力された右側表示画像データに対して表示処理を行った表示処理後の出力画像データとのそれぞれを、一時的に格納する。また、ラインメモリ２３６は、出力選択部２３７からの制御に応じて、格納しているそれぞれの出力画像データを、出力選択部２３７に出力する。

なお、表示処理装置２３に４Ｋテレビ３１０が接続されることが想定される撮像装置１のシステムでは、ラインメモリ２３６に、少なくとも３８４０個の出力画像データを一時的に格納する記憶領域を備えていればよいため、例えば、４０９６個の出力画像データを一時的に格納することができる記憶領域を備えたＳＲＡＭなどが搭載されることが想定される。しかし、ラインメモリ２３６は、さらに多くの記憶領域を備えた構成にすることもできる。

また、ラインメモリ２３６は、メモリ書込制御部２３５による出力画像データの格納（書き込み）の制御と、出力選択部２３７による出力画像データの読み出しの制御とが、同時期に行われることが想定される。このため、ラインメモリ２３６は、格納された出力画像データが出力選択部２３７によって読み出される前に、メモリ書込制御部２３５によって次の出力画像データが格納される（書き込まれる）、つまり、上書きされるのを防止する構成になっている。この上書きを防止する構成としては、例えば、ラインメモリ２３６に、２ライン分の記憶領域を備える構成とし、メモリ書込制御部２３５による表示処理後の出力画像データの格納（書き込み）の制御と、出力選択部２３７による表示処理後の出力画像データの読み出しの制御とをライン毎に切り替える、いわゆる、ダブルバッファの構成とすることが考えられる。しかし、本実施形態の表示処理装置２３では、ラインメモリ２３６の上書きを防止する構成に関しては、特に規定しない。つまり、上書きを防止するための既存の技術を、ラインメモリ２３６に適用することができる。

出力選択部２３７は、同期信号生成ブロック２３１１から入力された同期信号（例えば、垂直同期信号Ｖや水平同期信号Ｈなど）に基づいて、ラインメモリ２３６に格納された出力画像データの読み出しと、読み出した出力画像データの接続された表示デバイスへの出力を制御する。

なお、出力選択部２３７は、表示処理部２３１と表示処理部２３２とが連携して４Ｋテレビ３１０に画像を表示させる場合に、ラインメモリ２３６に格納された出力画像データの読み出しと、読み出した出力画像データの接続された４Ｋテレビ３１０への出力を制御する。より具体的には、出力選択部２３７は、同期信号に基づいたタイミングで、表示処理部２３１内の表示処理ブロック２３１３が表示処理した後の出力画像データと、表示処理部２３２内の表示処理ブロック２３２３が表示処理した後の出力画像データとのそれぞれをラインメモリ２３６の対応する記憶領域から読み出すように、ラインメモリ２３６を制御する。これにより、ラインメモリ２３６において画像の左側に対応する記憶領域（左側用記憶領域）に格納された左側表示画像データに対して表示処理が行われた出力画像データと、ラインメモリ２３６において画像の右側に対応する記憶領域（右側用記憶領域）に格納された右側表示画像データに対して表示処理が行われた出力画像データとのそれぞれが、ライン毎に、ラインメモリ２３６から順次読み出される。そして、出力選択部２３７は、読み出したそれぞれの出力画像データを、ライン毎に順次４Ｋテレビ３１０に出力する。これにより、４Ｋテレビ３１０に、左側表示画像データに対応する表示処理後の出力画像データと、右側表示画像データに対応する表示処理後の出力画像データとが合わさった出力画像データ、すなわち、４Ｋテレビ３１０に表示させる表示画像データに対して表示処理を行った後の出力画像データに応じた１つの画像が表示される。

また、出力選択部２３７は、表示処理装置２３に表示処理部２３１が単独で画像を表示させるテレビ３１が接続されている場合など、表示処理部２３１と表示処理部２３２とが連携して動作しない場合には、ラインメモリ２３６に格納された出力画像データの読み出しを行わずに、ラインメモリ２３６を介してそのまま出力された、表示処理部２３１内の表示処理ブロック２３１３が表示処理した後の出力画像データを、接続されたテレビ３１に出力する。これにより、テレビ３１に、表示処理部２３１内の表示処理ブロック２３１３から出力された表示処理後の出力画像データに応じた画像が表示される。

クロック制御部２３４は、表示処理装置２３の備えたそれぞれの構成要素（表示処理部２３１、表示処理部２３２、メモリ書込制御部２３５、および出力選択部２３７）が動作するのに適した周波数のクロックを生成し、生成したクロックをそれぞれの構成要素に供給する。

より具体的には、表示処理装置２３に接続された表示デバイスが表示処理後の出力画像データに応じた画像を表示する際のクロック（以下、「表示デバイスクロック」という）を生成する。ここで、クロック制御部２３４が生成する表示デバイスクロックの周波数は、例えば、表示処理装置２３に接続された表示デバイスが１画素分の画像を表示させるために必要な周期（周波数）のクロックである。表示デバイスクロックは、いわゆる、画素クロックに相当する。

例えば、表示処理装置２３にフルＨＤ（１９２０×１０８０）サイズの画像を表示するテレビ３１が接続されている場合、クロック制御部２３４は、テレビ３１が表示する画像内のそれぞれの画素を表示させるために必要な周波数の表示デバイスクロックを生成する。また、表示処理装置２３にＥＶＦ３２が接続されている場合、クロック制御部２３４は、ＥＶＦ３２がＥＶＦ表示画像データに応じた画像内のそれぞれの画素を表示させるために必要な周波数の表示デバイスクロックを生成する。また、表示処理装置２３に４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示する４Ｋテレビ３１０が接続されている場合、クロック制御部２３４は、４Ｋテレビ３１０が表示する画像内のそれぞれの画素を表示させるために必要な周波数の表示デバイスクロック、つまり、テレビ３１が表示処理装置２３に接続されている場合に生成する表示デバイスクロックの４倍の周波数の表示デバイスクロックを生成する。

そして、クロック制御部２３４は、生成した表示デバイスクロックに基づいて、それぞれの構成要素が動作するための動作クロックを生成し、生成した動作クロックを、それぞれの構成要素に供給する。例えば、表示処理部２３１が単独でテレビ３１に画像を表示させ、表示処理部２３２が単独でＥＶＦ３２に画像を表示させる場合には、クロック制御部２３４は、テレビ３１に対応する表示デバイスクロックと、ＥＶＦ３２に対応する表示デバイスクロックとを生成する。そして、クロック制御部２３４は、テレビ３１に対応する表示デバイスクロックに基づいて生成した動作クロックを表示処理部２３１に、ＥＶＦ３２に対応する表示デバイスクロックに基づいて生成した動作クロックを表示処理部２３２に、それぞれ供給する。なお、それぞれの表示デバイスクロックを、それぞれの動作クロックとしてもよい。

なお、表示処理装置２３に４Ｋテレビ３１０が接続されている場合には、上述したように、クロック制御部２３４は、テレビ３１に対応する表示デバイスクロックの４倍の周波数の表示デバイスクロックを生成する。しかし、表示処理装置２３では、表示処理部２３１と表示処理部２３２とが連携して、４Ｋテレビ３１０に表示させる表示画像データに対する表示処理を行う。つまり、上述したように、表示処理装置２３では、表示処理部２３１と表示処理部２３２とのそれぞれは、４Ｋテレビ３１０に表示させる表示画像データの領域を２つに分割したいずれか一方の領域の表示画像データに対する表示処理を行う。すなわち、表示処理部２３１と表示処理部２３２とのそれぞれが表示処理を行う表示画像データの数は１／２である。このため、表示処理部２３１と表示処理部２３２とのそれぞれは、テレビ３１に対応する表示デバイスクロックの４倍の周波数の表示デバイスクロックの１／２の周波数の動作クロック、すなわち、テレビ３１に対応する表示デバイスクロックの２倍の周波数の動作クロックであっても、同じ周期で動作を完了することができる。従って、クロック制御部２３４は、テレビ３１に対応する表示デバイスクロックの２倍の周波数の動作クロックを、表示処理部２３１と表示処理部２３２とのそれぞれに供給する。

このような構成によって、本実施形態の表示処理装置２３では、表示処理装置２３内に備えた表示処理部２３０が対応しているサイズの画像よりも高精細な画像を表示する表示デバイスが接続された場合でも、複数の表示処理部２３０が連携して並列に動作することによって、それぞれの表示処理部２３０が動作する動作クロックの周波数を抑えた状態で、高精細な画像を表示する表示デバイスに対応することができる。そして、本実施形態の表示処理装置２３では、それぞれの表示処理部２３０が動作する動作クロックの周波数を抑えることによって、本実施形態の表示処理装置２３自体の消費電力の増大も抑えることができる。

次に、本実施形態の表示処理装置２３が画像を分割して処理する動作について説明する。以下の説明においては、表示処理装置２３が表示画像データの領域を２つに分割し、分割したそれぞれの領域の表示画像データに対して、２つの表示処理部２３０が連携して並列に表示処理を行う動作の一例について説明する。

まず、本実施形態の表示処理装置２３が画像を分割して処理する動作の全体の流れについて説明する。図３は、本実施形態の表示処理装置２３において画像を分割して処理する場合の一例を模式的に示した図である。

上述したように、表示処理装置２３が表示画像データの領域を２つに分割して表示処理を行う場合、表示処理部２３１と表示処理部２３２とが連携し、表示処理部２３１が左側半分の領域の左側表示画像データに対する表示処理を行い、表示処理を表示処理部２３２が右側半分の領域の右側表示画像データに対する表示処理を行う。図３の上段には、左側表示画像データに対する処理を示し、図３の下段には、右側表示画像データに対する処理を示している。

図３の上段に示したように、表示処理部２３１は、まず、入力制御ブロック２３１２がＤＭＡによって左側表示画像データをＤＲＡＭ（不図示）から取得し（読み出し）、表示処理ブロック２３１３に出力する。そして、表示処理ブロック２３１３は、入力制御ブロック２３１２から入力された左側表示画像データに対して表示処理を行い、表示処理後の出力画像データをラインメモリ２３６の左側用記憶領域に出力する。

また、図３の下段に示したように、表示処理部２３２は、まず、入力制御ブロック２３２２がＤＭＡによって右側表示画像データをＤＲＡＭ（不図示）から取得し（読み出し）、表示処理ブロック２３２３に出力する。そして、表示処理ブロック２３２３は、入力制御ブロック２３２２から入力された右側表示画像データに対して表示処理を行い、表示処理後の出力画像データをラインメモリ２３６の右側用記憶領域に出力する。

そして、メモリ書込制御部２３５は、表示処理部２３１から出力された左側表示画像データに対応する出力画像データと、表示処理部２３２から出力された右側表示画像データに対応する出力画像データとのそれぞれを、ラインメモリ２３６の対応する記憶領域に格納させる。

その後、表示画像データの１ライン分の表示処理が終了した後、出力選択部２３７は、ラインメモリ２３６から１ライン分の出力画像データを順次読み出し、同期信号生成ブロック２３１１から入力された同期信号（例えば、垂直同期信号Ｖや水平同期信号Ｈなど）に応じたタイミングで、表示処理装置２３に接続された表示デバイスに順次出力する。

このように、表示処理装置２３では、２つの表示処理部２３０が連携して並列に表示処理を行うことによって、それぞれの表示処理部２３０が単独では表示処理を行うことができないサイズの画像に対しても表示処理を行うことができる。このとき、表示処理装置２３では、連携して動作する２つの表示処理部２３０のそれぞれが、表示画像データの領域を２つに分割したいずれか一方の領域の表示画像データに対して表示処理を行うため、それぞれの表示処理部２３０が動作する動作クロックの周波数を抑えた状態で表示処理を行うことができる。

次に、本実施形態の表示処理装置２３が画像を分割して処理する場合において、表示処理装置２３に接続された表示デバイスに備えた画像信号の入力系統の数に応じたそれぞれの構成要素の動作について説明する。なお、以下の説明においては、図２に示した、フルＨＤ（１９２０×１０８０）サイズの画像を表示するテレビ３１に対応した２つの表示処理部２３１および表示処理部２３２を備えた表示処理装置２３に、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示する４Ｋテレビ３１０が接続され、表示処理部２３１と表示処理部２３２とが連携して、４Ｋテレビ３１０に表示処理後の出力画像データを出力する場合の動作について説明する。

＜第１の動作＞
図４は、本実施形態の表示処理装置２３において画像を処理する第１の動作の一例を示した図である。図４に示した動作の一例は、画像信号の入力系統を１系統備えている４Ｋテレビ３１０に、表示処理部２３１と表示処理部２３２とが連携して表示処理を行った４Ｋ２Ｋ（３８４０×２１６０）サイズの表示処理後の出力画像データを出力する場合の動作である。図４には、表示処理装置２３のブロック図上に、第１の動作におけるそれぞれの画像データの経路を示している。

第１の動作では、クロック制御部２３４が、表示処理装置２３に接続された４Ｋテレビ３１０に画像を表示するための表示デバイスクロックを生成する。ここで、クロック制御部２３４が生成する表示デバイスクロックの周波数は、テレビ３１が表示処理装置２３に接続されている場合に生成する表示デバイスクロックの４倍の周波数のクロックである。そして、クロック制御部２３４は、生成した表示デバイスクロックを、出力選択部２３７に供給する。

また、クロック制御部２３４は、生成した表示デバイスクロックに基づいて、表示デバイスクロックの１／２の周波数の動作クロックを生成する。そして、クロック制御部２３４は、生成した動作クロックを、表示処理部２３１、表示処理部２３２、およびメモリ書込制御部２３５に供給する。

そして、表示処理部２３１内の同期信号生成ブロック２３１１は、クロック制御部２３４から供給された動作クロックに基づいて、４Ｋテレビ３１０に表示処理後の出力画像データに応じた画像を表示させるための垂直同期信号Ｖおよび水平同期信号Ｈを生成する。そして、同期信号生成ブロック２３１１は、生成した垂直同期信号Ｖおよび水平同期信号Ｈを、メモリ書込制御部２３５、出力選択部２３７、および４Ｋテレビ３１０に出力する。

その後、同期信号生成ブロック２３１１は、垂直同期信号Ｖが、４Ｋテレビ３１０に１つのフレームの画像を表示するタイミングを表した後、水平同期信号Ｈが、出力画像データを出力する水平期間であることを表す１つ前の水平期間の開始を表すタイミング、つまり、垂直ブランキング期間における最後の水平期間の開始を表すタイミングで、トリガ信号ＴＧ１を入力制御ブロック２３１２に出力する。これにより、入力制御ブロック２３１２は、同期信号生成ブロック２３１１から入力されたトリガ信号ＴＧ１に応じて、表示処理部２３１が表示処理を行う、１フレームの表示画像データの１ライン目から、左側表示画像データのそれぞれの画素のデータを取得するＤＭＡを開始する（画像データ経路Ｃ１参照）。

また、同期信号生成ブロック２３１１は、トリガ信号ＴＧ１と同じタイミングのトリガ信号ＴＧ１ａを、表示処理部２３２内の同期信号選択ブロック２３２４に出力する。そして、同期信号選択ブロック２３２４は、表示処理部２３１内の同期信号生成ブロック２３１１から入力されたトリガ信号ＴＧ１ａを、トリガ信号ＴＧとして入力制御ブロック２３２２に出力する。これにより、入力制御ブロック２３２２は、同期信号選択ブロック２３２４から入力されたトリガ信号ＴＧに応じて、表示処理部２３２が表示処理を行う、１フレームの表示画像データの１ライン目から、右側表示画像データのそれぞれの画素のデータを取得するＤＭＡを開始する（画像データ経路Ｃ２参照）。

このように、表示処理部２３１内の入力制御ブロック２３１２と、表示処理部２３２内の入力制御ブロック２３２２とのそれぞれは、対応する領域の表示画像データのそれぞれを、ＤＭＡによってＤＲＡＭ（不図示）から取得する。

そして、入力制御ブロック２３１２は、ＤＲＡＭ（不図示）からＤＭＡによって取得した左側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３１３に出力する（画像データ経路Ｃ１参照）。これにより、表示処理ブロック２３１３は、入力制御ブロック２３１２から入力された左側表示画像データのそれぞれの画素のデータに対して表示処理を施した出力画像データを、ラインメモリ２３６に出力する（画像データ経路Ｃ１参照）。また、入力制御ブロック２３２２は、ＤＲＡＭ（不図示）からＤＭＡによって取得した右側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３２３に出力する（画像データ経路Ｃ２参照）。これにより、表示処理ブロック２３２３は、入力制御ブロック２３２２から入力された右側表示画像データのそれぞれの画素のデータに対して表示処理を施した出力画像データを、ラインメモリ２３６に出力する（画像データ経路Ｃ２参照）。

そして、メモリ書込制御部２３５は、表示処理部２３１内の同期信号生成ブロック２３１１から入力された垂直同期信号Ｖが、４Ｋテレビ３１０に１つのフレームの画像を表示するタイミングを表した後、水平同期信号Ｈが、出力画像データを出力する水平期間であることを表す１つ前の水平期間の開始を表すタイミング、つまり、垂直ブランキング期間における最後の水平期間の開始を表すタイミングから、ラインメモリ２３６への出力画像データの格納（書き込み）の制御を開始する。なお、メモリ書込制御部２３５におけるラインメモリ２３６への出力画像データの格納の制御は、表示処理部２３１と表示処理部２３２とのそれぞれが表示画像データを取得してから、表示処理後の出力画像データを出力するまでの遅延時間が考慮される。つまり、メモリ書込制御部２３５は、ラインメモリ２３６への出力画像データの格納の制御を開始した水平期間において、表示処理部２３１と表示処理部２３２とのそれぞれが、表示画像データに対して表示処理を施すために要するクロック数分待った後のタイミングから、表示処理部２３１と表示処理部２３２とのそれぞれが出力する表示処理後の出力画像データの、ラインメモリ２３６への格納（書き込み）を開始する。

これにより、ラインメモリ２３６の左側用記憶領域に、表示処理部２３１内の表示処理ブロック２３１３から出力された左側表示画像データに対する表示処理後の出力画像データが格納され、ラインメモリ２３６の右側用記憶領域に、表示処理部２３２内の表示処理ブロック２３２３から出力された右側表示画像データに対する表示処理後の出力画像データが格納される。

その後、出力選択部２３７は、表示処理部２３１内の同期信号生成ブロック２３１１から入力された垂直同期信号Ｖが、４Ｋテレビ３１０に１つのフレームの画像を表示するタイミングを表し、水平同期信号Ｈが、出力画像データを出力する水平期間の開始を表すタイミング、つまり、４Ｋテレビ３１０に表示する１フレームの画像の１ライン目のタイミングを表した後、最初の画素の画像データを出力するタイミングから、ラインメモリ２３６に格納された表示処理後のそれぞれの出力画像データの読み出しの制御を開始する。このとき、出力選択部２３７は、表示処理部２３１内の同期信号生成ブロック２３１１から入力された表示デバイスクロックで、ラインメモリ２３６に格納された表示処理後のそれぞれの出力画像データの読み出しを行う。そして、出力選択部２３７は、読み出した表示処理後の出力画像データのそれぞれを、表示デバイスクロックのタイミング、つまり、４Ｋテレビ３１０が画像を表示するタイミングで順次、４Ｋテレビ３１０に出力する。

出力選択部２３７におけるラインメモリ２３６に格納された出力画像データの読み出しの制御では、４Ｋテレビ３１０に出力する１フレームの１ライン目における最初の画素のタイミング、つまり、４Ｋテレビ３１０に表示する１フレームの左半分の領域の最初の画素のタイミングに合うように、ラインメモリ２３６の左側用記憶領域に格納されている左側表示画像データに対する出力画像データのそれぞれを、表示デバイスクロックのタイミングで順次読み出す（画像データ経路Ｃ１参照）。そして、出力選択部２３７は、読み出した左側表示画像データに対する出力画像データのそれぞれを、４Ｋテレビ３１０に表示する１フレームの左半分の領域の最初の画素のタイミングから、表示デバイスクロックのタイミングで、４Ｋテレビ３１０に順次出力する（画像データ経路Ｃ１参照）。その後、出力選択部２３７は、４Ｋテレビ３１０に出力する１フレームの１ライン目における中央の右側の画素のタイミング、つまり、４Ｋテレビ３１０に表示する１フレームの右半分の領域の最初の画素のタイミングに合うように、ラインメモリ２３６の右側用記憶領域に格納されている右側表示画像データに対する出力画像データのそれぞれを、表示デバイスクロックのタイミングで順次読み出す（画像データ経路Ｃ２参照）。そして、出力選択部２３７は、読み出した右側表示画像データに対する出力画像データのそれぞれを、４Ｋテレビ３１０に表示する１フレームの右半分の領域の最初の画素のタイミングから、表示デバイスクロックのタイミングで、４Ｋテレビ３１０に順次出力する（画像データ経路Ｃ２参照）。

これにより、出力選択部２３７から出力された１フレームの１ライン目の出力画像データに応じた画像が、４Ｋテレビ３１０に表示される。

また、入力制御ブロック２３１２は、１フレームの表示画像データの１ライン目の左側表示画像データのＤＭＡによる取得が終了した後、引き続き、１フレームの表示画像データの２ライン目の左側表示画像データを取得するためのＤＭＡを開始する（画像データ経路Ｃ１参照）。そして、入力制御ブロック２３１２は、ＤＲＡＭ（不図示）からＤＭＡによって取得した左側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３１３に出力する（画像データ経路Ｃ１参照）。また、入力制御ブロック２３２２は、１フレームの表示画像データの１ライン目の右側表示画像データのＤＭＡによる取得が終了した後、引き続き、１フレームの表示画像データの２ライン目の右側表示画像データを取得するためのＤＭＡを開始する（画像データ経路Ｃ２参照）。そして、入力制御ブロック２３２２は、ＤＲＡＭ（不図示）からＤＭＡによって取得した右側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３２３に出力する（画像データ経路Ｃ２参照）。

このように、入力制御ブロック２３１２と入力制御ブロック２３２２とのそれぞれは、対応する領域の表示画像データを、ライン毎に順次、ＤＭＡによってＤＲＡＭ（不図示）から取得し、取得した表示画像データを、ライン毎に順次、対応する入力制御ブロック２３１２または入力制御ブロック２３２２に出力する。これにより、表示処理ブロック２３１３と表示処理ブロック２３２３とのそれぞれは、対応する入力制御ブロック２３１２または入力制御ブロック２３２２から入力された、対応する領域の表示画像データに対して表示処理を施し、表示処理後の出力画像データのそれぞれを、表示画像データのライン毎に順次、ラインメモリ２３６に出力する。

そして、メモリ書込制御部２３５は、表示処理部２３１内の同期信号生成ブロック２３１１から入力された水平同期信号Ｈが、出力画像データを出力する次の水平期間の開始を表すタイミング、つまり、４Ｋテレビ３１０に表示する１フレームの画像の１ライン目のタイミングから、出力画像データのそれぞれを、ラインメモリ２３６の左側用記憶領域および右側用記憶領域に、表示画像データのライン毎に順次格納する。これにより、ラインメモリ２３６の左側用記憶領域に左側表示画像データに対する表示処理後の出力画像データが、ラインメモリ２３６の右側用記憶領域に右側表示画像データに対する表示処理後の出力画像データが、表示画像データのライン毎に順次格納される。

その後、出力選択部２３７は、表示処理部２３１内の同期信号生成ブロック２３１１から入力された水平同期信号Ｈが、出力画像データを出力する次の水平期間の開始を表すタイミング、つまり、４Ｋテレビ３１０に表示する１フレームの画像の２ライン目のタイミングに合わせて、ラインメモリ２３６に格納された表示処理後のそれぞれの出力画像データを、表示デバイスクロックに応じて読み出す。そして、出力選択部２３７は、読み出した表示処理後の出力画像データのそれぞれを、４Ｋテレビ３１０が画像を表示するタイミング、つまり、表示デバイスクロックのタイミングで順次、４Ｋテレビ３１０に出力する。

これにより、出力選択部２３７から、１フレームの１ライン目以降の出力画像データが、４Ｋテレビ３１０に順次出力され、４Ｋテレビ３１０に、出力選択部２３７から出力された１フレームの１ライン目以降の出力画像データに応じた画像が表示される。

このように、第１の動作では、表示処理装置２３に備えた、フルＨＤ（１９２０×１０８０）サイズの表示画像データに対応した２つの表示処理部２３１および表示処理部２３２が連携して、左側表示画像データに対する表示処理と右側表示画像データに対する表示処理とを並列に行うことによって、４Ｋ２Ｋ（３８４０×２１６０）サイズの表示画像データに対する表示処理を行う。そして、表示処理装置２３に備えた出力選択部２３７が、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示する表示デバイスクロックのタイミングで、表示処理装置２３に接続された４Ｋテレビ３１０に、４Ｋ２Ｋ（３８４０×２１６０）サイズの表示処理後の出力画像データを出力する。

このとき、表示処理部２３１と表示処理部２３２とのそれぞれは、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示するための表示デバイスクロックの１／２の周波数の動作クロックで動作する。また、出力選択部２３７は、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示するための表示デバイスクロックで動作する。これにより、表示処理装置２３では、４Ｋテレビ３１０に出力画像データを出力するための表示デバイスクロックの周波数が、接続された４Ｋテレビ３１０が１画素分の画像を表示させるために必要なクロックの周波数に応じて、フルＨＤ（１９２０×１０８０）サイズの画像を表示するテレビ３１の表示デバイスクロックの４倍の周波数になるが、４Ｋ２Ｋ（３８４０×２１６０）サイズの表示画像データに対する表示処理は、４Ｋテレビ３１０の表示デバイスクロックの１／２の周波数にすることができる。つまり、表示処理装置２３に備えた表示処理部２３１、表示処理部２３２、ラインメモリ２３６、およびメモリ書込制御部２３５は、表示デバイスクロックの１／２の周波数で動作することができる。このことにより、表示処理装置２３では、第１の動作によって、動作クロックの周波数を抑えた状態で、表示処理装置２３内に備えた表示処理部２３１と表示処理部２３２とのそれぞれが対応するサイズの画像よりも高精細な画像に対する表示処理を行うことができる。

＜第２の動作＞
図５は、本実施形態の表示処理装置２３において画像を処理する第２の動作の一例を示した図である。図５に示した動作の一例は、画像信号の入力系統を２系統備えている４Ｋテレビ３１０に、表示処理部２３１と表示処理部２３２とが連携して表示処理を行った４Ｋ２Ｋ（３８４０×２１６０）サイズの表示処理後の出力画像データを出力する場合の動作である。図５には、表示処理装置２３のブロック図上に、第２の動作におけるそれぞれの画像データの経路を示している。

第２の動作でも、第１の動作と同様に、クロック制御部２３４が、表示処理装置２３に接続された４Ｋテレビ３１０に画像を表示するための表示デバイスクロック、つまり、テレビ３１が表示処理装置２３に接続されている場合に生成する表示デバイスクロックの４倍の周波数のクロックを生成する。

また、クロック制御部２３４は、第１の動作と同様に、生成した表示デバイスクロックに基づいて、表示デバイスクロックの１／２の周波数の動作クロックを生成し、生成した動作クロックを、表示処理部２３１、表示処理部２３２、およびメモリ書込制御部２３５に供給する。そして、第２の動作では、クロック制御部２３４は、生成した動作クロックを、出力選択部２３７にも供給する。

そして、表示処理部２３１内の同期信号生成ブロック２３１１は、第１の動作と同様に、クロック制御部２３４から供給された動作クロックに基づいて、４Ｋテレビ３１０に表示処理後の出力画像データを表示させるための垂直同期信号Ｖおよび水平同期信号Ｈを生成し、生成した垂直同期信号Ｖおよび水平同期信号Ｈを、メモリ書込制御部２３５、出力選択部２３７、および４Ｋテレビ３１０に出力する。

その後、同期信号生成ブロック２３１１は、第１の動作と同様のタイミングで、トリガ信号ＴＧ１を入力制御ブロック２３１２に出力する。これにより、入力制御ブロック２３１２は、第１の動作と同様に、同期信号生成ブロック２３１１から入力されたトリガ信号ＴＧ１に応じて、表示処理部２３１が表示処理を行う、１フレームの表示画像データの１ライン目から、左側表示画像データのそれぞれの画素のデータを取得するＤＭＡを開始する（画像データ経路Ｃ３参照）。

また、同期信号生成ブロック２３１１は、第１の動作と同様に、トリガ信号ＴＧ１と同じタイミングのトリガ信号ＴＧ１ａを、表示処理部２３２内の同期信号選択ブロック２３２４に出力し、同期信号選択ブロック２３２４は、表示処理部２３１内の同期信号生成ブロック２３１１から入力されたトリガ信号ＴＧ１ａを、トリガ信号ＴＧとして入力制御ブロック２３２２に出力する。これにより、入力制御ブロック２３２２は、第１の動作と同様に、同期信号選択ブロック２３２４から入力されたトリガ信号ＴＧに応じて、表示処理部２３２が表示処理を行う、１フレームの表示画像データの１ライン目から、右側表示画像データのそれぞれの画素のデータを取得するＤＭＡを開始する（画像データ経路Ｃ４参照）。

このように、第２の動作においても、第１の動作と同様に、表示処理部２３１内の入力制御ブロック２３１２と、表示処理部２３２内の入力制御ブロック２３２２とのそれぞれが、対応する領域の表示画像データのそれぞれを、ＤＭＡによってＤＲＡＭ（不図示）から取得する。

そして、入力制御ブロック２３１２は、第１の動作と同様に、ＤＲＡＭ（不図示）からＤＭＡによって取得した左側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３１３に出力し、表示処理ブロック２３１３は、入力制御ブロック２３１２から入力された左側表示画像データのそれぞれの画素のデータに対して表示処理を施した出力画像データを、ラインメモリ２３６に出力する（画像データ経路Ｃ３参照）。また、入力制御ブロック２３２２は、第１の動作と同様に、ＤＲＡＭ（不図示）からＤＭＡによって取得した右側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３２３に出力し、表示処理ブロック２３２３は、入力制御ブロック２３２２から入力された右側表示画像データのそれぞれの画素のデータに対して表示処理を施した出力画像データを、ラインメモリ２３６に出力する（画像データ経路Ｃ４参照）。

そして、メモリ書込制御部２３５は、第１の動作と同様のタイミングから、ラインメモリ２３６への出力画像データの格納（書き込み）の制御を開始する。これにより、第１の動作と同様に、ラインメモリ２３６の左側用記憶領域に、表示処理部２３１内の表示処理ブロック２３１３から出力された左側表示画像データに対する表示処理後の出力画像データが格納され、ラインメモリ２３６の右側用記憶領域に、表示処理部２３２内の表示処理ブロック２３２３から出力された右側表示画像データに対する表示処理後の出力画像データが格納される。

その後、出力選択部２３７は、第１の動作と同様のタイミングから、ラインメモリ２３６に格納された表示処理後のそれぞれの出力画像データの読み出しの制御を開始する。このとき、出力選択部２３７は、表示処理部２３１内の同期信号生成ブロック２３１１から入力された動作クロックで、ラインメモリ２３６の左側用記憶領域に格納された左側表示画像データに対する表示処理後の出力画像データと、ラインメモリ２３６の右側用記憶領域に格納された右側表示画像データに対する表示処理後の出力画像データとを同時に読み出す。そして、出力選択部２３７は、同時に読み出した表示処理後の出力画像データのそれぞれを、動作クロックのタイミング、つまり、４Ｋテレビ３１０が画像を表示する表示デバイスクロックの１／２の周波数のタイミングで順次、４Ｋテレビ３１０に出力する。

出力選択部２３７におけるラインメモリ２３６に格納された出力画像データの読み出しの制御では、４Ｋテレビ３１０に出力する１フレームの１ライン目における最初の画素のタイミング、つまり、４Ｋテレビ３１０に表示する１フレームの左半分の領域の最初の画素のタイミングに合うように、ラインメモリ２３６の左側用記憶領域に格納されている左側表示画像データに対する出力画像データのそれぞれを、動作クロックのタイミングで順次読み出す（画像データ経路Ｃ３参照）。そして、出力選択部２３７は、読み出した左側表示画像データに対する出力画像データのそれぞれを、４Ｋテレビ３１０に表示する１フレームの左半分の領域の最初の画素のタイミングから、動作クロックのタイミングで、４Ｋテレビ３１０に順次出力する（画像データ経路Ｃ３参照）。また、出力選択部２３７は、４Ｋテレビ３１０に出力する１フレームの１ライン目における最初の画素のタイミング、つまり、４Ｋテレビ３１０に表示する１フレームの左半分の領域の最初の画素のタイミングに合う同じタイミングで、ラインメモリ２３６の右側用記憶領域に格納されている右側表示画像データに対する出力画像データのそれぞれを、動作クロックのタイミングで順次読み出す（画像データ経路Ｃ４参照）。そして、出力選択部２３７は、読み出した右側表示画像データに対する出力画像データのそれぞれを、４Ｋテレビ３１０に表示する１フレームの左半分の領域の最初の画素のタイミングと同じタイミングから、動作クロックのタイミングで、４Ｋテレビ３１０に順次出力する（画像データ経路Ｃ４参照）。

これにより、出力選択部２３７から、４Ｋテレビ３１０に表示する１フレームの画像の１ライン目における左半分の領域に対応した出力画像データが、４Ｋテレビ３１０に備えた画像信号の一方の入力系統に（画像データ経路Ｃ３参照）、４Ｋテレビ３１０に表示する同じ１フレームの画像の１ライン目における右半分の領域に対応した出力画像データが、４Ｋテレビ３１０に備えた画像信号の他方の入力系統に（画像データ経路Ｃ４参照）、それぞれ同時に出力される。そして、出力選択部２３７からそれぞれの入力系統に出力された１フレームの１ライン目の出力画像データに応じた画像が、４Ｋテレビ３１０に表示される。

また、入力制御ブロック２３１２は、第１の動作と同様に、１フレームの表示画像データの１ライン目の左側表示画像データのＤＭＡによる取得が終了した後、引き続き、１フレームの表示画像データの２ライン目の左側表示画像データを取得するためのＤＭＡを開始し、ＤＲＡＭ（不図示）からＤＭＡによって取得した左側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３１３に出力する（画像データ経路Ｃ３参照）。また、入力制御ブロック２３２２は、第１の動作と同様に、１フレームの表示画像データの１ライン目の右側表示画像データのＤＭＡによる取得が終了した後、引き続き、１フレームの表示画像データの２ライン目の右側表示画像データを取得するためのＤＭＡを開始し、ＤＲＡＭ（不図示）からＤＭＡによって取得した右側表示画像データのそれぞれの画素のデータを、表示処理ブロック２３２３に出力する（画像データ経路Ｃ４参照）。

このように、第２の動作においても、第１の動作と同様に、入力制御ブロック２３１２と入力制御ブロック２３２２とのそれぞれは、対応する領域の表示画像データを、ライン毎に順次、ＤＭＡによってＤＲＡＭ（不図示）から取得し、取得した表示画像データを、ライン毎に順次、対応する入力制御ブロック２３１２または入力制御ブロック２３２２に出力する。これにより、表示処理ブロック２３１３と表示処理ブロック２３２３とのそれぞれは、第１の動作と同様に、対応する入力制御ブロック２３１２または入力制御ブロック２３２２から入力された、対応する領域の表示画像データに対して表示処理を施し、表示処理後の出力画像データのそれぞれを、表示画像データのライン毎に順次、ラインメモリ２３６に出力する。

そして、メモリ書込制御部２３５は、第１の動作と同様のタイミングから、出力画像データのそれぞれを、ラインメモリ２３６の左側用記憶領域および右側用記憶領域に、表示画像データのライン毎に順次格納する。これにより、第１の動作と同様に、ラインメモリ２３６の左側用記憶領域に左側表示画像データに対する表示処理後の出力画像データが、ラインメモリ２３６の右側用記憶領域に右側表示画像データに対する表示処理後の出力画像データが、表示画像データのライン毎に順次格納される。

その後、出力選択部２３７は、第１の動作と同様のタイミングから、ラインメモリ２３６の左側用記憶領域に格納された左側表示画像データに対する表示処理後の出力画像データと、ラインメモリ２３６の右側用記憶領域に格納された右側表示画像データに対する表示処理後の出力画像データとを同時に、動作クロックに応じて読み出す。そして、出力選択部２３７は、同時に読み出した出力画像データのそれぞれを、４Ｋテレビ３１０が画像を表示する表示デバイスクロックの１／２の周波数のタイミング、つまり、動作クロックのタイミングで順次、４Ｋテレビ３１０に出力する。

これにより、出力選択部２３７から、４Ｋテレビ３１０に表示する１フレームの画像の１ライン目以降における左半分の領域に対応した出力画像データと、右半分の領域に対応した出力画像データとが、４Ｋテレビ３１０に備えた画像信号の対応するそれぞれの入力系統に同時に順次出力される。そして、４Ｋテレビ３１０に、出力選択部２３７からそれぞれの入力系統に出力された１フレームの１ライン目以降の出力画像データに応じた画像が表示される。

このように、第２の動作でも、第１の動作と同様に、表示処理装置２３に備えた、フルＨＤ（１９２０×１０８０）サイズの表示画像データに対応した２つの表示処理部２３１および表示処理部２３２が連携して、左側表示画像データに対する表示処理と右側表示画像データに対する表示処理とを並列に行うことによって、４Ｋ２Ｋ（３８４０×２１６０）サイズの表示画像データに対する表示処理を行う。そして、第２の動作では、表示処理装置２３に備えた出力選択部２３７が、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示する表示デバイスクロックの１／２の周波数のタイミングで、左半分の領域に対応した表示処理後の出力画像データと、右半分の領域に対応した表示処理後の出力画像データとを同時に、表示処理装置２３に接続された４Ｋテレビ３１０に備えた画像信号の対応するそれぞれの入力系統に出力する。

このとき、表示処理部２３１と表示処理部２３２とのそれぞれは、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示するための表示デバイスクロックの１／２の周波数の動作クロックで動作する。また、出力選択部２３７も、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示するための表示デバイスクロックの１／２の周波数の動作クロックで動作する。つまり、表示処理装置２３における第２の動作では、それぞれの構成要素が、表示処理装置２３に接続された４Ｋテレビ３１０が１画素分の画像を表示させるために必要な表示デバイスクロックの１／２の周波数の動作クロックで動作することができる。言い換えれば、表示処理装置２３における第２の動作では、それぞれの構成要素の動作クロックを、フルＨＤ（１９２０×１０８０）サイズの画像を表示するテレビ３１の表示デバイスクロックの２倍の周波数にするのみで、４Ｋ２Ｋ（３８４０×２１６０）サイズの表示画像データに対する表示処理と、表示処理後の出力画像データの出力とを行うことができる。このことにより、表示処理装置２３では、第２の動作によって、動作クロックの周波数を抑えた状態で、表示処理装置２３内に備えた表示処理部２３１と表示処理部２３２とのそれぞれが対応するサイズの画像よりも高精細な画像に対する表示処理を行うことができる。

なお、第２の動作では、出力選択部２３７が動作する動作クロックが、４Ｋテレビ３１０に画像を表示するための表示デバイスクロックの１／２の周波数の動作クロックである場合について説明した。しかし、第２の動作においては、出力選択部２３７の動作クロックを、第１の動作と同様に、４Ｋテレビ３１０に画像を表示するための表示デバイスクロックにしてもよい。この場合には、第１の動作と同様に、出力選択部２３７の動作クロックが、テレビ３１が表示処理装置２３に接続されている場合に生成する表示デバイスクロックの４倍の周波数のクロックになるが、ラインメモリ２３６に格納された出力画像データが出力選択部２３７によって読み出される前に、メモリ書込制御部２３５によって次の出力画像データが格納される（書き込まれる）、つまり、上書きされることがなくなる。これにより、ラインメモリ２３６は、上書きされるのを防止する構成を備えなくてもよくなると考えられる。

本実施形態によれば、入力された予め定めた第１の大きさ（例えば、フルＨＤ（１９２０×１０８０）の大きさ（サイズ））の表示画像の画像データ（表示画像データ）に対して予め定めた表示処理を施す表示処理装置（表示処理装置２３）であって、例えば、フルＨＤ（１９２０×１０８０）の大きさ（サイズ）よりも大きい第２の大きさ（例えば、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ））の表示画像が入力されると、第１と第２との領域（左側半分の領域と右側半分の領域）に分割し、第１の領域（左側半分の領域）の表示画像データ（左側表示画像データ）に対して表示処理を施した第１の出力画像の画像データ（左側表示画像データに対して表示処理を施した後の出力画像データ）を出力する第１の表示処理部（表示処理部２３１）と、第２の領域（右側半分の領域）の表示画像データ（右側表示画像データ）に対して表示処理を施した第２の出力画像の画像データ（右側表示画像データに対して表示処理を施した後の出力画像データ）を出力する第２の表示処理部（表示処理部２３２）と、左側表示画像データに対して表示処理を施した後の出力画像データと右側表示画像データに対して表示処理を施した後の出力画像データとを一時的に格納する記憶部（ラインメモリ２３６）と、左側表示画像データに対して表示処理を施した後の出力画像データと右側表示画像データに対して表示処理を施した後の出力画像データとのラインメモリ２３６への書き込みを制御するメモリ書込制御部（メモリ書込制御部２３５）と、ラインメモリ２３６に格納された左側表示画像データに対して表示処理を施した後の出力画像データおよび右側表示画像データに対して表示処理を施した後の出力画像データを読み出して、例えば、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の表示画像を表示する第１の表示デバイス（例えば、４Ｋテレビ３１０）に出力する出力選択部（出力選択部２３７）と、表示処理部２３１、表示処理部２３２、およびメモリ書込制御部２３５が動作するための動作クロックを生成して供給するクロック制御部（クロック制御部２３４）とを備える表示処理装置（表示処理装置２３）が構成される。

また、本実施形態によれば、表示処理部２３１は、左側半分の領域の左側表示画像データをＤＭＡによって取得すると共に、右側半分の領域の右側表示画像データをＤＭＡによって取得するタイミングを表示処理部２３２に通知する表示処理装置２３が構成される。

また、本実施形態によれば、表示処理部２３１は、クロック制御部２３４から供給された動作クロックに基づいて、例えば、４Ｋテレビ３１０が出力選択部２３７から出力された出力画像データに応じた画像を表示するための同期信号（例えば、垂直同期信号Ｖや水平同期信号Ｈなど）を生成して出力すると共に、左側半分の領域の左側表示画像データのＤＭＡによる取得を開始する第１のタイミングを表す第１のトリガ信号（トリガ信号ＴＧ１）、および右側半分の領域の右側表示画像データのＤＭＡによる取得を開始する第２のタイミングを表す第２のトリガ信号（トリガ信号ＴＧ１ａ）を生成して出力する第１の同期信号生成ブロック（同期信号生成ブロック２３１１）と、トリガ信号ＴＧ１に応じて、左側半分の領域の左側表示画像データをＤＭＡによって取得する第１の入力制御ブロック（入力制御ブロック２３１２）と、入力制御ブロック２３１２が取得した左側半分の領域の左側表示画像データに対して表示処理を施した第１の出力画像の画像データ（左側表示画像データに対して表示処理を施した後の出力画像データ）を出力する第１の表示処理ブロック（表示処理ブロック２３１３）と、を備え、表示処理部２３２は、クロック制御部２３４から供給された動作クロックに基づいて、この表示処理部２３２が単独で対応する第２の表示デバイス（例えば、テレビ３１，ＥＶＦ３２，ＴＦＴ液晶ディスプレイ３３など）が、この表示処理部２３２が出力した出力画像データに応じた画像を表示するための同期信号を生成すると共に、この表示処理部２３２が単独で対応する、例えば、フルＨＤ（１９２０×１０８０）の大きさ（サイズ）の表示画像の画像データ（表示画像データ）のＤＭＡによる取得を開始する第３のタイミングを表す第３のトリガ信号（トリガ信号ＴＧ２）を生成して出力する第２の同期信号生成ブロック（同期信号生成ブロック２３２１）と、トリガ信号ＴＧ１ａまたはトリガ信号ＴＧ２のいずれか一方のトリガ信号を選択し、ここで選択したトリガ信号を第４のトリガ信号（トリガ信号ＴＧ）として出力する同期信号選択ブロック（同期信号選択ブロック２３２４）と、トリガ信号ＴＧに応じて、右側半分の領域の右側表示画像データまたはこの表示処理部２３２が単独で対応する、例えば、フルＨＤ（１９２０×１０８０）の大きさ（サイズ）の表示画像の画像データ（表示画像データ）をＤＭＡによって取得する第２の入力制御ブロック（入力制御ブロック２３２２）と、入力制御ブロック２３２２が取得した右側半分の領域の右側表示画像データまたはこの表示処理部２３２が単独で対応する、例えば、フルＨＤ（１９２０×１０８０）の大きさ（サイズ）の表示画像の画像データ（表示画像データ）に対して表示処理を施した第２の出力画像の画像データ（出力画像データ）を出力する第２の表示処理ブロック（表示処理ブロック２３２３）とを備える表示処理装置２３が構成される。

また、本実施形態によれば、ラインメモリ２３６は、左側表示画像データに対して表示処理を施した後の出力画像データを格納する第１の記憶領域（左側用記憶領域）と、右側表示画像データに対して表示処理を施した後の出力画像データを格納する第２の記憶領域（右側用記憶領域）とによって構成され、メモリ書込制御部２３５は、表示処理部２３１が出力した、例えば、４Ｋテレビ３１０に対応する同期信号に基づいて、左側表示画像データに対して表示処理を施した後の出力画像データの左側用記憶領域への書き込みと、トリガ信号ＴＧ１ａが選択されたときに表示処理部２３２が出力した右側表示画像データに対して表示処理を施した後の出力画像データの右側用記憶領域への書き込みとを制御する表示処理装置２３が構成される。

また、本実施形態によれば、出力選択部２３７は、表示処理部２３１が出力した、例えば、４Ｋテレビ３１０に対応する同期信号に基づいて、ラインメモリ２３６に格納された左側表示画像データに対して表示処理を施した後の出力画像データに引き続き、右側表示画像データに対して表示処理を施した後の出力画像データを読み出して、例えば、４Ｋテレビ３１０に出力する表示処理装置２３が構成される。

また、本実施形態によれば、出力選択部２３７は、表示処理部２３１が出力した、例えば、４Ｋテレビ３１０に対応する同期信号に基づいて、ラインメモリ２３６に格納された左側表示画像データに対して表示処理を施した後の出力画像データと、右側表示画像データに対して表示処理を施した後の出力画像データとを同時に読み出して、例えば、４Ｋテレビ３１０に備えた対応する入力系統のそれぞれに出力する表示処理装置２３が構成される。

また、本実施形態によれば、クロック制御部２３４は、例えば、４Ｋテレビ３１０が１画素分の画像を表示させるために必要な周波数のクロック（表示デバイスクロック、いわゆる、画素クロック）を生成し、ここで生成した表示デバイスクロックに基づいて、動作クロックを生成する表示処理装置２３が構成される。

また、本実施形態によれば、ラインメモリ２３６は、例えば、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の表示画像の１行（ライン）分の出力画像データを格納する記憶領域を備えたラインメモリである表示処理装置２３が構成される。

また、本実施形態によれば、第１の領域は、例えば、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の表示画像の左側半分の領域であり、第２の領域は、例えば、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の表示画像の右側半分の領域であり、表示処理部２３１は、左側半分の領域の左側表示画像データに対して表示処理を施した後の出力画像データを出力し、表示処理部２３２は、右側半分の領域の右側表示画像データに対して表示処理を施した後の出力画像データを出力する表示処理装置２３が構成される。

また、本実施形態によれば、表示処理装置（表示処理装置２３）を備える撮像装置（撮像装置１、または撮像装置１のシステム）が構成される。

上記に述べたとおり、本発明を実施するための形態によれば、表示処理装置に備えた表示処理部が対応しているサイズの画像よりも高精細な画像を表示する表示デバイスが接続された場合に、表示処理装置に備えた複数の表示処理部が連携して並列に動作する。これにより、本発明を実施するための形態では、表示処理装置に備えたそれぞれの表示処理部が単独では表示処理を行うことができない高精細な画像に対しても表示処理を行うことができる。そして、本発明を実施するための形態では、接続された表示デバイスが備える画像信号の入力系統に依存せずに、表示処理後の出力画像データを出力することができる。

また、本発明を実施するための形態では、表示処理装置に備えたそれぞれの表示処理部が動作する動作クロックの周波数を、接続された高精細な画像を表示する表示デバイスが画像を表示する際のクロック（実施形態においては、表示デバイスクロック、いわゆる、画素クロック）の周波数よりも抑えることができる。このことにより、本発明を実施するための形態では、高精細な画像を表示する表示デバイスが接続された場合でも、表示処理装置の消費電力の増大を抑えることができる。

なお、本実施形態においては、表示処理装置２３に備えた２つの表示処理部２３０（表示処理部２３１と表示処理部２３２）が連携して並列に動作する場合について説明した。このため、本実施形態においては、４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を表示する４Ｋテレビ３１０に表示させる表示画像データの領域を左右の２つの領域に分割し、左側半分の領域の表示画像データに対する表示処理を表示処理部２３１が行い、右側半分の領域の表示画像データに対する表示処理を表示処理部２３２が行う場合について説明した。このことから、本実施形態においては、表示処理装置２３に備えた表示処理部２３１、表示処理部２３２、およびメモリ書込制御部２３５のそれぞれが動作する動作クロックが、４Ｋテレビ３１０に画像を表示するための表示デバイスクロックの１／２の周波数のクロックであると説明した。しかし、連携して並列に動作する表示処理部２３０の数は、本発明を実施するための形態に限定されるものではなく、さらに多くの表示処理部２３０が連携して並列に動作する構成にすることもできる。

例えば、表示処理装置に備えた４つの表示処理部２３０が連携して並列に動作する構成にすることもできる。この構成において４Ｋ２Ｋ（３８４０×２１６０）サイズの画像を４Ｋテレビ３１０に表示させる場合には、４Ｋ２Ｋ（３８４０×２１６０）サイズの表示画像データの領域を４つの領域に分割し、分割したそれぞれの領域の表示画像データに対する表示処理を、連携して並列に動作する４つの表示処理部２３０のそれぞれが表示処理部を行うことができる。この場合には、表示処理装置２３に備えた表示処理部２３０およびメモリ書込制御部２３５のそれぞれが動作する動作クロックの周波数を、４Ｋテレビ３１０に画像を表示するための表示デバイスクロックの１／４の周波数にすることができる。すなわち、本発明を実施するための形態では、連携して並列に動作する表示処理部の数に応じて、表示処理を行う表示画像データの分割数を多くすることによって、表示処理装置に備えた構成要素が動作するクロックの周波数を抑える、つまり、（１／表示処理部の数）の周波数に抑えることができる。

なお、この場合は、４つの表示処理部２３０の内、１つの表示処理部２３０が上述した表示処理部２３１と同様に、ＤＭＡを開始するタイミングを表すトリガ信号ＴＧ１ａを出力し、他の３つの表示処理部２３０が上述した表示処理部２３２と同様に、トリガ信号ＴＧ１ａに応じて対応する表示画像データを取得する構成になる。また、表示処理装置に備えたラインメモリの記憶領域は、連携して並列に動作するそれぞれの表示処理部に対応して分かれた構成になる。つまり、ラインメモリの記憶領域は、連携して並列に動作する表示処理部の数に分かれて構成されることになる。また、表示処理装置に備えた出力選択部は、表示処理装置に接続された表示デバイスが備える画像信号の入力系統の数に応じて、ラインメモリのそれぞれの記憶領域に格納された表示処理後の出力画像データを読み出して出力する構成になる。

また、本実施形態においては、表示処理装置２３に備えたそれぞれの表示処理部２３０が表示処理後の出力画像データを出力するタイミングを、それぞれの表示処理部２３０内の入力制御ブロックが調整する構成について説明した。しかし、表示処理部２３１と表示処理部２３２とのそれぞれが表示処理をした後の出力画像データを出力するタイミングは、完全に同期をとる必要はない。すなわち、同じ水平同期信号Ｈの期間（同じ水平期間）内に１ライン分の表示処理が終了すれば、それぞれの表示処理部２３０が表示処理を行うタイミングがずれていてもよい。つまり、表示処理装置２３では、表示処理部２３１と表示処理部２３２とのそれぞれが表示処理を行うタイミングは、水平ブランキング期間内のずれであれば許容することができる。このため、例えば、表示処理部２３１内の同期信号生成ブロック２３１１が、連携して動作する表示処理部２３２にＤＭＡを開始させるトリガ信号ＴＧ１ａを出力するタイミングの制御を、より簡単にすることができる。

また、本実施形態においては、表示処理装置２３に備えたメモリ書込制御部２３５が、２つの表示処理部２３０（表示処理部２３１と表示処理部２３２）が表示処理をした後の出力画像データをラインメモリ２３６に格納する（書き込む）制御を行う構成について説明した。しかし、表示処理部２３１と表示処理部２３２とのそれぞれが表示処理をした後の出力画像データをラインメモリ２３６に格納する（書き込む）制御は、本発明を実施するための形態に限定されるものではない。例えば、表示処理部２３１と表示処理部２３２とのそれぞれが、表示処理後の出力画像データをラインメモリ２３６の対応する記憶領域に格納する（書き込む）制御を行う構成にすることもできる。この構成の場合、例えば、表示処理装置２３にメモリ書込制御部２３５を備えない構成にすることもできる。

また、本実施形態においては、表示処理装置２３に備えた２つの表示処理部２３０（表示処理部２３１と表示処理部２３２）が連携して並列に動作することによって、それぞれの表示処理部２３０が対応するフルＨＤ（１９２０×１０８０）の大きさ（サイズ）の画像よりも大きい（高精細な）、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の画像を表示する表示デバイスに対応する場合について説明した。しかし、表示処理装置に備えた複数の表示処理部２３０が連携して並列に動作することによって対応することができる画像の大きさ（サイズ）は、本発明を実施するための形態に限定されるものではない。すなわち、表示処理装置に備えた表示処理部２３０の構成に応じて、本発明の考え方を適用することによって、４Ｋ２Ｋ（３８４０×２１６０）の大きさ（サイズ）の画像よりもさらに高精細な、つまり、さらに大きなサイズの画像に対する表示処理を行う構成を構築することができる。

また、本実施形態においては、表示処理装置２３における第１の動作と第２の動作とを切り替える構成に関しては、特に規定していない。この表示処理装置２３における第１の動作と第２の動作とを切り替えは、例えば、本実施形態の表示処理装置２３を適用した撮像装置１の全体を制御する不図示の制御部、または撮像装置１に搭載された、本実施形態の表示処理装置２３を備えた画像処理装置２０の全体を制御する不図示の制御部によって行われる構成であってもよい。

また、本実施形態においては、表示画像データの領域を分割するそれぞれの領域に関しては、特に規定していない。この表示画像データの領域を分割するそれぞれの領域は、単純に領域を分割するのみではなく、例えば、分割したそれぞれの領域の境界部分が互いに重複する、いわゆる、オーバーラップする領域を設けることもできる。このオーバーラップする領域を設けることによって、分割したそれぞれの領域の表示画像データに対して別々に表示処理を行った場合でも、表示デバイスに表示される表示処理後の出力画像データに応じた画像における分割したそれぞれの領域の繋ぎ目を目立たなくすることができる。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

１・・・撮像装置
１０・・・撮像センサ
２０・・・画像処理装置
２１・・・撮像処理部
２２・・・画像処理部
２３・・・表示処理装置
２３１・・・表示処理部（第１の表示処理部）
２３２，２３３・・・表示処理部（第２の表示処理部）
２３４・・・クロック制御部（クロック制御部）
２３５・・・メモリ書込制御部（メモリ書込制御部）
２３６・・・ラインメモリ（記憶部）
２３７・・・出力選択部（出力選択部）
２３１１・・・同期信号生成ブロック（第１の同期信号生成ブロック）
２３１２・・・入力制御ブロック（第１の入力制御ブロック）
２３１３・・・表示処理ブロック（第１の表示処理ブロック）
２３２１・・・同期信号生成ブロック（第２の同期信号生成ブロック）
２３２２・・・入力制御ブロック（第２の入力制御ブロック）
２３２３・・・表示処理ブロック（第２の表示処理ブロック）
２３２４・・・同期信号選択ブロック（同期信号選択ブロック）
２５・・・ＤＭＡバス
３１・・・テレビ（ＴＶ）（第２の表示デバイス）
３１０・・・４Ｋテレビ（４Ｋ−ＴＶ）（第１の表示デバイス）
３２・・・ＥＶＦ（第２の表示デバイス）
３３・・・ＴＦＴ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）（第２の表示デバイス）

Claims (9)

1. 入力された予め定めた第１の大きさの表示画像の画像データに対して予め定めた表示処理を施す表示処理装置であって、
   前記第１の大きさよりも大きい第２の大きさの表示画像が入力されると、第１と第２との領域に分割し、該第１の領域の表示画像データに対して前記表示処理を施した第１の出力画像の画像データを出力する第１の表示処理部と、
   前記第２の領域の表示画像データに対して前記表示処理を施した第２の出力画像の画像データを出力する第２の表示処理部と、
   前記第１の出力画像の画像データと前記第２の出力画像の画像データとを一時的に格納する記憶部と、
   前記第１の出力画像の画像データと前記第２の出力画像の画像データとの前記記憶部への書き込みを制御するメモリ書込制御部と、
   前記記憶部に格納された前記第１の出力画像の画像データおよび前記第２の出力画像の画像データを読み出して、前記第２の大きさの表示画像を表示する第１の表示デバイスに出力する出力選択部と、
   前記第１の表示処理部、前記第２の表示処理部、および前記メモリ書込制御部が動作するための動作クロックを生成して供給するクロック制御部と、
   を備え、
   前記第１の表示処理部は、
   前記第１の領域の表示画像データを同期信号に同期して取得すると共に、前記第２の領域の表示画像データを同期信号に同期して取得を開始するタイミングを前記第２の表示処理部に通知する、
   ことを特徴とする表示処理装置。
2. 前記第１の表示処理部は、
   前記クロック制御部から供給された前記動作クロックに基づいて、前記第１の表示デバイスが前記出力選択部から出力された画像データに応じた画像を表示するための同期信号を生成して出力すると共に、前記第１の領域の表示画像データのＤＭＡによる取得を開始する第１のタイミングを表す第１のトリガ信号、および前記第２の領域の表示画像データのＤＭＡによる取得を開始する第２のタイミングを表す第２のトリガ信号を生成して出力する第１の同期信号生成ブロックと、
   前記第１のトリガ信号に応じて、前記第１の領域の表示画像データをＤＭＡによって取得する第１の入力制御ブロックと、
   前記第１の入力制御ブロックが取得した前記第１の領域の表示画像データに対して前記表示処理を施した前記第１の出力画像の画像データを出力する第１の表示処理ブロックと、
   を備え、
   前記第２の表示処理部は、
   前記クロック制御部から供給された前記動作クロックに基づいて、当該第２の表示処理部が単独で対応する第２の表示デバイスが、当該第２の表示処理部が出力した画像データに応じた画像を表示するための同期信号を生成すると共に、当該第２の表示処理部が単独で対応する前記第１の大きさの表示画像の画像データのＤＭＡによる取得を開始する第３のタイミングを表す第３のトリガ信号を生成して出力する第２の同期信号生成ブロックと、
   前記第２のトリガ信号または前記第３のトリガ信号のいずれか一方のトリガ信号を選択し、該選択したトリガ信号を第４のトリガ信号として出力する同期信号選択ブロックと、
   前記第４のトリガ信号に応じて、前記第２の領域の表示画像データまたは当該第２の表示処理部が単独で対応する前記第１の大きさの表示画像の画像データをＤＭＡによって取得する第２の入力制御ブロックと、
   前記第２の入力制御ブロックが取得した前記第２の領域の表示画像データまたは当該第２の表示処理部が単独で対応する前記第１の大きさの表示画像の画像データに対して前記表示処理を施した前記第２の出力画像の画像データを出力する第２の表示処理ブロックと、
   を備える、
   ことを特徴とする請求項１に記載の表示処理装置。
3. 前記記憶部は、
   前記第１の出力画像の画像データを格納する第１の記憶領域と、前記第２の出力画像の画像データを格納する第２の記憶領域とによって構成され、
   前記メモリ書込制御部は、
   前記第１の表示処理部が出力した、前記第１の表示デバイスに対応する前記同期信号に基づいて、前記第１の出力画像の画像データの前記第１の記憶領域への書き込みと、前記第２のトリガ信号が選択されたときに前記第２の表示処理部が出力した前記第２の出力画像の画像データの前記第２の記憶領域への書き込みとを制御する、
   ことを特徴とする請求項２に記載の表示処理装置。
4. 前記出力選択部は、
   前記第１の表示処理部が出力した、前記第１の表示デバイスに対応する前記同期信号に基づいて、前記記憶部に格納された前記第１の出力画像の画像データに引き続き、前記第２の出力画像の画像データを読み出して、前記第１の表示デバイスに出力する、
   ことを特徴とする請求項２または請求項３に記載の表示処理装置。
5. 前記出力選択部は、
   前記第１の表示処理部が出力した、前記第１の表示デバイスに対応する前記同期信号に基づいて、前記記憶部に格納された前記第１の出力画像の画像データと、前記第２の出力画像の画像データとを同時に読み出して、前記第１の表示デバイスに備えた対応する入力系統のそれぞれに出力する、
   ことを特徴とする請求項２または請求項３に記載の表示処理装置。
6. 前記クロック制御部は、
   前記第１の表示デバイスが１画素分の画像を表示させるために必要な周波数のクロックを生成し、該生成したクロックに基づいて、前記動作クロックを生成する、
   ことを特徴とする請求項１から請求項５のいずれか１の項に記載の表示処理装置。
7. 前記記憶部は、
   前記第２の大きさの表示画像の１行分の画像データを格納する記憶領域を備えたラインメモリである、
   ことを特徴とする請求項１から請求項６のいずれか１の項に記載の表示処理装置。
8. 前記第１の領域は、
   前記第２の大きさの表示画像の左側半分の領域であり、
   前記第２の領域は、
   前記第２の大きさの表示画像の右側半分の領域であり、
   前記第１の表示処理部は、
   前記左側半分の領域の表示画像データに対して前記表示処理を施した第１の出力画像の画像データを出力し、
   前記第２の表示処理部は、
   前記右側半分の領域の表示画像データに対して前記表示処理を施した第２の出力画像の画像データを出力する、
   ことを特徴とする請求項１から請求項７のいずれか１の項に記載の表示処理装置。
9. 請求項１から請求項８のいずれか１の項に記載の表示処理装置、
   を備える、
   ことを特徴とする撮像装置。

Images