JP2014142448A

JP2014142448A - 画像表示装置

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Publication number: JP2014142448A
Application number: JP2013010045A
Authority: JP
Inventors: Yuji Uchiyama; 裕治内山
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2013-01-23
Filing date: 2013-01-23
Publication date: 2014-08-07

Abstract

【課題】ダミー画素を設けることなく階調劣化を抑制できるとともに、表示素子のアナログスイッチ特性のばらつきに応じてその抑制効果を調整することで階調性に優れた高画質表示を可能とする。
【解決手段】変換用アナログ信号発生部１０１は、互いに同期した表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとを発生する。ヒストグラムメモリ２０６ａ及び２０６ｂは、入力画像データＩＤの奇数ライン及び偶数ラインのヒストグラム値を生成する。ランプ信号生成部２１２は、変換用アナログ信号発生部１０１のランプ信号出力端子における負荷変動を抑圧するように、デジタル映像信号データの各ラインのヒストグラム値に応じて可変制御された非線形の傾斜を示すランプ信号データＶＲＥＦＤを生成し、ＤＡ変換器２１３を通してランプ信号ＶＲＥＦとして複数のアナログスイッチに出力する。
【選択図】図２

Description

本発明は画像表示装置に係り、特にデジタル映像信号をランプ信号などを使ってデジタル−アナログ変換（以下、ＤＡ変換）して得たアナログ電圧で表示素子を駆動して画像表示を行う画像表示装置に関する。

近年、画像表示装置として液晶を用いた表示パネル装置（すなわち、液晶表示装置）の躍進が著しい。この液晶表示装置は、ビデオカムコーダのビューファインダや液晶表示パネル、自動車用のテレビや、ナビゲーションシステムの表示パネル、ノート型パソコンのディスプレイ等に広く使われている。この液晶表示装置は、本来アナログ映像信号を表示する装置である。しかし、高精細度、高画質の液晶表示装置の駆動回路は、非常に大規模で、多数のチップを必要とし、かつ精度の高い回路が必要とされ、表示画質は表示パネルのコストを制約する大きな要素の一つとなっている。

一方、近年、周辺回路のデジタル化が進み、それに伴い映像信号としてデジタルデータを液晶素子に入力するのがシステム全体として好都合である。そこで、上記の表示パネルのコストの制約を満足するためにも、回路規模を増大させずに高画質化を実現するために、デジタル映像信号をアナログ映像信号に変換するＤＡ変換回路を備える液晶表示装置が提案されている（例えば、特許文献１参照）。

特許文献１記載の従来の液晶表示装置では、黒から白までの全映像信号の成分を持った単純な１水平走査期間周期のランプ信号をアナログスイッチに供給すると共に、所定周波数のクロックでカウンタをカウントアップしていく。カウンタは１水平走査期間内で最小値から最大値まで順次変化するカウンタ値を出力する。そして、このカウント値とラインバッファにラッチされている水平方向の各画素値とをコンパレータにおいて画素単位で比較し、カウント値が上記のラインバッファにラッチされた画素値と同じ値になったら、その画素に対応するアナログスイッチを、カウント値と一致している期間のみオンとし、このときのランプ信号の電圧をアナログスイッチを通して画素に供給することでアナログ映像信号への変換が行われる。

しかし、特許文献１記載の液晶表示装置は、前記のような利点を持つ反面、基準となるランプ信号からデジタルデータに応じた所定の電圧をサンプル・ホールドする方式であることから、表示する絵柄によっては複数の画素で同時に同じ電圧をサンプルホールドしたり、あるいは全くサンプルホールドされない電圧があったりと、ランプ信号に対する負荷状態が大きく変化することが多い。この変動によって表示画像に階調劣化（を発生してしまうという課題がある。

図１１は、この階調劣化が生じた表示画像を示す。図１１(a)は元画像であり、黒背景であるイメージ１ａ上に５０%グレー階調のボックス（イメージ２ａ）と、イメージ２ａと同一階調であって水平方向に大きいボックス（イメージ３ａ）とが配置された画像である。この元画像を特許文献１記載の液晶表示装置で表示した場合、図１１(b)に示す画像が表示される。この図１１(b)に示す表示画像は、黒背景であるイメージ１ｂ上にグレー階調のボックス（イメージ２ｂ）と、イメージ２ｂと本来同一階調であるにも拘らず、若干明るさが暗いボックス（イメージ３ｂ）とが配置された画像となる。これはイメージ３ｂの方がイメージ２ｂよりもグレー階調の水平方向の幅が広いため、１水平走査期間で同時にオンになっているアナログスイッチの数が多いためである。

この原因を図１２及び図１３を用いて説明する。図１２は、特許文献１記載の液晶表示装置の要部の一例の等価回路図を示す。図１２において、変換用アナログ信号発生回路の出力等価回路は、デジタルデータのランプ信号データをアナログ信号のランプ信号に変換するＤＡ変換器の内部のバッファとその出力インピーダンスＺ₀を示す。変換用アナログ信号発生回路の出力側にはｎ個のアナログスイッチが並列に接続されている。

ここで、ｎ個のアナログスイッチは画面水平方向の画素数に対応しており、デジタル映像信号の各画素値と１水平走査期間内で最小値から最大値までカウントアップするｎ個のカウンタのカウント値とを同時に比較し、両者が一致したときにカウンタから出力される一致パルスにより、カウンタ値が一致したカウンタに対応した画素位置のアナログスイッチを、一致パルスの出力期間のみオンとする。アナログスイッチは、１水平走査期間の最初に最小階調値からスタートして１水平走査期間の終了直前に最大階調値に達するレベルのランプ信号をオン時にサンプリングしてそのランプ信号電圧を対応する画素回路に出力する構成である。

図１２において、各アナログスイッチの等価回路は、１個のアナログスイッチと入力インピーダンスＺ₁との直列回路で表される。Ｖ₀はデジタルデータのランプ信号データからアナログ信号のランプ信号を生成するＤＡ変換器内のバッファの出力電圧、Ｖ₁は上記ＤＡ変換器から出力されてｎ個のアナログスイッチへ共通に供給されるアナログのランプ信号の入力電圧である。

ここで、あるタイミングで同時にオンになっているアナログスイッチの数をａ個としたときのアナログスイッチ部の入力電圧Ｖ₁(ａ)は次式で表せる。

図１１(b)に示した黒い背景（イメージ１ｂ）ではＶ₀＝０で、このときオンとされるアナログスイッチ数ａは０個であるので、（１）式によれば、アナログスイッチ部の入力電圧Ｖ₁(０)は０ボルトである。また、Ｚ₀＝１、Ｚ₁＝１００、ｎ＝２５６とし、図１１(b)に示したイメージ２ｂのある１ライン表示時に同時にオンとされるアナログスイッチ数ａを「６４」、イメージ３ｂのある１ライン表示時に同時にオンとされるアナログスイッチ数ａを「１２８」とする。また、イメージ２ｂ及び３ｂはいずれも本来は５０％グレーの画像であるので、バッファ出力電圧Ｖ₀は上記「１」の５０％の「０.５」である。なお、イメージ２ａ及び３ａは図示の便宜上、５０％グレーよりも明るい輝度で図示している。

このとき、（１）式から、イメージ２ｂの表示時のアナログスイッチ部の入力電圧Ｖ₁(64)は「０.３０５」、イメージ３ｂの表示時のアナログスイッチ部の入力電圧Ｖ₁(128)は「０.２１９」である。従って、本来同一階調で表示されるべきイメージ２ｂとイメージ３ｂとは、水平方向のグレー階調のイメージの長さが互いに異なることから同時にオンとされるアナログスイッチ数ａが異なり、その結果、上記のように階調差が生じる。また、イメージ２ｂ及び３ｂのいずれの表示も、入力電圧Ｖ₁は０.５(５０％)となるべきだが、低い階調表示となることがわかる。以上から、１ライン表示期間（１水平走査期間）におけるオンのアナログスイッチの数に応じてバッファ負荷が変動し、階調劣化が生じることが説明できる。

図１３は、オンのアナログスイッチ数ａに対する入力電圧Ｖ₁の変化を示すグラフである。同図に示すグラフは、Ｖ₀＝０.５、Ｚ₀＝１、Ｚ₁＝１００のときのグラフである。このグラフから、オンのアナログスイッチ数ａが多くなるほど、アナログスイッチ部の入力電圧Ｖ₁（ａ）は、バッファから出力される階調を示す電圧Ｖ₀との差が大きくなり、本来の階調からずれていくことが分かる。

そこで、上記の課題を解決するために、画素部の一画素列に対応した数のダミー画素を設け、そのダミー画素が接続されている１本の信号線に、ランプ信号線を介して供給されるランプ信号による上記信号線の寄生容量の充電電流を流し、その充電電流を検出する少なくとも一以上の電流検出手段と、複数のアナログスイッチ（ビデオスイッチ）とランプ信号線との各接続点にそれぞれ一端が接続された配線を備え、その配線に上記電流検出手段により検出された充電電流を流す複数のダミー負荷手段を設けた液晶表示装置が提案されている（例えば、特許文献２参照）。

この特許文献２記載の液晶表示装置では、１ラインの画素数に等しい数のビデオスイッチ（アナログスイッチ）を各水平走査期間の初めで同時にすべてオンとする。その後水平走査期間内で表示される映像信号のデジタルデータとカウンタのカウンタ値とを比較するコンパレータから出力される一致パルスで、そのコンパレータに対応して設けられたアナログスイッチを一致パルス出力時点以降継続してオフとする。これにより、アナログスイッチのオフ時点のランプ信号のレベルをサンプリングホールドして画素に供給する。この特許文献２記載の液晶表示装置では、オフになったアナログスイッチに接続されたデータ線に流れていた充電電流と同じ値の電流を、オフになったアナログスイッチに対応したダミー負荷に流すことで、ランプ信号線の電流変化を精度良く補償することができ、その結果、ランプ信号線の電圧変動を精度良く抑圧することができる。

特開平６−１７８２３８号公報特開２０１１−５３６４４号公報

しかしながら、上記特許文献２に記載の液晶表示装置では、ダミー画素を設ける必要があり、更に精度良く階調劣化（波形妨害）を抑制するためには、液晶素子にこのダミー画素を設ける必要がある。このことは、液晶表示素子内部回路部増大による画素の高密度化を妨げるばかりでなく、回路増大に伴う歩留まり低下、更にはコストアップとなる課題がある。また、それに加えて、ダミー画素のばらつきによっては精度良く階調劣化を抑制することができず、液晶表示素子を一旦設計した後では、このばらつきを抑制することもできないため、階調性に優れた高画質表示ができない可能性がある。

本発明は以上の点に鑑みなされたもので、ダミー画素を設けることなく階調劣化（波形妨害）を抑制できるとともに、表示素子のアナログスイッチ特性のばらつきに応じてその抑制効果を調整することで階調性に優れた高画質表示が可能な画像表示装置を提供することを目的とする。

本発明は上記の目的を達成するため、複数のデータ線と複数のゲート線とが交差する交差部にそれぞれ配列された複数の画素からなる画素部と、複数のゲート線に順次に画素選択信号を供給して、画素部の各画素を１ラインの画素単位で順次に選択する垂直方向駆動手段と、複数のデータ線に１対１に対応してそれぞれ接続された複数のアナログスイッチと、表示用デジタル映像信号における１ライン分の各画素の画像データを保持する保持手段と、各水平走査期間の最初の時点で黒レベル及び白レベルの一方のレベルからスタートし、終了時点直前で他方のレベルに達するような、時間の経過と共にレベルが変化する傾斜を有し、かつ、その傾斜がデジタル映像信号データの各ラインのヒストグラム値に応じて可変制御されて非線形の傾斜を示す傾斜波であるランプ信号を生成し、ランプ信号を複数のアナログスイッチに共通に供給すると共に、デジタル映像信号データをランプ信号に同期させて表示用デジタル映像信号として保持手段に供給する変換用アナログ信号発生手段と、複数のアナログスイッチをオフに制御した状態において、保持手段で保持された１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値から最大の階調値まで順次に変化するカウント値とを画素単位で比較し、その比較結果が一致を示す画素に対応して設けられたアナログスイッチのみをオンに制御し、そのアナログスイッチに接続された画素にランプ信号を供給して画像表示を行わせる制御手段と、を備え、
上記変換用アナログ信号発生手段は、デジタル映像信号データの各ライン毎に、そのデジタル映像信号データの階調レベルのヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力手段と、複数のアナログスイッチのうち同時にオンとされるアナログスイッチ数の変化に起因する変換用アナログ信号発生手段のランプ信号の出力端子における負荷変動を抑圧するように、ヒストグラム値データに基づいて、デジタル映像信号データの各ラインのヒストグラム値に応じて可変制御された非線形の傾斜を示すランプ信号データを生成するランプ信号データ生成手段と、ランプ信号データをアナログ信号のランプ信号に変換して、ランプ信号の出力端子から複数のアナログスイッチに供給するＤＡ変換手段と、ＤＡ変換手段から出力されるランプ信号に同期して、デジタル映像信号データを表示用デジタル映像信号として保持手段に出力する遅延手段とを有することを特徴とする。

本発明によれば、ランプ信号を用いたＤＡ変換方式の画像表示装置において、ダミー画素を画素内に設けることなく、表示用デジタル映像信号の各ライン単位でダイナミックに変動するランプ信号生成部の負荷変動に起因するランプ信号の電圧変動による階調劣化（波形妨害）を高精度に抑制できる。また、本発明によれば、表示素子のアナログスイッチ特性ばらつきに応じてその抑制効果を調整することで階調性に優れた高画質表示ができる。

本発明の画像表示装置の一実施の形態のブロック図である。図１中の変換用アナログ信号発生部の一実施の形態の回路系統図である。図２の変換用アナログ信号発生部の概略動作説明用タイミングチャートである。図２中のヒストグラムメモリの動作説明用タイミングチャートである。負荷変動率とアナログスイッチオン数との関係の一例を示す図である。図１の本実施形態の画像表示装置の表示画像と元画像の一例を示す図である。図２中のランプ信号生成部の第１の実施形態のブロック図である。図２中のランプ信号生成部の第２の実施形態のブロック図である。図８中の負荷変動補正データ生成部が生成する負荷変動補正データの一例を説明する特性図である。図２中のランプ信号生成部の第３の実施形態のブロック図である。従来の画像表示装置の表示画像と元画像の一例を示す図である。変換用アナログ信号発生回路の出力部とアナログスイッチの等価回路の一例を示す図である。従来の画像表示装置におけるアナログスイッチ部の入力電圧対アナログスイッチオン数との関係の一例を示す図である。

次に、本発明の実施の形態について図面を参照して説明する。図１は、本発明になる画像表示装置の一実施の形態のブロック図を示す。同図に示すように、本実施の形態の画像表示装置１００は、反射型液晶プロジェクタなどに用いる液晶表示装置で、変換用アナログ信号発生部１０１、駆動パルス生成部１０２、シフトレジスタ回路１０３、１ラインラッチ回路１０４、階調カウンタ１０５、コンパレータ１０６₁〜１０６_n、アナログスイッチ１０７₁〜１０７_n、画素部１０８及び垂直駆動回路１０９を備え、特に変換用アナログ信号発生部１０１に特徴がある。

変換用アナログ信号発生部１０１は、表示すべきデジタル映像信号ＩＤ、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫを入力信号として受け、後述する所定の処理を施して、互いに同期した表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとを発生する。表示用デジタル映像信号ＳＶＤはシフトレジスタ回路１０３へ出力され、ランプ信号ＶＲＥＦはランプ信号線Ｌｓを介してアナログスイッチ１０７₁〜１０７_nの入力端子に出力される。ランプ信号ＶＲＥＦは、黒レベル及び白レベルのうち一方のレベルからスタートして１水平走査期間の終了時点直前には他方のレベルに達するように１水平走査期間周期でレベルが漸次変化する傾斜波である。

駆動パルス生成部１０２は、上記垂直同期信号ＶＤ、水平同期信号ＨＤ及びクロックＣＬＫを入力信号として受け、表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦに同期した駆動信号を発生し、垂直駆動回路１０９へ出力する。

シフトレジスタ回路１０３は、供給される表示用デジタル映像信号ＳＶＤを画素単位で順次シフトする。１ラインラッチ回路１０４は、シフトレジスタ回路１０３から並列に出力されるデジタル映像信号（以下、画素データともいう）を、１ライン単位で一時保持する。シフトレジスタ回路１０３及び１ラインラッチ回路１０４は、表示用デジタル映像信号ＳＶＤにおける１ライン分の各画素の画像データを保持する保持手段を構成している。

階調カウンタ１０５は、デジタル映像信号ＩＤの同期信号に同期した所定周波数のクロックＣＫをカウントし、１ライン周期で一巡し、かつ、表示階調の最小値から最大値まで変化するカウント値（基準階調データ）を出力する。ｎ個のコンパレータ１０６₁〜１０６_nは、画素部１０８の水平方向のｎ個の画素毎に対応して設けられており、階調カウンタ１０５のカウント値と、１ラインラッチ回路１０４からの１ラインのｎ個の画素データとを比較し、両者が一致したときに一致パルスを出力する。

アナログスイッチ１０７₁〜１０７_nは、コンパレータ１０６₁〜１０６_n、及び画素部１０８の水平方向のｎ個の画素毎にそれぞれ対応して設けられている。アナログスイッチ１０７₁〜１０７_nは、オンのときはランプ信号ＶＲＥＦをデータ線Ｄ₁〜Ｄ_nを介して対応して設けられた、画素部１０８の垂直方向のｍ個の画素に供給する。

画素部１０８は、画面水平方向の画素数ｎ個、画面垂直方向の画素数ｍ個（すなわち、ｍ行ｎ列）の２次元マトリクス状に配置された画素から構成されている。画素部１０８は、同じ垂直方向のｍ個の画素単位でｎ本のデータ線Ｄ₁〜Ｄ_nに別々に接続されており、また、同じ水平方向のｎ個の画素単位でｍ本のゲート線Ｇ₁〜Ｇ_mに別々に接続されている。すなわち、画素部１０８は、ｎ本のデータ線Ｄ₁〜Ｄ_nとｍ本のゲート線Ｇ₁〜Ｇ_mとが交差する各交差部にそれぞれ設けられた、ｎ×ｍ個の画素からなる。

各画素は、その構成自体は本発明の要旨ではないのでその構成の図示を省略したが、ゲート線Ｇ₁〜Ｇ_mを介して入力される画素選択信号（ゲート信号）により選択され、アナログスイッチ１０７₁〜１０７_nのうちオンとされたアナログスイッチに接続されたデータ線を介して入力されるＤＡ変換されたアナログ映像信号（具体的には、サンプリングされたランプ信号電圧）が供給され、そのアナログ映像信号を画素選択トランジスタを経由して信号保持容量に書き込み保持した後、液晶素子の反射電極に印加する構成である。

表示素子の一例としての液晶素子は、互いに対向して配置された反射電極と、共通電極（透明電極）との間に液晶層が挟持された構造で、反射電極をアナログ映像信号電圧（ここでは、サンプリングされたランプ信号電圧）に応じた電圧で駆動することで、液晶層の光透過率を制御し、映像として表示する。

垂直駆動回路１０９は、垂直方向駆動手段を構成しており、駆動信号を入力として受け、ｍ本のゲート線Ｇ₁〜Ｇ_mに、水平同期信号ＨＤに同期した１水平走査期間（１Ｈ）単位で１本ずつ順次に画素選択信号を供給して、画素部１０８の同じ水平方向のｎ個の画素を同時に選択することを繰り返すことで、１フレーム期間で全画素を選択する。

次に、画像表示装置１００の概略動作について説明する。シフトレジスタ回路１０３は、変換用アナログ信号発生部１０１が発生した、複数ビットの画素データが時系列的に合成された表示用デジタル映像信号を１ライン分ずつ順次展開する。１ラインラッチ回路１０４は、シフトレジスタ回路１０３で１ライン分の表示用デジタル映像信号の展開が終了した時点で、シフトレジスタ回路１０３から並列に出力されるｎ個の画素データを一時保持した後、コンパレータ１０６₁〜１０６_nの第１のデータ入力端子に供給する。

コンパレータ１０６₁〜１０６_nは、第１のデータ入力端子に画素単位に供給される画素データと、第２のデータ入力端子に階調カウンタ１０５から共通に供給される基準階調データとを互いに独立して比較し、両者が一致したときに一致パルスを出力し、アナログスイッチ１０７₁〜１０７_nのうち、対応して設けられたアナログスイッチに供給してオンとする。階調カウンタ１０５及びコンパレータ１０６₁〜１０６_nは、本発明におけるアナログスイッチの制御手段を構成している。

アナログスイッチ１０７₁〜１０７_nは、水平同期信号ＨＤに同期した図示しないスタート信号を受けて、各水平走査期間の開始時点毎にすべて同時にオフとされた後、コンパレータ１０６₁〜１０６_nのうち、対応して設けられたコンパレータから一致パルスを受けた期間のみオンとなるように開閉制御される。アナログスイッチ１０７₁〜１０７_nは、オンの期間はデータ線Ｄ₁〜Ｄ_nのうち接続されているデータ線を介してランプ信号ＶＲＥＦを画素部１０８の垂直方向のｍ個の画素に供給する。

そして、アナログスイッチ１０７₁〜１０７_nのうち、オンとなったアナログスイッチに接続されたデータ線を介して接続された画素部１０８内の垂直方向に配列されたｍ個の画素のうち、そのときのゲート線Ｇ₁〜Ｇ_mで選択されている一画素の信号保持容量に、オンとなったアナログスイッチに接続されたデータ線の容量に保持されたランプ信号の電圧が供給されてサンプリング保持される。この時保持されたランプ信号の電圧は、その画素のデジタル映像信号の画素値（階調レベル）に対応している。すなわち、入力された表示用デジタル映像信号の画素データは、アナログ映像信号に変換されて画素の信号保持容量に蓄積される。このようにして、各画素にはアナログスイッチ１０７₁〜１０７_nがオンになった期間のランプ信号の電圧が、それぞれの画素の信号保持容量で次のフレームまで保持されてそれぞれの画素の液晶素子を駆動する。

この画像表示装置１００では、アナログスイッチ１０７₁〜１０７_nがオンになるタイミング、すなわちランプ信号の電圧をサンプリング保持するタイミングはそのときに表示しようとする映像信号の絵柄によって異なり、すべて同時の時もあれば別々のときもある。オンになる順序も固定されているわけではなく、黒レベル（液晶層の光透過率ゼロ相当）から白レベル（液晶層の光透過率１００％相当）へ向かって漸次レベルが変化するランプ信号を入力した場合であれば、黒側のレベルを表示しようとする画素に繋がるアナログスイッチから順にオンになり、絵柄によってその都度オンの順番は異なる。このような本実施の形態の画像表示装置１００では、ランプ信号を用いたＤＡ変換方式の動作により直線性が良いなどの特長がある。なお、本実施の形態の画像表示装置１００における上記のランプ信号を用いたＤＡ変換方式の動作自体は、特許文献１記載の発明と基本的には同様である。

次に、本実施形態の画像表示装置１００の要部の変換用アナログ信号発生部１０１の構成及び動作について更に詳細に説明する。

図２は、本発明になる画像表示装置の要部の変換用アナログ信号発生部の一実施形態の回路系統図、図３は、図２の概略動作説明用タイミングチャートを示す。なお、図３（Ａ）〜（Ｄ）と（Ｅ）〜（Ｏ）とは便宜上、時間軸を変えて図示してある。図１の変換用アナログ信号発生部１０１は、図２に示すように、表示すべきデジタル映像信号ＩＤ、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫを入力信号として受け、奇数ラインランプ信号データ生成部２０１Ａ及び偶数ラインランプ信号データ生成部２０１Ｂ、１ビットラインカウンタ２０２、アドレスカウンタ２０３、ＮＯＴ回路２０４、画像データセレクタ２１０、ヒストグラム値セレクタ２１１、ランプ信号生成部２１２、及びＤＡ変換器２１３を有し、表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとを生成して出力する。

奇数ラインランプ信号データ生成部２０１Ａは、奇数１ラインデータメモリ２０５ａ、奇数ラインヒストグラムメモリ２０６ａ、ＡＮＤ回路２０７ａ、加算器２０８ａ、及びスイッチ２０９ａからなる。偶数ラインランプ信号データ生成部２０１Ｂは、奇数ラインランプ信号データ生成部２０１Ａと同様の構成であり、偶数１ラインデータメモリ２０５ｂ、偶数ラインヒストグラムメモリ２０６ｂ、ＡＮＤ回路２０７ｂ、加算器２０８ｂ、及びスイッチ２０９ｂからなる。なお、データメモリ２０５ａ及び２０５ｂ、並びにヒストグラムメモリ２０６ａ及び２０６ｂは、書き込みと読み出しを独立に実行できるデュアルポートメモリである。

ここで、奇数ラインと偶数ラインとに処理を分けるのは、ヒストグラムを生成するのに１ラインの時間期間が必要であり、この期間はヒストグラムが確定していないためである。すなわち、奇数ライン側処理及び偶数ライン側処理のうち一方の側の処理でヒストグラム値を生成している間は、もう一方の側の処理でヒストグラム値を読み出し、これを１ラインごとに交互に切り換えるためである。また、データメモリ２０５ａ及び２０５ｂは、このヒストグラム生成で生じる１ライン分の時間遅延にタイミングを合わせるために用いる。

１ビットラインカウンタ２０２は、図３（Ｂ）に示す垂直同期信号ＶＤと、同図（Ｃ）及び（Ｇ）に示す水平同期信号ＨＤとが供給され、入力される同図（Ａ）、（Ｅ）に示す入力デジタル映像信号の画像データＩＤが奇数ライン画像データID(1)、ID(3)、・・・であるか、偶数ライン画像データID(2)、ID(4)、・・・であるかを示す判定信号ＬＩＮＥを生成する。ここでは、一例として判定信号ＬＩＮＥは、図３（Ｄ）、（Ｈ）に示すように、画像データが奇数ラインの場合「１」、偶数ラインの場合「０」とする。１ビットラインカウンタ２０２は、判定信号ＬＩＮＥをライトイネーブル信号として、奇数１ラインデータメモリ２０５ａ及び奇数ラインヒストグラムメモリ２０６ａの各ライトイネーブル端子WEに供給し、また、ＮＯＴ回路２０４で極性反転した判定信号をライトイネーブル信号として偶数１ラインデータメモリ２０５ｂ及び偶数ラインヒストグラムメモリ２０６ｂの各ライトイネーブル端子WEに供給する。

ＡＮＤ回路２０７ａは、この判定信号ＬＩＮＥと水平同期信号ＨＤとを論理積演算して奇数ラインヒストグラムメモリ２０６ａのクリア端子CLRにクリア信号として供給する。一方、ＡＮＤ回路２０７ｂは、ＮＯＴ回路２０４で判定信号ＬＩＮＥを極性反転した信号と水平同期信号ＨＤとを論理積演算して偶数ラインヒストグラムメモリ２０６ｂのクリア端子CLRにクリア信号として供給する。

アドレスカウンタ２０３は、水平同期信号ＨＤと図３（Ｆ）に示すクロックＣＬＫとから画像データＩＤに同期した、同図（Ｉ）に模式的に示すカウンタ値ＡＣを生成し、奇数１ラインデータメモリ２０５ａ及び偶数１ラインデータメモリ２０５ｂの各書き込みアドレス端子WADRSと読み出しアドレス端子RADRSにそれぞれ供給する。これらのデータメモリ２０５ａ及び２０５ｂは、ライトイネーブル信号が「１」のとき、その端子WDATAに入力される画像データＩＤを書き込み、ライトイネーブル信号が「０」のとき、その端子RDATAから書き込まれている画像データを読み出す。

データメモリ２０５ａ及び２０５ｂには、前述したように互いに逆極性で、奇数ラインのとき「１」、偶数ラインのとき「０」であるライトイネーブル信号が供給されるので、データメモリ２０５ａは奇数１ラインの画像データを書き込み、その奇数１ラインの画像データを図３（Ｊ）に模式的に示すように次の偶数１ライン入力期間に読み出す。一方、データメモリ２０５ｂは偶数１ラインの画像データを書き込み、その偶数ラインの画像データを図３（Ｌ）に模式的に示すように次の奇数１ライン入力期間に読み出す。

画像データセレクタ２１０は、セレクト端子SELに供給される判定信号ＬＩＮＥが「１」のとき、端子Ａに供給されている奇数１ラインデータメモリ２０５ａから読み出された奇数１ラインの画像データID_ODDを選択して出力し、判定信号ＬＩＮＥが「０」のとき、端子Ｂに供給されている偶数１ラインデータメモリ２０５ｂから読み出された偶数１ラインの画像データID_EVENを選択して出力する。

これにより、画像データセレクタ２１０は、図３（Ｎ）に模式的に示すように、入力画像データＩＤの奇数１ライン入力期間は偶数１ラインの画像データを選択し、偶数１ライン入力期間は奇数１ラインの画像データを選択し、これら選択した画像データを表示用デジタル映像信号ＳＶＤとして、図１のシフトレジスタ回路１０３へ出力する。すなわち、データメモリ２０５ａ及び２０５ｂと画像データセレクタ２１０からなる構成は、１ライン遅延回路であって、奇数、偶数ラインを選択的に出力する機能を有する。

一方、奇数ラインヒストグラムメモリ２０６ａは奇数１ラインデータメモリ２０５ａが奇数１ラインの画像データの書き込み中の期間、また、偶数ラインヒストグラムメモリ２０６ｂは偶数１ラインデータメモリ２０５ｂが偶数１ラインの画像データ書き込み中の期間、それぞれその１ライン分のヒストグラムを書き込む。つまり、ヒストグラムメモリ２０６ａ及び２０６ｂは、入力画像データＩＤが書き込みアドレス端子WADRSに供給され、加算器２０８ａ、２０８ｂにおいてそれぞれ読み出しデータに「１」を加算した値、つまり以前そのアドレスである階調に記憶した値を読み出した結果に加算して書き込むことでヒストグラム値を生成する。

なお、ヒストグラムメモリ２０６ａ及び２０６ｂは、クリア信号により１ライン書き込み開始前に、以前記憶した別ラインのヒストグラム値をすべてクリアする。ヒストグラムメモリ２０６ａ及び２０６ｂは、読み出しアドレス端子RADRSにスイッチ２０９ａ、２０９ｂを通して互いに逆論理値の読み出しアドレス信号が供給され、書き込みを行わない各ラインで読み出し動作を行う。

ヒストグラム値セレクタ２１１は、セレクト端子SELに供給される判定信号ＬＩＮＥが「１」のとき、端子Ａに供給されている奇数ラインヒストグラムメモリ２０６ａから読み出された図３（Ｋ）に模式的に示す奇数ラインのヒストグラムデータHISTD_ODDを選択して出力し、判定信号ＬＩＮＥが「０」のとき、端子Ｂに供給されている偶数ラインヒストグラムメモリ２０６ｂから読み出された図３（Ｍ）に模式的に示す偶数ラインのヒストグラムデータHISTD_EVENを選択して出力する。これにより、ヒストグラム値セレクタ２１１は、図３（Ｏ）に模式的に示すように、画像データセレクタ２１０から出力されている１ラインの画像データID_Qと同じラインのヒストグラム値を示すヒストグラム値データHISTD_Qを出力する。なお、図３（Ｏ）において、HISTD(1)で示すa1,b1,c1,d1,・・・は、ＡＣで示す各階調の出現頻度（ヒストグラム値）である。

次に、ヒストグラムメモリ２０６ａ及び２０６ｂの動作について、図４のタイミングチャートと共に更に詳細に説明する。

図４（Ａ）に示す入力画像データＩＤは、垂直同期信号（垂直リセット信号）ＶＤ、同図（Ｃ）に示す水平同期信号（水平リセット信号）ＨＤ、及び同図（Ｂ）に示すクロックＣＬＫに同期して入力される。また、図２に示した１ビットラインカウンタ２０２の出力信号は、図３（Ｄ）、（Ｈ）と共に説明したラインの判定信号ＬＩＮＥであり、図４（Ｄ）に示される。ここでは、判定信号ＬＩＮＥは、図４（Ｄ）に示すように、入力画像データＩＤが奇数ラインの画像データID(11)のとき「１」、偶数ラインの画像データID(12)のとき「0」である。また、アドレスカウンタ２０３は、図４（Ｅ）に示すように、一例として１Ｈ期間内で「０」から「７」まで１ずつカウントアップするカウント値ＡＣを出力するものとする。つまり、図４では説明の簡単のため、１Ｈ期間の画像データ数（画素数）を「８」としている。

判定信号ＬＩＮＥが「１」である奇数ラインの画像データ入力期間では、奇数ラインヒストグラムメモリ２０６ａはヒストグラムを作成する。この期間では、奇数ラインヒストグラムメモリ２０６ａは、その書き込みイネーブル端子WEに図４（Ｈ）に示すように、判定信号ＬＩＮＥがライトイネーブル信号として入力され、その読み出しアドレス端子RADRSに、端子１側に接続されたスイッチ２０９ａを通して図４（Ｊ）に模式的に示すように入力画像データID(11)が入力される。

これにより、奇数ラインヒストグラムメモリ２０６ａは、その書き込みアドレス端子WADRSに入力される図４（Ｉ）に模式的に示す入力画像データID(11)を書き込みアドレスとし、そのデータつまり表示レベルに相当するアドレスに、端子WDATAに供給される図４（Ｌ）に模式的に示すデータを書き込む。この書き込みデータは、それ以前にその書き込みアドレスが選択された回数を端子RDATAから読み出し、図４（Ｋ）に示すその読み出しデータに加算器２０８ａで「１」を加算した回数である。

すなわち、入力画像データID(11)の８つの画素が、例えば図４（Ａ）に示すように、「２」、「５」、「３」、「２」、「７」、「２」、「５」、「３」の各値（階調）で順番に入力されるとき、奇数ラインヒストグラムメモリ２０６ａは、その階調を示すアドレスを書き込みアドレスとして選択し、更にその選択した書き込みアドレスの回数に「１」を加算した値を書き込む。従って、奇数ラインヒストグラムメモリ２０６ａは、そのアドレス“０”〜“７”のうち、アドレス“２”の書き込みデータ値が「３」、アドレス“３”と“５”の各書き込みデータ値が「２」、アドレス“７”の書き込みデータ値が「１」で、それ以外のアドレス“０”、“１”、“４”、“６”は「０」となる。つまり、この書き込みデータ値は、８つの画素の各階調毎の累計値であるヒストグラム値を示している。

なお、この期間では、奇数ラインヒストグラムメモリ２０６ａは、クリア端子CLRにＡＮＤ回路２０７ａを通して水平同期信号ＨＤがクリア信号として入力され、図４（Ｇ）に示すように、水平同期信号ＨＤの立ち上がりエッジで、記憶しているヒストグラム値をすべて０にクリアする。上記動作によって、奇数ラインヒストグラムメモリ２０６ａは、判定信号ＬＩＮＥが「１」であるとき、奇数ラインの入力画像データの各階調のヒストグラム値を作成する。

続いて、判定信号ＬＩＮＥが「０」である偶数ラインの画像データ入力期間では、偶数ラインヒストグラムメモリ２０６ｂはヒストグラムを作成する。これと同時に、奇数ラインヒストグラムメモリ２０６ａは、奇数ラインヒストグラムメモリ２０６ａは、「１」のライトイネーブル信号が供給されないので読み出し動作のみを行うとともに、メモリしたヒストグラム値を用いて負荷変動を補正する。この期間では、スイッチ２０９ａが端子０側に切り換え接続されるため、奇数ラインヒストグラムメモリ２０６ａは、その端子RADRSに図４（Ｊ）に示すように、同図（Ｅ）に示す信号ＡＣがスイッチ２０９ａを通して供給される。

これにより、奇数ラインヒストグラムメモリ２０６ａは、水平同期信号をリセットとしてＡＣの値、つまり階調レベルを順次インクリメントし、図４（Ｋ）に示すような、その階調のヒストグラム値(HISTD_ODD)を出力する。すなわち、このヒストグラム値(HISTD_ODD)は、アドレス“２”から読み出される階調値「２」が３、アドレス“３”と“５”からそれぞれ読み出される階調値「３」と「５」がそれぞれ２、アドレス“７”から読み出される階調値「７」が１で、それ以外の階調値「０」、「１」、「４」、「６」は０であるヒストグラム値を示している。

なお、このヒストグラム値は１ライン遅延しており、この期間に対応した奇数ラインの画像データも、奇数１ラインデータメモリ２０５ａから１ライン遅延されてID_ODDとして出力される。ヒストグラム値セレクタ２１１は、この期間は端子Ａに入力される奇数ラインヒストグラムメモリ２０６ａから読み出されたヒストグラム値HISTD_ODDを選択して、ヒストグラム値データHISTD_Qとしてランプ信号生成部２１２に供給する。

この期間で出力される入力画像データID(11)のヒストグラム値は下記の表１の通りである。

また、偶数ラインの画像データ入力時も上記の奇数ラインの画像データ入力時と同一構成であり、動作が１Ｈ期間奇数ラインの動作とずれているだけであり、その動作は容易に類推できるのでその説明は省略する。すなわち、偶数ラインヒストグラムメモリ２０６ｂは、偶数ラインのヒストグラム値HISTD_EVENを出力し、ヒストグラム値セレクタ２１１は、奇数ラインの画像データ入力期間中に偶数ラインのヒストグラム値HISTD_EVENを選択して、ヒストグラム値データHISTD_Qとして出力する。また、画像データセレクタ２１０は、奇数ラインの画像データ入力期間中に偶数ラインの入力画像データを選択して出力する。

図２のランプ信号生成部２１２は、ヒストグラム値セレクタ２１１から選択されて出力されたヒストグラム値データHISTD_Qと、クロックＣＬＫと、水平同期信号ＨＤとが供給され、１Ｈ期間の最初で最小の階調値からスタートして１Ｈ期間の終了直前で最大の階調値を示す傾斜波であり、かつ、その傾斜がヒストグラム値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号ＶＲＥＦＤを生成する。ＤＡ変換器２１３は、バッファを内蔵しており、デジタル信号であるランプ信号ＶＲＥＦＤをクロックＣＬＫに基づきアナログ信号のランプ信号ＶＲＥＦに変換し、図１のランプ信号線Ｌsを介してアナログスイッチ１０７₁〜１０７_nにそれぞれ供給する。

ここで、本実施形態のランプ信号生成部２１２は、傾斜がヒストグラム値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号ＶＲＥＦＤを生成することで、ＤＡ変換器２１３の出力インピーダンスと、アナログスイッチ１０７₁〜１０７_nを代表とする入力インピーダンスとでダイナミックに生じる負荷変動に起因するランプ信号の電圧変動を抑制することができる。

このことについて、もう少し具体的に説明する。ＤＡ変換器２１３及びアナログスイッチ１０７₁〜１０７_nからなる回路部の等価回路は従来と同様に図１２で表される。ここで、図２に示したＤＡ変換器２１３内のバッファの出力インピーダンスをＺ₀、図１に示したアナログスイッチ１０７₁〜１０７_n１個当たりの入力インピーダンスをＺ₁とし、また入力された階調を表示するためにオンされるアナログスイッチの数をａとすると、負荷変動率は次式で表される。

負荷変動率＝Ｖ₁(a)/Ｖ₀＝Ｚ₁／（ａＺ₀＋Ｚ₁）（２）
ただし、上式中、Ｖ₀はＤＡ変換器２１３内のバッファの出力電圧、Ｖ₁(a)はＤＡ変換器２１３からランプ信号線Ｌsを介してａ個のオンとされたアナログスイッチ部へ供給されるランプ信号電圧を示す。

例えば、上記Ｚ₀＝１、Ｚ₁＝１００、アナログスイッチの総数ｎ＝２５６とした場合、アナログスイッチのオンの数ａに応じて（２）式の負荷変動率は図５に示すように非線形的に変化する。すなわち、負荷変動率はアナログスイッチのオンの数ａが多くなるほど小さくなる。なお、上記のパラメータは視覚的に分かりやすいように設定したもので、実際のパラメータは若干異なる。

図５に示す負荷変動率は、オン状態のアナログスイッチの数ａが多いほど小さい（階調が劣化している）ことを示している。１ライン表示期間において、同時にオンになっているアナログスイッチの数ａは、同じ階調の画素数に対応している。従って、１ラインの画像データのヒストグラム値の分布によって、アナログスイッチが同時にオンになっている数を推定できる。そこで、本実施形態の画像表示装置１００では、ランプ信号生成部２１２において、ヒストグラム値に応じて、上記の負荷変動率を抑制したランプ信号データＶＲＥＦＤを生成することを特徴とする。このランプ信号データＶＲＥＦＤは、アナログ波形としたときのランプ信号がヒストグラム値に応じて可変制御されて非線形の傾斜を示す、デジタルデータである。

このように、本実施の形態の画像表示装置１００によれば、ヒストグラム値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号ＶＲＥＦＤを生成するようにしたため、表示用デジタル映像信号の各ライン単位でダイナミックに変動するランプ信号生成部の負荷変動に起因するランプ信号の電圧変動による階調劣化を抑制することができる。

この本実施の形態の効果について説明する。図６は、本実施の形態の画像表示装置１００による表示画像と元画像の一例を対比して示す。図６（ａ）は、図１１（ａ）に示した元画像と同一の元画像を示す。従来は、図１１（ｂ）に示したように、１ラインの表示期間で同時にオンになっているアナログスイッチの数が多い方が負荷変動率が小さく階調が低下していた。

この元画像を本実施の形態の表示装置１００で表示した場合、図６(b)に示す画像が表示される。この図６(b)に示す表示画像は、黒背景であるイメージ１ｃ上に５０％グレー階調のボックス（イメージ２ｃ）と、イメージ２ｃと本来同一階調であるにも拘らず、若干明るさが暗いボックス（イメージ３ｃ）とが配置された画像となる。これはイメージ３ｃの方がイメージ２ｃよりもグレー階調の水平方向の幅が広いため、１水平走査期間で同時にオンになっているアナログスイッチの数が多いためである。しかし、本実施の形態では、負荷変動補正を行ってランプ信号を生成しているため、そのランプ信号をサンプルホールドして得られる表示画像は、従来の図１１（ｂ）の表示画像におけるイメージ２ｂ、３ｂに比べて、図６（ｂ）にイメージ２ｃ、３ｃで示すように、階調劣化が抑えられて本来の５０％グレー階調に近い階調表示が可能になる。なお、イメージ２ａ及び３ａは図示の便宜上、５０％グレーよりも明るい輝度で図示している。

次に、本発明におけるランプ信号データ生成手段を構成する、図２中のランプ信号生成部２１２の各実施形態について説明する。

（ランプ信号生成部の第１の実施形態）
図７は、ランプ信号生成部２１２の第１の実施形態のブロック図を示す。同図に示す第１の実施形態のランプ信号生成部２１２Ａは、カウンタ３０１及びランプ信号データ生成器３０２から構成される。カウンタ３０１は、クロックＣＬＫをカウントアップ又はカウントダウンし、水平同期信号ＨＤによりリセットされることで、１水平走査期間内で最小階調から最大階調までを示すカウント値を生成する。

ランプ信号データ生成器３０２は、カウンタ３０１のカウンタ値とヒストグラム値（前記HISTD_Q）とをアドレスとして入力され、それに対応したデジタル信号であるランプ信号データＶＲＥＦＤを出力する。ランプ信号データ生成器３０２は、ルックアップテーブル（ＬＵＴ：Look Up Table）により構成されている。そのＬＵＴは、アドレスとして入力されるカウンタ値とヒストグラム値とに対応して、図５の負荷変動率を示す特性を補正し、かつ、カウンタ値が示す三角波や信号デガンマ、液晶のＶＴ特性を補正する特性も加味したランプ信号データを記憶している。

本実施形態のランプ信号生成部２１２Ａは、図５に示した特性が特に非線形であり、許容できない場合や、階調データが単調増加関数のうちの単なる三角波ではなく、信号のデガンマも実施する非線形性を持たせる場合や、液晶素子のＶＴ特性を一挙にまとめて補正する場合に最適な構成である。また、アナログスイッチ１０７₁〜１０７_nのインピーダンスばらつき、ヒストグラム値とは非線形のバッファ負荷となった場合でも、その特性に合わせたＬＵＴデータとすることで、様々なケースに対応できる点で更なる階調劣化抑制を可能とする点で有効である。

（ランプ信号生成部の第２の実施形態）
図８は、ランプ信号生成部２１２の第２の実施形態のブロック図を示す。同図中、図７と同一構成部分には同一符号を付してある。図８に示す第２の実施形態のランプ信号生成部２１２Ｂは、図７のランプ信号データ生成器３０２の代わりに乗算器３０４を用いると共に、負荷変動補正データ生成部３０３を追加した構成である。

負荷変動補正データ生成部３０３は、例えばＬＵＴから構成され、ヒストグラム値（前記HISTD_Q）をアドレス入力として受け、図９に示すような特性の負荷変動補正データを出力して乗算器３０４に供給する。図９に示す負荷変動補正データは、図２に示したＤＡ変換器２１３内のバッファの出力インピーダンスをＺ₀、アナログスイッチ１個当たりの入力インピーダンスをＺ₁とし、図１に示したアナログスイッチ１０７₁〜１０７_nのうち、入力された階調を表示するためにオンされるアナログスイッチの数をａとすると下記の式
（ａＺ₀＋Ｚ₁）/Ｚ₁
で表される。この負荷変動補正データは、アナログスイッチのオンの数ａが多いほど、大なる値を示すデータであり、図５に示した負荷変動率と逆数のデータである。なお、負荷変動補正データ生成部３０３を構成するＬＵＴは、アドレスとして入力されるヒストグラム値に応じたアナログスイッチ数ａに対応したデータ値の負荷変動補正データを出力する。

乗算器３０４は、負荷変動補正データを乗算値とし、カウンタ３０１からの駆動信号に同期したカウンタ値を被乗算値として乗算を行い、その乗算結果をランプ信号データＶＲＥＦＤとして図２のＤＡ変換器２１３へ出力する。このランプ信号データＶＲＥＦは、１Ｈ期間の最初で最小の階調値からスタートして１Ｈ期間の終了直前で最大の階調値を示す傾斜波であり、かつ、その傾斜がヒストグラム値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号である。

この構成のランプ信号生成部２１２Ｂは、水平画素数ｎがそれほど多くない場合や、アナログスイッチ１０７₁〜１０７_nの入力インピーダンスＺ₁に対して、ＤＡ変換器２１３内のバッファの出力インピーダンスＺ₀が十分に小さい（すなわち、Ｚ₀≪Ｚ₁）場合に有効で
（ランプ信号生成部の第３の実施形態）
図１０は、ランプ信号生成部２１２の第３の実施形態のブロック図を示す。同図中、図８と同一構成部分には同一符号を付し、その説明を省略する。図１０に示すランプ信号生成部２１２Ｃは、ランプ信号生成部２１２Ａと２１２Ｂとを組み合わせた構成で、ランプ信号データ生成器３０５から出力されるＬＵＴデータと負荷変動補正データ生成部３０３から出力される負荷変動補正データとを乗算器３０６で乗算する。ランプ信号データ生成器３０５は、ＬＵＴにより構成されており、駆動信号に同期したカウンタ３０１のカウンタ値をアドレスとして入力され、信号デガンマ、液晶素子のＶＴ特性を補正するＬＵＴデータを記憶している。乗算器３０６は、負荷変動補正データを乗算値とし、ランプ信号データ発生器３０５からのＬＵＴデータを被乗算値として乗算を行い、その乗算結果をランプ信号データＶＲＥＦＤとして図２のＤＡ変換器２１３へ出力する。

このランプ信号生成部２１２Ｃは、液晶素子のＶＴ特性、信号のデガンマといった補正を実施するとともに、負荷変動がヒストグラム値に対して略線形とみなせる場合に有効な構成である。すなわち、液晶素子のＶＴ特性、信号のデガンマといった補正は一般的に各階調に対して非線形であり、その補正パラメータ（例えば、生産時の液晶膜厚ばらつきで生じる表示素子単位で異なる補正パラメータ）が必要な場合、２.２乗、１.８乗、２.６乗といった映像コンテンツで異なる信号ガンマ値をキャンセルするための補正値（デガンマ特性）を適宜変更する場合に有効な構成である。ランプ信号生成部２１２Ｃは、ランプ信号データ生成器３０５でこれらの補正を実施し、負荷変動抑制は後段の乗算器３０６で負荷変動補正データと乗算することで実施し、増大するＬＵＴメモリ容量を大幅に削減し、低コスト、装置小型化が図れる構成である。

以上説明した本実施形態の画像表示装置１００によれば、ランプ信号を用いたＤＡ変換方式の画像表示装置において、ダミー画素を画素内に設けることなく、表示用デジタル映像信号の各ライン単位でダイナミックに変動するランプ信号生成部の負荷変動に起因するランプ信号の電圧変動による階調劣化（波形妨害）を高精度に抑制でき、更には表示素子のアナログスイッチ特性ばらつきに応じてその抑制効果を調整することで階調性に優れた高画質表示ができる。また、本実施形態の画像表示装置１００では、ダミー画素を画素内に設ける必要がないので、回路増大に伴う歩留まり低下、更にはコストアップを低減できる。

なお、本発明は以上の実施形態に限定されるものではなく、例えば、ランプ信号は１水平走査期間内で最大階調値のレベルから最小階調値のレベルまで変化する傾斜波であってもよい。また、本発明は液晶表示素子以外の同様な表示素子を用いてＤＡ変換方式にて画像表示を行う画像表示装置にも適用可能である。

１００画像表示装置（液晶表示装置）
１０１変換用アナログ信号発生部
１０２駆動パルス生成部
１０３シフトレジスタ回路
１０４１ラインラッチ回路
１０５階調カウンタ
１０６₁〜１０６_n コンパレータ
１０７₁〜１０７_n アナログスイッチ
１０８画素部
１０９垂直駆動回路
２０１Ａ奇数ラインランプ信号データ生成部
２０１Ｂ偶数ラインランプ信号データ生成部
２０２１ビットラインカウンタ
２０３アドレスカウンタ
２０５ａ奇数１ラインデータメモリ
２０５ｂ偶数１ラインデータメモリ
２０６ａ奇数ラインヒストグラムメモリ
２０６ｂ偶数ラインヒストグラムメモリ
２１０画像データセレクタ
２１１ヒストグラム値セレクタ
２１２、２１２Ａ、２１２Ｂ、２１２Ｃランプ信号生成部
２１３ＤＡ変換器
３０１カウンタ
３０２、３０５ランプ信号データ生成器
３０３負荷変動補正データ生成部
３０４、３０６乗算器

Claims

複数のデータ線と複数のゲート線とが交差する交差部にそれぞれ配列された複数の画素からなる画素部と、
前記複数のゲート線に順次に画素選択信号を供給して、前記画素部の各画素を１ラインの画素単位で順次に選択する垂直方向駆動手段と、
前記複数のデータ線に１対１に対応してそれぞれ接続された複数のアナログスイッチと、
表示用デジタル映像信号における１ライン分の各画素の画像データを保持する保持手段と、
各水平走査期間の最初の時点で黒レベル及び白レベルの一方のレベルからスタートし、終了時点直前で他方のレベルに達するような、時間の経過と共にレベルが変化する傾斜を有し、かつ、その傾斜がデジタル映像信号データの各ラインのヒストグラム値に応じて可変制御されて非線形の傾斜を示す傾斜波であるランプ信号を生成し、前記ランプ信号を前記複数のアナログスイッチに共通に供給すると共に、前記デジタル映像信号データを前記ランプ信号に同期させて前記表示用デジタル映像信号として前記保持手段に供給する変換用アナログ信号発生手段と、
前記複数のアナログスイッチをオフに制御した状態において、前記保持手段で保持された１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値から最大の階調値まで順次に変化するカウント値とを画素単位で比較し、その比較結果が一致を示す画素に対応して設けられた前記アナログスイッチのみをオンに制御し、そのアナログスイッチに接続された前記画素に前記ランプ信号を供給して画像表示を行わせる制御手段と、
を備え、
前記変換用アナログ信号発生手段は、
前記デジタル映像信号データの各ライン毎に、そのデジタル映像信号データの階調レベルのヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力手段と、
前記複数のアナログスイッチのうち同時にオンとされるアナログスイッチ数の変化に起因する前記変換用アナログ信号発生手段の前記ランプ信号の出力端子における負荷変動を抑圧するように、前記ヒストグラム値データに基づいて、前記デジタル映像信号データの各ラインのヒストグラム値に応じて可変制御された非線形の傾斜を示すランプ信号データを生成するランプ信号データ生成手段と、
前記ランプ信号データをアナログ信号の前記ランプ信号に変換して、前記ランプ信号の出力端子から前記複数のアナログスイッチに供給するＤＡ変換手段と、
前記ＤＡ変換手段から出力される前記ランプ信号に同期して、前記デジタル映像信号データを前記表示用デジタル映像信号として前記保持手段に出力する遅延手段と
を有することを特徴とする画像表示装置。
前記ランプ信号データ生成手段は、
前記デジタル映像信号データの水平同期信号によりリセットされ、所定周波数のクロックをカウントするカウンタと、
前記カウンタのカウンタ値と、前記ヒストグラム値出力手段から供給される前記ヒストグラム値データとがアドレスとして入力され、そのアドレス入力に対応して前記ランプ信号データを出力する、ルックアップテーブルから構成されたランプ信号データ生成器と
を有することを特徴とする請求項１記載の画像表示装置。
前記ランプ信号データ生成手段は、
前記デジタル映像信号データの水平同期信号によりリセットされ、所定周波数のクロックをカウントするカウンタと、
前記オンとされるアナログスイッチ数をａ、前記ＤＡ変換手段内のバッファの出力インピーダンスをＺ₀、前記アナログスイッチ１個当たりの入力インピーダンスをＺ₁としたとき、｛（ａＺ₀＋Ｚ₁）/Ｚ₁｝で表される負荷変動率を補正するために、｛Ｚ₁/（ａＺ₀＋Ｚ₁）｝で表される前記負荷変動補正データを生成する負荷変動補正データ生成手段と、
前記カウンタから出力されるカウンタ値と、前記負荷変動補正データ生成手段で生成された前記負荷変動補正データとを乗算して、その乗算結果を前記ランプ信号データとして出力する乗算手段と
を有することを特徴とする請求項１記載の画像表示装置。
前記ランプ信号データ生成手段は、
前記デジタル映像信号データの水平同期信号によりリセットされ、所定周波数のクロックをカウントするカウンタと、
前記オンとされるアナログスイッチ数をａ、前記ＤＡ変換手段内のバッファの出力インピーダンスをＺ₀、前記アナログスイッチ１個当たりの入力インピーダンスをＺ₁としたとき、｛（ａＺ₀＋Ｚ₁）/Ｚ₁｝で表される負荷変動率を補正するために、｛Ｚ₁/（ａＺ₀＋Ｚ₁）｝で表される前記負荷変動補正データを生成する負荷変動補正データ生成手段と、
前記カウンタから出力されるカウンタ値をアドレスとして入力され、そのアドレス値に応じて、信号デガンマ及び前記画素内の液晶素子のＶＴ特性を補正する補正データを出力するルックアップテーブルで構成された補正データ生成手段と、
前記補正データ生成手段から出力された前記補正データと前記負荷変動補正データ生成手段で生成された前記負荷変動補正データとを乗算して、その乗算結果を前記ランプ信号データとして出力する乗算手段と
を有することを特徴とする請求項１記載の画像表示装置。