図1を用いて、一実施形態の液晶表示装置の構成例を説明する。液晶表示装置1は、タイミング発生回路2と、ランプ波形信号発生回路3と、信号処理装置4と、液晶デバイス5とを備える。液晶デバイス5は、表示画素部50と、水平走査回路51と、垂直走査回路52とを備える。表示画素部50は、水平方向に配置された複数(x)本の列データ線D(D1〜Dx)と、垂直方向に配置された複数(y)本の行走査線G(G1〜Gy)との各交差部にマトリクス状に配置された複数(x×y)個の画素53を有する。
図2は、液晶表示装置1における各信号の関係の一例をタイムチャートで示している。図2において、(a)は水平同期信号SHD、(b)は階調補正映像データSVDS、(c)はクロック信号CLK、(d)は階調データDL、(e)はカウンタクロック信号CCLKを示している。(f)は階調カウンタ値QD、(j)は全画素リセット信号SELRST、(g)は一致パルス信号AP、(h)はランプ波形信号VREF、(i)はサンプリング期間、及び、ホールド期間を示している。
信号処理装置4には、デジタル信号である映像データVDSと、映像データVDSに同期する、水平同期信号SHD及びクロック信号CLKとが入力される。信号処理装置4には、さらに垂直同期信号SVDが入力されてもよい。
信号処理装置4は、水平同期信号SHDとクロック信号CLKとに基づいて、映像データVDSが水平方向に階調補正された階調補正映像データSVDSを生成し、液晶デバイス5の水平走査回路51へ出力する。信号処理装置4は、水平同期信号SHDと垂直同期信号SVDとクロック信号CLKとに基づいて、映像データVDSが水平方向及び垂直方向に階調補正された階調補正映像データSVDSを生成し、水平走査回路51へ出力するようにしてもよい。
階調補正映像データSVDSは、映像データVDSが1水平走査期間ごとに階調補正されることにより生成される。水平方向で同じ階調の画素が多い場合、映像データVDSを1水平走査期間ごとに階調補正することにより、階調のサンプリングタイミングを画素53ごとにずらすことができる。
信号処理装置4は、映像データVDS、水平同期信号SHD、及びクロック信号CLKに基づいて、階調データを保持するためのランプ波形制御データRCDを生成し、ランプ波形信号発生回路3へ出力する。なお、信号処理装置4の具体的な構成例、及び信号処理方法については後述する。
タイミング発生回路2には、クロック信号CLKと水平同期信号SHDと垂直同期信号SVDとが入力される。タイミング発生回路2は、クロック信号CLKと水平同期信号SHDとに基づいて、カウンタクロック信号CCLKと、カウンタリセット信号CRSTと、全画素リセット信号SELRSTとを生成し、水平走査回路51へ出力する。
タイミング発生回路2は、階調カウンタクロック信号ACLKをランプ波形信号発生回路3へ出力する。タイミング発生回路2は、クロック信号CLKと水平同期信号SHDと垂直同期信号SVDとに基づいて、行選択信号VCKと垂直リセット信号VSTとを生成し、垂直走査回路52へ出力する。
ランプ波形信号発生回路3は、階調カウンタクロック信号ACLKに基づいて、ランプ波形信号VREF(アナログランプ波形信号)を生成し、水平走査回路51へ出力する。ランプ波形信号VREFは、1水平走査期間の周期で画素53における黒表示の電圧レベルから白表示の電圧レベルに電圧が上昇する方向に変化する周期的な掃引信号のアナログランプ波形で構成されている。
水平走査回路51は、列データ線D1〜Dxを介して表示画素部50の画素53に接続されている。例えば列データ線D1は、表示画素部50の1列目のy個の画素53に接続されている。列データ線D2は、表示画素部50の2列目のy個の画素53に接続され、列データ線Dxは、表示画素部50のx列目のy個の画素53に接続されている。
水平走査回路51は、シフトレジスタ61と、ラッチ回路62と、カウンタ回路63と、x個のコンパレータ回路64(641〜64x)と、x個の選択回路65(651〜65x)とを有する。
シフトレジスタ61には、階調補正映像データSVDSとクロック信号CLKとが入力される。シフトレジスタ61は、クロック信号CLKに基づいて、階調補正映像データSVDSを、1水平走査期間単位で、1本の行走査線Gのx個の画素53に対応する階調データDLとして順次入力する。
階調データDLは、nビットの階調データを有している。例えばn=12ビットとすると、画素53ごとに4096(2n)階調で階調表示させることができる。シフトレジスタ61は、nビットの階調データを並列に順次入力してシフトする。例えば表示画素部50が、フルハイビジョンに対応してx=1920の場合には、シフトレジスタ61は、1水平走査期間に1920個分の画素53のそれぞれに対応したnビットの階調データを入力してシフトする。
ラッチ回路62には、1水平ブランキング期間内にラッチパルス信号SLが入力される。ラッチ回路62は、ラッチパルス信号SLに基づいて、1水平走査期間内に、シフトレジスタ61から1本の行走査線Gのx個の画素53に対応する階調データDLを取り込む。ラッチ回路62は、取り込んだx個の画素53のそれぞれに対応したnビットの階調データを次の1水平走査期間保持する。
カウンタ回路63には、タイミング発生回路2からカウンタクロック信号CCLKとカウンタリセット信号CRSTとが入力される。カウンタ回路63は、カウンタクロック信号CCLKに基づいて、nビットの階調カウンタ値QDを順次カウントアップする。これにより、カウンタ回路63は、1水平走査期間ごとに2nの階調カウンタ値QD(0〜(2n−1))をコンパレータ回路64(641〜64x)へ出力する。従って、カウンタ回路63は、階調データと同じ階調数の階調カウンタ値QDを各コンパレータ回路64へ出力する。
コンパレータ回路64(641〜64x)は、各列データ線D(D1〜Dx)に対応している。各コンパレータ回路64には、カウンタ回路63から階調カウンタ値QDが入力され、ラッチ回路62から各画素53に対応した階調データDLが入力される。コンパレータ回路64は、階調データDLと階調カウンタ値QDとをビットごとに比較し、両方が一致したときに一致パルス信号APを生成し、対応する選択回路65へ出力する。
選択回路65(651〜65x)は、各コンパレータ回路64(641〜64x)に対応している。選択回路65(651〜65x)は、各列データ線D(D1〜Dx)に接続されている。例えば選択回路651は、列データ線D1を介して表示画素部50の1列目のy個の画素53に接続されている。また、選択回路652は、列データ線D2を介して表示画素部50の2列目のy個の画素53に接続され、選択回路65xは、列データ線Dxを介して表示画素部50のx列目のy個の画素53に接続されている。
各選択回路65には、対応するコンパレータ回路64から一致パルス信号APが入力される。また、各選択回路65には、ランプ波形信号発生回路3からランプ波形信号VREFが入力され、タイミング発生回路2から全画素リセット信号SELRSTが入力される。
選択回路65は、サンプリングを開始し、終了するためのアナログスイッチを有する。各選択回路65は、1水平ブランキング期間中に、タイミング発生回路2から全画素リセット信号SELRSTが入力されることにより、各アナログスイッチがオン状態になり、ランプ波形信号VREFのサンプリングを開始する。選択回路65は、一致パルス信号APの立ち上がりのタイミングでアナログスイッチがオフ状態になり、サンプリングを終了する。
選択回路65は、1水平走査期間単位で、全画素リセット信号SELRSTの入力から一致パルス信号APの立ち上がりまでの期間、サンプリングしたランプ波形信号VREFを、アナログ電圧である階調駆動電圧VIDとして対応する列データ線Dへ出力する。選択回路65は、一致パルス信号APの立ち上がりのタイミングでサンプリングをオフすることにより、列データ線D1に出力する階調駆動電圧VIDを決定する。例えば、選択回路651は、コンパレータ回路641から出力された一致パルス信号APの立ち上がりのタイミングでサンプリングしたランプ波形信号VREFを階調駆動電圧VIDとして列データ線D1に出力する。
垂直走査回路52は、行走査線G(G1〜Gy)を介して、表示画素部50の画素53に接続されている。例えば行走査線G1は、表示画素部50の1行目のx個の画素53に接続されている。また、行走査線G2は、表示画素部50の2行目のx個の画素53に接続され、行走査線Gyは、表示画素部50のy行目のx個の画素53に接続されている。
垂直走査回路52には、タイミング発生回路2から行選択信号VCKと垂直リセット信号VSTとが入力される。垂直走査回路52は、行走査線G(G1〜Gy)を、1水平走査期間単位で1本ずつ順次選択する行選択信号VCKを、行走査線G1から行走査線Gyへ順次出力する。
表示画素部50の各画素53は、画素選択トランジスタ66と液晶駆動部67とを有する。画素選択トランジスタ66は、ゲートが行走査線Gに接続され、ドレインが列データ線Dに接続され、ソースが液晶駆動部67に接続されている。画素選択トランジスタ66として薄膜トランジスタを用いてもよい。
画素選択トランジスタ66は、垂直走査回路52から行走査線Gを介して入力される行選択信号VCKに基づいてスイッチング制御される。画素選択トランジスタ66が行選択信号VCKに基づいてオン状態となることにより、階調駆動電圧VIDが液晶駆動部67に印加される。
液晶駆動部67は、階調駆動電圧VIDに基づいて駆動される。これにより、各画素53は、印加される階調駆動電圧VIDの電圧値に応じて階調表示される。表示画素部50の全ての画素53が階調表示されることにより、1フレームの画像を階調表示させることができる。
図3〜図5を用いて、映像データVDSを信号処理装置4により水平方向に階調補正しない場合を比較例として説明する。図3〜図5において、符号SSは選択回路65のアナログスイッチの切り替え信号を示している。
図3は、水平方向のx個の画素53の内、階調カウンタ値QDがj−2〜j+5の範囲の画素53が0個の場合を示している。図4は、水平方向のx個の画素53の内、10番目の画素53の階調カウンタ値QDがjであり、他の画素53は階調カウンタ値QDがj−2〜j+5の範囲にない場合を示している。図5は、水平方向のx個の画素53の内、1〜100番目の画素53の階調カウンタ値QDがjであり、他の画素53は階調カウンタ値QDがj−2〜j+5の範囲にない場合を示している。
図3に示すように、階調カウンタ値QDがj−2〜j+5の範囲の画素53が0個の場合、階調カウンタ値QDがj−2〜j+5の範囲において、コンパレータ回路64(641〜64x)から一致パルス信号APが選択回路65(651〜65x)へ入力されない。従って、階調カウンタ値QDがj−2〜j+5の範囲において、オン状態からオフ状態に切り替えられるアナログスイッチも0個であるため、ランプ波形信号VREFは、アナログスイッチがオフ状態に切り替えられることにより発生する負荷変動の影響を受けない。
図4に示すように、階調カウンタ値QDがj−2〜j+5の範囲において、同一階調(QD=j)の画素53が少ない(10個)場合、コンパレータ回路64(641〜64x)から選択回路65(651〜65x)へ入力される一致パルス信号APも少ない(10)。従って、オン状態からオフ状態に切り替えられるアナログスイッチも少ない(10個)ため、ランプ波形信号VREFは、アナログスイッチがオフ状態に切り替えられることにより発生する負荷変動の影響が小さい。そのため、ランプ波形信号VREFのアナログランプ波形に生じるリンギングは1階調以下のレベルであり、リンギングが生じている1.6セトリング期間においても階調カウンタ値QDの再現性は悪化していない。
図5に示すように、階調カウンタ値QDがj−2〜j+5の範囲において、同一階調(QD=j)の画素53が多い(300個)の場合、コンパレータ回路64(641〜64x)から選択回路65(651〜65x)へ入力される一致パルス信号APも多い(300)。従って、オン状態からオフ状態に切り替えられるアナログスイッチも多い(300個)ため、ランプ波形信号VREFは、アナログスイッチがオフ状態に切り替えられることにより発生する負荷変動の影響も大きい。そのため、ランプ波形信号VREFのアナログランプ波形に生じるリンギングは1階調以上のレベルとなり、リンギングが生じている5.3セトリング期間では階調QDの再現性は悪化する。
図6を用いて、本実施形態の信号処理装置4の構成例について説明する。信号処理装置4は、階調ヒストグラム生成部41と、表示階調数取得部42と、第1の表示階調保持期間値生成部43と、第2の表示階調保持期間値生成部44とを備える。さらに信号処理装置4は、保持期間暫定値生成部45と、保持期間総和値生成部46と、保持期間最適値生成部47と、表示階調変換用データ生成部48と、ランプ波形信号用データ生成部49とを備える。階調ヒストグラム生成部41〜保持期間総和値生成部46における処理をステージ1の処理、保持期間最適値生成部47及び表示階調変換用データ生成部48における処理をステージ2の処理、ランプ波形信号用データ生成部49における処理をステージ3の処理とする。
図7A及び図7Bは、信号処理装置4における各信号の関係の一例をタイムチャートで示している。図7Aにおいて、(a)〜(g)は、それぞれ、水平同期信号SHD、データイネーブル信号DE、映像データVDS、イネーブル信号STAGE1_ENA、イネーブル信号STAGE2_ENA、イネーブル信号STAGE3_ENA、タイミング信号TRANS_ENAを示す。タイミング信号TRANS_ENAは映像データVDSを一括転送するタイミングを指示するタイミング信号である。
図7Bにおいて、(a)〜(i)は、それぞれ、クロック信号CLK、水平同期信号SHD、データイネーブル信号DE、映像データVDS、イネーブル信号STAGE1_ENA、イネーブル信号STAGE2_ENA、イネーブル信号STAGE3_ENA、タイミング信号TRANS_ENAを示す。図7Bの(c)〜(e)は、後述する階調ヒストグラム値を生成して、メモリ413のAポートPAに書き込むことを示している。
階調ヒストグラム生成部41には、映像データVDS、水平同期信号SHD、クロック信号CLK、及び制御入力信号であるデータイネーブル信号DEが入力される。階調ヒストグラム生成部41は、1水平走査期間中に入力される映像データVDSの表示階調ごとの表示画素数である表示対象階調ヒストグラムNDPを生成し、表示階調数取得部42へ出力する。以下、表示対象階調ヒストグラムNDPを単に階調ヒストグラムNDPとする。
図8は、階調ヒストグラム生成部41の構成例を示している。図9A〜図9Cは、階調ヒストグラム生成部41、表示階調数取得部42、第1の表示階調保持期間値生成部43、第2の表示階調保持期間値生成部44、保持期間暫定値生成部45、及び保持期間総和値生成部46における各信号の関係の一例をタイムチャートで示している。
図9Aにおいて、(a)はクロック信号CLK、(b)及び(c)はそれぞれメモリ413のBポートPBのRE端子及びRA端子への入力信号、(d)はRD端子からの出力信号、(e)〜(g)はそれぞれWE端子、WA端子、WD端子への入力信号を示す。図9Aの(b)〜(d)は、後述する階調ヒストグラム値をクロック信号CLKと非同期でメモリ413のBポートPBから読み出すことを示している。図9Aの(e)〜(g)は、クロック信号CLKと非同期で、階調ヒストグラム値をクリアしてメモリ413のBポートPBに0を書き込むことを示している。
図9Bにおいて、(a)〜(i)は、それぞれ、後述する、表示対象階調フラグHIST_ENA、階調値STEPDAT1、階調値STEPDAT2、階調値差STEP_DIF、乗算値KSLW、階調値差STEP_DIFを基準とする第1の表示階調保持期間値WTDAT_SLW、乗算値KSTP、画素数を基準とする第2の表示階調保持期間値WTDAT_STP、保持期間暫定値WTDAT_SELを示す。
表示対象階調フラグHIST_ENAは、階調ヒストグラムが0でないときに値が1、それ以外で0とされる。階調値STEPDAT1では、表示対象階調フラグHIST_ENA=1のときの階調値が得られている。階調値STEPDAT2では、階調値STEPDAT1が1クロック分遅延され、次の階調値が現れるまで保持されている。階調値差STEP_DIFでは、階調値STEPDAT1から階調値STEPDAT2を引いた差分が生成されている。最小値は0である。乗算値KSLWは後述の計算によって、ここでは1に設定される。
第1の表示階調保持期間値WTDAT_SLWは、ランプ波形信号VREFの電圧スルーレートで決まるセトリング期間である。電圧スルーレートとは電圧の最大応答速度を示す。乗算値KSTPは後述のように設定される。第2の表示階調保持期間値WTDAT_STPは、ランプ波形信号VREFのアナログランプ波形に生じるリンギングで決まるセトリング期間である。保持期間暫定値WTDAT_SELは、第1の表示階調保持期間値WTDAT_SLWと第2の表示階調保持期間値WTDAT_STPのうちの大きい方であり、確定した必要なセトリング期間である。
図9Cにおいて、(a)及び(e)はイネーブル信号STAGE1_ENA、(b)はメモリ72のAポートPAのWE端子への入力信号、(c)はメモリ72または481のAポートPAのWA端子への入力信号(カウント値HM2_PA_WAまたはHM3_PA_WA)を示す。(d)は表示対象階調数STEP_SUMを示す。(f)はメモリ72または481のAポートPAのWE端子への入力信号(表示対象階調フラグHIST_ENA)を示す。
(g)はメモリ72または481のAポートPAのWD端子への入力信号(保持期間累積値WTDAT_ACC)を示す。(h)は保持期間総和値WTDAT_SUMを示す。(i)メモリ481のAポートPAのWE端子への入力信号(表示対象階調フラグHIST_ENA)を示す。(j)メモリ481のAポートPAのWA端子への入力信号(カウント値HM3_PA_WA)を示す。(k)はメモリ481のAポートPAのWD端子への入力信号(階調値STEPDAT1)を示す。
図9Cの(c)では、値が1ずつ加算されたカウント値が計算される。(d)では、表示対象階調数STEP_SUMが確定される。(g)では、クロック換算された必要なセトリング期間を加算して、総セトリング期間である保持期間累積値WTDAT_ACCが計算される。(h)では、必要な総セトリング期間である保持期間総和値WTDAT_SUMが確定される。
図8に示すように、階調ヒストグラム生成部41は、イネーブル信号生成回路411と、カウント値生成回路412と、メモリ413と、加算器414と、比較器415と、AND回路416とを有する。イネーブル信号生成回路411及びカウント値生成回路412はカウンタで構成される。イネーブル信号生成回路411には水平同期信号SHD、及びクロック信号CLKが入力され、カウント値生成回路412にはクロック信号CLKが入力される。メモリ413には映像データVDS、クロック信号CLK、及びデータイネーブル信号DEが入力される。
イネーブル信号生成回路411は、水平同期信号SHD、及びクロック信号CLKに基づいて、イネーブル信号STAGE1_ENAを生成し、カウント値生成回路412、メモリ413、AND回路416、及び後段の回路へ出力する。カウント値生成回路412は、イネーブル信号STAGE1_ENAがローレベルのときのカウント値を0とし、イネーブル信号STAGE1_ENAがハイレベルのときにクロック信号CLKの立ち上がりに同期して1ずつカウントアップさせたカウント値STAGE1_CNT(8ビット)をメモリ413へ出力する。
メモリ413は、映像データVDSにおける表示対象の階調(表示階調)を保持する表示階調保持部を構成する。メモリ413は、1つのメモリに対して書き込みと読み出しが可能な制御を2系統有するデュアルポートメモリである。一方の系統をAポートPAとし、他方の系統をBポートPBとする。AポートPAは、映像データVDSの階調ヒストグラム値HVを生成する。BポートPBは、階調ヒストグラム値HVを読み出したり消去したりする。
加算器414は、AポートPAのRD端子から出力される階調ヒストグラム値HVに固定値1を加算し、加算結果をAポートPAのWD端子へ出力する。AポートPAにおいて、RA端子及びWA端子には映像データVDSが入力され、WE端子にはデータイネーブル信号DEが入力され、WCLK端子に入力されるクロック信号CLKに同期してメモリ413のメモリセルに書き込まれる。例えば、RA端子及びWA端子のビット幅は8ビットであり、RD端子及びWD端子のビット幅は水平方向の画素数1920に対応する11ビットである。
BポートPBのRE端子には、イネーブル信号生成回路411からイネーブル信号STAGE1_ENAが入力され、RA端子には、カウント値生成回路412からカウント値STAGE1_CNTが入力される。イネーブル信号STAGE1_ENAがハイレベルの期間に表示階調レベルが0から255の順に各表示階調レベルに対する画素数の階調ヒストグラム値HM1_PB_RD(階調ヒストグラム値HVと同一)がRD端子から比較器415、後段の第1の表示階調保持期間値生成部43及び第2の表示階調保持期間値生成部44へ出力される。
BポートPBにおいて、WE端子にはイネーブル信号生成回路411からイネーブル信号STAGE1_ENAが入力され、WA端子にはカウント値生成回路412からカウント値STAGE1_CNTが入力され、WD端子には固定値0が入力され、WCLK端子に入力されるクロック信号CLKに同期してメモリ413のメモリセルに書き込まれる。
比較器415のA端子にはメモリ413から階調ヒストグラム値HVが入力され、B端子には固定値0が入力される。比較器415は、階調ヒストグラム値HVと固定値0とを比較し、HV=0である場合には0、HV=0ではない場合には1をAND回路416へ出力する。
AND回路416には、イネーブル信号生成回路411からイネーブル信号STAGE1_ENAが入力され、比較器415から比較結果(0または1)が入力される。AND回路416は、イネーブル信号STAGE1_ENAがハイレベルの期間であり、かつ、HV=0ではない場合にハイレベルとなり、それ以外ではローレベルとなる有効表示階調フラグである表示対象階調フラグHIST_ENAを生成し、後段の表示階調数取得部42及び第1の表示階調保持期間値生成部43へ出力する。
階調ヒストグラム生成部41は、メモリ413のAポートPAにおいてデータイネーブル信号DEがハイレベルの期間に各表示階調の画素数を累積加算する。さらに階調ヒストグラム生成部41は、データイネーブル信号DEがローレベルになった時点(水平同期信号SHDがハイレベルになった時点)から表示可能な階調数256(8ビット)に相当する256クロック期間に0から255の各表示階調に対する画素数(階調ヒストグラム値)を、BポートPBから順次読み出し、クロック信号CLKに同期してメモリセルに0を書き込む。これにより、階調ヒストグラム生成部41は、次のラインのAポートPAにおける累積加算の初期クリアを実行する。
表示階調数取得部42には、クロック信号CLK、表示対象階調フラグHIST_ENA、及びイネーブル信号STAGE1_ENAが入力される。表示階調数取得部42は、1水平走査期間中の表示階調の数を取得して保持期間最適値生成部47へ出力する。
図10は、表示階調数取得部42の構成例を示している。表示階調数取得部42は、AND回路421と、カウント値生成回路422と、ラッチ回路423とを有する。ラッチ回路423は例えば1クロック遅延素子である。カウント値生成回路422には、AND回路421に入力されたクロック信号CLK、及び、表示対象階調フラグHIST_ENAがクロックとして入力され、イネーブル信号STAGE1_ENAがクリアとして入力される。
カウント値生成回路422は、カウント値HM2_PA_WAを生成し、ラッチ回路423及び保持期間最適値生成部47へ出力する。ラッチ回路423には、イネーブル信号STAGE1_ENA、及び、カウント値HM2_PA_WAが入力される。ラッチ回路423は、カウント値HM2_PA_WAをイネーブル信号STAGE1_ENAの立ち下りでラッチして表示対象階調数STEP_SUMとして保持期間最適値生成部47へ出力する。
表示階調数取得部42は、イネーブル信号STAGE1_ENAがローレベルになった時点から次のイネーブル信号STAGE1_ENAがローレベルになる時点まで保持された1水平走査期間中の表示対象となる階調数である表示対象階調数STEP_SUMを取得することができる。表示階調数取得部42は、表示対象階調数STEP_SUMを保持期間最適値生成部47へ出力する。また、表示階調数取得部42は、表示対象階調フラグHIST_ENAがローレベルの場合に階調数を0にクリアし、ハイレベルとなるごとに階調数が更新されるカウント値HM2_PA_WAをラッチ回路423及び保持期間最適値生成部47へ出力する。
第1の表示階調保持期間値生成部43には、表示対象階調フラグHIST_ENA、階調ヒストグラム値HV(HM1_PB_RD)、及びクロック信号CLKが入力される。第1の表示階調保持期間値生成部43は、各表示階調と、この表示階調よりも低い(例えば黒レベル)または高い(例えば白レベル)階調方向の1つ前の表示階調との階調値差STEP_DIF(即ち、隣接する2つの表示階調の階調値差)と、ランプ波形信号VREFの電圧スルーレートに基づいて定まる表示階調を保持する期間に対応する第1の表示階調保持期間値WTDAT_SLWを生成し、保持期間暫定値生成部45へ出力する。
図11は、第1の表示階調保持期間値生成部43の構成例を示している。第1の表示階調保持期間値生成部43は、AND回路431〜433と、ラッチ回路434と、加算器435と、階調値差STEP_DIFを基準とする第1の表示階調保持期間値生成回路436とを有する。ラッチ回路434は例えば1クロック遅延素子である。AND回路431には、表示対象階調フラグHIST_ENA及び階調ヒストグラム値HV(HM1_PB_RD)が入力され、AND回路432には、表示対象階調フラグHIST_ENA及びクロック信号CLKが入力される。
AND回路431は、表示対象階調フラグHIST_ENAがハイレベルの期間に階調ヒストグラム値HVを、それ以外の期間では全ビット0を階調値STEPDAT1(11ビット)として、加算器435、ラッチ回路434、及び後段の保持期間暫定値生成部45へ出力する。AND回路432は、表示対象階調フラグHIST_ENAとクロック信号CLKとの論理積LAをラッチ回路434へ出力する。ラッチ回路434は、階調値STEPDAT1を論理積LAでラッチし、階調値STEPDAT2(11ビット)として、加算器435へ出力する。階調値STEPDAT2は、表示対象階調フラグHIST_ENAが1つ前にハイレベルになった時点における階調値STEPDAT1に相当する。
加算器435は、階調値STEPDAT1と階調値STEPDAT2との差分DFを算出し、AND回路433へ出力する。AND回路433には、表示対象階調フラグHIST_ENA及び差分DFが入力される。AND回路433は、表示対象階調フラグHIST_ENAと差分DFとの論理積を生成することにより、表示階調間の階調値差STEP_DIF(11bit)を得る。AND回路433は、階調値差STEP_DIFを第1の表示階調保持期間値生成回路436へ出力する。
第1の表示階調保持期間値生成回路436は、乗算器437とレジスタ438とを有する。レジスタ438は、CPUバスCPUBUSを介して接続された、図示しない一般的なCPU(Central Processing Unit)によって設定されるレジスタであり、スルーレート特性に応じてCPUからレジスタ値を変更可能である。レジスタ438のレジスタ値は、後段のランプ波形信号発生回路3の電圧及び電流能力、並びに、液晶デバイス5内の選択回路65までの配線インピーダンス、さらに選択回路65内部の図示しないアナログスイッチの入力インピーダンスによって定まる電圧スルーレート特性によって、その階調値差STEP_DIFに応じた電圧遷移期間に相当する階調カウンタクロック数を出力するための乗算値である。
乗算器437は、階調値差STEP_DIFを被乗算値、レジスタ438の乗算値KSLW(11ビット)を乗算値(乗算係数)として第1の表示階調保持期間値WTDAT_SLWを算出し、保持期間暫定値生成部45へ出力する。
ランプ波形信号発生回路3の最小出力電圧を0V、最大出力電圧を2.55Vとし、ランプ波形信号発生回路3の電圧及び電流能力のみを考慮し、この電圧スルーレート特性を一般的な1.484V/μsとした場合の乗算値KSLWの設定方法の一例を説明する。階調カウンタクロック信号ACLKの周波数を148.4MHzとする。
階調ヒストグラム値HVにおいて表示階調は0から128であり、ランプ波形信号VREFが0Vから1.28Vに変化し、その差分電圧は1.28Vである。この場合のランプ波形信号VREFが目的の電圧となるまでの期間を階調カウンタクロック信号ACLKのクロック数で表すと、関係式1.28V/1.484V/μs×148.4MHz=128により、階調カウンタクロック信号ACLKのクロック数は128となる。従って、レジスタ438は、階調カウンタクロック信号ACLKのクロック数(128)を表示階調128で除算し、乗算値KSLWを1に設定する。
第1の表示階調保持期間値生成回路436は、乗算器437に替えて、例えば、表示階調の差分をアドレス、第1の表示階調保持期間値WTDAT_SLWをデータとするルックアップテーブルを有する構成としてもよい。表示階調の差分に対して第1の表示階調保持期間値WTDAT_SLWを非線形とすることにより、任意のスルーレート特性に対応可能となる。
図12に示すように、メモリ481はデュアルポートメモリである。メモリ481は表示階調変換用データ生成部48に設けられている。メモリ481のAポートPAは表示階調値記憶部4811である。表示階調値記憶部4811は、表示対象階調フラグHIST_ENAをイネーブル、カウント値HM3_PA_WA(カウント値HM2_PA_WAと同一)をアドレスとして、階調値HM3_PA_WD(STEPDAT1)をメモリ481のメモリセルへ書き込む。
第2の表示階調保持期間値生成部44には、階調ヒストグラム生成部41から階調ヒストグラム値HVが入力される。第2の表示階調保持期間値生成部44は、各表示階調の数とこれら数により生じるランプ波形信号VREFのリンギングが表示画像に影響を与えないレベルまで減衰するセトリング期間で定まる表示階調を保持する時間に相当する第2の表示階調保持期間値WTDAT_STPを生成し、保持期間暫定値生成部45へ出力する。
図13は、第2の表示階調保持期間値生成部44及び保持期間暫定値生成部45の構成例を示している。第2の表示階調保持期間値生成部44は、乗算器441とレジスタ442とを有する。レジスタ442は、CPUバスCPUBUSを介して接続されたCPUによって設定されるレジスタである。CPUは、画素数によって生じるリンギングが減衰するまでのセトリング期間を算出し、階調カウンタクロック信号ACLKのクロック数に基づくレジスタ値をレジスタ442に設定する。乗算器441は、階調ヒストグラム値HV(HM1_PB_RD)を被乗算値として、階調ヒストグラム値HVにレジスタ442の乗算値(乗算係数)KSTP(11ビット)を乗算して第2の表示階調保持期間値WTDAT_STPを生成し、保持期間暫定値生成部45へ出力する。乗算器441及びレジスタ442は、画素数を基準とする第2の表示階調保持期間値生成回路を構成する。
第2の表示階調保持期間値生成部44は、乗算器441に替えて、例えば、画素数をアドレス、第2の表示階調保持期間値WTDAT_STPをデータとするルックアップテーブルを有する構成としてもよい。各表示階調の表示画素数に対して第2の表示階調保持期間値WTDAT_STPを非線形とすることにより、任意のセトリング期間に対応可能となる。
保持期間暫定値生成部45には、第1の表示階調保持期間値WTDAT_SLW、第2の表示階調保持期間値WTDAT_STP、及び表示対象階調フラグHIST_ENAが入力される。保持期間暫定値生成部45は、第1の表示階調保持期間値WTDAT_SLWと第2の表示階調保持期間値WTDAT_STPとを比較し、値が大きい方の表示階調保持期間値を選択し、保持期間暫定値WTDAT_SELとして、保持期間総和値生成部46へ出力する。
保持期間暫定値生成部45は、比較器451と、選択回路452と、AND回路453とを有する。比較器451及び選択回路452には、それぞれ、第1の表示階調保持期間値WTDAT_SLW及び第2の表示階調保持期間値WTDAT_STPが入力される。比較器451は、第2の表示階調保持期間値WTDAT_STPが第1の表示階調保持期間値WTDAT_SLWよりも大きい場合にハイレベルとなり、それ以外の場合にローレベルとなる出力信号を選択回路452の選択制御入力端子(SEL)へ出力する。
選択回路452は、選択制御入力端子(SEL)に入力された比較器451の出力信号がハイレベルである場合には第2の表示階調保持期間値WTDAT_STPを、ローレベルである場合には第1の表示階調保持期間値WTDAT_SLWをQ端子からAND回路453へ出力する。
AND回路453には、第2の表示階調保持期間値WTDAT_STPまたは第1の表示階調保持期間値WTDAT_SLWと、表示対象階調フラグHIST_ENAとが入力される。AND回路453は、第2の表示階調保持期間値WTDAT_STPまたは第1の表示階調保持期間値WTDAT_SLWと、表示対象階調フラグHIST_ENAとの論理積を算出し、保持期間暫定値WTDAT_SELとして、保持期間総和値生成部46へ出力する。
即ち、保持期間暫定値生成部45は、値の大きい方の表示階調保持期間値を選択して保持期間暫定値WTDAT_SELを生成する。
保持期間総和値生成部46には、クロック信号CLK、保持期間暫定値WTDAT_SEL、及びイネーブル信号STAGE1_ENAが入力される。保持期間総和値生成部46は、1水平走査期間中における保持期間暫定値WTDAT_SELの総和値である保持期間総和値WTDAT_SUMを生成し、保持期間最適値生成部47へ出力する。
図14は、保持期間総和値生成部46の構成例を示している。保持期間総和値生成部46は、加算器461と、AND回路462と、ラッチ回路463及び464とを有する。ラッチ回路463及び464は例えば1クロック遅延素子である。加算器461には、保持期間暫定値WTDAT_SELと、ラッチ回路463より出力された保持期間累積値WTDAT_ACCとが入力される。加算器461は、保持期間暫定値WTDAT_SELと保持期間累積値WTDAT_ACCとを加算し、加算結果をAND回路462へ出力する。AND回路462は、加算器461から出力された加算結果とイネーブル信号STAGE1_ENAとの論理積をラッチ回路463のD端子へ出力する。
ラッチ回路463には、クロック信号CLK、イネーブル信号STAGE1_ENA、及びAND回路462から出力された論理積が入力される。ラッチ回路463は、イネーブル信号STAGE1_ENAがハイレベルの場合に保持期間累積値WTDAT_ACCを0クリアする。ラッチ回路463は、イネーブル信号STAGE1_ENAがローレベルの場合にD端子に入力された論理積を、CLK端子に入力されたクロック信号CLKの立ち上がりの時点で、保持期間累積値WTDAT_ACCとして、加算器461、ラッチ回路464、及び、後段の保持期間最適値生成部47へ出力する。即ち、ラッチ回路463は、イネーブル信号STAGE1_ENAがハイレベルの期間における保持期間暫定値WTDAT_SELの累積加算値を保持期間累積値WTDAT_ACCとして出力する。
ラッチ回路464には、イネーブル信号STAGE1_ENA、及び、保持期間累積値WTDAT_ACCが入力される。ラッチ回路464は、イネーブル信号STAGE1_ENAの立ち下がりの時点で、保持期間累積値WTDAT_ACCを保持期間総和値WTDAT_SUMとして、後段の保持期間最適値生成部47へ出力する。
即ち、保持期間総和値生成部46は、イネーブル信号STAGE1_ENAがハイレベルの期間における保持期間暫定値WTDAT_SELの累積加算値である保持期間累積値WTDAT_ACC、及び、1水平走査期間中の保持期間暫定値WTDAT_SELの累積加算値の総和値(保持期間総和値WTDAT_SUM)を生成し、保持期間最適値生成部47へ出力する。
保持期間最適値生成部47は、図15に示すメモリ72を備える。メモリ72はデュアルポートメモリである。メモリ72のAポートPAは保持期間累積値記憶回路721である。保持期間累積値記憶回路721は、表示対象階調フラグHIST_ENAをイネーブル、カウント値HM2_PA_WAをアドレスとして、保持期間累積値WTDAT_ACCをメモリ72のメモリセルへ書き込む。
保持期間最適値生成部47には、カウント値HM2_PA_WA、保持期間累積値WTDAT_ACC、表示対象階調数STEP_SUM、及び保持期間総和値WTDAT_SUMが入力される。保持期間最適値生成部47は、1水平走査期間において表示可能な階調数と表示対象階調数と保持期間総和値WTDAT_SUMから各表示階調の保持期間最適値WTDAT_CMPRSを生成する。
図16〜図20は、保持期間最適値生成部47の構成例を示している。図21A及び図21Bは、保持期間最適値生成部47及び表示階調変換用データ生成部48における各信号の関係の一例をタイムチャートで示している。
図21Aにおいて、(a)はクロック信号CLK、(b)はイネーブル信号STAGE2_ENA、(c)は表示対象階調数STEP_SUMを示す。(d)はカウント値STAGE2_CNT、(e)は後述する論理積HM2_PB_RE、(f)は後述する論理積GATED_HM2_PB_RD、(g)は保持期間総和値WTDAT_SUMを示す。図21Aの(a)〜(c)及び(g)は、ステージ1において生成されている。
図21Aの(d)において、イネーブル信号STAGE2_ENAが1のときカウントアップされ、それ以外で0となるカウント値STAGE2_CNTが生成される。図21Aの(e)において、カウント値STAGE2_CNTと表示対象階調数STEP_SUMとが一致したときに1、それ以外で0となる論理積HM2_PB_REが生成される。図21Aの(f)において、論理積HM2_PB_REが0の場合は0、それ以外では、メモリ72のBポートPBのRD端子から読み出したデータHM2_PB_RDである論理積GATED_HM2_PB_RDが生成される。
図21Bにおいて、(a)は保持期間最適値WTDAT_CMPRS、(b)は後述する保持期間累積最適値WTDAT_CMPRS_ACC、(c)はメモリ481のBポートPBのRE端子への入力信号HM3_PB_RE、(d)はメモリ481のBポートPBのRA端子への入力信号HM3_PB_RAであるカウント値STAGE2_CNT、(e)はメモリ481のBポートPBのRD端子からの出力信号である表示階調値HM3_PB_RD、(f)はメモリ482のAポートPAのWD端子への入力信号HM4_PA_WDを示す。
図21Bの(a)に示す保持期間最適値WTDAT_CMPRSは、HM2_PB_RD×[256−(STEP_SUM+1)/WTDAT_SUMで得られる。図21Bの(b)に示す保持期間累積最適値WTDAT_CMPRS_ACCは、イネーブル信号STAGE2_ENAが0のときクリアされ、それ以外では保持期間最適値WTDAT_CMPRSを累積加算することによって得られる。保持期間累積最適値WTDAT_CMPRS_ACCは、図20に示すメモリ480のAポートPAのWD端子への入力信号HM5_PA_WDの累積加算値である。
図21Bにおいて、(c)〜(f)は、メモリ482に階調変換値が記憶されることを示している。入力信号HM4_PA_WDは、保持期間累積最適値WTDAT_CMPRS_ACCが0の場合は0、それ以外では保持期間累積最適値WTDAT_CMPRS_ACCより1を減じた値となる。
図16に示すように、保持期間最適値生成部47は、加算器471及び472と、乗算器473と、除算器474とを有する。図17〜図19に示すように、保持期間最適値生成部47は、制御信号生成部71と、メモリ72及び480と、保持期間累積最適値生成部73とを有する。
図17は、制御信号生成部71の構成例を示している。制御信号生成部71には、クロック信号CLK、水平同期信号SHD、及び、表示対象階調数STEP_SUMが入力される。制御信号生成部71は、イネーブル信号生成回路711と、カウント値生成回路712と、比較器713と、AND回路714とを有する。イネーブル信号生成回路711及びカウント値生成回路712はカウンタで構成される。
イネーブル信号生成回路711には、クロック信号CLK、及び、水平同期信号SHDが入力される。イネーブル信号生成回路711は、クロック信号CLK、及び、水平同期信号SHDに基づいて、イネーブル信号STAGE2_ENAを生成し、カウント値生成回路712及びAND回路714へ出力する。
カウント値生成回路712には、クロック信号CLK及びイネーブル信号STAGE2_ENAが入力される。カウント値生成回路712は、イネーブル信号STAGE2_ENAがローレベルのときのカウント値を0とする。カウント値生成回路712は、イネーブル信号STAGE2_ENAがハイレベルのときにクロック信号CLKの立ち上がりに同期して1ずつカウントアップさせたカウント値STAGE2_CNT(8ビット)を生成して、比較器713、及び、後段の保持期間累積値読み出し部723へ出力する。
比較器713には、カウント値STAGE2_CNT、及び、表示対象階調数STEP_SUMが入力される。比較器713は、カウント値STAGE2_CNTが表示対象階調数STEP_SUM以下の場合にはハイレベル、それ以外の場合にはローレベルとなる出力信号をAND回路714へ出力する。
AND回路714には、イネーブル信号STAGE2_ENA及び比較器713からの出力信号が入力される。AND回路714は、イネーブル信号STAGE2_ENAと比較器713からの出力信号の論理積HM2_PB_RE(HM5_PA_WE)を算出し、後段の保持期間累積値読み出し部723及び保持期間累積最適値生成部73へ出力する。
図18に示すように、メモリ72のBポートPB及びAND回路722は、保持期間累積値読み出し部723を構成する。メモリ72のBポートPBには、論理積HM2_PB_REがイネーブル信号、カウント値STAGE2_CNTがアドレスとして入力され、メモリセルに記憶されているデータHM2_PB_RDをAND回路722へ出力する。
AND回路722には、データHM2_PB_RD及び論理積HM2_PB_REが入力される。AND回路722は、データHM2_PB_RDと論理積HM2_PB_REとの論理積GATED_HM2_PB_RDを算出し、保持期間最適値生成部47の乗算器473へ出力する。保持期間累積値読み出し部723は、ステージ1で記憶した保持期間累積値を、論理積HM2_PB_REがハイレベルの期間に順次カウントアップするカウント値STAGE2_CNTに合わせて読み出す。
図16に示すように、加算器471は、表示対象階調数STEP_SUMに固定値1を加算し、加算結果を加算器472へ出力する。加算器472は、この加算結果に固定値256を加算し、加算結果を乗算器473へ出力する。乗算器473は、この加算結果と論理積GATED_HM2_PB_RDとを乗算し、乗算結果を除算器474へ出力する。除算器474は、この乗算結果を保持期間総和値WTDAT_SUMで除算し、除算結果を、保持期間最適値WTDAT_CMPRSとして、後段の保持期間累積最適値生成部73へ出力する。
保持期間最適値WTDAT_CMPRSは、関係式WTDAT_CMPRS=(256−(STEP_SUM+1))×(GATED_HM2_PB_RD/WTDAT_SUM)により算出することができる。関係式における(STEP_SUM+1)は実際の表示階調数である。例えば、1から599ラインの1水平走査期間の映像データ(階調0)を用いると、表示階調は0のみであるから表示階調数は1となるが、表示対象階調数STEP_SUMとしては0である。このため、加算器472で表示対象階調数STEP_SUMに1を加算した加算結果(STEP_SUM+1)により、実際の表示階調数を取得している。
従って、上記の関係式における(256−(STEP_SUM+1))は、(256−実際の表示階調数)として表すことができる。上記の関係式は、映像データVDSの階調数が256(8ビットで表現される0〜255)である場合を示している。映像データVDSの階調数は、液晶デバイス5の階調カウンタ値QDと一致する。即ち、(256−実際の表示階調数)は、階調カウンタ値QDのカウント数256から表示階調数を減算した値であり、階調保持期間として利用できる階調カウント数である。
上記の関係式の(GATED_HM2_PB_RD/WTDAT_SUM)における論理積GATED_HM2_PB_RDは表示階調ごとの表示階調保持期間値を1水平走査期間で順次累積した値であり、その総和値が保持期間総和値WTDAT_SUMである。即ち、(GATED_HM2_PB_RD/WTDAT_SUM)は、表示階調ごとの表示階調保持期間値をその総和で正規化した値(0以上、かつ、1以下)である。
従って、保持期間最適値WTDAT_CMPRSは、正規化した表示階調ごとの表示階調保持期間値の割合に応じた階調保持期間として利用できる階調カウント数を算出したものである。また、保持期間最適値WTDAT_CMPRSは、1水平走査期間中の表示対象である階調を1カウントし、その残ったカウント数に表示階調保持期間を割り当てるカウント数である。
図19は、保持期間累積最適値生成部73の構成例を示している。保持期間累積最適値生成部73には、保持期間最適値WTDAT_CMPRS及び論理積HM2_PB_REが入力される。保持期間累積最適値生成部73は、加算器731及び732と、AND回路733及び734と、ラッチ回路735とを有する。ラッチ回路735は例えば1クロック遅延素子である。
加算器731は、保持期間最適値WTDAT_CMPRSに固定値1を加算し、加算結果を加算器732へ出力する。加算器732は、この加算結果と、ラッチ回路735のQ端子からの出力値とを加算し、加算結果をAND回路733へ出力する。AND回路733は、この加算結果と論理積HM2_PB_REとの論理積をラッチ回路735へ出力する。ラッチ回路735には、D端子に上記の論理積が入力され、CLK端子にクロック信号CLKが入力される。ラッチ回路735は、D端子に入力された論理積を、クロック信号CLKの立ち上がりでQ端子から加算器732及びAND回路734へ出力する。
AND回路734には、論理積HM2_PB_RE及びラッチ回路735のQ端子からの出力値が入力される。AND回路734は、この出力値と論理積HM2_PB_REとの論理積を算出し、保持期間累積最適値WTDAT_CMPRS_ACCとして、後段の表示階調変換用データ生成部48へ出力する。
保持期間累積最適値生成部73は、保持期間累積最適値WTDAT_CMPRS_ACCを、論理積HM2_PB_REがローレベルの場合には0にクリアし、それ以外の場合には保持期間最適値WTDAT_CMPRSとこれを表示すべき表示階調分の階調カウンタのカウント分に相当する1を加算した値を、1水平走査期間中分を累積加算した値とする。保持期間累積最適値生成部73は、各表示階調における保持期間累積最適値WTDAT_CMPRS_ACCを生成し、後段の表示階調変換用データ生成部48へ出力する。
表示階調変換用データ生成部48は、図20に示すメモリ480を備える。メモリ480はデュアルポートメモリである。メモリ480のAポートPAは、保持期間累積最適値記憶部4801である。メモリ480のAポートPAには、データHM5_PA_WE(論理積HM2_PB_REと同一)、カウント値STAGE2_CNT、及びデータHM5_PA_WD(保持期間累積最適値WTDAT_CMPRS_ACC)が入力される。保持期間累積最適値記憶部4801は、データHM5_PA_WEをイネーブル、カウント値STAGE2_CNTをアドレスとして、データHM5_PA_WDをメモリ480のメモリセルに書き込む。
表示階調変換用データ生成部48には、保持期間累積最適値WTDAT_CMPRS_ACCが入力される。表示階調変換用データ生成部48は、映像データVDSの階調値を保持期間累積最適値WTDAT_CMPRS_ACCに変換し、階調補正映像データSVDSとして、液晶デバイス5の水平走査回路51へ出力する。
図22は、表示階調変換用データ生成部48の構成例を示している。表示階調変換用データ生成部48は、メモリ481〜484と、比較器485と、加算器486と、ラッチ回路487と、AND回路488とを有する。メモリ481〜483はデュアルポートメモリである。
メモリ481のBポートPBは表示階調値読み出し部4812である。表示階調値読み出し部4812は、論理積HM2_PB_REをイネーブル、カウント値STAGE2_CNTをアドレスとして表示階調値HM3_PB_RDをメモリ481のメモリセルへ書き込む。表示階調値読み出し部4812は、メモリ481のメモリセルから表示階調値HM3_PB_RDを読み出し、メモリ482のAポートPAへ出力する。
比較器485のA端子にはデータHM5_PA_WD(保持期間累積最適値WTDAT_CMPRS_ACCと同一)が入力され、B端子には固定値0が入力される。比較器485は、データHM5_PA_WDと固定値0とを比較し、HM5_PA_WD=0である場合にはローレベルの出力信号、HM5_PA_WD=0ではない場合にはハイレベルの出力信号を加算器486へ出力する。加算器486は、データHM5_PA_WDから上記の出力信号を減算し、減算結果をメモリ482のAポートPAへ出力する。
メモリ482は1ライン前表示階調変換メモリである。メモリ482は、論理積HM2_PB_REをイネーブル、表示階調値HM3_PB_RDをアドレスとして、加算器486から出力された減算結果をメモリセルへ書き込む。表示階調変換用データ生成部48は、表示階調値HM3_PB_RDに対する各表示階調の表示階調保持期間の終了時点の値をメモリ482のAポートPAに記憶させたことになる。
表示階調変換用データ生成部48は、1水平走査期間単位で映像データVDSに対する階調変換データを更新し、映像データVDSを階調変換データに基づいて変換する。しかしながら、上記の動作はイネーブル信号STAGE2_ENAがハイレベルの期間に実施され、イネーブル信号STAGE2_ENAがハイレベルからローレベルとなるタイミングは、データイネーブル信号DEの立ち上りのタイミングとずれている。そこで、本実施形態では、データイネーブル信号DEがローレベルの期間にハイレベルとなる水平同期信号SHDの立ち上りのタイミングで階調変換データの更新を実施している。この動作について説明する。
ラッチ回路487には、クロック信号CLK及び水平同期信号SHDが入力される。ラッチ回路487は、例えば1クロック遅延素子である。ラッチ回路487は、水平同期信号SHDを1クロック遅延させ、さらにビット反転させた信号をAND回路488へ出力する。
AND回路488は、ラッチ回路487から出力された信号と水平同期信号SHDの論理積HS_POSEDGEを算出し、メモリ483のAポートPAへ出力する。論理積HS_POSEDGEは、水平同期信号SHDの立ち上りのタイミングで1クロック幅だけハイレベル、それ以外はローレベルとなる信号である。
メモリ482のBポートPBのRA端子には、1アドレスで全メモリセルのデータが一括リードできるよう固定値0が入力され、読み出しデータのビット幅はAポートPAの8ビットデータ幅ではなく、8ビット×256アドレスによる2048ビットのデータ幅とされる。メモリ482は、リードデータHM4_PB_RDをメモリ483のAポートPAへ出力する。
メモリ483及び484は表示階調変換メモリである。メモリ483のAポートPAは、メモリ482のBポートPBと同様に、2048ビットのデータ幅とされる。メモリ483は、論理積HS_POSEDGEをイネーブル、固定値0をアドレスとして、1クロックでリードデータHM4_PB_RDをメモリセルに書き込む。この書き込み動作はデータイネーブル信号DEがローレベルの期間(ブランキング期間)において水平同期信号SHDの立ち上りのタイミングの1クロックで完了する。
メモリ484は例えば1ライン遅延メモリである。メモリ484には、クロック信号CLK、映像データVDS、及びデータイネーブル信号DEをビット反転させた信号が入力される。メモリ484は、RST端子に入力される信号の立ち上がりのタイミングでD端子に入力されるデータを1リセット周期だけ遅延させたデータを出力するラインメモリである。メモリ484のRST端子にはデータイネーブル信号DEをビット反転させた信号が入力されるため、メモリ484は、映像データVDSが1水平走査期間だけ遅延した映像データIMGDT_1HLを生成し、メモリ483のBポートPBへ出力する。メモリ483は、RA端子に入力された映像データIMGDT_1HLに基づいて階調補正映像データSVDSを生成し、後段の液晶デバイス5へ出力する。
ランプ波形信号用データ生成部49は、低い(例えば黒レベル)または高い(例えば白レベル)階調方向の順に各階調データを出力すると共に保持期間最適値WTDAT_CMPRSの期間に応じて階調データを保持するランプ波形信号データVREF_DATを生成し、後段のランプ波形信号発生回路3へ出力する。
図23A及び図23Bは、ランプ波形信号用データ生成部49、及び、ランプ波形信号発生回路3の構成例を示している。ランプ波形信号用データ生成部49はメモリ491〜493を有する。メモリ491〜493はデュアルポートメモリである。具体的には、ランプ波形信号用データ生成部49は、メモリ491と、メモリ492と、メモリ493のAポートPAとを有する。メモリ491は、2ライン前のランプ波形信号VREFのデータを生成するVREF2ライン前データ生成回路である。メモリ492は、1ライン前のランプ波形信号VREFのデータを生成するVREF1ライン前データ生成回路である。メモリ493はアナログ信号生成回路である。図24は、ランプ波形信号用データ生成部49における各信号の関係の一例をタイムチャートで示している。
図25〜図27に示すように、ランプ波形信号用データ生成部49は、制御信号生成部494、メモリ483のBポートPB、及びメモリ481のBポートPBを有する。メモリ481のBポートPBは、表示階調変換用データ生成部48とランプ波形信号用データ生成部49とで共用されている。
図25に示すように、制御信号生成部494には、クロック信号CLK及び水平同期信号SHDが入力される。制御信号生成部494は、イネーブル信号生成回路4941と、カウント値生成回路4942及び4943と、比較器4944と、AND回路4945とを有する。イネーブル信号生成回路4941、及び、カウント値生成回路4942及び4943はカウンタである。
イネーブル信号生成回路4941には、クロック信号CLK及び水平同期信号SHDが入力されるイネーブル信号生成回路4941は、クロック信号CLK及び水平同期信号SHDに基づいて、イネーブル信号STAGE3_ENAを生成し、カウント値生成回路4942及び4943、AND回路4945、及び後段のメモリ491のAポートPAへ出力する。
カウント値生成回路4942には、クロック信号CLK及びイネーブル信号STAGE3_ENAが入力される。カウント値生成回路4942は、イネーブル信号STAGE3_ENAがローレベルのときにカウント値を0とし(カウントクリア)、ハイレベルのときにクロック信号CLKの立ち上りに同期して1ずつカウントアップされたカウント値STAGE3_CNT(8ビット)を生成し、比較器4944及び後段のメモリ491のAポートPAへ出力する。
図26に示すように、メモリ495のBポートPBは、保持期間選択値記憶部4951である。メモリ483は、カウント値HM5_PB_RAをアドレスとして、メモリセルに記憶されている読み出しデータHM5_PB_RDを読み出し、比較器4944へ出力する。比較器4944のA端子にはカウント値STAGE3_CNTが入力され、B端子には読み出しデータHM5_PB_RDが入力される。比較器4944は、カウント値STAGE3_CNTと読み出しデータHM5_PB_RDとを比較し、カウント値STAGE3_CNTと読み出しデータHM5_PB_RDとが一致したときにハイレベル、それ以外はローレベルの出力信号をAND回路4945へ出力する。
AND回路4945は、比較器4944の出力信号とイネーブル信号STAGE3_ENAとの論理積HM5_COMPFLAGを算出し、カウント値生成回路4943へ出力する。カウント値生成回路4943には、論理積HM5_COMPFLAG及びイネーブル信号STAGE3_ENAが入力される。
カウント値生成回路4943は、イネーブル信号STAGE3_ENAがローレベルの場合には0とし、それ以外の場合には論理積HM5_COMPFLAGの立ち上りで1ずつカウントアップされたカウント値HM5_PB_RA及びHM3_PB_RAを、メモリ483のBポートPBへ出力する。
図27に示すように、メモリ481のBポートPBには、カウント値HM3_PB_RAが入力される。メモリ481は、カウント値HM3_PB_RAをアドレスとして表示階調値HM3_PB_RDをメモリ482へ出力する。
図23Aに示すように、メモリ491のAポートPAには、イネーブル信号STAGE3_ENA、カウント値STAGE3_CNT、及び書き込みデータHM6_PA_WD(表示階調値HM3_PB_RDと同一)が入力される。メモリ491は、イネーブル信号STAGE3_ENAをイネーブル、カウント値STAGE3_CNTをアドレスとして、書き込みデータHM6_PA_WDをメモリセルに書き込む。
書き込みデータHM6_PA_WDは、イネーブル信号STAGE3_ENAがハイレベルの期間にメモリ491のAポートPAに書き込まれる。イネーブル信号STAGE3_ENAがハイレベルからローレベルになるタイミングは、データイネーブル信号DEの立ち上がりタイミングとずれる。ランプ波形信号用データ生成部49は、データイネーブル信号DEがローレベルの期間にハイレベルとなる水平同期信号SHDの立ち下りのタイミングでランプ波形信号VREFを更新する。この動作について説明する。
メモリ491のBポートPBのRA端子には、1アドレスで全メモリセルのデータが一括リードできるよう固定値0が入力され、読み出しデータのビット幅はAポートPAの8ビットデータ幅ではなく、8ビット×256アドレスによる2048ビットのデータ幅とされる。メモリ491は、リードデータHM6_PB_RDをメモリ492のAポートPAへ出力する。
メモリ492のAポートPAは、メモリ491のBポートPBと同様に、2048ビットのデータ幅とされる。メモリ492のAポートPAは、論理積HS_POSEDGEをイネーブル、固定値0をアドレスとして、リードデータHM6_PB_RDを1クロックでメモリセルに書き込む。メモリ492のBポートPBは、固定値0をアドレスとして、メモリ491のBポートPBと同様に、1アドレスで全メモリセルデータが一括リード可能な2048ビットのリードデータHM6_PB_RDを読み出し、メモリ493のAポートPAへ出力する。
メモリ493のAポートPAは、論理積HS_POSEDGEをイネーブル、固定値0をアドレスとして、リードデータHM6_PB_RDを1クロックでメモリセルに書き込む。
図23Bに示すように、ランプ波形信号発生回路3は、メモリ493のBポートPBと、データアドレス発生回路31と、DAコンバータ32とを有する。データアドレス発生回路31には、階調カウンタクロック信号ACLK及び水平同期信号SHDが入力される。データアドレス発生回路31は、水平同期信号SHDがハイレベルの場合にはカウント値を0とし(カウントクリア)、それ以外の場合には階調カウンタクロック信号ACLKの立ち上がりに同期して1ずつカウントアップされたカウント値VREFMEM_PB_RAを生成し、メモリ493のBポートPBへ出力する。
メモリ493は、カウント値VREFMEM_PB_RAをアドレスとして、ランプ波形信号データVREF_DATを生成し、DAコンバータ32へ出力する。具体的には、メモリ493は、保持期間最適値WTDAT_CMPRSの期間に応じて階調データを保持するランプ波形信号データVREF_DATを生成し、DAコンバータ32へ出力する。
DAコンバータ32には、階調カウンタクロック信号ACLK及びランプ波形信号データVREF_DATが入力される。DAコンバータ32は、階調カウンタクロック信号ACLKに同期させて、デジタル信号であるランプ波形信号データVREF_DATを、アナログ信号であるランプ波形信号VREFにD/A(デジタル・アナログ)変換し、液晶デバイス5の複数の選択回路65(651〜65x)へ出力する。ランプ波形信号VREは、ランプ波形信号データVREF_DATの階調データが0の場合には0Vのアナログ電圧に変換され、255の場合には2.55Vのアナログ電圧に変換される。
図1、及び、図28〜図35を用いて、液晶デバイス5の動作について説明する。図28は、液晶デバイス5における各信号の関係の一例をタイムチャートで示している。
液晶デバイス5は、信号処理装置4から順次入力される階調補正映像データSVDSを水平走査回路51のシフトレジスタ61に取り込む。ラッチ回路62は、1水平走査期間に一度だけハイレベルとなるラッチパルス信号SLの立ち上がりで1水平方向の画素53分の階調数に相当する階調データDLを取り込む。カウンタ回路63は、ラッチパルス信号SLに同期したカウンタリセット信号CRSTによりコンパレータ回路64(641〜64x)をクリアした後、カウンタクロック信号CCLKをカウントして階調カウンタ値QDを生成し、複数のコンパレータ回路64(641〜64x)へ出力する。
複数のコンパレータ回路64(641〜64x)は、それぞれ、階調データDLと階調カウンタ値QDとを比較し、階調データDLと階調カウンタ値QDとが一致したときに一致パルス信号APを生成し、対応する選択回路65(651〜65x)へ出力する。複数の選択回路65(651〜65x)には、タイミング発生回路2から全画素リセット信号SELRSTが入力され、対応するコンパレータ回路64(641〜64x)から一致パルス信号APが入力され、ランプ波形信号発生回路3からランプ波形信号VREFが入力される。
複数のコンパレータ回路64(641〜64x)は、全画素リセット信号SELRSTの立ち上がりのタイミングで、ランプ波形信号VREFを階調駆動電圧VIDにスイッチし、全画素リセット信号SELRSTの立ち下がりのタイミングで、スイッチオフすることにより、出力を停止する。
映像データVDSが表示階調変換用データ生成部48で保持期間最適値WTDAT_CMPRSに変換された階調データと一致したときに生じる一致パルス信号APのタイミングと保持期間最適値WTDAT_CMPRSに基づくランプ波形信号VREFのタイミングは一致している。本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、保持期間最適値WTDAT_CMPRSに基づいて保持されたランプ波形信号VREFのリンギングによるセトリング期間の終了、または電圧スルーレートによる電圧振幅が許容レベルに収束したタイミングで選択回路65の選択が終了することにより、リンギングまたは電圧スルーレートによる表示階調エラーが抑制された画像表示が可能となる。
図29は、クロック信号CLKに同期して信号処理装置4へ順次入力される映像データVDSのフォーマットのイメージの一例を示している。図29は、映像データVDSのフォーマットにおける水平方向の総クロック数が2200であり、垂直方向のライン数が1125であり、表示画素部50において水平方向の画素数が1920であり、垂直方向のライン数が1080であり、表示画素部50以外の領域がブランキング領域54である状態を示している。即ち、表示画素部50には、画素53が1920列(x=1920)×1080行(y=1080)にマトリクス状に配置されている。
データイネーブル信号DEは、表示画素部50ではハイレベルであり、ブランキング領域54ではローレベルである。水平同期信号SHDは、表示画素部50(水平方向に1番目から1920番目までの画素53の範囲)ではローレベル、ブランキング領域54ではハイレベルとする。垂直同期信号SVDは、表示画素部50(垂直方向に1番目から1080番目までのラインの範囲)ではローレベル、ブランキング領域54ではハイレベルとする。水平同期信号SHD、及び、垂直同期信号SVDがハイレベルの期間は、ブランキング期間である。また、表示階調を0〜255階調(8ビット)とする。
図30は、映像データVDSの表示イメージの一例を示している。図30は、表示画素部50の第J行(1≦J≦y)において、第1列〜第10列の10列分の画素53の階調数が10であり、第11列〜第1010列の1000列分の画素53の階調数が0であり、第1011列〜第1920列の910列分の画素53の階調数が255である状態を示している。第J行はJ番目のラインに相当する。
図31は、信号処理装置4において、階調ヒストグラム生成部41が映像データVDSに基づいて生成した階調ヒストグラムNDPの一例を示している。縦軸は画素数を示し、横軸は階調値を示している。図31に示す階調ヒストグラムNDPでは、階調値の数は3(0、10、及び255)であるため、ランプ波形信号発生回路3は、3つのアナログ電圧(例えば0V、0.1V、及び2.55V)のランプ波形信号VREFを生成する。
階調値が0から10へ変化する場合、階調値の変化が小さいため、スルーレートが安定化するセトリング期間(クロック数に相当する)に対応する第1の表示階調保持期間値WTDAT_SLWは小さい。しかし、階調値が0の画素数(1000)が、階調値が10の画素数(10)と比較して大きいため、階調値が0である画素53のサンプリングがオフになるときに発生するリンギングは大きい。そのため、リンギングが安定するセトリング期間(クロック数に相当する)に対応する第2の表示階調保持期間値WTDAT_STPは大きい。即ち、第1の表示階調保持期間値WTDAT_SLWと第2の表示階調保持期間値WTDAT_STPとは、WTDAT_SLW<WTDAT_STPの関係を有する。
従って、階調値の変化が小さく、かつ、サンプリングがオフとなる階調の画素数が大きい場合には、信号処理装置4の保持期間暫定値生成部45は、第2の表示階調保持期間値WTDAT_STPを選択する。
階調値が10から255へ変化する場合、階調値の変化が大きいため、第1の表示階調保持期間値WTDAT_SLWは大きい。しかし、階調値が10の画素数(10)が、階調値が255の画素数(910)と比較して小さいため、階調値が10である画素53のサンプリングがオフになるときに発生するリンギングは小さい。そのため、第2の表示階調保持期間値WTDAT_STPは小さい。即ち、第1の表示階調保持期間値WTDAT_SLWと第2の表示階調保持期間値WTDAT_STPとは、WTDAT_SLW>WTDAT_STPの関係を有する。
従って、階調値の変化が大きく、かつ、サンプリングがオフとなる階調の画素数が小さい場合には、信号処理装置4の保持期間暫定値生成部45は、第1の表示階調保持期間値WTDAT_SLWを選択する。
図32は、階調値の変化(階調値差STEP_DIF)と第1の表示階調保持期間値WTDAT_SLWとの関係の一例を示している。図32の縦軸は第1の表示階調保持期間値WTDAT_SLWをセトリング期間(カウンタクロック信号CCLKのクロック数(CCLK数))で示し、横軸は階調値差を示している。図33は、階調ヒストグラム値HVと第2の表示階調保持期間値WTDAT_STPとの関係の一例を示している。図33の縦軸は第2の表示階調保持期間値WTDAT_STPをセトリング期間(CCLK数)で示し、横軸は階調ヒストグラム値HVを画素数で示している。
信号処理装置4は、図32に示す表示階調の変化と第1の表示階調保持期間値WTDAT_SLWとの関係、及び、図33に示す階調ヒストグラムHVと第2の表示階調保持期間値WTDAT_STPとの関係をグラフ化またはデータテーブル化して、記憶部等に記憶させてもよい。保持期間暫定値生成部45は、記憶部から上記のグラフまたはデータテーブルを読み出し、これに基づいて第1の表示階調保持期間値WTDAT_SLWまたは第2の表示階調保持期間値WTDAT_STPを選択する。
保持期間総和値生成部46は、1水平走査期間中における保持期間暫定値WTDAT_SELの総和値である保持期間総和値WTDAT_SUMを生成する。保持期間総和値WTDAT_SUMはクロック数(256)と一致しないため、保持期間総和値生成部46は、クロック数以下となるように保持期間総和値WTDAT_SUMを最適化する。例えば、保持期間総和値生成部46は、保持期間総和値WTDAT_SUMとクロック数とを比較し、比較結果(比率)に基づいて、保持期間総和値WTDAT_SUMを調整する。
図34は、表示階調とサンプリングがオフになるタイミングとの関係の一例を示している。図34の縦軸はサンプリングがオフになるタイミングのクロック数を示し、縦軸は階調値を示している。階調値が0のサンプリングは20番目のクロックでオフになる。階調値が10のサンプリングは150番目のクロックでオフになる。階調値が255のサンプリングは255番目のクロックでオフになる。
信号処理装置4は、図34に示す表示階調とサンプリングがオフになるタイミングとの関係をグラフ化またはデータテーブル化して、記憶部等に記憶させてもよい。保持期間総和値生成部46は、記憶部から上記のグラフまたはデータテーブルを読み出し、これに基づいて保持期間総和値WTDAT_SUMを調整する。
図35は、ランプ波形信号発生回路3がランプ波形信号データVREF_DATをアナログ変換することによって出力するランプ波形信号VREFの一例を示している。縦軸はランプ波形信号VREFの電圧値を示し、横軸は時間をクロック数で示している。なお、ランプ波形信号VREFの電圧値は、1表示階調ごとに0.01Vずつ変化するものとする。
20番目のクロックまでは、階調値0に対応してランプ波形信号VREFの電圧値は0Vである。21番目のクロックで階調値0の1000個の画素53が一斉にオフになる。ランプ波形信号VREFは階調値10に対応して0.1Vになる。しかし、1000個の画素53が一斉にオフになるため、リンギングが多くのクロック数で発生する。従って、図35では、サンプリングがオフになるタイミングを150番目のクロックと設定し、安定した電圧0.1Vでサンプリングを行っている。
一方、次の階調値255では0.1Vから2.55Vへ電圧が大きく変化するため、スルーレートのクロック数が多くなり、階調値10でオフになるリンギングはすぐに収まる。150番目のクロック後の255番目のクロックでサンプリングがオフになるため、安定した電圧2.55Vでサンプリングを行うことができる。
本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、ランプ波形信号VREFの電圧値とサンプリングをオフにするタイミングを動的に、かつ、行ごとに変化させることにより、アナログランプ波形のリンギングの発生を抑制し、従来よりも液晶デバイスの階調再現性を向上させることができる。
本実施形態の信号処理装置、信号処理方法、及び液晶表示装置では、1水平ライン上の各表示階調数である階調ヒストグラム値に基づくアナログスイッチのスイッチングノイズに基づくセトリング期間(スイッチングノイズセトリング期間)と、階調値差STEP_DIFによって階段状となるアナログランプ波形に生じるスルーレートに基づくセトリング期間(スルーレートセトリング期間)とを比較する。
本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、これらセトリング期間のうち、大きい方のセトリング期間を選択して各表示対象階調を保持する保持期間を設けたアナログランプ波形と、保持期間終了直前でアナログスイッチがオフされる階調カウンタ値に対する階調値に変換する表示階調変換とによって、階調劣化を抑制した高画質表示画像を表示することができる。
従って、本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、アナログランプ波形のリンギングの発生を抑制することにより、従来よりも液晶デバイスの階調再現性を向上させることができる。
本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能である。