WO2019082469A1 - 表示装置 - Google Patents

表示装置

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WO2019082469A1
WO2019082469A1 PCT/JP2018/028898 JP2018028898W WO2019082469A1 WO 2019082469 A1 WO2019082469 A1 WO 2019082469A1 JP 2018028898 W JP2018028898 W JP 2018028898W WO 2019082469 A1 WO2019082469 A1 WO 2019082469A1
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PCT/JP2018/028898
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哲生 森田
木村　裕之
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a display device.
  • the display device is configured to input an image signal to a plurality of pixel electrodes corresponding to the selected scanning line.
  • the scan line includes a gate electrode at a position overlapping a semiconductor layer of a thin film transistor for controlling input of an image signal to the pixel electrode.
  • a difference occurs in the load of the scan line between scan lines of different lengths, which causes a difference in the falling of the pulse signal applied to the scan line. For example, when the scanning line is short and the number of gate electrodes is small, the capacitive reactance is reduced, and when the load on the scanning line is lightened, the falling of the pulse of the gate signal becomes sharp. As a result, a difference occurs in the voltages applied to the pixel electrodes, and even with the same video signal, a difference in luminance occurs depending on the scanning line.
  • the present invention aims to simplify load regulation.
  • the display device has a non-rectangular shape in which a first area and a second area are joined, and the second area is smaller in the first direction than the first area, and is smaller than the first area.
  • a display area in which the second area is adjacent in the second direction orthogonal to the first direction, and an adjacent in the first direction with respect to the second area, and in the second direction with respect to the first area A non-display area, a plurality of pixel circuits arranged in the first direction and the second direction in the display area avoiding the non-display area, and the first area avoiding the second area.
  • a plurality of first control lines extending in the first direction, a plurality of second control lines extending in the first direction through the second area and the non-display area avoiding the first area, and Capacitive electrodes facing the plurality of second control lines in the non-display area;
  • a control line group of each set of the plurality of first control lines and the plurality of second control lines includes an insulating film interposed between the two control lines and the capacitance electrode;
  • the plurality of control lines are divided into a plurality of groups each of which is composed of different types of control lines connected to a corresponding group, the different groups include the same type of control lines, and the plurality of first control lines are The different types of control line groups belonging to each are arranged adjacent to each other, and the plurality of second control lines are, in the second region, the different types of control line groups belonging to each of the plurality of groups adjacent to each other
  • the plurality of second control lines are arranged in the non-display area such that the control line groups of the same type belonging to the different
  • each of the plurality of portions being opposed to each other of the control line group of the same type adjacent in the non-display area, any one of the plurality of portions and the other being either It is characterized in that the widths in the first direction are different.
  • control lines of the same type are arranged adjacent to each other in the plurality of second control lines, so that the load adjustment can be simplified.
  • FIG. 2 is a cross-sectional view taken along line II-II of the display device shown in FIG. It is an enlarged view of the part pointed out by III in FIG.
  • FIG. 2 is a figure which shows the detail of a pixel circuit.
  • FIG. 2 shows the timing chart of the control circuit for driving a pixel circuit.
  • movement in the period 1 of FIG. It is a figure which shows the operation
  • FIG. 1 is a plan view showing a display device according to a first embodiment to which the present invention is applied.
  • the display device combines, for example, unit pixels (sub-pixels) of a plurality of colors of red, green and blue to form a full-color pixel and displays a full-color image.
  • the display device has a display area DA in which an image is displayed.
  • the display area DA has a non-rectangular shape in which the first area A1 and the second area A2 are joined.
  • the second area A2 is smaller in the first direction D1 than the first area A1.
  • the second area A2 is adjacent to a second direction D2 orthogonal to the first direction D1 with respect to the first area A1.
  • the display area DA has a second area A2 at an end of the second direction D2.
  • the second region A2 has a tip in the second direction D2.
  • the peripheral area PA includes a non-display area NDA.
  • the non-display area NDA is adjacent to the second area A2 in the first direction D1 and adjacent to the first area A1 in the second direction D2.
  • the substrate 10 has a notch 12 adjacent to the non-display area NDA in the second direction D2.
  • the notch 12 is adjacent to the first direction D1 in a part of the second region A2 (the tip end in the second direction D2).
  • the notch 12 avoids adjacent to the second region A2 in the second direction D2.
  • FIG. 2 is a cross-sectional view taken along line II-II of the display device shown in FIG.
  • the material of the substrate 10 (array substrate) and other substrates (opposite substrate not shown) is polyimide.
  • other resin materials may be used as long as the base material has sufficient flexibility to constitute a sheet display or a flexible display.
  • a three-layer laminated structure of a silicon oxide film 14a, a silicon nitride film 14b, and a silicon oxide film 14c is provided as the undercoat layer 14.
  • the lowermost silicon oxide film 14 a is for improving adhesion with the substrate 10
  • the middle silicon nitride film 14 b is a block film of moisture and impurities from the outside
  • the uppermost silicon oxide film 14 c is a silicon nitride film.
  • 14b are respectively provided as block films for preventing diffusion of hydrogen atoms contained in the thin film transistor TR to the semiconductor layer 18 side, but the present invention is not particularly limited to this structure, and further lamination may be performed. It is good also as a layer or two layer lamination.
  • the additional film 16 may be formed in accordance with the portion where the thin film transistor TR is to be formed.
  • the additional film 16 provides a back gate effect to the thin film transistor TR by suppressing a change in the characteristics of the thin film transistor TR due to the intrusion of light from the back surface of the channel or the like and forming a conductive material to apply a predetermined potential.
  • the additional film 16 is formed in an island shape in accordance with the portion where the thin film transistor TR is to be formed, and then the silicon nitride film 14b and the silicon oxide film 14c are laminated to form an undercoat.
  • the additional film 16 is formed in the layer 14 so as to be enclosed, the additional film 16 may be formed on the substrate 10 first, and then the undercoat layer 14 may be formed thereafter.
  • the thin film transistor TR is formed on the undercoat layer 14. Taking a polysilicon thin film transistor as an example, only an Nch transistor is shown here, but a Pch transistor may be formed simultaneously.
  • the semiconductor layer 18 of the thin film transistor TR has a structure in which a low concentration impurity region is provided between the channel region and the source / drain region.
  • a silicon oxide film is used as the gate insulating film 20.
  • the gate electrode 22 is a part of the first wiring layer W1 formed of MoW.
  • the first wiring layer W1 has a first storage capacitance line CL1 in addition to the gate electrode 22. A part of the storage capacitance Cs is formed between the first storage capacitance line CL1 and the semiconductor layer 18 (source / drain region) via the gate insulating film 20.
  • An interlayer insulating film 24 (silicon oxide film and silicon nitride film) is stacked on the gate electrode 22.
  • the substrate 10 can be bent, at least a part of the interlayer insulating film 24 is removed in the bending area FA so as to be easily bent. Since the undercoat layer 14 is exposed by removing the interlayer insulating film 24, at least a part of the undercoat layer 14 is also removed by patterning. After the undercoat layer 14 is removed, the polyimide constituting the substrate 10 is exposed. The polyimide surface may be partially corroded through the etching of the undercoat layer 14 to cause film reduction.
  • a second wiring layer W2 including a portion to be the source / drain electrode 26 and the lead wiring 28 is formed on the interlayer insulating film 24.
  • a three-layer laminated structure of Ti, Al and Ti is adopted.
  • Another storage capacitance Cs is held between the first storage capacitance line CL1 (a part of the first wiring layer W1) and the second storage capacitance line CL2 (a part of the second wiring layer W2) via the interlayer insulating film 24.
  • a part is formed.
  • the lead wiring 28 is extended to the end of the substrate 10 and has a terminal 32 for connecting the flexible printed circuit FPC.
  • a planarization film 34 is provided so as to cover the source / drain electrodes 26 and the lead wirings 28 (excluding a part of these).
  • organic materials such as photosensitive acrylic are often used because the planarity of the surface is excellent as compared with the inorganic insulating material formed by CVD (Chemical Vapor Deposition) or the like.
  • the planarizing film 34 is removed in the pixel contact portion 36 and the peripheral area PA, and an indium tin oxide (ITO) film 35 is formed thereon.
  • the indium tin oxide film 35 includes a first transparent conductive film 38 and a second transparent conductive film 40 separated from each other.
  • the second wiring layer W2 whose surface is exposed by removing the planarization film 34 is covered with the first transparent conductive film 38.
  • a silicon nitride film 42 is provided on the planarization film 34 so as to cover the first transparent conductive film 38.
  • the silicon nitride film 42 has an opening in the pixel contact portion 36, and the pixel electrode 44 is stacked so as to be conductive to the source / drain electrode 26 through the opening.
  • the pixel electrode 44 is formed as a reflective electrode, and has a three-layer laminated structure of an indium zinc oxide film, an Ag film, and an indium zinc oxide film.
  • the indium tin oxide film 35 may be used instead of the indium zinc oxide film.
  • the pixel electrode 44 extends laterally from the pixel contact portion 36 and reaches above the thin film transistor TR.
  • the second transparent conductive film 40 is provided adjacent to the pixel contact portion 36 and below the pixel electrode 44 (and further below the silicon nitride film 42).
  • the second transparent conductive film 40, the silicon nitride film 42, and the pixel electrode 44 overlap each other, and an additional capacitance Cad is formed by these.
  • a third transparent conductive film 46 which is another part of the indium tin oxide film 35 is formed on the surface of the terminal 32.
  • the third transparent conductive film 46 is formed simultaneously with the first transparent conductive film 38 and the second transparent conductive film 40.
  • An object of the third transparent conductive film 46 on the terminal 32 is to provide the third transparent conductive film 46 as a barrier film so that the exposed portion of the terminal 32 is not damaged in the subsequent steps.
  • the third transparent conductive film 46 is exposed to the etching environment at the time of patterning of the pixel electrode 44, the indium tin oxide film 35 is exposed by the annealing process performed between the formation of the indium tin oxide film 35 and the formation of the pixel electrode 44. It has sufficient resistance to the etching of the pixel electrode 44.
  • an insulating layer 48 which is called a bank (rib) and serves as a partition wall of adjacent pixel regions, is formed.
  • the insulating layer 48 photosensitive acrylic or the like is used as in the case of the flattening film 34.
  • the insulating layer 48 is preferably opened so as to expose the surface of the pixel electrode 44 as a light emitting region, and the open end thereof preferably has a gentle tapered shape. If the opening end has a sharp shape, coverage failure of the organic EL (Electro Luminescence) layer 50 formed thereon is generated.
  • planarizing film 34 and the insulating layer 48 are in contact with each other through an opening provided in the silicon nitride film 42 located therebetween. Thus, moisture and degassing desorbed from the planarization film 34 can be extracted through the insulating layer 48 through heat treatment or the like after formation of the insulating layer 48.
  • the organic EL layer 50 made of an organic material is stacked on the pixel electrode 44.
  • the organic EL layer 50 may be a single layer, but may have a structure in which a hole transport layer, a light emitting layer, and an electron transport layer are sequentially stacked from the pixel electrode 44 side. These layers may be formed by vapor deposition, may be formed by coating on a solvent dispersion, may be formed selectively for the pixel electrode 44 (each sub pixel), or may be displayed. It may be solidly formed on the entire surface covering the area DA. In the case of solid formation, white light can be obtained in all sub-pixels, and a desired color wavelength portion can be extracted by a color filter (not shown).
  • the counter electrode 52 is provided on the organic EL layer 50.
  • the counter electrode 52 is transparent.
  • the Mg layer and the Ag layer are formed as thin films to which the light emitted from the organic EL layer 50 is transmitted.
  • the pixel electrode 44 becomes an anode and the counter electrode 52 becomes a cathode.
  • the counter electrode 52 is formed over the display area DA and the cathode contact portion 54 provided in the vicinity of the display area DA, and is connected to the lower routing wiring 28 at the cathode contact portion 54 and electrically connected to the terminal 32. Connected
  • a sealing film 56 is formed on the counter electrode 52.
  • the sealing film 56 has a function to prevent the intrusion of moisture from the outside as a function of the previously formed organic EL layer 50, and high gas barrier properties are required.
  • a stacked structure of a silicon nitride film 56a, an organic resin layer 56b, and a silicon nitride film 56c is used as a stacked structure including a silicon nitride film.
  • a silicon oxide film or an amorphous silicon layer may be provided for the purpose of improving adhesion.
  • a cover glass, a touch panel substrate, or the like may be provided on the sealing film 56.
  • a filler using resin or the like may be interposed.
  • FIG. 3 is an enlarged view of a portion indicated by III in FIG.
  • a plurality of pixel circuits PX are arranged in the first direction D1 and the second direction D2 in the display area DA, avoiding the non-display area NDA.
  • a plurality of control lines GL (scanning lines) extend in the first direction D1. The details will be described later.
  • a plurality of signal lines SL and an initialization power supply line IVL are provided in the direction intersecting the plurality of control lines GL, and extend in the second direction D2.
  • FIG. 4 is a diagram showing details of the pixel circuit PX. Signals BG, CG, IG, and SG are output from the control circuit DR to the light emission control line BGL, the correction control line CGL, the initialization control line IGL, and the write control line SGL, respectively.
  • the pixel circuit PX is provided with a light emission control transistor BCT, a correction transistor CCT, an initialization transistor IST, a write transistor SST, and a drive transistor DRT. At least one of these transistors may be shared between adjacent pixel circuits PX.
  • a storage capacitor Cs is provided between the gate and the source of the drive transistor DRT.
  • the parasitic capacitance Cel is a capacitance attached between the anode and the cathode of the light emitting element LE.
  • the light emission control transistor BCT, the correction transistor CCT, the initialization transistor IST, and the write transistor SST function as switching elements for selecting conduction or nonconduction between two nodes.
  • the drive transistor DRT functions as a current control element that controls the value of the current flowing to the light emitting element LE in accordance with the voltage between the gate and the source.
  • all of them are formed using thin film transistors.
  • these transistors are all formed by N-type transistors, P-type transistors may be used. In the case of using a P-type transistor, the connection of the power supply potential and the storage capacitor may be appropriately adapted.
  • the anode of the light emitting element LE is connected to the high potential power supply voltage Vdd via the light emission control transistor BCT, the correction transistor CCT, and the driving transistor DRT.
  • the cathode is connected to the low potential power supply voltage Vss.
  • FIG. 5 is a diagram showing a timing chart of the control circuit DR for driving the pixel circuit PX.
  • the signals RG, BG, CG, and IG are simultaneously input to the pixel circuits PX arranged in two rows, respectively, and the two-digit numbers added after the codes RG, BG, CG, and IG are respectively Indicates the line number to which the signal of is input.
  • the one-digit number added after the code SG indicates the line number to which the signal is input.
  • Each section indicated by reference symbols G1 to G4 is one horizontal period, and the same timing relationship continues until the last line, which will be omitted hereinafter. Periods 0 to 6 in FIG. 5 will be described in detail below.
  • the light emitting element LE continues the light emission state of the previous frame until the processing in a certain frame period is started (period 0).
  • FIG. 6 is a diagram showing an operation in period 1 of FIG. In this period, first, the signal BG goes low, the signal CG goes high, the signal RG goes high, the light emission control transistor BCT turns off, and the correction transistor CCT turns on. The signal RG becomes H level, and the reset transistor RST is turned on via the reset drive line RDL. The reset transistor RST is provided outside the display area DA, for example, one for each row. The current from the power supply voltage Vdd is cut off by the light emission control transistor BCT, and the light emission of the light emitting element LE is stopped.
  • the charge remaining on the anode side of the light emitting element LE is extracted to the reset potential line RVL through the reset transistor RST via the reset control line RGL.
  • the source of the drive transistor DRT is fixed to the reset potential Vrst.
  • the reset potential Vrst is set to a potential lower than the light emission start voltage of the light emitting element LE with respect to the power supply voltage Vss.
  • FIG. 7 is a diagram showing an operation in period 2 of FIG. In this period, the signal IG goes high and the initialization transistor IST turns on. Thereby, the gate of the drive transistor DRT is fixed to the initialization potential Vini via the initialization potential line IVL.
  • the initialization potential Vini is set to a potential larger than the threshold Vth of the drive transistor DRT with respect to the reset potential Vrst. That is, the drive transistor DRT is turned on by this operation. However, since the light emission control transistor BCT is off, current does not yet flow to the drive transistor DRT.
  • FIG. 8 is a diagram showing an operation in period 3 of FIG. In this period, the signal BG goes high and the signal RG goes low, the light emission control transistor BCT turns on, and the reset transistor RST turns off. Since the drive transistor DRT is in the on state by the previous operation, a current is supplied from the power supply voltage Vdd to the drive transistor DRT through the light emission control transistor BCT and the correction transistor CCT.
  • the source of the drive transistor DRT is charged by the current supplied from the power supply voltage Vdd, and its potential rises.
  • the drive transistor DRT since the gate potential of the drive transistor DRT is the initialization potential Vini, the drive transistor DRT is turned off at the stage when the source potential of the drive transistor DRT becomes (Vini-Vth), and the rise of the source potential stops Do.
  • the threshold voltage Vth of the drive transistor DRT varies depending on the pixel circuit PX
  • the potential of the source of the drive transistor DRT differs depending on the pixel circuit PX when the rise of the potential stops. That is, by this operation, a voltage corresponding to the threshold voltage Vth of the drive transistor DRT is acquired between the source and the gate in each pixel circuit PX.
  • the operations from source initialization (period 1) to offset cancellation (period 3) of the drive transistor DRT are performed in parallel on the pixel circuits PX for two rows. But this is not the case. It may be implemented sequentially for each row, or three or more rows may be implemented in parallel.
  • FIG. 9 is a diagram showing an operation in the periods 4 and 5 of FIG.
  • the signal CG is L level
  • the signal IG is L level
  • the signal SG is H level
  • the correction transistor CCT is turned off
  • the initialization transistor IST is turned off
  • the write transistor SST is turned on.
  • the video signal Vsig is input to the gate of the drive transistor DRT, and the gate potential of the drive transistor DRT changes from the initialization potential Vini to the video signal Vsig. That is, the video signal Vsig is written to the gate of the drive transistor DRT.
  • the source potential of the drive transistor DRT is a potential (Vini ⁇ Vth) according to the value of the threshold voltage Vth throughout the previous offset cancellation (period 3). Therefore, even if the same video signal Vsig is written, the gate-source voltage V GS of the drive transistor DRT becomes ⁇ Vsig ⁇ (Vini ⁇ Vth) ⁇ reflecting the variation of the threshold voltage Vth. That is, even if there is variation in the threshold voltage Vth between the pixel circuits PX, it is possible to perform the writing corrected correspondingly.
  • FIG. 10 is a diagram showing an operation in period 6 of FIG. In this period, the signal CG goes high and the signal SG goes low, the correction transistor CCT turns on, and the write transistor SST turns off. A current is supplied from the power supply voltage Vdd to the drive transistor DRT through the light emission control transistor BCT and the correction transistor CCT.
  • the driving transistor DRT passes a current corresponding to the gate-source voltage V GS set in the previous steps to the light emitting element LE, and the light emitting element LE emits light with luminance according to the current. Since the voltage between the anode and the cathode of the light emitting element LE at this time is a voltage corresponding to the current, the potential on the anode side rises, and the holding capacitance Cs holds the voltage between the gate and the source of the driving transistor DRT. The coupling of the storage capacitor Cs also raises the gate potential of the drive transistor DRT.
  • the gate potential of the drive transistor DRT is greater than the potential rise on the anode side. The rise is slightly smaller. Since this value is known, the potential of the video signal Vsig may be determined so as to obtain a desired current value in the final gate-source voltage of the drive transistor DRT.
  • the plurality of control lines GL includes a plurality of first control lines GL1 and a plurality of second control lines GL2.
  • the plurality of first control lines GL1 extend in the first direction D1 through the first area A1 while avoiding the second area A2.
  • the plurality of second control lines GL2 extend in the first direction D1 through the second area A2 and the non-display area NDA, avoiding the first area A1.
  • the plurality of first control lines GL1 (the plurality of second control lines GL2) form a group G for each of the pixel circuits PX arranged in a line in the first direction D1.
  • the control lines of each group G are composed of different types of control lines (light emission control line BGL, correction control line CGL, initialization control line IGL, write control line SGL, reset control line RGL). Different groups G include control lines of the same type.
  • the plurality of first control lines GL1 are arranged such that different types of control lines belonging to each group G are adjacent to each other. Also in the second area A2, the plurality of second control lines GL2 are arranged so that different types of control lines belonging to each group G are adjacent to each other.
  • Some (for example, all) of the plurality of second control lines GL2 extend in the first direction D1 from the second area A2 to the non-display area NDA and bend in the second direction D2 in the non-display area NDA. Then, in the non-display area NDA, the plurality of second control lines GL2 are arranged such that control lines of the same type belonging to different groups G are adjacent to each other.
  • a plurality of capacitive electrodes CE are provided in the non-display area NDA.
  • the capacitor electrode CE is formed of a semiconductor layer to which a high concentration of impurities is added, and the semiconductor layer which is made conductive by introducing n-type impurities is advantageous for applying a low voltage Vss, and is made to introduce p-type impurities.
  • the semiconducting semiconductor layer is advantageous for applying a high voltage Vdd.
  • the capacitive electrode CE is in the same layer as the semiconductor layer 18 of the thin film transistor TR shown in FIG.
  • the capacitance electrode CE is connected to the low potential power supply voltage Vss via the power supply line PL.
  • the capacitive electrode CE (for example, each of the plurality of capacitive electrodes CE) faces the plurality of second control lines GL2 in the non-display area NDA.
  • the capacitive electrode CE has a plurality of portions P mutually connected and arranged in the second direction D2. Each of the plurality of portions P is opposed to each other control line of the same type adjacent in the non-display area NDA. Any one of the plurality of portions P and any other is different in the width in the first direction D1. All sizes of the plurality of portions P may be different from each other in the first direction D1.
  • the width in the first direction D1 is large in the order of P4 and the portion P5 facing the plurality of reset control lines RGL.
  • An insulating film (for example, the gate insulating film 20 and the interlayer insulating film 24 shown in FIG. 2) is interposed between the second control line GL2 and the capacitor electrode CE to form a capacitance C.
  • the capacitance in the non-display area NDA, it is possible to bring the load of the second control line GL2 close to (for example, coincide with) the load of the first control line GL1.
  • the gate insulating film 20 and the interlayer insulating film 24 shown in FIG. 2 are provided as an insulating film.
  • the light emission control line BGL, the correction control line CGL, the initialization control line IGL, and the write control line SGL are mounted on the gate insulating film 20 as an insulating film.
  • the reset control line RGL is mounted on the gate insulating film 20 and the interlayer insulating film 24 (see FIG. 2) as the insulating film.
  • the capacitance C As the opposing area between the capacitance electrode CE and the control line is larger, the capacitance C is larger. Capacitances C1, C2, C3, C4, and C5 respectively corresponding to the plurality of portions P1, P2, P3, P4, and P5 included in the capacitance electrode CE increase in this order.
  • the plurality of second control lines GL2 are arranged such that control lines of the same type are adjacent to each other, so that the load adjustment can be simplified.
  • FIG. 11 is a plan view showing a display device according to a second embodiment to which the present invention is applied.
  • the substrate 110 has a display area DA, a peripheral area PA around the display area DA, and a non-display area NDA.
  • the non-display area NDA is inside the display area DA.
  • the opening 158 of the substrate 110 is surrounded by the non-display area NDA.
  • the plurality of second control lines GL2 are sorted so as to pass through the both sides of the opening 158 in the second direction D2. Some of the plurality of second control lines GL2 extend from the second area A2 to the non-display area NDA in the first direction D1 and bend so as to avoid the opening 158 next to the opening 158 in the first direction D1.
  • the other contents correspond to the contents described in the first embodiment.
  • the display device is not limited to the organic electroluminescence display device, and may be a display device provided with a light emitting element such as a quantum dot light emitting element (QLED: Quantum-Dot Light Emitting Diode) in each pixel. Or a liquid crystal display device.
  • a light emitting element such as a quantum dot light emitting element (QLED: Quantum-Dot Light Emitting Diode) in each pixel.
  • QLED Quantum-Dot Light Emitting Diode
  • the present invention is not limited to the above-described embodiment, and various modifications are possible.
  • the configurations described in the embodiments can be replaced with configurations that have substantially the same configuration, configurations having the same effects, or configurations that can achieve the same purpose.

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Abstract

複数の第１制御線（ＧＬ１）及び複数の第２制御線（ＧＬ２）のそれぞれの組の制御線は、複数グループ（Ｇ）に分けられる。異なるグループ（Ｇ）には同一種類の制御線が含まれる。複数の第１制御線（ＧＬ１）は、複数グループ（Ｇ）のそれぞれに属する異なる種類の制御線が隣り合うように並ぶ。複数の第２制御線（ＧＬ２）は、第２領域（Ａ２）では、複数グループ（Ｇ）のそれぞれに属する異なる種類の制御線が隣り合うように並ぶ。複数の第２制御線（ＧＬ２）は、非表示領域（ＮＤＡ）では、異なるグループ（Ｇ）に属する同一種類の制御線が隣り合うように並ぶ。容量電極（ＣＥ）は、第２方向（Ｄ２）に相互に接続されて並ぶ複数の部分（Ｐ）を有する。複数の部分（Ｐ）のそれぞれは、非表示領域（ＮＤＡ）で隣り合う同一種類の制御線ごとに対向する。複数の部分（Ｐ）のいずれかと他のいずれかは、第１方向（Ｄ１）の幅において異なる。

Description

表示装置
　本発明は、表示装置に関する。
　表示装置は、選択された走査線に対応する複数の画素電極に画像信号を入力するようになっている。走査線は、画素電極への画像信号の入力を制御するための薄膜トランジスタの半導体層と重複する位置で、ゲート電極を有している。表示領域が、矩形になっていない場合、異なる長さの走査線が混在し、走査線によって接続される薄膜トランジスタ及びゲート電極の数が異なる（特許文献１）。
国際公開ＷＯ２００７／１０５７００号
　異なる長さの走査線間では、走査線の負荷に差が生じるので、走査線に印加されるパルス信号の立下りに差が生じる。例えば、走査線が短く、ゲート電極の数が少ないことで、容量性リアクタンスが減少し、走査線の負荷が軽くなると、ゲート信号のパルスの立下りが急峻になる。その結果、画素電極への印加電圧に差が生じ、同じ映像信号であっても、走査線によって輝度差が発生する。
　上記問題を解決するために、短い走査線にはダミー負荷を設けることが考えられるが、１つの画素回路を複数本の走査線で制御する場合、走査線ごとに最適な負荷補正量が違うため、調整が難しい。
　本発明は、負荷調整の簡略化を目的とする。
　本発明に係る表示装置は、第１領域と第２領域が接合された非矩形の形状であり、前記第２領域は前記第１領域よりも第１方向に小さく、前記第１領域に対して前記第１方向に直交する第２方向に前記第２領域が隣接する表示領域と、前記第２領域に対して前記第１方向に隣接し、前記第１領域に対して前記第２方向に隣接する非表示領域と、前記非表示領域を避けて前記表示領域に前記第１方向及び前記第２方向に配列された複数の画素回路と、前記第２領域を避けて前記第１領域を通って前記第１方向にそれぞれ延びる複数の第１制御線と、前記第１領域を避けて前記第２領域及び前記非表示領域を通って前記第１方向にそれぞれ延びる複数の第２制御線と、前記非表示領域で前記複数の第２制御線に対向する容量電極と、前記複数の第２制御線と前記容量電極の間に介在する絶縁膜と、を含み、前記複数の第１制御線及び前記複数の第２制御線のそれぞれの組の制御線群は、前記複数の画素回路の対応する一群に接続する異なる種類の制御線群からそれぞれが構成される複数グループに分けられ、異なるグループには同一種類の制御線群が含まれ、前記複数の第１制御線は、前記複数グループのそれぞれに属する前記異なる種類の制御線群が隣り合うように並び、前記複数の第２制御線は、前記第２領域では、前記複数グループのそれぞれに属する前記異なる種類の制御線群が隣り合うように並び、前記複数の第２制御線は、前記非表示領域では、前記異なるグループに属する前記同一種類の制御線群が隣り合うように並び、前記容量電極は、前記第２方向に相互に接続されて並ぶ複数の部分を有し、前記複数の部分のそれぞれは、前記非表示領域で隣り合う前記同一種類の制御線群ごとに対向し、前記複数の部分のいずれかと他のいずれかは、前記第１方向の幅において異なることを特徴とする。
　本発明によれば、複数の第２制御線は、非表示領域では、同一種類の制御線群が隣り合うように並ぶので、負荷調整の簡略化が可能になっている。
本発明を適用した第１の実施形態に係る表示装置を示す平面図である。 図１に示す表示装置のII－II線断面図である。 図１にIIIで指す部分の拡大図である。 画素回路の詳細を示す図である。 画素回路を駆動するための制御回路のタイミングチャートを示す図である。 図５の期間１での動作を示す図である。 図５の期間２での動作を示す図である。 図５の期間３での動作を示す図である。 図５の期間４，５での動作を示す図である。 図５の期間６での動作を示す図である。 本発明を適用した第２の実施形態に係る表示装置を示す平面図である。
　以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
［第１の実施形態］
　図１は、本発明を適用した第１の実施形態に係る表示装置を示す平面図である。表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像を表示するようになっている。
　表示装置は、画像が表示される表示領域ＤＡを有する。表示領域ＤＡは、第１領域Ａ１と第２領域Ａ２が接合された非矩形の形状である。第２領域Ａ２は第１領域Ａ１よりも第１方向Ｄ１に小さい。第２領域Ａ２は、第１領域Ａ１に対して第１方向Ｄ１に直交する第２方向Ｄ２に隣接する。表示領域ＤＡは、第２方向Ｄ２の端部に第２領域Ａ２を有する。第２領域Ａ２は、第２方向Ｄ２の先端部を有する。
　表示装置は、表示領域ＤＡの周囲に周辺領域ＰＡを含む。周辺領域ＰＡは表示領域ＤＡの外側にある。周辺領域ＰＡには、制御回路ＤＲ（あるいは走査回路又はゲートドライバ回路）が設けられている。また、周辺領域ＰＡには、フレキシブルプリント基板１１が接続されている。フレキシブルプリント基板１１には集積回路１３が搭載される。
　周辺領域ＰＡは、非表示領域ＮＤＡを含む。非表示領域ＮＤＡは、第２領域Ａ２に対して第１方向Ｄ１に隣接し、第１領域Ａ１に対して第２方向Ｄ２に隣接する。基板１０は、第２方向Ｄ２に非表示領域ＮＤＡに隣接した切り欠き１２を有する。切り欠き１２は、第２領域Ａ２の一部（第２方向Ｄ２の先端部）に第１方向Ｄ１に隣り合う。切り欠き１２は、第２方向Ｄ２に第２領域Ａ２と隣接することを避けている。
　図２は、図１に示す表示装置のII－II線断面図である。基板１０（アレイ基板）及び他の基板（図示しない対向基板）の材料は、ポリイミドを用いている。ただし、シートディスプレイ又はフレキシブルディスプレイを構成するために十分な可撓性を有する基材であれば他の樹脂材料を用いても良い。
　基板１０上に、アンダーコート層１４として、シリコン酸化膜１４ａ、シリコン窒化膜１４ｂ及びシリコン酸化膜１４ｃの三層積層構造が設けられている。最下層のシリコン酸化膜１４ａは、基板１０との密着性向上のため、中層のシリコン窒化膜１４ｂは、外部からの水分及び不純物のブロック膜として、最上層のシリコン酸化膜１４ｃは、シリコン窒化膜１４ｂ中に含有する水素原子が薄膜トランジスタＴＲの半導体層１８側に拡散しないようにするブロック膜として、それぞれ設けられるが、特にこの構造に限定するものではなく、さらに積層があっても良いし、単層あるいは二層積層としても良い。
　アンダーコート層１４の下には、薄膜トランジスタＴＲを形成する箇所に合わせて付加膜１６を形成しても良い。付加膜１６は、チャネル裏面からの光の侵入等による薄膜トランジスタＴＲの特性の変化を抑制したり、導電材料で形成して所定の電位を与えることで、薄膜トランジスタＴＲにバックゲート効果を与えたりすることができる。ここでは、シリコン酸化膜１４ａを形成した後、薄膜トランジスタＴＲが形成される箇所に合わせて付加膜１６を島状に形成し、その後シリコン窒化膜１４ｂ及びシリコン酸化膜１４ｃを積層することで、アンダーコート層１４に付加膜１６を封入するように形成しているが、この限りではなく、基板１０上にまず付加膜１６を形成し、その後にアンダーコート層１４を形成しても良い。
　アンダーコート層１４上に薄膜トランジスタＴＲが形成されている。ポリシリコン薄膜トランジスタを例に挙げて、ここではＮｃｈトランジスタのみを示しているが、Ｐｃｈトランジスタを同時に形成しても良い。薄膜トランジスタＴＲの半導体層１８は、チャネル領域とソース・ドレイン領域との間に、低濃度不純物領域を設けた構造を採る。ゲート絶縁膜２０としてはここではシリコン酸化膜を用いる。ゲート電極２２は、ＭｏＷから形成された第１配線層Ｗ１の一部である。第１配線層Ｗ１は、ゲート電極２２に加え、第１保持容量線ＣＬ１を有する。第１保持容量線ＣＬ１と半導体層１８（ソース・ドレイン領域）との間で、ゲート絶縁膜２０を介して、保持容量Ｃｓの一部が形成される。
　ゲート電極２２の上に、層間絶縁膜２４（シリコン酸化膜及びシリコン窒化膜）が積層されている。基板１０を曲げられるようにする場合、折曲領域ＦＡでは、折り曲げやすくなるように、層間絶縁膜２４の少なくとも一部を除去する。層間絶縁膜２４の除去によって、アンダーコート層１４が露出するので、その少なくとも一部もパターニングを行って除去する。アンダーコート層１４を除去した後には、基板１０を構成するポリイミドが露出する。なお、アンダーコート層１４のエッチングを通じて、ポリイミド表面が一部浸食されて膜減りを生ずる場合が有る。
　層間絶縁膜２４の上に、ソース・ドレイン電極２６及び引き回し配線２８となる部分を含む第２配線層Ｗ２が形成されている。ここでは、Ｔｉ、Ａｌ及びＴｉの三層積層構造を採用する。層間絶縁膜２４を介して、第１保持容量線ＣＬ１（第１配線層Ｗ１の一部）と第２保持容量線ＣＬ２（第２配線層Ｗ２の一部）とで、保持容量Ｃｓの他の一部が形成される。引き回し配線２８は、基板１０の端部まで延在され、フレキシブルプリント基板ＦＰＣを接続するための端子３２を有するようになっている。
　ソース・ドレイン電極２６及び引き回し配線２８（これらの一部を除く）を覆うように平坦化膜３４が設けられている。平坦化膜３４としては、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の有機材料が多く用いられる。
　平坦化膜３４は、画素コンタクト部３６及び周辺領域ＰＡでは除去されて、その上に酸化インジウムスズ（Indium Tin Oxide：ＩＴＯ）膜３５が形成されている。酸化インジウムスズ膜３５は、相互に分離された第１透明導電膜３８及び第２透明導電膜４０を含む。
　平坦化膜３４の除去により表面が露出した第２配線層Ｗ２は、第１透明導電膜３８にて被覆される。第１透明導電膜３８を被覆するように、平坦化膜３４の上にシリコン窒化膜４２が設けられている。シリコン窒化膜４２は、画素コンタクト部３６に開口を有し、この開口を介してソース・ドレイン電極２６に導通するように画素電極４４が積層されている。画素電極４４は反射電極として形成され、酸化インジウム亜鉛膜、Ａｇ膜、酸化インジウム亜鉛膜の三層積層構造としている。ここで、酸化インジウム亜鉛膜に代わって酸化インジウムスズ膜３５を用いても良い。画素電極４４は、画素コンタクト部３６から側方に拡がり、薄膜トランジスタＴＲの上方に至る。
　第２透明導電膜４０は、画素コンタクト部３６に隣接して、画素電極４４の下方（さらにシリコン窒化膜４２の下方）に設けられている。第２透明導電膜４０、シリコン窒化膜４２及び画素電極４４は重なっており、これらによって付加容量Ｃadが形成される。
　端子３２の表面には、酸化インジウムスズ膜３５の他の一部である第３透明導電膜４６が形成されている。第３透明導電膜４６は、第１透明導電膜３８及び第２透明導電膜４０と同時に形成される。端子３２上の第３透明導電膜４６は、以後の工程で端子３２の露出部がダメージを負わないようにバリア膜として設けることを目的の一としている。画素電極４４のパターニング時、第３透明導電膜４６はエッチング環境にさらされるが、酸化インジウムスズ膜３５の形成から画素電極４４の形成までの間に行われるアニール処理によって、酸化インジウムスズ膜３５は画素電極４４のエッチングに対し十分な耐性を有する。
　平坦化膜３４の上であって例えば画素コンタクト部３６の上方に、バンク（リブ）と呼ばれて隣同士の画素領域の隔壁となる絶縁層４８が形成されている。絶縁層４８としては平坦化膜３４と同じく感光性アクリル等が用いられる。絶縁層４８は、画素電極４４の表面を発光領域として露出するように開口され、その開口端はなだらかなテーパー形状となるのが好ましい。開口端が急峻な形状になっていると、その上に形成される有機ＥＬ（Electro Luminescence）層５０のカバレッジ不良を生ずる。
　平坦化膜３４と絶縁層４８は、両者間にあるシリコン窒化膜４２に設けた開口を通じて接触している。これにより、絶縁層４８の形成後の熱処理等を通じて、平坦化膜３４から脱離する水分や脱ガスを、絶縁層４８を通じて引き抜くことができる。
　画素電極４４の上に、有機材料からなる有機ＥＬ層５０が積層されている。有機ＥＬ層５０は、単層であってもよいが、画素電極４４側から順に、正孔輸送層、発光層及び電子輸送層が積層された構造であってもよい。これらの層は、蒸着によって形成しても良いし、溶媒分散の上での塗布によって形成しても良く、画素電極４４（各サブ画素）に対して選択的に形成しても良いし、表示領域ＤＡを覆う全面にベタ形成されても良い。ベタ形成の場合は、全サブ画素において白色光を得て、カラーフィルタ（図示せず）によって所望の色波長部分を取り出す構成とすることができる。
　有機ＥＬ層５０の上に、対向電極５２が設けられている。ここでは、トップエミッション構造としているため、対向電極５２は透明である。例えば、Ｍｇ層及びＡｇ層を、有機ＥＬ層５０からの出射光が透過する程度の薄膜として形成する。前述の有機ＥＬ層５０の形成順序に従うと、画素電極４４が陽極となり、対向電極５２が陰極となる。対向電極５２は、表示領域ＤＡ上と、表示領域ＤＡ近傍に設けられた陰極コンタクト部５４に亘って形成され、陰極コンタクト部５４で下層の引き回し配線２８と接続されて、端子３２に電気的に接続される。
　対向電極５２の上に、封止膜５６が形成されている。封止膜５６は、先に形成した有機ＥＬ層５０を、外部からの水分侵入を防止することを機能の一としており、高いガスバリア性が要求される。ここでは、シリコン窒化膜を含む積層構造として、シリコン窒化膜５６ａ、有機樹脂層５６ｂ及びシリコン窒化膜５６ｃの積層構造とした。シリコン窒化膜５６ａ，５６ｃと有機樹脂層５６ｂとの間には、密着性向上を目的の一として、シリコン酸化膜やアモルファスシリコン層を設けても良い。
　必要に応じて、封止膜５６上にカバーガラスやタッチパネル基板等を設けても良い。この場合、封止膜５６とカバーガラスやタッチパネルとの空隙を埋めるために、樹脂等を用いた充填材を介しても良い。
　図３は、図１にIIIで指す部分の拡大図である。複数の画素回路ＰＸが、非表示領域ＮＤＡを避けて、表示領域ＤＡに第１方向Ｄ１及び第２方向Ｄ２に配列されている。表示領域ＤＡでは、複数の制御線ＧＬ（走査線）が第１方向Ｄ１にそれぞれ延びている。その詳細は後述する。複数の制御線ＧＬに交差する方向には、複数の信号線ＳＬ及び初期化電源線ＩＶＬが設けられ、第２方向Ｄ２にそれぞれ延びる。
　図４は、画素回路ＰＸの詳細を示す図である。発光制御線ＢＧＬ、補正制御線ＣＧＬ、初期化制御線ＩＧＬ、書込制御線ＳＧＬには、制御回路ＤＲから、それぞれ、信号ＢＧ，ＣＧ，ＩＧ，ＳＧが出力される。
　画素回路ＰＸには、発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、駆動トランジスタＤＲＴが設けられる。これらのトランジスタの少なくとも１つは、隣接する画素回路ＰＸ間で共有されても良い。駆動トランジスタＤＲＴのゲート・ソース間には保持容量Ｃｓが設けられている。寄生容量Ｃelは、発光素子ＬＥの陽極・陰極間自身に付く容量である。
　発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴは、２ノード間の導通、非導通を選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、そのゲート・ソース間電圧に応じて、発光素子ＬＥに流れる電流値を制御する電流制御素子として機能する。ここではいずれも薄膜トランジスタを用いて形成される。また、これらのトランジスタはいずれもＮ型トランジスタで形成されるが、Ｐ型トランジスタを用いても良い。Ｐ型トランジスタを用いる場合は、適宜電源電位や保持容量の接続を適合させると良い。
　発光素子ＬＥの陽極は、発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴ、駆動トランジスタＤＲＴを介して、高電位の電源電圧Ｖddに接続される。陰極は、低電位の電源電圧Ｖssに接続される。
　図５は、画素回路ＰＸを駆動するための制御回路ＤＲのタイミングチャートを示す図である。本実施形態では、信号ＲＧ，ＢＧ，ＣＧ，ＩＧは、それぞれ、２行に並ぶ画素回路ＰＸ群に同時に入力され、符号ＲＧ，ＢＧ，ＣＧ，ＩＧの後ろに付けた２桁の数字は、それぞれの信号が入力される行番号を示す。符号ＳＧの後ろに付けた１桁の数字は、その信号が入力される行番号を示す。符号Ｇ１～Ｇ４で示される各区間が１水平期間であり、以後省略するが最終行まで、同様のタイミング関係が継続する。図５中、期間０～６について、以下詳細に説明する。
［前フレームでの発光］
　図５において、あるフレーム期間での処理が開始されるまでの間（期間０）では、発光素子ＬＥは、前フレームの発光状態を継続している。
［駆動トランジスタＤＲＴのソース初期化］
　図６は、図５の期間１での動作を示す図である。この期間ではまず信号ＢＧがＬレベル、信号ＣＧがＨレベル、信号ＲＧがＨレベルとなり、発光制御トランジスタＢＣＴがオフし、補正トランジスタＣＣＴがオンする。信号ＲＧがＨレベルとなり、リセット駆動線ＲＤＬを介してリセットトランジスタＲＳＴがオンする。リセットトランジスタＲＳＴは、表示領域ＤＡの外側に、例えば各行に１つ設けられる。電源電圧Ｖddからの電流は発光制御トランジスタＢＣＴによって遮断されて、発光素子ＬＥの発光が停止する。発光素子ＬＥの陽極側に残留していた電荷が、リセット制御線ＲＧＬを介して、リセットトランジスタＲＳＴを通じて、リセット電位線ＲＶＬに引き抜かれる。これにより、駆動トランジスタＤＲＴのソースがリセット電位Ｖrstに固定される。リセット電位Ｖrstは、電源電圧Ｖssに対して、発光素子ＬＥの発光開始電圧よりも低い電位に設定されている。
［駆動トランジスタＤＲＴのゲート初期化］
　図７は、図５の期間２での動作を示す図である。この期間では、信号ＩＧがＨレベルとなり、初期化トランジスタＩＳＴがオンする。これにより、初期化電位線ＩＶＬを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖiniに固定される。初期化電位Ｖiniは、リセット電位Ｖrstに対して駆動トランジスタＤＲＴのしきい値Ｖthよりも大きい電位に設定されている。つまり、この操作によって、駆動トランジスタＤＲＴはオン状態となる。ただし、発光制御トランジスタＢＣＴがオフしているので、駆動トランジスタＤＲＴにはまだ電流は流れない。
［オフセットキャンセル］
　図８は、図５の期間３での動作を示す図である。この期間では、信号ＢＧがＨレベル、信号ＲＧがＬレベルとなり、発光制御トランジスタＢＣＴがオンし、リセットトランジスタＲＳＴがオフする。駆動トランジスタＤＲＴは前動作によってオン状態であるから、発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴを通じて電源電圧Ｖddから駆動トランジスタＤＲＴに電流が供給される。
　この段階では、発光素子ＬＥの陽極・陰極間の電圧は発光開始電圧を上回っていないので、電流が流れない。従って、電源電圧Ｖddから供給された電流によって、駆動トランジスタＤＲＴのソースが充電され、その電位が上昇する。このとき、駆動トランジスタＤＲＴのゲート電位は初期化電位Ｖiniとなっているので、駆動トランジスタＤＲＴのソース電位が（Ｖini－Ｖth）となった段階で駆動トランジスタＤＲＴがオフし、ソース電位の上昇が停止する。
　駆動トランジスタＤＲＴのしきい値電圧Ｖthは、画素回路ＰＸによってばらつきがあるため、電位の上昇が停止したときの駆動トランジスタＤＲＴのソースの電位は画素回路ＰＸによって異なる。つまり、本動作によって、各画素回路ＰＸで駆動トランジスタＤＲＴのしきい値電圧Ｖthに相当する電圧が、ソース・ゲート間に取得される。
　このとき、発光素子ＬＥの陽極・陰極間には、｛（Ｖini－Ｖth）－Ｖss｝の電圧Ｖleが印加されているが、この電圧は依然発光開始電圧を上回っていないので、発光素子ＬＥには電流が流れない。
　なお、図５のタイミングチャートによると、駆動トランジスタＤＲＴのソース初期化（期間１）からオフセットキャンセル（期間３）までの動作は、２行分の画素回路ＰＸ群に対して並行して実施されているが、この限りではない。１行ごとに順次実施されても良いし、３行以上を並行して実施しても良い。
［映像信号書込み］
　図９は、図５の期間４，５での動作を示す図である。この期間では、信号ＣＧがＬレベル、信号ＩＧがＬレベル、信号ＳＧがＨレベルとなり、補正トランジスタＣＣＴがオフし、初期化トランジスタＩＳＴがオフし、書込トランジスタＳＳＴがオンする。これにより、映像信号Ｖsigが駆動トランジスタＤＲＴのゲートに入力され、駆動トランジスタＤＲＴのゲート電位は初期化電位Ｖiniから映像信号Ｖsigに変化する。つまり、映像信号Ｖsigが駆動トランジスタＤＲＴのゲートに書き込まれる。
　このとき、先のオフセットキャンセル（期間３）を通じて、駆動トランジスタＤＲＴのソース電位は、しきい値電圧Ｖthの値に応じた電位（Ｖini－Ｖth）となっている。そのため、同じ映像信号Ｖsigを書き込んでも、駆動トランジスタＤＲＴのゲート・ソース間電圧ＶGSは、しきい値電圧Ｖthのばらつきを反映して｛Ｖsig－（Ｖini－Ｖth）｝となる。つまり、画素回路ＰＸ間のしきい値電圧Ｖthにばらつきがあっても、それに対応して補正した書き込みが可能になる。
　期間４では１行目の書き込みを行い、期間５では２行目の書き込みを行う。同様に、奇数行の書込みが終わった後に偶数行の書込みを行う。偶数行の書込み中は、奇数行では書込トランジスタＳＳＴがオフして「待ち」状態になる。映像信号Ｖsigを共有する映像信号線ＳＬは、同列に属する複数行の画素回路ＰＸで共通であるから、映像信号書込み動作は、１行ごとに順次実施される。
［発光］
　図１０は、図５の期間６での動作を示す図である。この期間では、信号ＣＧがＨレベル、信号ＳＧがＬレベルとなり、補正トランジスタＣＣＴがオンし、書込トランジスタＳＳＴがオフする。発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴを通じて電源電圧Ｖddから駆動トランジスタＤＲＴに電流が供給される。
　駆動トランジスタＤＲＴは、前段階までで設定されたゲート・ソース間電圧ＶGSに応じた電流を発光素子ＬＥに流し、発光素子ＬＥがその電流に応じた輝度で発光する。このときの発光素子ＬＥの陽極・陰極間電圧は、その電流に応じた電圧となるため、陽極側の電位が上昇し、保持容量Ｃｓによって駆動トランジスタＤＲＴのゲート・ソース間電圧が保持される。保持容量Ｃｓのカップリングによって駆動トランジスタＤＲＴのゲート電位も上昇する。
　実際には、駆動トランジスタＤＲＴのゲートに対しては、保持容量Ｃｓのみならず付加容量Ｃadや、その他の寄生容量が付いているため、陽極側の電位上昇よりも、駆動トランジスタＤＲＴのゲート電位の上昇はわずかに小さくなる。この値は既知であるから、最終的な駆動トランジスタＤＲＴのゲート・ソース間電圧において所望の電流値となるように、映像信号Ｖsigの電位を決定すれば良い。
　以上により、画素の一連の動作が完了する。当該動作を１行目から最終行まで完了すると、１フレーム期間内での１画面の表示となる。以後、当該動作を繰り返して映像の表示が行われる。
　図３に示すように、複数の制御線ＧＬは、複数の第１制御線ＧＬ１及び複数の第２制御線ＧＬ２を含む。複数の第１制御線ＧＬ１は、第２領域Ａ２を避けて第１領域Ａ１を通って、第１方向Ｄ１にそれぞれ延びる。複数の第２制御線ＧＬ２は、第１領域Ａ１を避けて、第２領域Ａ２及び非表示領域ＮＤＡを通って、第１方向Ｄ１にそれぞれ延びる。複数の第１制御線ＧＬ１（複数の第２制御線ＧＬ２）は、第１方向Ｄ１に一列に並ぶ画素回路ＰＸごとにグループＧをなしている。各グループＧの制御線は、異なる種類の制御線（発光制御線ＢＧＬ、補正制御線ＣＧＬ、初期化制御線ＩＧＬ、書込制御線ＳＧＬ、リセット制御線ＲＧＬ）から構成される。異なるグループＧには同一種類の制御線が含まれる。
　複数の第１制御線ＧＬ１は、各グループＧに属する異なる種類の制御線が隣り合うように並ぶ。複数の第２制御線ＧＬ２も、第２領域Ａ２では、各グループＧに属する異なる種類の制御線が隣り合うように並ぶ。
　複数の第２制御線ＧＬ２のいくつか（例えば全て）は、第２領域Ａ２から非表示領域ＮＤＡに第１方向Ｄ１に延びて非表示領域ＮＤＡで第２方向Ｄ２に屈曲する。そして、複数の第２制御線ＧＬ２は、非表示領域ＮＤＡでは、異なるグループＧに属する同一種類の制御線が隣り合うように並ぶようになっている。
　非表示領域ＮＤＡには、複数の容量電極ＣＥが設けられている。容量電極ＣＥは、高濃度の不純物が添加された半導体層から構成されており、ｎ型不純物を入れて導体化した半導体層は低い電圧Ｖssを印加するのに有利であり、ｐ型不純物を入れて導体化した半導体層は高い電圧Ｖddを印加するのに有利である。容量電極ＣＥは、図２に示す薄膜トランジスタＴＲの半導体層１８と同層にある。容量電極ＣＥは、電源線ＰＬを介して低電位の電源電圧Ｖssに接続される。
　容量電極ＣＥ（例えば複数の容量電極ＣＥのそれぞれ）は、非表示領域ＮＤＡで、複数の第２制御線ＧＬ２に対向する。容量電極ＣＥは、第２方向Ｄ２に相互に接続されて並ぶ複数の部分Ｐを有する。複数の部分Ｐのそれぞれは、非表示領域ＮＤＡで隣り合う同一種類の制御線ごとに対向する。複数の部分Ｐのいずれかと他のいずれかは、第１方向Ｄ１の幅において異なる。複数の部分Ｐの全ての大きさが相互に第１方向Ｄ１に異なっていてもよい。例えば、複数の書込制御線ＳＧＬに対向する部分Ｐ１、複数の補正制御線ＣＧＬに対向する部分Ｐ２、複数の発光制御線ＢＧＬに対向する部分Ｐ３、複数の初期化制御線ＩＧＬに対向する部分Ｐ４、複数のリセット制御線ＲＧＬに対向する部分Ｐ５の順に、第１方向Ｄ１の幅が大きい。
　第２制御線ＧＬ２と容量電極ＣＥの間に絶縁膜（例えば図２に示すゲート絶縁膜２０及び層間絶縁膜２４）が介在して容量Ｃが形成される。容量を非表示領域ＮＤＡに形成することで、第２制御線ＧＬ２の負荷を第１制御線ＧＬ１の負荷に近づける（例えば一致させる）ことができる。容量電極ＣＥの上には、絶縁膜として、図２に示すゲート絶縁膜２０及び層間絶縁膜２４がある。発光制御線ＢＧＬ、補正制御線ＣＧＬ、初期化制御線ＩＧＬ、書込制御線ＳＧＬは、絶縁膜としてのゲート絶縁膜２０に載る。リセット制御線ＲＧＬは、絶縁膜としてのゲート絶縁膜２０及び層間絶縁膜２４（図２参照）に載る。
　容量電極ＣＥと制御線との対向面積が大きいほど、容量Ｃが大きくなる。容量電極ＣＥが有する複数の部分Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５にそれぞれ対応する容量Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は、この順に大きい。複数の第２制御線ＧＬ２は、非表示領域ＮＤＡでは、同一種類の制御線が隣り合うように並ぶので、負荷調整の簡略化が可能になっている。
［第２の実施形態］
　図１１は、本発明を適用した第２の実施形態に係る表示装置を示す平面図である。本実施形態では、基板１１０は、表示領域ＤＡと、表示領域ＤＡの周囲にある周辺領域ＰＡと、非表示領域ＮＤＡと、を有する。非表示領域ＮＤＡは、表示領域ＤＡの内側にある。基板１１０の開口１５８は、非表示領域ＮＤＡに囲まれる。
　複数の第２制御線ＧＬ２は、第２方向Ｄ２に開口１５８の両側のそれぞれを通るように仕分けされている。複数の第２制御線ＧＬ２のいくつかは、第２領域Ａ２から非表示領域ＮＤＡに第１方向Ｄ１に延びて、第１方向Ｄ１に開口１５８の隣で開口１５８を避けるように屈曲する。その他の内容は、第１の実施形態で説明した内容が該当する。
　なお、表示装置は、有機エレクトロルミネッセンス表示装置には限定されず、量子ドット発光素子（ＱＬＥＤ：Quantum‐Dot Light Emitting Diode）のような発光素子を各画素に備えた表示装置であってもよいし、液晶表示装置であってもよい。
　本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。

 

Claims (10)

  1. 　第１領域と第２領域が接合された非矩形の形状であり、前記第２領域は前記第１領域よりも第１方向に小さく、前記第１領域に対して前記第１方向に直交する第２方向に前記第２領域が隣接する表示領域と、
    　前記第２領域に対して前記第１方向に隣接し、前記第１領域に対して前記第２方向に隣接する非表示領域と、
    　前記非表示領域を避けて前記表示領域に前記第１方向及び前記第２方向に配列された複数の画素回路と、
    　前記第２領域を避けて前記第１領域を通って前記第１方向にそれぞれ延びる複数の第１制御線と、
    　前記第１領域を避けて前記第２領域及び前記非表示領域を通って前記第１方向にそれぞれ延びる複数の第２制御線と、
    　前記非表示領域で前記複数の第２制御線に対向する容量電極と、
    　前記複数の第２制御線と前記容量電極の間に介在する絶縁膜と、
    　を含み、
    　前記複数の第１制御線及び前記複数の第２制御線のそれぞれの組の制御線群は、前記複数の画素回路の対応する一群に接続する異なる種類の制御線群からそれぞれが構成される複数グループに分けられ、異なるグループには同一種類の制御線群が含まれ、
    　前記複数の第１制御線は、前記複数グループのそれぞれに属する前記異なる種類の制御線群が隣り合うように並び、
    　前記複数の第２制御線は、前記第２領域では、前記複数グループのそれぞれに属する前記異なる種類の制御線群が隣り合うように並び、
    　前記複数の第２制御線は、前記非表示領域では、前記異なるグループに属する前記同一種類の制御線群が隣り合うように並び、
    　前記容量電極は、前記第２方向に相互に接続されて並ぶ複数の部分を有し、前記複数の部分のそれぞれは、前記非表示領域で隣り合う前記同一種類の制御線群ごとに対向し、
    　前記複数の部分のいずれかと他のいずれかは、前記第１方向の幅において異なることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　前記容量電極は、複数の容量電極のそれぞれであることを特徴とする表示装置。
  3. 　請求項１に記載された表示装置において、
    　前記表示領域は、前記第２方向の端部に前記第２領域を有することを特徴とする表示装置。
  4. 　請求項３に記載された表示装置において、
    　前記表示領域と、前記表示領域の周囲にあって前記非表示領域を含む周辺領域と、を有する基板をさらに有し、
    　前記基板は、切り欠きを有し、
    　前記切り欠きは、前記第２方向に前記第２領域と隣接することを避けて、前記第２方向に前記非表示領域と隣接することを特徴とする表示装置。
  5. 　請求項４に記載された表示装置において、
    　前記第２領域は、前記第２方向の先端部を有し、
    　前記切り欠きは、前記第２領域の前記先端部に前記第１方向に隣り合うことを特徴とする表示装置。
  6. 　請求項３から５のいずれか１項に記載された表示装置において、
    　前記複数の第２制御線は、前記第２領域から前記非表示領域に前記第１方向に延びて前記非表示領域で前記第２方向に屈曲する制御線を含むことを特徴とする表示装置。
  7. 　請求項１又は２に記載された表示装置において、
    　前記非表示領域は、前記表示領域の内側にあることを特徴とする表示装置。
  8. 　請求項７に記載された表示装置において、
    　前記表示領域と、前記表示領域の周囲にある周辺領域と、前記非表示領域と、を有する基板をさらに有し、
    　前記基板は、前記非表示領域に囲まれる開口を有することを特徴とする表示装置。
  9. 　請求項８に記載された表示装置において、
    　前記複数の第２制御線は、前記第２方向に前記開口の両側のそれぞれを通るように仕分けされていることを特徴とする表示装置。
  10. 　請求項９に記載された表示装置において、
    　前記複数の第２制御線は、前記第２領域から前記非表示領域に前記第１方向に延びて、前記第１方向に前記開口の隣で前記開口を避けるように屈曲する制御線を含むことを特徴とする表示装置。

     
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