KR20180003721A

KR20180003721A - 표시 장치

Info

Publication number: KR20180003721A
Application number: KR1020160082969A
Authority: KR
Inventors: 장재혁; 장용재; 윤주선
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-06-30
Filing date: 2016-06-30
Publication date: 2018-01-10
Also published as: KR102537442B1

Abstract

다양한 실시예들에 따른 표시 장치가 제시된다. 표시 장치는 제1 방향과 제2 방향을 따라 행렬로 배열되는 복수의 화소들, 및 서로 인접한 제1 열과 제2 열의 화소들 사이에 상기 제2 방향을 따라 연장하는 제1 및 제2 데이터 라인들을 포함한다. 상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라볼 때, 상기 제1 데이터 라인은 상기 제2 데이터 라인과 적어도 부분적으로 중첩한다.

Description

표시 장치{Display apparatus}

본 발명은 표시 장치에 관한 것으로서, 더욱 구체적으로는 데이터 라인들을 포함하는 표시 장치에 관한 것이다.

액정 표시 장치나 유기 발광 표시 장치 등과 같은 다양한 종류의 표시 장치들이 광범위하게 사용되고 있다. 이러한 표시 장치들은 박막 트랜지스터들을 포함하는 화소들, 및 박막 트랜지스터들에 신호를 인가하기 위한 신호 라인들을 포함한다. 표시 장치의 해상도가 높아지면서, 신호 라인들, 특히 데이터 신호를 전달하는 데이터 라인들 사이의 거리가 감소하게 되며, 데이터 라인들 사이 또는 데이터 라인과 구동 트랜지스터의 게이트 전극 사이의 크로스토크(crosstalk)가 증가하게 된다. 크로스토크가 증가하면, 화소들은 목표한 휘도를 정확하게 출력할 수 없기 때문에, 표시되는 영상의 품질이 떨어지게 된다.

본 발명의 다양한 실시예들이 해결하고자 하는 과제는 크로스토크를 감소시킴으로써 고품질의 영상을 표시할 수 있는 표시 장치를 제공하는 것이다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 측면에 따른 표시 장치는 제1 방향과 제2 방향을 따라 행렬로 배열되는 복수의 화소들, 및 서로 인접한 제1 열과 제2 열의 화소들 사이에 상기 제2 방향을 따라 연장하는 제1 및 제2 데이터 라인들을 포함한다. 상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라볼 때, 상기 제1 데이터 라인은 상기 제2 데이터 라인과 적어도 부분적으로 중첩한다.

상기 제1 데이터 라인과 상기 제2 데이터 라인은 상기 제2 방향을 따라 서로 꼬여(twisted) 있을 수 있다.

상기 제1 열의 화소들은 상기 제1 데이터 라인에 연결되어 상기 제1 데이터 라인을 통해 제1 데이터 신호를 수신할 수 있다. 상기 제2 열의 화소들은 상기 제2 데이터 라인에 연결되어 상기 제2 데이터 라인을 통해 제2 데이터 신호를 수신할 수 있다.

상기 제3 방향에서 바라볼 때, 상기 제1 및 제2 데이터 라인들은 상기 복수의 화소들 사이에서 서로 중첩할 수 있다.

상기 표시 장치는 상기 제2 방향을 따라 서로 이격하여 배열되는 하부 연결 패턴들을 포함하는 제1 도전층, 상기 제2 방향을 따라 서로 이격하여 배열되는 상부 연결 패턴들을 포함하는 제2 도전층, 및 상기 제1 도전층과 상기 제2 도전층 사이의 층간 절연막을 더 포함할 수 있다. 상기 하부 연결 패턴들과 상기 상부 연결 패턴들은 서로 대응되어 서로 부분적으로 중첩하도록 배치될 수 있다.

상기 하부 연결 패턴들과 상기 상부 연결 패턴들은 상기 층간 절연막을 관통하는 콘택 플러그들을 통해 서로 번갈아(interlaced) 연결되어 상기 제1 및 제2 데이터 라인들을 구성할 수 있다.

홀수 번째 하부 연결 패턴들은 상기 층간 절연막을 관통하는 콘택 플러그들을 통해 짝수 번째 상부 연결 패턴들과 연결되어 상기 제1 데이터 라인을 구성할 수 있다. 홀수 번째 상부 연결 패턴들은 상기 층간 절연막을 관통하는 콘택 플러그들을 통해 짝수 번째 하부 연결 패턴들과 연결되어 상기 제2 데이터 라인을 구성할 수 있다.

상기 하부 연결 패턴들은 상기 제1 열의 화소들 중 홀수 번째 화소들과 상기 제2 열의 화소들 중 짝수 번째 화소들에 교대로 연결될 수 있다. 상기 상부 연결 패턴들은 상기 제2 열의 화소들 중 홀수 번째 화소들과 상기 제1 열의 화소들 중 짝수 번째 화소들에 교대로 연결될 수 있다.

상기 표시 장치는 상기 제1 도전층 아래의 하부 절연막을 더 포함할 수 있다. 상기 하부 연결 패턴들 중 홀수 번째 하부 연결 패턴들은 상기 하부 절연막을 관통하는 콘택 플러그를 통해 상기 제1 열의 화소들과 연결될 수 있다. 상기 하부 연결 패턴들 중 짝수 번째 하부 연결 패턴들은 상기 하부 절연막을 관통하는 콘택 플러그를 통해 상기 제2 열의 화소들과 연결될 수 있다.

상기 하부 연결 패턴들 각각은 상기 제1 열의 화소들과 상기 제2 열의 화소들 중에서 규칙적으로 정해지는 복수의 화소들에 연결될 수 있다. 상기 상부 연결 패턴들 각각은 상기 제1 열의 화소들과 상기 제2 열의 화소들 중에서 규칙적으로 정해지는 복수의 화소들에 연결될 수 있다.

상기 복수의 화소들 각각은 유기 발광 다이오드, 및 상기 유기 발광 다이오드를 구동하기 위한 화소 구동 회로를 포함할 수 있다.

본 발명의 다른 측면에 따른 표시 장치는 행렬로 배열되는 복수의 화소들, 제1 열의 화소들에 연결되는 제1 데이터 라인, 및 제2 열의 화소들에 연결되고, 상기 제1 데이터 라인과 적어도 일부가 중첩하는 제2 데이터 라인을 포함한다.

상기 제2 데이터 라인은 상기 제1 데이터 라인과 중첩하는 적어도 하나의 중첩 부분을 가질 수 있다. 상기 적어도 하나의 중첩 부분은 상기 제1 열의 화소들과 상기 제2 열의 화소들 사이에 위치할 수 있다.

상기 제2 데이터 라인의 일부는 상기 제1 데이터 라인의 하부에서 상기 제1 데이터 라인과 중첩할 수 있다. 상기 제2 데이터 라인의 다른 일부는 상기 제1 데이터 라인의 상부에서 상기 제1 데이터 라인과 중첩할 수 있다.

상기 제2 데이터 라인은 상기 제1 데이터 라인과 중첩하는 복수의 중첩 부분들을 가질 수 있다. 상기 중첩 부분들은 서로 일정한 간격을 가지고 열 방향을 따라 위치할 수 있다.

상기 제1 열의 화소들은 상기 제1 데이터 라인을 통해 제1 데이터 신호를 수신하고 상기 제1 데이터 신호에 대응하는 휘도의 광을 출력할 수 있다. 상기 제2 열의 화소들은 상기 제2 데이터 라인을 통해 제2 데이터 신호를 수신하고 상기 제2 데이터 신호에 대응하는 휘도의 광을 출력할 수 있다.

상기 제1 및 제2 데이터 라인들은 상기 제1 열의 화소들과 상기 제2 열의 화소들 사이에 위치할 수 있다.

본 발명의 또 다른 측면에 따른 표시 장치는 제1 열의 화소들, 상기 제1 열의 화소들에 연결되는 제1 데이터 라인, 제2 열의 화소들, 및 상기 제2 열의 화소들에 연결되고, 상기 제1 데이터 라인과 적어도 일부가 꼬인(twisted) 제2 데이터 라인을 포함한다.

상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 적어도 부분적으로 중첩할 수 있다.

상기 제2 데이터 라인은 상기 제1 데이터 라인과 중첩하는 복수의 중첩 부분들을 가질 수 있다. 상기 중첩 부분들 중 일부는 상기 제1 데이터 라인의 아래에 위치할 수 있다. 상기 중첩 부분들 중 나머지는 상기 제1 데이터 라인의 위에 위치할 수 있다.

본 발명의 다양한 실시예들에 따른 표시 장치는 인접한 2개의 데이터 라인을 중첩하여 배치시킴으로써 공간을 절약할 수 있다. 절약된 공간에 크로스토크를 방지할 수 있는 구조, 예컨대, 차폐 구조를 배치하거나 추가로 보상 박막 트랜지스터를 배치할 수 있다. 또한, 2개의 데이터 라인이 인접한 열의 화소들 사이에서 서로 주기적으로 상하 위치를 교환하도록 배치되므로, 상기 데이터 라인들 사이의 크로스토크는 증가하지만, 상대적으로 상기 데이터 라인들이 외부에 주는 크로스토크의 영향은 감소하게 된다. 상기 데이터 라인들 사이의 크로스토크의 영향은 외부에서 시인되지 않는 반면, 상기 데이터 라인들이 외부에 끼치는 크로스토크의 영향은 외부에서 시인될 수 있다. 따라서, 본 발명의 다양한 실시예들에 따른 표시 장치는 높은 해상도를 갖는 영상을 높은 화질로 표시할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 한 쌍의 데이터 라인과 이에 연결되는 화소들을 포함하는 표시 장치를 도시한다.
도 3은 도 2의 절취선 III-III을 따라 절취한 단면을 도시한다.
도 4는 본 발명의 다른 실시예에 따른 한 쌍의 데이터 라인과 이에 연결되는 화소들을 포함하는 표시 장치를 도시한다.
도 5는 본 발명의 또 다른 실시예에 따른 한 쌍의 데이터 라인과 이에 연결되는 화소들을 포함하는 표시 장치를 도시한다.
도 6는 도 1의 표시 장치의 일 화소의 등가 회로도이다.
도 7은 도 6의 화소(PX)의 복수의 박막 트랜지스터들, 스토리지 커패시터 및 화소 전극의 위치를 예시적으로 도시하는 배치도이다.
도 8는 내지 도 13는 도 7에 도시된 복수의 박막 트랜지스터들, 스토리지 커패시터 및 화소 전극과 같은 구성요소들을 층별로 예시적으로 도시하는 배치도들이다.
도 14은 도 7의 A-A선, B-B선, C-C선에 따른 단면도이다.

본 발명은 다양하게 변형되고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 도시하고 상세한 설명을 통해 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명된다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에 도시된 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 선택되었으므로, 본 발명이 반드시 도시된 형태로 한정되지 않는다.

이하의 실시예들에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.

이하의 실시예들에서, X 방향, Y 방향 및 Z 방향은 직교 좌표계 상의 세 방향으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, X 방향, Y 방향 및 Z 방향은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.

이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.

도 1을 참조하면, 표시 장치(100)는 기판(110)을 구비한다. 기판(110)은 영상이 표시되는 표시 영역(DA)과 상기 표시 영역(DA) 외측의 주변 영역(PA)을 갖는다.

기판(110)의 표시 영역(DA)에는 제1 방향(X)과 제2 방향(Y)을 따라 행열로 배열되는 화소들(PX)이 배치된다. 제1 방향(X)은 행 방향으로 지칭되고, 제2 방향(Y)은 열 방향으로 지칭될 수 있다.

화소들(PX) 각각은 유기 발광 소자(organic light-emitting device, OLED) 또는 액정층(liquid crystal layer) 등과 같은 다양한 표시 소자, 및 상기 표시 소자를 구동하기 위한 박막 트랜지스터들을 포함할 수 있다.

기판(110)의 주변 영역(PA)에는 표시 영역(DA)에 신호를 전달하기 위한 배선들이 배치될 수 있다. 배선들은 전달하는 신호의 종류에 따라 다르게 지칭될 수 있다. 예컨대, 스캔 신호를 전달하는 배선은 스캔 라인으로 지칭되고, 제어 신호를 전달하는 배선은 제어 라인으로 지칭되고, 데이터 신호 또는 영상 신호를 전달하는 배선은 데이터 라인(DLi, DLj)으로 지칭될 수 있다.

화소들(PX) 각각은 자신에 연결되는 스캔 라인을 통해 전달되는 스캔 신호에 응답하여, 자신에 연결되는 데이터 라인(DLi, DLj)을 통해 전달되는 데이터 신호를 수신하고, 데이터 신호에 대응하는 휘도의 광을 출력할 수 있다. 예컨대, 화소들(PX)이 유기 발광 소자를 포함하는 경우, 상기 데이터 신호에 대응하는 휘도의 광을 방출할 수 있다. 화소들(PX)이 액정층을 포함하는 경우, 상기 데이터 신호에 대응하는 휘도의 광이 통과하도록 투과도를 조절할 수 있다.

도 1에 도시된 바와 같이, 서로 인접한 두 열의 화소들(PX) 사이에 한 쌍의 데이터 라인(DLi, DLj)이 배치된다. 데이터 라인들(DLi, DLj)은 제2 방향을 따라 연장된다.

도 1에 도시된 바와 같이, 제1 열의 화소들(PX)과 제2 열의 화소들(PX) 사이에 제1 및 제2 데이터 라인(DL1, DL2)이 배치되고, 제3 열의 화소들(PX)과 제4 열의 화소들(PX) 사이에 제3 및 제4 데이터 라인들(DL3, DL4)이 배치될 수 있다. 이러한 방식으로, 홀수(예컨대, i) 열의 화소들(PX)과 짝수(예컨대, i+1(=j)) 열의 화소들(PX) 사이에 2개의 데이터 라인들(DLi, DLj)이 배치될 수 있다.

제2 열의 화소들(PX)과 제3 열의 화소들(PX) 사이에는 데이터 라인이 배치되지 않을 수 있다. 즉, 짝수(예컨대, j) 열의 화소들(PX)과 홀수(예컨대, j+1) 열의 화소들(PX) 사이에는 데이터 라인이 배치되지 않을 수 있다.

도 1에 도시된 바와 같이, 한 쌍의 데이터 라인(DLi, DLj)은 서로 적어도 부분적으로 중첩할 수 있다. 본 명세서에서, "중첩한다"는 용어는 제1 방향(X)과 제2 방향(Y)에 수직한 제3 방향(Z)에서 바라볼 때 중첩하는 경우에 사용된다. 즉, 어느 한 요소가 어느 다른 요소의 상부에(즉, 제3 방향(Z)으로 이격하여) 위치하는 경우, 이 요소들은 서로 중첩한다고 표현될 수 있다.

일 예에 따르면, 한 쌍의 데이터 라인(DLi, DLj)은 서로 중첩하여 제2 방향(Y)을 따라 연장될 수 있다. 다른 예에 따르면, 한 쌍의 데이터 라인(DLi, DLj)은 오직 한 번 서로 중첩할 수도 있다.

또 다른 예에 따르면, 한 쌍의 데이터 라인(DLi, DLj)은 복수 회 서로 중첩할 수도 있다. 데이터 라인(DLi, DLj)이 서로 중첩하는 복수의 중첩 위치들 중에서 일부의 중첩 위치들에서는 제1 데이터 라인(DLi)이 제2 데이터 라인(DLj)의 아래에 위치하고, 다른 일부의 중첩 위치들에서는 제2 데이터 라인(DLj)이 제1 데이터 라인(DLi)의 아래에 위치할 수 있다. 예를 들면, 홀수 번째로 중첩할 때는 제1 데이터 라인(DLi)이 제2 데이터 라인(DLj)의 아래에 위치하고, 짝수 번째로 중첩할 때는 제2 데이터 라인(DLj)이 제1 데이터 라인(DLi)의 아래에 위치할 수 있다.

상기 중첩 위치들은 표시 영역(DA) 내에 위치할 수 있다. 구체적으로, 상기 중첩 위치들은 데이터 라인(DLi, DLj)에 인접한 두 열의 화소들(PX) 사이에 위치할 수 있다. 상기 중첩 위치들은 제2 방향(Y)을 따라 서로 일정한 간격으로 이격하여 규칙적으로 위치할 수 있다.

또한, 한 쌍의 데이터 라인(DLi, DLj)은 서로 적어도 부분적으로 꼬여(twisted) 있을 수 있다. 한 쌍의 데이터 라인(DLi, DLj)은 서로 규칙적으로 복수 회 꼬여 있을 수 있다. 도 1에서는 한 쌍의 데이터 라인(DLi, DLj)이 제2 방향(Y)으로 연장되면서 제1 방향(X)으로 좌우 위치를 바꾸는 것으로 도시되어 있지만, 한 쌍의 데이터 라인(DLi, DLj)이 제2 방향(Y)으로 연장되면서 제3 방향(Z)으로 상하 위치를 바꿀 수 있다.

다른 예에 따르면, 한 쌍의 데이터 라인(DLi, DLj)은 서로 교대로 상하 위치를 바꾸는 방식으로 어긋나도록 끼워져 있을 수 있다.

아래에서는 한 쌍의 데이터 라인(DLi, DLj)이 제1 열의 화소들(PX)과 제2 열의 화소들(PX) 사이에서 제2 방향(Y)을 따라 연장되는 것으로 가정한다. 즉, 제1 열과 제2 열의 화소들(PX)은 한 쌍의 데이터 라인(DLi, DLj)에서 가장 인접한 2개의 열의 화소들(PX)에 해당한다.

제1 열의 화소들(PX)은 제1 데이터 라인(DLi)에 연결되고, 제2 열의 화소들(PX)은 제2 데이터 라인(DLj)에 연결될 수 있다. 제1 열의 화소들(PX)은 스캔 신호들에 응답하여 제1 데이터 라인(DLi)을 통해 제1 데이터 신호를 수신한다. 제2 열의 화소들(PX)은 상기 스캔 신호들에 응답하여 제2 데이터 라인(DLj)을 통해 제2 데이터 신호를 수신한다. 제1 열의 화소들(PX)은 수신된 제1 데이터 신호의 전압 레벨에 대응하는 휘도의 광을 출력하고, 제2 열의 화소들(PX)은 수신된 제2 데이터 신호의 전압 레벨에 대응하는 휘도의 광을 출력한다.

표시 장치(100)는 도 1에 도시된 바와 같이, 인접한 2개의 데이터 라인(DLi, DLj)을 적어도 부분적으로 중첩하여 배치시킴으로써 공간을 절약할 수 있다. 절약된 공간에 크로스토크를 방지할 수 있는 구조, 예컨대, 차폐 구조를 배치하거나 추가로 보상 박막 트랜지스터를 배치할 수 있다.

또한, 일부의 화소(PX) 열들 사이에는 데이터 라인이 배치되지 않을 수 있다. 화소(PX) 내에서 데이터 라인의 전위 변화에 민감한 구성요소(예컨대, 구동 트랜지스터의 게이트 전극)을 데이터 라인들로부터 멀리 배치함으로써, 데이터 라인의 전위 변화의 영향을 더욱 감소시킬 수 있다.

또한, 2개의 데이터 라인(DLi, DLj)이 인접한 열의 화소들(PX) 사이에서 서로 주기적으로 상하 위치를 교환하도록 배치되므로, 데이터 라인들(DLi, DLj) 사이의 크로스토크는 증가하지만, 상대적으로 데이터 라인들(DLi, DLj)이 외부에 주는 크로스토크의 영향은 감소하게 된다. 데이터 라인들(DLi, DLj) 사이의 크로스토크의 영향은 외부에서 시인되지 않는 반면, 데이터 라인들(DLi, DLj)이 외부에 끼치는 크로스토크의 영향은 외부에서 시인될 수 있다.

또한, 2개의 데이터 라인(DLi, DLj)이 서로 꼬여 있기 때문에, 데이터 라인들(DLi, DLj)의 전위 변화로 인한 영향은 서로 상쇄될 수 있다.

따라서, 표시 장치(100)는 높은 해상도를 갖는 영상을 높은 화질로 표시할 수 있다.

아래에서는 도 2 내지 도 5를 참조하여, 데이터 라인들(DLi, DLj)에 대하여 더욱 구체적으로 설명한다.

도 2는 본 발명의 일 실시예에 따른 한 쌍의 데이터 라인과 이에 연결되는 화소들을 포함하는 표시 장치를 도시한다. 도 3은 도 2의 절취선 III-III을 따라 절취한 단면을 도시한다.

도 2 및 도 3을 참조하면, 표시 장치(100a)는 도 1의 표시 장치(100)의 3행 2열의 화소들(PX)과 상기 6개의 화소들(PX)에 연결되는 데이터 라인들(DLi, DLj)에 해당할 수 있다.

표시 장치(100a)는 데이터 라인들(DLi, DLj)을 구성하는 하부 연결 패턴들(170a-170c) 및 상부 연결 패턴들(171a-171c)을 포함한다. 하부 연결 패턴들(170a-170c)은 제2 방향(Y)을 따라 서로 이격하여 배열되고, 상부 연결 패턴들(171a-171c)도 역시 제2 방향(Y)을 따라 서로 이격하여 배열된다. 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c)은 서로 대응되어 서로 부분적으로 중첩하도록 배치된다. 예컨대, 도 2 및 도 3에 도시된 바와 같이, 제1 하부 연결 패턴(170a)과 제1 상부 연결 패턴(171a)은 서로 대응하며, 서로 부분적으로 중첩한다.

도 3을 참조하면, 표시 장치(100a)는 하부 연결 패턴들(170a-170c)을 포함하는 제1 도전층(170L), 상부 연결 패턴들(171a-171c)을 포함하는 제2 도전층(171L), 및 제1 도전층(170L)과 제2 도전층(171L) 사이의 층간 절연막(160)을 포함한다. 도 3에 도시된 바와 같이, 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c)은 층간 절연막(160)을 사이에 두고 서로 부분적으로 중첩한다. 하부 연결 패턴들(170a-170c)은 하부 연결 패턴들(170)로 통합적으로 지칭되고, 상부 연결 패턴들(171a-171c)은 상부 연결 패턴들(171)로 통합적으로 지칭될 수 있다.

표시 장치(100a)는 기판(110), 기판(110) 상의 박막 트랜지스터층(149), 및 박막 트랜지스터층(149) 상의 하부 절연막(150)을 더 포함한다. 박막 트랜지스터층(149)은 화소(PX)를 구성하는 박막 트랜지스터가 형성되는 층으로서, 예를 들면, 기판(110) 상에 배치되고 반도체 물질을 포함하는 활성층, 기판(110) 상에 배치되고 활성층과 적어도 일부가 중첩하는 게이트 전극, 반도체 활성층과 게이트 전극 사이의 게이트 절연막을 포함할 수 있다. 하부 절연막(150)은 제1 층간 절연막으로 지칭되고, 층간 절연막(160)은 제2 층간 절연막으로 지칭될 수 있다.

다시 도 2를 참조하면, 하부 연결 패턴들(170a-170c)은 하부 절연막(150) 및 박막 트랜지스터층(149)을 관통하는 제1 콘택 플러그들(CP1)을 통해 인접한 화소들(PX)에 연결된다. 예를 들면, 하부 연결 패턴들(170a-170c)은 제1 콘택 플러그들(CP1)을 통해 인접한 화소들(PX)의 박막 트랜지스터의 활성층에 연결될 수 있다.

상부 연결 패턴들(171a-171c)은 층간 절연막(160), 하부 절연막(150) 및 박막 트랜지스터층(149)을 관통하는 제2 콘택 플러그들(CP2)을 통해 인접한 화소들(PX)에 연결된다. 예를 들면, 상부 연결 패턴들(171a-171c)은 제2 콘택 플러그들(CP2)을 통해 인접한 화소들(PX)의 박막 트랜지스터의 활성층에 연결될 수 있다.

하부 연결 패턴들(170a-170c)의 각각은 하나의 화소(PX)에 연결되고, 상부 연결 패턴들(171a-171c)의 각각은 하나의 화소(PX)에 연결된다. 예를 들면, 도 2에 도시된 바와 같이, 제1 하부 연결 패턴(170a)은 좌측 열의 제1 화소(PX)에 연결되고, 제2 하부 연결 패턴(170b)은 우측 열의 제2 화소(PX)에 연결되고, 제3 하부 연결 패턴(170c)은 좌측 열의 제3 화소(PX)에 연결될 수 있다. 제1 상부 연결 패턴(171a)은 우측 열의 제1 화소(PX)에 연결되고, 제2 상부 연결 패턴(171b)은 좌측 열의 제2 화소(PX)에 연결되고, 제3 상부 연결 패턴(171c)은 우측 열의 제3 화소(PX)에 연결될 수 있다.

좌측 열의 화소들(PX)의 홀수 번째 화소들(PX)은 대응하는 하부 연결 패턴(예컨대, 170a, 170c)에 연결되고, 좌측 열의 화소들(PX)의 짝수 번째 화소들(PX)은 대응하는 상부 연결 패턴(예컨대, 171b)에 연결될 수 있다. 우측 열의 화소들(PX)의 홀수 번째 화소들(PX)은 대응하는 상부 연결 패턴(예컨대, 171a, 171c)에 연결되고, 우측 열의 화소들(PX)의 짝수 번째 화소들(PX)은 대응하는 하부 연결 패턴(예컨대, 170b)에 연결될 수 있다.

상부 연결 패턴들(171a-171c)은 층간 절연막(160)을 관통하는 제3 콘택 플러그들(CP3)을 통해 하부 연결 패턴들(170a-170c)에 연결된다. 제3 콘택 플러그들(CP3)은 서로 단부(end portion)가 중첩하는 하부 연결 패턴들(예컨대, 170a)과 상부 연결 패턴들(예컨대, 171b)을 서로 연결할 수 있다.

제1 하부 연결 패턴(170a)의 단부는 제2 상부 연결 패턴(171b)의 일 단부에 제3 콘택 플러그(CP3)를 통해 연결되고, 제2 상부 연결 패턴(171b)의 다른 단부는 제3 하부 연결 패턴(170c)의 일 단부에 제3 콘택 플러그(CP3)를 통해 연결된다. 제1 상부 연결 패턴(171a)의 단부는 제2 하부 연결 패턴(170b)의 일 단부에 제3 콘택 플러그(CP3)를 통해 연결되고, 제2 하부 연결 패턴(170b)의 다른 단부는 제3 상부 연결 패턴(171c)의 일 단부에 제3 콘택 플러그(CP3)를 통해 연결된다.

하부 연결 패턴들(170a-170c)의 일부와 상부 연결 패턴들(171a-171c)의 일부가 연결되어 제1 데이터 라인(DLi)을 구성하고, 하부 연결 패턴들(170a-170c)의 다른 일부와 상부 연결 패턴들(171a-171c)의 다른 일부가 연결되어 제2 데이터 라인(DLj)을 구성할 수 있다. 도 2에 도시된 바와 같이, 제1 데이터 라인(DLi)은 제3 콘택 플러그들(CP3)을 통해 일렬로 연결되는 홀수 번째 하부 연결 패턴들(예컨대, 170a, 170c)과 짝수 번째 상부 연결 패턴들(예컨대, 171b)을 포함할 수 있다. 또한, 제2 데이터 라인(DLj)은 제3 콘택 플러그들(CP3)을 통해 일렬로 연결되는 짝수 번째 하부 연결 패턴들(예컨대, 170b)과 홀수 번째 상부 연결 패턴들(예컨대, 171a, 171c)을 포함할 수 있다.

도 2에는 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c)의 평면 형상들이 도시되지만, 이들은 예시적이며, 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c)이 서로 일렬로 연결되어 2개의 데이터 라인(DLi, DLj)을 구성할 수 있는 형태라면 어떠한 평면 형상으로도 변형될 수 있다.

도 4는 본 발명의 다른 실시예에 따른 한 쌍의 데이터 라인과 이에 연결되는 화소들을 포함하는 표시 장치를 도시한다.

도 4를 참조하면, 표시 장치(100b)는 도 1의 표시 장치(100)의 3행 2열의 화소들(PX)과 상기 6개의 화소들(PX)에 연결되는 데이터 라인들(DLi, DLj)에 해당할 수 있다.

표시 장치(100b)는 제2 방향(Y)을 따라 서로 이격하여 배열되는 하부 연결 패턴들(170a-170d)과 상부 연결 패턴들(171a-171d)을 포함한다. 예컨대, 제1 하부 연결 패턴(170a)과 제1 상부 연결 패턴(171a)과 같이, 하부 연결 패턴들(170a-170d)과 상부 연결 패턴들(171a-171d)은 서로 대응되어 서로 부분적으로 중첩하도록 배치된다. 하부 연결 패턴들(170a-170d)과 상부 연결 패턴들(171a-171d)은 제1 및 제2 데이터 라인들(DLi, DLj)을 구성한다.

하부 연결 패턴들(170a-170d)은 하부 절연막(도 3의 150) 및 박막 트랜지스터층(도 3의 149)을 관통하는 제1 콘택 플러그들(CP1)을 통해 화소들(PX)에 연결된다. 예를 들면, 하부 연결 패턴들(170a-170d) 각각의 양 단부들은 제1 콘택 플러그들(CP1)을 통해 인접한 2개의 화소들(PX)의 박막 트랜지스터의 활성층에 연결될 수 있다. 상부 연결 패턴들(171a-171d)은 직접 화소들(PX)에 연결되지 않고, 하부 연결 패턴들(170a-170d)과 제1 콘택 플러그들(CP1)을 통해서 화소들(PX)에 연결된다.

하부 연결 패턴들(170a-170d)의 각각은 두 개의 화소들(PX)에 연결된다. 하부 연결 패턴들(170a-170d) 각각은 일 단부에서 하나의 화소(PX)와 연결되고 다른 단부에서 다른 하나의 화소(PX)와 연결된다. 예를 들면, 도 2에 도시된 바와 같이, 제1 하부 연결 패턴(170a)의 일 단부는 좌측 열의 제1 화소(PX)에 연결된다. 제2 하부 연결 패턴(170b)의 제1 단부는 우측 열의 제1 화소(PX)에 연결되고 제2 단부는 우측 열의 제2 화소(PX)에 연결된다. 제3 하부 연결 패턴(170c)의 제1 단부는 좌측 열의 제2 화소(PX)에 연결되고 제2 단부는 좌측 열의 제3 화소(PX)에 연결된다. 다만, 첫 번째 하부 연결 패턴(예컨대, 170a)과 마지막 하부 연결 패턴(예컨대, 170d)은 하나의 단부에서 하나의 화소(PX)에 연결된다.

이러한 방식으로, 하부 연결 패턴들(170a-170d) 중 홀수 번째 하부 연결 패턴들(170a, 170c)은 제1 콘택 플러그들(CP1)을 통해 좌측 열의 화소들(PX)에 연결되고, 하부 연결 패턴들(170a-170d) 중 짝수 번째 하부 연결 패턴들(170b, 170d)은 제1 콘택 플러그들(CP1)을 통해 우측 열의 화소들(PX)에 연결될 수 있다.

상부 연결 패턴들(171a-171d)은 층간 절연막(160)을 관통하는 제3 콘택 플러그들(CP3)을 통해 하부 연결 패턴들(170a-170d)에 연결된다. 제3 콘택 플러그들(CP3)은 서로 단부(end portion)가 중첩하는 하부 연결 패턴들(예컨대, 170a)과 상부 연결 패턴들(예컨대, 171b)을 서로 연결할 수 있다.

하부 연결 패턴들(170a-170d)의 일부와 상부 연결 패턴들(171a-171d)의 일부가 연결되어 제1 데이터 라인(DLi)을 구성하고, 하부 연결 패턴들(170a-170d)의 다른 일부와 상부 연결 패턴들(171a-171d)의 다른 일부가 연결되어 제2 데이터 라인(DLj)을 구성할 수 있다.

도 4에 도시된 바와 같이, 제1 데이터 라인(DLi)은 제3 콘택 플러그들(CP3)을 통해 일렬로 연결되는 홀수 번째 하부 연결 패턴들(예컨대, 170a, 170c)과 짝수 번째 상부 연결 패턴들(예컨대, 171b, 171d)을 포함할 수 있다. 제2 데이터 라인(DLj)은 제3 콘택 플러그들(CP3)을 통해 일렬로 연결되는 짝수 번째 하부 연결 패턴들(예컨대, 170b, 170d)과 홀수 번째 상부 연결 패턴들(예컨대, 171a, 171c)을 포함할 수 있다.

도 5는 본 발명의 또 다른 실시예에 따른 한 쌍의 데이터 라인과 이에 연결되는 화소들을 포함하는 표시 장치를 도시한다.

도 5를 참조하면, 표시 장치(100c)는 도 1의 표시 장치(100)의 6행 2열의 화소들(PX)과 상기 12개의 화소들(PX)에 연결되는 데이터 라인들(DLi, DLj)에 해당할 수 있다.

표시 장치(100c)는 제2 방향(Y)을 따라 서로 이격하여 배열되는 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c)을 포함한다. 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c)은 서로 대응하는 연결 패턴들끼리 서로 부분적으로 중첩하도록 배치되며, 제1 및 제2 데이터 라인들(DLi, DLj)을 구성한다.

하부 연결 패턴들(170a-170c) 각각은 2개의 제1 콘택 플러그들(CP1)을 통해 2개의 화소들(PX)에 연결된다. 예를 들면, 제1 하부 연결 패턴(170a)은 좌측 열의 제1 및 제2 화소들(PX)에 연결되고, 제2 하부 연결 패턴(170b)은 우측 열의 제3 및 제4 화소들(PX)에 연결되고, 제3 하부 연결 패턴(170c)은 좌측 열의 제5 및 제6 화소들(PX)에 연결될 수 있다.

상부 연결 패턴들(171a-171c) 각각은 2개의 제2 콘택 플러그들(CP2)을 통해 2개의 화소들(PX)에 연결된다. 예를 들면,

제1 상부 연결 패턴(171a)은 우측 열의 제1 및 제2 화소들(PX)에 연결되고, 제2 상부 연결 패턴(171b)은 좌측 열의 제3 및 제4 화소들(PX)에 연결되고, 제3 상부 연결 패턴(171c)은 우측 열의 제5 및 제6 화소들(PX)에 연결될 수 있다.

이와 같은 방식으로, 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c) 각각은 규칙적으로 정해지는 복수의 화소들(PX)에 연결될 수 있다. 도 5에서 하부 연결 패턴들(170a-170c)과 상부 연결 패턴들(171a-171c)의 각각이 2개의 화소들(PX)에 연결되는 것으로 도시되었지만, 이는 예시적이며, 3개 이상의 화소들(PX)에 연결될 수도 있다.

상부 연결 패턴들(171a-171c)은 제3 콘택 플러그들(CP3)을 통해 하부 연결 패턴들(170a-170c)에 연결된다.

하부 연결 패턴들(170a-170c)의 일부와 상부 연결 패턴들(171a-171c)의 일부가 연결되어 제1 데이터 라인(DLi)을 구성하고, 하부 연결 패턴들(170a-170c)의 다른 일부와 상부 연결 패턴들(171a-171c)의 다른 일부가 연결되어 제2 데이터 라인(DLj)을 구성할 수 있다.

도 5에 도시된 바와 같이, 제1 데이터 라인(DLi)은 제3 콘택 플러그들(CP3)을 통해 일렬로 연결되는 홀수 번째 하부 연결 패턴들(예컨대, 170a, 170c)과 짝수 번째 상부 연결 패턴들(예컨대, 171b)을 포함할 수 있다. 제2 데이터 라인(DLj)은 제3 콘택 플러그들(CP3)을 통해 일렬로 연결되는 짝수 번째 하부 연결 패턴들(예컨대, 170b)과 홀수 번째 상부 연결 패턴들(예컨대, 171a, 171c)을 포함할 수 있다.

이하에서는 본 발명의 다양한 실시예들 중 일 실시예에 따른 표시 장치를 예시적으로 설명한다. 편의상 표시 소자로서 유기 발광 다이오드를 구비하는 유기 발광 표시 장치에 대해 설명한다. 하지만 본 발명이 이에 한정되는 것은 아니다.

도 6는 도 1의 표시 장치의 일 화소의 등가 회로도이다.

도 6을 참조하면, 화소(PX)는 신호 라인들(121, 122, 123), 연결 패턴들(170, 171)로 구성되는 데이터 라인들(DLj), 신호 라인들에 연결되어 있는 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 초기화 전압 라인(124), 구동 전압 라인(172) 및 유기 발광 다이오드(OLED)를 포함한다. 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)및 스토리지 커패시터(Cst)는 한 화소(PX) 내의 유기 발광 다이오드(OLED)를 구동하기 위한 화소 구동 회로를 구성할 수 있다.

박막 트랜지스터는 구동 박막 트랜지스터(driving TFT, T1), 스위칭 박막 트랜지스터(switching TFT, T2), 보상 박막 트랜지스터(T3), 제1 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5), 제2 발광 제어 박막 트랜지스터(T6) 및 제2 초기화 박막 트랜지스터(T7)를 포함할 수 있다.

신호 라인들(121, 122, 123)은 제1 스캔 신호(GWn)를 전달하는 제1 스캔 라인(121), 제1 초기화 박막 트랜지스터(T4)와 제2 초기화 박막 트랜지스터(T7)에 제2 스캔 신호(GIn)를 전달하는 제2 스캔 라인(122), 및 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어 라인(123)을 포함한다. 제2 스캔 신호(GIn)는 이전 행의 화소들(PX)에 인가되는 제1 스캔 신호(GWn-1)과 동일할 수 있다.

데이터 라인(DLj)은 데이터 신호(Dm)를 전달하며, 일렬로 연결되는 하부 연결 패턴들(170) 중 일부와 상부 연결 패턴들(171) 중 일부를 포함한다. 구동 전압 라인(172)은 구동 전압(ELVDD)을 전달하며, 초기화 전압 라인(124)은 구동 박막 트랜지스터(T1)와 유기 발광 다이오드(OLED)의 애노드를 초기화하는 초기화 전압(Vint)을 전달한다.

구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 커패시터 전극(Cst1)에 연결되고, 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)은 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 하부 구동 전압 라인(172)에 전기적으로 연결되며, 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)은 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 화소 전극(예컨대, 애노드 전극)과 전기적으로 연결된다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달 받아 스토리지 커패시터(Cst)에 저장하고, 스토리지 커패시터(Cst)에 저장된 전압에 대응하는 구동 전류(I_OLED)를 유기 발광 다이오드(OLED)에 출력한다.

스위칭 박막 트랜지스터(T2)의 스위칭 게이트 전극(G2)은 제1 스캔 라인(121)에 연결되고, 스위칭 박막 트랜지스터(T2)의 스위칭 소스 전극(S2)은 데이터 라인(DLj)에 연결되어 있으며, 스위칭 박막 트랜지스터(T2)의 스위칭 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)에 연결된다. 스위칭 박막 트랜지스터(T2)는 제1 스캔 라인(121)을 통해 전달받은 제1 스캔 신호(GWn)에 따라 턴-온되어 데이터 라인(DLj)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.

보상 박막 트랜지스터(T3)의 보상 게이트 전극(G3)은 제1 스캔 라인(121)에 연결되고, 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)에 연결되며, 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3)은 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 연결된다. 보상 박막 트랜지스터(T3)는 제1 스캔 라인(121)을 통해 전달받은 제1 스캔 신호(GWn)에 따라 턴-온되어 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 구동 드레인 전극(D1)을 전기적으로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.

제1 초기화 박막 트랜지스터(T4)의 제1 초기화 게이트 전극(G4)은 제2 스캔 라인(122)에 연결되고, 제1 초기화 박막 트랜지스터(T4)의 제1 초기화 드레인 전극(D4)은 초기화 전압 라인(124)에 연결되며, 제1 초기화 박막 트랜지스터(T4)의 제1 초기화 소스 전극(D4)은 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 연결된다. 제1 초기화 박막 트랜지스터(T4)는 제2 스캔 라인(122)을 통해 전달받은 제2 스캔 신호(GIn)에 따라 턴-온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)을 완전히(fully) 턴-온시키는 초기화 동작을 수행한다.

제1 발광 제어 박막 트랜지스터(T5)의 제1 발광 제어 게이트 전극(G5)은 발광 제어 라인(123)에 연결되며, 제1 발광 제어 박막 트랜지스터(T5)의 제1 발광 제어 소스 전극(S5)은 하부 구동 전압 라인(172)과 연결되고, 제1 발광 제어 박막 트랜지스터(T5)의 제1 발광 제어 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)에 연결된다.

제2 발광 제어 박막 트랜지스터(T6)의 제2 발광 제어 게이트 전극(G6)은 발광 제어 라인(123)에 연결되고, 제2 발광 제어 박막 트랜지스터(T6)의 제2 발광 제어 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)에 연결되며, 제2 발광 제어 박막 트랜지스터(T6)의 제2 발광 제어 드레인 전극(D6)은 유기 발광 다이오드(OLED)의 화소 전극에 전기적으로 연결된다.

제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어 라인(123)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 유기 발광 다이오드(OLED)에 전달되어 유기 발광 다이오드(OLED)에 구동 전류(I_OLED)가 흐르도록 한다.

제2 초기화 박막 트랜지스터(T7)의 제2 초기화 게이트 전극(G7)은 제2 스캔 라인(122)에 연결되고, 제2 초기화 박막 트랜지스터(T7)의 제2 초기화 소스 전극(S7)은 유기 발광 다이오드(OLED)의 화소 전극에 연결되며, 제2 초기화 박막 트랜지스터(T7)의 제2 초기화 드레인 전극(D7)은 초기화 전압 라인(124)에 연결된다. 제2 초기화 박막 트랜지스터(T7)는 제2 스캔 라인(122)을 통해 전달받은 제2 스캔 신호(GIn)에 따라 턴-온되어 유기 발광 다이오드(OLED)의 화소 전극에 초기화 전압(Vint)을 인가함으로써 유기 발광 다이오드(OLED)를 비발광 상태로 초기화 시킨다.

도 6에서는 제1 초기화 박막 트랜지스터(T4)와 제2 초기화 박막 트랜지스터(T7)가 제2 스캔 라인(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 초기화 박막 트랜지스터(T4)는 제2 스캔 라인(122)에 연결되어 제2 스캔 신호(GIn)에 따라 구동하고, 제2 초기화 박막 트랜지스터(T7)는 별도의 신호 라인에 연결되어 상기 신호 라인을 통해 전달되는 신호에 따라 구동될 수 있다.

스토리지 커패시터(Cst)의 제2 커패시터 전극(Cst2)은 하부 구동 전압 라인(172)에 연결되어 있으며, 유기 발광 다이오드(OLED)의 대향 전극(예컨대, 캐소드 전극)은 공통 전압(ELVSS)에 연결된다. 이에 따라, 유기 발광 다이오드(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(I_OLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.

도 6에서는 보상 박막 트랜지스터(T3)와 제1 초기화 박막 트랜지스터(T4)가 듀얼 게이트 전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 보상 박막 트랜지스터(T3)와 제1 초기화 박막 트랜지스터(T4)는 한 개의 게이트 전극을 가질 수 있다. 또한, 보상 박막 트랜지스터(T3)와 제1 초기화 박막 트랜지스터(T4) 외의 다른 박막 트랜지스터들(T1, T2, T5, T6, T7) 중에서 선택되는 적어도 하나의 박막 트랜지스터가 듀얼 게이트 전극을 가질 수도 있다.

일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.

초기화 기간 동안, 제2 스캔 라인(122)을 통해 제2 스캔 신호(GIn)가 공급되면, 제2 스캔 신호(GIn)에 대응하여 제1 초기화 박막 트랜지스터(T4)가 턴-온(Turn on)되며, 초기화 전압 라인(124)으로부터 공급되는 초기화 전압(Vint)에 의해 구동 박막 트랜지스터(T1)가 완전히(fully) 턴-온됨으로써 초기화 된다. 또한, 제2 초기화 박막 트랜지스터(T7)도 턴-온되며, 유기 발광 다이오드(OLED)의 화소 전극에 초기화 전압(Vint)을 전달함으로써, 유기 발광 다이오드(OLED)에 축적된 전하를 제거하고, 유기 발광 다이오드(OLED)를 비발광 상태로 초기화 한다.

데이터 프로그래밍 기간 동안, 제1 스캔 라인(121)을 통해 제1 스캔 신호(GWn)가 공급되면, 제1 스캔 신호(GWn)에 대응하여 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막 트랜지스터(T1)는 턴-온된 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 데이터선(171)으로부터 공급된 데이터 신호(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 인가된다.

스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.

발광 기간 동안, 발광 제어 라인(123)으로부터 공급되는 발광 제어 신호(En)에 의해 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)가 턴-온된다. 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 기초로 결정되는 구동 전류(I_OLED)가 발생하고, 제2 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(I_OLED)가 유기 발광 다이오드(OLED)에 공급된다.

이하, 도 7 내지 도 14 참조하여, 도 6에 도시된 화소의 구체적 구조에 대하여 설명한다.

도 7은 도 6의 화소(PX)의 복수의 박막 트랜지스터들, 스토리지 커패시터 및 화소 전극의 위치를 예시적으로 도시하는 배치도이고, 도 8는 내지 도 13는 도 7에 도시된 복수의 박막 트랜지스터들, 스토리지 커패시터 및 화소 전극과 같은 구성요소들을 층별로 예시적으로 도시하는 배치도들이며, 도 14은 도 7의 A-A선, B-B선, C-C선에 따른 단면도이다.

도 7 내지 도 13은 2개의 데이터 라인(DLi, DLj)이 사이를 지나가는 2개의 화소(PX)를 도시하며, 도 6에 도시된 화소(PX)는 도 7 내지 도 13에 도시된 2개의 화소(PX) 중에서 우측의 화소(PX)에 해당한다.

도 8 내지 도 13 각각은 동일 층에 위치하는 활성층, 전극, 배선 등의 배치를 도시한 것으로서, 도 8 내지 도 13에 도시된 층들 사이에는 절연막이 개재된다. 예컨대, 도 8에 도시된 층과 도 9에 도시된 층 사이에는 제1 게이트 절연말(141, 도 14 참조)이 개재되고, 도 9에 도시된 층과 도 10에 도시된 층 사이에는 제2 게이트 절연막(143, 도 10 참조)이 개재되며, 도 10에 도시된 층과 도 11에 도시된 층 사이에는 제1 층간 절연막(150, 도 10 참조)이 개재되고, 도 11에 도시된 층과 도 12에 도시된 층 사이에는 제2 층간 절연막(160, 도 10참조)이 개재된다. 그리고, 도 12에 도시된 층과 도 13에 도시된 층 사이에는 평탄화 절연막(180, 도 10 참조)이 개재된다. 전술한 절연막들 중 적어도 일부 절연막을 관통하는 콘택 플러그를 통해, 도 8 내지 도 13에 도시된 층들은 서로 전기적으로 연결될 수 있다.

도 7을 참조하면, 화소들(PX)은 제1 스캔 신호(GWn), 제2 스캔 신호(GIn), 발광 제어 신호(En) 및 초기화 전압(Vint)을 각각 인가하며 행 방향(X 방향)을 따라 연장된 제1 스캔 라인(121), 제2 스캔 라인(122), 발광 제어 라인(123) 및 초기화 전압 라인(124)에 연결된다. 화소들(PX)은 열 방향(Y 방향)을 따라 연장되는 제1 및 제2 데이터 라인(DLi, DLj)과 구동 전압 라인(172)에 연결된다. 구체적으로, 좌측의 화소(PX)는 제1 데이터 라인(DLi)에 연결되고, 우측의 화소(PX)는 제2 데이터 라인(DLj)에 연결된다. 화소(PX)는 기생 커패시턴스의 발생 및 오프 전류의 발생을 방지 또는 감소시키는 차폐층(178)을 포함한다. 화소(PX)는 박막 트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst), 이들과 전기적으로 연결된 유기 발광 다이오드(OLED, 도 14 참조)를 포함한다. 이하에서는, 설명의 편의를 위해 적층 순서에 따라 설명한다.

도 7, 도 8, 및 도 14를 참조하면, 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5), 제2 발광 제어 박막 트랜지스터(T6), 제2 초기화 박막 트랜지스터(T7)의 활성층(130a 내지 130g)은 동일 층에 배치된다.

활성층(130a 내지 130g)은 기판(110) 상에 배치된 버퍼층(111) 상에 배치된다. 기판(110)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)와 같은 질화막으로 형성될 수 있다.

구동 박막 트랜지스터(T1)의 구동 활성층(130a), 스위칭 박막 트랜지스터(T2)의 스위칭 활성층(130b), 보상 박막 트랜지스터(T3)의 보상 활성층(130c), 제1 초기화 박막 트랜지스터(T4)의 제1 초기화 활성층(130d), 제1 발광 제어 박막 트랜지스터(T5)의 제1 발광 제어 활성층(130e), 제2 발광 제어 박막 트랜지스터(T6)의 제2 발광 제어 활성층(130f), 및 제2 초기화 박막 트랜지스터(T7)의 제2 초기화 활성층(130g)은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.

활성층(130a 내지 130g)은 다결정 실리콘으로 형성될 수 있다. 다른 예에 따르면, 활성층(130a 내지 130g)은 비정질 실리콘이나, G-I-Z-O층 [(In₂O₃)_a(Ga₂O₃)_b(ZnO)_c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 활성층으로 형성될 수 있다. 이하에서는, 설명의 편의를 위하여 다결정 실리콘으로 형성되는 경우를 설명한다.

활성층(130a 내지 130g)은 채널 영역, 채널 영역의 양 옆의 소스 영역 및 드레인 영역을 포함할 수 있다. 일 예로, 소스 영역 및 드레인 영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스 영역 및 드레인 영역은, 각각 소스 전극 및 드레인 전극에 해당한다. 이하에서는, 소스 전극이나 드레인 전극 대신 소스 영역 및 드레인 영역이라는 용어를 사용한다.

구동 활성층(130a)은 구동 채널 영역(131a), 구동 채널 영역(131a)의 양측의 구동 소스 영역(176a) 및 구동 드레인 영역(177a)을 포함한다. 구동 채널 영역(131a)은 다른 채널 영역(131b 내지 131g)보다 길게 형성될 수 있다. 예컨대, 구동 활성층(131a)이 알파벳 "S" 또는 오메가(Ω)와 같이 복수회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널 길이를 가질 수 있다. 구동 채널 영역(131a)이 길게 형성되므로, 구동 게이트 전극인 제1 전극층(125a)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기 발광 다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.

스위칭 활성층(130b)은 스위칭 채널 영역(131b), 스위칭 채널 영역(131b)의 양측의 스위칭 소스 영역(176b) 및 스위칭 드레인 영역(177b)을 포함한다. 스위칭 드레인 영역(177b)은 구동 소스 영역(176a)과 연결된다.

보상 활성층(130c)은 보상 채널 영역(131c1, 131c3), 및 채널 영역(131c1, 131c3)의 양측의 보상 소스 영역(176c) 및 보상 드레인 영역(177c)을 포함한다. 보상 활성층(130c)을 포함하는 보상 박막 트랜지스터(T3)는 듀얼 박막 트랜지스터로, 2개의 보상 채널 영역(131c1, 131c3)을 가지며, 보상 채널 영역(131c1, 131c3)들 사이의 영역(131c2)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막 트랜지스터 중 어느 하나의 소스 영역이면서 다른 하나의 드레인 영역에 해당한다.

제1 초기화 활성층(130d)은 제1 초기화 채널 영역(131d1, 131d3), 제1 초기화 채널 영역(131d1, 131d3)의 양측의 제1 초기화 소스 영역(176d) 및 제1 초기화 드레인 영역(177d)을 포함한다. 제1 초기화 활성층(130d)을 포함하는 제1 초기화 박막 트랜지스터(T4)는 듀얼 박막 트랜지스터로, 2개의 제1 초기화 채널 영역(131d1, 131d3)을 가지며, 제1 초기화 채널 영역(131d1, 131d3)들 사이의 영역(131d2)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막 트랜지스터 중 어느 하나의 소스 영역이면서 다른 하나의 드레인 영역에 해당한다.

제1 발광 제어 활성층(130e)은 제1 발광 제어 채널 영역(131e), 제1 발광 제어 채널 영역(131e)의 양측의 제1 발광 제어 소스 영역(176e) 및 제1 발광 제어 드레인 영역(177e)을 포함한다. 제1 발광 제어 드레인 영역(177e)은 구동 소스 영역(176a)과 연결된다.

제2 발광 제어 활성층(130f)은 제2 발광 제어 채널 영역(131f), 제2 발광 제어 채널 영역(131f)의 양측의 제2 발광 제어 소스 영역(176f) 및 제2 발광 제어 드레인 영역(177f)을 포함한다. 제2 발광 제어 소스 영역(176f)은 구동 드레인 영역(177a)과 연결된다.

제2 초기화 활성층(130g)은 제2 초기화 채널 영역(131g), 제2 초기화 채널 영역(131g)의 양측의 제2 초기화 소스 영역(176g) 및 제2 초기화 드레인 영역(177g)을 포함한다.

활성층(130a 내지 130g) 상에는 제1 게이트 절연막(141)이 위치한다. 제1 게이트 절연막(141)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 게이트 절연막(141)은 실리콘산화물(SiO₂), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 또는 아연산화물(ZnO₂)등을 포함할 수 있다.

도 7, 도 9, 및 도 14를 참조하면, 제1 게이트 절연막(141) 상에 제1 스캔 라인(121), 제2 스캔 라인(122), 발광 제어 라인(123), 및 제1 전극층(125a)이 배치된다. 제1 스캔 라인(121), 제2 스캔 라인(122), 발광 제어 라인(123), 및 제1 전극층(125a)은 동일 물질을 포함한다. 예컨대, 제1 스캔 라인(121), 제2 스캔 라인(122), 발광 제어 라인(123), 및 제1 전극층(125a)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.

제1 스캔 라인(121), 제2 스캔 라인(122), 발광 제어 라인(123), 및 제1 전극층(125a)의 일부, 또는 하부의 활성층(130a-130g)에 의해 상부로 돌출된 부분은 박막 트랜지스터(T1 내지 T7)의 게이트 전극에 해당한다.

제1 스캔 라인(121) 중 스위칭 채널 영역(131b) 및 보상 채널 영역(131c1, 131c3)과 중첩하는 영역은, 각각 스위칭 게이트 전극(125b), 및 보상 게이트 전극(125c1, 125c2)에 해당한다. 제2 스캔 라인(122) 중 제1 초기화 채널 영역(131d1, 131d3), 및 제2 초기화 채널 영역(131g)과 중첩하는 영역은, 각각 제1 초기화 게이트 전극(125d1, 125d2) 및 제2 초기화 게이트 전극(125g)에 해당한다. 발광 제어 라인(123) 중 제1 발광 제어 채널 영역(131e) 및 제2 발광 제어 채널 영역(125f)과 중첩하는 영역은, 각각 제1 발광 제어 게이트 전극(125e) 및 제2 발광 제어 게이트 전극(125f)에 해당한다.

보상 게이트 전극(125c1, 125c2)은 제1 보상 게이트 전극(125c1)과 제2 보상 게이트 전극(125c2)을 포함하는 듀얼 게이트 전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다.

제1 전극층(125a) 중 구동 채널 영역(131a)과 중첩하는 부분은, 구동 게이트 전극에 해당한다. 제1 전극층(125a)은 구동 게이트 전극이면서 동시에 스토리지 커패시터(Cst)의 제1 커패시터 전극으로 사용된다. 즉, 구동 게이트 전극(125a)과 제1 커패시터 전극(125a)은 일체(一體)인 것으로 이해될 수 있다.

제1 스캔 라인(121), 제2 스캔 라인(122), 발광 제어 라인(123), 및 제1 전극층(125a) 상에는 제2 게이트 절연막(143)이 위치한다. 제2 게이트 절연막(143)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2 게이트 절연막(143)은 실리콘산화물(SiO₂), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 또는 아연산화물(ZnO₂)등을 포함할 수 있다.

도 7, 도 10, 및 도 14를 참조하면, 제2 게이트 절연막(143) 상에 초기화 전압 라인(124), 및 제2 전극층(127)이 배치된다. 초기화 전압 라인(124), 및 제2 전극층(127)은 동일 물질을 포함한다. 예컨대, 초기화 전압 라인(124), 및 제2 전극층(127)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.

제2 전극층(127)은 제1 전극층(125a)과의 사이에 제2 게이트 절연막(143)을 두고, 적어도 일부가 제1 전극층(125a)과 중첩하게 배치된다. 제2 전극층(127)은 스토리지 커패시터(Cst)의 제2 커패시터 전극에 해당한다.

제2 전극층(127)은 제1 전극층(125a)을 노출하는 개구(27)를 포함한다. 개구(27)를 통해 노드 연결 라인(174)의 일 단부가 제1 전극층(125a)과 전기적으로 연결된다.

초기화 전압 라인(124), 및 제2 전극층(127) 상에는 제1 층간 절연막(150)이 위치한다. 제1 층간 절연막(150)은 실리콘산화물(SiO₂), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 또는 아연산화물(ZnO₂)등을 포함할 수 있다.

도 7, 도 11, 및 도 14를 참조하면, 제1 층간 절연막(150) 상에 데이터 라인들(DLi, DLj)의 일부인 하부 연결 패턴들(170a, 170b), 구동 전압 라인(172), 초기화 연결 라인(173), 노드 연결 라인(174) 및 중간 연결층(175)이 위치한다. 하부 연결 패턴들(170a, 170b), 구동 전압 라인(172), 초기화 연결 라인(173), 노드 연결 라인(174) 및 중간 연결층(175)은 동일 물질을 포함한다. 예컨대, 하부 연결 패턴들(170a, 170b), 구동 전압 라인(172), 초기화 연결 라인(173), 노드 연결 라인(174) 및 중간 연결층(175)은, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 하부 연결 패턴들(170a, 170b), 구동 전압 라인(172), 초기화 연결 라인(173), 노드 연결 라인(174) 및 중간 연결층(175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.

하부 연결 패턴들(170a, 170b)은 열 방향(Y 방향)을 따라 연장하되 서로 이격하여 배치되며, 제1 및 제2 게이트 절연막(141, 143) 및 제1 층간 절연막(150)을 관통하는 제1 콘택 플러그들(CP1)을 통해 스위칭 박막 트랜지스터(T2)의 스위칭 소스 영역(176b)과 연결된다. 예컨대, 제1 데이터 라인(DLi)을 구성하는 제1 하부 연결 패턴(170a)은 제1 콘택 플러그(CP1)를 통해 좌측 화소(PX)의 스위칭 소스 영역(176b)에 연결되고, 제2 데이터 라인(DLj)을 구성하는 제2 하부 연결 패턴(170b)은 제1 콘택 플러그(CP1)를 통해 우측 화소(PX)의 스위칭 소스 영역(176b)에 연결된다.

구동 전압 라인(172)은 열 방향(Y 방향)을 따라 연장되며, 제1 층간 절연막(150)을 관통하는 콘택 플러그(158)를 통해 제2 전극층(127)에 연결되고, 제1 및 제2 게이트 절연막(141, 143) 및 제1 층간 절연막(150)을 관통하는 콘택 플러그(155)를 통해 제1 발광 제어 박막 트랜지스터(T5)의 제1 발광 제어 소스 영역(176e)에 연결된다.

초기화 연결 라인(173)은 제1 층간 절연막(150)을 관통하는 콘택 플러그(151)를 통해 초기화 전압 라인(124)에 연결되고, 제1 및 제2 게이트 절연막(141, 143) 및 제1 층간 절연막(150)을 관통하는 콘택 플러그(152)를 통해 제1 초기화 박막 트랜지스터(T4)의 제1 초기화 드레인 영역(177d) 및 제2 초기화 박막 트랜지스터(T7)의 제2 초기화 드레인 영역(177g)에 연결한다. 초기화 연결 라인(173)은 초기화 전압 라인(124)을 제1 및 제2 초기화 드레인 영역(177d, 177g)에 연결한다.

노드 연결 라인(174)은 제2 게이트 절연막(143)과 제1 층간 절연막(150)을 관통하는 콘택 플러그(157)를 통해 제1 전극판(125a)에 연결되고, 제1 및 제2 게이트 절연막(141, 143) 및 제1 층간 절연막(150)을 관통하는 콘택 플러그(156)를 통해 보상 박막 트랜지스터(T3)의 보상 드레인 영역(177c) 및 제1 초기화 박막 트랜지스터(T4)의 제1 초기화 소스 영역(176d)에 연결된다. 노드 연결 라인(174)은 아일랜드 타입의 제1 전극층(125a)을 보상 드레인 영역(177c) 및 제1 초기화 소스 영역(176d)에 전기적으로 연결된다.

중간 연결층(175)은 제1 및 제2 게이트 절연막(141, 143) 및 제1 층간 절연막(150)을 관통하는 콘택 플러그(153)를 통해 제2 발광 제어 박막 트랜지스터(T6)의 발광 제어 드레인 영역(177f)에 연결된다.

하부 연결 패턴들(170a, 170b), 구동 전압 라인(172), 초기화 연결 라인(173), 노드 연결 라인(174) 및 중간 연결층(175) 상에는 제2 층간 절연막(160)이 위치한다. 제2 층간 절연막(160)은 실리콘산화물(SiO₂), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 또는 아연산화물(ZnO₂)등과 같은 무기 절연 물질을 포함할 수 있다. 또는, 제2 층간 절연막(160)은 전술한 무기 절연 물질로 형성된 막 및 유기 절연 물질로 형성된 막을 포함할 수 있다.

도 7, 도 12, 및 도 14를 참조하면, 제2 층간 절연막(160) 상에 데이터 라인들(DLi, DLj)의 일부인 상부 연결 패턴들(171a, 171b), 차폐층(178) 및 보조 연결층(179)이 배치된다. 상부 연결 패턴들(171a, 171b), 차폐층(178) 및 보조 연결층(179)은 동일 물질을 포함한다. 예컨대, 상부 연결 패턴들(171a, 171b), 차폐층(178) 및 보조 연결층(179)은, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 상부 연결 패턴들(171a, 171b), 차폐층(178) 및 보조 연결층(179)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.

상부 연결 패턴들(171a, 171b)은 열 방향(Y 방향)을 따라 연장하되 서로 이격하여 배치되며, 하부 연결 패턴들(170a, 170b)과 각각 적어도 부분적으로 중첩한다. 상부 연결 패턴들(171a, 171b)은 제2 층간 절연막(160)을 관통하는 제3 콘택 플러그들(CP3)을 통해 하부 연결 패턴들(170b, 170a)에 각각 연결된다. 예컨대, 제1 상부 연결 패턴(171a)은 제3 콘택 플러그(CP3)를 통해 제2 하부 연결 패턴(170b)에 연결되며, 제1 상부 연결 패턴(171a)과 제2 하부 연결 패턴(170b)은 제2 데이터 라인(DLj)을 구성한다. 제2 상부 연결 패턴(171b)은 제3 콘택 플러그(CP3)를 통해 제1 하부 연결 패턴(170a)에 연결되며, 제2 상부 연결 패턴(171b)과 제1 하부 연결 패턴(170a)은 제1 데이터 라인(DLi)을 구성한다.

차폐층(178)은 열 방향(Y 방향)을 따라 연장되며, 일부는 X 방향을 따라 연장되어서 노드 연결 라인(174)과 중첩하도록 배치된다. 예컨대, 차폐층(178)은 제1 전극층(125a)의 일부 및 노드 연결 라인(174)과 중첩할 수 있으며, 보상 활성층(130c) 중 채널 영역(131c2, 131c3), 및 보상 드레인 영역(177c)과 중첩할 수 있다. 구동 박막 트랜지스터(T1)와 연결되는 보상 소스 영역(176c)은 차폐층(178)과 중첩하지 않을 수 있다.

차폐층(178)은 정전압이 인가되는 배선과 연결된다. 일 실시예로서, 차폐층(178)은 제2 층간 절연막(160)을 관통하는 콘택 플러그(161)를 통해 차폐층(178)의 아래에 있는 구동 전압 라인(172)과 전기적으로 연결될 수 있다. 차폐층(178)은 상부 구동 전압 라인에 해당하고, 구동 전압 라인(172)은 하부 구동 전압 라인에 해당할 수 있다.

고품질의 이미지를 제공하는 표시 장치를 구현하기 위해서는, 하부 구동 전압 라인(172)에서 전압 강하의 크기를 줄이는 것이 필요할 수 있다. 하지만 도 11에 도시된 바와 같이 하부 구동 전압 라인(172)은 하부 연결 패턴들(170a, 170b), 초기화 연결 라인(173), 노드 연결 라인(174) 및 중간 연결층(175) 등과 함께 동일 층 상에 위치하기 때문에, 그 면적을 넓히는데 한계가 있다. 그러나, 본 실시예에 따르면, 상부 구동 전압 라인으로 기능하는 차폐층(178)이 하부 구동 전압 라인(172)에 전기적으로 연결되므로, 배선 저항을 낮출 수 있으며, 전압 강하의 크기를 줄일 수 있다.

차폐층(178)은 화소 전극(210)과 제1 전극층(125a) 사이에서 이들과 중첩되게 배치되어, 화소 전극(210)과 구동 박막 트랜지스터(T1)의 게이트 전극 간의 기생 커패시턴스(Cga)를 감소시킬 수 있다.

도 7에 도시된 바와 같이 노드 연결 라인(174)은 제1 전극층(125a)에 연결되므로, 화소 전극(210)과 노드 연결 라인(174) 사이의 기생 커패시턴스는 화소 전극(210)과 구동 박막 트랜지스터(T1)의 게이트 전극 사이의 기생 커패시턴스(Cga)에 해당한다. 차폐층(178)은 노드 연결 라인(174)을 전체적으로 커버하여, 기생 커패시턴스(Cga)를 감소시킬 수 있다.

차폐층(178)은 구동 박막 트랜지스터(T1)를 다이오드 연결하는 보상 박막 트랜지스터(T3)를 커버하여 외광에 의한 오프 전류의 발생을 방지 또는 감소시킬 수 있다. 예컨대, 차폐층(178)은 보상 드레인 영역(177c)을 커버할 수 있으며, 듀얼 게이트 보상 게이트 전극(125c1, 125c2)들 사이에서 노출된 영역, 즉 보상 채널 영역(131c1, 131c3) 사이의 영역(131c2)을 커버할 수 있다.

차폐층(178)이 보상 활성층(130c)의 일 영역(131c2)을 커버하므로, 보상 박막 트랜지스터(T3)가 주위의 다른 전기적 신호에 의한 영향을 받는 것을 최소화할 수 있다.

게다가, 데이터 라인들(DLi, DLj)은 서로 부분적으로 중첩하도록 화소들(PX) 사이에 배치되므로, 보상 활성층(130c)의 일 영역(131c2)은 데이터 라인들(DLi, DLj)과 상당한 거리로 이격된다. 즉, 어느 한 화소(PX)의 보상 활성층(130c)의 일 영역(131c2)의 바로 옆에는 다른 화소(PX)의 보상 활성층(130c)의 일 영역(131c2)이 위치하게 된다. 데이터 라인들(DLi, DLj)이 서로 부분적으로 중첩하도록 화소들(PX) 사이에 배치되지 않을 경우, 보상 활성층(130c)의 일 영역(131c2)의 바로 옆에는 다른 화소(PX)에 연결되는 데이터 라인이 지나가게 되며, 보상 박막 트랜지스터(T3)가 다른 화소(PX)에 연결되는 데이터 라인의 전압 및 전류에 의해 영향을 받게 되며, 화소(PX)는 초기 의도하는 휘도와는 다른 휘도로 발광할 수 있다. 따라서, 본 발명의 다양한 실시예들에 따른 표시 장치는 고품질의 이미지를 제공할 수 있다.

보조 연결층(179)은 콘택 플러그(163)를 통해 중간 연결층(175)과 연결되며, 차폐층(178) 및 보조 연결층(179) 상에는 평탄화 절연막(180)이 위치한다. 평탄화 절연막(180)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.

도 7, 도 13, 및 도 14를 참조하면, 평탄화 절연막(180) 상에 화소 전극(210)이 위치한다. 화소 전극(210)은 평탄화 절연막(180)을 관통하는 콘택 플러그(185)를 통해 보조 연결층(179)에 연결된다. 화소 전극(210)은 보조 연결층(179), 및 중간 연결층(175)에 의해 제2 발광 제어 박막 트랜지스터(T6)의 발광 제어 드레인 영역(177f)에 연결된다.

화소 전극(210)은 반사 전극일 수 있다. 예를 들어, 화소 전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In₂O₃; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.

도 14을 참조하면, 화소 전극(210) 상에는 화소 전극(210)을 노출하는 화소 정의막(190)이 배치된다.

화소 정의막(190)은, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질을 포함할 수 있다.

화소 정의막(190)에 의해 노출된 화소 전극(210) 상에는 발광층(220)이 배치된다. 발광층(220)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층(220)은 저분자 유기물 또는 고분자 유기물일 수 있다.

도시되지는 않았으나, 발광층(220)의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.

대향 전극(230)은 투광성 전극일 수 있다. 예컨대, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, 리튬(Li), 칼슘(Ca), 불소화리튬/칼슘(LiF/Ca), 불소화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg) 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In₂O₃ 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.

이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

100, 100a, 100b, 100c: 표시 장치
PX: 화소
DLi: 제1 데이터 라인
DLj: 제2 데이터 라인
170a, 170b, 170c: 하부 연결 패턴들
171a, 171b, 171c: 상부 연결 패턴들
CP1, CP2, CP3: 콘택 플러그

Claims

제1 방향과 제2 방향을 따라 행렬로 배열되는 복수의 화소들; 및
서로 인접한 제1 열과 제2 열의 화소들 사이에 상기 제2 방향을 따라 연장하는 제1 및 제2 데이터 라인들을 포함하고,
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라볼 때, 상기 제1 데이터 라인은 상기 제2 데이터 라인과 적어도 부분적으로 중첩하는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 제1 데이터 라인과 상기 제2 데이터 라인은 상기 제2 방향을 따라 서로 꼬여(twisted) 있는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 제1 열의 화소들은 상기 제1 데이터 라인에 연결되어 상기 제1 데이터 라인을 통해 제1 데이터 신호를 수신하고,
상기 제2 열의 화소들은 상기 제2 데이터 라인에 연결되어 상기 제2 데이터 라인을 통해 제2 데이터 신호를 수신하는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 제3 방향에서 바라볼 때, 상기 제1 및 제2 데이터 라인들은 상기 복수의 화소들 사이에서 서로 중첩하는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 제2 방향을 따라 서로 이격하여 배열되는 하부 연결 패턴들을 포함하는 제1 도전층;
상기 제2 방향을 따라 서로 이격하여 배열되는 상부 연결 패턴들을 포함하는 제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이의 층간 절연막을 더 포함하며,
상기 하부 연결 패턴들과 상기 상부 연결 패턴들은 서로 대응되어 서로 부분적으로 중첩하도록 배치되는 것을 특징으로 하는 표시 장치.
제5 항에 있어서,
상기 하부 연결 패턴들과 상기 상부 연결 패턴들은 상기 층간 절연막을 관통하는 콘택 플러그들을 통해 서로 번갈아(interlaced) 연결되어 상기 제1 및 제2 데이터 라인들을 구성하는 것을 특징으로 하는 표시 장치.
제5 항에 있어서,
홀수 번째 하부 연결 패턴들은 상기 층간 절연막을 관통하는 콘택 플러그들을 통해 짝수 번째 상부 연결 패턴들과 연결되어 상기 제1 데이터 라인을 구성하고,
홀수 번째 상부 연결 패턴들은 상기 층간 절연막을 관통하는 콘택 플러그들을 통해 짝수 번째 하부 연결 패턴들과 연결되어 상기 제2 데이터 라인을 구성하는 것을 특징으로 하는 표시 장치.
제5 항에 있어서,
상기 하부 연결 패턴들은 상기 제1 열의 화소들 중 홀수 번째 화소들과 상기 제2 열의 화소들 중 짝수 번째 화소들에 교대로 연결되고,
상기 상부 연결 패턴들은 상기 제2 열의 화소들 중 홀수 번째 화소들과 상기 제1 열의 화소들 중 짝수 번째 화소들에 교대로 연결되는 것을 특징으로 하는 표시 장치.
제5 항에 있어서,
상기 제1 도전층 아래의 하부 절연막을 더 포함하며,
상기 하부 연결 패턴들 중 홀수 번째 하부 연결 패턴들은 상기 하부 절연막을 관통하는 콘택 플러그를 통해 상기 제1 열의 화소들과 연결되고,
상기 하부 연결 패턴들 중 짝수 번째 하부 연결 패턴들은 상기 하부 절연막을 관통하는 콘택 플러그를 통해 상기 제2 열의 화소들과 연결되는 것을 특징으로 하는 표시 장치.
제5 항에 있어서,
상기 하부 연결 패턴들 각각은 상기 제1 열의 화소들과 상기 제2 열의 화소들 중에서 규칙적으로 정해지는 복수의 화소들에 연결되고,
상기 상부 연결 패턴들 각각은 상기 제1 열의 화소들과 상기 제2 열의 화소들 중에서 규칙적으로 정해지는 복수의 화소들에 연결되는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 복수의 화소들 각각은 유기 발광 다이오드, 및 상기 유기 발광 다이오드를 구동하기 위한 화소 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
행렬로 배열되는 복수의 화소들;
제1 열의 화소들에 연결되는 제1 데이터 라인; 및
제2 열의 화소들에 연결되고, 상기 제1 데이터 라인과 적어도 일부가 중첩하는 제2 데이터 라인을 포함하는 표시 장치.
제12 항에 있어서,
상기 제2 데이터 라인은 상기 제1 데이터 라인과 중첩하는 적어도 하나의 중첩 부분을 가지며,
상기 적어도 하나의 중첩 부분은 상기 제1 열의 화소들과 상기 제2 열의 화소들 사이에 위치하는 것을 특징으로 하는 표시 장치.
제12 항에 있어서,
상기 제2 데이터 라인의 일부는 상기 제1 데이터 라인의 하부에서 상기 제1 데이터 라인과 중첩하고,
상기 제2 데이터 라인의 다른 일부는 상기 제1 데이터 라인의 상부에서 상기 제1 데이터 라인과 중첩하는 것을 특징으로 하는 표시 장치.
제12 항에 있어서,
상기 제2 데이터 라인은 상기 제1 데이터 라인과 중첩하는 복수의 중첩 부분들을 가지며,
상기 중첩 부분들은 서로 일정한 간격을 가지고 열 방향을 따라 위치하는 것을 특징으로 하는 표시 장치.
제12 항에 있어서,
상기 제1 열의 화소들은 상기 제1 데이터 라인을 통해 제1 데이터 신호를 수신하고 상기 제1 데이터 신호에 대응하는 휘도의 광을 출력하고,
상기 제2 열의 화소들은 상기 제2 데이터 라인을 통해 제2 데이터 신호를 수신하고 상기 제2 데이터 신호에 대응하는 휘도의 광을 출력하는 것을 특징으로 하는 표시 장치.
제12 항에 있어서,
상기 제1 및 제2 데이터 라인들은 상기 제1 열의 화소들과 상기 제2 열의 화소들 사이에 위치하는 것을 특징으로 하는 표시 장치.
제1 열의 화소들;
상기 제1 열의 화소들에 연결되는 제1 데이터 라인;
제2 열의 화소들; 및
상기 제2 열의 화소들에 연결되고, 상기 제1 데이터 라인과 적어도 일부가 꼬인(twisted) 제2 데이터 라인을 포함하는 표시 장치.
제18 항에 있어서,
상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 적어도 부분적으로 중첩하는 것을 특징으로 하는 표시 장치.
제18 항에 있어서,
상기 제2 데이터 라인은 상기 제1 데이터 라인과 중첩하는 복수의 중첩 부분들을 가지며,
상기 중첩 부분들 중 일부는 상기 제1 데이터 라인의 아래에 위치하고,
상기 중첩 부분들 중 나머지는 상기 제1 데이터 라인의 위에 위치하는 것을 특징으로 하는 표시 장치.