JP2000352959A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示素子の表示画面の表示品質を向上さ
せた液晶表示装置を提供する。 【解決手段】 各映像信号線に画素駆動電圧を供給する
複数の映像信号取込手段を備え、各映像信号取込手段
は、電界効果型トランジスタと、電界効果型トランジス
タの制御電極の電圧値を、共通画素駆動電圧に対して電
界効果型トランジスタのしきい値電圧分だけ補正した電
圧値に設定する第１の手段と、電界効果型トランジスタ
の制御電極の電圧値を第１の手段で補正された電圧値に
映像信号電圧が重畳された電圧とする第２の手段と、第
２の手段で制御電極の電圧値が第１の手段で補正された
電圧値に映像信号電圧が重畳された電圧とされた電界効
果型トランジスタと共に、共通画素駆動電圧に映像信号
電圧が重畳された電圧を映像信号線に供給する第３の手
段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、ポリ・シリコン・トランジスタで構成され
るＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ）方式の液晶表示装置に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】従来液晶表示装置の一つとして、画素毎
に能動素子を有し、この能動素子をスイッチング動作さ
せるアクティブマトリクス型液晶表示装置が知られてい
る。このアクティブマトリクス型液晶表示装置の一つ
に、能動素子として、アモルファス・シリコン・ＭＯＳ
トランジスタ、あるいは、ポリ・シリコン・ＭＯＳトラ
ンジタで構成される薄膜トランジスタを使用するＴＦＴ
方式のアクティブマトリクス型液晶表示モジュールが知
られている。なおこれ以降、本明細書中では、アモルフ
ァス・シリコン・ＭＯＳトランジスタをアモルファス−
ＳｉＴｒ、ポリ・シリコン・ＭＯＳトランジスタをＰｏ
ｌｙ−ＳｉＴｒ、アモルファス・シリコン・ＭＯＳトラ
ンジスタを使用したＴＦＴ方式の液晶表示モジュールを
アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示モジュール、
ポリ・シリコン・ＭＯＳトランジスタを使用したＴＦＴ
方式の液晶表示モジュールＰｏｌｙ−ＳｉＴｒ−ＴＦＴ
液晶表示モジュールと称する。アモルファス−ＳｉＴｒ
−ＴＦＴ液晶表示モジュールは、パソコンあるいはテレ
ビの表示装置として広く使用されている。しかしなが
ら、アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示モジュー
ルでは、液晶を駆動するための駆動回路を、液晶表示パ
ネルの周辺に設ける必要があった。これに対して、近
年、Ｐｏｌｙ−ＳｉＴｒ素子を使用したＴＦＴ方式のモ
ジュールが開発され、例えば、液晶プロジェクタ、ある
いはヘッドマウント（眼鏡型）ディスプレイ等に使用さ
れている。このＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モ
ジュールの液晶表示パネルでは、アモルファス−ＳｉＴ
ｒ−ＴＦＴ液晶表示モジュールの液晶表示パネルと同
様、石英あるいはガラス基板上にＰｏｌｙ−ＳｉＴｒ
を、マトリクス状に配置・形成する。さらに、Ｐｏｌｙ
−ＳｉＴｒの動作速度がアモルファス−ＳｉＴｒよりも
高速であるため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示
モジュールの液晶パネルでは、その周辺回路も同一基板
上に作り込むことが可能である。なお、このような技術
に関しては、例えば、「日経エレクトロニクス」，日経
マグロウヒル社，１９９４年２月２８日，ｐｐ１０３〜
ｐｐ１０９に記載されている。

【０００３】

【発明が解決しようとする課題】現状の単結晶Ｓｉ半導
体ＭＯＳトランジスタでは、例えば、図１４に示すよう
な比較的簡単な回路構成で、実用レベルで、各ＭＯＳト
ランジスタ（ＴＲ１〜ＴＲ３）のしきい値電圧（Ｖｔ
ｈ）の電圧レベルのばらつきを回避することができる。
しかしながら、チャネル形成領域が多結晶シリコンから
なるＰｏｌｙ−ＳｉＴｒにおいて、現状では、ゲート下
にも多数の結晶粒界が存在するのが一般的であり、した
がって、同一基板の近傍に同じディメンションのトラン
ジスタを配置しても、しきい値電圧（Ｖｔｈ）は実用的
に近似可能なほど一致しないのが一般的である。そのた
め、Ｐｏｌｙ−ＳｉＴｒを使用し、図１４に示すような
回路構成とした場合に、各ＭＯＳトランジスタ（ＴＲ１
〜ＴＲ３）の出力電圧（ＶＯＵＴ１〜ＶＯＵＴ３）が、
実用上許容できないほどばらつくのが一般的である。そ
して、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュール
の液晶表示パネルの各画素に、画素駆動電圧（または階
調電圧）を供給する目的のために、例えば、Ｐｏｌｙ−
ＳｉＴｒを使用し前記図１４に示すような回路構成を採
用した場合に、各Ｐｏｌｙ−ＳｉＴｒのしきい値電圧
（Ｖｔｈ）のばらつきにより生じる出力電圧（ＶＯＵＴ
１〜ＶＯＵＴ３）のばらつきにより、液晶表示パネルの
表示画面に線状の模様が生じ、液晶表示パネルの表示画
面の表示品質が著しく損なわれるという問題点があっ
た。本発明は、前記従来技術の問題点を解決するために
なされたものであり、本発明の目的は、液晶表示装置に
おいて、液晶表示素子の表示画面の表示品質を向上させ
ることが可能となる技術を提供することにある。本発明
の前記ならびにその他の目的と新規な特徴は、本明細書
の記述及び添付図面によって明らかにする。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、マトリクス状に設
けられる複数の画素と、前記複数の画素の列（または
行）方向の画素に画素駆動電圧を印加する複数の映像信
号線と、前記複数の映像信号線に画素駆動電圧を供給す
る駆動手段とを備える液晶表示装置であって、前記駆動
手段は、前記各映像信号線に画素駆動電圧を供給する複
数の映像信号取込手段を有し、前記各映像信号取込手段
は、第１の電界効果型トランジスタと、前記第１の電界
効果型トランジスタの制御電極の電圧値を、共通画素駆
動電圧に対して、前記第１の電界効果型トランジスタの
しきい値電圧分だけ補正した電圧値に設定する第１の手
段と、前記第１の電界効果型トランジスタの制御電極の
電圧値を、前記第１の手段で補正された電圧値に映像信
号電圧が重畳された電圧とする第２の手段と、前記第２
の手段で、制御電極の電圧値が前記第１の手段で補正さ
れた電圧値に映像信号電圧が重畳された電圧とされた第
１の電界効果型トランジスタと共に、前記共通画素駆動
電圧に映像信号電圧が重畳された電圧を画素駆動電圧と
して、前記映像信号線に供給する第３の手段とを有する
ことを特徴とする。また、本発明は、前記駆動手段が、
前記各映像信号取込手段を制御する制御手段であって、
前記各映像信号取込手段に対して第１モードの制御信号
を送出して、前記各映像信号取込手段から前記映像信号
線に、前記共通画素駆動電圧に映像信号電圧が加算され
た電圧を画素駆動電圧として供給させ、また、前記各映
像信号取込手段に対して第２モードの制御信号を送出し
て、前記各映像信号取込手段から前記映像信号線に、前
記共通画素駆動電圧から映像信号電圧が減算された電圧
を画素駆動電圧として供給させる制御手段を有すること
を特徴とする。

【０００５】また、本発明は、前記制御手段から送出さ
れる第１モードの制御信号が、第１乃至第５の制御信号
を有し、前記第１乃至第５の制御信号は、前記第５の制
御信号、前記第４の制御信号、および前記第３の制御信
号の順で、かつ、前記第５の制御信号の送出されている
間に前記第１の制御信号、および前記第２の制御信号の
順で、各映像信号取込手段に対して送出されることを特
徴とする。また、本発明は、前記制御手段から送出され
る第２モードの制御信号が、第１乃至第５の制御信号を
有し、前記第１乃至第５の制御信号は、前記第４の制御
信号、前記第１の制御信号、前記第２の制御信号、前記
第５の制御信号、および前記第３の制御信号の順で、各
映像信号取込手段に対して送出されることを特徴とす
る。

【０００６】また、本発明は、前記第１の手段が、第２
の電極に第１の基準電圧が印加される電界効果型トラン
ジスタで、第１の電極が前記第１の電界効果型トランジ
スタの制御電極に接続される第２の電界効果型トランジ
スタと、第２の電極が前記第２の電界効果型トランジス
タの第１の電極に接続され、第１の電極が前記第１の電
界効果型トランジスタの第２の電極に接続される第３の
電界効果型トランジスタと、第２の電極が前記第１の電
界効果型トランジスタの第１の電極に接続される電界効
果型トランジスタで、第１の電極に前記共通画素駆動電
圧が印加される第４の電界効果型トランジスタとで構成
され、前記第３の手段は、第２の電極が第２の基準電圧
に接続される電界効果型トランジスタで、第１の電極が
前記第１の電界効果型トランジスタの第２の電極に接続
される第５の電界効果型トランジスタと、第２の電極が
前記第１の電界効果型トランジスタの第１の電極に接続
され、第１の電極が前記映像信号線に接続される第６の
電界効果型トランジスタとで構成され、前記第２の電界
効果型トランジスタは、前記制御手段から出力される第
１の制御信号が制御電極に印加されたときにオンとさ
れ、前記第３および第４の電界効果型トランジスタは、
前記制御手段から出力される第２の制御信号が制御電極
に印加されたときにオンとされ、前記第５および第６の
電界効果型トランジスタは、前記制御手段から出力され
る第３の制御信号が制御電極に印加されたときにオンと
されることを特徴とする。

【０００７】また、本発明は、前記第２の手段が、第２
の電極に映像信号電圧が印加される第７の電界効果型ト
ランジスタと、第１の電極に第３の基準電圧が印加され
る電界効果型トランジスタで、第２の電極が前記第７の
電界効果型トランジスタの第１の電極に接続される第８
の電界効果型トランジスタと、前記第７の電界効果型ト
ランジスタの第１の電極と、前記第２の電界効果型トラ
ンジスタの第１の電極との間に接続される結合容量とで
構成され、前記第７の電界効果型トランジスタは、前記
制御手段から出力される第４の制御信号が制御電極に印
加されたときにオンとされ、前記第８の電界効果型トラ
ンジスタは、前記制御手段から出力される第５の制御信
号が制御電極に印加されたときにオンとされることを特
徴とする。また、本発明は、前記第２の手段が、表示デ
ータのビット数だけ設けられる複数のデータ入力手段を
有し、各データ入力手段は、表示データの各ビット値を
格納するラッチ部と、第２の電極が前記ラッチ部に接続
される第７の電界効果型トランジスタと、第１の電極に
第３の基準電圧が印加される電界効果型トランジスタ
で、第２の電極が前記第７の電界効果型トランジスタの
第１の電極に接続される第８の電界効果型トランジスタ
と、前記第７の電界効果型トランジスタの第１の電極
と、前記第２の電界効果型トランジスタの第１の電極と
の間に接続される結合容量とで構成され、前記各データ
入力手段の第７の電界効果型トランジスタは、前記制御
手段から出力される第４の制御信号が制御電極に印加さ
れたときにオンとされ、前記各データ入力手段の第８の
電界効果型トランジスタは、前記制御手段から出力され
る第５の制御信号が制御電極に印加されたときにオンと
されることを特徴とする。

【０００８】また、本発明は、前記駆動手段が、前記映
像信号取込手段を２系統有し、さらに、前記２系統映像
信号取込手段から各映像信号線に対して、交互に画素駆
動電圧を供給する複数の選択手段を有することを特徴と
する。また、本発明は、前記各電界効果型トランジスタ
が、制御電極下のチャネル形成領域が多結晶シリコンで
あることを特徴とする。また、本発明は、前記マトリク
ス状に設けられる複数の画素、前記複数の映像信号線、
および前記駆動手段が、液晶表示素子内に組み込まれて
いることを特徴とする。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。

【００１０】［実施の形態１］図１は、本発明のＰｏｌ
ｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュールに適用される
電圧再生回路の一例の回路構成を示す回路図である。図
２は、図１に示す電圧再生回路に入力される外部パルス
波形（φ１〜φ３）の一例と、各外部パルス波形（φ１
〜φ３）入力時の各ノードの電圧波形を模式的に示す図
である。この図１に示す電圧再生回路は、ＮＭＯＳトラ
ンジスタのみで構成したものであり、図１において、Ｍ
１〜Ｍ６はＭＯＳトランジスタ、Ｃ０は負荷容量であ
る。また、Ｎ１〜Ｎ７は図１に示す電圧再生回路の各ノ
ードを表し、ノード（Ｎ７）は図１に示す電圧再生回路
の出力端（ＶＯＵＴ）である。また、バイアス電圧（Ｖ
Ｄ１，ＶＤ２，Ｖ１）の接続されているノード（Ｎ１，
Ｎ５，Ｎ６）以外のノードは、簡単のため、初期状態
（ＧＮＤ）にあるとする。また、ＶＤ１，ＶＤ２は高電
圧で、ここでは簡単のため、ＶＤ１＝ＶＤ２とする。さ
らに、Ｖ１は出力したい電圧で、この場合、下記（１）
式の条件が満たされているものとする。

【００１１】

【数１】 Ｖ１＜ＶＤ１−Ｖｔｈ（Ｍ３）−Ｖｔｈ（Ｍ２またはＭ５） ・・・・・・・・・・・・・・・・ （１） ここで、Ｖｔｈ（Ｍｎ）は、ＭＯＳトランジスタ（Ｍ
ｎ）のしきい値電圧である。

【００１２】以下に、前記条件下で、図１に示す電圧再
生回路の動作を説明する。 （一）外部パルス（φ１）が、Ｌｏｗレベル（ＧＮＤ；
以下、単に、Ｌレベルと称する。）からＨｉｇｈレベル
（ＰＶＨ１；以下、単に、Ｈレベルと称する。）に変わ
ると、ＭＯＳトランジスタ（Ｍ１）がＯＮ状態になる。
なお、Ｈレベル（ＰＶＨ１）は、下記（２）式を満足す
る必要がある。

【００１３】

【数２】 ＰＶＨ１＞Ｖ１＋Ｖｔｈ（Ｍ４またはＭ６） ＋Ｖｔｈ（Ｍ３）＋Ｖｔｈ（Ｍ２またはＭ５） ・・・・・・・・・・・・・・・・ （２） ここでは簡単のため、ＰＶＨ１＝ＶＤ１とすると、ＭＯ
Ｓトランジスタ（Ｍ１）がＯＮ状態になると、ノード
（Ｎ２）の電圧は、ＧＮＤから（ＶＤ１−Ｖｔｈ（Ｍ
１））になる。ここで、外部パルス（φ１）が再びＬレ
ベルになり、ＭＯＳトランジスタ（Ｍ１）がＯＦＦ状態
になる。なお、厳密には、この時、ＭＯＳトランジスタ
（Ｍ１）のゲートとノード（Ｎ２）との結合容量（Ｃ１
２）により、下記（３）式に示すように、ΔＶ程度の電
圧変動があるが、容量（Ｃ２）を十分大きくすることで
実用上無視できる値とすることができるため、以降の議
論では言及しない。

【００１４】

【数３】

【００１５】ここで、Ｃ２はノード（Ｎ２）の全容量で
ある。 （二）外部パルス（φ２）が、Ｌレベル（ＧＮＤ）から
Ｈレベル（ＰＶＨ２）に変わると、ＭＯＳトランジスタ
（Ｍ２）とＭＯＳトランジスタ（Ｍ４）とがＯＮ状態に
なる。なお、Ｈレベル（ＰＶＨ２）は、下記（４）式を
満足する必要がある。

【００１６】

【数４】 ＰＶＨ２＞Ｖ１＋Ｖｔｈ（Ｍ４またはＭ６） ＋Ｖｔｈ（Ｍ３）＋Ｖｔｈ（Ｍ２またはＭ５） ・・・・・・・・・・・・・・・・ （４） この時、ＭＯＳトランジスタ（Ｍ３）は、ノード（Ｎ
２）の電圧をゲート電圧とするダイオード接続となって
いるので、ノード（Ｎ２）の電圧が（Ｖ１＋Ｖｔｈ（Ｍ
３））になったところで、ＭＯＳトランジスタ（Ｍ３）
はピンチオフして電流は止まる。ここで、外部パルス
（φ２）が、再びＬレベルになり、ＭＯＳトランジスタ
（Ｍ２）およびＭＯＳトランジスタ（Ｍ４）はＯＦＦ状
態になる。したがって、ＭＯＳトランジスタ（Ｍ３）の
ゲート電圧であるノード（Ｎ２）は、Ｖ１＋Ｖｔｈ（Ｍ
３）に保持される。

【００１７】（三）外部パルス（φ３）が、Ｌレベル
（ＧＮＤ）からＨレベル（ＰＶＨ３）に変わると、ＭＯ
Ｓトランジスタ（Ｍ５）とＭＯＳトランジスタ（Ｍ６）
とがＯＮ状態になる。なお、Ｈレベル（ＰＶＨ３）は、
下記（５）式を満足する必要がある。

【００１８】

【数５】 ＰＶＨ３＞Ｖ１＋Ｖｔｈ（Ｍ４またはＭ６） ＋Ｖｔｈ（Ｍ３）＋Ｖｔｈ（Ｍ２またはＭ５） ・・・・・・・・・・・・・・・・ （５） これにより、ノード（Ｎ６）→ＭＯＳトランジスタ（Ｍ
５）→ノード（Ｎ３）→ＭＯＳトランジスタ（Ｍ３）→
ノード（Ｎ４）→ＭＯＳトランジスタ（Ｍ６）→出力端
（ＶＯＵＴ）と繋がる電圧（電流）出力回路系統がＯＮ
状態となり、ノード（Ｎ６）から出力端（ＶＯＵＴ）に
電流が供給される。この時、出力端（ＶＯＵＴ）の先
に、電圧（Ｖ０；Ｖ０＜Ｖ１）の負荷容量（Ｃ０）が接
続されていると、負荷容量（Ｃ０）の電圧がＶ１になっ
たところで、ＭＯＳトランジスタ（Ｍ３）が再びピンチ
オフして電流供給が止まる。即ち、負荷容量（Ｃ０）の
値およびＭＯＳトランジスタ（Ｍ３）のしきい値電圧
（Ｖｔｈ（Ｍ３））に関係なく、負荷容量（Ｃ０）の電
圧をＶ１とすることができる。なお、図１では、ＮＭＯ
Ｓトランジスタのみを使用する電圧再生回路について説
明したが、図１に示す電圧再生回路は、ＰＭＯＳトラン
ジスタのみを使用する回路構成とすることも可能であ
り、さらに、ＣＭＯＳ構成とすることも可能である。例
えば、ＭＯＳトランジスタ（Ｍ２，Ｍ５）をＰＭＯＳト
ランジスタ、ＭＯＳトランジスタ（Ｍ４，Ｍ６）をＮＭ
ＯＳトランジスタとするＣＭＯＳ構成としてもよい。

【００１９】図３は、図１に示す電圧再生回路を応用し
た応用回路の一例の回路構成を示す回路図である。図４
は、図３に示す応用回路に入力される外部パルス波形
（φ１〜φ５）の一例と、各外部パルス波形（φ１〜φ
５）入力時の各ノードの電圧波形を模式的に示す図であ
る。図３に示す回路は、図１に示す電圧再生回路に、ノ
ード（Ｎ２）に容量接続するための容量（Ｃ１）と、外
部パルス（φ４，φ５）により制御される２つのＭＯＳ
アナログスイッチトランジスタ（Ｍ７，Ｍ８）からなる
信号入力部を付加したのもである。ＭＯＳアナログスイ
ッチトランジスタ（Ｍ７）のドレインには、外部より供
給されるアナログ信号電圧が入力され、ＭＯＳアナログ
スイッチトランジスタ（Ｍ８）のソースには、基準バイ
アス電圧（ここではＶＳＳ＝ＧＮＤ）が印加される。ま
た、Ｖ１＝ＶＣＯＭとする。

【００２０】以下、図４を用いて、図３に示す応用回路
の動作を説明する。 （一）図４の時刻（ｔ７）までは、図１に示す電圧再生
回路の動作と同じなので、時刻（ｔ７）までの動作で、
ノード（Ｎ２）は、ＶＣＯＭ＋Ｖｔｈ（Ｍ３）の電圧に
なる。この時刻（ｔ７）まで間に、外部パルス（φ５）
をＨレベルにするのは、外部パルス（φ１，φ２）のパ
ルス動作とは無関係に、ノード（Ｎ８）をＶＳＳ（＝Ｇ
ＮＤ）にするためである。 （二）時刻（ｔ７）から時刻（ｔ８）の期間、外部パル
ス（φ４）がＨレベルになると、この期間のアナログ信
号電圧が、ノード（Ｎ８）に読み込まれ、容量（Ｃ１，
ＣＳ２）と、ＭＯＳトランジスタ（Ｍ７）のＯＮ抵抗で
決定される時定数で、ノード（Ｎ２）がアナログ信号電
圧に向かって変化する。この時刻（ｔ８）までに取り込
まれた電圧で、時刻（ｔ８）以降のノード（Ｎ２）の電
圧レベルが決定される。なお、容量（ＣＳ２）は、ノー
ド（Ｎ２）の寄生容量で、容量（Ｃ１）以外の容量であ
る。時刻（ｔ７）から時刻（ｔ８）までのノード（Ｎ
２）の電圧変動をＶＳ１とすると、時刻（ｔ８）以降の
ノード（Ｎ２）の電圧は、ＶＣＯＭ＋Ｖｔｈ（Ｍ３）＋
ＶＳ１となる。 （三）時刻（ｔ９）で外部パルス（φ３）がＨレベルと
なると、ＭＯＳトランジスタ（Ｍ５，Ｍ６）がＯＮ状態
となり、電圧（電流）出力回路系統がＯＮ状態になる
と、ノード（Ｎ６）から出力端（ＶＯＵＴ）に電流が供
給され、ＭＯＳトランジスタ（Ｍ３）がピンチオフする
（ＶＣＯＭ＋ＶＳ１）の電圧まで負荷容量（Ｃ０）を充
電する。即ち、ＭＯＳトランジスタ（Ｍ７）で読み込ん
だアナログ信号電圧（ＶＳ１）を電圧変動なしに、更に
ＭＯＳトランジスタ（Ｍ３）のしきい値電圧（Ｖｔｈ
（Ｍ３））の影響なく、ある基準電圧（ＶＣＯＭ）に加
算することができる。

【００２１】図３に示す応用回路において、外部パルス
の入力タイミングを変えることで、ある基準電圧（ＶＣ
ＯＭ）からアナログ信号電圧（ＶＳ１）を差し引くこと
も容易である。以下、図５を用いて、図３に示す応用回
路で、ある基準電圧（ＶＣＯＭ）からアナログ信号電圧
（ＶＳ１）を差し引く場合の動作を説明する。なお、図
５は、図３に示す応用回路に入力される外部パルス波形
（φ１〜φ５）の他の例と、各外部パルス波形（φ１〜
φ５）入力時の各ノードの電圧波形を模式的に示す図で
ある。 （一）まず、時刻（ｔ１１）から時刻（ｔ１２）の期間
で、外部パルス（φ４）をＨレベルにする。この時、図
４の場合と同様に、ノード（Ｎ８）は、アナログ信号電
圧（ＶＳ１’）になる。ここで、ＶＳ１’は、下記
（６）式を満足する電圧である。

【００２２】

【数６】 ＶＳ１＝（ＶＳ１’×Ｃ１）／（Ｃ１＋ＣＳ２） ・・・・・・・・・・・・・・・・ （６） （二）この後、時刻（ｔ１２）から時刻（ｔ１６）まで
の間、外部パルス（φ１）をＨレベルにし、次に、外部
パルス（φ２）をＨレベルにする一連の動作を行う。こ
れにより、時刻（ｔ１６）直後のノード（Ｎ２）の電圧
は、ノード（Ｎ８）が（ＶＳ１’）という条件下で、Ｖ
ＣＯＭ＋Ｖｔｈ（Ｍ３）となる。 （三）時刻（ｔ１７）で、外部パルス（φ５）をＨレベ
ルにすると、ノード（Ｎ８）はＶＳＳ（＝ＧＮＤ）レベ
ルに変化し、この結果、ノード（Ｎ２）の電圧は、ＶＣ
ＯＭ＋Ｖｔｈ（Ｍ３）−ＶＳ１になる。 （四）時刻（ｔ１９）で外部パルス（φ３）がＨレベル
となると、ＭＯＳトランジスタ（Ｍ５，Ｍ７）がＯＮ状
態となり、電圧（電流）出力回路系統がＯＮ状態になる
と、ノード（Ｎ６）から出力端（ＶＯＵＴ）に電流が供
給され、ＭＯＳトランジスタ（Ｍ３）がピンチオフする
（ＶＣＯＭ−ＶＳ１）の電圧まで負荷容量（Ｃ０）を充
電する。即ち、ＭＯＳトランジスタ（Ｍ７）で読み込ん
だアナログ信号電圧（ＶＳ１）を電圧変動なしに、更に
ＭＯＳトランジスタ（Ｍ３）のしきい値電圧（Ｖｔｈ
（Ｍ３））の影響なく、ある基準電圧（ＶＣＯＭ）から
差し引くことができる。図３に示す応用回路は、特に、
コモン電極に印加されるコモン電圧（本発明の共通画素
駆動電圧）に対して、正極性あるいは負極性の画素駆動
電圧を必要とする液晶表示モジュールの表示パネルの内
蔵駆動回路として有用である。例えば、ある基準電圧
（ＶＣＯＭ）を、コモン電極に印加されるコモン電圧と
すれば、図３に示す応用回路において、図４、図５に示
すようなパルス駆動を行うことにより、各画素電極に正
極性あるいは負極性を簡単に供給することができる。

【００２３】図６は、図１に示す電圧再生回路を応用し
た応用回路の他の例の回路構成を示す回路図である。図
７は、図６に示す応用回路に入力される外部パルス波形
（φ１〜φ５）の一例と、各外部パルス波形（φ１〜φ
５）入力時の各ノードの電圧波形を模式的に示す図であ
る。図６に示す回路は、図３に示す回路において、入力
信号を３ビットのデジタル信号としたものである。図６
に示す回路では、ビット数（図６では３ビット）に応じ
た数だけの結合容量（Ｃ１〜Ｃ３）をノード（Ｎ２）に
接続する。各結合容量（Ｃ３）を介してノード（Ｎ２）
に接続されるノード（Ｎ８）には、ＭＯＳアナログスイ
ッチトランジスタ（Ｍ９）とＭＯＳアナログスイッチト
ランジスタ（Ｍ１０）とが接続される。ここで、ＭＯＳ
アナログスイッチトランジスタ（Ｍ９）のドレインに
は、データラッチ部（ＬＴ１）から供給される入力デジ
タル信号（ＤＳ３）の信号電圧が入力され、ＭＯＳスイ
ッチトランジスタ（Ｍ１０）のソースには、基準バイア
ス電圧（ＶＳＳ＝ＧＮＤ）が印加される。同様に、結合
容量（Ｃ２）を介してノード（Ｎ２）に接続されるノー
ド（Ｎ９）には、ＭＯＳアナログスイッチトランジスタ
（Ｍ１１）とＭＯＳアナログスイッチトランジスタ（Ｍ
１２）とが接続され、ＭＯＳアナログスイッチトランジ
スタ（Ｍ１１）のドレインには、データラッチ部（ＬＴ
２）から供給される入力デジタル信号（ＤＳ２）の信号
電圧が入力され、ＭＯＳスイッチトランジスタ（Ｍ１
２）のソースには、基準バイアス電圧（ＶＳＳ＝ＧＮ
Ｄ）が印加される。同様に、結合容量（Ｃ１）を介して
ノード（Ｎ２）に接続されるノード（Ｎ１０）には、Ｍ
ＯＳアナログスイッチトランジスタ（Ｍ１３）とＭＯＳ
アナログスイッチトランジスタ（Ｍ１４）とが接続さ
れ、ＭＯＳアナログスイッチトランジスタ（Ｍ１３）の
ドレインには、データラッチ部（ＬＴ３）から供給され
る入力デジタル信号（ＤＳ１）の信号電圧が入力され、
ＭＯＳスイッチトランジスタ（Ｍ１４）のソースには、
基準バイアス電圧（ＶＳＳ＝ＧＮＤ）が印加される。入
力デジタル信号（ＤＳ１〜ＤＳ３）は、各々のデータラ
ッチ部（ＬＴ１〜ＬＴ３）でラッチされ、所望のタイミ
ングで、各ノード（Ｎ１１〜Ｎ１３）に出力される。こ
の各ノード（Ｎ１１〜Ｎ１３）に出力されるデジタル信
号電圧を、アナログ信号電圧に変換して、ノード（Ｎ
２）に出力し、前記図４と同様に動作させることによ
り、データラッチ部（ＬＴ１〜ＬＴ３）から出力される
３ビットのデジタル信号電圧に対応するアナログ信号電
圧（ＶＳ１）を電圧変動なしに、更にＭＯＳトランジス
タ（Ｍ３）のしきい値電圧（Ｖｔｈ（Ｍ３））の影響な
く、ある基準電圧（ＶＣＯＭ）に重畳することができ
る。この場合の動作は、前記図４を用いて説明した場合
と同じであるので、その詳細な説明は省略する。デジタ
ル・アナログ変換は、出力ノード（Ｎ１１〜Ｎ１３）に
信号電圧を出力する際に（例えば、３ビットの場合）そ
の電圧を、ＶＡ，２ＶＡ，４ＶＡになるような構成と
し、結合容量（Ｃ１〜Ｃ３）を同一容量の値としても良
いし、あるいは、出力ノード（Ｎ１１〜Ｎ１３）の信号
電圧は一定値とし、結合容量（Ｃ１〜Ｃ３）の値を、各
々ＣＡ，２ＣＡ，４ＣＡとしても良い。この際、容量
（ＣＳ２）による電圧効果が、実用上問題にならないレ
ベルに、結合容量（Ｃ１〜Ｃ３）を設定すれば良い。

【００２４】図８は、図６に示す応用回路に入力される
外部パルス波形（φ１〜φ５）の他の例と、各外部パル
ス波形（φ１〜φ５）入力時の各ノードの電圧波形を模
式的に示す図である。図８は、図６に示す回路におい
て、ある基準電圧（ＶＣＯＭ）からアナログ信号電圧
（ＶＳ１）を差し引く場合の、各外部パルス波形（φ１
〜φ５）の入力タイミングを示す図である。図６に示す
回路において、前記図５に示すタイミングで動作させる
ことにより、データラッチ部（ＬＴ１〜ＬＴ３）から出
力される３ビットのデジタル信号に対応するアナログ信
号電圧（ＶＳ１）を電圧変動なしに、更にＭＯＳトラン
ジスタ（Ｍ３）のしきい値電圧（Ｖｔｈ（Ｍ３））の影
響なく、ある基準電圧（ＶＣＯＭ）から差し引くことで
きる。この場合の動作は、前記図５を用いて説明した場
合と同じであるので、その詳細な説明は省略する。な
お、前記説明では、簡単のため、ＭＯＳトランジスタの
ゲートのＯＮ／ＯＦＦによるフローティングノードの変
動を無視して記載したが、現実の適用時には、これを考
慮すべきことは言うまでもない。さらに、通常の半導体
のような深いＷＥＬＬまたはＳＵＢ構造を持つデバイス
では、ソース変動による基板効果定数が大きく、前記応
用回路のような、しきい値電圧（Ｖｔｈ）設定後にゲー
ト電圧を変動させる使用法は、基板効果によるしきい値
電圧（Ｖｔｈ）シフト量が大きすぎて、本発明のねらい
であるしきい値電圧（Ｖｔｈ）の相殺が不十分である可
能性があるが、Ｐｏｌｙ−ＳｉＴｒ素子のＴＦＴ、また
はＳＯＩといった薄膜トランジスタでは基板効果が小さ
いため、実用可能である。

【００２５】図９は、本発明の実施の形態１のＰｏｌｙ
−ＳｉＴｒ−ＴＦＴ液晶表示モジュールの表示パネルの
等化回路を示す図である。なお、図９は回路図である
が、実際の幾何学的配置に対応して描かれており、ま
た、本実施の形態の液晶表示パネル（本発明の液晶表示
素子）では、走査信号線（Ｇ）が（ｍ）本で構成され、
映像信号線（Ｄ）が（ｎ）本で構成されているが、図９
では、走査信号線（Ｇ）は６本、映像信号線（Ｄ）は７
本しか図示していない。本実施の形態の液晶表示パネル
は、マトリクス状に配置される画素を有し、各画素は隣
接する２本の走査信号線（ゲート信号線または水平信号
線）（Ｇ）と、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）（Ｄ）との交差領域（４本の信
号線で囲まれた領域）内に配置される。各画素は、例え
ば、Ｐｏｌｙ−ＳｉＴｒからなる薄膜トランジスタ（Ｔ
ＦＴ）を有し、マトリクス状に配置された各画素の各列
毎の各薄膜トランジスタ（ＴＦＴ）のドレインは、それ
ぞれ映像信号線（Ｄ）に接続され、また、マトリクス状
に配置された各画素の各薄膜トランジスタ（ＴＦＴ）の
ソースは、画素電極（ＩＴＯ１）に接続される。なお、
ドレインおよびソースは、本来その間のバイアス極性に
よって決まるもので、本実施の形態のモジュールでは、
その極性は動作中反転するので、ドレイン、ソースは動
作中入れ替わるものであるが、本明細書では、便宜上一
方をドレイン、他方をソースと固定して説明する。

【００２６】映像信号線（Ｄ）は、ビデオ信号取り込み
回路（１１〜１７）を介して、対応するビデオ信号線
（Ｓ０〜Ｓ５）に接続される。ここで、各ビデオ信号取
り込み回路（１１〜１７）は、前記図３に示す応用回路
で構成され、さらに、各ビデオ信号取り込み回路（１１
〜１７）は、６個ずつグループ化され、各グループ毎の
ビデオ信号取り込み回路（１１〜１６）には、同一タイ
ミングの外部パルス（φ１〜φ５）が、制御回路部１０
０から入力される。また、マトリクス状に配置された各
画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート
は、それぞれ走査信号線（Ｇ）に接続され、この走査信
号線（Ｇ）は、垂直走査回路１１０に接続される。各薄
膜トランジスタ（ＴＦＴ）は、ゲートに正のバイアス電
圧を印加すると導通し、ゲートに負のバイアス電圧を印
加すると不導通になる。また、画素電極（ＩＴＯ１）と
コモン電極との間に液晶層が設けられるので、各画素電
極（ＩＴＯ１）には、液晶容量（Ｃ_LC）が等化的に接続
され、また、前段の走査信号線（Ｇ）と画素電極（ＩＴ
Ｏ１）との間には、保持容量（Ｃａｄｄ）が接続され
る。なお、ビデオ信号取り込み回路（１１〜１７）、制
御回路部１００、垂直走査シフトレジスタ（ＶＳＲ）、
および垂直走査回路１１０は、液晶表示パネルに組み込
まれており、薄膜トランジスタ（ＴＦＴ）と同じくＰｏ
ｌｙ−ＳｉＴｒで構成され、同一の基板上に形成され
る。

【００２７】以下、本実施の形態の液晶表示パネルの動
作について簡単に説明する。図９に示す垂直走査回路１
１０は、スタートパルス（ＤＹ）および垂直駆動用クロ
ック信号（ＣＬＹ）により走査信号線（Ｇ）を順次選択
して、選択した走査信号線（Ｇ）に正のバイアス電圧を
出力する。これにより、選択された走査信号線（Ｇ）を
ゲートとする薄膜トランジスタ（ＴＦＴ）がオンとな
る。また、制御回路部１００は、スタートパルス（Ｄ
Ｘ）および水平駆動用クロック信号（ＣＬＸ）により、
各グループ毎のビデオ信号取り込み回路（１１〜１６）
に、外部パルス（φ１〜φ５）を出力し、これにより、
各グループを構成する各ビデオ信号取り込み回路（１１
〜１６）により、ビデオ信号線（Ｓ０〜Ｓ５）から６分
割されたビデオ信号が、対応する６本の映像信号線
（Ｄ）に出力される。したがって、選択された走査信号
線（Ｇ）をゲートとする薄膜トランジスタ（ＴＦＴ）に
対応する画素に、取り込まれたビデオ信号（ビデオ信号
の電圧）が書き込まれ、液晶表示パネルに表示される。

【００２８】図１０は、本実施の形態のＰｏｌｙ−Ｓｉ
Ｔｒ−ＴＦＴ液晶表示モジュールの周辺回路の概略回路
構成を示すブロック図である。同図において、ＴＦＴ−
ＬＣＤは液晶表示パネル、３０１はコントロールＩＣ回
路、３０２はディジタル／アナログ（Ｄ／Ａ）変換器、
３０４はサンプルホールド回路、３０５はドライバＩＣ
回路、３０６は信号処理回路である。本体側から送信さ
れる表示データ（Ｒ（赤）・Ｇ（緑）・Ｂ（青）の中の
１つ）はＤ／Ａ変換器３０２でアナログのビデオ信号と
される。なお、本体側からビデオ信号が供給される場合
には、前記Ｄ／Ａ変換器３０２は必要ない。図９に示す
液晶表示パネルでは、映像信号線（Ｄ）を６相に分けて
駆動（走査）するため、ビデオ信号もそれに併せて６相
に分割する必要がある。そのため、Ｄ／Ａ変換器３０２
からのビデオ信号は、水平駆動用クロック信号（ＣＬ
Ｘ）と同期したサンプルホールド（Ｓ／Ｈ）用クロック
に基づき、サンプルホールド回路３０４で６相に分割さ
れる。さらに、この６相に分割されたビデオ信号は、タ
イミングが調整されて同一の位相とされ、サンプルホー
ルド回路３０４から出力される。さらに、６相に分割さ
れたビデオ信号は、信号処理回路３０６で、増幅処理・
γ処理・交流化処理が施され、液晶表示パネル（ＴＦＴ
−ＬＣＤ）のビデオ信号線（Ｓ１〜Ｓ６）に供給され
る。ここで、γ処理は、液晶層のガンマ特性を補正する
ための信号処理であり、交流化処理は、液晶層に直流電
圧が印加されるのを防止するための信号処理である。な
お、サンプルホールド回路３０４と信号処理回路３０６
の順序を入れ替えた回路構成とすることも可能である。
また、前記図９に示す液晶表示パネルは、多色表示可能
なカラー液晶表示パネルであってもよく、その場合に
は、Ｒ・Ｇ・Ｂの各表示データを、それぞれＤ／Ａ変換
器３０２でビデオ信号に変換し、当該各ビデオ信号をそ
れぞれサンプルホールド回路３０４で６相に分割し、液
晶表示パネルのビデオ信号線（Ｓ１〜Ｓ６）に供給する
ようにすればよい。但し、多色表示可能なカラー液晶表
示パネルにおいては、前記図９に示す液晶表示パネル
に、Ｒ・Ｇ・Ｂ用の薄膜トランジスタ（ＴＦＴ）、Ｒ・
Ｇ・Ｂ用の映像信号線（Ｄ）およびカラーフィルタを設
け、Ｒ・Ｇ・Ｂのビデオ信号をそれぞれの映像信号線
（Ｄ）に供給する必要がある。また、１個の半導体集積
回路（ＬＳＩ）で構成されるコントロールＩＣ回路３０
１は、本体側からの水平同期信号（Ｈ−ＳＹＮＣ）、垂
直同期信号（Ｖ−ＳＹＮＣ）、クロックパルス（ＣＬ
Ｋ）に基づいて、水平駆動用クロック信号（ＣＬＸ）、
垂直駆動用クロック信号（ＣＬＹ）等を生成する。ま
た、ドライバＩＣ回路３０５は、水平駆動用クロック信
号（ＣＬＸ）、垂直駆動用クロック信号（ＣＬＹ）等
を、液晶表示パネル（ＴＦＴ−ＬＣＤ）を動作させるた
めに必要な電圧まで増幅する。

【００２９】一般に、液晶層は、長時間同じ電圧（直流
電圧）が印加されていると、液晶層の傾きが固定化さ
れ、結果として残像現象を引き起こし、液晶層の寿命を
縮めることになる。これを防止するために、液晶表示装
置においては、コモン電極に印加する電圧を基準にし
て、画素電極（ＩＴＯ１）に印加する駆動電圧を、一定
時間毎に正電圧側／負電圧側に変化（一般に、これを交
流化と呼んでいる。）させるようにしている。

【００３０】以下、本実施の形態のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示モジュールにおける交流化駆動方法に
ついて説明する。液晶層に交流電圧を印加する駆動方法
として、コモン対称法とコモン反転法の２通りの方法が
知られている。本実施の形態のＰｏｌｙ−ＳｉＴｒ−Ｔ
ＦＴ液晶表示モジュールにおいては、制御回路部１００
から供給する外部パルス（φ１〜φ５）のタイミング
を、図４に示すタイミングの第１モードのパルス信号、
あるいは図５に示すタイミングの第２モードのパルス信
号に変化させることにより、どちらの方式にも対応可能
である。例えば、奇数フレームの奇数ラインに正極性の
ビデオ信号を、奇数フレームの偶数ラインに負極性のビ
デオ信号を印加し、さらに、偶数フレームの奇数ライン
に負極性のビデオ信号を、また、偶数フレームの偶数ラ
インに正極性のビデオ信号を印加する交流化駆動方法を
採用する場合であっても、一走査ライン毎に、制御回路
部１００から図４に示すタイミングの外部パルス（φ１
〜φ５）、あるいは図５に示すタイミングの外部パルス
（φ１〜φ５）を、各ビデオ信号取り込み回路（１１〜
１７）に供給することにより容易に対応可能である。

【００３１】また、前記コモン対称法の一つに、ドット
反転法が知られている。このドット反転法では、例え
ば、奇数フレームの奇数ラインでは、奇数番目の映像信
号線（Ｄ）に負極性の階調電圧が、また、偶数番目の映
像信号線（Ｄ）に正極性の階調電圧が印加される。さら
に、奇数フレームの偶数ラインでは、奇数番目の映像信
号線（Ｄ）に正極性の階調電圧が、また、偶数番目の映
像信号線（Ｄ）に負極生の階調電圧が印加される。ま
た、各ライン毎の極性はフレーム毎に反転され、偶数フ
レームの奇数ラインでは、奇数番目の映像信号線（Ｄ）
に正極性の階調電圧が、また、偶数番目の映像信号線
（Ｄ）に負極性の階調電圧が印加される。また、偶数フ
レームの偶数ラインでは、奇数番目の映像信号線（Ｄ）
に負極性の階調電圧が、また、偶数番目の映像信号線
（Ｄ）に正極性の階調電圧が印加される。本実施の形態
のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュールにお
いて、前記ドット反転法を採用する場合には、例えば、
図１１に示すように、映像信号線（Ｄｎ）に設けられる
ビデオ信号取り込み回路２１に供給する外部パルス（φ
１〜φ５）のタイミングを、例えば、図４に示すタイミ
ングとし、映像信号線（Ｄｎ）に隣接する映像信号線
（Ｄｎ＋１）に設けられるビデオ信号取り込み回路２２
に供給する外部パルス（φ１〜φ５）のタイミングを、
例えば、図５に示すタイミングとし、１ライン毎で、か
つ、１フレーム毎に切り換えるようにすればよい。

【００３２】なお、図１１において、ＴＧ１〜ＴＧ４は
トランスファゲート回路、ＳＡは、図４に示すタイミン
グの外部パルス（φ１〜φ５）が供給される信号線、Ｓ
Ｂは図５に示すタイミングの外部パルス（φ１〜φ５）
が供給される信号線である。また、ＳＳＡは、ゲート切
替え信号が供給される信号線であり、このゲート切替え
信号（ＳＳＡ）を、１ライン毎で、かつ、１フレーム線
毎に、ＨレベルあるいはＬレベルに切り換えることによ
り、隣接する映像信号線（Ｄｎ，Ｄｎ＋１）毎に設けら
れるビデオ信号取り込み回路（２１，２２）に供給する
外部パルス（φ１〜φ５）のタイミングを、１ライン毎
で、かつ、１フレーム毎に切り換える。

【００３３】さらに、本実施の形態のＰｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示モジュールにおいて、前記ドット反
転法を採用する場合に、図１２に示すような構成を採用
してもよい。図１２に示す構成では、各映像信号毎に２
系統のビデオ信号取り込み回路（３１ａ，３１ｂ，３２
ａ，３２ｂ）を設け、この２系統のビデオ信号取り込み
回路の一方に供給する外部パルス（φ１〜φ５）のタイ
ミングと、他方に供給する外部パルス（φ１〜φ５）の
タイミングとを異ならせる。即ち、ビデオ信号取り込み
回路（３１ａ，３２ａ）に供給する外部パルス（φ１〜
φ５）のタイミングを、例えば、図４に示すタイミング
とし、また、ビデオ信号取り込み回路（３１ｂ，３２
ｂ）に供給する外部パルス（φ１〜φ５）のタイミング
を、例えば、図５に示すタイミングとする。なお、図１
２において、ＴＧ１１〜ＴＧ１８はトランスファゲート
回路、ＳＡは、図４に示すタイミングの外部パルス（φ
１〜φ５）が供給される信号線、ＳＢは図５に示すタイ
ミングの外部パルス（φ１〜φ５）が供給される信号線
である。また、ＳＳＡは、ゲート切替え信号が供給され
る信号線であり、このゲート切替え信号（ＳＳＡ）によ
り、トランスファゲート回路（ＴＧ１１〜ＴＧ１４）を
交互にオンとすることにより、１ライン毎に、２系統の
ビデオ信号取り込み回路を交互に切り換えて、映像信号
線と接続し、かつ、１フレーム毎に、映像信号線に接続
する２系統のビデオ信号取り込み回路の接続順を交換す
る。即ち、奇数フレームの奇数番目のラインで、例え
ば、ビデオ信号取り込み回路３１ａを映像信号線（Ｄ
ｎ）に接続し、かつ、偶数ラインで、ビデオ信号取り込
み回路３１ｂを映像信号線（Ｄｎ）に接続し、また、偶
数フレームの奇数番目のラインで、ビデオ信号取り込み
回路３１ｂを映像信号線（Ｄｎ）に接続し、かつ、偶数
ラインで、ビデオ信号取り込み回路３１ａを映像信号線
（Ｄｎ）に接続する。なお、図１２に示す構成では、ト
ランスファゲート回路（ＴＧ１５〜ＴＧ１８）により、
ビデオ信号が１ライン毎に交互に、ビデオ信号取り込み
回路３１ａ、あるいはビデオ信号取り込み回路３１ｂに
取り込まれる。即ち、ビデオ信号取り込み回路３１ａが
映像信号線（Ｄｎ）に接続されている場合に、ビデオ信
号取り込み回路３１ｂには、ビデオ信号線（Ｓ０）か
ら、ビデオ信号が入力される。これにより、回路構成は
複雑になるが、ビデオ信号取り込みと、ビデオ信号の画
素書き込みとが分離されるので、タイミング調整等の点
で有利となる。なお、前記本実施の形態では、制御回路
部１００および垂直走査回路１１０を、液晶表示パネル
内に組み込まれた実施の形態について説明したが、本発
明はこれに限定されるものではなく、制御回路部１００
および垂直走査回路１１０は、液晶表示パネルの外部に
設けるようにしてもよい。

【００３４】［実施の形態２］図１３は、本発明の実施
の形態２のＴＦＴ方式の液晶表示モジュールの全体の概
略構成を示すブロック図である。本実施の形態の液晶表
示モジュールは、ビデオ信号がデジタル信号で入力され
る液晶表示モジュールであり、本実施の形態の液晶表示
モジュールは、液晶表示パネル２００と、表示制御装置
２０１と、制御回路部２０２とで構成される。液晶表示
パネル２００は、表示部２１０と、水平走査回路２２０
と、垂直走査回路２３０とから構成される。ここで、水
平走査回路２２０は、メモリアドレス選択回路（以下、
水平シフトレジスタ回路と称する。）２２１と、ラッチ
回路部２２２と、ビデオ信号取り込み回路（４１１〜４
１ｎ）とから構成される。各ビデオ信号取り込み回路
（４１１〜４１ｎ）は、前記図６に示す応用回路で構成
され、さらに、各ビデオ信号取り込み回路（４１１〜４
１ｎ）には、同一タイミングの外部パルス（φ１〜φ
５）が、制御回路部２０２から入力される。また、液晶
表示パネル２００の表示部２１０は、前記図９に示すも
のと同じである。表示制御装置２０１は、１個の半導体
集積回路（ＬＳＩ）から構成され、表示制御装置２０１
には、クロック信号、ディスプレイタイミング信号、水
平同期信号、垂直同期信号の各表示制御信号および表示
用データ（Ｒ・Ｇ・Ｂ）が、コンピュータ本体側から送
信されてくる。

【００３５】次に、表示データが３ビットの場合におけ
る、本実施の形態の液晶表示モジュールの動作の概略を
説明する。表示制御装置２０１は、垂直同期信号入力後
に、第１番目のディスプレイタイミング信号が入力され
ると、これを第１番目の表示ラインと判断して垂直走査
回路２３０にスタートパルス（ＳＹ）を出力する。ま
た、表示制御装置２０１は、水平同期信号に基づいて、
１水平走査時間毎に、表示部２１０の各走査信号線
（Ｇ）に順次正のバイアス電圧を印加するように、垂直
走査回路２３０に１水平走査時間周期のシフトクロック
である垂直駆動用クロック信号（ＣＬＹ）を出力する。
これにより、垂直走査回路２３０は、走査信号線（Ｇ）
を順次選択して、選択した走査信号線（Ｇ）に正のバイ
アス電圧を出力し、選択された走査信号線（Ｇ）にゲー
トが接続される薄膜トランジスタ（ＴＦＴ）を１走査期
間オンとする。

【００３６】表示制御装置２０１は、ディスプレイタイ
ミング信号が入力されると、これを表示開始位置と判断
し、受け取った単純１列の３ビットの表示データを、水
平走査回路２２０のラッチ回路部２２２に出力する。同
時に、表示制御装置２０１は、水平シフトレジスタ回路
２２１に、スタートパルス（ＤＸ）と、表示データラッ
チ用クロックを出力する。これにより、水平シフトレジ
スタ回路２２１は、ラッチ回路部２２２に、表示データ
取り込み用シフトパルスを順次出力する。ラッチ回路部
２２２は、この表示データ取り込み用シフトパルスによ
り、表示データを順次格納し、ビデオ信号取り込み回路
（４１１〜４１ｎ）の各データラッチ部（図６に示すＬ
Ｔ１〜ＬＴ３）に入力する。各データラッチ部（ＬＴ１
〜ＬＴ３）は、外部パルス（φ１〜φ５）の入力前に、
ラッチ回路部２２２からのデータをラッチし、前記図
７、図８を用いて説明した手順で、各映像信号線（Ｄ１
〜Ｄｎ）にビデオ信号を供給する。これにより、選択さ
れた走査信号線（Ｇ）にゲートが接続される薄膜トラン
ジスタ（ＴＦＴ）を有する画素に、表示データに対応し
た階調電圧が書き込まれ、表示部２１０に画像が表示さ
れる。

【００３７】本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦ
Ｔ液晶表示モジュールにおいても、制御回路部２０２か
ら供給する外部パルス（φ１〜φ５）のタイミングを、
図７あるいは図８に示すタイミングに変化させることに
より、前記したコモン対称法あるいはコモン反転法のど
ちらの交流化駆動にも対応可能である。また、本実施の
形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示モジュール
において、前記ドット反転法を採用する場合でも、例え
ば、前記図１１に示すような方法により容易に対応可能
である。即ち、映像信号線（Ｄｎ）に設けられるビデオ
信号取り込み回路２１に供給する外部パルス（φ１〜φ
５）のタイミングを、例えば、図７に示すタイミングと
し、映像信号線（Ｄｎ）に隣接する映像信号線（Ｄｎ＋
１）に設けられるビデオ信号取り込み回路２２に供給す
る外部パルス（φ１〜φ５）のタイミングを、例えば、
図８に示すタイミングとし、１ライン毎で、かつ、１フ
レーム毎に切り換えるようにすればよい。

【００３８】さらに、本実施の形態のＰｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示モジュールにおいても、前記ドット
反転法を採用する場合に、前記図１２に示すような構成
を採用してもよい。即ち、各映像信号毎に２系統のビデ
オ信号取り込み回路（３１ａ，３１ｂ，３２ａ，３２
ｂ）を設け、ビデオ信号取り込み回路（３１ａ，３２
ａ）に供給する外部パルス（φ１〜φ５）のタイミング
を、例えば、図７に示すタイミングとし、また、ビデオ
信号取り込み回路（３１ｂ，３２ｂ）に供給する外部パ
ルス（φ１〜φ５）のタイミングを、例えば、図８に示
すタイミングとし、１ライン毎に、２系統のビデオ信号
取り込み回路を交互に切り換えて映像信号線と接続し、
かつ、１フレーム毎に、映像信号線に接続する２系統の
ビデオ信号取り込み回路の接続順を交換すればよい。な
お、図１３に示す水平走査回路２２０および垂直走査回
路２３０は、液晶表示パネルに組み込まれており、薄膜
トランジスタ（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒで
構成され、同一の基板上に形成される。なお、前記各実
施の形態では、本発明をポリ・シリコン・トランジスタ
を使用したＴＦＴ方式のモジュールに適用した実施の形
態について説明したが、本発明はこれに限定されるもの
ではなく、本発明は、アモルファス・シリコン・トラン
ジスタを使用したＴＦＴ方式のモジュールに適用可能で
ある。以上、本発明者によってなされた発明を、前記実
施の形態に基づき具体的に説明したが、本発明は、前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。本発明によれば、各画素に駆動電圧を
供給する電界効果型トランジスタのしきい値電圧のバラ
ツキにより、液晶表示素子の表示画面に生じる線状の模
様を防止して、液晶表示素子の表示画面の表示品質を向
上させることが可能となる。

【図面の簡単な説明】

【図１】本発明のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示
モジュールに適用される電圧再生回路の一例の回路構成
を示す回路図である。

【図２】図１に示す電圧再生回路に入力される外部パル
ス波形（φ１〜φ３）の一例と、各外部パルス波形（φ
１〜φ３）入力時の各ノードの電圧波形を模式的に示す
図である。

【図３】図１に示す電圧再生回路を応用した応用回路の
一例の回路構成を示す回路図である。

【図４】図３に示す応用回路に入力される外部パルス波
形（φ１〜φ５）の一例と、各外部パルス波形（φ１〜
φ５）入力時の各ノードの電圧波形を模式的に示す図で
ある。

【図５】図３に示す応用回路に入力される外部パルス波
形（φ１〜φ５）の他の例と、各外部パルス波形（φ１
〜φ５）入力時の各ノードの電圧波形を模式的に示す図
である。

【図６】図１に示す電圧再生回路を応用した応用回路の
他の例の回路構成を示す回路図である。

【図７】図６に示す応用回路に入力される外部パルス波
形（φ１〜φ５）の一例と、各外部パルス波形（φ１〜
φ５）入力時の各ノードの電圧波形を模式的に示す図で
ある。

【図８】図６に示す応用回路に入力される外部パルス波
形（φ１〜φ５）の他の例と、各外部パルス波形（φ１
〜φ５）入力時の各ノードの電圧波形を模式的に示す図
である。

【図９】本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ−
ＴＦＴ液晶表示モジュールの液晶表示パネルの等化回路
を示す図である。

【図１０】本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示モジュールの周辺回路の概略回路構成
を示すブロック図である。

【図１１】本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示モジュールを、ドット反転法で駆動す
る場合の一構成例を示す要部構成図である。

【図１２】本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示モジュールを、ドット反転法で駆動す
る場合の他の構成例を示す要部構成図である。

【図１３】本発明の実施の形態２のＴＦＴ方式の液晶表
示モジュールの全体の概略構成を示すブロック図であ
る。

【図１４】各ＭＯＳトランジスタのしきい値電圧（Ｖｔ
ｈ）の電圧レベルのばらつきを回避するための一回路構
成を示す回路図である。

【符号の説明】

１１〜１７，２１，２２，３１ａ，３１ｂ，３２ａ，３
２ｂ，４１１〜４１ｎ…ビデオ信号取り込み回路、１０
０，２０２…制御回路部、１１０，２３０…垂直走査回
路、２００，ＴＦＴ−ＬＣＤ…液晶表示パネル、２０１
…表示制御装置、２１０…表示部、２２０…水平走査回
路、２２１…メモリアドレス選択回路（水平レジス
タ）、２２２…ラッチ回路部、３０１…コントロールＩ
Ｃ回路、３０２…ディジタル／アナログ（Ｄ／Ａ）変換
器、３０４…サンプルホールド回路、３０５…ドライバ
ＩＣ回路、３０６…信号処理回路、Ｃａｄｄ…保持容
量、ＣLC…液晶容量、Ｃ０…負荷容量、Ｃ１〜Ｃ３…結
合容量、ＣＳ２…寄生容量、Ｄ…映像信号線（ドレイン
信号線または垂直信号線）、ＦＦＴ…薄膜トランジス
タ、Ｇ…走査信号線（ゲート信号線または水平信号
線）、ＩＴＯ１…画素電極、ＬＴ…データラッチ部、
Ｍ，ＴＲ…電界効果型トランジスタ（ＭＯＳトランジス
タ）、Ｎ…ノード、Ｓ…ビデオ信号線、ＴＧ…トランス
ファゲート回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA31 NC12 NC23 NC34 NC62 ND09 ND15 ND60 NE10 5C006 AA22 AC02 AC18 AF64 BB16 BC06 BC20 BF34 BF50 FA24 FA26 5C080 AA10 BB05 CC03 DD05 DD11 FF10 JJ03 KK01

Claims (13)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に設けられる複数の画素
   と、 前記複数の画素の列（または行）方向の画素に画素駆動
   電圧を印加する複数の映像信号線と、 前記複数の映像信号線に画素駆動電圧を供給する駆動手
   段とを備える液晶表示装置であって、 前記駆動手段は、前記各映像信号線に画素駆動電圧を供
   給する複数の映像信号取込手段を有し、 前記各映像信号取込手段は、第１の電界効果型トランジ
   スタと、 前記第１の電界効果型トランジスタの制御電極の電圧値
   を、共通画素駆動電圧に対して、前記第１の電界効果型
   トランジスタのしきい値電圧分だけ補正した電圧値に設
   定する第１の手段と、 前記第１の電界効果型トランジスタの制御電極の電圧値
   を、前記第１の手段で補正された電圧値に映像信号電圧
   が重畳された電圧とする第２の手段と、 前記第２の手段で、制御電極の電圧値が前記第１の手段
   で補正された電圧値に映像信号電圧が重畳された電圧と
   された第１の電界効果型トランジスタと共に、前記共通
   画素駆動電圧に映像信号電圧が重畳された電圧を画素駆
   動電圧として、前記映像信号線に供給する第３の手段と
   を有することを特徴とする液晶表示装置。
2. 【請求項２】 前記駆動手段は、前記各映像信号取込手
   段を制御する制御手段であって、前記各映像信号取込手
   段に対して第１モードの制御信号を送出して、前記各映
   像信号取込手段から前記映像信号線に、前記共通画素駆
   動電圧に映像信号電圧が加算された電圧を画素駆動電圧
   として供給させ、また、前記各映像信号取込手段に対し
   て第２モードの制御信号を送出して、前記各映像信号取
   込手段から前記映像信号線に、前記共通画素駆動電圧か
   ら映像信号電圧が減算された電圧を画素駆動電圧として
   供給させる制御手段を有することを特徴とする請求項１
   に記載の液晶表示装置。
3. 【請求項３】 前記制御手段から送出される第１モード
   の制御信号は、第１乃至第５の制御信号を有し、 前記第１乃至第５の制御信号は、前記第５の制御信号、
   前記第４の制御信号、および前記第３の制御信号の順
   で、かつ、前記第５の制御信号の送出されている間に前
   記第１の制御信号、および前記第２の制御信号の順で、
   各映像信号取込手段に対して送出されることを特徴とす
   る請求項２に記載の液晶表示装置。
4. 【請求項４】 前記制御手段から送出される第２モード
   の制御信号は、第１乃至第５の制御信号を有し、 前記第１乃至第５の制御信号は、前記第４の制御信号、
   前記第１の制御信号、前記第２の制御信号、前記第５の
   制御信号、および前記第３の制御信号の順で、各映像信
   号取込手段に対して送出されることを特徴とする請求項
   ２に記載の液晶表示装置。
5. 【請求項５】 前記第１の手段は、第２の電極に第１の
   基準電圧が印加される電界効果型トランジスタで、第１
   の電極が前記第１の電界効果型トランジスタの制御電極
   に接続される第２の電界効果型トランジスタと、 第２の電極が前記第２の電界効果型トランジスタの第１
   の電極に接続され、第１の電極が前記第１の電界効果型
   トランジスタの第２の電極に接続される第３の電界効果
   型トランジスタと、 第２の電極が前記第１の電界効果型トランジスタの第１
   の電極に接続される電界効果型トランジスタで、第１の
   電極に前記共通画素駆動電圧が印加される第４の電界効
   果型トランジスタとで構成され、 前記第３の手段は、第２の電極が第２の基準電圧に接続
   される電界効果型トランジスタで、第１の電極が前記第
   １の電界効果型トランジスタの第２の電極に接続される
   第５の電界効果型トランジスタと、 第２の電極が前記第１の電界効果型トランジスタの第１
   の電極に接続され、第１の電極が前記映像信号線に接続
   される第６の電界効果型トランジスタとで構成され、 前記第２の電界効果型トランジスタは、前記制御手段か
   ら出力される第１の制御信号が制御電極に印加されたと
   きにオンとされ、 前記第３および第４の電界効果型トランジスタは、前記
   制御手段から出力される第２の制御信号が制御電極に印
   加されたときにオンとされ、 前記第５および第６の電界効果型トランジスタは、前記
   制御手段から出力される第３の制御信号が制御電極に印
   加されたときにオンとされることを特徴とする請求項３
   または請求項４に記載の液晶表示装置。
6. 【請求項６】 前記第２の手段は、第２の電極に映像信
   号電圧が印加される第７の電界効果型トランジスタと、 第１の電極に第３の基準電圧が印加される電界効果型ト
   ランジスタで、第２の電極が前記第７の電界効果型トラ
   ンジスタの第１の電極に接続される第８の電界効果型ト
   ランジスタと、 前記第７の電界効果型トランジスタの第１の電極と、前
   記第２の電界効果型トランジスタの第１の電極との間に
   接続される結合容量とで構成され、 前記第７の電界効果型トランジスタは、前記制御手段か
   ら出力される第４の制御信号が制御電極に印加されたと
   きにオンとされ、 前記第８の電界効果型トランジスタは、前記制御手段か
   ら出力される第５の制御信号が制御電極に印加されたと
   きにオンとされることを特徴とする請求項５に記載の液
   晶表示装置。
7. 【請求項７】 前記第２の手段は、表示データのビット
   数だけ設けられる複数のデータ入力手段を有し、 各データ入力手段は、表示データの各ビット値を格納す
   るラッチ部と、 第２の電極が前記ラッチ部に接続される第７の電界効果
   型トランジスタと、 第１の電極に第３の基準電圧が印加される電界効果型ト
   ランジスタで、第２の電極が前記第７の電界効果型トラ
   ンジスタの第１の電極に接続される第８の電界効果型ト
   ランジスタと、 前記第７の電界効果型トランジスタの第１の電極と、前
   記第２の電界効果型トランジスタの第１の電極との間に
   接続される結合容量とで構成され、 前記各データ入力手段の第７の電界効果型トランジスタ
   は、前記制御手段から出力される第４の制御信号が制御
   電極に印加されたときにオンとされ、 前記各データ入力手段の第８の電界効果型トランジスタ
   は、前記制御手段から出力される第５の制御信号が制御
   電極に印加されたときにオンとされることを特徴とする
   請求項５に記載の液晶表示装置。
8. 【請求項８】 前記制御手段は、各映像信号取込手段に
   対して、各フレームでｎ（ｎ≧１）ライン毎に、かつ１
   フレーム毎に送出される制御信号のモードが異なるよう
   に、前記第１モードの制御信号、あるいは、前記第２モ
   ードの制御信号を交互に送出することを特徴とする請求
   項２ないし請求項７のいずれか１項に記載の液晶表示装
   置。
9. 【請求項９】 前記制御手段は、奇数番目の映像信号線
   に画素駆動電圧を供給する各映像信号取込手段に対し
   て、各フレームでｎ（ｎ≧１）ライン毎に、かつ、１フ
   レーム毎に送出される制御信号のモードが異なるよう
   に、前記第１モードの制御信号、あるいは、前記第２モ
   ードの制御信号を交互に送出し、 また、偶数番目の映像信号線に画素駆動電圧を供給する
   各映像信号取込手段に対して、各フレームでｎ（ｎ≧
   １）ライン毎に、かつ、１フレーム毎に送出される制御
   信号のモードが異なるように、前記第２モードの制御信
   号、あるいは、前記第１モードの制御信号を交互に送出
   することを特徴とする請求項２ないし請求項７のいずれ
   か１項に記載の液晶表示装置。
10. 【請求項１０】 前記駆動手段は、前記映像信号取込手
    段を２系統有し、 さらに、前記２系統映像信号取込手段から各映像信号線
    に対して、交互に画素駆動電圧を供給する複数の選択手
    段を有することを特徴とする請求項１ないし請求項９の
    いずれか１項に記載の液晶表示装置。
11. 【請求項１１】 前記制御部は、前記２系統の一方の系
    統の各映像信号取込手段に対して前記第１モードの制御
    信号を、また、前記２系統の他方の系統の各映像信号取
    込手段に対して前記第２モードの制御信号を送出すると
    ともに、前記各選択手段に対して切替制御信号を送出
    し、 奇数番目の映像信号線に画素駆動電圧を供給する選択手
    段は、各フレームで１ライン毎に、かつ、１フレーム毎
    に画素駆動電圧を供給する系統が異なるように、前記２
    系統の一方の系統の映像信号取込手段、あるいは、前記
    ２系統の他方の系統の映像信号取込手段からの画素駆動
    電圧を各映像信号線に交互に供給し、 偶数番目の映像信号線に画素駆動電圧を供給する選択手
    段は、各フレームで１ライン毎に、かつ、１フレーム毎
    に画素駆動電圧を供給する系統が異なるように、前記２
    系統の他方の系統の映像信号取込手段、あるいは、前記
    ２系統の一方の系統の映像信号取込手段からの画素駆動
    電圧を、各映像信号線に交互に供給することを特徴とす
    る請求項１０に記載の液晶表示装置。
12. 【請求項１２】 前記各電界効果型トランジスタは、制
    御電極下のチャネル形成領域が多結晶シリコンであるこ
    とを特徴とする請求項１ないし請求項１１のいずれか１
    項に記載の液晶表示装置。
13. 【請求項１３】 前記マトリクス状に設けられる複数の
    画素、前記複数の映像信号線、および前記駆動手段は、
    液晶表示素子内に組み込まれていることを特徴とする請
    求項１ないし請求項１２のいずれか１項に記載の液晶表
    示装置。