KR100877260B1 - 표시 구동용 집적 회로 - Google Patents

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Abstract

표시 구동용 집적 회로는, 소정의 기준 전압에 기초하여 저항 분할에 의해 64 계조의 계조 표시 기준 전압을 생성하는 계조 표시 기준 전압 생성 회로와, 64 계조의 계조 표시 기준 전압에 기초하여 표시 데이터를 아날로그 변환하는 DA 변환 회로와, 계조 표시 기준 전압 생성 회로에 의해 생성된 64 계조의 계조 표시 기준 전압의 각각을 DA 변환 회로에 공급하기 위하여 서로 병렬로 설치된 64개의 기준 전압 배선으로 이루어지는 기준 전압 배선군을 구비하고, 64개의 기준 전압 배선은, 서로 인접하는 2개의 기준 전압 배선이 2계조 이상의 전위차를 갖도록 배치되어 있다.
Figure R1020060123587
액정 표시 장치, 계조 표시, DA 변환, 표시 구동용 집적 회로, 기준 전압 배선

Description

표시 구동용 집적 회로{DISPLAY DRIVING INTEGRATED CIRCUIT}
도 1은 본 발명의 실시 형태를 도시하는 것으로, 액정 표시 장치의 주요부 구성을 도시하는 블록도.
도 2는 상기 액정 표시 장치에 설치된 액정 패널의 주요부 구성을 도시하는 회로도.
도 3은 상기 액정 표시 장치의 인가 전압이 높을 때의 액정 구동 파형을 도시하는 파형도.
도 4는 상기 액정 표시 장치의 인가 전압이 낮을 때의 액정 구동 파형을 도시하는 파형도.
도 5는 상기 액정 표시 장치에 설치된 소스 드라이버의 개략 구성을 도시하는 블록도.
도 6은 상기 소스 드라이버의 상세 구성을 도시하는 블록도.
도 7은 상기 소스 드라이버에 설치된 계조 표시 기준 전압 발생 회로의 구성을 도시하는 블록도.
도 8은 상기 소스 드라이버에 설치된 DA 변환 회로의 구성을 도시하는 회로 도.
도 9a는 상기 DA 변환 회로에 설치된 아날로그 스위치의 구성을 설명하기 위한 도면, 도 9b는 상기 아날로그 스위치의 동작을 설명하기 위한 도면.
도 10은 상기 DA 변환 회로의 동작을 도시하는 진리값 표.
도 11은 상기 소스 드라이버에 설치된 DA 변환 회로의 다른 구성을 도시하는 회로도.
도 12는 상기 DA 변환 회로의 다른 구성의 동작을 도시하는 진리값 표.
도 13은 종래 기술을 나타내는 것으로, 액정 표시 장치의 주요부 구성을 도시하는 블록도.
도 14는 상기 액정 표시 장치에 설치된 액정 패널의 주요부 구성을 도시하는 회로도.
도 15는 상기 액정 표시 장치의 인가 전압이 높을 때의 액정 구동 파형을 도시하는 파형도.
도 16은 상기 액정 표시 장치의 인가 전압이 낮을 때의 액정 구동 파형을 도시하는 파형도.
도 17은 상기 액정 표시 장치에 설치된 소스 드라이버의 개략 구성을 도시하는 블록도.
도 18은 상기 소스 드라이버의 상세 구성을 도시하는 블록도.
도 19는 상기 소스 드라이버에 설치된 계조 표시 기준 전압 생성 회로의 구성을 도시하는 블록도.
도 20은 상기 계조 표시 기준 전압 생성 회로에서의 액정 구동 출력 전압의 계조 표시 데이터에 관한 특성을 도시하는 그래프.
도 21은 상기 소스 드라이버에 설치된 DA 변환 회로의 구성을 도시하는 회로도.
도 22a는 상기 DA 변환 회로에 설치된 아날로그 스위치의 구성을 설명하기 위한 도면, 도 22b는 상기 아날로그 스위치의 동작을 설명하기 위한 도면.
도 23은 상기 DA 변환 회로의 동작을 나타내는 진리값 표.
도 24는 서로 인접하는 기준 전압 배선 사이에 끼인 이물을 설명하기 위한 도면.
도 25a 및 도 25b는 서로 인접하는 기준 전압 배선 사이에 끼인 이물이 DA 변환 회로로부터의 출력 전압에 미치는 영향을 설명하기 위한 도면.
도 26은 상기 계조 표시 기준 전압 발생 회로의 다른 구성을 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 액정 표시 장치
2 : 액정 패널
3 : 대향 전극(공통 전극)
4 : 소스 드라이버부
6 : 게이트 드라이버부
8 : 컨트롤러
9 : 액정 구동 전원
10 : 게이트 신호 라인
11 : 소스 신호 라인
12 : 액정 표시 소자
13 : 화소 전극
14 : 화소 용량
15 : TFT
34 : 액정 표시부
35 : 액정 구동 회로(액정 구동부)
D : 표시 데이터
S1, S2 : 제어 신호
[특허 문헌 1] 특허 제3472473호 명세서(평성 11년 10월 8일(1999년 10월 8일) 공개)
[비특허 문헌 1] 요코가와 전기 주식회사 테스터 사업부, 「TS6700 핸드북」, 요코가와 전기 주식회사 제조의 테스터 TS6700에 첨부된 메뉴얼, 요코가와 전기 주식회사, 2001년 6월, 359페이지
본 발명은, 그레이 스케일 레벨(이하, 계조 레벨이라 함)의 계조 표시 기준 전압을 생성하는 계조 표시 기준 전압 생성 회로와, 이 계조 표시 기준 전압에 기초하여 표시 데이터를 아날로그 변환하는 DA 변환 회로와, 이 계조 표시 기준 전압을 DA 변환 회로에 공급하기 위한 기준 전압 배선을 구비한 표시 구동용 집적 회로 및 표시 구동용 집적 회로의 배선 배치 결정 방법에 관한 것이다.
종래부터, 액티브 매트릭스 방식의 액정 표시 장치에 있어서, 저항 분할에 의해 얻어진 중간 전압에 의해 액정 소자를 구동하는 계조 표시 기준 전압 발생 회로가 알려져 있다(예를 들면, 특허 문헌 1 참조).
상기 계조 표시 기준 전압 발생 회로에서는, 저항 분할용 저항에 γ 보정이라고 불리는 저항비를 갖게 하고 있고, 이 저항비의 비율에 따라 액정 소자의 광학 특성을 보정하여, 보다 자연스러운 계조 표시를 실현하고 있다.
이하에, 상기 계조 표시 기준 전압 발생 회로를 구비한 액정 표시 장치의 구성과, 그 액정 표시 장치에서의 TFT(박막 트랜지스터) 방식의 액정 패널의 구성과, 그 액정 구동 파형 및 그 소스 드라이버의 구성을 설명한다.
도 13은, 종래 기술을 나타내는 것으로, 액정 표시 장치(901)의 주요부 구성을 도시하는 블록도이다. 도 14는, 액정 표시 장치(901)에 형성된 액정 패널(902)의 주요부 구성을 도시하는 회로도이다. 액정 표시 장치(901)는, 종래의 액티브 매트릭스 방식의 대표예인 TFT(박막 트랜지스터) 방식의 액정 표시 장치이다. 이 액정 표시 장치(901)는, 액정 표시부(934)와 그것을 구동하는 액정 구동 회로(액정 구동부)(935)를 구비하고 있다. 액정 표시부(934)는, TFT 방식의 액정 패널(902) 을 갖고 있다. 그리고, 액정 패널(902) 내에는, 액정 표시 소자(912)(도 14)와, 후에 상술하는 대향 전극(공통 전극)(903)이 설치되어 있다.
한편, 액정 구동 회로(935)에는, IC(집적 회로)로 이루어지는 소스 드라이버부(904) 및 게이트 드라이버부(906)와, 컨트롤러(908)와, 액정 구동 전원(909)이 탑재되어 있다. 그리고, 컨트롤러(908)는, 소스 드라이버부(904)에 표시 데이터(D) 및 제어 신호(S1)를 공급하는 한편, 게이트 드라이버부(906)에는 제어 신호(S2)를 공급한다.
액정 패널(902)에는, 소정의 간격을 두고 서로 평행하게 설치된 복수개의 게이트 신호 라인(910)과, 소정의 간격을 두고 게이트 신호 라인(910)과 직교하는 방향으로 서로 평행하게 설치된 복수개의 소스 신호 라인(911)이 배치되어 있다. 게이트 신호 라인(910)과 소스 신호 라인(911)의 각 교차점에는, 액정 표시 소자(912)가 각각 설치되어 있다. 각 액정 표시 소자(912)는, 화소 전극(913)과 화소 용량(914)과 TFT(915)를 갖고 있다. 화소 용량(914)의 일단은 화소 전극(913)에 결합되어 있고, 화소 전극의 타단은 대향 전극(903)에 결합되어 있다. TFT(915)는, 화소 전극(913)으로의 전압 인가를 온 오프 제어한다. TFT(915)의 소스는 소스 신호 라인(911)에 결합되고, 그 게이트는, 게이트 신호 라인(910)에 결합되며, 그 드레인은 화소 전극(913)에 결합되어 있다.
상기 구성의 액정 표시 장치(901)에 있어서, 외부로부터 입력된 표시 데이터는, 컨트롤러(908)를 통하여 디지털 신호인 표시 데이터(D)로서 소스 드라이버부(904)에 입력된다. 그러면, 소스 드라이버부(904)는, 입력된 표시 데이터(D)를 시분할하여 복수개의 소스 드라이버(905)에 래치하고, 그 후, D/A(digital/analogue) 변환한다. 그리고, 시분할된 표시 데이터(D)가 D/A 변환됨으로써 얻어진 계조 표시용의 아날로그 전압(이하, 「계조 표시 전압」이라 함)을, 소스 신호 라인(911)을 통해 액정 패널(902) 내의 대응하는 액정 표시 소자(912)에 출력한다.
소스 신호 라인(911)에는, 도 13에 도시하는 소스 드라이버부(904)로부터, 표시 대상 화소의 밝기에 따른 상기 계조 표시 전압이 공급된다. 한편, 게이트 신호 라인(910)에는, 게이트 드라이버부(906)로부터, 열 방향으로 배열된 TFT(915)를 순차적으로 온 하기 위한 주사 신호가 공급된다. 그리고, 온 상태의 TFT(915)를 통해, 상기 TFT(915)의 드레인에 접속된 화소 전극(913)에 소스 신호 라인(911)을 통해 계조 표시 전압이 인가되어, 상기 대향 전극(903)과 TFT(915) 간의 화소 용량(914)에 전하가 축적된다. 이렇게 하여, 액정의 광 투과율이 상기 계조 표시 전압에 따라 변화하여, 화소 표시가 행해지는 것이다.
도 15는 액정 표시 장치(901)의 인가 전압이 높을 때의 액정 구동 파형을 도시하는 파형도이고, 도 16은 인가 전압이 낮을 때의 액정 구동 파형을 도시하는 파형도이다. 소스 드라이버 구동 전압(925a, 925b)은, 소스 드라이버(905)에 의한 구동 전압을 나타내는 파형이다. 게이트 드라이버 구동 전압(926a, 926b)은, 게이트 드라이버(907)에 의한 구동 전압을 나타내는 파형이다. 대향 전극 전위(927a, 927b)는, 대향 전극(903)의 전위 파형을 나타내고 있다. 화소 전극 전압(928a, 928b)은, 화소 전극(913)의 전압 파형을 나타내고 있다. 여기서, 액정 재료에 인 가되는 전압은, 화소 전극(913)과 대향 전극(903) 간의 전위차에 의해 나타내어지고, 도 15·도 16에서는 사선으로 도시되어 있다.
예를 들면, 도 15의 경우에는, 게이트 드라이버부(906)(도 13)의 게이트 드라이버 구동 전압(926a)의 레벨이 「하이 레벨」인 기간만큼 TFT(915)(도 14)가 온하여, 소스 드라이버부(904)(도 13)의 소스 드라이버 구동 전압(925a)과 대향 전극(903)의 대향 전극 전위(927a) 간의 차이를 나타내는 전압이 화소 전극(914)에 인가된다. 그 후, 게이트 드라이버부(906)의 게이트 드라이버 구동 전압(926a)의 레벨은 「로우 레벨」로 되어, TFT(915)는 오프 상태로 된다. 그 경우에, 화소에는 화소 용량(914)이 존재하기 때문에, 전술한 전압이 유지된다.
도 16의 경우도 마찬가지이다. 단, 도 15와 도 16은 액정 재료에 인가되는 전압이 상이한 경우를 도시하고 있으며, 도 15의 경우는, 도 16의 경우와 비교하여 인가 전압이 높아져 있다. 이와 같이, 액정 재료에 인가하는 전압을 아날로그 전압으로 변화시킴으로써, 액정의 광 투과율을 아날로그적으로 변화시켜, 다계조 표시를 실현하고 있다. 또한, 표시 가능한 계조수는, 액정 재료에 인가되는 아날로그 전압의 선택 부분의 수에 따라 결정된다.
도 17은 소스 드라이버(905)의 개략 구성을 도시하는 블록도이고, 도 18은 그 상세 구성을 도시하는 블록도이다. 소스 드라이버(905)는, 시프트 레지스터(916)를 구비하고 있다. 시프트 레지스터(916)는, 컨트롤러(908)로부터 수취한 스타트 펄스(SP) 및 클럭(CK)을 포함하는 제어 신호(S1)에 기초하여 시프트 동작을 실행한다. 또한, 단자(S)는 캐스케이드 출력 단자이다.
소스 드라이버(905)에는, 입력 래치 회로(917)가 설치되어 있다. 입력 래치 회로(917)는, R(적), G(녹) 및 B(청)의 표시 데이터(DR, DG 및 DB)를 갖는 디지털 신호의 표시 데이터(D)를 래치한다. 입력 래치 회로(917)에 의해 래치된 표시 데이터는, 시프트 레지스터(916)의 시프트 동작에 따라, 시분할에 의해 64개의 샘플링 메모리(918)에 각각 기억된다.
그 후, 각 샘플링 메모리(918)에 기억된 표시 데이터는, 컨트롤러(908)로부터의 수평 동기 신호에 동기하여 생성되는 신호(도시 생략)에 기초하여 홀드 메모리(919)에 일괄 전송된다.
소스 드라이버(905)는, 계조 표시 기준 전압 생성 회로(923)를 구비하고 있다. 계조 표시 기준 전압 생성 회로(923)는, 외부 기준 전압 발생 회로(도 13에서의 액정 구동 전원(909)에 상당)로부터 공급되는 전압(VR)에 기초하여, 64 계조의 계조 표시 기준 전압을 생성한다.
각 홀드 메모리(919)에 일괄 전송된 표시 데이터는, 레벨 시프터 회로(920)를 통해 D/A 변환 회로(디지털·아날로그 변환 회로)(921)에 송출되어, 계조 표시 기준 전압 생성 회로(923)로부터의 각 레벨의 계조 표시 기준 전압에 기초하여 아날로그 전압 신호로 변환된다. 그리고, 각 출력 회로(922)에 의해, 각 액정 구동 전압 출력 단자(929)로부터, 상기 계조 표시 전압으로서, 각 액정 표시 소자(912)(도 14)에 결합된 소스 신호 라인(911)에 출력되는 것이다. 즉, 상기 계조 표시 기준 전압 생성 회로(923)에 의해 생성되는 계조 표시 기준 전압의 레벨수가 표시 가능한 계조수로 되는 것이다.
도 19는, 계조 표시 기준 전압 생성 회로(923)의 구성을 도시하는 블록도이다. 계조 표시 기준 전압 발생 회로(923)는, 전술한 바와 같은 복수의 계조 표시 기준 전압을 생성하여 중간 전압을 생성한다. 도 19에 도시하는 계조 표시 기준 전압 생성 회로(923)는, 64 종류의 계조 표시 기준 전압을 생성한다.
이 계조 표시 기준 전압 생성 회로(923)는, 9개의 기준 전압(중간조 전압)(VI0·VI8·VI16·VI24·VI32·VI40·VI48·VI56·VI63)이 입력되는 단자와, γ 보정을 위한 저항비를 갖게 한 8개의 저항 소자(R0∼R7)를 구비하고 있고, 저항 소자(R0)를 7 등분한 개소 및 저항 소자(R0∼R7)의 각각을 8 등분한 개소로부터 각각 64 종류의 전압 신호(V0∼V63)를 출력한다.
이와 같이, γ 보정이라고 불리는 저항비를 소스 드라이버부(904)의 소스 드라이버(905)에 설치된 계조 표시 기준 전압 생성 회로(923)에 내장하고, 상기 계조 표시 전압으로 변환하기 위한 액정 구동 출력 전압에, γ 보정의 저항비에 의해 절선 특성을 갖게 하도록 하고 있다. 따라서, 상기 저항비의 비율에 의해 액정 재료의 광학 특성을 보정함으로써, 액정 재료의 광학 특성에 맞춘 자연스러운 계조 표시를 행할 수 있다.
도 20은, 계조 표시 기준 전압 생성 회로(923)에서의 액정 구동 출력 전압의 계조 표시 데이터에 관한 특성을 도시하는 그래프이다. 횡축은 계조 표시 데이터(디지털 입력)를 나타내고, 종축은 액정 구동 출력 전압(아날로그 전압)을 나타내고 있다. 도 20에 도시하는 바와 같이, γ 보정의 저항비에 의한 절선 특성이 나타나고 있고, 이 절선 특성에 기초하여, 액정 재료의 광학 특성을 보정함으로써, 액정 재료의 광학 특성에 맞춘 자연스러운 계조 표시를 행할 수 있다.
각 D/A 변환 회로(921)는, 홀드 메모리(919)에 전송된 표시 데이터에 기초하여, 계조 표시 기준 전압 생성 회로(923)에 의해 생성되는 64개의 계조 표시 기준 전압(V0∼V63) 중의 1개를 선택하고, 출력 회로(922)에 기준 전압의 아날로그 레벨의 신호를 전달하고, 출력 회로(922)는 수취한 신호를 임피던스 변환하여, 액정 구동 전압 출력 단자(929)로부터 출력한다.
도 21은 DA 변환 회로(921)의 구성을 도시하는 회로도이고, 도 22a는 DA 변환 회로(921)에 설치된 아날로그 스위치(930)의 구성을 설명하기 위한 도면이며, 도 22b는 아날로그 스위치(930)의 동작을 설명하기 위한 도면이다. 도 23은, DA 변환 회로(921)의 동작을 나타내는 진리값 표이다.
64개의 계조 표시 기준 전압(V0∼V63)을 공급하는 기준 전압 배선이, 계조 표시 기준 전압 V0·V1·V2…V62·V63의 순서로 배치되어 있다. 각 아날로그 스위치(930)는, 도 22a 및 도 22b에 도시하는 바와 같이, 게이트(G)와 소스(A)와 드레인(B)을 갖고 있고, 게이트(G)가 "H(high level)"일 때에 온하여 소스(A)와 드레인(B)이 도통하고, 게이트(G)가 "L(low level)"일 때에 하이 임피던스(Z)로 되는 아날로그 스위치이다. 신호(D0B·D1B·D2B·D3B·D4B·D5B)는, 각각 신호(D0·D1·D2·D3·D4·D5)의 반전 신호이다. DA 변환 회로(921)는, 도 23에 나타내는 진리값 표에 따라, 64개의 계조 표시 기준 전압(V0∼V63) 중의 1개를 출력 단자(OUT)에 출력한다.
도 17 및 도 18에 도시하는 계조 표시 기준 전압 생성 회로(923)는, 소스 드 라이버(905) 내에 1회로만 존재하는 데에 대하여, D/A 변환 회로(921)는, 소스 드라이버(905)의 출력마다 존재하고, 그 회로수는 출력수와 동일하며, 도 18에 도시하는 예에서는 20개의 액정 구동 전압 출력 단자(929)가 있다. 이 때문에, 계조 표시 기준 전압 생성 회로(923)에서 생성한 계조 표시 기준 전압을 각 DA 변환 회로(921)에 공급하기 위해서는, 계조 표시 기준 전압 생성 회로(923)로부터 각 D/A 변환 회로(921)까지 각각 배선할 필요가 있다.
최근 액정 드라이버의 다계조, 다출력(예를 들면, 256 계조, 480 출력 등)이 진전하고 있고, 이와 같은 다계조, 다출력의 액정 드라이버인 소스 드라이버(5)의 테스트에 있어서는, 각 DA 변환 회로(921)로부터 출력되는 각각의 계조 전압치 전부가 각 레벨의 디지털 화상 데이터에 대응하여 올바르게 변환된 전압치로서 출력되고 있는지의 여부를 테스트할 필요가 있다.
왜냐하면, 소스 드라이버(5)는 실리콘 상에 미세한 회로를 집적한 집적 회로로서, 배선이 미세하게 되기 때문에 제조 공정에서 발생한 미소한 이물이, 집적 회로의 동작 불량을 일으키기 때문이다.
도 18에 도시하는 바와 같이 기준 전압 배선군(924)을 구성하는 각 기준 전압 배선은 소스 드라이버의 장변과 거의 동일한 길이이며, 다계조가 진행될수록 기준 전압 배선의 개수가 많아져, 기준 전압 배선의 칩에 차지하는 면적도 증대된다. 이 때문에, 미소한 이물에 의한 불량도 많이 발생한다.
도 24는, 이물(936)이 서로 인접하는 기준 전압 배선 사이에 끼인 경우의 각 기준 전압 배선의 전압 변동을 설명하기 위한 도면이다. 도 25a 및 도 25b는, 도 24의 상태에서, 이물(936)의 저항치가 DA 변환 회로(921)로부터의 출력 전압에 미치는 영향을 설명하기 위한 도면이다.
도 24는, 계조 표시 기준 전압(V16)을 공급하는 기준 전압 배선과 계조 표시 기준 전압(V17)을 공급하는 기준 전압 배선 사이에 이물(936)이 끼인 예를 도시하고 있다. 양 기준 전압 배선 간의 전위차는, 1 계조분의 전위차로 된다.
도 25a에 도시하는 바와 같이, 0V 내지 5V를 63개의 동일한 저항을 사용하여 분할하여 64 계조를 작성하는 계조 표시 기준 전압 생성 회로(923)에서, 전체의 저항치를 20㏀(20,000Ω)으로 한 경우, 1 계조를 생성하는 저항치는 약 317.46Ω(20㏀÷63≒317.46Ω)으로 되기 때문에, 1 계조의 전압은 약 79.37㎷(5V×317.46Ω÷20㏀≒0.07937V)로 된다.
1계조 사이에 1㏀(1000Ω)의 저항치가 있는 이물(936)이 끼인 경우, 끼인 계조의 합성 저항은, 1 계조분의 저항 317.46Ω와 이물의 저항이 병렬로 이어졌다고 생각되기 때문에, 약 240.96Ω(1/((1/317.46)+(1/1㏀))≒240.96Ω)으로 되어, 본래의 1 계조의 저항치 317.46Ω으로부터 76.50Ω만큼 변동한다. 이 때문에 전체의 저항치는 20㏀으로부터 19.9235㏀(약 19924Ω)으로 변동한다. 이 때, 해당 개소의 전압은 약 60.47㎷(5V×240.96Ω÷19.9235㏀≒0.0605)로 되어, 이물(936)이 끼인 것에 의한 본래의 전압 79.37㎷로부터의 변동은, 18.9㎷(79.37-60.47=18.9)이다.
측정 테스터의 전압 분해능은, 약 1㎷(예를 들면, 요코가와 전기 주식회사제의 테스터 TS6700의 핸드북(비특허 문헌 1)에 의하면, -8V∼+8V의 측정 범위에서, 977㎶임)이므로, 상기 변동 전압 18.9㎷를 검출할 수 있어, 이 소스 드라이버(5)를 불량이라고 판정할 수 있다.
한편, 도 25b와 같이, 1 계조 사이에 100㏀(100,000Ω)의 저항치가 있는 이물(936)이 끼인 경우, 끼인 계조의 합성 저항은, 1 계조분의 저항 317.5Ω과 이물(936)의 저항이 병렬로 접속된 구성이라고 생각되기 때문에, 약 316.46Ω(1/((1/317.46)+(1/100k))≒316.46)으로 되어, 원래 1 계조의 저항치 317.46Ω으로부터 1Ω만큼 변동한다. 이 때문에, 전체 저항치는 20㏀으로부터 19.999㏀(19999Ω)으로 변동한다. 해당 개소의 전압은 약 79.12㎷(5V×316.46Ω÷19.999㏀≒0.07912)로 되어, 본래의 전압 79.37㎷로부터의 변동은 0.25㎷(79.37-79.12=0.25) 뿐이다. 따라서, 전술한 측정 테스터의 1㎷의 전압 분해능에 따라서는, 이물(936)이 끼인 것에 의한 변동 전압을 검출할 수 없기 때문에, 이 이물(936)을 검출할 수 없다고 하는 문제가 발생한다. 이와 같은 1㎷ 이하의 전압 변동은, 액정 패널 상의 표시에는 영향은 없지만, 소스 드라이버의 품질 향상을 위해서는 이물을 검출할 필요가 있다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로서, 그 목적은, 서로 인접하는 기준 전압 배선 사이에 끼인 저항치가 큰 이물을 확실하게 검출할 수 있어, 표시 구동용 집적 회로의 품질을 향상시킬 수 있는 표시 구동용 집적 회로 및 표시 구동용 집적 회로의 배선 배치 결정 방법을 제공하는 것에 있다.
본 발명에 따른 표시 구동용 집적 회로는, 상기 목적을 해결하기 위하여, n 계조(n은 2 이상의 정수)의 계조 표시 기준 전압을 생성하는 계조 표시 기준 전압 생성 회로와, 상기 n 계조의 계조 표시 기준 전압에 기초하여 표시 데이터를 아날로그 변환하는 DA 변환 회로와, 상기 계조 표시 기준 전압 생성 회로에 의해 생성된 상기 n 계조의 계조 표시 기준 전압의 각각을 상기 DA 변환 회로에 공급하기 위해 서로 병렬로 설치된 n개의 기준 전압 배선을 구비하고, 상기 n개의 기준 전압 배선은, 서로 인접하는 2개의 기준 전압 배선이 2계조 이상의 전위차를 갖도록 배치되어 있는 것을 특징으로 하고 있다.
상기의 특징에 따르면, n 계조의 계조 표시 기준 전압의 각각을 DA 변환 회로에 공급하기 위해 서로 병렬로 설치된 n개의 기준 전압 배선이, 서로 인접하는 2개의 기준 전압 배선이 2 계조 이상의 전위차를 갖도록 배치되어 있기 때문에, 서로 인접하는 2개의 기준 전압 배선 간의 전위차가 커진다. 이 때문에, 서로 인접하는 기준 전압 배선 간에 저항치가 큰 이물이 끼더라도, 끼인 이물에 의한 기준 전압 배선 간의 전위차의 변동치를 측정기의 분해능보다 크게 할 수 있다. 따라서, 서로 인접하는 기준 전압 배선 사이에 끼인 저항치가 큰 이물을 확실하게 검출할 수 있어, 표시 구동용 집적 회로의 품질을 향상시킬 수 있다.
본 발명에 따른 표시 구동용 집적 회로의 배선 배치 결정 방법은, 상기 목적을 해결하기 위하여, n 계조(n은 2 이상의 정수)의 계조 표시 기준 전압의 각각을 공급하기 위해 서로 병렬로 설치되는 n개의 기준 전압 배선의 배치를, 서로 인접하는 2개의 기준 전압 배선이 2계조 이상의 전위차를 갖도록 결정하는 것을 특징으로 한다.
상기의 특징에 따르면, n 계조의 계조 표시 기준 전압의 각각을 공급하기 위해 서로 병렬로 설치되는 n개의 기준 전압 배선의 배치를, 서로 인접하는 2개의 기준 전압 배선이 2계조 이상의 전위차를 갖도록 결정하기 때문에, 서로 인접하는 2개의 기준 전압 배선 간의 전위차가 커진다. 이 때문에, 서로 인접하는 기준 전압 배선 사이에 저항치가 큰 이물이 끼이더라도, 끼인 이물에 의한 기준 전압 배선 간의 전위차의 변동치를 측정기의 분해능보다 크게 할 수 있다. 따라서, 서로 인접하는 기준 전압 배선 사이에 끼인 저항치가 큰 이물을 확실하게 검출할 수 있어, 표시 구동용 집적 회로의 품질을 향상시킬 수 있다.
본 발명의 다른 목적, 특징 및 뛰어난 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
<실시예>
본 발명의 일 실시 형태에 대해 도 1 내지 도 12에 기초하여 설명하면 이하와 같다. 도 1은 본 발명의 실시 형태를 도시하는 것으로, 액정 표시 장치(1)의 주요부 구성을 도시하는 블록도이다. 도 2는, 액정 표시 장치(1)에 설치된 액정 패널(2)의 주요부 구성을 도시하는 회로도이다.
액정 표시 장치(1)는, 액티브 매트릭스 방식의 대표예인 TFT(박막 트랜지스터) 방식의 액정 표시 장치이다. 이 액정 표시 장치(1)는, 액정 표시부(34)와 그것을 구동하는 액정 구동 회로(액정 구동부)(35)를 구비하고 있다. 액정 표시부(34)는, TFT 방식의 액정 패널(2)을 갖고 있다. 그리고, 액정 패널(2) 내에는, 액정 표시 소자(12)(도 2)와, 후에 상술하는 대향 전극(공통 전극)(3)을 설치하고 있다.
한편, 액정 구동 회로(35)에는, IC(집적 회로)로 이루어지는 소스 드라이버부(4) 및 게이트 드라이버부(6)와, 컨트롤러(8)와, 액정 구동 전원(9)이 탑재되어 있다. 그리고, 컨트롤러(8)는, 소스 드라이버부(4)에 표시 데이터(D) 및 제어 신호(S1)를 공급하는 한편, 게이트 드라이버부(6)에는 제어 신호(S2)를 공급한다.
액정 패널(2)에는, 소정의 간격을 두고 서로 평행하게 설치된 복수개의 게이트 신호 라인(10)과, 소정의 간격을 두고 게이트 신호 라인(10)과 직교하는 방향으로 서로 평행하게 설치된 복수개의 소스 신호 라인(11)이 배치되어 있다. 게이트 신호 라인(10)과 소스 신호 라인(11)의 각 교차점에는, 액정 표시 소자(12)가 각각 설치되어 있다. 각 액정 표시 소자(12)는, 화소 전극(13)과 화소 용량(14)과 TFT(15)를 갖고 있다. 화소 용량(14)의 일단은 화소 전극(13)에 결합되어 있고, 화소 전극의 타단은 대향 전극(3)에 결합되어 있다. TFT(15)는, 화소 전극(13)으로의 전압 인가를 온 오프 제어한다. TFT(15)의 소스는 소스 신호 라인(11)에 결합되고, 그 게이트는 게이트 신호 라인(10)에 결합되며, 그 드레인은 화소 전극(13)에 결합되어 있다.
상기 구성의 액정 표시 장치(1)에 있어서, 외부로부터 입력된 표시 데이터는, 컨트롤러(8)를 통하여 디지털 신호인 표시 데이터(D)로서 소스 드라이버부(4)에 입력된다. 그러면, 소스 드라이버부(4)는, 입력된 표시 데이터(D)를 시분할하여 복수개의 소스 드라이버(5)에 래치하고, 그 후, D/A(디지털/아날로그) 변환한 다. 그리고, 시분할 된 표시 데이터(D)가 D/A 변환됨으로써 얻어진 계조 표시용의 아날로그 전압(이하, 「계조 표시 전압」이라 칭함)을, 소스 신호 라인(11)을 통하여, 액정 패널(2) 내의 대응하는 액정 표시 소자(12)에 출력한다.
소스 신호 라인(11)에는, 도 1에 도시하는 소스 드라이버부(4)로부터, 표시 대상 화소의 밝기에 따른 상기 계조 표시 전압이 공급된다. 한편, 게이트 신호 라인(10)에는, 게이트 드라이버부(6)로부터, 열 방향으로 배열된 TFT(15)를 순차적으로 온하기 위한 주사 신호가 공급된다. 그리고, 온 상태의 TFT(15)를 통해, 상기 TFT(15)의 드레인에 접속된 화소 전극(13)에 소스 신호 라인(11)을 통해 계조 표시 전압이 인가되어, 상기 대향 전극(3)과 TFT(15) 간의 화소 용량(14)에 전하가 축적된다. 이렇게 하여, 액정의 광 투과율이 상기 계조 표시 전압에 따라 변화하여, 화소 표시가 행해진다.
도 3은 액정 표시 장치(1)의 인가 전압이 높을 때의 액정 구동 파형을 도시하는 파형도이고, 도 4는 인가 전압이 낮을 때의 액정 구동 파형을 도시하는 파형도이다. 소스 드라이버 구동 전압(25a, 25b)은, 소스 드라이버(5)에 의한 구동 전압을 나타내는 파형이다. 게이트 드라이버 구동 전압(26a, 26b)은, 게이트 드라이버(7)에 의한 구동 전압을 나타내는 파형이다. 대향 전극 전위(27a, 27b)는, 대향 전극(3)의 전위 파형을 나타내고 있다. 화소 전극 전압(28a, 28b)은, 화소 전극(3)의 전압 파형을 나타내고 있다. 여기서, 액정 재료에 인가되는 전압은, 화소 전극(13)과 대향 전극(3) 간의 전위차에 의해 나타내지고, 도 3, 도 4에서는 사선으로 나타내고 있다.
예를 들면, 도 3의 경우에는, 게이트 드라이버부(6)(도 1)의 게이트 드라이버 구동 전압(26a)의 레벨이 「하이 레벨」인 기간만큼 TFT(15)(도 2)가 온하여, 소스 드라이버부(4)(도 1)의 소스 드라이버 구동 전압(25a)과 대향 전극(3)의 대향 전극 전위(27a) 간의 차를 나타내는 전압이 화소 전극(14)에 인가된다. 그 후, 게이트 드라이버부(6)의 게이트 드라이버 구동 전압(26a)의 레벨은 「로우 레벨」로 되어, TFT(15)는 오프 상태로 된다. 그 경우에, 화소에는 화소 용량(14)이 존재하기 때문에, 전술한 전압이 유지된다.
도 4의 경우도 마찬가지이다. 단, 도 3과 도 4는 액정 재료에 인가되는 전압이 상이한 경우를 도시하고 있고, 도 3의 경우는, 도 4의 경우와 비교하여 인가 전압이 높게 되어 있다. 이와 같이, 액정 재료에 인가하는 전압을 아날로그 전압으로서 변화시킴으로써, 액정의 광 투과율을 아날로그적으로 변화시켜, 다계조 표시를 실현하고 있다. 또한, 표시 가능한 계조수는, 액정 재료에 인가되는 아날로그 전압의 선택지의 수에 따라 결정된다.
도 5는 소스 드라이버(5)의 개략 구성을 도시하는 블록도이고, 도 6은 소스 드라이버(5)의 상세 구성을 도시하는 블록도이다. 소스 드라이버(5)는, 시프트 레지스터(16)를 구비하고 있다. 시프트 레지스터(16)는, 컨트롤러(8)로부터 수취한 스타트 펄스(SP) 및 클럭(CK)을 포함하는 제어 신호(S1)에 기초하여 시프트 동작을 실행한다. 또한, 단자(S)는 캐스케이드 출력 단자이다.
소스 드라이버(5)에는, 입력 래치 회로(17)가 설치되어 있다. 입력 래치 회로(17)는, R(적), G(녹) 및 B(청)의 표시 데이터(DR, DG 및 DB)를 갖는 디지털 신 호의 표시 데이터(D)를 래치한다. 입력 래치 회로(17)에 의해 래치된 표시 데이터는, 시프트 레지스터(16)의 시프트 동작에 따라, 시분할에 의해 64개의 샘플링 메모리(18)에 각각 기억된다.
그 후, 각 샘플링 메모리(18)에 기억된 표시 데이터는, 컨트롤러(8)로부터의 수평 동기 신호에 동기하여 생성되는 신호(도시 생략)에 기초하여 홀드 메모리(19)에 일괄 전송된다.
소스 드라이버(5)는, 계조 표시 기준 전압 생성 회로(23)를 구비하고 있다. 계조 표시 기준 전압 생성 회로(23)는, 외부 기준 전압 발생 회로(도 1에서의 액정 구동 전원(9)에 상당)로부터 공급되는 전압(VR)에 기초하여, 64 계조의 계조 표시 기준 전압을 생성한다.
각 홀드 메모리(19)에 일괄 전송된 표시 데이터는, 레벨 시프터 회로(20)를 통해 D/A 변환 회로(디지털·아날로그 변환 회로)(21)에 송출되어, 계조 표시 기준 전압 생성 회로(23)로부터 공급된 각 레벨의 계조 표시 기준 전압에 기초하여 아날로그 전압 신호로 변환된다. 그리고, 각 출력 회로(22)에 의해, 각 액정 구동 전압 출력 단자(29)로부터, 상기 계조 표시 전압으로서, 각 액정 표시 소자(12)(도 2)에 결합된 소스 신호 라인(11)에 출력되는 것이다. 즉, 상기 계조 표시 기준 전압 생성 회로(23)에 의해 생성되는 계조 표시 기준 전압의 레벨수(예를 들면 64레벨)가 표시 가능한 계조수(예를 들면 64계조)로 되는 것이다.
도 7은, 소스 드라이버(5)에 설치된 계조 표시 기준 전압 발생 회로(23)의 구성을 도시하는 블록도이다. 계조 표시 기준 전압 발생 회로(23)는, 전술한 바와 같은 복수의 계조 표시 기준 전압을 생성하여 중간 전압을 생성한다. 도 7에 도시하는 계조 표시 기준 전압 생성 회로(23)는, 64가지의 계조 표시 기준 전압을 생성한다.
이 계조 표시 기준 전압 생성 회로(23)는, 9개의 기준 전압(중간조 전압)(VI0·VI8·VI16·VI24·VI32·VI40·VI48·VI56·VI63)이 각각 입력되는 단자와, γ 보정을 위한 저항비를 갖게 하여 직렬로 결합한 8개의 저항 소자(R0·R1·R2·R3·R4·R5·R6·R7)를 구비하고 있고, 저항 소자(R0)를 7 등분한 개소 및 저항 소자(R1∼R7)의 각각을 8 등분한 개소로부터 각각 64 종류의 전압 신호(계조 표시 기준 전압(V0·V1·V2…V61·V62·V63))를 출력한다.
이와 같이, 소스 드라이버(5)에 설치된 계조 표시 기준 전압 생성 회로(23)에, γ 보정이라고 불리는 저항비를 갖게 하여 직렬로 연결한 저항 소자를 내장하고, 상기 계조 표시 전압으로 변환하기 위한 액정 구동 출력 전압에, γ 보정의 저항비에 의한 절선 특성을 갖게 하도록 하고 있다. 따라서, 상기 저항비의 비율에 의해 액정 재료의 광학 특성을 보정함으로써, 액정 재료의 광학 특성에 맞춘 자연스러운 계조 표시를 행할 수 있다.
각 D/A 변환 회로(21)는, 홀드 메모리(19)에 전송된 표시 데이터에 기초하여, 계조 표시 기준 전압 생성 회로(23)에 의해 생성되는 64개의 계조 표시 기준 전압(V0∼V63) 중 1개를 선택하고, 선택한 계조 표시 기준 전압의 아날로그 레벨의 신호를 출력 회로(22)에 전달하고, 출력 회로(22)는 수취한 신호를 임피던스 변환하여, 액정 구동 전압 출력 단자(29)로부터 출력한다.
도 8은 소스 드라이버(5)에 설치된 DA 변환 회로(21)의 구성을 설명하기 위한 회로도이고, 도 9a는 DA 변환 회로(21)에 설치된 아날로그 스위치(30)의 구성을 설명하기 위한 도면이며, 도 9b는 아날로그 스위치(30)의 동작을 설명하기 위한 도면이다. 도 10은, DA 변환 회로(21)의 동작을 나타내는 진리값 표이다.
DA 변환 회로(21)에는, 계조 표시 기준 전압 발생 회로(23)로부터 64개의 계조 표시 기준 전압(V0∼V63)을 각각 공급하는 64개의 기준 전압 배선이 결합되어 있다. 계조 표시 기준 전압 Vk(0≤k≤63)는 (k+1) 계조의 계조 표시 기준 전압이다. 따라서, 예를 들면, 계조 표시 기준 전압(V0)은 1 계조의 계조 표시 기준 전압이고, 계조 표시 기준 전압(V1)은 2 계조의 계조 표시 기준 전압이며, 계조 표시 기준 전압(V2)은 3 계조의 계조 표시 기준 전압이다. 또한, 계조 표시 기준 전압(V31)은 32 계조의 계조 표시 기준 전압이고, 계조 표시 기준 전압(V32)은 33 계조의 계조 표시 기준 전압이다. 또한, 계조 표시 기준 전압(V62)은 63 계조의 계조 표시 기준 전압이고, 계조 표시 기준 전압(V63)은 64 계조의 계조 표시 기준 전압이다.
64개의 기준 전압 배선은, 계조 표시 기준 전압 발생 회로(23)로부터 DA 변환 회로(21)를 향해 서로 병렬로 배치되어 있고, 각각의 기준 전압 배선이 계조 표시 기준 전압 발생 회로(23)로부터 DA 변환 회로(21)에 공급하는 계조 표시 기준 전압의 계조가, 「n/2+1 계조, 1 계조, n/2+2 계조, 2 계조 … … … n/2+(n/2-1) 계조, n/2-1 계조, n/2+n/2 계조, n/2 계조」의 순서로 배열되도록 배치되어 있다.
도 8에 도시하는 예에서는, n=64이기 때문에, 「33 계조(계조 표시 기준 전 압(V32)), 1 계조(계조 표시 기준 전압(V0)), 34 계조(계조 표시 기준 전압(V33)), 2 계조(계조 표시 기준 전압(V1)) … … … 63 계조(계조 표시 기준 전압(V62)), 31 계조(계조 표시 기준 전압(V30)), 64 계조(계조 표시 기준 전압(V63)), 32 계조(계조 표시 기준 전압(V31))」의 순서로 배열되도록 배치되어 있다.
이 때문에, 서로 인접하는 2개의 기준 전압 배선 간의 전위차는, 32 계조의 전위차, 또는 33 계조의 전위차로 되고, 따라서, 서로 인접하는 2개의 기준 전압 배선이 32 계조 이상의 전위차를 갖고 있다.
여기서, 32 계조의 전위차를 갖는 2개의 기준 전압 배선 간에(예를 들면, 계조 표시 기준 전압(V32)의 기준 전압 배선과 계조 표시 기준 전압(V0)의 기준 전압 배선 간에), 100Ω의 큰 저항치가 있는 이물이 끼인 경우를 고찰한다.
이물이 없을 때의, 계조 표시 기준 전압(V32)의 기준 전압 배선과 계조 표시 기준 전압(V0)의 기준 전압 배선 간의 32 계조분의 전위차는, 2539.84㎷(79.37㎷×32)로 된다. 그리고, 100㏀의 큰 저항치가 있는 이물이 끼였을 때의 계조 표시 기준 전압(V32)의 기준 전압 배선과 계조 표시 기준 전압(V0)의 기준 전압 배선 간의 합성 저항의 값은, 약 9090Ω(1/((1/(317.46×32))+(1/100k))≒9090)으로 된다. 따라서, 본래의 32 계조의 저항치 10158.72Ω(=317.46Ω×32)로부터 1068.72Ω만큼 변동한다.
이 때문에 전체의 저항치는 20㏀으로부터 18.931㏀으로 변동한다. 따라서 해당 개소의 계조 표시 기준 전압(V32)의 기준 전압 배선과 계조 표시 기준 전압(V0)의 기준 전압 배선 간의 전압은 약 2400㎷(5V×9.090㏀÷18.931㏀≒2400㎷) 로 된다. 따라서, 본래의 전압 2539.84㎷로부터의 변동은 239.84㎷(2539.84㎷-2400㎷=239.84㎷)로 되어, 측정기의 분해능의 1㎷보다도 훨씬 커진다. 따라서, 100㏀의 큰 저항치의 이물을 검출할 수 있다.
각 아날로그 스위치(30)는, 도 9a에 도시하는 바와 같이, 게이트(G)와 소스(A)와 드레인(B)을 갖고 있고, 게이트(G)가 "H(high level)"일 때에 온하여 소스(A)와 드레인(B)이 도통하며, 게이트(G)가 "L(low level)"일 때에 하이 임피던스(Z)로 되는 아날로그 스위치이다. 신호(D0B·D1B·D2B·D3B·D4B·D5B)는, 각각 신호(D0·D1·D2·D3·D4·D5)의 반전 신호이다. DA 변환 회로(21)는, 도 10에 나타내는 진리값 표에 따라, 64개의 계조 표시 기준 전압(V0∼V63) 중 1개를 출력 단자(OUT)에 출력한다.
여기서, 도 8에 도시하는 본 실시 형태의 회로도와 도 21의 종래의 회로도로부터, 넷 리스트(트랜지스터의 배선 정보)를 추출한 경우를 검토한다. 넷 리스트에는 계조 표시 기준 전압(V0∼V63)의 순서가 고려되어 있지 않기 때문에, 본 실시 형태의 회로도의 넷 리스트와 종래 회로도의 넷 리스트는 완전히 동일한 것으로 된다. 이 때문에, 도 8의 회로도로부터, 본 발명의 목적인 계조 전압차를 크게 하는 레이아웃을 행하는 경우, 도 8의 회로도로부터 넷 리스트의 정보인 트랜지스터의 배선 정보와, 계조 표시 기준 전압(V0∼V63)의 순서 정보를 합쳐 추출할 필요가 있다. 이 순서 정보를 작성 가능한 것이 상기의 배선 배치 결정 방법(전개 방법)이다.
즉, 도 21의 종래 회로도에 대해, 상기의 전개 방법을 알고리즘으로 편성한 배치 배선을 행함으로써, 인접하는 계조 표시 기준 전압의 차를 크게 하는 기준 전압 배선 배치와, 레이아웃을 행하는 데에 형편이 좋은 트랜지스터의 배치가 간단하게 얻어진다. 본 방법은, 컴퓨터를 이용한 자동 배치 배선을 행하는 경우, 특히 중요해지지만, 수동에 의해 레이아웃을 행하는 경우도 채용 가능하다.
도 11은 소스 드라이버(5)에 설치된 DA 변환 회로(21)의 다른 구성을 도시하는 회로도이고, 도 12는 DA 변환 회로(21)의 다른 구성 동작을 나타내는 진리값 표이다.
도 11 및 도 12에 도시하는 예는, 도 8 내지 도 10을 참조하여 전술한 배선 배치 결정 방법을, 64 계조를 4 분할한 16 종류의 계조 표시 기준 전압(V0∼V15), 계조 표시 기준 전압(V16∼V31), 계조 표시 기준 전압(V32∼V47) 및 계조 표시 기준 전압(V48∼V63)의 각각에 대해 실시한 예를 도시하고 있다. 신호(D0·D1·D2·D3)에 대응하는 8 계조분의 기준 전압 배선에 대해, 전개(재배열)를 실시하고 있는 것으로 된다.
본 전개(재배열)를 일반식으로 나타낸 하기 식으로 설명한다.
식=중간 계조+1, 최초의 계조, 중간 계조+2, 최초의 계조+1, 중간 계조+3, 최초의 계조+2 … … … 중간 계조+계조수/2-2, 중간 계조-2, 중간 계조+계조수/2-1, 중간 계조-1, 중간 계조+계조수/2, 계조수/2,
여기서,
최초의 계조를, 1 이상의 정수로서, 연속하는 정수로 표시되는 1 계조 내지 n 계조 중, 발명이 적응되는 연속하는 정수로 표시되는 계조 범위에서의 최초의 계 조인 것으로 하고, 최후의 계조를, 2 이상의 정수로서, 상기 계조 범위에서의 최후의 계조인 것으로 하며, 각각의 크기의 관계는, 1≤최초의 계조<최후의 계조≤n 계조라고 하였을 때에,
계조수=최후의 계조-최초의 계조+1(단, 계조수는 짝수),
중간 계조=최초의 계조+계조수/2-1
로 한다.
상기 식을 1 계조 내지 16 계조(V0 내지 V15)에 적용한 경우, 최초의 계조는 1(V0), 최후의 계조는 15(V16)로 된다. 계조수는 16-1+1=16, 중간 계조=1+16/2-1=8로 된다.
상기 식에 적용시켜 계조의 배치 순서를 산출하면(() 내에 계조수의 산출치를 표시),
식=중간 계조+1(9), 최초의 계조(1), 중간 계조+2(10), 최초의 계조+1(2), 중간 계조+3(11), 최초의 계조+2(3) … … … 중간 계조+계조수/2-2(14), 중간 계조-2(6), 중간 계조+계조수/2-1(15), 중간 계조-1(7), 중간 계조+계조수/2(16), 중간 계조(8)
로 된다.
본 전개 결과를 계조 신호로 나타내면,
V8, V0, V9, V1, V10, V2 … … … V13, V5, V14, V6, V15, V7로 되어, 도 11에 도시되는 V0 내지 V15의 배치순으로 된다.
마찬가지로, 상기 식을 17계조 내지 32계조에 적응한 경우, 최초의 계조는 17(V16), 최후의 계조는 32(V31)로 된다. 계조수는 32-17+1=16, 중간 계조=17+16/2-1=24로 되며, 결과는,
25(V24), 17(V16), 26(V25), 18(V17), 27(V26), 19(V18) … … … 30(V29), 22(V21), 31(V30), 23(V22), 32(V31), 24(V23)
로 되어, 도 11에 도시되는 V16 내지 V31의 배치순으로 된다.
V32 내지 V47, V48 내지 V63에 대해서도 마찬가지로 산출할 수 있다.
도 11에 도시하는 바와 같이, n 계조 전체가 아니라, 일부의 계조에 대해 상기 전개를 실시하는 것이 가능하다. 이 구성에서는, 서로 인접하는 2개의 기준 전압 배선은, 8계조 이상의 전위차를 갖고 있다.
또한, 설명의 형편상 64 계조의 D/A 변환 회로에서 상기 전개법의 설명을 행했으나, 본 발명은 이것에 한정되지 않는다. 64 계조보다도 많은 계조를 갖는 D/A 변환 회로(예를 들면 256 계조)나 적은 D/A 변환 회로(예를 들면 8 계조)에 대해서도 상기에서 설명한 전개법은 유효하다.
또한, 서로 인접하는 2개의 기준 전압 배선이, 32 계조 이상의 전위차를 갖고 있는 예, 및 8 계조 이상의 전위차를 갖고 있는 예를 설명했으나, 본 발명은 이것에 한정되지 않는다. 예를 들면 도 25b의 상태의 경우, 서로 인접하는 2개의 기준 전압 배선은, 2 계조 이상의 전위차를 갖고 있으면 된다.
전체의 저항이나, 저항치가, 도 25b의 상태에 있어서, 2 계조의 전위차를 갖는 기준 전압 배선이 존재하도록 배선순을, 3 계조, 1 계조, 4 계조, 2 계조로 하면, 3 계조의 배선과 1 계조의 배선 간의 전위차, 및 4 계조의 배선과 2 계조의 배선 간의 전위차는, 2 계조분으로 된다. 이 경우, 예를 들면, 이물이 없을 때의, 서로 인접하는 3 계조의 배선과 1 계조의 배선 간의 2 계조분의 전위차는, 158.74㎷(79.37㎷×2)로 된다. 그리고, 이물이 끼었을 때의 서로 인접하는 3 계조의 배선과 1 계조의 배선 간의 합성 저항의 값은, 약 630.005Ω(1/((1/(317.46×2))+(1/100k))≒630.005)으로 된다. 그러면, 본래의 2 계조의 저항치 634.92Ω(=317.46Ω×2)으로부터 4.915Ω만큼 변동한다.
이 때문에 전체의 저항치는 20㏀으로부터 19.995㏀로 변동한다. 따라서, 해당 개소의 3 계조의 배선과 1 계조의 배선 간의 전압은 약 157.54㎷(5V×630.005Ω÷19.995㏀≒0.15754)로 된다. 따라서, 본래의 전압 158.74㎷로부터의 변동은 1.20㎷(158.74㎷-157.54㎷=1.20㎷)로 되어, 측정기의 분해능의 1㎷보다 커지게 된다. 따라서, 이물을 검출할 수 있다.
상기 계조 배선 방법에 의해 검출되는 이물은, 이미 배선 간이 쇼트되어 있는 경우에만 검출 가능하다. 배선 간에 이물이 존재하고 있어도, 이물과 배선 사이에 얇은 절연막이 있는 경우에는 통상의 테스트에서는 검출이 곤란하다. 이와 같은 이물은, 디바이스의 사용 중에 절연막이 파괴되어 이물에 의한 쇼트가 발생할 우려가 있다. 이 때문에, 통상적으로, 사용 중에 파괴될 것 같은 부분에 전압 변동을 가하여 사전에 파괴하여, 시장으로 출하되지 않도록 하는 스트레스 테스트라고 하는 방법으로, 스크리닝을 행한다.
그러나, 상기 계조 배선의 배치 방법에 의하면, 종래의 배선 배치보다 계조 전압 배선 간의 전압차는 커지지만, 계조 전압의 최대 전압을 디바이스 구동 전 압(VCC)과 동일하게 한 경우, 계조 전압 배선 간에 인가되는 전압차는 최대로 VCC/2로 된다. 이 때문에, 스트레스 테스트에 대해서는, 효율의 개선 여지가 남게 된다.
이 때문에, 본 실시 형태에 따른 회로의 이물 검출 능력을 더욱 향상시키기 위하여, 도 26에 도시하는 테스트 회로를 설치한다. 도 26은 계조 표시 기준 전압 생성 회로(23a)를 도시한 도면으로서, 도 7에서 전술한 계조 표시 기준 전압 생성 회로(23)에, 이물 검출 능력 향상을 위한 테스트 회로(101)를 부가하고 있다. 또한, 도 26의 참조 번호 110은 배선 변환 영역으로서, 도 7의 계조 표시 기준 전압 생성 회로(23)에서도 설치되어 있어, 마찬가지의 재배열은 행해지고 있으나, 도 7에서는 도시를 생략하고 있다. 배선 변환 영역(110)에서, 저항 분할로 작성된 V0 내지 V63의 전압을, 도 8에 도시하는 순서로 재배열한다. 이 배선 변환 영역(110)에 의해 전압(V0 내지 V63)은 재배열되어, 각 D/A 변환 회로(21)를 향해 배선된다. 즉, 도 26에 도시하는 배선 변환 영역(110) 이후의 라인은 실제의 디바이스의 배선(V0 내지 V63)의 배열순과 동일하게 된다. 단, 도 8에서는, 전압(V32)이 가장 상측에 도시되고, 전압(V31)이 가장 하측에 도시되어 있으나, 도 26에서는, 반대로, 전압(V31)이 가장 상측에 도시되고, 전압(V32)이 가장 하측에 도시되어 있다.
테스트 회로(101)는, R0 내지 R7에 의해 작성되는 전압을 테스트 모드 시에 차단하는 스위치군(102)과, V0 내지 V63의 발생 전압(24)에 테스트 모드 시에 신호를 공급하기 위해 설치된 스위치군(103)(제1 스위치군) 및 스위치군(104)(제2 스위치군)과, 테스트 모드 시의 발생 전압(24)의 값을 결정하기 위한 신호(STRESS)를 수취하는 인버터(105 및 106)로 구성된다. 또한, 스위치군(104 및 103)의 각 스위치 구성은 도 9a에 도시하는 구성과 동일한 것이다.
테스트 모드 시에 있어서, 신호(TEST)는 "H"로 되고, TESTB는 "L"로 된다. 이 때문에, 스위치군(102)이 오프하여 R0 내지 R7의 저항으로 작성되는 계조 전압은, 발생 전압(24)에 반영되지 않게 된다. 신호(STRESS)는, 테스트 모드 시에 계조 표시 기준 전압 생성 회로(23a)의 외부로부터 공급하는 신호로서, 그 "H" 레벨은 계조 표시 기준 전압 생성 회로(23a)의 동작 전압에 상당하고, "L" 레벨은 기준 전압 생성 회로(23a)의 GND 레벨에 상당한다. 신호(STRESS)는 인버터(105)에서 반전되어, 테스트 모드 시에 온하는 스위치군(103)에 의해, 도 26에서 위로부터 홀수번째 라인에 공급된다. 인버터(106)에서 다시 반전된 신호(STRESS)는, 테스트 모드 시에 온하는 스위치군(104)에 의해 도 26에서 위로부터 짝수번째 라인에 공급된다.
즉, STRESS 신호가 "H" 레벨인 경우, 스위치군(103)에서 공급되는 홀수번째 계조 라인의 전압은 "L" 레벨(제1 전압), 스위치군(104)에서 공급되는 짝수번째 계조 라인의 전압은 "H" 레벨(제2 전압)로 된다. 반대로, STRESS 신호가 "L" 레벨인 경우, 스위치군(103)에서 공급되는 홀수번째의 계조 라인은 "H" 레벨, 스위치군(104)에서 공급되는 짝수번째의 계조 라인은 "L" 레벨로 된다.
상기한 바와 같이 테스트 모드 시에는 서로 인접하는 계조 라인 간에서의 전압차는 디바이스의 동작 전압으로부터 GND 레벨로 되어, 디바이스에서의 최대 전압차로 된다. STRESS 신호를 "H", "L"로 절환함으로써, 계조 라인 간에는 최대 전압 에서 스트레스가 가해지게 되어, 스크리닝 효율이 향상된다.
이와 같이 상기 계조 배선 방법과 스트레스 테스트의 방법을 조합함으로써, 계조 배선 부분의 이물 검출 감도를 더욱 향상시킬 수 있다.
본 발명은 전술한 실시 형태에 한정되지 않고, 청구항에 기술한 범위에서 여러 가지 변경이 가능하다. 즉, 청구항에 기술한 범위에서 적절하게 변경한 기술적 수단을 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.
상기 배치를 실현하는 수단으로서, 본 실시 형태에 따른 표시 구동용 집적 회로에서는, 상기 n개(n은 2 이상의 정수이며, 또한 짝수)의 기준 전압 배선이, 식=n/2+1 계조, 1 계조, n/2+2 계조, 2 계조 … … … n/2+(n/2-1) 계조, n/2-1 계조, n/2+n/2 계조, n/2 계조에 의해 결정된 순서로 배열되도록 배치되어 있는 것이 바람직하다.
상기 구성에 의하면, 1 계조로부터 n/2 계조까지의 기준 전압 배선과, n/2+1 계조로부터 n/2+n/2 계조까지의 기준 전압 배선을 교대로 배치할 수 있어, 인접하는 2개의 기준 전압 배선이 2 계조 이상의 전위차를 갖도록 n개의 기준 전압 배선을 용이하게 배치할 수 있다.
또한, 본 실시 형태는 전체 n 계조의 일부 계조에 적응하는 것도 가능하다.
본 실시 형태를 상기 n 계조의 일부 계조도 포함하여 표현하면 하기 식과 같이 된다.
식=중간 계조+1, 최초의 계조, 중간 계조+2, 최초의 계조+1, 중간 계조+3, 최초의 계조+2 … … … 중간 계조+계조수/2-2, 중간 계조-2, 중간 계조+계조수/2-1, 중간 계조-1, 중간 계조+계조수/2, 중간 계조
여기서,
최초의 계조는, 1 이상의 정수로서, 연속하는 정수로 표시되는 1 계조 내지 n 계조 중, 상기 연속하는 정수로 표시되는 짝수의 계조 범위에서의 최초의 계조이며,
최후의 계조는, 2 이상의 정수로서, 상기 계조 범위에서의 최후의 계조이며,
1≤최초의 계조<최후의 계조≤n 계조이고,
계조수=최후의 계조-최초의 계조+1(단, 계조수는 짝수),
중간 계조=최초의 계조+계조수/2-1
이다.
상기 계조 표시 기준 전압 생성 회로는, 서로 인접하는 2개의 기준 전압 배선 간에 구동 전압분의 전위차를 부여하기 위하여 설치된 테스트 회로를 갖는 것이 바람직하다.
상기 테스트 회로는, 상기 n개의 기준 전압 배선 중의 홀수번째의 기준 전압 배선에 각각 제1 전압을 공급하기 위하여 설치된 제1 스위치군과, 짝수번째의 기준 전압 배선에 각각 제2 전압을 공급하기 위하여 설치된 제2 스위치군을 갖고, 상기 제1 전압과 상기 제2 전압 간의 전위차가, 상기 구동 전압분의 전위차인 것이 바람직하다.
본 발명은, 계조 레벨의 계조 표시 기준 전압을 생성하는 계조 표시 기준 전 압 생성 회로와, 이 계조 표시 기준 전압에 기초하여 표시 데이터를 아날로그 변환하는 DA 변환 회로와, 이 계조 표시 기준 전압을 DA 변환 회로에 공급하기 위한 기준 전압 배선을 구비한 표시 구동용 집적 회로 및 표시 구동용 집적 회로의 배선 배치 결정 방법에 적용할 수 있다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 분명히 하는 것으로서, 그러한 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 서로 인접하는 기준 전압 배선 사이에 끼인 저항치가 큰 이물을 확실하게 검출할 수 있어, 표시 구동용 집적 회로의 품질을 향상시킬 수 있는 표시 구동용 집적 회로 및 표시 구동용 집적 회로의 배선 배치 결정 방법을 제공할 수 있다.

Claims (8)

  1. n 계조(n은 2 이상의 정수)의 계조 표시 기준 전압을 생성하는 계조 표시 기준 전압 생성 회로와,
    상기 n 계조의 계조 표시 기준 전압에 기초하여 표시 데이터를 아날로그 변환하는 DA 변환 회로와,
    상기 계조 표시 기준 전압 생성 회로에 의해 생성된 상기 n 계조의 계조 표시 기준 전압의 각각을 상기 DA 변환 회로에 공급하기 위하여 서로 병렬로 설치된 n개의 기준 전압 배선을 구비하고,
    상기 n개의 기준 전압 배선은, 서로 인접하는 2개의 기준 전압 배선이 2계조 이상의 전위차를 갖도록 배치되어 있는 표시 구동용 집적 회로.
  2. 제1항에 있어서,
    상기 n개(n은 2 이상의 정수이며, 또한 짝수)의 기준 전압 배선이,
    식=n/2+1 계조, 1 계조, n/2+2 계조, 2 계조 … … … n/2+(n/2-1) 계조, n/2-1 계조, n/2+n/2 계조, n/2 계조
    에 의해 결정된 순서로 배열되도록 배치되어 있는 표시 구동용 집적 회로.
  3. 제1항에 있어서,
    최초의 계조를, 1 이상의 정수로서, 연속하는 정수로 표시되는 1 계조 내지 n 계조 중, 상기 연속하는 정수로 표시되는 짝수의 계조 범위에서의 최초의 계조로 하고,
    최후의 계조를, 2 이상의 정수로서, 상기 계조 범위에서의 최후의 계조로 하고,
    1≤최초의 계조<최후의 계조≤n 계조이고,
    계조수=최후의 계조-최초의 계조+1(단, 계조수는 짝수),
    중간 계조=최초의 계조+계조수/2-1,
    로 했을 때에,
    상기 n 계조에 포함되는 연속하는 정수로 표시되는 짝수 계조분의 기준 전압 배선은,
    식=중간 계조+1, 최초의 계조, 중간 계조+2, 최초의 계조+1, 중간 계조+3, 최초의 계조+2 … … … 중간 계조+계조수/2-2, 중간 계조-2, 중간 계조+계조수/2-1, 중간 계조-1, 중간 계조+계조수/2, 중간 계조
    에 의해 결정된 순서로 배열되도록 배치되어 있는 표시 구동용 집적 회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 계조 표시 기준 전압 생성 회로는, 서로 인접하는 2개의 기준 전압 배선 간에 구동 전압분의 전위차를 제공하기 위하여 설치된 테스트 회로를 갖는 표시 구동용 집적 회로.
  8. 제7항에 있어서,
    상기 테스트 회로는, 상기 n개의 기준 전압 배선 중 홀수번째의 기준 전압 배선에 각각 제1 전압을 공급하기 위하여 설치된 제1 스위치군과,
    짝수번째의 기준 전압 배선에 각각 제2 전압을 공급하기 위하여 설치된 제2 스위치군을 갖고,
    상기 제1 전압과 상기 제2 전압 간의 전위차가, 상기 구동 전압분의 전위차인 표시 구동용 집적 회로.
KR1020060123587A 2005-12-08 2006-12-07 표시 구동용 집적 회로 KR100877260B1 (ko)

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