KR100684794B1 - 플라즈마 표시 장치 및 게이트 구동 장치 - Google Patents

Abstract

본 발명에 따른 플라즈마 표시 장치 및 게이트 구동 장치는 푸시풀 회로를 게이트 구동부에 포함하고 있는 스위치에 있어서, 푸시풀 회로를 구성하고 있는 트랜지스터에 저항을 연결하여 스위치가 턴온되는 속도를 늦출 수 있다. 특히 푸시풀 회로의 하이 레벨 전원 입력단에 저항을 연결하면, 푸시풀 회로에 사용되는 트랜지스터 소자를 보호할 수 있다.

푸시풀, PNP 트랜지스터, NPN 트랜지스터, 컬렉터, 베이스

Description

플라즈마 표시 장치 및 게이트 구동 장치{PLASMA DISPLAY AND DRIVING DEVICE OF GATE}

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이다.

도 2는 플라즈마 표시 장치의 구동 회로의 일부를 나타낸 도면이다.

도 3 내지 도 5는 각각 본 발명의 제1 내지 제3 실시예에 따른 게이트 구동부를 나타내는 도면이다.

본 발명은 플라즈마 표시 장치 및 게이트 구동 장치에 관한 것으로,특히 트랜지스터의 게이트 구동 회로에 관한 것이다.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수백 만개 이상의 방전 셀(이하,"셀"이라 함)이 매트릭스 형태로 배열되어 있다. 플라즈마 표시 장치는 표시 패널에 형성된 전극들에 전압을 인가하여 방전을 발생시켜서 영상을 표시한다.

플라즈마 표시 장치는 전극들에 인가되는 다양한 전압에 의해 구동되므로 각 전극에 다양한 전압을 공급하기 위해 플라즈마 표시 장치의 구동 회로에는 많은 트랜지스터가 형성된다. 각 전원에서 전압이 인가되는 기간이 짧기 때문에 스위치(MOSFET) 소자의 게이트에 인가되는 하이 레벨의 신호와 로우 레벨의 신호는 신속하고 정확하게 전환되어야 한다.

일반적으로 게이트에 신호를 입력시키는 게이트 구동 회로는 NPN 트랜지스터와 PNP 트랜지스터가 서로 상보적으로 연결된 푸시풀(Push-Pull) 방식으로 구성된다.

그러나 NPN 트랜지스터와 PNP 트랜지스터만으로 구성된 푸시풀 트랜지스터가 게이트에 연결된 스위치의 경우, 턴오프 신호가 입력되어 스위치의 게이트 전압이 완전히 하강하기도 전에 턴온 신호가 입력되어 스위치의 게이트 전압이 상승하기 시작하여, 결과적으로 스위치에 턴온 신호와 턴오프 신호가 순간적으로 중첩이 되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 스위치의 게이트에 인가되는 하이 레벨 신호에 대한 구동 파형의 상승 기간을 증가시킬 수 있는 게이트 구동부를 포함하는 플라즈마 표시 장치 및 게이트 구동 장치를 제공하는 것이다.

상기한 목적을 달성하기 위한 본 발명의 한 특징에 따른 플라즈마 표시 장치는 일 방향으로 뻗어 있는 복수의 전극, 상기 복수의 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터, 그리고 제2 전압을 공급하는 제2 전원과 제3 전압을 공급하는 제3 전원 사이에 연결되어 푸시풀(push-pull) 회로를 형성하는 제2 및 제3 트랜지스터 및 상기 제2 전원과 상기 제2 트랜지스터 사이에 연결되어 있는 제1 저항을 포함하며, 상기 푸시풀 회로를 통하여 상기 제1 트랜지스터의 게이트에 구동 전압을 인가한다.

본 발명의 다른 특징에 따르면, 구동 트랜지스터의 게이트를 구동하는 장치에 있어서, 출력단에 이미터가 연결되어 있는 제1 트랜지스터, 제1 전압을 공급하는 제1 전원과 상기 제1 트랜지스터의 컬렉터 사이에 연결되어 있는 제1 저항, 그리고 상기 출력단에 이미터가 연결되고 제2 전압을 공급하는 제2 전원에 컬렉터가 연결되어 있으며, 상기 제1 트랜지스터와 도전형이 다른 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터의 베이스에 인가되는 제어 신호에 응답하여 상기 출력단의 전압에 대응하는 전압을 상기 구동 트랜지스터의 게이트에 인가한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결" 되어 있는 경우 뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결" 되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요 소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 게이트 구동 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 평면도이다.

도 1에 도시한 바와 같이, 플라즈마 표시 장치는 플라즈마 디스플레이 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.

플라즈마 디스플레이 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1∼Am)(이하, "A 전극"이라 함), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1∼Xn) (이하, "X 전극"이라 함)및 주사 전극(Y1∼Yn)(이하, "Y 전극"이라 함)을 포함한다.

이때, A 전극(A1∼Am)과 X 및 Y 전극(X1∼Xn, Y1∼Yn)의 교차부에 있는 방전 공간이 셀을 형성한다. 이러한 플라즈마 디스플레이 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.

제어부(200)는 외부로부터 영상신호를 수신하여 A 전극 구동 제어 신호, X 전극 구동 제어신호 및 Y 전극 구동 제어신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.

A 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.

Y 전극 구동부(400)는 제어부(200)로부터 Y 전극 구동 제어신호를 수신하여 Y 전극에 구동 전압을 인가한다.

X 전극 구동부(500)는 제어부(200)로부터 X 전극 구동 제어신호를 수신하여 X 전극에 구동 전압을 인가한다.

도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 회로의 일부를 나타낸 도면이다.

도 2에서 보는 바와 같이, 본 발명의 실시예에 따른 구동 회로로서 유지 방전 구동 회로를 예를 들어 설명하기로 한다. 이러한 유지 방전 구동 회로는 도 1의 Y 전극 구동부(400) 또는 X 전극 구동부(500)에 형성될 수 있다.

도 2에는 트랜지스터를 n채널 전계 효과 트랜지스터로 도시하였으며, 이러한 트랜지스터는 동일 또는 유사한 기능을 하는 다른 스위치로 이루어 질 수 있다. 그리고 도 2에서 각 트랜지스터는 병렬 연결된 복수의 트랜지스터로 형성될 수 있다. 또한 도 2에서는 편의상 X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였으며, X 전극에 연결되는 유지 방전 구동 회로만 도시하였다.

도 2에 도시한 바와 같이, 유지 방전 구동 회로는 전력 회수 회로부(110) 및 유지 전압 공급부(120)를 포함한다.

전력 회수 회로부(110)는 패널 커패시터(Cp)의 전압을 Vs 전압으로 충전시키거나 접지 전압으로 방전시키는 역할을 한다.

유지 전압 공급부(120)는 패널 커패시터(Cp)의 X 전극에 연결되며, 두개의 트랜지스터(Xs, Xg)를 포함한다. 트랜지스터(Xs)는 유지 방전 전압(Vs)을 공급하는 전원과 패널 커패시터(Cp)의 X 전극 사이에 연결되어 있으며, 트랜지스터(Xg)는 접지 전압(0V)을 공급하는 전원과 패널 커패시터(Cp)의 X 전극 사이에 연결되어 있다. 이 트랜지스터(Xs, Xg)는 패널 커패시터(Cp)의 X 전극에 Vs 전압과 0V 전압을 각각 공급하는 역할을 한다.

이때, 트랜지스터(Xs, Xg)의 턴온, 턴오프는 트랜지스터(Xs, Xg)의 게이트에 연결된 게이트 구동부(121, 122)에서 출력되는 신호에 의해서 결정된다.

다음, 트랜지스터(Xs 또는 Xg)의 게이트에 연결된 게이트 구동부(121,122)에 대해서 도 3 내지 도 5를 참조하여 더욱 상세히 설명한다.

단, 각각의 트랜지스터(Xs, Xg)의 게이트에 연결된 게이트 구동회로는 동일하기 때문에 편의상 하나의 트랜지스터(Xs)의 게이트에 연결된 게이트 구동부(121)에 대해서만 설명하기로 한다.

도 3은 본 발명의 제1 실시예에 따른 구동회로의 게이트 구동 회로를 나타낸 도면이다.

도 3에 도시한 바와 같이, 제1 실시예에 따른 게이트 구동부(121)는 NPN 트랜지스터(X1), PNP 트랜지스터(X2), 커패시터(C1), 제너 다이오드(ZD) 및 저항(R1, R2, R3, R4)을 포함한다.

제어 신호(in)는 제어부(200)에서 트랜지스터(Xs)의 턴온/턴오프를 제어하기 위해서 출력되는 신호이며, 도 3에서 Vcc 전압(하이 레벨 전압) 또는 0V 전압(로우 레벨 전압)을 가지는 것으로 가정한다. 그리고 Vcc 전압은 트랜지스터(Xs)의 문턱 전압보다 큰 전압이다. 이때, 트랜지스터(Xs)를 턴온시키는 경우에 제어 신호(in)는 Vcc 전압을 가지고, 트랜지스터(Xg)를 턴오프시키는 경우에 제어 신호(in)는 0V 전압을 가진다. 그리고 제어 신호(in)는 제어부(200)에서 공급되는데, 제어부(200)에서 사용되는 전압이 트랜지스터(Xs)를 구동할 수 있는 전압보다 낮은 경우가 많다. 그러면 제어 신호(in)의 레벨만으로 트랜지스터(Xs)의 턴온/턴오프를 제어할 수 없으므로 제어 신호(in)의 레벨을 증폭하기 위한 증폭기(도시하지 않음)가 게이트 구동 회로(121)에 사용될 수 있다.

다시 도 3을 보면, NPN 트랜지스터(X1)와 PNP 트랜지스터(X2)는 푸시풀 회로(121a)를 형성하여, 서로 연결된 베이스(B 및 B')를 통해 입력된 제어 신호(in)에 응답하여 Vcc 전압 또는 0V 전압을 출력한다.

구체적으로, 푸시풀 회로(121a)의 하이 레벨 전원 입력단(즉, NPN 트랜지스터(X1)의 컬렉터(C))은 Vcc 전압을 공급하는 전원(Vcc)에 연결되고 로우 레벨 전원 입력단(즉, PNP 트랜지스터(X2)의 컬렉터(C')은 접지 전원에 연결되어 있다. NPN 트랜지스터(X1)의 이미터(E)와 푸시풀 회로(121a)의 출력단(out) 사이에는 저항(R1)이 연결되어 있으며, PNP 트랜지스터(X2)의 이미터(E')가 푸시풀 회로(121a)의 출력단(out)에 연결되어 있다.

커패시터(C1)는 푸시풀 회로의 출력단(out)과 트랜지스터(Xs)의 게이트 사이에 연결되어 있다. 그리고 커패시터(C1)의 제1단과 접지 전원 사이에 저항(R2)이 연결되고, 커패시터(C1)의 제2단과 트랜지스터(Xs)의 소스 사이에 저항(R3)이 연결되어 있을 수 있다. 그러면 푸시풀 회로의 출력단(out)에서 0V 전압이 출력될 때, 저항(R3), 커패시터(C1), 저항(R2) 및 접지 전원의 경로로 커패시터(C1)에 트랜지스터(Xs)의 소스 전압이 충전될 수 있다.

그리고 트랜지스터(Xs)의 게이트와 커패시터(C1)의 제2단 사이에도 저항(R4)이 연결될 수도 있으며, 이러한 저항들(R2,R3,R4)은 커패시터(C1)의 순간적인 전압 변화를 방지하기 위해 형성된다. 또한 트랜지스터(Xs)의 소스와 게이트 사이의 전압차이를 일정하게 유지시키기 위해, 트랜지스터(Xs)의 소스와 게이트 사이에 제너 다이오드(ZD)를 연결할 수도 있다.

다음, 도 3의 게이트 구동 회로의 동작에 대해서 설명한다.

제어 신호(in)가 Vcc 전압으로 되면, PNP 트랜지스터(X2)는 턴오프 되고, NPN 트랜지스터(X1)는 턴온된다. 그러면, 전원(Vcc), 트랜지스터(X1), 저항(R1), 커패시터(C1), 저항(R4) 및 트랜지스터(Xs)의 경로를 통하여 트랜지스터(Xs)의 게이트와 소스 사이의 기생 커패시터가 충전된다. 이때, 커패시터(C1)에 트랜지스터(Xs)의 소스 전압(Va)이 충전되어 있으므로 트랜지스터(Xs)의 게이트 전압은 Vcc 전압과 Va 전압의 합에 해당하는 전압(Vcc+Va)까지 증가할 수 있다. 그러면 트랜지스터(Xs)의 게이트-소스 전압이 Vcc 전압이 되어 트랜지스터(Xs)가 턴온된다.

그리고, 제어 신호(in)가 0V가 되면, NPN 트랜지스터(X1)는 턴오프가 되고, PNP 트랜지스터(X2)는 턴온된다. 그러면, 트랜지스터(Xs), 저항(R4), 커패시터(C1), 트랜지스터(X2) 및 접지 전원의 경로를 통하여 트랜지스터(Xs)의 게이트와 소스 사이의 기생 커패시터가 방전된다. 이때, 커패시터(C1)에 충전된 전압에 의해 트랜지스터(Xs)의 게이트 전압은 Va 전압까지 감소한다. 그 결과 트랜지스터(Xs)의 게이트-소스 전압이 0V가 되어 트랜지스터(Xs)가 턴오프된다.

한편, 제어 신호(in)가 0V에서 Vcc로 바뀌는 순간, 즉, PNP 트랜지스터(X2)는 턴오프가 되고 NPN 트랜지스터(X1)은 턴온이 될 때, 저항(R1)에 의해 푸시풀 회로의 출력단(out) 전압이 0V 전압에서 Vcc 전압으로 변경되기까지 시간 지연이 발생한다. 즉, 전원(Vcc)에서 공급되는 전류에 의해 트랜지스터(Xs)의 게이트와 소스 사이의 기생 커패시터가 충전될 때, 저항(R1)과 기생 커패시터에 의해 결정되는 시정수에 의해 충전 지연이 발생한다. 따라서 트랜지스터(Xs)의 게이트-소스 전압이 0V 전압에서 Vcc 전압으로 변경되는데 걸리는 시간이 트랜지스터(Xs)의 게이트-소스 전압이 Vcc 전압에서 0V 전압으로 변경되는데 걸리는 시간보다 길어진다.

예를 들어, 도 2에서 트랜지스터(Xs)를 턴오프시키고, 트랜지스터(Xg)를 턴온시키는 제어 신호가 입력될 때, 트랜지스터(Xs)의 턴오프 시점이 트랜지스터(Xg)의 턴온 시점보다 느리면, 트랜지스터(Xs)와 트랜지스터(Xg)가 동시에 턴온 될 수 있다. 이와 같이 트랜지스터(Xs)와 트랜지스터(Xg)가 동시에 턴온되면 회로는 단락 현상이 발생되기 때문에, 도 3의 트랜지스터(Xs)는 다른 트랜지스터(도 2의 경우 트랜지스터(Xg))와 비교할 때, 턴오프가 턴온보다 더 빨라야 한다.

한편, 양극성 접합 트랜지스터(Bipolar Junction Transistor, BJT)의 경우 턴오프 상태에서 베이스(B)와 이미터(E) 사이에 수용할 수 있는 한계 전압(Vebo)이 존재한다. 따라서, 제어 신호(in)가 Vcc 전압인 경우, 기생 커패시터를 충전할 때 저항(R1)에 의해 출력단(out)의 전압이 Vcc로 순간적으로 바뀌지 않기 때문에 트랜지스터(X2)의 베이스(B)와 이미터(E) 사이의 전압(Veb)이 한계 전압(Vebo)을 넘을 수 있어 트랜지스터(X2)의 파손 위험이 있다.

아래에서는 트랜지스터(X2)의 파손을 방지할 수 있는 실시예에 대해서 도 4 및 도 5를 참조하여 상세하게 설명한다.

도 4는 본 발명의 제2 실시예에 따른 구동회로의 게이트 구동 회로를 나타낸 도면이다.

도 4에 도시한 바와 같이, 제2 실시예에 따른 게이트 구동 회로는 저항(R5)의 위치를 제외하면 도 3의 게이트 구동 회로와 동일한 구조를 가진다. 즉, 본 발명의 제1 실시예와 달리, 저항(R5)이 전원(Vcc)과 NPN 트랜지스터(X1)의 컬렉터(C) 사이에 연결되어 있다.

도 3의 경우와 마찬가지로, 제어 신호(in)가 Vcc 전압으로 되면, PNP 트랜지스터(X2)는 턴오프가 되고, NPN 트랜지스터(X1)는 턴온되어, NPN 트랜지스터(X1)로부터 트랜지스터(Xs)의 게이트 방향으로 전류가 흐르게 된다.

이때, NPN 트랜지스터(X1)의 컬렉터(C)에 연결된 저항(R5)에 의해,제1 실시예와 마찬가지로 트랜지스터(Xs)의 기생 커패시터를 충전하는 속도를 늦출 수 있다.

또한, 제어 신호(in)가 Vcc 전압으로 될 때, 푸시풀 회로의 출력단(out) 전 압은 NPN 트랜지스터(X1)의 베이스(B) 전압(Vcc)에서 트랜지스터(X1)의 문턱 전압(Vth)만큼 강하된 전압(Vcc-Vth)이 된다. 즉, 턴오프된 PNP 트랜지스터(X2)의 베이스(B')와 이미터(E') 사이의 전압이 Vth 전압으로 된다. 따라서, Vth 전압은 한계 전압(Vebo)보다 작기 때문에, 트랜지스터(X2)가 파손될 위험은 없다.

도 4에서는 NPN 트랜지스터(X1)의 컬렉터(C)에만 저항(R5)이 연결되는 것으로 도시하였지만, PNP 트랜지스터(X2)의 컬렉터(C )와 접지 전원 사이에도 저항이 연결될 수도 있다. 이 경우에는 NPN 트랜지스터(X1)의 컬렉터(C)에 연결된 저항(R5)의 크기를 PNP 트랜지스터(X2)의 컬렉터(C')에 연결된 저항의 크기보다 크게 설정하면 트랜지스터(Xs)의 턴오프 속도를 턴온 속도보다 빠르게 할 수 있다.

도 5는 본 발명의 제3 실시예에 따른 구동회로의 게이트 구동 회로를 나타낸 도면이다.

도 5에 도시한 바와 같이, 제3 실시예에 따른 게이트 구동부(121)는 NPN 트랜지스터(X3), PNP 트랜지스터(X4), 커패시터(C2), 다이오드(D1) 및 저항(R5,R6)을 포함한다. 이때, NPN 트랜지스터(X3)와 PNP 트랜지스터(X4)는 푸시풀 회로(121b)를 형성하고, 제2 실시예와 마찬가지로 NPN 트랜지스터(X3)의 컬렉터(C)에는 저항(R5)이 연결되어 있다. 푸시풀 트랜지스터의 출력단(out)과 트랜지스터(Xs)의 게이트 사이에는 순간적인 전압 변화를 방지하기 위해 저항(R6)이 연결되어 있다.

커패시터(C2)의 제1단이 저항(R5)을 통해 NPN 트랜지스터(X3)의 컬렉터(C)에 연결되어 있으며, 커패시터(C2)의 제2단이 PNP 트랜지스터(X4)의 컬렉터(C')에 연결되어 있다.

커패시터(C2)에는 Vcc 전압이 충전되어 있으며, 커패시터(C2)의 제2단과 PNP 트랜지스터(X4)의 컬렉터(C')는 트랜지스터(Xs)의 소스에 연결되어 있다. 따라서, 푸시풀 회로(121b)의 하이 레벨 전원 입력단(즉, NPN 트랜지스터(X3)의 컬렉터(C))에 인가되는 전압은 로우 레벨 전원 입력단(즉, PNP 트랜지스터(X4)의 컬렉터(C')에 인가된 전압(Va) 보다 Vcc 전압만큼 높은 (Vcc+Va) 전압이 된다. 그리고 커패시터(C2)와 NPN 트랜지스터(X3)의 컬렉터(C) 사이에는 전류가 한 방향으로만 흐르도록 다이오드(D1)를 연결할 수도 있다.

다음 도 5의 게이트 구동 회로의 동작에 대해서 설명한다.

제어 신호(in)가 (Vcc+Va) 전압으로 되면, PNP 트랜지스터(X4)는 턴오프가 되고, NPN 트랜지스터(X3)는 턴온되어, NPN 트랜지스터(X3)로부터 트랜지스터(Xs)의 게이트 방향으로 전류가 흐르게 된다. 또한, 제어 신호(in)가 Va 전압이 되면, PNP 트랜지스터(X4)는 턴온 되고, NPN 트랜지스터(X3)는 턴오프가 되어, 트랜지스터(Xs)의 게이트-소스 전압이 0V가 되어 트랜지스터(Xs)가 턴오프된다.

이때, 제어 신호(in)가 Va 전압에서 (Vcc+Va) 전압으로 바뀌는 순간, 즉 PNP 트랜지스터(X4)가 턴오프되고, NPN 트랜지스터(X3)가 턴온이 될 때, NPN 트랜지스터(X3)의 컬렉터(C)에 연결된 저항(R5)에 의해, 제1 실시예 및 제2 실시예와 마찬가지로 트랜지스터(Xs)의 기생 커패시터를 충전하는 속도를 늦출 수 있다.

또한, 제2 실시예와 마찬가지로, 제어 신호(in)가 (Vcc+Va) 전압으로 될 때, 푸시풀 회로의 출력단(out) 전압은 NPN 트랜지스터(X3)의 베이스(B) 전압(Vcc+Va)에서 트랜지스터(X3)의 문턱 전압(Vth)만큼 강하된 전압(Vcc+Va-Vth)이 된다. 즉, 턴오프된 PNP 트랜지스터(X4)의 베이스(B')와 이미터(E') 사이의 Vth 전압은 한계 전압(Vebo)보다 작기 때문에, 트랜지스터(X4)가 파손될 위험은 없다.

이와 같이 본 발명의 제2 실시예 및 제3 실시예에 따르면 푸시풀 트랜지스터에 있어서 저항을 NPN 트랜지스터의 컬렉터(C)에 연결함으로써, 트랜지스터(Xs)가 턴온되는데 걸리는 속도를 늦추고, 또한 PNP 트랜지스터도 보호할 수 있다. 또한 본 실시예의 게이트 구동 회로 뿐만 아니라 컬렉터에 저항이 연결된 트랜지스터를 구성요소로 하는 푸시풀 트랜지스터의 경우, 다른 형태의 게이트 구동 회로도 가능하다.

또한, 본 발명의 실시예에서는 도 2에 도시한 바와 같이 Vs 전압의 유지 방전 펄스를 Y 전극과 X 전극에 교대로 인가하는 것으로 설명하였다.그러나 도 2와 달리 푸시풀 트랜지스터를 게이트 구동부에 포함하고 있는 트랜지스터를 포함하는 모든 구동 회로에서 본 발명에 따른 게이트 구동 회로를 사용할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이 본 발명의 실시예에 의하면, 푸시풀 회로를 게이트 구동부에 포함하고 있는 트랜지스터에 있어서, 푸시풀 회로에 저항을 연결하여 트랜지스터의 턴온되는 속도를 늦춤으로써 트랜지스터에 인가되는 신호가 중첩되는 현상을 방지할 수 있다. 특히 푸시풀 회로의 하이 레벨 전원 입력단에 저항을 연결하면, 푸시풀 회로에 사용되는 트랜지스터 소자를 보호할 수 있다.

Claims (16)

1. 일 방향으로 뻗어 있는 복수의 전극,

   상기 복수의 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터, 그리고

   제2 전압을 공급하는 제2 전원과 제3 전압을 공급하는 제3 전원 사이에 연결되어 푸시풀(push-pull) 회로를 형성하는 제2 및 제3 트랜지스터 및 상기 제2 전원과 상기 제2 트랜지스터 사이에 연결되어 있는 제1 저항을 포함하며, 상기 푸시풀 회로를 통하여 상기 제1 트랜지스터의 게이트에 구동 전압을 인가하는 게이트 구동 회로를 포함하는 플라즈마 표시 장치.
2. 제1항에 있어서,

   상기 제2 및 제3 트랜지스터 중 어느 하나는 NPN 트랜지스터이고, 다른 하나는 PNP 트랜지스터이며,

   상기 제1 저항은 상기 제2 트랜지스터의 컬렉터와 상기 제2 전원 사이에 연결되어 있으며,

   상기 제1 저항에 의해 상기 제2 트랜지스터의 컬렉터와 상기 제2 전원 사이에서 형성되는 저항 성분의 크기가 상기 제3 트랜지스터의 컬렉터와 상기 제3 전원 사이에서 형성되는 저항 성분의 크기보다 큰 플라즈마 표시 장치.
3. 제1항에 있어서,

   상기 제2 트랜지스터의 턴온에 응답하여 상기 제1 트랜지스터의 게이트와 소스 사이의 전압이 상기 제3 전압에 대응하는 제4 전압에서 상기 제2 전압에 대응하는 제5 전압으로 변경되는데 걸리는 시간이 상기 제3 트랜지스터의 턴온에 응답하여 상기 제1 트랜지스터의 게이트와 소스 사이의 전압이 상기 제5 전압에서 상기 제4 전압으로 변경되는데 걸리는 시간보다 긴 플라즈마 표시 장치.
4. 제2항 또는 제3항에 있어서,

   상기 제2 및 제3 트랜지스터의 베이스에 제1 레벨 전압 또는 제2 레벨 전압을 가지는 제어 신호가 입력되며,

   상기 제어 신호의 상기 제1 레벨 전압에 응답하여 상기 제2 트랜지스터가 턴온되고, 상기 제어 신호의 상기 제2 레벨 전압에 응답하여 상기 제3 트랜지스터가 턴온되며,

   상기 제2 및 제3 트랜지스터의 이미터가 상기 푸시풀 회로의 출력단에 연결되어 있는 플라즈마 표시 장치.
5. 제4항에 있어서,

   상기 제2 트랜지스터는 NPN 트랜지스터이고, 상기 제3 트랜지스터는 PNP 트랜지스터이며, 상기 제1 레벨 전압이 상기 제2 레벨 전압보다 높은 전압 레벨을 가지는 플라즈마 표시 장치.
6. 제4항에 있어서,

   상기 제1 트랜지스터의 게이트 및 소스와 상기 푸시풀 회로의 출력단 사이에 연결되어 있는 커패시터를 더 포함하는 플라즈마 표시 장치.
7. 제6항에 있어서,

   상기 커패시터의 제1단과 상기 제3 전원 사이에 연결되어 있는 제2 저항;

   상기 제1 커패시터의 제2단과 상기 제1 트랜지스터의 게이트 사이에 연결되어 있는 제3 저항;

   상기 제1 커패시터의 제2단과 상기 제1 트랜지스터의 소스 사이에 연결되어 있는 제4 저항;

   상기 제1 커패시터의 제2단과 상기 제1 트랜지스터의 소스 사이에 연결되어 있는 제너 다이오드를 더 포함하는 플라즈마 표시 장치.
8. 제4항에 있어서,

   제1단을 통하여 상기 제2 전원의 상기 제2 전압을 공급하고 제2단을통하여 상기 제3 전원의 상기 제3 전압을 공급하며, 상기 제2 전압과 상기 제3 전압의 차이에 해당하는 전압을 충전하고 있는 제4 커패시터를 더 포함하며, 상기 커패시터의 제2단이 상기 제1 트랜지스터의 소스에 연결되어 있는 플라즈마 표시 장치.
9. 제8항에 있어서,

   상기 제4 커패시터의 제1단과 상기 제1 저항 사이에 연결되어 있는 다이오드를 더 포함하는 플라즈마 표시 장치.
10. 제9항에 있어서,

    상기 제1 트랜지스터의 게이트와 상기 푸시풀 회로의 출력단 사이에 연결되어 있는 제2 저항을 더 포함하는 플라즈마 표시 장치.
11. 구동 트랜지스터의 게이트를 구동하는 장치에 있어서,

    출력단에 이미터가 연결되어 있는 제1 트랜지스터,

    제1 전압을 공급하는 제1 전원과 상기 제1 트랜지스터의 컬렉터 사이에 연결되어 있는 제1 저항, 그리고

    상기 출력단에 이미터가 연결되고 제2 전압을 공급하는 제2 전원에 컬렉터가 연결되어 있으며, 상기 제1 트랜지스터와 도전형이 다른 제2 트랜지스터를 포함하며,

    상기 제1 및 제2 트랜지스터의 베이스에 인가되는 제어 신호에 응답하여 상기 출력단의 전압에 대응하는 전압을 상기 구동 트랜지스터의 게이트에 인가하는 게이트 구동 장치.
12. 제11항에 있어서,

    상기 제어 신호는 제1 레벨 전압 또는 제2 레벨 전압을 가지며,

    상기 제어 신호의 상기 제1 레벨 전압에 응답하여 상기 제1 트랜지스터가 턴온되고, 상기 제어 신호의 상기 제2 레벨 전압에 응답하여 상기 제2 트랜지스터가 턴온되는 게이트 구동 장치.
13. 제12항에 있어서,

    상기 출력단과 상기 구동 트랜지스터의 게이트 사이에 연결되어 있는 커패시터를 더 포함하는 게이트 구동 장치.
14. 제12항에 있어서,

    제1단을 통하여 상기 제1 전원의 상기 제1 전압을 공급하고 제2단을 통하여 상기 제2 전원의 상기 제2 전압을 공급하며, 상기 제1 전압과 상기 제2 전압의 차이에 해당하는 전압을 충전하고 있는 커패시터를 더 포함하는 게이트 구동 장치.
15. 제11항 내지 제14항 중 어느 한 항에 있어서,

    상기 제1 저항에 의해 상기 제1 트랜지스터의 컬렉터와 상기 제1 전원 사이에서 형성되는 저항 성분의 크기가 상기 제2 트랜지스터의 컬렉터와 상기 제2 전원 사이에서 형성되는 저항 성분의 크기보다 큰 게이트 구동 장치.
16. 제12항에 있어서,

    상기 제1 트랜지스터는 NPN 트랜지스터이고, 상기 제2 트랜지스터는 PNP 트랜지스터인 게이트 구동 장치.

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