JP2000514623A - フェールセーフ・インタフェース回路 - Google Patents
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.インタフェース回路であって: 第一リンク端子(2)、第二リンク端子(4)、及び制御端子(6)を有する 少なくとも1つの半導体スイッチング装置(1)を含み、 前記第一リンク端子(2)は第一回路装置(8)に接続され、 前記第二リンク端子(4)は第二回路装置(10)に接続され、 前記半導体スイッチング装置(1)は前記制御端子(6)と前記第一リンク端 子(2)および前記第二リンク端子(4)の1つとの間の電位差が予め定められ た閾値を超えたときに、前記第一回路装置(8)を前記第二回路装置(10)に 接続するように適合されており、 前記インタフェース回路の電源が切られた場合に、前記第一リンク端子(2) と前記第二リンク端子(4)の最大電位を前記制御端子(6)に与えるように適 合されている、導通防止装置(12,14,38,28)を含む、インタフェー ス回路。 2.請求項1記載のインタフェース回路であって、前記導通防止装置(12, 14)が、 前記第一リンク端子(2)と前記第二リンク端子(4)の少なくとも最大電位 を出力するように適合された第一最大値生成装置(12)と、そして 前記最大値生成装置(10)に接続され、前記インタフェース回路の電源が切 られた場合に前記制御端子(6)に供給される電位としてその出力を選択するよ うに適合された第一選択器装置(14)とを含むことを特徴とする、インタフェ ース回路。 3.請求項1記載のインタフェース回路であって、前記導通防止装置(38, 28)が、 前記第一リンク端子(40)と前記第二リンク端子(42)の最大電位を出力 するように適合された第二最大値生成装置(38)と、 前記第二最大値生成装置(38)に接続され、前記インタフェース回路の電源 が切られた場合に前記制御端子(30)に供給する制御増幅器(34)の電源供 給電位としてその出力を選択するように適合された第二選択器装置(28)とを 含むインタフェース回路。 4.インタフェース回路であって、 第一リンク端子(54,64)、第二リンク端子(56,66)、および制御 端子(52,72)を有する第一導電型(P)の、第二導電型(N)の絶縁領域 (46,74)の中に具備されている少なくとも1つの半導体スイッチング装置 (44,68)を含み、 前記第一リンク端子(54,64)は第一回路装置(48,80)に接続され 、 前記第二リンク端子(56,66)は第二回路装置(50,82)に接続され 、 前記半導体スイッチング装置(44,68)は前記制御端子(52,72)と 前記第一リンク端子(54,64)および前記第二リンク端子(56,66)の 1つとの電位差が予め定められた閾値を超えたときに、前記第一回路装置(48 ,80)と前記第二回路装置(50,82)とを接続するように適合されており 、 前記インタフェース回路の電源が切られた場合に、前記第一リンク端子(54 ,64)および前記第二リンク端子(56,66)の最大電位を前記絶縁領域( 46,74)に供給するように適合された故障防止装置(60,58,70,7 6,78)とを含む、インタフェース回路。 5.請求項4記載のインタフェース回路に於いて、前記故障防止装置(70, 76,78)がまた、前記第一リンク端子(64)および前記第二リンク端子( 66)の最大電位を前記半導体スイッチング装置(68)の前記制御端子(72 )に供給するように適合されていることを特徴とする、インタフェース回路。 6.請求項4記載のインタフェース回路に於いて、前記故障防止装置(58, 60)が少なくとも前記第一リンク端子(54)および前記第二リンク端子(5 6)の最大電位を出力し、それを前記絶縁領域(46)に供給するように適合さ れている、第三の最大値生成装置(58)を含むことを特徴とするインタフェー ス回路。 7.請求項5記載のインタフェース回路に於いて、前記故障防止装置(58, 60)が、 前記第一リンク端子(54)および前記第二リンク端子(56)の最大電位を 出力するように適合されている、第四の最大値生成装置(58)と、 前記最大値生成装置(58)に接続され、その出力を前記制御端子に供給する 制御増幅器の電源供給電位として、また前記インタフェース回路の電源が切られ た時に前記絶縁領域(46)に供給される電位として選択するように適合された 第三の選択器装置とを含むことを特徴とするインタフェース回路。 8.請求項5記載のインタフェース回路に於いて、前記故障防止装置(70, 76,78)が、 少なくとも前記第一リンク端子(64)および前記第二リンク端子(66)の 最大電位を出力し、それを前記絶縁領域(74)に供給するように適合されてい る、第五の最大値生成装置(70)と、 前記最大値生成装置(70)に接続され、その出力を前記インタフェース回路 の電源が切られた時に前記制御端子(72)に供給される電位として選択するよ うに適合された第四の選択器装置(78)とを含むことを特徴とするインタフェ ース回路。 9.請求項5記載のインタフェース回路に於いて、前記故障防止装置(70, 76,78)が、 少なくとも前記第一リンク端子(64)および前記第二リンク端子(66)の 最大電位を出力し、それを前記絶縁領域(74)に供給するように適合されてい る、第六の最大値生成装置と、 前記最大値生成装置に接続され、その出力を前記インタフェース回路の電源が 切られた時に前記前記制御端子(72)に信号を与える制御増幅器の電源供給電 位として選択するように適合された第五の選択器装置とを含むことを特徴とする インタフェース回路。 10.請求項2,3,6から9記載のインタフェース回路に於いて、前記各々 の最大値生成装置(12,38,58,70)が、 前記最大値生成装置(12,38,58,70)の第一入力端子(90,10 0)に接続された制御電極と、前記最大値生成装置(12,38,58,70) の第二入力端子(92,102)に接続された第一電極と、そして前記最大値生 成装置(12,38,58,70)の出力端子(88,98)に接続された第二 電極とを具備した前記第一導電型(P)の第一トランジスタスイッチング装置( 84,94)と、 前記最大値生成装置(12,38,58,70)の第二入力端子(92,10 2)に接続された制御電極と、前記第一トランジスタスイッチング装置(84, 94)の前記第二電極に接続された第一電極と、そして前記最大値生成装置(1 2,38,58,70)の前記第一入力端子(90,100)に接続された第二 電極とを有する前記第一導電型(P)の第二トランジスタスイッチング装置(8 6,96)とを含み、ここで 前記最大値生成装置(12,38,58,70)の前記出力端子(88,98 )が前記第一トランジスタスイッチング装置(84,94)の前記第二電極と、 前記第二トランジスタスイッチング装置(86,96)の前記第一電極とに接続 されていることを特徴とするインタフェース回路。 11.請求項10記載のインタフェース回路に於いて、前記第一トランジスタ スイッチング装置(94)と前記第二トランジスタスイッチング装置(96)と が、前記インタフェース回路の電源が切られたときに前記最大値生成装置(12 ,38,58,70)の前記出力端子(98)の電位にバイアスが掛けられるよ うに適合されている絶縁領域内に具備されていることを特徴とするインタフェー ス回路。 12.請求項10記載のインタフェース回路に於いて、前記最大値生成装置( 12,38,58,70)が更に、 前記最大値生成装置(12,38,58,70)の前記第一入力端子(118 )に接続された制御電極と、前記最大値生成装置(12,38,58,70)の 前記第二入力端子(120)に接続された第一電極と、そして電流源装置(11 2)に接続された第二電極とを具備した前記第一導電型(P)の第三トランジス タスイッチング装置(104,126)と、 前記最大値生成装置(12,38,58,70)の前記第二入力端子(120 )に接続された制御電極と、前記第三トランジスタスイッチング装置(104, 126)の前記第二電極に接続された第一電極と、そして前記最大値生成装置( 12,38,58,70)の前記第一入力端子(118)に接続された第二電 極と、前記第一電極はまた前記電流源装置(112)に接続されている、とを有 する前記第一導電型(P)の第四トランジスタスイッチング装置(106,12 8)と、 前記電流源(112)に接続された制御電極と、前記最大値生成装置(12, 38,58,70)の前記第二入力端子(120)に接続された第一電極と、そ して前記最大値生成装置(12,38,58,70)の前記出力端子(122) に接続された第二電極とを具備した前記第一導電型(P)の第五トランジスタス イッチング装置(108,130)と、 前記電流源(112)に接続された制御電極と、前記第五トランジスタスイッ チング装置(108,130)の前記第二電極に接続された第一電極と、そして 前記最大値生成装置(12,38,58,70)の前記第一入力端子(118) に接続された第二電極とを具備した前記第一導電型(P)の第六トランジスタス イッチング装置(110,132)とを含むことを特徴とするインタフェース回 路。 13.請求項12記載のインタフェース回路に於いて、前記第三、第四、第五 および第六トランジスタスイッチング装置(104,106,108、110, 126,128,130、132)が、前記インタフェース回路の電源が切られ た時に、前記最大値生成装置(12,38,58,70)の前記出力端子(12 2)の電位でバイアスが掛けられるように適合されている絶縁領域内に具備され ていることを特徴とするインタフェース回路。 14.請求項2,3,6から9記載のインタフェース回路に於いて、前記各々 の選択器装置(14,28,60,76,78)が、 第一電源供給ライン(152)に接続された制御電極と、選択器装置(14, 28,60,76,78)の第一入力端子(154)に接続された第一電極と、 そして前記選択器装置の出力端子(156)に接続された第二電極とを有する前 記第二導電型(N)の第一トランジスタスイッチング装置(150,182)と 、 前記第一電源供給ライン(152)に接続された制御電極と、前記選択器装置 (14,28,60,76,78)の前記出力端子(156)に接続された第一 電極と、そして前記選択器装置(14,28,60,76,78)の前記第二入 力端子(160)に接続された第二電極とを有する前記第一導電型(P)の第七 トランジスタスイッチング装置(158,176)と、 制御電極、前記選択器装置(14,28,60,76,78)の前記第一入力 端子(154)に接続された第一電極と、前記選択器装置(14,28,60, 76,78)の前記出力端子(156)に接続された第二電極と、を有する前記 第一導電型(P)の第八トランジスタスイッチング装置(162,178)と、 前記第一電源供給ライン(152)に接続された制御電極と、前記第八トラン ジスタスイッチング装置(162,178)の前記制御電極に接続された第一電 極と、そして前記選択器装置(14,28,60,76,78)の前記第二入力 端子(160)に接続された第二電極とを有する前記第一導電型(P)の第九ト ランジスタスイッチング装置(164,180)と、 前記第一電源供給ライン(152)に接続された制御電極と、前記第八トラン ジスタスイッチング装置(162,178)の前記制御電極に接続された第一電 極と、そして第二電源供給ライン(168,186)に接続された第二電極とを 有する前記第二導電型(N)の第二トランジスタスイッチング装置(166,1 84)とを含むことを特徴とするインタフェース回路。 15.請求項14記載のインタフェース回路に於いて、前記第一導電型(P) の前記第七、第八および第九トランジスタスイッチング装置(176,178, 180)が、それぞれ前記インタフェース回路の電源が切られたときに外部的に 生成されたバイアス電位(VN)でバイアスが掛けられるように適合されている 絶縁領域内に具備されていることを特徴とするインタフェース回路。 16.請求項14または15記載のインタフェース回路に於いて、前記第二導 電型(N)の前記第一および第二トランジスタスイッチング装置(182,18 4)が、それぞれ前記インタフェース回路の電源が切られたときに前記第二電源 供給ライン(186)の電位でバイアスが掛けられるように適合されている絶縁 領域内に具備されていることを特徴とするインタフェース回路。 17.先行の請求項の1つに記載のインタフェース回路に於いて、前記第一回 路装置(8,24,48,80)が前記少なくとも1つの半導体スイッチング装 置(198,202)を経由して前記第二回路装置(10,26,50,82) に電源を供給するための電源供給装置(92)であることを特徴とするインタフ ェース回路。 18.先行の請求項の1つに記載のインタフェース回路に於いて、前記第二回 路装置(10,26,50,82)が負荷を駆動するための出力装置(194) であることを特徴とするインタフェース回路。 19.請求項18記載のインタフェース回路に於いて、前記電源供給装置(1 92)および前記出力装置(194)が、 前記導通防止装置または前記故障防止装置を具備し、前記電源供給装置(19 2)の第一出力端子(200)と前記出力装置(194)の第一入力端子(20 6)とを接続する第一半導体スイッチング装置(198)と、 前記導通防止装置または前記故障防止装置を具備し、前記電源供給装置(19 2)の第二出力端子(204)と前記出力装置(194)の第二入力端子(20 8)とを接続する第二半導体スイッチング装置(202)とで結合されているこ とを特徴とするインタフェース回路。 20.請求項17から19の1つに記載のインタフェース回路に於いて、前記 電源供給装置(192)が更に、 一時的にエネルギーを蓄える様に適合され、前記電源供給装置(192)の前 記第一および第二出力端子(200,204)に接続されたリアクタンス装置( 210)と、 前記リアクタンス装置(210)に接続され、前記リアクタンス装置(210 )に電源からエネルギーが供給される充電フェーズと、前記リアクタンス装置( 210)内に蓄えられた前記エネルギーの少なくとも一部が前記電源供給装置( 192)の前記第一および第二出力端子(200,204)に放電される放電フ ェーズとを具備するように適合された、充電スイッチング装置(212,214 )とを含むことを特徴とするインタフェース回路。 21.請求項20記載のインタフェース回路に於いて、前記充電スイッチング 装置(212,214)が前記導通防止装置または前記故障防止装置を具備する 第三半導体スイッチング装置(212)を含むことを特徴とするインタフェース 回路。 22.請求項18から21の1つに記載のインタフェース回路に於いて、前記 出力装置(194)が請求項23から37の1つに記載のインタフェース回路で あることを特徴とするインタフェース回路。 23.インタフェース回路であって、 第一リンク端子、第二リンク端子および制御端子を具備し、前記インタフェー ス回路の電源が切られた場合に、前記第一リンク端子および前記第二リンク端子 の最大電位を前記制御電極に供給するように適合された導通防止装置、または前 記インタフェース回路の電源が切られた場合に、前記第一リンク端子および前記 第二リンク端子の最大電位を第四半導体スイッチング装置(216,222)の 絶縁領域に供給するように適合された故障防止装置とを含む前記第四半導体スイ ッチング装置(216,222)と、 第一リンク端子、第二リンク端子および制御端子を具備し、前記インタフェー ス回路の電源が切られた場合に、前記第一リンク端子および前記第二リンク端子 の最大電位を前記制御電極に供給するように適合された導通防止装置、または前 記インタフェース回路の電源が切られた場合に、前記第一リンク端子および前記 第二リンク端子の最大電位を第五半導体スイッチング装置(218,224)の 絶縁領域に供給するように適合された故障防止装置とを含む前記第五半導体スイ ッチング装置(218,224)とを含み、ここで 前記第四半導体スイッチング装置(216,222)と前記第五半導体スイッ チング装置(218,224)とが前記インタフェース回路の出力端子(196 )と前記インタフェース回路の第一および第二入力端子(206,208)にそ れぞれ接続されているインタフェース回路。 24.請求項23記載のインタフェース回路に於いて、前記インタフェース回 路の電源が切られている間、前記出力端子(196)の電位が抵抗器装置(22 0)及び導通防止装置または故障防止装置を経由して前記第四半導体スイッチン グ装置(216,222)と前記第五半導体スイッチング装置(218,224 )の制御電極へ供給されることを特徴とするインタフェース回路。 25.請求項23記載のインタフェース回路に於いて、更に、 前記インタフェース回路の電源が切られている時に、第一供給電位(VDD) を前記第四半導体スイッチング装置(216)と前記第五半導体スイッチング装 置(218)を駆動する第一駆動回路装置(234,236)に供給するように 適合された、前記第一導電型(P)の第十トランジスタスイッチング装置(23 8)と、 前記インタフェース回路の電源が切られている時に、前記インタフェース回路 の前記出力端子(196)の前記電位を前記抵抗器装置(220)を経由してそ れぞれ前記第四半導体スイッチング装置(216)と前記第五半導体スイッチン グ装置(218)の前記第一駆動回路装置(234,236)の供給電位として 供給するように適合された、前記第一導電型(P)の第十一トランジスタスイッ チング装置(238)とを含むインタフェース回路。 26.請求項23から25の1つに記載のインタフェース回路に於いて、前記 第四及び第五半導体スイッチング装置(216,218,222,224)が第 一導電型(P)のp−チャンネルMOSFETを含むことを特徴とするインタフ ェース回路。 27.請求項26記載のインタフェース回路に於いて、前記第四および第五半 導体スイッチング装置(216,218)には含まれていない、前記インタフェ ース回路内の前記第一導電型(P)のトランジスタスイッチング装置の絶縁領域 を、電源供給電位および前記インタフェース回路の前記出力端子(196)の前 記電位の最大電位にバイアスするように適合された第七最大値生成装置(240 )が具備されていることを特徴とするインタフェース回路。 28.請求項27記載のインタフェース回路に於いて、前記第四および第五半 導体スイッチング装置(216,218)に含まれている、前記第一導電型(P )のトランジスタスイッチング装置の絶縁領域を、前記入力端子(206,20 8)および前記インタフェース回路の前記出力端子(196)の最大電位にバイ アスするように適合された第八最大値生成装置(246)が具備されていること を特徴とするインタフェース回路。 29.インタフェース回路であって、 前記インタフェース回路の第一入力端子(206)に接続された第一端子と、 前記インタフェース回路の出力端子(196)に接続された第二端子とを有する 、 第六半導体スイッチング装置(252)と、そして 前記第六半導体スイッチング装置(252)内の絶縁領域を前記インタフェー ス回路の前記第一入力端子(206)と前記出力端子(196)の前記電位の最 大電位にバイアスするように適合された第九最大値生成装置(254)とを含む インタフェース回路。 30.請求項29記載のインタフェース回路に於いて、これが更に、 前記第九最大値生成装置(254)の前記出力電位と前記インタフェース回路 の電源供給電位との最大値を生成するように適合された第十最大値生成装置(2 56)と、 前記第十最大値生成装置(256)の出力電位を、前記第六半導体スイッチン グ装置(252)を駆動する第二駆動回路装置(264,266)の入力端子に 接続された第一電極を有し、また前記インタフェース回路の第二電源供給ライン に接続された第二電極を有する前記第二導電型(N)の第三トランジスタスイッ チング装置(260)の制御電極に供給するように適合された第六選択器装置( 258)と、 前記第二駆動回路装置(264,266)の出力端子(270)を前記第十最 大値生成装置(256)の前記出力電位に接続するように適合された前記第一導 電型(P)の第十二トランジスタスイッチング装置(268)とを含むことを特 徴とするインタフェース回路。 31.請求項30記載のインタフェース回路に於いて、更に前記インタフェー ス回路の電源が切られている間、前記第二駆動回路装置(264,266)を前 記電源供給ラインから切り離すように適合された、前記第一導電型(P)の第十 三トランジスタスイッチング装置(272)を具備することを特徴とするインタ フェース回路。 32.請求項30記載のインタフェース回路に於いて、更に前記インタフェー ス回路の前記出力端子(196)に接続された第一端子と、前記インタフェース 回路の前記第二入力端子(208)に接続された第二端子とをそれぞれ有する第 七半導体スイッチング装置(274)を具備することを特徴とするインタフェー ス回路。 33.請求項32記載のインタフェース回路に於いて、更に前記第七半導体ス イッチング装置(274)内の絶縁領域に、前記インタフェース回路の前記第二 入力端子(208)と前記出力端子(196)の最大電位でバイアスを掛けるよ うに適合された第十一最大値生成装置(276)が具備されていることを特徴と するインタフェース回路。 34.請求項33記載のインタフェース回路に於いて、更に前記第九最大値生 成装置(254)と前記第十一最大値生成装置(276)の最大出力電位を前記 第十最大値生成装置(256)に供給するように適合された第十二最大値生成装 置(278)を具備することを特徴とするインタフェース回路。 35.請求項34記載のインタフェース回路に於いて、前記第六選択器装置( 258)がまた、前記第十最大値生成装置(256)の出力を、前記第七半導体 スイッチング装置(274)を駆動する第三駆動装置(284,286)の入力 端子(282)に接続された第一電極と、前記第二電源供給ラインに接続された 第二端子とを有する前記第二導電型(N)の第四トランジスタスイッチング装置 (280)の制御電極に供給するように適合されていることを特徴とするインタ フェース回路。 36.請求項35記載のインタフェース回路に於いて、更に前記第三駆動装置 (284,286)の前記出力端子(290)を前記第十最大値生成装置(25 6)の前記出力端子に接続するように適合された前記第一導電型(P)の第十四 トランジスタスイッチング装置(288)が具備されていることを特徴とするイ ンタフェース回路。 37.請求項36記載のインタフェース回路に於いて、更に前記インタフェー ス回路の電源が切られている間、前記第三駆動回路装置(284,286)を前 記電源供給ラインから切り離すように適合された前記第一導電型(P)の第十五 トランジスタスイッチング装置(292)を具備することを特徴とするインタフ ェース回路。 38.請求項18記載のインタフェース回路に於いて、前記出力装置(194 )が差動出力回路であって、 制御電極、第一入力端子(296)に接続された第一電極、および前記出力装 置(194)の第一出力端子(298)に接続された第二電極を具備した前記第 一導電型(P)の第十六トランジスタスイッチング装置(294)と、 制御電極、前記第一入力端子(296)に接続された第一電極、および前記出 力装置(194)の第二出力端子(302)に接続された第二電極を具備した前 記第一導電型(P)の第十七トランジスタスイッチング装置(300)と、 制御電極、前記出力装置(194)の前記第一出力端子(298)に接続され た第一電極、および第二入力端子(306)に接続された第二電極とを具備した 前記第一導電型(P)の第十八トランジスタスイッチング装置(304)と、 制御電極、前記出力装置(194)の前記第二出力端子(302)に接続され た第一電極、および前記出力装置(194)の前記第二入力端子(306)に接 続された第二電極とを具備した前記第一導電型(P)の第十九トランジスタスイ ッチング装置(308)とを含むことを特徴とするインタフェース回路。 39.請求項38記載のインタフェース回路に於いて、前記第十二から第十五 トランジスタスイッチング装置(294,300,304、308)の各々の絶 縁領域が前記出力装置(194)の前記第一および第二出力端子(298,30 2)の平均電位にバイアスされていることを特徴とするインタフェース回路。 40.先行の請求項の1つに記載のインタフェース回路に於いて、第一導電型 (P)の前記トランジスタスイッチング装置の各々がp−チャンネルMOSFE Tトランジスタであることを特徴とするインタフェース回路。 41.先行の請求項の1つに記載のインタフェース回路に於いて、第二導電型 (N)の前記トランジスタスイッチング装置の各々がn−チャンネルMOSFE Tトランジスタであることを特徴とするインタフェース回路。 42.先行の請求項の1つに記載のインタフェース回路に於いて、前記絶縁領 域の各々がN−井戸であることを特徴とするインタフェース回路。 43.第一リンク端子(2)、第二リンク端子(4)、及び制御端子(6)と を有し、前記制御端子(6)と前記第一リンク端子(2)および前記第二リンク 端子(4)の1つとの間の電位差が予め定められた閾値を超えたときに作動され る少なくとも1つの半導体スイッチング装置(1)を含むインタフェース回路に 対する故障防止方法であって、 前記インタフェース回路の電源が切られた時に、前記第一リンク端子(2)と 前記第二リンク端子(4)の最大電位を前記半導体スイッチング装置(1)の前 記制御電極(6)に供給するステップを含む、故障防止方法。 44.請求項43記載の故障防止方法が更に、前記インタフェース回路の電源 が切られた時に、前記第一リンク端子(2)と前記第二リンク端子(4)の最大 電位を前記半導体スイッチング装置(1)の絶縁領域に供給するステップを含む 、故障防止方法。
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