JP3022424B2 - 出力保護回路内蔵半導体集積回路 - Google Patents
出力保護回路内蔵半導体集積回路Info
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- JP3022424B2 JP3022424B2 JP9207877A JP20787797A JP3022424B2 JP 3022424 B2 JP3022424 B2 JP 3022424B2 JP 9207877 A JP9207877 A JP 9207877A JP 20787797 A JP20787797 A JP 20787797A JP 3022424 B2 JP3022424 B2 JP 3022424B2
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- channel mos
- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の出
力回路に関し、特に半導体集積回路に電力を供給する電
源の制御単位が異なるインタフェースに使用する半導体
集積回路の出力回路に関する。
力回路に関し、特に半導体集積回路に電力を供給する電
源の制御単位が異なるインタフェースに使用する半導体
集積回路の出力回路に関する。
【０００２】
【従来の技術】一般的なＣＭＯＳ型半導体集積回路の出
力回路を図３に、また、該出力回路を構成するための半
導体集積回路の断面図を図４に示す。本回路はｐチャン
ネルＭＯＳトランジスタ１とｎチャンネルＭＯＳトラン
ジスタ５との２つの素子により構成されている。
力回路を図３に、また、該出力回路を構成するための半
導体集積回路の断面図を図４に示す。本回路はｐチャン
ネルＭＯＳトランジスタ１とｎチャンネルＭＯＳトラン
ジスタ５との２つの素子により構成されている。
【０００３】各トランジスタ１および５のゲート端子は
入力端子１１と接続されている。ｐチャンネルＭＯＳト
ランジスタ１のソース端子は電源端子１３と接続され、
ドレイン端子は出力端子１２と接続される。また、ｎチ
ャンネルＭＯＳトランジスタ５のソース端子は接地端子
１４と接続され、ドレイン端子は出力端子１２と接続さ
れる。
入力端子１１と接続されている。ｐチャンネルＭＯＳト
ランジスタ１のソース端子は電源端子１３と接続され、
ドレイン端子は出力端子１２と接続される。また、ｎチ
ャンネルＭＯＳトランジスタ５のソース端子は接地端子
１４と接続され、ドレイン端子は出力端子１２と接続さ
れる。
【０００４】本構成によるとｐチャンネルＭＯＳトラン
ジスタ１およびｎチャンネルＭＯＳトランジスタ５には
それぞれ寄生ダイオード６および１０が生じ、図４に示
されるようにダイオード６は出力端子１２から電源端子
１３へ電流が流れる向きに形成され、ダイオード１０は
接地端子１４から出力端子１２へ電流が流れる向きに形
成される。
ジスタ１およびｎチャンネルＭＯＳトランジスタ５には
それぞれ寄生ダイオード６および１０が生じ、図４に示
されるようにダイオード６は出力端子１２から電源端子
１３へ電流が流れる向きに形成され、ダイオード１０は
接地端子１４から出力端子１２へ電流が流れる向きに形
成される。
【０００５】本回路を図６に示すようにバスに接続する
場合、ノイズなどの原因により出力端子に対し電源電圧
より高い電圧が加わると出力端子１２からダイオード６
を介して電源端子１３に電流が流れることになる。
場合、ノイズなどの原因により出力端子に対し電源電圧
より高い電圧が加わると出力端子１２からダイオード６
を介して電源端子１３に電流が流れることになる。
【０００６】つまりｐチャンネルＭＯＳトランジスタ１
のドレインとソース端子間に寄生するｐｎ接合に順方向
バイアスが印加される。このため、電流が流れ続けラッ
チアップを起こすことがあった。
のドレインとソース端子間に寄生するｐｎ接合に順方向
バイアスが印加される。このため、電流が流れ続けラッ
チアップを起こすことがあった。
【０００７】逆に、出力端子１２に対し接地電位より低
い電圧が加わると接地端子１４からダイオード１０を介
して出力回路１２に電流が流れることになる。
い電圧が加わると接地端子１４からダイオード１０を介
して出力回路１２に電流が流れることになる。
【０００８】すなわち、ｎチャンネルＭＯＳトランジス
タ５のドレインおよびソース間に寄生するｐｎ接合に順
方向バイアスが印加されラッチアップが発生することが
あった。
タ５のドレインおよびソース間に寄生するｐｎ接合に順
方向バイアスが印加されラッチアップが発生することが
あった。
【０００９】また、本回路が図６に示されるようにバス
接続されている場合、一つの出力回路の電源が切れた時
（電源電圧０Ｖとなる）には該出力回路の電源端子が接
地されるため、他の出力回路がＨｉｇｈレベル電圧を出
力したとしても電源断となった出力回路の寄生ダイオー
ド６によりバスラインがクランプされてしまう。クラン
プ電圧はｐｎ接合ダイオードの１段分の順方向電圧であ
る０．７Ｖ〜０．８Ｖとなる。
接続されている場合、一つの出力回路の電源が切れた時
（電源電圧０Ｖとなる）には該出力回路の電源端子が接
地されるため、他の出力回路がＨｉｇｈレベル電圧を出
力したとしても電源断となった出力回路の寄生ダイオー
ド６によりバスラインがクランプされてしまう。クラン
プ電圧はｐｎ接合ダイオードの１段分の順方向電圧であ
る０．７Ｖ〜０．８Ｖとなる。
【００１０】このため、バスラインでは０．７Ｖ〜０．
８Ｖを上回るＨｉｇｈレベル信号の伝送が不可能とな
る。
８Ｖを上回るＨｉｇｈレベル信号の伝送が不可能とな
る。
【００１１】上記問題に対処するために提案されたもの
が特開昭６２−１２００６３号公報記載の回路である。
が特開昭６２−１２００６３号公報記載の回路である。
【００１２】特開昭６２−１２００６３号公報に示され
ている従来の回路を図５に示す。ｐチャンネルＭＯＳト
ランジスタ１とｎチャンネルＭＯＳトランジスタ５とで
構成される出力回路に対し、カソード側を出力端子１２
とｎチャンネルＭＯＳトランジスタ５のドレインに接続
し、アノード側をｐチャンネルＭＯＳトランジスタ１の
ドレイン側に接続するようｐｎ接合ダイオード１７を設
けている。これにより出力端子から電源電圧より高い信
号電圧を加えた場合にも該ダイオードには逆バイアスと
なるためｐチャンネルＭＯＳトランジスタ１のドレイン
を介して基板に電流が流れることを阻止することがで
き、タッチアップ防止効果がある。また、出力回路の電
源が断たれた状態で出力端子１２に電圧を加えてもｐｎ
接合ダイオード１７に対しては逆バイアスとなるため電
流が流れ込むことがないので出力端子がＬｏｗレベルに
クランプされることがない。
ている従来の回路を図５に示す。ｐチャンネルＭＯＳト
ランジスタ１とｎチャンネルＭＯＳトランジスタ５とで
構成される出力回路に対し、カソード側を出力端子１２
とｎチャンネルＭＯＳトランジスタ５のドレインに接続
し、アノード側をｐチャンネルＭＯＳトランジスタ１の
ドレイン側に接続するようｐｎ接合ダイオード１７を設
けている。これにより出力端子から電源電圧より高い信
号電圧を加えた場合にも該ダイオードには逆バイアスと
なるためｐチャンネルＭＯＳトランジスタ１のドレイン
を介して基板に電流が流れることを阻止することがで
き、タッチアップ防止効果がある。また、出力回路の電
源が断たれた状態で出力端子１２に電圧を加えてもｐｎ
接合ダイオード１７に対しては逆バイアスとなるため電
流が流れ込むことがないので出力端子がＬｏｗレベルに
クランプされることがない。
【００１３】
【発明が解決しようとする課題】ところが特開昭６２−
１２００６３号公報に開示される従来の方式は、出力回
路にｐｎ接合ダイオードが１段挿入されるため、出力回
路がＨｉｇｈレベル電圧を出力する場合にはダイオード
による電位降下は免れることができない。特開昭６２−
１２００６３号公報に開示されている他の従来方式で
は、Ｌｏｗ側電圧出力用のｎチャンネルＭＯＳトランジ
スタ５と出力端子１２間にも逆電流防止用ダイオードを
挿入しているため、この場合にはＬｏｗレベル電位上昇
は免れることはできない。つまりダイオードを出力段に
挿入することによって出力振幅を低下させてしまうとい
う問題点がある。
１２００６３号公報に開示される従来の方式は、出力回
路にｐｎ接合ダイオードが１段挿入されるため、出力回
路がＨｉｇｈレベル電圧を出力する場合にはダイオード
による電位降下は免れることができない。特開昭６２−
１２００６３号公報に開示されている他の従来方式で
は、Ｌｏｗ側電圧出力用のｎチャンネルＭＯＳトランジ
スタ５と出力端子１２間にも逆電流防止用ダイオードを
挿入しているため、この場合にはＬｏｗレベル電位上昇
は免れることはできない。つまりダイオードを出力段に
挿入することによって出力振幅を低下させてしまうとい
う問題点がある。
【００１４】また、本従来回路を使用した場合に出力回
路と接続される次段回路またはバス接続されているレシ
ーバ回路２２との信号伝送を確実なものとするためには
レシーバ回路２２は入力電圧余裕が広い回路を使用しな
ければならなかったり、動作マージンの減少を防ぐため
に信号伝送線路やバスラインにノイズ防止等の特別の措
置が必要となるなど使用上の制限が多くなる等の問題点
があった。
路と接続される次段回路またはバス接続されているレシ
ーバ回路２２との信号伝送を確実なものとするためには
レシーバ回路２２は入力電圧余裕が広い回路を使用しな
ければならなかったり、動作マージンの減少を防ぐため
に信号伝送線路やバスラインにノイズ防止等の特別の措
置が必要となるなど使用上の制限が多くなる等の問題点
があった。
【００１５】本発明の目的は出力回路の電源電圧が断た
れている状態において出力回路へ電流が流れ込むことを
防ぐ処置を講じても従来方式の欠点である通常動作時の
出力振幅の減少をできる限り抑えることができる半導体
集積回路を提供することにある。
れている状態において出力回路へ電流が流れ込むことを
防ぐ処置を講じても従来方式の欠点である通常動作時の
出力振幅の減少をできる限り抑えることができる半導体
集積回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明の回路は、ｐチャ
ンネルＭＯＳトランジスタ１とｎチャンネルＭＯＳトラ
ンジスタ５で構成されたＣＭＯＳ型半導体集積回路にお
いて、ｐチャンネルＭＯＳトランジスタ１のドレイン端
子と出力端子１２の間に電流遮断用のｎチャンネルＭＯ
Ｓトランジスタ４を挿入し、入力端子１１からＣＭＯＳ
インバータ回路３０の出力信号を前記ｎチャンネルＭＯ
Ｓトランジスタ４のゲート端子へ接続し、前記ＣＭＯＳ
インバータ回路３０の出力電圧により挿入したｎチャン
ネルＭＯＳトランジスタ４の導通／非導通状態を制御す
ることにより出力回路に電流が流れ込むことを防ぐ構成
となっている。
ンネルＭＯＳトランジスタ１とｎチャンネルＭＯＳトラ
ンジスタ５で構成されたＣＭＯＳ型半導体集積回路にお
いて、ｐチャンネルＭＯＳトランジスタ１のドレイン端
子と出力端子１２の間に電流遮断用のｎチャンネルＭＯ
Ｓトランジスタ４を挿入し、入力端子１１からＣＭＯＳ
インバータ回路３０の出力信号を前記ｎチャンネルＭＯ
Ｓトランジスタ４のゲート端子へ接続し、前記ＣＭＯＳ
インバータ回路３０の出力電圧により挿入したｎチャン
ネルＭＯＳトランジスタ４の導通／非導通状態を制御す
ることにより出力回路に電流が流れ込むことを防ぐ構成
となっている。
【００１７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１８】図１を参照すると、本発明の実施の形態で
は、出力回路はｐチャンネルＭＯＳトランジスタ１と、
ｎチャンネルＭＯＳトランジスタ４および５と、ｐチャ
ンネルＭＯＳトランジスタ２およびｎチャンネルＭＯＳ
トランジスタ３から成るＣＭＯＳインバータ回路３０と
から構成されている。
は、出力回路はｐチャンネルＭＯＳトランジスタ１と、
ｎチャンネルＭＯＳトランジスタ４および５と、ｐチャ
ンネルＭＯＳトランジスタ２およびｎチャンネルＭＯＳ
トランジスタ３から成るＣＭＯＳインバータ回路３０と
から構成されている。
【００１９】ｐチャンネルＭＯＳトランジスタ１のゲー
ト端子とｎチャンネルＭＯＳトランジスタ５のゲート端
子は入力端子１１と接続されている。ｐチャンネルＭＯ
Ｓトランジスタ１のソース端子は電源端子１３と接続さ
れ、ｎチャンネルＭＯＳトランジスタ５のソースは接地
端子１４と接続されている。
ト端子とｎチャンネルＭＯＳトランジスタ５のゲート端
子は入力端子１１と接続されている。ｐチャンネルＭＯ
Ｓトランジスタ１のソース端子は電源端子１３と接続さ
れ、ｎチャンネルＭＯＳトランジスタ５のソースは接地
端子１４と接続されている。
【００２０】また、ｐチャンネルＭＯＳトランジスタ１
のドレイン端子は電流遮断用のｎチャンネルＭＯＳトラ
ンジスタ４のドレイン端子と接続され、ｎチャンネルＭ
ＯＳトランジスタ５のドレイン端子は出力端子１２なら
びにｎチャンネルＭＯＳトランジスタ４のソースと接続
されている。電流遮断用のｎチャンネルＭＯＳトランジ
スタ４のゲート端子はＣＭＯＳインバータ回路３０の出
力と接続される。
のドレイン端子は電流遮断用のｎチャンネルＭＯＳトラ
ンジスタ４のドレイン端子と接続され、ｎチャンネルＭ
ＯＳトランジスタ５のドレイン端子は出力端子１２なら
びにｎチャンネルＭＯＳトランジスタ４のソースと接続
されている。電流遮断用のｎチャンネルＭＯＳトランジ
スタ４のゲート端子はＣＭＯＳインバータ回路３０の出
力と接続される。
【００２１】図１の回路を実際の半導体集積回路として
構成する場合の断面図が図２で示される。図１と図２中
の同一番号の箇所は同一部分であることを示す。図２に
おいて、ｐチャンネルＭＯＳトランジスタ１および２
と、ｎチャンネルＭＯＳトランジスタ３，４および５と
はそれぞれ構造上ｐｎ接合が構成されることにより寄生
ダイオード１，２と３，４，５が生成される。
構成する場合の断面図が図２で示される。図１と図２中
の同一番号の箇所は同一部分であることを示す。図２に
おいて、ｐチャンネルＭＯＳトランジスタ１および２
と、ｎチャンネルＭＯＳトランジスタ３，４および５と
はそれぞれ構造上ｐｎ接合が構成されることにより寄生
ダイオード１，２と３，４，５が生成される。
【００２２】次に本実施の形態の動作について説明す
る。
る。
【００２３】電源電圧が通常の動作用電圧に設定されて
いる場合を考える。
いる場合を考える。
【００２４】入力端子１１にＬｏｗレベル電圧が入力さ
れるとｎチャンネルＭＯＳトランジスタ５は非導通状
態、ｐチャンネルＭＯＳトランジスタ１は導通状態とな
る。またＣＭＯＳインバータ回路３０はＨｉｇｈレベル
出力するためｎチャンネルＭＯＳトランジスタ４も導通
状態となる。すなわち、出力端子１２からみて電源端子
側の２つのトランジスタ１および４が導通するため出力
端子１２にはＨｉｇｈレベルが出力される。
れるとｎチャンネルＭＯＳトランジスタ５は非導通状
態、ｐチャンネルＭＯＳトランジスタ１は導通状態とな
る。またＣＭＯＳインバータ回路３０はＨｉｇｈレベル
出力するためｎチャンネルＭＯＳトランジスタ４も導通
状態となる。すなわち、出力端子１２からみて電源端子
側の２つのトランジスタ１および４が導通するため出力
端子１２にはＨｉｇｈレベルが出力される。
【００２５】逆に、入力端子１１に対しＨｉｇｈレベル
電圧が入力されるとｎチャンネルＭＯＳトランジスタ５
は導通状態、ｐチャンネルＭＯＳトランジスタ１は非導
通状態となる。
電圧が入力されるとｎチャンネルＭＯＳトランジスタ５
は導通状態、ｐチャンネルＭＯＳトランジスタ１は非導
通状態となる。
【００２６】また、ＣＭＯＳインバータ回路３０はＬｏ
ｗレベル出力するためｎチャンネルＭＯＳトランジスタ
４も非導通状態となる。すなわち、出力端子１２からみ
て接地端子側のトランジスタのみが導通するため出力端
子１２にはＬｏｗレベルが出力される。
ｗレベル出力するためｎチャンネルＭＯＳトランジスタ
４も非導通状態となる。すなわち、出力端子１２からみ
て接地端子側のトランジスタのみが導通するため出力端
子１２にはＬｏｗレベルが出力される。
【００２７】すなわち、電源電圧が通常の動作用電源電
圧に設定されている場合、これら一連の動作は一般的な
ＣＭＯＳ回路のスイッチング動作と同じであることが言
える。
圧に設定されている場合、これら一連の動作は一般的な
ＣＭＯＳ回路のスイッチング動作と同じであることが言
える。
【００２８】なお、ｎチャンネルＭＯＳトランジスタ４
の導通抵抗はダイオードの順方向抵抗とは異なり自由に
設定することができ、導通時の電圧低下もダイオードの
順方向端子電圧（０．７Ｖ〜０．８Ｖ）より十分小さく
できることは周知の事項である。
の導通抵抗はダイオードの順方向抵抗とは異なり自由に
設定することができ、導通時の電圧低下もダイオードの
順方向端子電圧（０．７Ｖ〜０．８Ｖ）より十分小さく
できることは周知の事項である。
【００２９】次に本出力回路の電源が断たれている場合
について考える。
について考える。
【００３０】この場合、出力回路の電源端子１３は０Ｖ
となっているためｐチャンネルＭＯＳトランジスタ１，
２およびｎチャンネルＭＯＳトランジスタ３，４，５は
すべて非導通状態となる。出力端子からみて電気的な接
続は接地側の寄生ダイオード１０だけである。
となっているためｐチャンネルＭＯＳトランジスタ１，
２およびｎチャンネルＭＯＳトランジスタ３，４，５は
すべて非導通状態となる。出力端子からみて電気的な接
続は接地側の寄生ダイオード１０だけである。
【００３１】出力端子１２にＨｉｇｈレベル電圧を加え
ても、ｎチャンネルＭＯＳトランジスタ４および５はい
ずれも非導通状態であり、寄生ダイオード１０に対して
は逆バイアスとなる。
ても、ｎチャンネルＭＯＳトランジスタ４および５はい
ずれも非導通状態であり、寄生ダイオード１０に対して
は逆バイアスとなる。
【００３２】したがって、電源断時に外部からＨｉｇｈ
レベル電圧を印加しても出力回路へと電流が流れ込まず
電気的接続がないと言える。
レベル電圧を印加しても出力回路へと電流が流れ込まず
電気的接続がないと言える。
【００３３】本発明による出力回路の使用例を図６に示
す。
す。
【００３４】出力回路２１が出力端子１２を経由してバ
スライン２０に複数接続されているとする。なお、バス
接続するためには出力回路は３−ｓｔａｔｅ状態に設定
できる回路でなければならないが、以下では出力回路の
電源が断たれている時の動作を主体に説明するためｐチ
ャンネルＭＯＳトランジスタ１とｎチャンネルＭＯＳト
ランジスタ１０を同時に非導通状態に制御するための３
−ｓｔａｔｅ制御回路の記載は省略してある。
スライン２０に複数接続されているとする。なお、バス
接続するためには出力回路は３−ｓｔａｔｅ状態に設定
できる回路でなければならないが、以下では出力回路の
電源が断たれている時の動作を主体に説明するためｐチ
ャンネルＭＯＳトランジスタ１とｎチャンネルＭＯＳト
ランジスタ１０を同時に非導通状態に制御するための３
−ｓｔａｔｅ制御回路の記載は省略してある。
【００３５】バスライン２０には出力回路２１が出力し
た論理信号を受信するレシーバ回路２２も接続されてい
る。ここで、ある特定の出力回路の電源を遮断した場合
について説明する。一般的なＣＭＯＳ回路（図２で図
示）が図６のようにバス接続されている場合は、出力回
路に寄生ダイオード６が形成されているため、バス接続
された出力回路の電源を０Ｖとすると、バスラインが上
記寄生ダイオードによりクランプされてしまいバス内の
信号伝送が不可能となるが、本発明による出力回路をバ
ス接続した場合には、特定の出力回路の電源を落とす
と、特別な手順を踏むことなく電源を断つことにより出
力回路と外部回路との電気的接続を切り離すことが可能
となる。
た論理信号を受信するレシーバ回路２２も接続されてい
る。ここで、ある特定の出力回路の電源を遮断した場合
について説明する。一般的なＣＭＯＳ回路（図２で図
示）が図６のようにバス接続されている場合は、出力回
路に寄生ダイオード６が形成されているため、バス接続
された出力回路の電源を０Ｖとすると、バスラインが上
記寄生ダイオードによりクランプされてしまいバス内の
信号伝送が不可能となるが、本発明による出力回路をバ
ス接続した場合には、特定の出力回路の電源を落とす
と、特別な手順を踏むことなく電源を断つことにより出
力回路と外部回路との電気的接続を切り離すことが可能
となる。
【００３６】これにより、バスに接続された特定の出力
回路の電源を信号伝送中に断ったとしてもバス上の信号
はＬｏｗレベルクランプされることなく、バス上の信号
伝送を継続し続けることができる。
回路の電源を信号伝送中に断ったとしてもバス上の信号
はＬｏｗレベルクランプされることなく、バス上の信号
伝送を継続し続けることができる。
【００３７】本実施の形態では、ＣＭＯＳ回路出力部の
電気的遮断方法を実現するための例を挙げたがＣＭＯＳ
回路の代わりにトーテムポール型バイポーラトランジス
タ回路に対しても同様にｎｐｎバイポーラトランジスタ
を用いて電気的遮断を実現することができる。
電気的遮断方法を実現するための例を挙げたがＣＭＯＳ
回路の代わりにトーテムポール型バイポーラトランジス
タ回路に対しても同様にｎｐｎバイポーラトランジスタ
を用いて電気的遮断を実現することができる。
【００３８】
【発明の効果】以上、本発明には、ＣＭＯＳ出力回路に
おいて外部回路との電気的接続遮断回路となるｎチャン
ネルＭＯＳトランジスタを設け、電源断時には遮断回路
が非導通状態となるよう構成することにより出力回路の
電源がＯＦＦ状態であっても、ＣＭＯＳ出力回路に通常
寄生するダイオードの存在を無視することができ、ラッ
チアップ等の誤動作を気にすることなく、かつ、ＣＭＯ
Ｓ回路を電源制御単位が独立なインタフェース部の信号
伝送へ自由に使用することが可能となり、本出力回路を
使用したシステムの信頼性を高めることができるという
効果がある。なお、一般的にｎチャンネルＭＯＳトラン
ジスタの導通時の電位降下はｐｎ接合ダイオードより小
さいため電流遮断回路としてｎチャンネルＭＯＳトラン
ジスタを用いる本発明を採用することにより通常動作時
の振幅低下を抑えることが可能となる。
おいて外部回路との電気的接続遮断回路となるｎチャン
ネルＭＯＳトランジスタを設け、電源断時には遮断回路
が非導通状態となるよう構成することにより出力回路の
電源がＯＦＦ状態であっても、ＣＭＯＳ出力回路に通常
寄生するダイオードの存在を無視することができ、ラッ
チアップ等の誤動作を気にすることなく、かつ、ＣＭＯ
Ｓ回路を電源制御単位が独立なインタフェース部の信号
伝送へ自由に使用することが可能となり、本出力回路を
使用したシステムの信頼性を高めることができるという
効果がある。なお、一般的にｎチャンネルＭＯＳトラン
ジスタの導通時の電位降下はｐｎ接合ダイオードより小
さいため電流遮断回路としてｎチャンネルＭＯＳトラン
ジスタを用いる本発明を採用することにより通常動作時
の振幅低下を抑えることが可能となる。
【図１】本発明の実施の形態の回路図である。
【図２】本発明の実施の形態の断面図である。
【図３】一般的なＣＭＯＳ型出力回路を示す回路図であ
る。
る。
【図４】一般的なＣＭＯＳ型出力回路の断面図である。
【図５】一般的なＣＭＯＳ回路について対策を施した従
来回路を示す回路図である。
来回路を示す回路図である。
【図６】出力回路のバス接続例を示す図である。
１，２ ｐチャンネルＭＯＳトランジスタ ３，４，５ ｎチャンネルＭＯＳトランジスタ ６，７，８，９，１０ 寄生ダイオード １１ 入力端子 １２ 出力端子 １３ 電源端子 １４ 接地端子 １５ ｎウェル １６ ｐ型基板 １７ ｐｎ接合ダイオード ２０ バスライン ２１ 出力回路 ２２ レシーバ回路 ２３ レシーバ入力端子 ３０ ＣＭＯＳインバータ回路
Claims (2)
- 【請求項１】 ｐチャンネルＭＯＳトランジスタとｎチ
ャンネルＭＯＳトランジスタとから構成されるＣＭＯＳ
回路において、前記ｐチャンネルＭＯＳトランジスタと
前記ｎチャンネルＭＯＳトランジスタとの間にさらにｎ
チャンネルＭＯＳトランジスタを挿入し、挿入したｎチ
ャンネルＭＯＳトランジスタのソースを出力端子と接続
し、入力信号を入力端子からｐチャンネルＭＯＳトラン
ジスタとｎチャンネルＭＯＳトランジスタのゲート端子
に供給するとともに、前記入力端子からＣＭＯＳインバ
ータ回路を介して前記挿入したｎチャンネルＭＯＳトラ
ンジスタのゲートに供給されており、該回路内の電源電
圧を断つことにより出力回路内の全回路が外部回路との
電気的接続を遮断できることを特徴とする出力保護回路
内蔵半導体集積回路。 - 【請求項２】 前記ＣＭＯＳ回路に代えてトーテムポー
ル構成のバイポーラトランジスタを用いたことを特徴と
する請求項１記載の出力保護回路内蔵半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207877A JP3022424B2 (ja) | 1997-08-01 | 1997-08-01 | 出力保護回路内蔵半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207877A JP3022424B2 (ja) | 1997-08-01 | 1997-08-01 | 出力保護回路内蔵半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155103A JPH1155103A (ja) | 1999-02-26 |
| JP3022424B2 true JP3022424B2 (ja) | 2000-03-21 |
Family
ID=16547046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207877A Expired - Fee Related JP3022424B2 (ja) | 1997-08-01 | 1997-08-01 | 出力保護回路内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
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| JP5582771B2 (ja) * | 2009-12-04 | 2014-09-03 | 株式会社沖データ | 駆動装置及び画像形成装置 |
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1997
- 1997-08-01 JP JP9207877A patent/JP3022424B2/ja not_active Expired - Fee Related
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| JPH1155103A (ja) | 1999-02-26 |
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