KR100465031B1

KR100465031B1 - 장애시 안전한 인터페이스 회로 및 이 회로에 대한 장애 방지 방법

Info

Publication number: KR100465031B1
Application number: KR10-1999-7000171A
Authority: KR
Inventors: 헤드버그맛츠
Original assignee: 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1996-07-12
Filing date: 1997-07-11
Publication date: 2005-01-05
Also published as: DE19628270A1; AU4114097A; KR20000023712A; HK1017522A1; DE69710198D1; JP2000514623A; CA2260068A1; US6137311A; WO1998002965A1; EP0910896B1; TW364090B; CN1228885A; ATE212767T1; JP4181635B2; DE19628270C2; EP0910896A1

Abstract

장애시 안전한 인터페이스 회로는 제 1 링크 단자(2), 제 2 링크 단자(4) 및 제어 단자(6)를 갖는 하나 이상의 반도체 스위칭 회로(1)를 구비한다. 제 1 링크와 제 2 링크 단자(2, 4) 각각에 부착된 제 1 회로와 제 2 회로(8, 10)를 접속하기 위해, 링크 단자들(2, 4) 중 하나와 제어 단자(6) 사이의 전위차가 규정된 임계값 이상으로 상승된다. 인터페이스 회로에 전력공급 중단될 때, 제 2 회로(10)로부터 제 1 회로(8)로 또는 이것의 역으로의 전류 흐름을 방지하기 위해, 제 1 링크 단자와 제 2 링크 단자(2, 4)에서의 최대 전위가 반도체 스위칭 회로(1)의 제어 단자(6)로 능동적으로 피드백된다.

Description

장애시 안전한 인터페이스 회로 및 이 회로에 대한 장애 방지 방법{FAILSAFE INTERFACE CIRCUIT AND FAILURE PREVENTION METHOD FOR THE INTERFACE CIRCUIT}

도 18은 상기 방법에 매우 적합하며, 인덕턴스(402), 하나의 PMOS-트랜지스터(404) 및, 하나의 NMOS-트랜지스터(406)를 포함하는 전력 공급부(400)가 있는 인터페이스 회로의 예를 도시한다. 또한, 전력 공급부의 출력 단자는 2쌍의 PMOS-트랜지스터와 NMOS-트랜지스터를 포함하는 스위칭부(408)의 입력 단자에 접속되는데, 상기 각 쌍은 스위칭 회로(410, 412)를 각각 구성한다. 이러한 스위칭 회로는 2쌍의 PMOS-트랜지스터와 NMOS-트랜지스터(416 및 418)를 또한 포함하는 출력부(414)의 2개의 입력 단자에 접속되며, 이것은 출력부(414)의 입력 단자의 전위를 출력 단자(420)에 선택적으로 인가하는데 사용될 수 있다. 이러한 출력 단자는, 예컨대 한 쌍의 송신 선로 중 한 선로에 접속된다.

도 18에 도시된 인터페이스 회로는 대칭 저 임피던스 송신 선로 또는 2개의 비대칭 저 임피던스 송신 선로상에 디지털 신호를 출력하는데 사용된다. 이를 위해, 리액턴스 회로가 전압원으로부터 에너지를 수신하는 한편, PMOS-트랜지스터와 NMOS-트랜지스터 쌍(410 및 412)은 저장된 에너지를 방전 단계동안 출력부(414)로 포워드(forward)한다. 충전 단계 및 방전 단계의 지속기간을 적절히 설정함으로써, 많은 양의 전력을 낭비하지 않으며 그에 따라 많은 양의 열을 발생시키지 않고, 전력 효율이 좋은 동작에 적합한 공급 전압을 출력부(414)에 제공할 수 있다. 이것은 상기와 같은 인터페이스 회로를 단일 CMOS 집적 회로에 집적화하기 위한 전제조건이다.

이러한 인터페이스 회로의 한가지 문제점은, 이들이 장애시 안전하지 않다는 것이다. 특히, 송신 선로에 접속된 인터페이스 회로에 전력공급이 중단되거나 이 인터페이스 회로의 공급부에 전력공급이 중단되는 경우에, 인터페이스 회로내의 상이한 부분들을 엄격하게 디커플링(decoupling)하기 위해 출력 단자(420)로/로부터 전류가 출입되는 것이 방지되어야 한다. 일부 또는 모든 부분이 PMOS- 트랜지스터를 포함하면, 인터페이스 회로에 전력공급이 중단될 때 공급 전압은 접지 전위와 같다. PMOS-트랜지스터의 드레인 또는 소스 전극이 각 제어 전극보다 더 높은 전위를 가지면, 이러한 PMOS-트랜지스터는 턴온(turn on)되어 역방향(backward) 전류(I3-I6)가 상기 PMOS-트랜지스터를 통해 흐르기 시작한다. 그러나, 이것은, 전력공급 중단된 인터페이스 회로가 송신 선로에 고 임피던스로 접속된다고 가정할 경우, 송신 시스템 전체의 자유로운 변동(floating) 기능에 손상을 입힌다.

이러한 형태의 인터페이스 회로에 대한 추가적인 문제는 CMOS 기술의 고유의 소위 래치업(latchup) 현상인데, 이는 도 19 및 도 20에 도시되어 있다.

CMOS-기술은 단일 기판상에서 NMOS- 및 PMOS- 트랜지스터 둘 모두를 형성할 것을 요구한다. 또한, 트랜지스터를 기판과 절연시킬 수 있는 한가지 방법은, 도 19에 도시된 N-웰(well)(422)과 같은 절연 영역에 이러한 트랜지스터를 매립하는 것이다.

그러나, 이것은 상이한 전도 형태의 반도체 영역들 사이에 기생 다이오드(424 내지 434)를 형성함으로써, 또한 PNP-형(436) 및 NPN-형(438)의 기생 바이폴라 소자를 형성하게 된다. 도 20에 도시된 바와 같이, 기생 바이폴라 소자는 4층 PNPN 사이리스터(thyristor) 구조를 형성할 수 있다. 이러한 사이리스터 구조가 턴온될 경우, 인터페이스 회로는 래치업 현상으로 공지된 전도에 의해 파괴된다.

이러한 래치업 현상을 방지하기 위해, 상이한 M0S-트랜지스터의 소스/드레인 영역들간의 간격(spacing)과 N-웰은 기생 바이폴라 트랜지스터(436, 438)의 전류 이득을 최소화하도록 주위깊게 선택되어야 한다. 이 외에도, 트랜지스터의 소스/드레인 영역과 N-웰 사이의 기생 다이오드를 제어하여, 이들이 순방향 바이어스되지 않도록 할 필요가 있다. 이렇게 하기 위한 한가지 방법은 인터페이스 회로내의 가장 높은 전위를 PMOS-트랜지스터의 N-웰에 인가하는 것이다.

그러나, 상기 방법을 이용하면 일반적으로 인터페이스 회로내의 래치업이 방지되지만, PMOS-트랜지스터의 소스 또는 드레인 전극이, 예컨대 인터페이스 회로에 전력 공급이 중단되었을 때 양전위를 가진 송신 선로에 외부적으로 접속될 경우에는 작동하지 않는다. 이러한 상황에서 전류는 외부 송신 선로로부터 PMOS-트랜지스터의 드레인 또는 소스 전극 및 기생 다이오드를 통해 내부 공급 전위에 접속된 N-웰(422)로 흐르게 된다.

다시 말해서, 공지된 인터페이스 회로에서는, 인터페이스 회로가 전력공급이 중단되는 경우 절연 웰 영역의 전위를 제어할 수 없다. 그러나, 이러한 것은 결과적으로 기생 다이오드를 통해 역방향 공급 전류를 발생시킨다.

본 발명은 청구항 1의 전제부에 따른 인터페이스 회로에 관한 것이다. 또한, 본 발명은 인터페이스 회로에서 장애를 방지하는 방법에 관한 것이다.

WO95/06357에는, 전력 강하(powered-down) 장치와 버스(bus) 사이에서 작동되는 인터페이스 회로가 기재되어 있다. 특히, 인터페이스 회로는 저전압 회로에 포함되어, 저전압 회로가 전력 강하될 때에도 고전압 버스와 적절히 인터페이스될 수 있다. 지금까지, 정상 동작동안에는 저전압 회로를 버스에 접속하고 저전압 회로의 전력 강하시에는 버스와 저전압 회로의 접속을 차단하는 패스(pass) 트랜지스터가 이용되어 왔다. 이러한 것은, 패스 트랜지스터 양단의 전압이 안전 레벨을 초과하지 않도록 하기 위해 제공되는 추가 회로를 통해 이루어진다.

또한, WO94/29963에는, 전압 변환 및 과전압 보호 회로가 기재되어 있는데, 여기에서 상이한 모듈은 각기 다른 전압 레벨을 수용한다. 특히, 이 회로는 저전압 레벨을 허용하는 모듈의 과전압을 보호함과 동시에 한 전압 레벨에서 다른 전압 레벨로의 전압 변환을 이룬다.

또한, WO94/18755에는, 3.3 및 5.0 전압 디지털 신호 두 가지 모두를 지원하는 버스에 3.3 전압 디지털 회로를 인터페이스하는 출력 구동기가 개시되어 있다.

현재, 디지털 인터페이스 논리 회로에 대한 다양한 개념이 공지되어 있다. 종래의 개념으로는 다이오드-트랜지스터 논리 회로(DTL), 트랜지스터-트랜지스터 논리 회로(TTL) 및 이미터 결합 논리 회로(ECL)가 있는데, 이러한 개념은 디지털 논리 회로 뿐 아니라 회로와 회로 사이의 디지털 신호송신(signaling)에 사용된다.

다른 접근방법은 높은 패키징 밀도 및 낮은 전력 소모를 장점으로 하는 M0S(metal oxide semiconductor)-프로세스를 기반으로 한다. 이러한 장점으로 인해 MOS-프로세스는 디지털 신호 처리용 회로, 반도체 메모리 및 마이크로컴퓨터와 같은 초대규모 집적 회로에 광범위하게 사용된다.

특히, n-채널 유형 및 p-채널 유형 둘 모두에 대한 MOS-트랜지스터, 즉, PMOS-트랜지스터 및 NMOS-트랜지스터의 MOS-트랜지스터가 단일 칩 상에 집적화되는, 소위 CMOS-기술이 이런 형태의 애플리케이션에 매우 유용하다는 것이 증명되었다. 한 가지 이유는, PMOS-트랜지스터와 NMOS-트랜지스터가 결합되면 0 신호 전류가 거의 얻어지지 않고 전력 손실이 매우 감소될 수 있기 때문이다.

또한, 스위칭 회로를 구성하는 회로의 전달 특성은, PMOS-트랜지스터와 NMOS-트랜지스터가 상보적으로 작동되는 경우에 매우 급격할(steep) 수 있다. CMOS 기술은, 각 PMOS-트랜지스터와 NMOS-트랜지스터의 드레인 소스 경로의 저항을 통해 정해지는 비교적 낮은 출력 저항을 가능하게 한다. 이것이, 디지털 회로를 설계하는데 있어 CMOS 기술이 상당히 중요한 또 다른 이유이다.

통상적인 애플리케이션은 높은 전달 속도의 디지털 데이터 송신을 위한 인터페이스 회로인데, 예컨대, 한 쌍의 송신 선로를 사용하는 디지털 데이터의 차동(differential) 송신 및 수신이다. 본 발명에서, DPECL(differential positive emitter coupled logic), LVDC(low voltage differential signaling) 및 GLVDS(grounded low voltage differential signaling)와 같은 방법이 사용된다. 이러한 모든 방법은 차동 신호송신을 사용하여 한 쌍의 송신 선로 양단의 전압을 가능한 낮게 유지한다. 따라서, 이것은 결국 낮은 임피던스를 갖는 송신 선로를 통해 송신되는 전력을 적절한 범위내로 유지한다.

도 1은 장애시 안전한 인터페이스 회로용 반도체 스위칭 회로.

도 2는 장애시 안전한 인터페이스 회로용의 다른 반도체 스위칭 회로.

도 3은 절연 영역에 매립된 다른 반도체 스위칭 회로.

도 4는 절연 영역에 매립된 다른 반도체 스위칭 회로.

도 5는 2개의 입력 전위로부터 최대 전위를 발생시키는 최대치 발생 회로.

도 6은 2개의 입력 전위로부터 최대 전위를 발생시키는 다른 최대치 발생 회로.

도 7은 2개의 입력 전위의 최대 전위를 발생시키는, 개선된 형태의 최대치 발생 회로.

도 8은 도 7에 도시된 최대치 발생 회로의 장애시 안전한 형태를 나타내는 도면.

도 9는 2개의 입력 전위의 최대치를 출력 단자로 스위칭하기 위한 선택기 회로.

도 10은 도 9에 도시된 선택기 회로의 장애시 안전한 형태를 나타내는 도면.

도 11은 디지털 데이터의 차동 송신시 이용되는 장애시 안전한 인터페이스 회로.

도 12는 디지털 데이터의 차동 송신시 이용되는 또 다른 장애시 안전한 인터페이스 회로.

도 13은 도 12에 도시된 장애시 안전한 인터페이스 회로의 변형도.

도 14는 스위칭 잡음이 효율적으로 보상될 수 있는, 디지털 데이터의 송신에 이용되는 또 다른 장애시 안전한 인터페이스 회로.

도 15는 스위칭 잡음이 효율적으로 보상될 수 있는, 디지털 데이터의 차동 송신에 이용되는 다른 장애시 안전한 인터페이스 회로.

도 16은 도 15에서 도시된 최대치 발생 회로 구성의 변형도.

도 17은 도 11에 도시된 장애시 안전한 인터페이스 회로의 출력부를 대신하는 차동 출력부를 나타내는 도면.

도 18은 장애시 안전하지 않는, 디지털 데이터의 차동 송신에 이용되는 공지된 인터페이스 회로를 나타내는 도면.

도 19는 CMOS-회로의 기생 다이오드를 나타내는 도면.

도 20은 CMOS-회로의 기생 사이리스터 구조를 나타내는 도면.

상기 측면에서, 본 발명의 목적은 인터페이스 회로에 전력공급이 중단될 때 장애시 안전한 인터페이스 회로를 제공하는 것이다.

이러한 목적은 청구항 1에 따른 인터페이스 회로뿐만 아니라 청구항 36에 따른 장애 방지 방법에 의해 이루어진다.

따라서, 본 발명에 따르면, 장애시 안전한 인터페이스 회로는 제 1 링크 단자, 제 2 링크 단자 및 제어 단자를 갖는 하나 이상의 반도체 스위칭 회로를 포함한다. 제 1 링크 단자와 제 2 링크 단자 각각에 부착된 제 1 회로와 제 2 회로를 접속하기 위해, 링크 단자들 중 하나와 제어 단자 간의 전위차는 규정된 임계값 이상으로 상승된다. 인터페이스 회로에 전력공급이 중단되면, 제 1 링크 단자와 제 2 링크 단자에서의 최대 전위는, 인터페이스 회로 또는 제 1 회로와 제 2 회로중 하나에 전력공급이 중단될 경우 제어 단자로 능동적으로 피드백된다.

그러므로, 본 발명에 따르면, 인터페이스 회로에 전력공급이 중단될 때 반도체 스위칭 회로가 턴온되는 인터페이스 회로에서의 장애가 안전하게 방지되는데, 이는, 상기의 경우 제어 단자가 관련 제어 논리와 접속이 끊어지며 인터페이스 회로내의 가장 높은 전위를 따르기 때문이다.

또한, 장애시 안전한 인터페이스 회로에 전력공급이 중단될 때, 제 1 링크 단자 및 제 2 링크 단자의 최대 전위를 반도체 스위칭 회로의 절연 영역에 인가하도록 적응된(adapt) 장애 방지 회로가 제공된다.

그러므로, 인터페이스 회로에 전력공급이 중단될 때, 반도체 스위칭 회로의 기생 다이오드에 전류가 흐르지 않고 역방향 공급 또는 래치 현상이 전혀 발생되지 않는다. 또한, 이러한 기생 다이오드에 의해 형성된 기생 사이리스터는, 전력 공급이 턴온될 때와 전력 공급이 턴오프될 때 두 가지 모두에서 모든 절연 영역의 전위가 장애시 안전한 인터페이스 회로의 최대 양전위로 능동적으로 제어되기 때문에, 턴온되지 않는다.

본 발명의 또 다른 바람직한 실시예에 따르면, 장애시 안전한 인터페이스 회로는 전력 공급부 및 차동 출력부를 포함한다. 이로 인해, 데이터 송신 품질에 악영향을 미치지 않고 신호 송신 선로 쌍의 차동 전압을 낮게 유지하면서 차동 신호가 제공될 수 있다. 차동 신호송신 방법은 단위 면적마다 낮은 전력 소비를 일으키기 때문에, 단일 CMOS-회로에 집적화하는 것이 가능한데, 이는 집적 인터페이스 회로에서의 역방향 현상 또는 래치업 현상을 방지하기 위한 사전대책이 있기 때문이다.

본 발명의 실시예는 첨부 도면과 함께 다음의 설명에서 설명된다.

도 1은 드레인 전극(2), 소스 전극(4) 및 제어 전극(6)을 갖는 PMOS-트랜지스터(1)로 실현되는 인터페이스 회로를 도시한다. 이하에 설명되는 다른 가능성으로서, 추가 NMOS-트랜지스터를 PMOS-트랜지스터(1)에 결합하여 반도체 스위칭 회로의 동작 범위를 증가시키는 것이 있다.

제어 전극(6)과 드레인 전극(2) 사이 또는 제어 전극(6)과 소스 전극(4) 사이의 전위차가 규정된 임계값을 초과할 때, PMOS-트랜지스터는 제 1 회로(8)와 제 2 회로(10)를 접속한다. 따라서, 제 1 회로(8)가 제 2 회로(10)에 접속되어야만 할 때, 적합한 제어 전위가 제어 전극(6)에 공급되어 PMOS-트랜지스터(1)를 스위치 온(switch on)한다.

공지된 인터페이스 회로를 이용하면, 전력공급이 중단되는 동안, 즉, PMOS-트랜지스터(1)의 제어 전극(6)에 낮은 전위가 공급될 때 특정 문제가 야기된다. 제 1 회로와 제 2 회로(8, 10)중 하나가 PMOS-트랜지스터(1)의 드레인 전극(2) 또는 소스 전극(4) 중 하나에 높은 전위를 공급하는 경우, PMOS-트랜지스터(1)의 드레인 전극(2) 또는 소스 전극(4)과 제어 전극(6) 사이의 전위차는 턴온 임계 전압보다 더 높아서, 인터페이스 회로는 전력공급이 중단될 때도 제 1 회로와 제 2 회로(8, 10)를 접속한다.

이러한 문제를 방지하기 위해, 본 발명에 따르면, 장애시 안전한 인터페이스 회로에 전력공급이 중단될 때, PMOS-트랜지스터(1)의 드레인 전극(2) 및 소스 전극(4)의 최대 전위를 PMOS-트랜지스터의 제어 전극(6)에 인가하도록 적응된 전도 또는 등가의(equivalently) 장애 방지 회로를 제공하는 것이 제안되어 있다.

전도 방지 회로는 PMOS-트랜지스터(1)의 드레인 전극(2)과 소스 전극(4)에서 최대 전위를 발생시키는 최대치 발생 회로(12)를 포함한다. 최대치 발생 회로(12)의 출력 전위는 선택기 회로(14)에 공급되는데, 선택기 회로(14)는 PMOS-트랜지스터(1)의 제어 전극(6)에 접속되는 하나의 출력 단자(22) 및, 3개의 입력 단자(16, 18 및 20)를 갖는다.

제 1 입력 단자(16)는 장애시 안전한 인터페이스 회로에 전력공급이 중단되는 것을 표시하는 신호, 예컨대 인터페이스 회로의 공급 전위를 수신한다. 제 2 입력 단자(18)는 장애시 안전한 인터페이스 회로에 전력이 공급되는 경우에 출력 단자(22)를 통해 공급되는 PMOS-트랜지스터(1)의 제어 전극(6)에 대한 정상 제어 전위를 수신한다. 또한, 입력 단자(16)를 통해 수신된 신호가 장애시 안전한 인터페이스 회로에 전력공급이 중단된다는 것을 표시하면, 선택기 회로(14)는 정상 제어 전위를 공급하는 입력 단자(18)로부터 최대치 발생 회로(12)의 출력 전위, 즉 PMOS-트랜지스터(1)의 드레인 전극(2)과 소스 전극(4)의 최대 전위를 수신하는 입력 단자(20)로 스위칭한다.

따라서, 장애시 안전한 인터페이스 회로에 전력공급이 중단될 때에는 항상, 드레인 전극(2)과 소스 전극(4)의 최대 전위가 PMOS-트랜지스터(1)의 제어 단자(6)에 능동적으로 공급된다. 그러므로, PMOS-트랜지스터(1)의 제어 전극(6)은 장애시 안전한 인터페이스 회로에 전력 공급이 중단될 때 제어 논리로부터 접속단절되어 PMOS-트랜지스터(1)의 드레인 전극(2)과 소스 전극(4)의 가장 높은 전위를 따르기 때문에, 인터페이스 회로의 장애가 안전하게 방지된다.

도 2는 2개의 회로(24 및 26)를 접속하는 장애시 안전한 인터페이스 회로의 실시예를 도시하는데, 여기에서 선택기 회로(28)는 PMOS-트랜지스터(32)의 제어 전극(30)에 직접 접속되지 않고, PMOS-트랜지스터(32)의 제어 전극(30)을 구동시키는 제어 회로(34)에 대한 공급 전압을 출력한다. 또한, 선택기 회로(28)는 장애시 안전한 인터페이스 회로에 전력공급이 중단되었다는 것을 표시하는 신호를 입력 단자(36)를 통해 수신하고 최대치 발생 회로(38)에서 발생된 PMOS-트랜지스터(32)의 드레인 전극(40)과 소스 전극(42)의 최대 전위를 수신하는 한편, 상기 선택기 회로(28)는 PMOS-트랜지스터(32)의 제어 전극(30)에 최대 전위를 직접 공급하지 않는다. 특히, 선택기 회로(28)는 PMOS-트랜지스터(32)의 제어 전극(30)으로 향하는 신호 경로에 직접적으로 놓여 있지 않는다. 따라서, 본 실시예에 따르면, 인터페이스 회로에 대해 장애시 안전성을 얻는데 필요한 추가 회로는 장애시 안전한 인터페이스 회로의 전체 타이밍 성능에 영향을 미치지 않는다.

다른 실시예는 인터페이스 회로에서 역방향 공급효과를 방지하는 것을 목표로 한다. 특히, 이러한 다른 실시예는 PMOS-트랜지스터의 드레인 전극 또는 소스 전극과 n-채널 사이의 기생 다이오드를 경유한 역방향 공급전류를 방지하고, 도 20에 도시된 기생 사이리스터 구조의 턴온을 방지하는 것을 목표로 한다.

도 3은 PMOS-트랜지스터(44)가 N-웰로서 실현된 절연 영역(46)에 매립되는 실시예를 도시한다. 도 1 및 도 2에 대해 설명된 실시예와 유사하게, PMOS-트랜지스터(44)는 PMOS-트랜지스터(44)의 드레인 전극(54)과 소스 전극(56) 중 하나와 제어 전극(52) 사이의 전위차가 규정된 임계값을 초과하는 경우에 제 1 회로(48)와 제 2 회로(50)를 접속하도록 적응된다.

본 발명에서, 최대치 발생 회로(58)에서 발생되는 PMOS-트랜지스터(44)의 드레인 전극(54) 및 소스 전극(56)의 최대 전위는 제어 전극(52)에 공급되지 않고, 선택기 회로(60)를 통해 PMOS-트랜지스터(44)를 매립하는 절연 영역(46)의 접촉부(62)에 공급된다. 따라서, PMOS-트랜지스터(44)의 드레인 전극(54) 또는 소스 전극(56)과 절연 영역(46) 사이의 기생 다이오드내에 역방향 공급 전류가 흐르지 않는다. 또한, 도 20에 도시된 기생 사이리스터의 턴온이 효과적으로 방지될 수 있는데, 이는, 전원이 턴온되고 턴오프될 때 절연 영역(46)의 전위가 장애시 안전한 인터페이스 회로내의 최대 양전위로 능동적으로 제어되기 때문이다. 따라서, 장애시 안전한 인터페이스 회로는 그 내부의 장애 발생을 능동적으로 방지하도록 발생할 수 있는 최대 전위를 사용한다.

도 4는 상기 설명된 실시예의 장점을 결합한 다른 실시예를 도시한다. 본 발명에서, 최대치 발생 회로(70)에서 발생되는 PMOS-트랜지스터(68)의 드레인 전극(64) 및 소스 전극(66)의 최대 전위는 제어 전극(72) 및 절연 영역(74) 둘 모두에 공급된다. 따라서, PMOS-트랜지스터(68)는 인터페이스 회로에 전력공급이 중단될 경우 절대로 턴온되지 않으며, 또한 절연 영역(74)을 장애시 안전한 인터페이스 회로의 최대 양전위로 능동적으로 연결함으로써 역방향 공급 현상 또는 래치업 현상이 안전하게 회피된다.

도 4에 도시된 실시예는 최대치 발생 회로(70)에 의해 출력된 최대 전위를 제어 전극(72) 및 절연 영역(74)에 각각 피드백하기 위해 사용되는 2개의 선택기 회로(76 및 78)를 포함한다.

물론 PMOS-트랜지스터(68)의 제어 전극(72)에 신호를 공급하는 선택기 회로(78)가 상기 전극에 직접 접속되지 않고, 제어 전극(72)에 신호를 공급하는 제어 증폭기(도시되지 않음)에 접속될 수도 있다. 이와 같이 함으로써, 제 1 회로와 제 2 회로(80, 82)를 접속할 때 장애시 안전한 인터페이스 회로상의 타이밍 성능에 어떤 영향도 미치지않을 수 있다. 또한, 제 1 선택기 회로와 제 2 선택기 회로(76, 78)는, PMOS-트랜지스터(68)의 제어 전극(72) 및 절연 영역(74) 둘 모두를 최대치 발생 회로(70)의 출력에 접속하는 단일 선택기 회로로 결합될 수 있다.

도 5는 최대치 발생 회로로서 사용될 수 있고 2개의 입력 전위로부터 최대 전위를 발생시키는 회로의 기본 구조를 도시한다. 이러한 최대치 발생 회로는 제 1 PMOS-트랜지스터(84) 및 제 2 PMOS-트랜지스터(86)를 포함하여, 이들은 최대치 발생 회로의 출력 단자(88)에 접속되는 공통 전극을 갖는다. 제 1 PMOS-트랜지스터(84)의 제어 전극 및 제 2 PMOS-트랜지스터(86)의 소스 전극이 최대치 발생 회로의 제 1 입력 단자(90)에 접속된다. 제 2 PMOS-트랜지스터(86)의 제어 전극 및 제 1 PMOS-트랜지스터(84)의 드레인 전극이 최대치 발생 회로의 제 2 입력 단자(92)에 접속된다.

제 1 입력 단자(90)의 입력 전위가 제 2 입력 단자(92)의 입력 전위보다 더 높으면, 제 2 PMOS-트랜지스터(86) 제어 전극의 전위가 제 2 PMOS-트랜지스터(86) 소스 전극의 전위 보다 낮아, 상기 제 2 PMOS-트랜지스터(86)가 턴온된다. 따라서, 제 1 입력 단자(90)의 전위가 출력 단자(88)에 공급된다.

반대로, 제 2 입력 단자(92)의 입력 전위가 제 1 입력 단자(90)의 입력 전위보다 높다면, 상기와 유사하게 제 1 PMOS-트랜지스터(84)가 턴온되는 한편, 제 2 PMOS-트랜지스터(86)는 계속하여 턴오프되어, 제 2 입력 단자(92)의 입력 전위가 출력 단자(88)에 공급된다.

도 6은 도 5에 도시된 최대치 발생 회로의 변형을 도시하는 것인데, 여기에서 제 1 PMOS-트랜지스터(94) 및 제 2 PMOS-트랜지스터(96)는 상기 최대치 발생 회로의 출력 단자(98)의 최대 전위로 바이어스되도록 적응되는 절연 영역에서 매립된다. 상기 설명된 바와 같이, 상기와 같이 함으로써, 최대치 발생 회로내의 피드백 전류 또는 래치업 현상을 방지하고, 입력 단자(100, 102)의 최대 전위를 제공할 수 있다. 도 5 및 도 6에 따른 최대치 발생 회로는, 2개의 입력 단자의 전위 사이의 각각의 차이가 PMOS-트랜지스터(84, 94) 또는 PMOS-트랜지스터(86, 96)중 어느 하나를 스위치 온하기 위한 임계 전압보다 더 크면 작동한다.

그러나, 입력 단자들의 전위차가 상기 임계 전압보다 낮을 때 사전대책이 있어야 한다. 그 이유는, 상기와 같을 경우 어떤 PMOS-트랜지스터도 턴온되지 않게 되기 때문이다. 더욱이, 절연 영역의 전위를 최대가 되게 하는 전류가 없기 때문에, PMOS-트랜지스터의 절연 영역 전위가 형성되지 않는다. 또한, 절연 영역의 전위는 그다지 멀리 드리프트(drift)할 수 없다. 이것은 기생 다이오드에 의해 하향으로 제한되고 PMOS-트랜지스터에 의해 상향으로 제한되는데, 전위가 PMOS-트랜지스터 중 어느 하나를 턴온하기 위한 임계 전압보다 크게 제어 전극의 전위 이상으로 상승할 때 적어도 하나의 PMOS-트랜지스터가 턴온되기 때문이다.

상기 문제는 도 5 및 도 6에 도시된 최대치 발생 회로의 개선된 형태에 의해 해결된다. 이러한 개선된 형태의 최대치 발생 회로는 도 7에서 도시되어 있으며, 이것은 4개의 추가 PMOS-트랜지스터(104, 106 및 108, 110) 및 전류원(112)을 포함한다. PMOS-트랜지스터(104 및 106)는, PMOS-트랜지스터(84, 86 및 94, 96) 각각에 상응하는 PMOS-트랜지스터(114 및 116)와 동일한 방법으로, 최대치 발생 회로의 입력 단자(118 및 120)에 접속된다. 또한, PMOS-트랜지스터(108 및 110)는 상기 2개의 입력 단자(118 및 120) 사이에 직렬 접속되고, 상기 PMOS-트랜지스터(108 및 110)의 공통 전극은 출력 단자(122)에 접속된다. 또한, 전류원(112)은 PMOS-트랜지스터(108 및 110)의 제어 전극 및 PMOS-트랜지스터(104 및 106)의 공통 전극에 접속된다.

입력 단자(118 및 120)의 전위차가 PMOS-트랜지스터(114 및 116)중 어느 하나를 턴온하기 위한 임계 전위를 초과하는 한, 도 7에 도시된 최대치 발생 회로는 도 5 및 도 6에 도시된 최대치 발생 회로와 기본적으로 동일한 방법으로 동작한다. 특히, PMOS-트랜지스터(114 및 104) 또는 PMOS-트랜지스터(116 및 106)중 어느 하나가 턴온되어, 입력 단자(118 및 120)의 최대 전위를 출력 단자(122)와 PMOS-트랜지스터(108 및 110)의 공통 전극에 제공한다. 가장 큰 입력 전위가 PMOS-트랜지스터(108 및 110)의 제어 전극에 공급되기 때문에, PMOS-트랜지스터는 턴오프된다.

입력 단자(118 및 120)의 전위차가 PMOS-트랜지스터(114 및 116) 또는 PMOS-트랜지스터(104 및 106)중 하나를 턴온하기 위한 임계 전압보다 낮다면, 이들 PMOS-트랜지스터는 모두 턴오프된다. 이러한 경우, 노드(124)가 전류원(112)에 의해 낮아져서, 입력 단자(118 및 120) 중 어느 하나에 접속된 전극의 최대 전위를 어느 PMOS-트랜지스터(108 또는 110)가 가지냐에 따라 PMOS-트랜지스터(108) 또는 PMOS-트랜지스터(110)가 턴온된다. 따라서, 도 7에 도시된 최대치 발생 회로의 입력 단자(118 및 120)에서의 전위차가 PMOS-트랜지스터(114 및 116) 또는 PMOS-트랜지스터(104 및 106) 중 어느 하나를 턴온하기 위한 임계 전압보다 낮을 때에도, 상기 최대치 발생 회로는 그 출력 단자(122)에 최대 입력 전위를 제공하도록 동작할 수 있다.

도 8은 도 7에 도시된 최대치 발생 회로의 개선된 형태를 도시하는데, 여기에서 모든 PMOS-트랜지스터(126 내지 136)는 상기 최대치 발생 회로에서 얻어진 최대 전위에 접속되는 N-웰형(도시되지 않음)의 절연영역에 매립된다. 이러한 개선된 형태의 최대치 발생 회로에 따르면, 절연영역이 항시 최고 전위에 결합된다. 따라서, 절연영역의 전위가 항상 양호하게 형성된다. 또한, PMOS-트랜지스터(126 내지 136)의 소스 전극 또는 드레인 전극과 관련 절연영역 사이의 기생 다이오드(138 내지 148)가 계속해서 비-전도 상태로 유지되기 때문에, 역방향 공급 또는 래치업 현상이 방지될 수 있다. 이와 같이 함으로써, 특히 저전압 프로세스가 사용될 때, PMOS 소자 파라미터에 바람직하지 않은 변화가 생기는 것을 방지할 수 있다.

도 9는 선택기 회로의 일 실시예를 도시한다. 여기서, NMOS-트랜지스터(150)는 전원 공급 선로(power supply line)(152)에 접속된 제어 전극, 제 1 입력 단자(154)에 접속된 드레인 전극, 및 출력 단자(156)에 접속된 소스 전극을 갖는다. 또한, 제 1 전력 공급 선로(152)에 접속된 제어 전극 및 출력 단자(156)에 접속된 드레인 전극을 갖는 PMOS-트랜지스터(158)가 제공된다. 이 PMOS-트랜지스터(158)의 소스 전극은 선택기 회로의 제 2 입력 단자(160)에 접속된다. 추가 PMOS-트랜지스터(162)는 제 1 입력 단자(154)에 접속된 드레인 전극 및 출력 단자(156)에 접속된 그 소스 전극을 갖는다. 다른 PMOS-트랜지스터(164)는 제 1 전력 공급 선로(152)에 접속된 제어 전극, 제 2 입력 단자(160)에 접속된 소스 전극 및 PMOS-트랜지스터(162)의 제어 전극에 접속된 드레인 전극을 갖는다. PMOS-트랜지스터(162)의 제어 전극 및 PMOS-트랜지스터(164)의 드레인 전극은 NMOS-트랜지스터(166)를 통해 제 2 전력 공급 선로(168)에 접속된다.

인터페이스 회로에 전력이 공급될 때, 도 9에 도시된 선택기 회로는 제 1 입력 단자(154)를 출력 단자(156)와 접속된다. 도 1 및 4에 도시된 바와 같이, 정상 제어 신호가 PMOS-트랜지스터의 제어 전극에 공급됨으로써, 이 PMOS-트랜지스터는 턴온되고, 장애시 안전한 인터페이스 회로에 링크된 회로를 접속한다. 이러한 상태에서는 또한, 제 1 전력 공급 선로(152)의 전위가 높아서 NMOS-트랜지스터(150 및 166)가 턴온된다. NMOS-트랜지스터(166)는 낮은 전위를 가진 제 2 전력 공급 선로(168)를 PMOS-트랜지스터(162)의 제어 전극에 접속함으로써, 상기 PMOS-트랜지스터(162) 또한 턴온된다. 따라서, 제 1 입력 단자(154)가 NMOS-트랜지스터(150) 및 PMOS-트랜지스터(162)를 통해 출력 단자(156)에 접속된다.

이러한 선택기 회로의 중요한 장점은 NMOS-트랜지스터(150) 및 PMOS-트랜지스터(162)가 병렬로 접속되어, 입력 단자(154)를 출력 단자(156)에 접속한다는 것이다. 이것은 공통 모드 동작 범위를 상당히 증가시킨다.

도 9에서 도시된 선택기 회로의 제 2 동작 모드는, 제 1 공급 선로(152)의 전위가 낮을 때 전력공급이 중단되는 인터페이스 회로에 관한 것이다. 이러한 상태에서 제 2 입력 단자(160)의 전위는 최대치 발생 회로의 출력 전위에 상응함으로써, 인터페이스 회로의 최대 전위에 상응한다. 따라서, PMOS-트랜지스터(158)가 턴온되고 제 2 입력 단자(160)의 전위가 선택기 회로의 출력 단자(156)에 공급된다. 동일한 이유로, PMOS-트랜지스터(164)가 턴온되어, PMOS-트랜지스터(162)의 제어 전극 전위가 인터페이스 회로의 최대 전위에 상응하여 이 PMOS-트랜지스터(162)는 턴오프된 채로 유지된다. 이것은 NMOS-트랜지스터(150 및 166)도 마찬가지인데, 그 이유는 NMOS-트랜지스터(150 및 166)의 각 제어 전극 전위가 제 1 공급 선로(152)상의 낮은 전위에 상응하기 때문이다.

도 10은 개선된 장애시 안전 능력을 갖는 선택기 회로를 도시한다. 단자(170 내지 174)는 제 2 입력 단자(160)의 전위와 VDD 전위의 최대치를 수신한다. 따라서, 제 2 입력 단자(160)의 전위와 VDD 전위의 최대치가 PMOS-트랜지스터(176 내지 180)의 절연 영역에 공급되어, 어떠한 경우에서도 상기 PMOS-트랜지스터(176 내지 180)의 턴온이 방지된다. 그러므로, PMOS-트랜지스터(176 내지 180)는 인터페이스 회로에 전력공급이 중단될 경우, 관련 제어 논리로부터의 접속이 단절된다.

또한, 모든 PMOS-트랜지스터(176 내지 180) 및 NMOS-트랜지스터(182 및 184)는 절연 영역에 제공된다. NMOS-트랜지스터(182 및 184)에 대한 절연 영역은 접속부(188 및 190)를 통해 제 2 전력 공급 선로(186)의 전위에 결합된다. 더욱이, PMOS-트랜지스터(176 내지 180)의 절연 영역은 단자(170 내지 174)를 통해 최대치 발생 회로의 출력 전위에 결합된다. 따라서, 도 10에 도시된 장애시 안전한 선택기 회로에서, PMOS-트랜지스터(176 내지 180)의 절연 영역의 전위가 장애시 안전한 인터페이스 회로의 최대 전위에 능동적으로 결합되고, NMOS-트랜지스터(182, 184)의 절연영역 전위는 항상 접지 전위로 유지된다. 그러므로, 선택기 회로는 래치업 또는 역방향 공급 현상없이 장애시 안전하게 된다.

도 11은, 장애시 안전한 인터페이스 회로가 전력 공급 회로(192) 및 송신 선로(196)에 접속된 출력 단자를 구동하는 출력 회로(194)에 접속되어 있는 다른 실시예를 도시한다. 본 도면에 단일 출력 회로만 도시되어 있지만, 본 발명에 따른 출력 회로의 수는 하나 이상일 수 있다. 이 실시예는 디지털 데이터의 차동 송신 및 수신과 같은 높은 전송 속도를 가진 디지털 데이터 송신에 관한 것이다.

특히, 제 1 반도체 스위칭 회로(198)는 전력 공급 회로(192)의 제 1 출력 단자(200)에 접속되고, 제 2 반도체 스위칭 회로(202)는 전력 공급 회로(192)의 제 2 출력 단자(204)에 접속된다. 각 반도체 스위칭 회로(198, 202)는 PMOS-트랜지스터, 및 PMOS-트랜지스터와 동작가능하게 결합된 NMOS-트랜지스터(점선으로 도시됨)를 포함한다. 상기 설명된 바와 같이, 이것은 반도체 스위칭 회로(198, 202)의 스위칭 범위를 증가시킴으로써, 장애시 안전한 인터페이스 회로의 응용성(applicability)을 또한 증가시킬 수 있다.

또한, 제 1 반도체 스위칭 회로(198)의 출력 단자가 출력 회로(194)의 제 1 입력 단자(206)에 접속되고, 제 2 반도체 스위칭 회로(202)의 출력 단자가 출력 회로(194)의 제 2 입력 단자(208)에 접속된다.

상기 설명된 바와 같이, 전력 공급 회로(192)는 인덕턴스(210)와, 예컨대 상기 인덕턴스(210)에 접속되어 있는 하나의 PMOS-트랜지스터(212) 및 하나의 NMOS-트랜지스터(214)를 포함한다. 이러한 PMOS-트랜지스터와 NMOS-트랜지스터(212, 214)를 적절히 스위칭 온 및 오프함으로써, 에너지가 전원(도시되지 않음)에서부터 인덕턴스(210)로 전달되는 충전 단계의 지속기간을 설정할 수 있다. 이러한 충전 단계 후, 제 1 반도체 스위칭 회로(198) 및 제 2 반도체 스위칭 회로(202)는, 인덕턴스(210)에 저장된 에너지의 적어도 일부가 출력 회로(194)의 입력 단자(206, 208)로 전달되도록 작동한다. 따라서, 이들 입력 단자(206, 208)의 전위는 인덕턴스(210)에 대한 충전 및 방전 단계의 설정, 및 제 1 반도체 스위칭 회로와 제 2 반도체 스위칭 회로(198, 202) 각각의 작동에 따라 변화한다. 이 외에도, 출력 회로(194)는 입력 단자(206, 208) 각각을 출력 회로(194)의 출력 단자(196)에 접속하는 2개의 추가된 반도체 스위칭 회로(216 및 218)를 포함한다.

도 11에 도시된 바와 같이, 장애시 안전한 인터페이스 회로에 전력공급이 중단될 때, 출력 회로(194)의 출력 단자(196)의 전위는 저항(220)을 통해 반도체 스위칭 회로(216 및 218)에 포함된 PMOS-트랜지스터(222, 224)의 제어 게이트에 피드백된다. 반도체 스위칭 회로(198 및 202)에도 이러한 장애시 안전 능력이 제공된다.

도 11에서 도시된 바와 같이, 반도체 스위칭 회로(198, 202)내의 PMOS-트랜지스터(226, 228)의 각 제어 전극에, 하나의 선택기 회로가 각각 직접 접속된다.

도 12는 출력 회로의 변형된 실시예를 도시하는데, 여기에는 추가 PMOS-트랜지스터(230)가, 출력 단자(196)에서부터, 반도체 스위칭 회로(216, 218)내의 PMOS-트랜지스터(222, 224)의 제어 단자까지의 피드백 경로에 삽입된다. 또한, 장애시 안전 인터페이스 회로에 전력공급이 중단될 때, 관련 선택기 회로(232)는 상기 PMOS-트랜지스터(222, 224)의 제어 전극으로의 신호 경로에 직접 놓이지 않고, 출력 회로(194)의 출력 단자(196) 전위를 전력 공급 전위로서 제어 증폭기(234 및 236)에 공급하여 상기 PMOS-트랜지스터(222, 224)의 제어 전극을 구동한다. 또한, 장애시 안전한 인터페이스 회로에 전력공급이 중단될 때, 선택기 회로(232)는 PMOS-트랜지스터(238)의 소스 전극 전위를 PMOS-트랜지스터(238)의 제어 전극에 접속한다.

상기 언급된 바와 같이, 장애시 안전한 인터페이스 회로에 전력공급될 때, NMOS-트랜지스터는 반도체 스위칭 회로(198, 202, 216 및 218)내의 PMOS-트랜지스터에 동작가능하게 결합되어 이러한 반도체 스위칭 회로의 동작 범위가 확대한다.

또한, 도 11 및 도 12에서 화살표로 나타나있는 바와 같이, 장애시 안전한 인터페이스 회로내의 상이한 역방향 공급 경로는 다른 위치, 예를 들어, 반도체 스위칭 회로(198 및 202) 또는 반도체 스위칭 회로(216 및 218)에서 차단된다.

본 발명에 따르면, 이러한 역방향 공급 경로를 차단하는 데에는 특정한 제약이 없다. 반도체 스위칭 회로(212 또는 198 및 202)에서의 차단은 이들 반도체 스위칭 회로(212, 198, 202)에 포함된 PMOS-트랜지스터와 NMOS-트랜지스터를 제어하기 위해 고속을 요구하지 않는 장점을 가진다는 것을 알아야 한다. 이러한 경우, 출력 단자(200 및 204)와 같은 출력 단자가 입력 단자(206 및 208) 및 출력 회로(194)에 접속된 공통 신호 선로를 통해 서로 접속되는 것을 방지하기 위한 사전대책이 있어야만 한다. 따라서, 인터페이스 회로에서 역방향 공급 현상을 방지하기 위한 바람직한 방법은 반도체 스위칭 회로(216 및 218)에 본 발명에 따른 회로를 사용하는 것인데, 그 이유는 이러한 방법을 이용함으로써 출력 회로의 각 입력 단자(206 및 208)가 출력 단자(196)로부터 완전히 분리되기 때문이다.

특히, 도 12에 도시된 실시예에 대해서, 이것은, 선택기 회로(232)가 반도체 스위칭 회로(216 및 218)내의 PMOS-트랜지스터(222, 224)의 제어 전극에 신호를 공급하는 신호 선로내에 놓이지 않기 때문에, 장애시 안전한 인터페이스 회로의 대역폭에 영향을 미치지 않는다.

또한, 상기 실시예는 전력공급 중단 상태 동안 그리고 출력 단자(196)의 출력 전위가 상승할 때 PMOS-트랜지스터(230)만 작동된다는 장점을 갖는다. 상기 이외의 경우, 이러한 PMOS-트랜지스터(230)는 저항(220)을 내부 공급 노드와 접속 단절시켜, 상기 저항이 적은 저항값만을 가질 경우 불필요한 전력 낭비를 피할 수 있다.

또한, 추가 선택기 회로(232)는, 출력 회로의 전력공급된 상태동안 내부 전원을 증폭 회로(234 및 236)에 접속하는 PMOS-트랜지스터(238)의 장애시 안전한 기능을 보장한다.

따라서, PMOS-트랜지스터(222, 224)의 제어 전극은 모든 상황하에서, 전력공급이 중단된 상태동안 상승된 출력 신호를 따르므로, 이러한 PMOS-트랜지스터(222, 224)는 장애시 안전한 인터페이스 회로에 전위 역방향 공급 전류 또는 래치업 현상이 방지되도록 턴오프된다.

도 13은 출력 회로(194)의 상세한 회로도를 도시한다. 제 1 최대치 발생 회로(240)는 PMOS-트랜지스터(230)와 저항(220)을 접속하는 신호 선로상의 전위와 PMOS-트랜지스터(230)의 제어 전극 전위의 최대치를 인출한다. 이러한 최대 전위는, 반도체 스위칭 회로(216 및 218)내의 PMOS-트랜지스터(222, 224)의 제어 전극을 구동하는 제어 회로(234, 236)에 포함된 모든 PMOS-트랜지스터(230, 242, 244) 및 PMOS-트랜지스터(238)의 절연 영역을 바이어스하는데 사용된다.

이 외에도, 출력 회로(194)의 입력 단자(206 및 208)와 그 출력 단자(196)에서의 최대 전위를 인출하는 제 2 최대치 발생 회로(246)가 제공된다. 이러한 최대 전위는 반도체 스위칭 회로(216 및 218)에 있는 PMOS-트랜지스터(222, 224)의 절연 영역을 바이어스하는데 사용된다. 상기 PMOS-트랜지스터(222, 224)의 제어 회로(234, 236)에 포함된 모든 NMOS-트랜지스터(248, 250)가 장애시 안전하도록 하기 위해, 상기 NMOS-트랜지스터(248, 250)의 절연 영역은 접지 전위에 결합된다.

최대치 발생 회로로의 모든 입력 신호는 하나의 단일 최대치 발생 회로에서 합산되어, 모든 수반된 PMOS-트랜지스터로 분배될 수 있다. 그러나, 어떤 경우에는, 절연 영역 전위가 PMOS-트랜지스터의 드레인 및 소스 전극에 비교해 더 높아질수록 PMOS-트랜지스터는 증가된 임계 전압으로 인해 더 약해지기 때문에, 고려된 전위를 상이한 절연 영역에 대해 분리하는 것이 유리할 수도 있다. 따라서, 출력 회로가 공급 전위보다 훨씬 미만에서 작동하면, 절연 영역을 이러한 낮은 전위 레벨을 따르게 하는 것이 유리하다.

인터페이스 회로에서 잡음 및 리플(ripple)로 인한 장애를 방지하는 것과 관련된 다른 실시예가 도 14에 도시된다. 이러한 문제를 극복하기 위해, 출력 회로(194)의 입력 단자(206 및 208)의 전위의 디커플링을 강화시킬 필요가 있는데, 특히 디커플링이 출력 버퍼 뒤의 칩 외부에 위치할 때 필요하다. 본 발명에서 디커플링은, 인터페이스 회로에 의해 전달되는 신호에 대한 필터링 프로세스를 의미한다.

전력 공급 잡음과 관련된 문제를 극복하기 위한 한가지 방법은 전단(前段) 회로로부터 출력 회로(194)의 입력 단자(206, 208)로의 내부 공급 접속을 차단하고 디커플링 또는 필터링을 인터페이스 회로와 분리해서 실행하는 것이다. 한가지 선택 사항은, 전단 회로 및 전단 회로에 접속된 내부 공급 접속을 단일 집적 회로상에서 구현하고, 이러한 내부 공급 선로를 직접 회로 외부의 캡슐 레벨 또는 인쇄 회로 기판 레벨로 유도하여, 공급된 전위에서 잡음 및 리플 성분에 대한 디커플링/필터링을 수행하는 것이다.

디커플링한 후에, 공급된 전위는 집적 회로로 다시 피드백된다. 본 발명의 이 실시예는 하나 이상의 추가 핀을 필요로 하는데, 이는 캡슐 레벨 또는 인쇄 회로 기판 레벨로 된 후, 원래 잡음없는 전위를 갖는 집적 회로로 돌아가 출력 회로(194)의 입력 단자(206, 208)로의 공급 선로에 제공된다.

상기 설명된 바와 같이, 출력 회로의 수는 하나로 제한되지 않고 하나 이상일 수 있다. 이 경우, 상이한 출력 회로 간의 상호작용을 피하기 위하여, 잡음 및 리플 성분에 대해서 뿐만 아니라 상이한 출력 회로를 서로 엄격하게 분리시키는 것에 대해서도 주의가 기울여져야 한다.

이러한 분리 기능은 도 14 내지 도 16에 도시된 특정한 구성을 요구한다. 상기 설명된 실시예와의 큰 차이는, 출력이 자유롭게 변동하는 것이 바람직한 전력 공급이 중단된 동안, 출력이 입력 단자(206, 208)로의 공급 선로와 완전히 독립적이어서, 심지어 이들 공급 선로도 전력 공급 중단 동안에 자유롭게 변동될 수 있다는 점이다.

도 14를 보면, 이와 같이 접속을 엄격하게 끊기 위하여, 모든 출력 회로에는 반도체 스위칭 수단(252)이 제공되는데, 이 반도체 스위칭 수단의 제 1 단자는 출력 회로(194)의 제 1 입력 단자(206)에 접속된다. 또한, 제 2 단자는 출력 회로(194)의 출력 단자(196)에 접속된다. 최대치 발생 회로(254)는 그 입력 단자에 출력 회로의 입력 단자 및 출력 단자의 전위를 수신한다. 그 최대 전위는 반도체 스위칭 수단(252)의 절연 영역 및, 출력 회로의 전력 공급 선로상의 전위를 추가로 수신하는 다른 최대치 발생 회로의 하나의 입력 단자에도 공급된다. 최대치 발생 회로(256)의 출력 전위는 NMOS-트랜지스터(260)의 제어 전극에 접속되는 선택기 회로(258)에 공급된다. NMOS-트랜지스터(260)의 제 1 전극은 반도체 스위칭 수단(252)을 구동시키는 구동 회로(264, 266)의 입력 단자(262)에 접속된다. 또한, NMOS-트랜지스터의 제 2 전극은 출력 회로의 제 2 공급 선로, 즉 접지에 접속된다.

도 14에 도시되어 있는 바와 같이, PMOS-트랜지스터(268)가 또한 제공되는데, 이 PMOS-트랜지스터(268)의 제어 전극이 출력 회로(194)의 전력공급 선로에 접속되고, 제 1 전극은 최대치 발생 회로(256)의 출력에 접속되며, 제 2 전극은 구동 회로(264, 266)의 출력 단자(270)에 접속된다. 선택기 회로(258)의 출력이 또한 PMOS-트랜지스터(272)의 제어 전극에도 접속되는데, PMOS-트랜지스터(272)의 제 1 단자는 출력 회로(194)의 전력 공급 선로에 접속되고, PMOS-트랜지스터(272)의 제 2 단자는 구동 회로(264, 266)의 PMOS-트랜지스터(264)의 제 1 단자에 접속된다.

상기 설명된 바와 같이, 도 14에 도시된 회로는 출력 회로(194)내의 상이한 신호 선로의 엄격한 접속단절을 실현한다. 먼저, 최대치 발생 회로(254)는 제 1 입력 단자(206)에 접속된 전력 공급 선로와 출력 단자(196)에서 최대 전위를 인출하며, 이것은 상기 설명된 바와 같이 반도체 스위칭 수단(252)의 절연 영역을 바이어스하는데 사용된다.

또한, 발생된 최대 전위가 최대치 발생 회로(256)의 전력 공급 선로상의 전위와 비교되어 출력 회로의 최대 전위가 얻어진다. 이러한 전체적으로 최대인 전위는 선택기 회로(258)를 통해 NMOS-트랜지스터(260)의 제어 전극으로 피드백된다. 따라서, 전력공급 중단 동안, 이러한 NMOS-트랜지스터(260)가 턴온되어, 구동 회로(264, 266)의 입력 단자(262)를 제 2 공급전위, 즉 접지에 접속하게 된다.

또한, 전력공급 중단동안 PMOS-트랜지스터(268)의 제어 전극 전위는 제 1 단자에 인가된 최대 전위보다 낮아, 상기 PMOS-트랜지스터(268)는 구동 회로(264, 266)의 출력 단자(270)를 출력 회로(194)의 최대 전위에 결합시키는 역할을 한다. 따라서, 반도체 스위칭 수단(252)은 안전하게 턴오프되어, 입력 단자(206)에 접속된 선로와 출력 단자(196)에 접속된 선로간의 접속단절을 출력 회로의 전력공급이 중단된 동안에도 완벽하게 수행할 수 있다. 이 외에도, PMOS-트랜지스터(272)는 출력 회로에 전력공급이 중단되는 동안에 구동 회로(264, 266)로부터 전력 공급 선로를 접속단절시킬 수 잇다.

도 15는 푸시-풀(push-pull) 출력 회로에 적합한, 도 14에 따른 변형 실시예를 도시한다. 출력 회로의 제 2 입력 단자(208)에 접속된 다른 반도체 스위칭 수단(274), 및 출력 회로의 입력 단자(208)와 출력 단자(196)에서의 최대 전위를 구동하는 추가 최대치 발생 회로(276)가 제공된다. 상기 최대 전위는 반도체 스위칭 수단(274)의 절연 영역으로 피드백되고, 또한 최대치 발생 회로(254)의 출력 전위를 수신하는 최대치 발생 회로(278)에 공급된다. 수신된 입력 전위의 최대 전위는 최대치 발생 회로(256)로 공급된다.

도 14에 대해 설명된 회로 소자 외에, 반도체 스위칭 수단(274)을 구동시키는 구동 회로(284, 286)의 입력단자(282)에 접속되는 추가 NMOS-트랜지스터(280)가 제공된다. 또한, PMOS-트랜지스터(288)의 제 1 전극은 구동 회로(284, 286)의 출력 단자(290)에 접속되고, 제 2 전극은 최대치 발생 회로(256)의 출력에 접속된다. PMOS-트랜지스터(288)의 제어 전극은 제 1 공급 선로, 즉 PMOS-트랜지스터(268)의 제어 전극과 동일한 전위에 접속된다. PMOS-트랜지스터(292)의 제 1 전극은 출력 회로의 전력 공급 선로에 접속되고, 제 2 전극은 구동 회로(284, 286)의 PMOS 트랜지스터(284)의 제 1 전극에 접속되며, 및 제어 전극은 선택기 회로(258)의 출력에 접속된다.

도 15에 도시된 회로의 기능은 기본적으로 도 14에 대해 설명된 기능에 상응한다. 특히 중요한 점은, 전력공급 중단동안 구동 회로(264, 266 및 284, 286) 모두의 입력 단자(262, 282)를 NMOS 트랜지스터(260 및 280)를 통해 접지로 동시 접속시킨다는 것이다. 또한, 이와 동시에 출력 단자(270, 290)가 PMOS 트랜지스터(268, 288)를 통해 출력 회로의 최대전위에 결합되어, 반도체 스위칭 회로(252 및 274)를 안전하게 턴오프 상태가 되도록 할 수 있다. 따라서, 출력 회로의 입력 단자(206 및 208)에 접속되어 있는 양쪽 신호 선로와 출력 선로가 완전히 접속단절됨으로써, 이들 선로가 전력공급 중단동안 독립적으로 자유롭게 변동될 수 있다.

도 15에 따르면 상이한 PM0S-트랜지스터에 대한 절연 영역이 분리되어 있지만, 이들은 도 16에 도시된 바와 같이 공통 모드에 공급될 수도 있다. 또한, 차동 출력 회로의 입력 단자(206, 208)에서의 전위차가 2 x Vd 보다 작은 경우에, 최대치 발생 회로(254)는 저항으로 대체될 수 있다.

도 17은 차동 형태의 출력 회로를 도시한다. 이러한 출력 회로는 접속되는 2개의 출력 단자(298 및 302)와 2개의 피드백 저항을 포함하며, 이것은 피드백 저항에 의해 발생된 출력 전위의 평균값이 차동형 출력 회로의 PMOS-트랜지스터(294, 300, 304 및 308)을 절연 영역을 바이어스하기 위한 전위를 제공하기 위해 접속된다.

상이한 PMOS-트랜지스터(294, 300, 304 및 308)의 접속은, 상기 출력 회로의 2개 출력 단자(298 및 302)가 DPECL(differential positive emitter coupled logic), LVDS(low voltage differential signaling) 및 GLVDS(grounded low voltage differential signaling)와 같은 차동 신호송신을 사용하는 신호송신 개념에 따라 디지털 데이터를 송신하기 위한 한 쌍의 신호송신 와이어(wire)에 관련되록 이루어질 수 있다.

따라서, 본 발명에 따르면, 데이터 송신 품질에 악영향을 미치지 않고 신호 와이어 쌍의 차동전압을 낮게 유지하는 한편 차동신호를 제공하는 장애시 안전한 인터페이스 회로가 제공된다. 이러한 차동 신호송신 방법은 단위 면적마다 낮은 전력 낭비를 일으키기 때문에, 집적 인터페이스 회로내의 역방향 공급 현상 또는 래치업 현상을 방지하기 위해 본 발명에 따른 사전대책에 취해질 경우, 단일 CMOS-회로로의 집적화가 가능하다.

도 17에 도시된 차동형 출력 회로의 다른 장점은, 출력 단자(298 및 302)의 전압이 도 11에 도시된 전력 공급 회로의 입력 단자의 전압에 대해 변동할 수 있다는 것이다. 이는, 전력공급 회로의 입력 단자와 출력 단자(298 및 302)의 전압이 각 입력 단자에서부터 각 출력 단자로 전류를 흐르게 할 수 없다는 것을 의미한다.

따라서, 본 발명의 장애시 안전한 인터페이스 회로에 의해 차동형 출력 회로에 접속된 전력공급 회로의 동작은 이러한 전압의 인가와 완전히 독립적이다. 그러므로, 본 발명에 따른 장애시 안전한 인터페이스 회로는 출력 신호가 차동 신호송신 개념에 따르지 않는 것을 방지할 수 있게 한다.

모든 회로를 N-웰로서 실현된 절연 영역에서 매립된 PMOS-트랜지스터에 대해 설명하였지만, 본 발명은 N-형의 기판에 대응하며 P-웰로서 실시되는 절연 영역을 사용하는 경우에도 적용된다. 본 발명에서, PMOS-트랜지스터에 대해 상기 설명한 것과 동일한 방법으로 NMOS-트랜지스터에 대해 주의가 기울여진다. PMOS-트랜지스터에 대해서는 특별히 주의할 필요가 없다. 상기 설명된 바와 같이, 기판은 인터페이스 회로에 전력공급이 중단되는 경우에 최대 양전위에 접속된다.

물론, P-형 기판 및 N-형 기판에 관련한 두 가지 방법이 이중 웰 프로세스(twin well process)로서 결합되어, P-형으로 약하게 도핑된 N-웰로 구현된 절연 영역을 가진 P-형의 기판과 동일한 방법으로 처리될 수 있다.

Claims

인터페이스 회로로서,

1 링크 단자(54; 64), 제 2 링크 단자(56; 66) 및 제어 단자(52; 72)를 갖는 하나 이상의 반도체 스위칭 수단(44; 68), 및

상기 인터페이스 회로에 전력공급이 중단되는 경우에, 상기 제 1 링크 단자(54; 64)와 상기 제 2 링크 단자(56, 66)의 최대 전위를 상기 제어 단자(52; 72)에 인가하도록 적응되는 장애 방지 수단(60, 58; 70, 76, 78)을 포함하는데,

상기 제 1 링크 단자(54; 64)는 제 1 회로 수단(48; 80)에 접속되고,

상기 제 2 링크 단자(56; 66)는 제 2 회로 수단(50; 82)에 접속되며,

상기 반도체 스위칭 수단(44; 68)은, 상기 제 1 링크 단자(54; 64)와 상기 제 2 링크 단자(56; 66)중 하나와 상기 제어 단자(52; 72) 간의 전위차가 규정된 임계값을 초과할 때, 상기 제 1 회로 수단(48; 80)을 상기 제 2 회로 수단(50; 82)에 접속하도록 이루어지는, 인터페이스 회로에 있어서,

상기 장애 방지 수단(60, 58; 70, 76, 78)은,

상기 제 1 링크 단자(54; 64)와 상기 제 2 링크 단자(56, 66)의 최대 전위를 출력하도록 적응되는 제 1 최대치 발생 수단(58; 70) 및,

상기 제 1 최대치 발생 수단(58; 70)에 접속되어, 상기 인터페이스 회로에 전력공급이 중단되는 경우에 상기 제어 단자(52; 72)에 신호를 공급하는 제어 증폭기의 전력 공급 전위로서 상기 최대치 발생 수단의 출력을 선택하도록 적응되는 제 1 선택기 수단(60)을 포함하는 것을 특징으로 하는 인터페이스 회로.
제 1 항에 있어서,

상기 반도체 스위칭 수단(44; 68)은 제 1 전도형(P)이고,

상기 인터페이스 회로에 전력공급이 중단되는 경우에, 상기 장애 방지 수단(60, 58; 70, 76, 78)이 상기 제 1 링크 단자(54; 64)와 상기 제 2 링크 단자(56; 66)의 최대 전위를 상기 절연 영역(46; 74)에 인가하도록 적응되는 것을 특징으로 하는 인터페이스 회로.
제 2 항에 있어서,

상기 장애 방지 수단(70, 76, 78)은 제 2 선택기 수단(78)을 포함하는데, 상기 제 2 선택기 수단(78)은 상기 제 1 최대치 발생 수단(70)에 접속되며, 상기 인터페이스 회로에 전력 공급이 중단될 때 상기 제어 단자(72)에 공급되는 전위로서 그 출력을 선택하도록 적응되는 것을 특징으로 하는 인터페이스 회로.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 최대치 발생 수단(12; 38; 58; 70)은,

상기 최대치 발생 수단(12; 38; 58; 70)의 제 1 입력 단자(90; 100)에 접속되는 제어 전극, 상기 최대치 발생 수단(12; 38; 58; 70)의 제 2 입력 단자(92; 102)에 접속되는 제 1 전극 및, 상기 최대치 발생 수단(12; 38; 58; 70)의 출력 단자(88; 98)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 1 트랜지스터 스위칭 수단(84; 94) 및,

상기 최대치 발생 수단(12; 38; 58; 70)의 상기 제 2 입력 단자(92; 102)에 접속되는 제어 전극, 상기 제 1 트랜지스터 스위칭 수단(84; 94)의 상기 제 2 전극에 접속되는 제 1 전극 및, 상기 최대치 발생 수단(12; 38; 58; 70)의 상기 제 1 입력 단자(90; 100)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 2 트랜지스터 스위칭 수단(86; 96)을 포함하는데,

상기 최대치 발생 수단(12; 38; 58; 70)의 상기 출력 단자(88; 98)는 상기 제 1 트랜지스터 스위칭 수단(84; 94)의 상기 제 2 전극 및 상기 제 2 트랜지스터 스위칭 수단(86; 96)의 상기 제 1 전극에 접속되는 것을 특징으로 하는 인터페이스 회로.
제 4 항에 있어서,

상기 제 1 트랜지스터 스위칭 수단(94) 및 상기 제 2 트랜지스터 스위칭 수단(96)은, 상기 인터페이스 회로에 전력공급이 중단될 때 상기 최대치 발생 수단(12; 38; 58; 70)의 상기 출력 단자(98)에서의 전위로 바이어스되도록 적응되는 절연 영역에 제공되는 것을 특징으로 하는 인터페이스 회로.
제 4 항에 있어서,

상기 최대치 발생 수단(12; 38; 58; 70)은,

상기 최대치 발생 수단(12; 38; 58; 70)의 상기 제 1 입력 단자(118)에 접속되는 제어 전극, 최대치 발생 수단(12, 38, 58, 70)의 상기 제 2 입력 단자(120)에 접속되는 제 1 전극 및, 전류원 수단(112)에 접속된 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 3 트랜지스터 스위칭 수단(104; 126),

상기 최대치 발생 수단(12; 38; 58; 70)의 상기 제 2 입력 단자(120)에 접속되는 제어 전극, 상기 제 3 트랜지스터 스위칭 수단(104; 126)의 상기 제 2 전극 및 상기 전류원 수단(112)에 접속되는 제 1 전극 및, 상기 최대치 발생 수단(12; 38; 58; 70)의 상기 제 1 입력 단자(118)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 4 트랜지스터 스위칭 수단(106; 128),

상기 전류원 수단(112)에 접속되는 제어 전극, 상기 최대치 발생 수단(12; 38; 58; 70)의 상기 제 2 입력 단자(120)에 접속되는 제 1 전극 및, 상기 최대치 발생 수단(12; 38; 58; 70)의 상기 출력 단자(122)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 5 트랜지스터 스위칭 수단(108; 130) 및,

상기 전류원 수단(112)에 접속되는 제어 전극, 상기 제 5 트랜지스터 스위칭 수단(108; 130)의 상기 제 2 전극에 접속되는 제 1 전극 및, 상기 최대치 발생 수단(12; 38; 58; 70)의 상기 제 1 입력 단자(118)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 6 트랜지스터 스위칭 수단(110; 132)을 더 포함하는 것을 특징으로 하는 인터페이스 회로.
제 6 항에 있어서,

상기 제 3, 제 4, 제 5 및 제 6 트랜지스터 스위칭 수단(104, 106, 108, 110; 126, 128, 130, 132)은, 인터페이스 회로에 전력공급이 중단될 때, 상기 최대치 발생 수단(12; 38; 58; 70)의 상기 출력 단자(122)의 전위로 바이어스되도록 적응되는 절연 영역에서 제공되는 것을 특징으로 하는 인터페이스 회로.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 선택기 수단(14; 28; 60; 76; 78)은,

제 1 전력 공급 선로(152)에 접속되는 제어 전극, 선택기 수단(14; 28; 60; 76; 78)의 제 1 입력 단자(154)에 접속되는 제 1 전극 및, 상기 선택기 수단의 출력 단자(156)에 접속되는 제 2 전극을 갖는 상기 제 2 전도형(N)의 제 1 트랜지스터 스위칭 수단(150; 182),

상기 제 1 전력 공급 선로(152)에 접속되는 제어 전극, 상기 선택기 수단(14; 28; 60; 76; 78)의 상기 출력 단자(156)에 접속되는 제 1 전극 및, 상기 선택기 수단(14; 28; 60; 76; 78)의 상기 제 2 입력 단자(160)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 7 트랜지스터 스위칭 수단(158; 176),

제어 전극, 상기 선택기 수단(14; 28; 60; 76; 78)의 상기 제 1 입력 단자(154)에 접속되는 제 1 전극 및, 상기 선택기 수단(14; 28; 60; 76; 78)의 상기 출력 단자(156)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 8 트랜지스터 스위칭 수단(162; 178),

상기 제 1 전력 공급 선로(152)에 접속되는 제어 전극, 상기 제 8 트랜지스터 스위칭 수단(162; 178)의 상기 제어 전극에 접속되는 제 1 전극 및, 상기 선택기 수단(14; 28; 60; 76; 78)의 상기 제 2 입력 단자(160)에 접속되는 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 9 트랜지스터 스위칭 수단(164; 180) 및,

상기 제 1 전력 공급 선로(152)에 접속되는 제어 전극, 상기 제 8 트랜지스터 스위칭 수단(162; 178)의 상기 제어 전극에 접속되는 제 1 전극 및, 제 2 전력 공급 선로(168; 186)에 접속되는 제 2 전극을 갖는 상기 제 2 전도형(N)의 제 2 트랜지스터 스위칭 수단(166; 184)을 포함하는 것을 특징으로 하는 인터페이스 회로.
제 8 항에 있어서,

상기 제 1 전도형(P)의 상기 제 7, 제 8 및 제 9 트랜지스터 스위칭 수단(176, 178, 180)은 각각 절연 영역에 제공되고, 상기 인터페이스 회로에 전력 공급이 중단될 때 외부에 발생된 바이어스 전위(VN)로 바이어스되도록 적응되는 것을 특징으로 하는 인터페이스 회로.
제 8 항에 있어서,

상기 제 2 전도형(N)의 상기 제 1 트랜지스터 스위칭 수단 및 제 2 트랜지스터 스위칭 수단(182, 184)은 각각 절연 영역에서 제공되며, 상기 인터페이스 회로에 전력 공급이 중단될 때 상기 제 2 전력 공급 선로(186)의 전위로 바이어스되도록 적응되는 것을 특징으로 하는 인터페이스 회로.
제 1 항에 있어서,

상기 제 1 회로 수단(8; 24; 48; 80)은, 상기 하나 이상의 반도체 스위칭 수단(198; 202)을 통해 상기 제 2 회로 수단(10; 26; 50; 82)에 전력을 공급하기 위한 전력 공급 수단(192)인 것을 특징으로 하는 인터페이스 회로.
제 11 항에 있어서,

상기 제 2 회로 수단(10; 26; 50; 82)은 부하를 구동시키기 위한 출력 수단(194)인 것을 특징으로 하는 인터페이스 회로.
제 12 항에 있어서,

상기 전력 공급 수단(192) 및 상기 출력 수단(194)은,

상기 장애 방지 수단을 구비하며, 상기 전력 공급 수단(192)의 제 1 출력 단자(200)와 상기 출력 수단(194)의 제 1 입력 단자(206)를 접속하는 제 1 반도체 스위칭 수단(198) 및,

상기 장애 방지 수단을 구비하며, 상기 전력 공급 수단(192)의 제 2 출력 단자(204)와 상기 출력 수단(194)의 제 2 입력 단자(208)를 접속하는 제 2 반도체 스위칭 수단(202)에 의해 결합되는 것을 특징으로 하는 인터페이스 회로.
제 13 항에 있어서,

상기 전력 공급 수단(192)은,

에너지를 일시적으로 저장하도록 적응되고, 상기 전력 공급 수단(192)의 상기 제 1 출력 단자 및 제 2 출력 단자(200, 204)에 접속되는 리액턴스(reactance) 수단(210) 및,

상기 리액턴스 수단(210)에 접속되고, 에너지가 전원으로부터 상기 리액턴스 수단(210)으로 공급되는 충전 단계 및 상기 리액턴스 수단(210)에 저장된 상기 에너지 중 적어도 일부가 상기 전력 공급 수단(192)의 상기 제 1 및 제 2 출력 단자(200, 204)로 방전되는 방전 단계를 제공하도록 적응되는 충전 스위칭 수단(212, 214)을 더 포함하는 것을 특징으로 하는 인터페이스 회로.
제 14 항에 있어서,

상기 충전 스위칭 수단(212, 214)은 상기 전도 방지 수단 또는 상기 장애 방지 수단을 구비한 제 3 반도체 스위칭 수단(212)을 포함하는 것을 특징으로 하는 인터페이스 회로.
제 15 항에 있어서,

상기 출력 수단(194)은,

제 1 링크 단자와 제 2 링크 단자 및 제어 단자를 가지며, 상기 인터페이스 회로에 전력공급이 중단되는 경우 상기 제 1 링크 단자와 상기 제 2 링크 단자의 최대 전위를 상기 제어 단자에 인가하거나 또는 상기 인터페이스 회로에 전력공급이 중단되는 경우 상기 제 1 링크 단자와 상기 제 2 링크 단자의 최대 전위를 상기 제 4 반도체 스위칭 수단(216; 222)의 절연 영역에 인가하도록 적응되는 장애 방지 수단을 포함하는 제 3 반도체 스위칭 수단(216; 222) 및,

제 1 링크 단자, 제 2 링크 단자 및 제어 단자를 가지며, 상기 인터페이스 회로에 전력공급이 중단되는 경우 상기 제 1 링크 단자와 상기 제 2 링크 단자의 최대 전위를 상기 제어 단자에 인가하거나 또는 상기 인터페이스 회로에 전력공급이 중단되는 경우 상기 제 1 링크 단자와 상기 제 2 링크 단자의 최대 전위를 상기 제 5 반도체 스위칭 수단(218; 224)의 절연 영역에 인가하도록 적응되는 장애 방지 수단을 포함하는 제 4 반도체 스위칭 수단(218; 224)을 포함하는데,

상기 제 3 반도체 스위칭 수단(216; 222)과 상기 제 4 반도체 스위칭 수단(218; 224)은 상기 출력 수단의 출력 단자(196)와 상기 출력 수단의 제 1 및 제 2 입력 단자(206, 208)에 각각 접속되는 것을 특징으로 하는 인터페이스 회로.
제 16 항에 있어서,

상기 출력 단자(196)의 전위는 상기 인터페이스 회로의 전력 공급이 중단된 동안 저항 수단(220) 및 장애 방지 수단을 통해 상기 제 3 반도체 스위칭 수단(216)과 상기 제 4 반도체 스위칭 수단(218)의 제어 단자에 공급되는 것을 특징으로 하는 인터페이스 회로.
제 16 항에 있어서,

상기 출력 수단(194)은,

상기 출력 수단에 전력공급될 때, 상기 제 3 반도체 스위칭 수단(216)과 상기 제 4 반도체 스위칭 수단(218)을 구동하는 제 1 구동 회로 수단(234, 236)에 제 1 공급 전위(VDD)를 공급하도록 적응되는 상기 제 1 전도형(P)의 제 10 트랜지스터 스위칭 수단(238) 및,

상기 출력 수단에 전력공급이 중단될 때, 상기 저항 수단(220)을 통해 상기 출력 수단의 상기 출력 단자(196)의 상기 전위를 공급 전위로서, 상기 제 3 반도체 스위칭 수단(216)과 상기 제 4 반도체 스위칭 수단(218)의 상기 제 1 구동 회로 수단(234, 236)에 공급하도록 적응되는 상기 제 1 전도형(P)의 제 11 트랜지스터 스위칭 수단(230)을 더 포함하는 것을 특징으로 하는 인터페이스 회로.
제 18 항에 있어서,

상기 제 3 반도체 스위칭 수단과 상기 제 4 반도체 스위칭 수단(216, 218; 222, 224)은 제 1 전도형(P)의 p-채널 MOSFET을 포함하는 것을 특징으로 하는 인터페이스 회로.
제 19 항에 있어서,

상기 제 3 반도체 스위칭 수단과 제 4 반도체 스위칭 수단(216, 218)에 포함되지 않은 상기 인터페이스 회로에서 상기 제 1 전도형(P)인 트랜지스터 스위칭 수단의 절연 영역을 상기 출력 수단의 상기 출력 단자(196)에서의 상기 전위와 공급 전위 중 최대 전위로 바이어스하도록 적응되는 제 2 최대치 발생 수단(240)이 제공되는 것을 특징으로 하는 인터페이스 회로.
제 20 항에 있어서,

상기 제 3 반도체 스위칭 수단과 제 4 반도체 스위칭 수단(216, 218)에 포함되는 상기 제 1 전도형(P)의 트랜지스터 스위칭 수단의 절연 영역을 상기 인터페이스 회로의 상기 출력 단자(196)에서의 상기 전위와 상기 입력 단자(206, 208)의 최대 전위로 바이어스하도록 적응되는 제 3 최대치 발생 수단(246)이 제공되는 것을 특징으로 하는 인터페이스 회로.
제 12 항에 있어서,

상기 출력 수단은,

상기 출력 수단의 제 1 입력 단자(206)에 접속된 제 1 단자 및 상기 출력 수단의 출력 단자(196)에 접속된 제 2 단자를 갖는 제 5 반도체 스위칭 수단(252) 및,

상기 제 5 반도체 스위칭 수단(252)의 절연 영역을 상기 출력 수단의 상기 제 1 입력 단자(206)와 상기 출력 단자(196)에서의 최대 전위로 바이어스하도록 적응되는 제 4 최대치 발생 수단(254)을 포함하는 것을 특징으로 하는 인터페이스 회로.
제 22 항에 있어서,

상기 출력 수단은,

상기 출력 수단의 전력 공급 전위와 상기 제 4 최대치 발생 수단(254)의 상기 출력 전위 중 최대 전위를 발생시키도록 적응되는 제 5 최대치 발생 수단(256),

상기 제 3 반도체 스위칭 수단(252)을 구동시키는 제 2 구동 회로 수단(264, 266)의 입력 단자(262)에 접속된 제 1 전극 및 상기 출력 수단의 제 2 공급 선로에 접속된 제 2 전극을 갖는 상기 제 2 전도형(N)의 제 3 트랜지스터 스위칭 수단(260)의 제어 전극으로 상기 제 5 최대치 발생 수단(256)의 출력 전위를 제공하도록 적응되는 제 3 선택기 수단(258) 및,

상기 제 5 최대치 발생 수단(256)의 상기 출력 전위에 상기 제 2 구동 회로 수단(264, 266)의 출력 단자(270)를 접속하도록 적응되는 상기 제 1 전도형(P)의 제 12 트랜지스터 스위칭 수단(268)을 더 포함하는 것을 특징으로 하는 인터페이스 회로.
제 23 항에 있어서,

상기 출력 수단의 전력공급 중단동안 상기 제 2 구동 회로 수단(264, 266)과 상기 전력 공급 선로와의 접속을 단절하도록 적응되는 상기 제 1 전도형(P)의 제 13 트랜지스터 스위칭 수단(272)이 더 제공되는 것을 특징으로 하는 인터페이스 회로.
제 23 항에 있어서,

상기 출력 수단의 상기 출력 단자(196)에 접속된 제 1 단자 및 상기 출력 수단의 상기 제 2 입력 단자(208)에 접속된 제 2 단자를 갖는 제 6 반도체 스위칭 수단(274)이 더 제공되는 것을 특징으로 하는 인터페이스 회로.
제 25 항에 있어서,

상기 제 6 반도체 스위칭 수단(274)의 절연 영역을 상기 출력 수단의 상기 제 2 입력 단자(208)와 상기 출력 단자(196)에서의 상기 전위 중 최대 전위로 바이어스하도록 적응되는 제 6 최대치 발생 수단(276)이 더 제공되는 것을 특징으로 하는 인터페이스 회로.
제 26 항에 있어서,

상기 제 4 최대치 발생 수단(254) 및 상기 제 6 최대치 발생 수단(276)의 최대 출력 전위를 상기 제 5 최대치 발생 수단(256)에 공급하도록 적응되는 제 7 최대치 발생 수단(278)이 더 제공되는 것을 특징으로 하는 인터페이스 회로.
제 27 항에 있어서,

상기 제 3 선택기 수단(258)은 상기 제 5 최대치 발생 수단(256)의 출력을, 상기 제 6 반도체 스위칭 수단(274)을 구동하는 제 3 구동 회로 수단(284, 286)의 입력 단자(282)에 접속된 제 1 전극과 상기 제 2 공급 선로에 접속된 제 2 단자를 갖는 상기 제 2 전도형(N)의 제 4 트랜지스터 스위칭 수단(280)의 제어 전극에 공급하도록 적응되는 것을 특징으로 하는 인터페이스 회로.
제 28 항에 있어서,

상기 제 5 최대치 발생 수단(256)의 상기 출력 단자에 상기 제 3 구동 회로 수단(284, 286)의 상기 출력 단자(290)를 접속하도록 적응되는 제 1 전도형(P)의 제 14 트랜지스터 스위칭 수단(288)이 더 제공되는 것을 특징으로 하는 인터페이스 회로.
제 29 항에 있어서,

상기 출력 수단의 전력공급 중단동안 상기 제 3 구동 회로 수단(284, 286)과 상기 전력 공급 선로와의 접속을 단절하도록 적응되는 상기 제 1 전도형(P)의 제 15 트랜지스터 스위칭 수단(292)이 더 제공되는 것을 특징으로 하는 인터페이스 회로.
제 12 항에 있어서,

상기 출력 수단(194)은 차동 출력 회로인데, 상기 차동 출력 회로는,

제어 전극, 제 1 입력 단자(296)에 접속된 제 1 전극 및, 상기 출력 수단(194)의 제 1 출력 단자(298)에 접속된 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 16 트랜지스터 스위칭 수단(294),

제어 전극, 상기 제 1 입력 단자(296)에 접속된 제 1 전극 및, 상기 출력 수단(194)의 제 2 출력 단자(302)에 접속된 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 17 트랜지스터 스위칭 수단(300),

제어 전극, 상기 출력 수단(194)의 상기 제 1 출력 단자(298)에 접속된 제 1 전극 및, 제 2 입력 단자(306)에 접속된 제 2 전극을 갖는 상기 제 1 전도형(P)의 제 18 트랜지스터 스위칭 수단(304) 및,

제어 전극, 상기 출력 수단(194)의 상기 제 2 출력 단자(302)에 접속된 제 1 전극 및, 상기 출력 수단(194)의 상기 제 2 입력 단자(306)에 접속된 제 2 전극을 갖는 제 1 전도형(P)의 제 19 트랜지스터 스위칭 수단(308)을 포함하는 것을 특징으로 하는 인터페이스 회로.
제 31 항에 있어서,

상기 제 12 트랜지스터 스위칭 수단 내지 상기 제 15 트랜지스터 스위칭 수단(294, 300, 304, 308)의 각 절연 영역이 상기 출력 수단(194)의 상기 제 1 출력 단자와 제 2 출력 단자(298, 302)의 평균 전위로 바이어스되는 것을 특징으로 하는 인터페이스 회로.
제 31 항에 있어서,

제 1 전도형(P)의 상기 트랜지스터 스위칭 수단 각각은 p-채널 MOSFET 트랜지스터인 것을 특징으로 하는 인터페이스 회로.
제 31 항에 있어서,

상기 제 2 전도형(N)의 상기 트랜지스터 스위칭 수단 각각은 n-채널 MOSFET 트랜지스터인 것을 특징으로 하는 인터페이스 회로.
제 31 항에 있어서,

상기 절연 영역 각각은 N-웰인 것을 특징으로 하는 인터페이스 회로.
제 1 링크 단자(2), 제 2 링크 단자(4) 및 제어 단자(6)를 가지며 상기 제 1 링크 단자(2)와 상기 제 2 링크 단자(4) 중 하나와 상기 제어 단자(6) 사이의 전위차가 규정된 임계값을 초과할 때 작동되는 하나 이상의 반도체 스위칭 수단(1)을 포함하는 인터페이스 회로용 장애 방지 방법으로서,

상기 인터페이스 회로에 전력공급이 중단될 때, 상기 제 1 링크 단자(2)와 상기 제 2 링크 단자(4)의 최대 전위를, 상기 반도체 스위칭 수단(1)의 상기 제어 단자(6)에 신호를 공급하는 제어 증폭기에 인가하는 단계를 포함하는 것을 특징으로 하는 인터페이스 회로용 장애 방지 방법.
제 36 항에 있어서,

상기 인터페이스 회로에 전력공급이 중단될 때, 상기 제 1 링크 단자(2)와 상기 제 2 링크 단자(4)의 최대 전위를 상기 반도체 스위칭 수단(1)의 절연 영역에 인가하는 단계를 더 포함하는 것을 특징으로 하는 인터페이스 회로용 장애 방지 방법.