JP2004247389A

JP2004247389A - 半導体集積回路

Info

Publication number: JP2004247389A
Application number: JP2003033407A
Authority: JP
Inventors: Hisahiro Matsuo; 尚浩松尾
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-02-12
Filing date: 2003-02-12
Publication date: 2004-09-02

Abstract

【課題】内部信号線と内部電源線とで１本のピンを共有させ入出力を行わせることにより、半導体集積回路パッケージに設けられるピンの数を低減させるための技術を提供する。
【解決手段】半導体集積回路１００は、内部回路に電源を供給する内部電源線１３０と、内部回路の信号ピン又は電源ピンとして利用可能な共用ピン１２０と、ＰＭＯＳトランジスタ１６０からなるスイッチ素子１１０を備える。制御信号ピン１９０からＨレベル信号が入力された場合には、ＰＭＯＳトランジスタ１６０は遮断状態となり、共用ピン１２０は信号ピンとして機能する。またＬレベル信号が入力された場合には、共用ピン１２０は電源ピンとして機能する。従って、動作スピードが遅く消費電力が小さいシステムにおいては共用ピン１２０を信号入出力用に使用し、動作スピードが速く消費電力が大きいシステムにおいては共用ピン１２０を電源供給用に使用することができる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関するものであり、特に、半導体集積回路パッケージに設けられるピンの数を低減させるための技術に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路パッケージにおいては、ピンの数を低減させるために、複数の内部信号線で１本のピンを共有させる技術が用いられている。この技術は、例えば、ピンと複数の内部信号線との間に、トランスファーゲート等のスイッチ素子を配置させ、このトランスファーゲートのゲート部に制御信号を入力させることによりスイッチ素子を切り替え、ピンと、複数の内部信号線のうちのいずれかとを接続させるものである。制御信号によりどの内部信号線を選択させるかは、制御用内部レジスタ等にあらかじめ設定される。
【０００３】
また特許文献１には、１本のピンから入力される信号を、内部回路だけではなく電源線に対しても出力させることにより、内部信号線と内部電源線とで１本のピンを共有させる技術が開示されている。
【０００４】
【特許文献１】
特開平８−９７３７２号公報（第６−７頁、第１図）
【０００５】
【発明が解決しようとする課題】
特許文献１に示される半導体集積回路は、内部回路への入力信号に応じてオン／オフするスイッチ素子を介して、その入力信号を電源線にも入力させて、電源線の電源供給能力を補強している。従って、１本のピンを内部信号線と内部電源線とで共有してはいるが、そのピンは入力用にしか用いることができないという問題があった。
【０００６】
本発明は以上の問題点を解決するためになされたものであり、内部信号線と内部電源線とで１本のピンを共有させ入出力を行わせることにより、半導体集積回路パッケージに設けられるピンの数を低減させるための技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体集積回路は、所定の機能を有する内部回路と、前記内部回路に電源を供給する電源線と、前記内部回路の信号ピンとして利用可能な、半導体集積回路外部との接続のための第１のピンと、前記第１のピンと前記電源線とを選択的に導通させることにより、導通時には前記第１のピンを電源ピンとして機能させ、非導通時には前記第１のピンを前記信号ピンとして機能させる第１のスイッチ素子とを備える。
【０００８】
【発明の実施の形態】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体集積回路１００を示す回路図である。半導体集積回路１００は、ＰＭＯＳトランジスタ１６０を備えるスイッチ素子１１０と、共用ピン１２０と、内部電源線１３０と、内部信号線１４０と、制御信号線１５０と、電源リング１７０と、制御信号ピン１９０とを備える。共用ピン１２０は、半導体集積回路１００外部に配置される回路に接続され、第１のピンとして機能する。ＰＭＯＳトランジスタ１６０のドレインは、高電位電源（ＶＤＤ）線である内部電源線１３０を介して電源供給用の電源リング１７０に接続されている。ＰＭＯＳトランジスタ１６０のソースは、共用ピン１２０と、内部信号線１４０の一端とに接続されている。内部信号線１４０の他端は図示しない所定の機能を有する内部回路に接続されている。ＰＭＯＳトランジスタ１６０のゲートは、制御信号線１５０を介して制御信号ピン１９０に接続されている。なお、制御信号ピン１９０にどのような制御信号が入力されるかは、制御用内部レジスタ等にあらかじめ設定しておいてもよい。
【０００９】
次に、図１の半導体集積回路１００の動作について説明する。共用ピン１２０を電源供給用に使用するときには、制御信号ピン１９０から制御信号線１５０を介してＰＭＯＳトランジスタ１６０のゲートにＬレベルの制御信号を入力しＰＭＯＳトランジスタ１６０を導通させて、共用ピン１２０と電源リング１７０とを接続させる。これにより、共用ピン１２０は電源ピンとして機能する。
【００１０】
また、共用ピン１２０を信号入出力用に使用するときには、制御信号ピン１９０から制御信号線１５０を介してＰＭＯＳトランジスタ１６０のゲートにＨレベルの制御信号を入力しＰＭＯＳトランジスタ１６０を遮断させて、共用ピン１２０と電源リング１７０とが接続しないようにする。これにより、共用ピン１２０は信号ピンとして機能する。
【００１１】
即ち、スイッチ素子１１０は、導通時には共用ピン１２０を電源ピンとして機能させ、非導通時には共用ピン１２０を信号ピンとして機能させることにより、第１のスイッチ素子として機能する。
【００１２】
このように、本実施の形態に係る半導体集積回路１００においては、ＰＭＯＳトランジスタ１６０を備えるスイッチ素子１１０を用いて、共用ピン１２０と電源リング１７０との接続を制御しているので、動作スピードが遅く消費電力が小さいシステムにおいては共用ピン１２０を信号入出力用に使用し、動作スピードが速く消費電力が大きいシステムにおいては共用ピン１２０を電源供給用に使用することができる。従って、共用ピン１２０を共有させることにより半導体集積回路パッケージに設けられるピンの数を低減させることができるので、多数のピンが要求されるような仕様のシステムにも柔軟に対応することができる。
【００１３】
＜実施の形態２＞
実施の形態１に係る半導体集積回路１００においては、共用ピン１２０を電源供給用に使用する場合に、電源リング１７０が内部回路にも接続されてしまうため、内部回路に電源電圧が入力されてしまうという問題点があった。
【００１４】
実施の形態２に係る半導体集積回路２００は、実施の形態１に係る半導体集積回路１００において、スイッチ素子１１０に加えてスイッチ素子２１０を用いたものである。スイッチ素子２１０は、トランスファーゲート２２０と、ＮＭＯＳトランジスタ２３０と、インバータ２４０とを備える。図２において、図１と同様の要素については同一の符号を付してあるので、それらのここでの詳細な説明は省略する。なお、制御信号ピン１９０にどのような制御信号が入力されるかは、制御用内部レジスタ等にあらかじめ設定しておいてもよい。
【００１５】
制御信号ピン１９０から入力される制御信号は、制御信号線１５０を介して、トランスファーゲート２２０のＰＭＯＳトランジスタ部のゲートと、ＮＭＯＳトランジスタ２３０のゲートと、インバータ２４０の入力部とに入力される。インバータ２４０からの出力は、ＰＭＯＳトランジスタ１６０のゲートと、トランスファーゲート２２０のＮＭＯＳトランジスタ部のゲートとに入力される。トランスファーゲート２２０のドレインは、共用ピン１２０とＰＭＯＳトランジスタ１６０のソースとに接続される。またトランスファーゲート２２０のソースは、ＮＭＯＳトランジスタ２３０のドレインと内部信号線１４０の一端とに接続されている。内部信号線１４０の他端は図示しない内部回路に接続されている。また、ＮＭＯＳトランジスタ２３０のソースは接地されている。
【００１６】
次に、図２の半導体集積回路２００の動作について説明する。共用ピン１２０を電源供給用に使用するときには、制御信号ピン１９０から制御信号線１５０を介してインバータ２４０にＨレベルの制御信号を入力し、インバータ２４０から出力されたＬレベル信号をＰＭＯＳトランジスタ１６０のゲートに入力させて、ＰＭＯＳトランジスタ１６０を導通させる。このときトランスファーゲート２２０は、ＰＭＯＳトランジスタ部のゲートとＮＭＯＳトランジスタ部のゲートとにそれぞれＨレベル信号とＬレベル信号とが入力されるので遮断状態となる。従って共用ピン１２０と電源リング１７０とは接続されるが、内部回路と電源リング１７０とは接続されないので、内部回路に電源電圧が入力されることはない。また、ＮＭＯＳトランジスタ２３０はゲートにＨレベル信号が入力されるため導通状態となる。従って内部信号線１４０は、接地される。
【００１７】
共用ピン１２０を信号入力用に使用するときには、制御信号ピン１９０から制御信号線１５０を介してインバータ２４０にＬレベルの制御信号を入力し、インバータ２４０から出力されたＨレベル信号をＰＭＯＳトランジスタ１６０のゲートに入力させて、ＰＭＯＳトランジスタ１６０を遮断させる。このときトランスファーゲート２２０は、ＰＭＯＳトランジスタ部のゲートとＮＭＯＳトランジスタ部のゲートとにそれぞれＬレベル信号とＨレベル信号とが入力されるので導通状態となる。従って共用ピン１２０と内部回路とは接続されるが、共用ピン１２０と電源リング１７０とは接続されない。また、ＮＭＯＳトランジスタ２３０はゲートにＬレベル信号が入力されるため遮断状態となる。従って内部信号線１４０は、接地されない。即ち、スイッチ素子２１０は、スイッチ素子１１０の導通時には共用ピン１２０と内部回路との間を遮断し、且つ共用ピン１２０から内部回路への信号線を接地させる第２のスイッチ素子として機能する。
【００１８】
このように、本実施の形態に係る半導体集積回路２００においては、共用ピン１２０を電源供給用に使用するときには、内部信号線１４０が、電源リング１７０とは遮断された上で接地されるので、実施の形態１の効果に加えて、内部回路に電源電圧が入力されることによる影響をなくすことができるという効果を有する。
【００１９】
＜実施の形態３＞
実施の形態３に係る半導体集積回路３００を図３に示す。半導体集積回路３００は、実施の形態１に係る半導体集積回路１００における共用ピン１２０とスイッチ素子の対を複数設け、その複数に対して、電源リング１７０、制御信号線１５０および制御信号ピン１９０がそれぞれ共通になるように、設置したものである。即ち、制御信号ピン１９０は第２のピンとして機能する。図３において、内部回路は半導体集積回路３００の中心部に配置される。電源ピン３１０は、電源リング１７０に直接に接続されている。即ち電源ピン３１０は、電源供給用にのみ用いられ、第３のピンとして機能する。図３において、図１と同様の要素については同一の符号を付してしてあるので、それらのここでの詳細な説明は省略する。
【００２０】
半導体集積回路３００は、共通の制御信号ピン１９０により制御を行うので、例えば起動時等に、制御信号ピン１９０からの制御信号により同時に全てのＰＭＯＳトランジスタ１６０を導通状態にすることが可能となる。従って複数のＰＭＯＳトランジスタ１６０を束ねて電源供給用に使用する場合には、それらは並列に接続されたと見なすことが出来るので、電源供給開始時におけるＰＭＯＳトランジスタ１６０の抵抗による電圧降下を小さくすることができる。即ち、共用ピン１２０と電源ピン３１０との間の電位差を小さくすることができる。これにより、個々のＰＭＯＳトランジスタ１６０のＰｃｈサイズを小さくすることが可能となる。
【００２１】
図４に示される半導体集積回路４００は、半導体集積回路２００における共用ピン１２０とスイッチ素子２１０，１１０の対を複数設け、その複数に対して、電源リング１７０、制御信号線１５０および制御信号ピン１９０がそれぞれ共通になるように設置したものである。この場合にも、同様の効果が得られる。
【００２２】
このように、本実施の形態に係る半導体集積回路３００および４００においては、電源供給開始時の、ＰＭＯＳトランジスタ１６０の抵抗による電圧降下を小さくすることができるという効果を有する。
【００２３】
＜実施の形態４＞
実施の形態３に係る半導体集積回路３００および４００においては、電源ピン３１０は、電源リング１７０に直接に接続されている。そのため、ＰＭＯＳトランジスタ１６０において発生する電圧降下により、共用ピン１２０と電源ピン３１０との間で、電位差が生じるのを避けられないという問題点があった。
【００２４】
実施の形態４に係る半導体集積回路５００を図５に示す。半導体集積回路５００は、半導体集積回路３００において、電源ピン３１０と電源リング１７０との間にも、所定の電圧降下を有する第３のスイッチ素子としてのＰＭＯＳトランジスタ１６１を配置させ、共用ピン１２０と電源ピン３１０との間の電位差を相殺させたものである。このＰＭＯＳトランジスタ１６１は、ゲートを低電位電源（ＧＮＤ）に接続させることにより、常に導通状態となっている。電源ピン３１０と電源リング１７０との間に配置される第３のスイッチ素子は、ＰＭＯＳトランジスタ１６１に限らず、所定の電圧降下を有する素子であればよく、例えばダイオード等のスイッチ素子であってもよい。また半導体集積回路３００ではなく半導体集積回路４００においても、同様の素子を配置して電圧降下を発生させることにより、共用ピン１２０と電源ピン３１０との間の電位差を相殺させることができる。
【００２５】
このように、本実施の形態に係る半導体集積回路５００においては、実施の形態３の効果に加えて、共用ピン１２０と電源ピン３１０との間の電位差を小さくすることができるという効果を有する。
【００２６】
＜実施の形態５＞
実施の形態１に係る半導体集積回路１００は、ＰＭＯＳトランジスタ１６０を用いて共用ピン１２０を高電位電源（ＶＤＤ）の電源リング１７０に接続させるが、ＰＭＯＳトランジスタ１６０の代わりにＮＭＯＳトランジスタを用いれば、低電位電源（ＧＮＤ）の配線に接続させることもできる。
【００２７】
実施の形態５に係る半導体集積回路６００を図６に示す。半導体集積回路６００は、半導体集積回路１００において、ＰＭＯＳトランジスタ１６０を備えるスイッチ素子１１０の代わりに、ＮＭＯＳトランジスタ６２０を備えるスイッチ素子６１０を用い、ＮＭＯＳトランジスタ６２０のソースを内部接地線６３０に接続させた構成となっている。
【００２８】
また、半導体集積回路２００についても同様に、ＰＭＯＳトランジスタ１６０ではなくＮＭＯＳトランジスタ６２０を用いることにより、共用ピン１２０を接地ピンとして機能させることができる。
【００２９】
このように、本実施の形態に係る半導体集積回路６００においては、ＰＭＯＳトランジスタ１６０ではなくＮＭＯＳトランジスタ６２０を用いるので、共用ピン１２０を接地ピンとして機能させることができる。半導体集積回路パッケージにおいて半導体集積回路１００と半導体集積回路６００とを併用することにより、設けられるピンの数をさらに低減させることができる。
【００３０】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る半導体集積回路は、所定の機能を有する内部回路と、前記内部回路に電源を供給する電源線と、前記内部回路の信号ピンとして利用可能な、半導体集積回路外部との接続のための第１のピンと、前記第１のピンと前記電源線とを選択的に導通させることにより、導通時には前記第１のピンを電源ピンとして機能させ、非導通時には前記第１のピンを前記信号ピンとして機能させる第１のスイッチ素子とを備えるので、動作スピードが遅く消費電力が小さいシステムにおいては前記第１のピンを信号入出力用に使用し、動作スピードが速く消費電力が大きいシステムにおいては前記第１のピンを電源供給用に使用することができる。従って、前記第１のピンを共有させることにより半導体集積回路パッケージに設けられるピンの数を低減させることができるので、多数のピンが要求されるような仕様のシステムにも柔軟に対応することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体集積回路の構成図である。
【図２】実施の形態２に係る半導体集積回路の構成図である。
【図３】実施の形態３に係る半導体集積回路の構成図である。
【図４】実施の形態３に係る半導体集積回路の構成図である。
【図５】実施の形態４に係る半導体集積回路の構成図である。
【図６】実施の形態５に係る半導体集積回路の構成図である。
【符号の説明】
１００，２００，３００，４００，５００，６００半導体集積回路、１１０，２１０，６１０スイッチ素子、１２０共用ピン、１３０内部電源線、１４０内部信号線、１５０制御信号線、１６０，１６１ＰＭＯＳトランジスタ、１７０電源リング、１９０制御信号ピン、２２０トランスファーゲート、２３０，６２０ＮＭＯＳトランジスタ、２４０インバータ、３１０電源ピン、６３０内部接地線。

Claims

所定の機能を有する内部回路と、
前記内部回路に電源を供給する電源線と、
前記内部回路の信号ピンとして利用可能な、半導体集積回路外部との接続のための第１のピンと、
前記第１のピンと前記電源線とを選択的に導通させることにより、導通時には前記第１のピンを電源ピンとして機能させ、非導通時には前記第１のピンを前記信号ピンとして機能させる第１のスイッチ素子と
を備える半導体集積回路。
請求項１に記載の半導体集積回路であって、
前記第１のスイッチ素子がＰ型トランジスタを備え、
前記電源線が高電圧電源線である
半導体集積回路。
請求項１に記載の半導体集積回路であって、
前記第１のスイッチ素子がＮ型トランジスタを備え、
前記電源線が接地電源線である
半導体集積回路。
請求項２に記載の半導体集積回路であって、
前記第１のスイッチ素子の導通時に、前記第１のピンと前記内部回路との間を遮断し、かつ前記第１のピンから前記内部回路への信号線を接地させる第２のスイッチ素子
をさらに備える半導体集積回路。
請求項１乃至請求項４のいずれかに記載の半導体集積回路であって、
前記第１のピンと前記第１のスイッチ素子との対を複数備え、
前記複数の第１のスイッチ素子に対し共通に前記半導体集積回路外部から制御信号を入力する第２のピンをさらに備える
半導体集積回路。
請求項５に記載の半導体集積回路であって、
前記電源線と半導体集積回路外部とを導通させる第３のピンと、
前記第３のピンと前記電源線との間に配置され所定の電圧降下を有する第３のスイッチ素子と
をさらに備える半導体集積回路。