JP3934158B2 - 低温予備能力を追従するpチャネル基板を備えたcmos出力ドライバ - Google Patents
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Description
本発明は耐障害システムに関し、詳細には予備回路または冗長回路として使用されるCMOSドライバ回路に関する。従来技術の見られるドライバ回路はUS−A−5117129とUS−A−5004936から知られる。
高信頼度用途、例えば宇宙船では、低温予備は、予備部品または冗長部品の電源VDDが接地VSSに接続された状態であり、その部品が必要になるまでバイアスされていない記憶装置中に保持される。温かいまたは熱いスタンドバイ回路を用いることと比較して低温予備モードにある間に電力を使用しないことによる電力節約は低温予備回路の重要な利点である。
低温予備回路出力は、低温予備モードにある間、活動状態の信号またはデータ・バスに接続されたままであり、したがって活動状態の信号に対して高いインピーダンスを与えなければならない。
高データ状態、すなわちVDDまたはVCCに駆動するpチャネル・トランジスタと、かつ低データ状態、すなわちVSSに駆動するnチャネル・トランジスタとを有する典型的なCMOS出力ドライバの場合、問題が生じる。
第1図に、入力2、インバータ3、ノードA、インバータ4、ノードB、pチャネル・トランジスタP10、nチャネル・トランジスタN10、電源接続VDD、接地接続VSS、および出力5を含む代表的なCMOS出力ドライバ1を示す。
第2図に、本特許出願に示されるpチャネルおよびnチャネルMOSトランジスタの概略的ピン定義を示す。出力ドライバ1の設計は、パッケージ・ピンへの出力ノード5が活動状態の信号またはバスに接続されたままである場合に部品を低温予備として使用することを妨げる。
第1図で、通常の状況がそうであるように、VDDがVSSに接続されているが、出力ノード5は活動状態の信号またはバスに接続されたままである場合、信号またはバス・ピン上への他の部品からの外部出力ドライバが信号またはバス、すなわち出力ノード5を高に駆動しようとしたときにP10の接合のドレイン(D)と基板(B)間は順方向バイアスになる。その基板はVDDに接続され、VDDはVSSに接続され、その結果VSSへの電流経路が生じる。P10は、一般にVSSへの低インピーダンス経路を生じる非常に広いトランジスタである。外部ドライバは、信号またはバス・ピンを高状態に駆動することができず、したがって有効な動作を妨げる。
発明の概要
本発明は、
ドライバ回路が活動状態のときに正電圧に接続され、ドライバ回路が非活動状態のときに接地に接続される電源接続と、
ドライバ回路入力と、
入力および出力を有する第1のインバータと、
入力および出力を有する第2のインバータであって、第1のインバータ入力および第2のインバータ入力がドライバ回路入力に接続される第2のインバータと、
ゲート、ソース、ドレイン、および基板を有し、ゲートが第1のインバータ出力に結合される第1のpチャネル・トランジスタと、ゲート、ソース、ドライバ、およびソースに接続される基板を有し、ゲートが第2のインバータ出力に結合される第1のnチャネル・トランジスタであって、第1のpチャネル・トランジスタと第1のnチャネル・トランジスタが電源接続と接地の間に直列接続される第1のnチャネル・トランジスタと、
直列接続でのドライバ回路の出力であって、ドライバ回路が活動状態のとき、およびドライバ回路が非活動状態のときに外部回路に接続されるドライバ回路の出力と、
ドライバ回路が非活動状態のときに第1のnチャネル・トランジスタをオフ状態に維持する手段と、
ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタのゲートを外部回路での電圧に追従させ、それにより第1のpチャネル・トランジスタをオフ状態に維持する手段とを含むCMOSドライバ回路を与えることによって上記その他の問題を解決する。
【図面の簡単な説明】
第1図は、従来技術による代表的なCMOS出力ドライバの概略図である。
第2図は、pチャネル・トランジスタおよびnチャネル・トランジスタのピン定義を示す図である。
第3図は、本発明の原理による出力ドライバ回路の概略図である。
第4図は、第3図の回路の一部の概略図である。
第5図は、本発明の代替実施形態の概略図である。
第6図は、本発明による出力ドライバの概略図である。
[本発明の詳細な説明]
本発明の好ましい実施形態の概略を第3図に示し、全体的に10で示す。出力ドライバ回路10は、pチャネル・トランジスタP1、P2、P3、P4、P5、P6、P7、およびP8、およびnチャネル・トランジスタN1、N2、N3、N4、およびN5を含む。回路10はさらにインバータ20、入力22および出力24を含む。さらに回路10はノードA、B、C、DおよびEを含む。VDDなど電源接続およびVSSなど接地は従来の記号で示される。
出力ドライバ回路10は2つの動作モードを有する。第1の動作モードは、VDDが電源に接続される正常モード動作と呼ばれるモードである。そのモードでは、部品が活動状態であり、かつ出力ドライバが出力ノードに接続された信号またはバスを入力状態に応じて高または低に駆動しなければならない。第2の動作モードは低温予備と呼ばれる。そこでは、VDDがVSSに接続されるが、出力ノードは他の活動状態の部品によって高または低に駆動される活動状態の信号またはバスに接続されたままである。この条件下で、低温予備部品の出力ノードは、出力ノード上の任意の電圧レベルに対して高インピーダンス状態を示さなければならない。
正常モード動作(VDDはドライバ回路10の電源に接続される)
P2のゲートはVDDに接続され、したがって反転領域は形成されず、MOS導通機構はオフのままである。P2のソースおよび基板は、出力ノード24に接続されるが、P2がオフであり、そのドレイン(ノードC)はVSSであるので、基板/ドレインpn接合は逆バイアスされたままであり、出力ノード24はノードCから分離されたままである。N2のゲートはVDDに接続され、したがってN2はオンのままである。したがってノードCはVSSになり、N3はオフに保持される。したがって、P2、N2およびN3は正常モードで出力ドライバ動作に影響を及ぼさない。これらのトランジスタはP4およびP7の動作に影響を及ぼすが、以下で説明するように、P4およびP7は出力ドライバ動作に影響を及ぼさず、したがって上述したことは有効なままである。
P3のゲートおよびP6のゲートはVDDであり、これらのMOSトランジスタをオフに保持する。基板、P3ドレインおよびP6ソースは互いに接続される。P3およびP6はその場合第4図に示される背中合わせのダイオードと等価である。出力ノード24およびノードA電圧の任意の組合せに対して、逆バイアスされたpn接合があり、出力ノード24はノードAから分離されたままである。したがって、P3およびP6は正常モードで出力ドライバ動作に影響を及ぼさない。
N5のゲートはVDDに接続され、したがってオンのままである。P4のゲートはノードCに接続され、ノードCはVSSに保持され、したがってそのソースおよび基板が高の場合オンになる。P4のソースはVDDであり、基板はドレインに接続される。ソース/基板pn接合は順方向バイアスされたままであり、したがって基板はVDD−ダイオード順方向バイアス電圧降下(Vfd)になる。Vfdは約0.7ボルトである。基板がVDD−Vfdの場合、P4は正常に動作し、したがってオンのままであり、ノードDおよびP4の基板がVDDに駆動される。P4およびN5がどちらも連続的にオンの場合、P5およびN4はインバータの働きをする。
P1の基板はP7およびP8に接続される。P7のゲートはノードCに接続され、ノードCはVSSに保持され、そのソース/基板pn接合は順方向バイアスされ、その結果基板はVDD−Vfdになり、その結果P7がオンになり、ノードEおよびP7の基板がVDDに駆動される。
P8のゲートはVDDであり、そのソースおよび基板はノードEに接続され、ノードEもVDDであり、したがってP8はオフのままであり、そのドレイン/基板pn接合は、出力ノード上のVSSとVDDの間の任意の電圧に対して逆バイアスされたままであり、したがって正常モードで出力ドライバ動作に影響を及ぼさない。ノードEがVDDの場合、P1の基板はVDDであり、適切に動作する。
上記の動作説明に基づいて、正常モードでの第3図の回路は第1図の回路と等価である。
低温予備モード動作(VDDがドライバ回路10のVSSに接続される)
VDDがVSSに接続されたとき、すべての回路は非活動状態になる。VDDであった内部ノードは直ちにpチャネル・トランジスタのドレイン/基板pn接合を介してVfd電圧レベルに放電する。時間がたつと、pn接合漏れ電流で結局ノードがVfdからVSSに放電するが、これには回路動作サイクル時間に対して長い時間がかかるので、すべての内部ノードは他の電圧に活動的に駆動されなければVfdになると思われる。
第3図で、N1はオフのままでなければならない。これを確認するために、N1のゲート、ソースおよび基板はVSSでなければならない。これらの条件下で、N1はオフのままであり、ドレイン/基板pn接合は出力ノードが高と低の間で駆動されるときに逆バイアスされたままである。N1のソースおよび基板はVSSに直接接続される。N1のゲートはnチャネルしきい電圧(Vtn)よりも高くなりうるVfdになり、その結果N1が弱くオンになる状態になり、その結果外部信号またはバスが高に駆動されている場合にVSSへの電流経路が生じる。Vfd電圧は電力低下の間高からVSSになろうとするVDDから残されるか、または、この電圧は出力ノードが高になったときにVSSを超えるようにノードBに誘導される、N1のドレイン(出力ノード24)とN1のゲート(ノードB)との間の容量性結合から加えられる。しかしながら、pチャネル・ドレインと基板の間ダイオードはその上昇をVfdでクランプする。VDDがVSSに接続されている場合、N2はオフのままである。P2のソースおよび基板が出力ノードに接続されているので、出力ノード電圧がpチャネルしきい電圧(Vtp)を超えた場合にP2はオンになり、ノードC電圧はその場合出力ノード電圧に追従する。N2がオフの場合、VSSへの電流はない。したがって、出力ノード電圧が高になったとき、ノードCも高になり、N3がオンになる。N3は、オンになったとき、N1のゲートをVSSに活動的に駆動し、それにより出力ノードが高になったときにN1がオフのままであることを保証する。
P1もオフのままでなければならない。これを保証するために、そのゲート電圧はそのドレイン電圧に追従しなければならず、ソースはVSSにとどまらねばならない。P1のソースは(VSSに接続されているVDDを介して)VSSに直接接続され、その基板はP7およびP8に接続される。P3およびP6はノードAの電圧が出力ノード電圧に追従することを可能にする。P3の基板はドレインに接続されるが、ソース/基板pn接合は出力ノードが高になった場合に順方向バイアスされ、その結果基板は出力電圧(Vout)−Vfdになる。基板がVout−Vfdであり、そのゲートがVSSの場合、P3はVoutが高になったときにオンになり、P6のソースおよび基板が高になる。P6のゲートはVSSに接続され、したがってまたオンになり、それによりVoutが増大したときにノードAの電圧が増大する。P1のゲートが出力電圧に追従すると、P1は出力ノード24が高になったときにオフのままである。出力ノード24が高になったとき、P1のドレイン/基板pn接合は順方向バイアスされ、ノードEが高になるが、基板/ソースpn接合は逆バイアスされたままであり、したがってP1はVSSへの放電経路になることができない。
ノードAの電圧が増大するとき、VSSへの電流経路があってはならない。N4のゲートはVfdになり、その結果弱くオンのデバイスになるが、N5のゲートはVSSになり、それをオフに保持し、したがってこの経路はノードAに対してVSSへの放電経路になることができない。P5のゲートはVSSまたはVfdであり、ノードAが高の場合、そのドレイン/基板pn接合は順方向バイアスになり、そのドレインとソースの間に導通経路が形成される。P5がオンなので、ノードD電圧はノードA電圧とともに増大し、その結果P4のドレインおよび基板が増大する。しかしながら、P4のゲートは出力ノード電圧に追従し、これはまたノードA電圧に追従することを意味し、したがってP4がオフに保持される。その基板/ソースpn接合は逆バイアスされたままであり、したがってこの経路はノードAに対してVSSへの放電経路になることができない。
P7のゲートはノードCに接続され、ノードCはまた出力ノードに追従する。ノードEが高になったとき、P7はオフのままであり、その基板/ソースpn接合は逆バイアスされたままであり、したがってこの経路はVSSへの放電経路になることができない。P8のゲートはVSSであり、そのソースおよび基板はVDD−Vfdであり、したがってゲートは出力ノードが高になったときオンになる。これはこの場合P1の基板を出力ノードに短絡させ、その結果ノード24がVfdまたはVtpに等しいかまたはそれよりも大きい場合、ノードE電圧が出力ノード24電圧に等しくなる。
P8は適切な低温予備動作にとって不要なこともある。それはP1の基板が浮動しているか否かによって決まる。いくつかの技術および環境条件では、基板は、ソース/基板/ドレインpnp構造によって形成された横方向BJTがオンになるのを防ぐためにソースまたはドレインに電気的に接続される。P8はベースをエミッタに効果的に短絡させ、したがってベース/エミッタ(すなわち基板/ドレイン)pn接合が順方向バイアスになることができないのでベース電流の可能性はなくなる。
本発明は、VDD−BJT飽和VCE+順方向バイアス・ダイオード電圧降下の代わりにVDDへの出力をドライブする。VDDの高出力電圧レベル(VOH)はCMOSレベル出力電圧要件(IOH=−20μAでVOH=VDD−0.1V、IOL=20μAでVOL=VSS+0.1V)を満足する利点を与える。また、VOH=VDDは信号受信回路中のpチャネル・トランジスタの完全なオフを可能にする。pチャネル・トランジスタをオフにすることによって、クローバ電流、すなわちトランジスタ中をVDDからVSSまで流れる電流がなくなり、したがって電力が低下する。これは、本発明では厳密にpチャネルおよびnチャネル・トランジスタのみを使用することによって達成される。バイポーラ接合トランジスタ(BJT)やダイオード・デバイスは不要であり、したがって純粋なCMOS技術で実施できる。BiCMOSタイプの技術は本発明を実施するために不要である。
上記の説明に基づいて、第3図の概略図が低温記憶装置(VDDはVSSに接続される)中にあるとき、任意の電圧に対して低温予備部品のVDD/VSSピンと外部から駆動される信号またはバス出力ノードとの間に電流経路はない。ドライバ回路10の第2図のP3およびP6の代替実施形態を第5図に示す。第3図と第5図の唯一の違いは、P3およびP6の基板接続である。第5図で、P3の基板はそのドレインではなくそのソースに接続され、P6の基板はそのソースではなくそのドレインに接続される。第3図の動作説明は第5図に対しても有効である。
本発明は、上記の説明ではなく下記の請求の範囲によって限定されるべきである。
Claims (18)
- ドライバ回路が活動状態のときに正電圧に接続され、ドライバ回路が非活動状態のときに接地に接続される電源接続と、
ドライバ回路入力と、
入力および出力を有する第1のゲートと、
入力および出力を有する第2のゲートと、
第1のゲート入力及び第2のゲート入力はドライバ回路に結合され、
ゲート、ソース、ドレイン、および基板を有し、ゲートが第1のゲート出力に結合された第1のpチャネル・トランジスタと、
ゲート、ソース、ドレイン、およびソースに接続される基板を有し、ゲートが第2のゲート出力に結合された第1のnチャネル・トランジスタであって、第1のpチャネル・トランジスタと第1のnチャネル・トランジスタが電源接続と接地の間に直列接続される第1のnチャネル・トランジスタと、
直列接続でのドライバ回路の出力であって、ドライバ回路が活動状態のとき、およびドライバ回路が非活動状態のときに外部回路に接続されるドライバ回路の出力と、
ドライバ回路が非活動状態のときに第1のnチャネル・トランジスタをオフ状態に維持する手段と、
ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタのゲートに外部回路での電圧に追従させ、それにより第1のpチャネル・トランジスタをオフ状態に維持する誘起手段と
ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタの基板を外部回路の電圧に等しくさせるための手段と、
を含み、
誘起手段が第1のpチャネル・トランジスタのゲートへの経路を有する少なくとも1つのpチャネル・トランジスタを含み、
少なくとも1つのpチャネル・トランジスタが、第1のpチャネル・トランジスタの基板から電気的に分離されている基板を有する、
ことを特徴とするCMOSドライバ回路。 - ドライバ回路が活動状態のときに正電圧に接続され、ドライバ回路が非活動状態のときに接地に接続される電源接続を有するCMOSドライバ回路を動作させる方法であって、
入力および出力を有する第1のゲートと、
入力および出力を有する第2のゲートと、
ゲート、ソース、ドレイン、および基板を有し、ゲートが第1のゲート出力に結合される第1のpチャネル・トランジスタと、
ゲート、ソース、ドレイン、およびソースに接続される基板を有し、ゲートが第2のゲート出力に結合される第1のnチャネル・トランジスタであって、第1のpチャネル・トランジスタと第1のnチャネル・トランジスタが電源接続と接地の間に直列接続される第1のnチャネル・トランジスタと、
直列接続でのドライバ回路の出力であって、ドライバ回路が活動状態のとき、およびドライバ回路が非活動状態のときに外部回路に接続されるドライバ回路の出力と
とを有し、
ドライバ回路が非活動状態のときに第1のnチャネル・トランジスタをオフ状態に維持し、
ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタのゲートを外部回路での電圧に追従させ、それにより第1のpチャネル・トランジスタをオフ状態に維持し、
上記追従させる際に、第1のpチャネル・トランジスタのゲートへの経路を有し、第1のpチャネル・トランジスタの基板から電気的に分離されている基板を有する、少なくとも1つのpチャネル・トランジスタを使用し、
ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタの基板を外部回路の電圧に等しくさせるようにする、
ことを特徴とする方法。 - 第1のpチャネル・トランジスタの基板に外部回路での電圧に実質上等しくさせる手段が、第1のpチャネル・トランジスタの基板と外部回路での電圧との間に結合され、ドライバ回路が非活動状態のときにオンになる結合トランジスタを含む請求項3に記載のCMOSドライバ回路。
- 第1のpチャネル・トランジスタのゲートを外部回路での電圧に追従させる手段が、第1のpチャネル・トランジスタのゲートと外部回路の電圧との間に直接に接続される一対のトランジスタを含む請求項1に記載のCMOSドライバ回路。
- ドライバ回路が非活動状態のときに第1のnチャネル・トランジスタをオフ状態に維持する手段が、第1のnチャネル・トランジスタのゲートと接地との間に結合され、ドライバ回路が非活動状態で、外部回路での電圧が所定のしきい値よりも高いときにオンになるトランジスタを含む請求項1に記載のCMOSドライバ回路。
- 第1のゲートが論理ゲートである請求項1に記載のCMOSドライバ回路。
- 論理ゲートがインバータである請求項6に記載のCMOSドライバ回路。
- ドライバ回路が活動状態のときに正電圧に接続され、ドライバ回路が非活動状態のときに接地に接続される電源接続と、
入力、出力、およびドライバ回路が非活動状態のときに第1のゲートをディスエーブルにするディスエーブル入力を有し、ディスエーブル入力が第1のゲートのpチャネル・トランジスタに接続され、第1のゲートのpチャネル・トランジスタが基板を有する第1のゲートと、
入力および出力を有する第2のゲートと、
ゲート、ソース、ドレイン、および基板を有し、ゲートが第1のゲート出力に結合される第1のpチャネル・トランジスタであって、第1のpチャネル・トランジスタの基板が第1のゲートのpチャネルの基板から電気的に分離されている第1のpチャネル・トランジスタと、
ゲート、ソース、ドレイン、およびソースに接続される基板を有し、ゲートが第2のゲート出力に結合され、電源接続と接地の間に第1のpチャネル・トランジスタに直列接続される第1のnチャネル・トランジスタと、
第1のpチャネル・トランジスタと第1のnチャネル・トランジスタとの直列接続でのドライバ回路の出力であって、ドライバ回路が活動状態のとき、およびドライバ回路が非活動状態のときに外部回路に接続されるドライバ回路の出力と、
ドライバ回路が非活動状態のときに第1のnチャネル・トランジスタをオフ状態に維持する手段と、
ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタのゲートを外部回路での電圧に追従させ、それにより第1のpチャネル・トランジスタをオフ状態に維持する手段とを含み、
ドライバ回路が非活動状態のときに第1のゲートのディスエーブル入力にドライバ回路の出力での電圧に実質上等しくさせる手段を有すること特徴とするCMOSドライバ回路。 - 第1のゲートが電源接続と第1のゲートの出力との間に直接に接続される2つのpチャネル・トランジスタを含み、2つのpチャネル・トランジスタの第1のトランジスタのゲートが第1のゲートの入力に接続され、かつ2つのpチャネル・トランジスタの第2のトランジスタのゲートが第1のゲートのディスエーブル入力に結合される請求項8に記載のCMOSドライバ回路。
- 2つのpチャネル・トランジスタの第2のトランジスタがソース、ドレイン、およびソースに結合される基板を有する請求項9に記載のCMOSドライバ回路。
- 第1のゲートのディスエーブル入力にドライバ回路の出力での電圧に実質上等しくさせる手段が、第1のゲートのディスエーブル入力とドライバ回路の出力との間に結合され、電源接続に結合されるゲートを有するpチャネル・トランジスタを含む請求項9に記載のCMOSドライバ回路。
- 第1のゲートのディスエーブル入力にドライバ回路の出力の電圧に実質上等しくさせる手段のpチャネル・トランジスタが、ソース、ドレイン、およびソースに結合される基板を有する請求項11に記載のCMOSドライバ回路。
- ドライバ回路が非活動状態のとき、第1のpチャネル・トランジスタの基板に、ドライバ回路の出力での電圧に実質上等しくさせる手段をさらに含む請求項8に記載のCMOSドライバ回路。
- 第1のpチャネル・トランジスタの基板にドライバ回路の出力での電圧に実質上等しくさせる手段が、第1のpチャネル・トランジスタの基板とドライバ回路の出力の間に結合され、ドライバ回路が非活動状態のときにオンになる結合トランジスタを含む請求項13に記載のCMOSドライバ回路。
- 第1のpチャネル・トランジスタのゲートをドライバ出力の電圧に追従させる手段が、第1のpチャネル・トランジスタのゲートとドライバ回路の出力との間に直接に接続される一対のトランジスタを含む請求項14に記載のCMOSドライバ回路。
- ドライバ回路が活動状態のときに正電圧に接続され、ドライバ回路が非活動状態のときに接地に接続される電源接続と、
入力および出力を有する第1のゲートと、
入力および出力を有する第2のゲートと、
ゲート、ソース、ドレイン、および基板を有し、ゲートが第1のゲート出力に結合された第1のpチャネル・トランジスタと、
ゲート、ソース、ドレイン、およびソースに接続される基板を有し、ゲートが第2のゲート出力に結合され、電源接続と接地の間で第1のpチャネル・トランジスタと直列接続される第1のnチャネル・トランジスタと、
第1のpチャネル・トランジスタと第1のnチャネル・トランジスタとの直列接続でのドライバ回路の出力であって、ドライバ回路が活動状態のとき、およびドライバ回路が非活動状態のときに外部回路に接続されるドライバ回路の出力と、
ドライバ回路が非活動状態のときに第1のnチャネル・トランジスタをオフ状態に維持する手段と、
ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタのゲートにドライバ回路の出力の電圧に追従させ、それにより第1のpチャネル・トランジスタをオフ状態に維持する手段と、
を含み、
第1のpチャネル・トランジスタは、第1のpチャネル・トランジスタのゲートへの経路を有する基板を有する1つまたは複数のpチャネル・トランジスタを有し、
第1のpチャネル・トランジスタの基板が第1のpチャネル・トランジスタのゲートに接続されたpチャネル・トランジスタの選択したトランジスタの基板から電気的に分離されており、
ドライバ回路が活動状態にあるときに、ドライバ回路の出力の状態に関係なく、第1のpチャネル・トランジスタの基板が活動的に駆動される、
ことを特徴とするCMOSドライバ回路。 - ドライバ回路が非活動状態のときに第1のpチャネル・トランジスタの基板をドライバ回路の出力の電圧に追従させる手段をさらに含む請求項16に記載のCMOSドライバ回路。
- 第1のpチャネル・トランジスタの基板をドライバ回路の出力での電圧に追従させる手段が、第1のpチャネル・トランジスタの基板とドライバ回路の出力との間に結合されるトランジスタを含む請求項17に記載のCMOSドライバ回路。
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