DE4130981C2

DE4130981C2 - Verfahren zum Betrieb eines Zeitglieds

Info

Publication number: DE4130981C2
Application number: DE19914130981
Authority: DE
Inventors: Gerd Ing Grad Edler; Jens Dipl Ing Wirth
Original assignee: Temic Telefunken Microelectronic GmbH
Current assignee: Atmel Germany GmbH
Priority date: 1991-09-18
Filing date: 1991-09-18
Publication date: 1993-10-28
Anticipated expiration: 2011-09-19
Also published as: DE4130981A1

Description

Die Erfindung betrifft ein Verfahren zum Betrieb eines in einem Schaltkreis integrierten und aus Logik-Gattern ausgebauten Zeitglieds gemäß dem Oberbegriff des Patentanspruchs 1.

Ein derartiges Verfahren ist aus der Literaturstelle B. Schwager: "Programmierbarer digitaler Langzeittimer SAB 0529" in Siemens Components 22, 1984, Heft 1, Seiten 18-21, bekannt.

Zeitglieder (Timer) werden zur definierten Steuerung zeitlicher Vorgänge eingesetzt; nach einer vom Timer vorgegebenen Zeitspanne schaltet der Ausgang des Zeit glieds um, wodurch eine bestimmte Reaktion erfolgt bzw. ein bestimmtes Verhalten ausgelöst wird - beispielswei se die Aktivierung bzw. Deaktivierung eines Schaltungs ausgangs oder das Öffnen bzw. Schließen eines Schal ters. Ein Timer besteht aus einer Vielzahl hintereinan dergeschalteter Logik-Gatter, beispielsweise Flip- Flops, die mit einer vorgegebenen Taktrate angesteuert werden und die eine Art "Zählerkette" darstellen. Gemäß der Fig. 1 werden die asynchronen Flip-Flops FF₁, FF₂ bis FF_n des Zeitglieds TIM mittels der Taktleitung TL über ihre Takteingänge T angesteuert und ihr logischer Zustand bzw. der Speicherinhalt mittels der R- und S- Eingänge geändert. Im normalen Betriebsmodus des Zeit glieds wird beim Einschalten bzw. beim Anlegen der Spannungsversorgung über den sog. "Power-on-Reset" (POR-Leitung in Fig. 1) für die Zählerkette ein defi nierter Ausgangszustand vorgegeben (beispielsweise alle Logik-Gatter auf "0" oder "1"); durch Hochzählen oder Abwärtszählen wird nach einem bestimmten Zeitintervall der Endzustand des Zeitglieds erreicht (beispielsweise alle Logik-Gatter auf "1" oder "0") und der Timer-Aus gang umgeschaltet.

In vielen Fällen muß - beispielsweise vor Inbetriebnah me des integrierten Schaltkreises oder zu Testzwecken - überprüft werden, ob der Timer-Ausgang das gewünschte Schaltverhalten zeigt; dieser Funktionstest ist jedoch bei Fehlen eines separaten Test-Anschlußpins beim inte grierten Schaltkreis sehr zeitaufwendig, da bis zum Schalten des Timer-Ausgangs der Durchlauf aller Logik- Gatter vom Ausgangszustand bis zum Endzustand abgewar tet werden muß. Beispielsweise sind bei einem Timer, der aus 28 Flip-Flops mit dem Ausgangszustand "0" auf gebaut ist, erst nach 2²⁸ Takten alle Flip-Flops mit einer logischen "1" besetzt (Endzustand) - bei einer Taktrate von 18 kHz entspricht dies einem Zeitintervall von ca. 4 Stunden.

Bei der eingangs erwähnten Literaturstelle wird ein Funktionstest mit verkürzter Zeitdauer (48 s) dadurch realisiert, daß drei Programmiereingänge (A, B, C) auf Masse gelegt werden und hierdurch eine minimale Frequenzteilung eingestellt wird.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Betrieb eines Zeitglieds gemäß dem Oberbegriff des Anspruchs 1 anzugeben, mit dem sich der verkürzte Funktionstest ohne Verwendung von Programmier-Anschlußpins oder Test-Anschlußpins auf einfache Weise durchführen läßt.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale im Kennzeichen des Anspruchs 1 gelöst.

Vorteilhafte Weiterbildungen des Verfahrens sowie eine Schaltungsanordnung zur Durchführung dieses Verfahrens ergeben sich aus den Unteransprüchen.

Bei der Aktivierung des Testmodus sinkt die Versorgungsspannung des ICs von der im Betriebsmodus anliegenden Spannung (beispielsweise 23 V) auf einen - durch ein spannungsbegrenzendes Element vorgegebenen - Wert ab (beispielsweise 15 V). Das Abfallen der Versorgungsspannung wird durch eine - im Schaltkreis integrierte - Auswerteschaltung erkannt; diese überprüft außerdem, ob das Zeitglied schon vor der Anzahl des Testmodus gestartet wurde - dann muß die für den Betriebsmodus vorgesehene Versorgungsspannung bereits angelegen haben. Ist dies der Fall, wird daraufhin der Zustand des Zeitglieds abgeändert: eine bestimmte Zahl von Logik-Gattern des Zeitglieds wird entsprechend dem beim Endzustand des Zeitglieds vorgesehenen logischen Zustand gesetzt bzw. vorbesetzt - beispielsweise wird bei einem bei "0" beginnenden Aufwärtszähler ein Teil der Logik-Gatter mit dem logischen Zustand "0" mit einer logischen "1" vorbesetzt. In Abhängigkeit der gewünschten Zeitdauer des Funktionstests - beispielsweise 2 s oder 3 s - wird der Ausgangszustand für den Testmodus und damit die Anzahl der vorzubesetzenden Logik-Gatter vorgegeben. Nach Erreichen des Endzustands wird - wie im Betriebsmodus - der Ausgang des Zeitglieds umgeschaltet und der vom Schaltungsausgang angesteuerte Vorgang ausgelöst.

Der Testmodus für den integrierten Schaltkreis kann mittels eines externen Schalters angewählt werden. Mittels eines weiteren Schalters kann der Testmodus auch deaktiviert bzw. ausgeschaltet werden; durch diesen weiteren Schalter wird der Ausgang der Auswerteschaltung abgeschaltet und somit auch eine Anwahl des Testmodus unterbunden.

Die Erfindung soll weiterhin anhand eines Ausführungs beispiels - der Ansteuerung einer Glühlampe mittels ei nes Timer-ICs - erläutert werden.

Die Fig. 1 zeigt den internen Aufbau des Timers und dessen Ansteuerung; die Fig. 2 dient zur Erläuterung des Betriebsmodus des integrierten Schaltkreises und die Fig. 3 mit dem internen Aufbau des integrierten Schaltkreises zur Erläuterung des Testmodus.

Der Schaltkreis (IC) der Fig. 2 ist beispielsweise in einem Transistorgehäuse mit 3 Anschlußpins (P₁: Gate- Ausgang G, P₂: Versorgungsspannung U_S, P₃: Bezugspoten tial GND) integriert. Beim Anlegen der Spannungsversor gung ("Power-on") - die Betriebs-Versorgungsspannung U_B von beispielsweise 23 V wird dabei aus der Netz-Wech selspannung von 220 V mittels der Gleichrichter-Diode D_V, des Kondensators C und des Vorwiderstands R_V gewon nen - wird der im IC angeordnete Timer eingeschaltet bzw. gestartet. Gleichzeitig geht ein IGBT-Transistor T₁ - dies ist ein mittels des Feldeffekts angesteuerter Bipolartransistor - über den Gate-Ausgang G (Pin P₁ des ICs) in den leitenden Zustand über; durch den Transi stor T₁ wird eine Last L angesteuert - beispielsweise eine Glühlampe, die vom leitenden Transistor T₁ einge schaltet wird.

Nach einem bestimmten Zeitintervall - das durch die Version des ICs (Vorauswahl) und den äußeren Widerstand R_Z (Feinauswahl) vorgegeben werden kann - erreicht der interne Timer seinen Endzustand und schaltet seinen Ausgang um; der Transistor T₁ geht daraufhin über den Gate-Ausgang G (Pin P₁ des ICs) in den nicht-leitenden Zustand über und schaltet die Glühlampe aus. Über den Widerstand R_F kann die maximale Oszillatorfrequenz des Timers eingestellt werden, der Kondensator C dient zur Glättung der Versorgungsspannung U_S.

Gemäß der Fig. 3 ist der IC aus einem Oszillator OSZ, einem Zeitglied TIM und einer Auswerteschaltung AS auf gebaut. Der Timer TIM besitzt einen Eingang POR zum de finierten Starten beim Einschalten der Spannungsversor gung ("Power-on-Reset"), einen Takt-Eingang IN₁, einen Testmodus-Eingang IN₂ und einen Ausgang OUT. Die Aus werteschaltung AS umfaßt den Spannungsteiler ST, die beiden Komparatoren K₁ und K₂, den Speicher SP, das Summationsglied SUM und das Schaltelement SE. Der mit dem Pin P₂ verbundene Eingang E der Auswerteschaltung AS wird über den Spannungsteiler ST an die beiden mit einander verbundenen Eingänge E₁ und E₂ der beiden Kom paratoren K₁ und K₂ angeschlossen; der mit dem Testmo dus-Eingang IN₂ des Timers TIM verbundene Ausgang A der Auswerteschaltung AS ist über das Schaltelement SE an den Ausgang des Summationsglieds SUM angeschlossen. Der Ausgang des Komparators K₁ ist mit dem Eingang des Speichers SP verbunden, dessen Ausgang sowie der Aus gang des Komparators K₂ die beiden Eingänge des Summa tionsglieds SUM bilden. Die Referenzspannungen werden in Abhängigkeit der Versorgungsspannung U_S des ICs und des Spannungsteilers ST gewählt, wobei die Referenz spannung U_Ref1 des Komparators K₁ ein Maß für die Ver sorgungsspannung U_S im Betriebsmodus des integrierten Schaltkreises und die Referenzspannung U_Ref2 des Kompa rators K₂ ein Maß für die Versorgungsspannung U_S im Testmodus ist.

Das Erreichen der im Betriebsmodus vorgesehenen Span nung U_B des ICs (beispielsweise 23 V) beim Einschalten der Spannungsversorgung ("Power-on") - und damit das Starten des Zeitglieds - wird vom Komparator K₁ detek tiert und im Speicher SP abgespeichert. Bei der Anwahl des Testmodus durch Schließen des externen Schalters S sinkt die Versorgungsspannung des ICs auf einen durch die - in Reihe zum Schalter S geschalteten - Zenerdiode D_Z vorgegebenen Wert U_T ab; beispielsweise wird für den Spannungswert U_T, der durch die Zenerspannung der Diode D_Z bestimmt wird, 15 V gewählt. Der Komparator K₂, des sen Referenzspannung U_Ref2 ein Maß für die Zenerspan nung der Zenerdiode D_Z ist, erkennt dieses Abfallen der Versorgungsspannung vom Wert U_B im Betriebsmodus auf den Wert U_T im Testmodus und ändert daraufhin seinen Ausgangszustand. Über die logische Verknüpfung der Aus gänge der beiden Komparatoren K₁ und K₂ wird durch das - als Flankendetektor bzw. Pulsformer fungierende - Summationsglied SUM als Testmodus-Signal (TM-Signal) ein kurzer Schaltpuls gebildet, über den der Eingang IN₂ (Testmodus-Eingang) des Timers TIM aktiviert wird. Der Timer TIM wird vorbesetzt und mittels des Oszilla tors OSZ bis zu seinem Endwert hochgezählt. Beim Errei chen seines Endzustands schaltet der Timer-Ausgang OUT um; die Ausgangsspannung am Gate-Ausgang G (Pin P₁ des ICs) wird auf Bezugspotential (GND) gezogen, wodurch die gewünschte Steuerfunktion ausgelöst wird.

Beim Betätigen des Schaltelements SE wird der Ausgang A der Auswerteschaltung vom Testmodus-Eingang IN₂ des Timers TIM getrennt; der Testmodus ist und bleibt dann deaktiviert, selbst wenn die Versorgungsspannung U_S un ter den für die Aktivierung ausreichenden Schwellwert absinkt.

Der Timer TIM ist beispielsweise aus 20 Flip-Flops auf gebaut, die maximale Oszillatorfrequenz - durch den Wi derstandswert 30 kΩ von R_F vorgegeben - beträgt bei spielsweise 18 kHz und die minimale Testdauer bei spielsweise 1 s. Bei dieser Konstellation müssen dem nach bei einem als Aufwärtszähler betriebenen Timer bei der Anwahl des Testmodus 4 Flip-Flops zum Einstellen des Ausgangszustands mit einer logischen "1" vorbesetzt werden.

Claims

1. Verfahren zum Betrieb eines in einem Schaltkreis (IC) integrierten und aus Logik-Gattern (FF₁, FF₂ . . . FF_n) aufgebauten Zeitglieds (TIM), wobei

a) durch das Zeitglied (TIM) ein definiertes Zeitintervall zwischen seinem beim Start angenommenen Ausgangszustand und seinem Endzustand vorgegeben wird,
b) beim Erreichen des Endzustands des Zeitglieds (TIM) der Ausgang (OUT) des Zeitglieds (TIM) umgeschaltet wird,
c) der integrierte Schaltkreis (IC) ohne Verwendung eines Test-Anschlußpins in einem extern anwählbaren Testmodus betrieben werden kann, in dem das Schaltverhalten des Ausgangs (OUT) des Zeitglieds (TIM) überprüft wird,
d) der Zustand des Zeitglieds (TIM) beim Anwählen des Testmodus derart abgeändert wird, daß das Zeitintervall bis zum Erreichen des Endzustands des Zeitglieds (TIM) verkürzt wird.
gekennzeichnet durch:
e) die Anwahl des Testmodus wird mittels einer im integrierten Schaltkreises (IC) angeordneten Auswerteschaltung (AS) über einen Spannungsabfall der Versorgungsspannung (U_S) des integrierten Schaltkreises (IC) erkannt,
f) bei der Anwahl des Testmodus wird eine bestimmte Anzahl der Logik-Gatter (FF₁, FF₂ . . . FF_n) des Zeitglieds (TIM) durch das Ausgangssignal der Auswerteschaltung (AS) in einen für den Endzustand des Zeitglieds (TIM) vorgesehenen logischen Zustand gesetzt, wobei
g) die Anzahl der gesetzten Logik-Gatter (FF₁, FF₂ . . . FF_n) das Zeitintervall bis zum Erreichen des Endzustands des Zeitglieds (TIM) bestimmt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anwahl des Testmodus durch einen externen Schalter (S) erfolgt, der in Reihe mit einem spannungsbegrenzenden Element (D_Z) geschaltet ist, und daß die Versorgungsspannung (U_S) des integrierten Schaltkreises (IC) beim Betätigen des Schalters (S) auf einen vom spannungsbegrenzenden Element (D_Z) festgelegten Wert absinkt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Setzen der Logik-Gatter (FF₁, FF₂ . . . FF_n) des Zeitglieds (TIM) durch ein pulsförmiges Signal am Ausgang (A) der Auswerteschaltung (AS) erfolgt.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Testmodus durch die Auswerte schaltung (AS) deaktiviert werden kann.

5. Schaltungsanordnung zur Durchführung eines Verfah rens nach einem der Ansprüche 1 bis 4, dadurch gekenn zeichnet, daß der Eingang (E) der Auswerteschaltung (AS) an den Schaltungspin (P₂) für die Versorgungsspan nung (U_S) des integrierten Schaltkreises (IC) ange schlossen ist, und der Ausgang (A) der Auswerteschal tung (AS) mit dem Testmodus-Eingang (IN₂) des Zeit glieds (TIM) verbunden ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekenn zeichnet, daß die Auswerteschaltung (AS) einen Span nungsteiler (ST), zwei Komparatoren (K₁, K₂), einen Speicher (SP), ein Summationsglied (SUM) und ein Schaltelement (SE) aufweist, wobei der Eingang (E) der Auswerteschaltung (AS) über den Spannungsteiler (ST) mit jeweils einem Eingang (E₁, E₂) der beiden Kompara toren (K₁, K₂) verbunden ist, und der Ausgang (A) der Auswerteschaltung (AS) über das Schaltelement (SE) an den Ausgang des Summationsglieds (SUM) angeschlossen ist.

7. Schaltungsanordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß an den zweiten Eingängen der beiden Komparatoren (K₁, K₂) jeweils eine aus der Versorgungs spannung (U_S) des integrierten Schaltkreises (IC) abge leitete Referenzspannung (U_Ref1, U_Ref2) anliegt, daß die Referenzspannung (U_Ref1) des ersten Komparators (K₁) ein Maß für die Versorgungsspannung (U_B) im Be triebsmodus des integrierten Schaltkreises (IC) ist, und daß die Referenzspannung (U_Ref2) des zweiten Kompa rators (K₂) ein Maß für die Versorgungsspannung (U_T) im Testmodus des integrierten Schaltkreises (IC) ist.

8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß im Schaltkreis (IC) ein die Logik-Gatter (FF₁, FF₂ . . . FF_n) ansteuernder Oszillator (OSZ) angeordnet ist, und daß die Frequenz des Oszillators (OSZ) durch externe Widerstände (R_F, R_Z) eingestellt wird.

9. Schaltungsanordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Logik-Gatter (FF₁, FF₂ . . . FF_n) als Flip-Flops ausgebildet sind.

10. Schaltungsanordnung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß extern am Schaltungspin (P₂) für die Versorgungsspannung (U_S) ein Schalter (S) und in Reihe dazu ein spannungsbegrenzendes Element (D_Z) angeschlossen ist, und daß das spannungsbegrenzende Element eine Zenerdiode (D_Z) ist.