JP2001061271A - 直流電圧変換回路とこれを用いた集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 微細化された素子を用いても素子にかかる電
圧を外部電圧より下げることができ、且つ最小限の回路
規模で２種類の変換出力を出力できる。 【解決手段】 電源電圧からそれよりも低い電圧を生成
するための直流電圧変換回路において、電源端ＶＤＤＨ
（３Ｖ）と中間電位端ＶＭ（１．５Ｖ）との間に接続さ
れた第１のインバータ回路１１と、接地端ＶＳＳ（０
Ｖ）と中間電位端ＶＭとの間に接続された第２のインバ
ータ回路１２と、第１のインバータ回路１１の出力端に
接続された第１のローパスフィルタ回路２１と、第２の
インバータ回路１２の出力端に接続された第２のローパ
スフィルタ回路２２と、第１のインバータ回路１１の入
力端に第１の駆動信号ＰＵ，ＮＵを入力し、第２のイン
バータ回路１２の入力端に第１の駆動信号とは逆相の関
係にある第２の駆動信号ＰＤ，ＮＤを入力するためのプ
リバッファ回路３０とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源電圧からそれ
よりも低い電圧を生成するための直流電圧変換回路と、
これを用いた半導体集積回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路の集積度の向上は
著しく、ギガビット級の半導体メモリでは１チップに数
億個の半導体素子が、６４ビットのマイクロプロセッサ
では１チップに数百万から１千万個の半導体素子が集積
されるようになっている。集積度の向上は素子の微細化
によって達成され、１ＧビットＤＲＡＭ（Dynamic Rand
om Access Memory）においては０．１５μｍのゲート長
のＭＯＳトランジスタが用いられ、さらに集積度が高ま
ると０．１μｍ以下のゲート長のＭＯＳトランジタが用
いられるようになる。

【０００３】このような微細ＭＯＳトランジスタにおい
ては、ホットキャリア生成によるトランジスタ特性の劣
化やＴＤＤＢ（Time Dependent Die1ectric Breakdow
n）による絶縁膜破壊が起きる。また、チャネル長が短
くなることによるしきい値電圧の低下を抑えるため、基
板領域やチャネル領域の不純物濃度が高められると、ソ
ース，ドレインの接合耐圧が低下する。

【０００４】これら微細素子の信頼性を維持するために
は、電源電圧を下げることが有効である。即ち、ソース
・ドレイン間の横方向電界を弱めることによってホット
キャリアの発生を防ぎ、ゲート・バルク間の縦方向電界
を弱めることによってＴＤＤＢを防ぐ。さらに、電源電
圧を下げることによって、ソース・バルク間，ドレイン
・バルク間の接合に加わる逆バイアスを低下させ、耐圧
の低下に対応させる。

【０００５】一方、近年の市場の拡大が著しい携帯情報
機器においては、リチウムイオン電池に代表される軽量
でかつエネルギー密度の高い電源が主に使われている。
しかしながら、リチウムイオン電池は電圧が３〜３．６
Ｖ程度あり、上記微細ＭＯＳトランジスタの耐圧より高
く、このような微細トランジスタを用いた回路に適用す
る場合、直流電圧変換回路で降圧する必要がある。携帯
情報機器の使用時間は電源システムと構成部品の消費電
力によって決まり、より長時間使うためには、高エネル
ギー密度の電池、高効率の直流電圧変換回路、低消費電
力な集積回路が要求されている。降圧した電源電圧を特
に消費電力の大きいベースバンドＬＳＩに用いること
は、ＬＳＩの低消費電力化の観点からも望ましい。

【０００６】図８に、半導体チップ内に集積形成された
直流電圧変換回路の従来例を示す。これは、任意のデュ
ーティ比を持つクロックパルスＰＵ，ＮＵをｐチャネル
ＭＯＳトランジスタＭ１０１とｎチャネルＭＯＳトラン
ジスタＭ１０２からなるメインバッファ回路１００に加
え、その出力ＯＵＴをインダクタＬ３とキャパシタＣ３
からなるローパスフィルタ回路を通して電源電圧より低
い電圧ＶＤＤを高効率で出力するものである。バッファ
回路１００の電源電圧をＶＤＤＨ、クロックパルスＰ
Ｕ，ＮＵのデューティ比をＲとすると、ＶＤＤ＝（１−
Ｒ）ＶＤＤＨとなる。

【０００７】いま、ＶＤＤＨ＝３Ｖ，Ｒ＝２／３、ＶＤ
Ｄの負荷回路に流れる電流を３００ｍＡと仮定すると、
ＶＤＤ＝１Ｖ，変換効率９０％の場合、バッファ回路１
００に流れる電流は１１１ｍＡとなる。従って、バッフ
ァ回路１００のＭＯＳトランジスタＭ１０１とＭ１０２
において数ｍｍのゲート幅が必要となるため、これを駆
動するためにはプリバッファ回路が必要となる。２００
はこのようなプリバッファ回路を示し、Ｍ１０１を駆動
するためにＭ２０１〜Ｍ２１０で構成された信号ＩＮＵ
が入力する５段のインバータ回路と、Ｍ１０２を駆動す
るためにＭ２１１〜Ｍ２２０で構成された信号ＩＮＤが
入力する５段のインバータ回路とからなる。

【０００８】以上のように、半導体チップ内に集積され
た直流電圧変換回路を用いることにより、低コストで、
半導体チップ内の集積回路を構成する素子の信頼性を向
上させ、さらには集積回路の低消費電力化を図ることが
できる。しかしながら、この種の変換回路においては、
変換回路を構成する素子に加わる電圧が外部電圧に等し
くなるため、耐圧の関係で微細な素子が用いられないと
いう問題がある。その結果、耐圧は高いが駆動能力の低
い素子を用いる必要があり、損失が増加し、高効率の直
流電圧変換回路が実現し難いという問題がある。

【０００９】一方、携帯情報機器においては、動作時の
低消費電力化だけではなく、待機時の低消費電力化も求
められている。集積回路の低消費電力化のため、駆動電
圧を下げると素子の動作速度が低下したり動作しなくな
るという問題があり、これを解決するため、ＭＯＳトラ
ンジスタのしきい値電圧は電源電圧の低下と共に下げら
れている。しかしながら、しきい値電圧を下げるとオフ
リーク電流が増加し、機器が待機状態にあるときの消費
電力が増加するという問題がある。これを解決するた
め、動作時と待機時とでＭＯＳトランジスタが形成され
ているウェルの電圧を変化させ、待機時のＭＯＳトラン
ジスタのしきい値電圧を高くする方式が提案されてい
る。

【００１０】この方式においては、集積回路を駆動する
ための電源電圧の他、ｐウェルとｎウェルに与える２つ
の電圧が必要である。システムに負担をかけないために
はオンチップでこれらの電圧を発生させる必要がある。
これら２つの電圧を異なる直流電圧変換回路で作った場
合、駆動電圧を含め、計３種類の直流電圧変換回路が必
要となり、これらを制御する回路まで含めて考えると回
路規模が大きくなり、チップコストの増大を招く。

【００１１】

【発明が解決しようとする課題】このように従来、微細
素子を用いた半導体集積回路において、信頼性を保ち低
消費電力化を図るために直流電圧変換回路を用いていた
が、低コスト化のため変換回路をオンチップにしようと
すると変換回路を構成するＭＯＳトランジスタの耐圧が
持たないという問題があった。さらに、耐圧を持たせる
ために駆動能力の低い微細化されていない素子を用いる
と、効率が低下するという問題があった。また、動作時
と待機時とでウェル電位を変化させ、低電圧での動作と
待機時の低消費電力化を図ったシステムにおいて、リチ
ウムイオン電池からの３〜３．６Ｖの電圧から降圧した
電源電圧と２つのウェル電圧を発生させるために、３種
類のオンチップ直流電圧変換回路を用いると、回路規模
が増大しチップコストが増大するという問題があった。

【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細化された素子を用
いても素子にかかる電圧を外部電圧より下げることがで
き、且つ最小限の回路規模で２種類の変換出力を出力す
ることのできる直流電圧変換回路を提供することにあ
る。

【００１３】また、本発明の他の目的は、上記直流電圧
変換回路を用いて低消費電力化，低コスト化をはかった
半導体集積回路を提供することにある。

【００１４】

【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。

【００１５】即ち本発明は、電源電圧からそれよりも低
い電圧を生成するための直流電圧変換回路において、第
１の電源端と中間電位端との間に接続された第１のイン
バータ回路と、第１の電源端よりも電位の低い第２の電
源端と前記中間電位端との間に接続された第２のインバ
ータ回路と、第１のインバータ回路の出力端に接続され
た第１のローパスフィルタ回路と、第２のインバータ回
路の出力端に接続された第２のローパスフィルタ回路
と、第１のインバータ回路の入力端に所定のデューティ
比の第１の駆動信号を入力する手段と、第２のインバー
タ回路の入力端に第１の駆動信号とは逆相の関係にある
第２の駆動信号を入力する手段とを具備してなることを
特徴とする。

【００１６】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第１の駆動信号は第１の電源端電位から中間電位ま
で振幅する矩形波であり、第２の駆動信号は第２の電源
端電位から中間電位まで振幅する矩形波であること。 (2) 第１の駆動信号を生成するためのインバータ群が第
１の電源端と中間電位端との間に接続され、第２の駆動
信号を生成するためのインバータ群が中間電位端と第２
の電源端との間に接続されていること。

【００１７】(3) インバータ回路を構成するｐチャネル
ＭＯＳトランジスタのゲートとｎチャネルＭＯＳトラン
ジスタのゲートは共通接続されておらず、第１のインバ
ータ回路のｐチャネルＭＯＳトランジスタのゲートには
第１のｐ側駆動信号が入力され、第１のインバータ回路
のｎチャネルＭＯＳトランジスタのゲートには第１のｎ
側駆動信号が入力され、第２のインバータ回路のｐチャ
ネルＭＯＳトランジスタのゲートには第２のｐ側駆動信
号が入力され、第２のインバータ回路のｎチャネルＭＯ
Ｓトランジスタのゲートには第２のｎ側駆動信号が入力
されること。

【００１８】(4) 第１のｐ側駆動信号は第１の電源端電
位から中間電位まで振幅する矩形波であり、第１のｎ側
駆動信号は第２の電源端電位から中間電位まで振幅する
矩形波であり、第２のｐ側駆動信号は第１の電源端電位
から中間電位まで振幅する矩形波であり、第２のｐ側駆
動信号は第２の電源端電位から中間電位まで振幅する矩
形波であること。

【００１９】また本発明は、半導体集積回路において、
上記構成の直流電圧変換回路と、第１のローパスフィル
タを介した第１の整流出力端と第２のローパスフィルタ
を介した第２の整流出力端との間に接続され、第１の整
流出力端を電源端とし第２の整流出力端を接地端とする
論理回路と、この論理回路を構成するｐチャネルＭＯＳ
トランジスタのボディ領域を第１の電源端又は第１の整
流出力端に接続するための第１の切り換え回路と、前記
論理回路を構成するｎチャネルＭＯＳトランジスタのボ
ディ領域を第２の電源端又は第２の整流出力端に接続す
るための第２の切り換え回路とを具備してなることを特
徴とする。

【００２０】（作用）本発明によれば、第１のインバー
タ回路と第２のインバータ回路が縦積みにされているの
で、これらの回路を構成する素子にかかる電圧は外部電
圧の１／２になる。また、降圧された２つの出力におい
て、外部電圧と高電圧側出力の差と低電圧側出力と接地
電圧の差とが等しくなる。従って、微細化された素子を
用いても素子にかかる電圧を外部電圧より下げることが
でき、且つ最小限の回路規模で２種類の変換出力を出力
することが可能となる。

【００２１】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。

【００２２】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる直流電圧変換回路を示す回路構成図
である。図中の１０はｐチャネルＭＯＳトランジスタＭ
１，Ｍ３及びｎチャネルＭＯＳトランジスタＭ２，Ｍ４
からなるメインバッファ回路である。即ち、Ｍ１のソー
スは電源電圧ＶＤＤＨに接続され、ゲートは信号ＰＵに
接続され、ドレインは出力端子ＯＵＴＵに接続され、Ｍ
２のソースはノードＭに接続され、ゲートは信号ＮＵに
接続され、ドレインは出力端子ＯＵＴＵに接続されてい
る。また、Ｍ３のソースはノードＭに接続され、ゲート
は信号ＰＤに接続され、ドレインは出力端子ＯＵＴＤに
接続され、Ｍ４のソースは接地電位ＶＳＳに接続され、
ゲートは信号ＮＤに接続され、ドレインは出力端子ＯＵ
ＴＤに接続されている。

【００２３】ここで、Ｍ１，Ｍ２で第１のインバータ回
路１１が構成され、Ｍ３，Ｍ４で第２のインバータ回路
１２が構成されている。第１のインバータ回路１１にお
いて、Ｍ１，Ｍ２のゲートは共通接続されていないが、
各々のゲートには後述するように同相の駆動信号が入力
されることから、インバータとして機能するものとなっ
ている。第２のインバータ回路１２においても同様であ
る。

【００２４】メインバッファ回路１０において、信号Ｐ
ＵとＮＵは同相で等デューティ比、信号ＰＤとＮＤは同
相で等デューティ比、さらに信号ＰＤはＰＵと逆相の関
係にあり、信号ＮＤはＮＵと逆相の関係にある。信号Ｐ
Ｕがローレベルのとき、信号ＮＵはローレベル、信号Ｐ
ＤとＮＤはハイレベルであるから、Ｍ１とＭ４はオン
し、Ｍ２とＭ３はオフする。従って、出力ＯＵＴＵはＶ
ＤＤＨまで充電され、出力ＯＵＴＤはＶＳＳまで放電さ
れる。

【００２５】信号ＰＵがハイレベルのとき、信号ＮＵは
ハイレベル、信号ＰＤとＮＤはローレベルであるから、
Ｍ１とＭ４はオフし、Ｍ２とＭ３はオンする。従って、
ノードＭの電圧はＶＤＤＨをＭ２とＭ３のオン抵抗によ
り抵抗分割した値ＶＭになる。その結果、出力ＯＵＴＵ
はＶＭまで放電され、出力ＯＵＴＤはＶＭまで充電され
る。

【００２６】出力ＯＵＴＵにはインダクタＬ１とキャパ
シタＣ１からなる第１のローパスフィルタ回路２１、出
力ＯＵＴＤにはインダクタＬ２とキャパシタＣ２からな
る第２のローパスフィルタ回路２２がそれぞれ接続され
ている。これらのフィルタ回路２０（２１，２２）によ
り、信号ＰＵのデューティ比で決定される一定電圧がフ
ィルタの出力ＶＤＤＵとＶＤＤＤに現れる。

【００２７】３０はメインバッファ回路１０を駆動する
ためのプリバッファ回路である。この例では、電源電圧
ＶＤＤＨと接地電位ＶＳＳとの間にインバータが２段積
みされた縦積みインバータ回路３つから構成されてい
る。即ち、ＭＯＳトランジスタＭ２１〜Ｍ２４からなる
縦積みインバータ回路において、Ｍ２１のソースは電源
電圧ＶＤＤＨに接続され、ゲートは信号ＢＩＮＵ１に接
続され、ドレインはノードＩＮＵ３に接続され、Ｍ２２
のソースはノードＭに接続され、ゲートは信号ＢＩＮＵ
１に接続され、ドレインはノードＩＮＵ３に接続されて
いる。

【００２８】また、Ｍ２３のソースはノードＭに接続さ
れ、ゲートは信号ＢＩＮＤに接続され、ドレインはノー
ドＩＮＤ３に接続され、Ｍ２４のソースは接地電位ＶＳ
Ｓに接続され、ゲートは信号ＢＩＮＤに接続され、ドレ
インはノードＩＮＤ３に接続されている。

【００２９】ノードＩＮＵ３とＩＮＤ３はＭＯＳトラン
ジスタＭ２５〜Ｍ２８からなる縦積みインバータ回路に
それぞれ入力され、各々のインバータ回路の出力ＮＵと
ＰＤはプリバッファ回路３０の出力となる。また、ノー
ドＩＮＵ３とＩＮＤ３はＭＯＳトランジスタＭ２９〜Ｍ
３２からなる縦積みインバータ回路にそれぞれ入力さ
れ、各々のインバータ回路の出力ＰＵとＮＤはプリバッ
ファ回路３０の出力となる。

【００３０】プリバッファ回路３０の入力から出力まで
の縦積みインバータ回路の段数は２段に限定されるもの
ではない。段数はメインバッファ回路１０の駆動電流で
決まるゲート幅に応じて決定される。また、ノードＭは
メインバッファ回路１０と共通でなくてもよい。さら
に、ノードＭは全ての縦積みインバータ回路で共通にし
なくてもよい。

【００３１】２５はノードＭに接続された安定化回路で
ある。この安定化回路２５は、２つの抵抗或いはノーマ
リオンのＭＯＳトランジスタを用いて構成される。ま
た、さらに安定にするためにキャパシタを接続してもよ
い。これらの回路はオンチップにしてもよいし、外部か
ら個別素子で構成してもよい。

【００３２】４０は２つのインバータ回路とレベルシフ
タからなるバッファ付きのレベルシフト回路である。即
ち、入力信号ＩＮＵはＭＯＳトランジスタＭ４１，Ｍ４
２からなるインバータ回路に入力され、その出力ＢＩＮ
Ｕがレベルシフタに入力される。また、入力信号ＩＮＤ
はＭＯＳトランジスタＭ４３，Ｍ４４からなるインバー
タ回路に入力され、このインバータ回路からＢＩＮＤが
出力される。これらのインバータ回路の電源端子は、Ｖ
ＤＤＨよりも低い電源電圧ＶＤＤＬに接続されている。

【００３３】レベルシフタは、ｐチャネルＭＯＳトラン
ジスタＭ４５，Ｍ４６とｎチャネルＭＯＳトランジスタ
Ｍ４７，Ｍ４８，Ｍ４９からなり、Ｍ４８のゲートに入
力する参照電位ＶＲＥＦ及びＭ４９のゲート電圧ＶＧＧ
で制御される。このレベルシフタの電源端子は電源電圧
ＶＤＤＨに接続され、Ｍ４１，Ｍ４２からなるインバー
タ回路によりＶＤＤＬからＶＳＳの間でスイングする信
号ＢＩＮＵを、論理振幅を変えずにハイレベルがほぼＶ
ＤＤＨの信号ＢＩＮＵ１，ＢＩＮＵ２に変換することが
できる。

【００３４】具体的な例として、ＶＤＤＬ＝１．５Ｖ，
ＶＤＤＨ＝３Ｖ、入力信号ＩＮＵ，ＩＮＤのデューティ
比ＴＨ／Ｔ＝２／３（ＴＨはハイレベルの時間，Ｔは周
期）、Ｍ２とＭ３のオン抵抗は等しいと仮定した場合の
動作波形を図２に示す。このとき、ＢＩＮＵのハイレベ
ルは１．５Ｖ、ローレベルは０Ｖである。参照電位ＶＲ
ＥＦはこれらの中間電圧、例えば０．７５Ｖに設定され
ている。また、ゲート電圧ＶＧＧはＭＯＳトランジスタ
Ｍ４９が飽和領域で動作する電圧に設定されている。

【００３５】ＢＩＮＵが０Ｖのとき、これはＶＲＥＦよ
り低いので、ＭＯＳトランジスタＭ４７はカットオフ状
態、Ｍ４８はオン状態にあるため、レベルシフトタの出
力ＢＩＮＵ１は充電、ＢＩＮＵ２は放電される。ＢＩＮ
Ｕが１．５Ｖのとき、これはＶＲＥＦより高いので、Ｍ
ＯＳトランジスタＭ４７はオン状態、Ｍ４８はカットオ
フ状態になり、ＢＩＮＵ１は放電、ＢＩＮＵ２は充電さ
れる。

【００３６】ＭＯＳトランジスタのゲート幅を適当に選
ぶことにより、ＢＩＮＵ１のハイレベルを約３Ｖ、ロー
レベルを約１．５Ｖにすることができる。従って、レベ
ルシフト回路４０によって０〜１．５Ｖの間でスイング
する入力電圧は１．５Ｖ〜３Ｖの間のスイングに変換さ
れる。

【００３７】プリバッファ回路３０ヘの入力ＢＩＮＵ
１，ＢＩＮＤに対し、出力ＰＵのハイレベルは３Ｖ、ロ
ーレベルは１．５ＶでＴＨ＝（２／３）Ｔ、ＮＵはＰＵ
と同一波形である。さらに、出力ＰＤのハイレベルは
１．５Ｖ、ローレベルは０ＶでＴＨ＝Ｔ／３、ＮＤはＰ
Ｄと同一波形である。

【００３８】また、ＶＭ＝ＶＤＤＨ／２＝１．５Ｖとな
るため、ＯＵＴＵのハイレベルは３Ｖ，ローレベルは
１．５Ｖ、ＯＵＴＤのハイレベルは１．５Ｖ，ローレベ
ルは０Ｖ、そしてＶＤＤＵ＝２Ｖ，ＶＤＤＤ＝１Ｖとな
る。従って、ＶＤＤＨとＶＤＤＵの差は１Ｖ、ＶＤＤＤ
とＶＳＳの差も１Ｖとなり、２つの差は等しくなる。

【００３９】この動作において、ＭＯＳトランジスタＭ
１〜Ｍ４，Ｍ２１〜Ｍ３２，Ｍ４１〜Ｍ４９のドレイン
・ソース間電圧はいずれも０〜１．５Ｖとなり、ドレイ
ン耐圧が３Ｖより下がった場合でも信頼性の問題は生じ
ない。

【００４０】なお、この回路はＣＭＯＳ構成となってい
るため、バルク基板を用いて集積する場合、特に縦積み
インバータ回路において、上側のインバータを構成する
ＭＯＳトランジスタと下側のインバータを構成するＭＯ
Ｓトランジスタのウェルを分離する必要がある。この場
合、３重ウェル構成にすることでウェルを分離すること
ができる。また、ウェル分離の不要なＳＯＩ基板上に形
成されたＭＯＳトランジスタで構成することで、より簡
単な製造工程でこの回路を集積化することができる。

【００４１】また、フィルタ回路２０は個別素子を用い
てチップ外に与えることもできるし、同一チップ上に集
積形成してもよい。バッファ付きのレベルシフト回路４
０において、上側と下側で位相を反転させるために、レ
ベルシフタのＢＩＮＵ１から出力を取り出したが、ＢＩ
ＮＵ１の代わりにＢＩＮＵ２から出力を取り出し、下側
に新たに１つのインバータを挿入してもよい。

【００４２】また、バッファ付きのレベルシフト回路４
０において、２つのインバータ回路の電源端には外部電
源電圧ＶＤＤＨよりも低いＶＤＤＬを供給したが、これ
らのインバータ回路に流れる電流は極めて少ないため、
ＶＤＤＬは抵抗分割等によりＶＤＤＨから容易に作り出
すことができる。

【００４３】また、本実施形態ではレベルシフト回路を
用いることにより、バッファ回路における上側のインバ
ータ回路にＶＤＤＨからＶＭまで振幅する駆動信号を、
下側のインバータ回路にＶＳＳからＶＭまで振幅する信
号を入力したが、双方のインバータ回路の入力端にＶＤ
ＤＨからＶＳＳまで振幅する信号を入力するようにして
もよい。この場合は、レベルシフト回路は不要となる。

【００４４】このように本実施形態によれば、直流電圧
変換回路を構成するバッファ回路１０，３０を電源端Ｖ
ＤＤＨと接地端ＶＳＳの間に２つ縦積みに接続すること
で、各々のバッファ回路１０，３０を構成する素子にか
かる電圧を外部電圧の１／２にすることができる。その
結果、耐圧は低いが騒動能力の高い微細素子を用いるこ
とができ、信頼性が高くより高効率の直流電圧変換回路
を実現することが可能である。

【００４５】また、縦積みされた各々のバッファ回路１
０から２つの出力電圧ＶＤＤＵ，ＶＤＤＤを取り出すこ
とで、外部電圧ＶＤＤＨと高電圧側出力ＶＤＤＵの差を
低電圧側出力ＶＤＤＤと接地電圧ＶＳＳの差と等しくす
ることができる。その結果、動作時と待機時とでウェル
電位を変化させ、低電圧での動作と待機時の抵消費電力
化を図ったシステムにおいて、リチウムイオン電池から
の３〜３．６Ｖの電圧を降圧した電源電圧と２つのウェ
ル電圧を容易に発生させることができ、低コストなオン
チップ直流電圧変換回路を実現できる。

【００４６】（第２の実施形態）図３は、本発明の第２
の実施形態に係わる直流電圧変換回路を示す回路構成図
である。なお、図１と同一部分には同一符号を付して、
その詳しい説明は省略する。

【００４７】この実施形態が先に説明した第１の実施形
態と異なる点は、プリバッファ回路の構成にある。本実
施形態のプリバッファ回路５０は、電源電圧ＶＤＤＨと
接地電位ＶＳＳとの間にインバータが２段積みされた縦
積みインバータ回路４つから構成されている。

【００４８】即ち、レベルシフト回路４０の出力ＢＩＮ
Ｕ１とＢＩＮＤはＭＯＳトランジスタＭ５１〜５４から
なる縦積みインバータ回路に入力され、この出力がＭＯ
ＳトランジスタＭ５５〜Ｍ５８からなる縦積みインバー
タ回路に入力され、この出力がＭＯＳトランジスタＭ５
９〜Ｍ６２からなる縦積みインバータ回路に入力され、
この出力がＭＯＳトランジスタＭ６３〜Ｍ６６からなる
縦積みインバータ回路に入力され、この出力がＰＵ，Ｐ
Ｄとなる。また、出力ＮＵとＮＤは、それぞれＰＵとＰ
Ｄと同一となっている。

【００４９】プリバッファ回路５０の入力から出力まで
の縦積みインバータ回路の段数は、４段に限定されるも
のではない。段数はメインバッファ回路１０の駆動電流
で決まるゲート幅に応じて決定される。また、ノードＭ
はメインバッファ回路１０と共通でなくてもよい。さら
に、ノードＭは全ての縦積みインバータ回路で共通にし
なくてもよい。

【００５０】本実施形態においても、前記図２に示した
動作を実現することができ、ＭＯＳトランジスタＭ１〜
Ｍ４，Ｍ４１〜Ｍ４９，Ｍ５１〜Ｍ６６のドレイン・ソ
ース間電圧はいずれも０〜１．５Ｖとなり、ドレイン耐
圧が３Ｖより下がった場合でも信頼性の問題は生じな
い。従って、第１の実施形態と同様の効果が得られる。

【００５１】（第３の実施形態）図４は、本発明の第３
の実施形態に係わる直流電圧変換回路を示す回路構成図
である。なお、図１と同一部分には同一符号を付して、
その詳しい説明は省略する。

【００５２】この実施形態が先の第１の実施形態と異な
る点は、プリバッファ回路の構成にある。本実施形態の
プリバッファ回路６０は、電源電圧ＶＤＤＨと接地電位
ＶＳＳとの間にインバータが２段積みされた縦積みイン
バータ回路４つから構成されている。

【００５３】即ち、レベルシフト回路４０の出力ＢＩＮ
Ｕ２とＢＩＮＤはＭＯＳトランジスタＭ５１〜Ｍ５４か
らなる縦積みインバータ回路に入力され、この出力がＭ
ＯＳトランジスタＭ５５〜Ｍ５８からなる縦積みインバ
ータ回路に入力され、この出力がＭＯＳトランジスタＭ
５９〜Ｍ６２からなる縦積みインバータ回路に入力され
る。

【００５４】そして、ＭＯＳトランジスタＭ５９〜Ｍ６
２からなる縦積みインバータ回路の出力がＰＤとＮＤと
なって、メインバッファ回路１０の下側のＭＯＳトラン
ジスタＭ３とＭ４を駆動する。また、ＰＤとＮＤはＭＯ
ＳトランジスタＭ６３〜Ｍ６６からなる縦積みインバー
タ回路に入力され、この出力がＰＵ，ＰＤとなって、メ
インバッファ回路１０の上側のＭＯＳトランジスタＭ１
とＭ２を駆動する。

【００５５】具体的な例として、ＶＤＤＬ＝１．５Ｖ，
ＶＤＤＨ＝３Ｖ、入力信号ＩＮＵ，ＩＮＤのデューティ
比ＴＨ／Ｔ＝２／３、Ｍ２とＭ３のオン抵抗は等しいと
仮定した場合の動作波形を、図５に示す。ＰＵのハイレ
ベルは３Ｖ，ローレベルは１．５ＶでＴＨ＝（２／３）
Ｔ、ＮＵのハイレベルは１．５Ｖ，ローレベルはＯＶで
ＴＨ＝（２／３）Ｔ、ＰＤのハイレベルは３Ｖ，ローレ
ベルは１．５ＶでＴＨ＝Ｔ／３、ＮＤのハイレベルは
１．５Ｖ，ローレベルは０ＶでＴＨ＝Ｔ／３である。

【００５６】ＰＵがローレベルである１．５Ｖのとき、
ＮＵは０Ｖ，ＰＤは３Ｖ，ＮＤは１．５Ｖであるため、
メインバッファ回路１０のＭ１とＭ４がオン状態、Ｍ２
とＭ３はオフ状態である。従って、ＯＵＴＵは３Ｖのハ
イレベルとなり、ＯＵＴＤは０Ｖのローレベルとなる。
ＰＵがハイレベルである３Ｖのとき、ＮＵは１．５Ｖ，
ＰＤは１．５Ｖ，ＮＤは０Ｖであるため、メインバッフ
ァ回路１０のＭ１とＭ４はオフ状態となる。

【００５７】このとき、インダクタＬ１への電流供給が
なくなるため、インダクタの性質によってＯＵＴＵは
１．５Ｖより電圧が下がり約１Ｖになり、Ｍ２はオン状
態となる。また、インダクタＬ２からの電流引き抜きが
なくなるため、インダクタの性質によって０ＵＴＤは
１．５Ｖより電圧が上がり約２Ｖになり、Ｍ３はオン状
態となる。その結果、ノードＭの電圧ＶＭは安定する。

【００５８】その後、フィルタ回路２１，２２の共振動
作によってＯＵＴＵは１．５Ｖよりやや高い電圧まで上
昇、ＯＵＴＤは１．５Ｖよりやや低い電圧まで下降す
る。この結果、フィルタ回路２１，２２を通した電圧Ｖ
ＤＤＵは約２Ｖに、ＶＤＤＤは約１Ｖになる。従って、
ＶＤＤＨとＶＤＤＵの差は１Ｖ、ＶＤＤＤとＶＳＳとの
差も１Ｖとなり、２つの差は等しくなる。

【００５９】本実施形態においては、ＭＯＳトランジス
タＭ１〜Ｍ４のドレイン・ソース間電圧は０〜２Ｖとな
り、Ｍ４１〜Ｍ４９，Ｍ５１〜Ｍ６６のドレイン・ソー
ス間電圧はいずれも０〜１．５Ｖとなり、ドレイン耐圧
が３Ｖより下がった場合でも信頼性の問題は生じない。
そして、ＶＤＤＨ（３Ｖ）とＶＳＳ（０Ｖ）の電源電圧
からＶＤＤＵ（２Ｖ）とＶＤＤＤ（２Ｖ）の電圧を作り
出すことができ、第１の実施形態と同様の効果が得られ
る。

【００６０】なお、プリバッファ回路６０において、縦
積みインバータ回路の３段目の出力がＭＯＳトランジス
タＭ１とＭ４を駆動し、４段目の出力がＭＯＳトランジ
スタＭ２とＭ３を駆動するように構成してもよい。ま
た、プリバッファ回路６０の入力から出力までの縦積み
インバータ回路の段数は、４段に限定されるものではな
い。段数はメインバッファ回路１０の駆動電流で決まる
ゲート幅に応じて決定される。また、ノードＭはメイン
バッファと共通でなくてもよい。さらに、ノードＭは全
ての縦積みインバータ回路で共通にしなくてもよい。

【００６１】（第４の実施形態）図６は、本発明の第４
の実施形態に係わる半導体集積回路を示す回路構成図で
ある。

【００６２】図中の７０は直流電圧変換回路であり、こ
れは例えば前記図１に示した第１の実施形態の直流電圧
変換回路でローパスフィルタ回路２１，２２を除いたも
のであり、ＩＮＵ，ＩＮＤの入力によりＯＵＴＵ，ＯＵ
ＴＤを出力する。また、入力信号ＩＮＵ，ＩＮＤを入力
する代わりに、任意のデューティ比を生成するパルス生
成回路を内蔵してもよい。

【００６３】２０は第１の実施形態のようなローパスフ
ィルタ回路２１，２２からなるフィルタ回路で、入力Ｏ
ＵＴＵに対しＶＤＤＵを出力、入力ＯＵＴＤに対しＶＤ
ＤＤを出力する。８０はｐチャネルＭＯＳトランジスタ
及びｎチャネルＭＯＳトランジスタを有する論理回路で
あり、電源電圧ＶＤＤＵを電源電圧としＶＤＤＤを接地
電圧として動作する。また、論理回路８０を構成するＭ
ＯＳトランジスタのボディ領域はＶＤＤＵ，ＶＤＤＤと
別々になっている。

【００６４】論理回路８０を構成するｐチャネルＭＯＳ
トランジスタのボディ領域の電圧ＶＮとしては、ＭＯＳ
トランジスタＭ９１とＭ９２によって、ＶＤＤＨ或いは
ＶＤＤＵが与えられる。即ち、Ｍ９１のソースはＶＤＤ
Ｕに接続され、ゲートは信号ＳＬに接続され、ドレイン
はＶＮに接続され、Ｍ９２のソースはＶＤＤＨに接続さ
れ、ゲートは信号ＳＬの反転信号ＢＳＬに接続され、ド
レインはＶＮに接続されている。

【００６５】また、論理回路８０を構成するｎチャネル
ＭＯＳトランジスタのボディ領域の電圧ＶＰとしては、
ＭＯＳトランジスタＭ９３とＭ９４によって、ＶＤＤＤ
或いはＶＳＳが与えられる。即ち、Ｍ９３のソースはＶ
ＳＳに接続され、ゲートは信号ＳＬに接続され、ドレイ
ンはＶＰに接続され、Ｍ９４のソースはＶＤＤＤに接続
され、ゲートは信号ＢＳＬに接続され、ドレインはＶＰ
に接続されている。

【００６６】論理回路８０が動作状態のときＳＬをロー
レベルにする。このとき、Ｍ９１とＭ９４がオン状態と
なり、Ｍ９２とＭ９３はオフ状態となるため、ＶＮ＝Ｖ
ＤＤＵ，ＶＰ＝ＶＤＤＤとなり、論理回路８０を構成す
るＭＯＳトランジスタのしきい値電圧は基板バイアスが
かからないときのしきい値電圧ＶＴ０となる。論理回路
８０が非動作状態のとき、ＳＬをハイレベルにする。こ
のとき、Ｍ９１とＭ９４がオフ状態となり、Ｍ９２とＭ
９３はオン状態となるため、ＶＮ＝ＶＤＤＨ，ＶＰ＝Ｖ
ＳＳとなり、論理回路８０を構成するＭＯＳトランジス
タのしきい値電圧は基板バイアスがかかったときのしき
い値電圧ＶＴとなる。

【００６７】ここで、｜ＶＴ｜＞｜ＶＴ０｜なので、論
理回路８０が動作するときはしきい値電圧の絶対値は小
さくなりより低電圧での高速動作が可能となり、論理回
路８０が非動作状態のときはしきい値電圧の絶対値は大
きくなり無駄なリーク電流を減らすことができる。

【００６８】図７に、論理回路８０の具体例を示す。こ
の図では、複数のｐチャネルＭＯＳトランジスタのうち
Ｍ８１とＭ８２の２つだけを示し、複数のｎチャネルＭ
ＯＳトランジスタのうちＭ８３とＭ８４の２つだけを示
している。Ｍ８１，Ｍ８２のソースはＶＤＤＵに接続さ
れ、ボディはＶＮに接続され、Ｍ８３，Ｍ８４のソース
はＶＤＤＤに接続され、ボディはＶＰに接続されてい
る。論理回路８０をバルク基板上に形成した場合、ＶＮ
はｎウェル電圧であり、ＶＰはｐウェル電圧である。

【００６９】また、論理回路８０をＳＯＩ基板上に形成
しボディ電位をとる場合、ＶＮはｐチャネルＭＯＳトラ
ンジスタのボディ電位、ＶＰはｎチャネルＭＯＳトラン
ジスタのボディ電位である。また、ＳＯＩでボディ電位
を取らない場合、支持基板にｎウェルとｐウェルを形成
し、ＶＮはｎウェル電圧とし、ＶＰはｐウェル電圧とす
る。この場合、ｎウェルの範囲内の絶縁膜上にｐチャネ
ルＭＯＳトランジスタを形成し、ｐウェルの範囲内の絶
縁膜上にｎチャネルＭＯＳトランジスタを形成する。

【００７０】また、本実施形態における直流電圧変換回
路７０は論理回路８０と同一チップ上に構成してもよ
い。さらに、フィルタ回路２０を同一チップ上に構成し
た場合も本発明は有効である。

【００７１】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。

【００７２】

【発明の効果】以上詳述したように本発明によれば、第
１のインバータ回路と第２のインバータ回路を縦積みに
しているので、これらの回路を構成する素子にかかる電
圧を外部電圧の１／２と小さくすることができる。しか
も、降圧された２つの出力において、外部電圧と高電圧
側出力の差を低電圧側出力と接地電圧の差に等しくする
ことができる。従って、微細化された素子を用いても素
子にかかる電圧を外部電圧より下げることができ、且つ
最小限の回路規模で２種類の変換出力を出力することが
可能となる。また、この直流電圧変換回路を用いて半導
体集積回路を構成することにより、低消費電力化，低コ
スト化をはかることが可能となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる直流電圧変換回路を示
す回路構成図。

【図２】第１の実施形態における動作を説明するための
タイミング図。

【図３】第２の実施形態に係わる直流電圧変換回路を示
す回路構成図。

【図４】第３の実施形態に係わる直流電圧変換回路を示
す回路構成図。

【図５】第３の実施形態における動作を説明するための
タイミング図。

【図６】第４の実施形態に係わる半導体集積回路を示す
回路構成図。

【図７】第４の実施形態に用いた論理回路の具体例を示
す回路構成図。

【図８】従来の直流電圧変換回路を示す回路構成図。

【符号の説明】

１０，１００…メインバッファ回路 ２０…ローパスフィルタ回路 ２５…安定化回路 ３０，５０，６０，１１０…プリバッファ回路 ４０…バッファ付きレベルシフト回路 ７０…直流電圧変換回路 ８０…論理回路 Ｍ１〜Ｍ９４…ＭＯＳトランジスタ Ｃ１〜Ｃ３…キャパシタ Ｌ１，Ｌ３…インダクタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１の電源端と中間電位端との間に接続さ
   れた第１のインバータ回路と、第１の電源端よりも電位
   の低い第２の電源端と前記中間電位端との間に接続され
   た第２のインバータ回路と、第１のインバータ回路の出
   力端に接続された第１のローパスフィルタ回路と、第２
   のインバータ回路の出力端に接続された第２のローパス
   フィルタ回路と、第１のインバータ回路の入力端に所定
   のデューティ比の第１の駆動信号を入力する手段と、第
   ２のインバータ回路の入力端に第１の駆動信号とは逆相
   の関係にある第２の駆動信号を入力する手段とを具備し
   てなることを特徴とする直流電圧変換回路。
2. 【請求項２】第１の駆動信号は、第１の電源端電位から
   中間電位まで振幅する矩形波であり、第２の駆動信号
   は、第２の電源端電位から中間電位まで振幅する矩形波
   であることを特徴とする請求項１記載の直流電圧変換回
   路。
3. 【請求項３】第１の駆動信号を生成するためのインバー
   タ群が第１の電源端と前記中間電位端との間に接続さ
   れ、第２の駆動信号を生成するためのインバータ群が前
   記中間電位端と第２の電源端との間に接続されているこ
   とを特徴とする請求項１記載の直流電圧変換回路。
4. 【請求項４】請求項１〜３の何れかに記載の直流電圧変
   換回路と、第１のローパスフィルタを介した第１の整流
   出力端と第２のローパスフィルタを介した第２の整流出
   力端との間に接続され、第１の整流出力端を電源入力端
   とし第２の整流出力端を接地端とする論理回路と、この
   論理回路を構成するｐチャネルＭＯＳトランジスタのボ
   ディ領域を第１の電源端又は第１の整流出力端に接続す
   るための第１の切り換え回路と、前記論理回路を構成す
   るｎチャネルＭＯＳトランジスタのボディ領域を第２の
   電源端又は第２の整流出力端に接続するための第２の切
   り換え回路とを具備してなることを特徴とする半導体集
   積回路。