KR102371785B1 - 수정 발진 회로 및 전자 시계 - Google Patents

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고타로 와타나베
마코토 미타니
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에이블릭 가부시키가이샤
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Abstract

[과제] 저소비 전류이고 또한 발진 개시 시간이 안정적으로 짧은 수정 발진 회로를 제공한다.
[해결수단] 수정 진동자와 귀환 저항과 바이어스 회로와 정전압 회로와 정전류 인버터로 구성한 발진 인버터를 구비하며, 발진 인버터는 바이어스 회로와 수정 진동자로부터의 입력 신호에 기초하는 전류로 제어되고, 정전압 회로의 출력 전압에 의해 구동되는 구성으로 하였다.

Description

수정 발진 회로 및 전자 시계{CRYSTAL OSCILLATION CIRCUIT AND ELECTRONIC TIMEPIECE}
본 발명은, 저소비 전류이고 또한 발진 개시 시간이 안정적으로 짧은 수정 발진 회로에 관한 것이다.
전자 시계 등에 사용되는 수정 발진 회로는, 특허문헌 1 에 나타내는 바와 같은 구성이 알려져 있다. 도 5 는, 특허문헌 1 에 나타내고 있는 수정 발진 회로를 일탈하지 않는 범위에서 도시한 것이다.
수정 발진 회로 (109) 는, PMOS 트랜지스터 (P31, P32), NMOS 트랜지스터 (N31, N32), 용량 (C1, C2, C3, C4), 귀환 저항 (29), 정전류원 (49), 정전압 회로 (19), 수정 진동자 (69) 로 구성되어 있다.
PMOS 트랜지스터 (P31) 와 NMOS 트랜지스터 (N31) 로 구성되는 발진 인버터는, 동작 전류가 정전류원 (49) 에 흐르는 전류 (I9) 에 의해 제어되고 있다. 따라서, 수정 발진 회로는, 전류 (I9) 를 작게 함으로써, 소비 전류를 작게 하는 것이 가능해진다. 또한, PMOS 트랜지스터 (P32) 와 NMOS 트랜지스터 (N32) 로 구성되는 진폭 제한 회로는, 단자 (XOUT) 의 진폭을 제한함으로써, 수정 발진 회로의 소비 전류를 작게 하는 것이 가능해진다. 또한, 정전압 회로 (19) 로부터 출력되는 정전압 (VREG) 으로 수정 발진 회로를 구동시킴으로써, 수정 발진 회로의 소비 전류를 작게 하는 것이 가능해진다. 또, 진폭 제한 회로에 의해 발진 개시 시간이 빨라진다는 효과도 갖고 있다.
일본 공개특허공보 2011-134347호
그러나, 종래의 수정 발진 회로는, 다음과 같은 과제가 있다.
정전류값 (I9) 을 작게 하면, 발진할 수 없게 될 가능성이 있다. 또, 정전류값 (I9) 을 크게 하면, 용량 (C2) 과 정전류원 (49) 에서 기생적으로 구성되는 하이패스 필터의 컷오프 주파수가 증대되기 때문에, 발진할 수 없게 될 가능성이 있다. 따라서, 정전류값 (I9) 을 최적화할 필요가 있었다. 또, 정전류값 (I9) 이 불규칙하면, 발진 개시 시간이 길어지는 결점이 있었다.
종래의 과제를 해결하기 위해서, 본 발명의 수정 발진 회로는 이하와 같은 구성으로 하였다.
수정 진동자와 귀환 저항과 바이어스 회로와 정전압 회로와 정전류 인버터로 구성한 발진 인버터를 구비하며, 발진 인버터는 바이어스 회로와 수정 진동자로부터의 입력 신호에 기초하는 전류로 제어되고, 정전압 회로의 출력 전압에 의해 구동되는 수정 발진 회로.
본 발명의 수정 발진 회로에 의하면, 저소비 전류이고, 또한 프로세스 편차가 있어도 발진 개시 시간이 안정적으로 짧다는 효과가 있다.
도 1 은 본 실시형태의 수정 발진 회로를 나타내는 회로도.
도 2 는 본 실시형태의 수정 발진 회로의 정전압 회로의 일례를 나타내는 회로도.
도 3 은 본 실시형태의 수정 발진 회로의 동작을 나타내는 도면.
도 4 는 본 실시형태의 수정 발진 회로의 정전압 회로의 다른 예를 나타내는 회로도.
도 5 는 종래의 수정 발진 회로를 나타내는 회로도.
이하, 본 실시형태를 도면을 참조하여 설명한다.
실시예
도 1 은, 본 실시형태의 수정 발진 회로를 나타내는 회로도이다.
수정 발진 회로 (100) 는, PMOS 트랜지스터 (P1, P2), NMOS 트랜지스터 (N1, N2), 용량 (CP, CN, CC, CG, CD), 귀환 저항 (20), 저항 (RP, RN) 과 바이어스 회로 (50), 정전압 회로 (10), 수정 진동자 (60) 로 구성되어 있다. 바이어스 회로 (50) 는, 정전류원 (40, 41), PMOS 트랜지스터 (P3, P4), NMOS 트랜지스터 (N3, N4) 로 구성된다.
도 2 는, 본 실시형태의 수정 발진 회로의 정전압 회로의 일례를 나타내는 회로도이다.
정전압 회로 (10) 는, 정전류원 (42), PMOS 트랜지스터 (P11, P12, P13), NMOS 트랜지스터 (N10, N11, N12, N13), 차동 증폭 회로 (30) 로 구성된다.
본 실시형태의 수정 발진 회로의 접속에 대해서 설명한다.
PMOS 트랜지스터 (P2) 는, 소스가 PMOS 트랜지스터 (P1) 의 드레인에 접속되고, 게이트가 노드 (VG) 에 접속되고, 드레인이 노드 (XOUT) 에 접속된다. PMOS 트랜지스터 (P1) 는, 소스가 전원 (VDD) 에 접속되고, 게이트가 노드 (VP1) 에 접속된다. NMOS 트랜지스터 (N2) 는, 소스가 NMOS 트랜지스터 (N1) 의 드레인에 접속되고, 게이트가 노드 (VG) 에 접속되고, 드레인이 노드 (XOUT) 에 접속된다. NMOS 트랜지스터 (N1) 는, 소스가 정전압 회로 (10) 의 출력 단자 (노드 (VREG)) 에 접속되고, 게이트가 노드 (VN1) 에 접속된다. 귀환 저항 (20) 은, 일단이 노드 (VG) 에 접속되고, 타단이 노드 (XOUT) 에 접속된다. 용량 (CC) 은, 일단이 노드 (XIN) 에 접속되고, 타단이 노드 (VG) 에 접속된다. 용량 (CP) 은, 일단이 노드 (XIN) 에 접속되고, 타단이 노드 (VP1) 에 접속된다. 용량 (CN) 은, 일단이 노드 (XIN) 에 접속되고, 타단이 노드 (VN1) 에 접속된다. 용량 (CG) 은, 일단이 노드 (XIN) 에 접속되고, 타단이 전원 (VDD) 에 접속된다. 용량 (CD) 은, 일단이 노드 (XOUT) 에 접속되고, 타단이 전원 (VDD) 에 접속된다. 저항 (RP) 은, 일단이 노드 (VP1) 에 접속되고, 타단이 바이어스 회로 (50) 의 출력 단자 (노드 (VP0)) 에 접속된다. 저항 (RN) 은, 일단이 노드 (VN1) 에 접속되고, 타단이 바이어스 회로 (50) 의 출력 단자 (노드 (VN0)) 에 접속된다. 수정 진동자 (60) 는, 일단이 노드 (XIN) 에 접속되고, 타단이 노드 (XOUT) 에 접속된다.
바이어스 회로 (50) 의 접속에 대해서 설명한다.
정전류원 (40) 은, 일단이 전원 (VDD) 에 접속되고, 타단이 노드 (VN0) 에 접속된다. 정전류원 (41) 은, 일단이 전원 (VDD) 에 접속되고, 타단이 PMOS 트랜지스터 (P4) 의 소스에 접속된다. PMOS 트랜지스터 (P4) 는, 드레인이 노드 (VN0) 에 접속되고, 게이트에 신호 (S1) 가 입력된다. NMOS 트랜지스터 (N3) 는, 소스가 노드 (VREG) 에 접속되고, 게이트 및 드레인이 노드 (VN0) 에 접속된다. NMOS 트랜지스터 (N4) 는, 소스가 노드 (VREG) 에 접속되고, 게이트가 노드 (VN0) 에 접속되고, 드레인이 노드 (VP0) 에 접속된다. PMOS 트랜지스터 (P3) 는, 소스가 전원 (VDD) 에 접속되고, 게이트 및 드레인이 노드 (VP0) 에 접속된다.
정전압 회로 (10) 의 접속에 대해서 설명한다.
정전류원 (42) 은, 일단이 전원 (VDD) 에 접속되고, 타단이 NMOS 트랜지스터 (N10) 의 게이트 및 드레인에 접속된다. NMOS 트랜지스터 (N10) 는, 소스가 전원 (VSS) 에 접속된다. NMOS 트랜지스터 (N11) 는, 소스가 전원 (VSS) 에 접속되고, 게이트가 NMOS 트랜지스터 (N10) 의 게이트에 접속되고, 드레인이 노드 (VP3) 에 접속된다. PMOS 트랜지스터 (P11) 는, 소스가 전원 (VDD) 에 접속되고, 게이트 및 드레인이 노드 (VP3) 에 접속된다. PMOS 트랜지스터 (P12) 는, 소스가 전원 (VDD) 에 접속되고, 게이트가 노드 (VP3) 에 접속되고, 드레인이 노드 (VN3) 에 접속된다. NMOS 트랜지스터 (N12) 는, 소스가 노드 (VREG) 에 접속되고, 게이트 및 드레인이 노드 (VN3) 에 접속된다. NMOS 트랜지스터 (N13) 는, 소스가 전원 (VSS) 에 접속되고, 게이트가 차동 증폭 회로 (30) 의 출력 단자 (노드 (VOUT)) 에 접속되고, 드레인이 노드 (VREG) 에 접속된다. PMOS 트랜지스터 (P13) 는, 소스가 전원 (VDD) 에 접속되고, 드레인이 노드 (VOUT) 에 접속되고, 게이트에 신호 (S1) 가 입력된다.
PMOS 트랜지스터 (P1, P2) 및 NMOS 트랜지스터 (N1, N2) 는, 발진 인버터를 구성한다. 이 발진 인버터에 흐르는 전류가 구동 전류이다.
바이어스 회로 (50) 는, PMOS 트랜지스터 (P1) 와 NMOS 트랜지스터 (N1) 의 게이트 전압을 결정하기 위한 전압 (VP0 와 VN0) 을 출력한다. 그리고 예를 들어, PMOS 트랜지스터 (P3, P4) 및 NMOS 트랜지스터 (N3, N4) 는 동일한 사이즈로 구성되어 있으며, 각 트랜지스터에는 정전류원 (40) 의 전류 (I1) 가 흐른다. 단, 각 트랜지스터에 흐르는 전류는, 특별히 전류 (I1) 에 한정되는 것은 아니며, 이하에 설명하는 바와 같은 기능을 만족하기 위해서, 적절히 설정되어도 된다.
정전압 회로 (10) 는, 출력 단자로부터 통상 동작시에는 전원 (VDD) 을 기준으로 하는 전압 (VREG) 을 출력하고, 발진 개시시에는 전원 (VSS) 의 전압을 출력한다. 전압 (VREG) 은, 차동 증폭 회로 (30) 의 기능에 의해, PMOS 트랜지스터 (P11) 와 NMOS 트랜지스터 (N12) 의 임계값 전압 (VTH) 의 합에 비례하는 전압이다. 도 2 에 나타낸 정전압 회로 (10) 는 일례로서, 상기 서술한 바와 같은 전압 (VREG) 을 출력하는 회로이면, 이것에 한정되는 것은 아니다.
상기와 같이 구성된 본 실시형태의 수정 발진 회로의 동작에 대해서 설명한다.
[통상 동작시]
도 3 은, 본 실시형태의 수정 발진 회로의 동작을 나타내는 도면이다.
신호 (S1) 는, 통상 동작시에는 High 레벨로 되어 있다. 정전압 회로 (10) 는, PMOS 트랜지스터 (P13) 가 오프되기 때문에, 출력 단자에는 전압 (VREG) 이 출력된다. 따라서, 수정 발진 회로 (100) 의 노드 (XIN) 와 노드 (XOUT) 의 전압은, 전압 (VREG)/2 를 중심으로 진동한다. 바이어스 회로 (50) 의 PMOS 트랜지스터 (P4) 는, 신호 (S1) 가 High 레벨이므로 오프되어 있기 때문에, 노드 (VN0) 는 정전류원 (40) 의 전류 (I1) 와 NMOS 트랜지스터 (N3) 의 임계값 전압 (VTH) 으로 결정되는 전압이 된다. 노드 (VN1) 는, 노드 (VN0) 와 저항 (RN) 을 개재하여 접속되고, 노드 (XIN) 와 용량 (CN) 으로 결합되어 있기 때문에, 그 전압은 노드 (VN0) 의 전압을 중심으로 노드 (XIN) 와 동일한 위상에서 진동한다. 동일하게, 노드 (VP0) 는 정전류원 (40) 의 전류 (I1) 와 PMOS 트랜지스터 (P3) 의 임계값 전압 (VTH) 으로 결정되는 전압이 된다. 노드 (VP1) 는, 노드 (VP0) 와 저항 (RP) 을 개재하여 접속되고, 노드 (XIN) 와 용량 (CP) 으로 결합되어 있기 때문에, 그 전압은 노드 (VP0) 의 전압을 중심으로 하여 노드 (XIN) 와 동일한 위상에서 진동한다.
노드 (XOUT) 의 전압이 전원 (VDD) 의 전압에 가장 가까워져 있을 때, 즉 PMOS 트랜지스터 (P2) 가 온되어 있을 때, 노드 (VP1) 의 전압은 노드 (VP0) 의 전압보다 낮아져 있다. 따라서, PMOS 트랜지스터 (P1) 가 흘리는 전류는 전류 (I1) 보다 많아진다. 또한, 노드 (VN1) 의 전압도 노드 (VN0) 의 전압보다 낮아져 있기 때문에, NMOS 트랜지스터 (N1) 가 흘리는 전류는 전류 (I1) 보다 적어진다.
또, 노드 (XOUT) 의 전압이 가장 전압 (VREG) 에 가까워져 있을 때, 즉 NMOS 트랜지스터 (N2) 가 온되어 있을 때, 노드 (VN1) 의 전압은 노드 (VN0) 의 전압보다 높아져 있다. 따라서, NMOS 트랜지스터 (N1) 가 흘리는 전류는 전류 (I1) 보다 많아진다. 또한, 노드 (VP1) 의 전압도 노드 (VP0) 의 전압보다 높아져 있기 때문에, PMOS 트랜지스터 (P1) 가 흘리는 전류는 전류 (I1) 보다 적어진다.
따라서, PMOS 트랜지스터 (P1, P2), NMOS 트랜지스터 (N1, N2) 로 구성되는 발진 인버터를 정전류 인버터로서 최적으로 동작시키면서, 관통 전류를 삭감할 수 있다. 또한, 전류 (I1) 를 최소로 할 수 있기 때문에, 바이어스 회로 (50) 의 소비 전류도 삭감하는 것이 가능해져, 수정 발진 회로의 소비 전류를 삭감할 수 있다.
또, 발진 인버터의 출력인 노드 (XOUT) 의 전압은, 전압 (VREG)/2 를 중심으로 하여 진동하기 때문에, 용량 (CD) 과 수정 진동자 (60) 를 충방전하는 전류는 전압 (VREG) 에 의존한다. 따라서, 전압 (VREG) 을 작게 함으로써, 충방전 전류를 최소로 하여, 수정 발진 회로의 소비 전류를 삭감할 수 있다. 단, 정전압 (VREG) 은 발진 정지 전압을 밑돌지 않게 설정하는 것이 필요하다.
[발진 개시시]
발진 개시시에는, 신호 (S1) 를 소정 시간 동안 Low 레벨로 한다.
신호 (S1) 가 Low 레벨이 되면, 바이어스 회로 (50) 의 PMOS 트랜지스터 (P4) 가 온되기 때문에, 수정 발진 회로 (100) 의 구동 전류는 정전류원 (40) 의 전류 (I1) 와 정전류원 (41) 의 전류 (I2) 의 합이 된다. 구동 전류가 증가함으로써 PMOS 트랜지스터 (P1) 와 NMOS 트랜지스터 (N1) 에 흐르는 전류가 충분히 커져, 발진 인버터의 동작이 정전류 인버터가 아닌, PMOS 트랜지스터 (P2) 와 NMOS 트랜지스터 (N2) 로 구성되는 CMOS 인버터와 같이 동작한다. 따라서, 수정 발진 회로 (100) 는, 발진 개시 시간을 안정적으로 빠르게 하는 것이 가능해진다.
신호 (S1) 가 Low 레벨이 되면, 정전압 회로 (10) 의 PMOS 트랜지스터 (P13) 가 온되기 때문에, NMOS 트랜지스터 (N13) 가 온되어, 정전압 회로 (10) 의 출력 단자에는 전원 (VSS) 의 전압이 출력된다. 따라서, 발진 인버터의 구동 전압이 전원 (VDD) ∼ 전원 (VSS) 사이의 전압이 되기 때문에, 발진 개시 시간을 안정적으로 빠르게 하는 것이 가능해진다.
이상 설명한 바와 같이, 수정 발진 회로 (100) 는 발진 개시시에 발진 인버터의 구동 전류와 구동 전압을 통상 동작시보다 증가시킴으로써, 발진 개시 시간을 안정적으로 빠르게 하는 것이 가능해진다. 따라서, 통상 동작시에는 발진 인버터의 구동 전류를 작게 구동 전압을 낮게 하는 것이 가능하기 때문에, 발진 개시 시간을 희생시키지 않고 소비 전류를 작게 할 수 있다.
또한, 정전류원 (41) 과 PMOS 트랜지스터 (P4) 에서 발진 개시시의 구동 전류가 증가하는 구성에 대해서 설명했지만, 다른 회로 구성을 사용해도 된다. 예를 들어, 커런트 미러를 형성하고 있는 NMOS 트랜지스터 (N3 과 N1), PMOS 트랜지스터 (P1 과 P2) 의 미러비를, 발진 개시시로 변경하도록 해도 된다. 또, 발진 개시시에 노드 (VN1) 를 전원 (VDD) 에 접속시키고, 노드 (VP1) 를 전원 (VSS) 에 접속시키도록 해도 된다.
도 4 는, 본 실시형태의 수정 발진 회로의 정전압 회로의 다른 예를 나타내는 회로도이다.
정전압 회로 (11) 는, 정전압 회로 (10) 로부터 PMOS 트랜지스터 (P13) 를 삭제하고, 또한 NMOS 트랜지스터 (N14) 와 SW (70) 를 추가한 것이다.
NMOS 트랜지스터 (N14) 는, 소스가 노드 (VN5) 에 접속되고, 게이트 및 드레인은 노드 (VN4) 에 접속된다. SW (70) 는, 일단이 노드 (VN4) 에 접속되고, 타단이 노드 (VN5) 에 접속되고, 제어 단자에 신호 (S1) 가 입력된다. SW (70) 는, 예를 들어 신호 (S1) 가 High 레벨에서 온되고, Low 레벨에서 오프된다.
[통상 동작시]
통상 동작시에는, 신호 (S1) 는 High 레벨로 되어 있기 때문에, SW (70) 는 온되어 있다. 따라서, 정전압 회로 (11) 는, 정전압 회로 (10) 의 통상시와 동일한 동작을 한다.
[발진 개시시]
발진 개시시에는, 신호 (S1) 를 소정 시간 동안 Low 레벨로 한다.
신호 (S1) 가 Low 레벨이기 때문에, 정전압 회로 (11) 의 SW (70) 는 오프되어 있다. 따라서, 정전압 회로 (11) 의 출력 단자에는, PMOS 트랜지스터 (P11), NMOS 트랜지스터 (N12) 와 NMOS 트랜지스터 (N14) 의 임계값 전압 (VTH) 의 합에 비례하는 전압 (VREG) 이 출력된다. 이 전압 (VREG) 은, 통상 동작시의 전압과 비교하여 NMOS 트랜지스터 (N14) 의 임계값 전압 (VTH) 분만큼 커지기 때문에, 발진 개시 시간을 빠르게 할 수 있다.
수정 발진 회로는, 구동 전압이 높으면 고조파 발진으로 이행될 우려가 있지만, 정전압 회로 (11) 가 출력하는 전압 (VREG) 은, 통상 동작시의 출력 전압으로부터 NMOS 트랜지스터 (N14) 의 임계값 전압 (VTH) 분만큼 큰 전압이기 때문에, 고조파 발진을 방지할 수 있고, 또한 발진 개시 시간을 빠르게 하는 효과가 있다.
이상 설명한 바와 같이, 수정 발진 회로 (100) 는 발진 개시시에 발진 인버터의 구동 전류와 구동 전압을 통상 동작시보다 증가시킴으로써, 발진 개시 시간을 안정적으로 빠르게 하는 것이 가능해진다. 따라서, 통상 동작시에는 발진 인버터의 구동 전류를 작게 구동 전압을 낮게 하는 것이 가능하기 때문에, 발진 개시 시간을 희생시키지 않고 소비 전류를 작게 할 수 있다. 따라서, 본 발명의 수정 발진 회로는, 저소비 전류이고 또한 발진 개시 시간이 안정적으로 짧은 수정 발진 회로를 필요로 하는 전자 시계 등에 최적이다.
또한, 본 실시형태의 수정 발진 회로의 구성은 일례이며, 청구의 범위를 일탈하지 않는 범위에서 변형이 가능하다.
또, 바이어스 회로 (50) 를 정전압 회로 (10) 의 일부 회로와 겸용해도 된다. 예를 들어, 수정 발진 회로 (100) 의 노드 (VP0, VN0) 를 각각 정전압 회로 (10) 의 VP3, VN3 과 접속한다. 이와 같이 구성하면, 칩 면적을 축소하는 것이 가능하다.
또, 저항 (RP, RN) 은 저항 소자 대신에 트랜스미션 게이트나 볼티지 팔로어 회로 등을 사용해도 된다.
또, 발진 개시시에 구동 전류 및 구동 전압의 양방을 변경하는 경우에 대해서 서술했지만, 어느 일방을 변경하도록 해도 된다.
10, 11 : 정전압 회로
30 : 차동 증폭 회로
40, 41, 42 : 정전류원
50 : 바이어스 회로

Claims (4)

  1. 수정 진동자와, 귀환 저항과, 바이어스 회로와, 정전압 회로와, 정전류 인버터로 구성한 발진 인버터를 구비하며,
    상기 발진 인버터는, 상기 바이어스 회로와 상기 수정 진동자로부터의 입력 신호에 기초하는 전류로 제어되고, 또한 상기 정전압 회로의 출력 전압에 의해 구동되고,
    상기 발진 인버터는, 전류원 트랜지스터와 인버터를 구성하는 트랜지스터가 직렬로 접속되고, 상기 전류원 트랜지스터의 게이트가, 상기 바이어스 회로의 출력 단자와 저항을 개재하여 접속되고, 또한 상기 수정 진동자의 입력 단자와 콘덴서를 개재하여 접속되는 것을 특징으로 하는 수정 발진 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    발진 개시시에 있어서, 상기 정전압 회로의 출력 전압과 상기 입력 신호에 기초하는 전류의 적어도 어느 쪽을 증가시키는 것을 특징으로 하는 수정 발진 회로.
  4. 제 1 항 또는 제 3 항에 기재된 수정 발진 회로를 구비한, 전자 시계.
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