JP2021175061A - 交流増幅器 - Google Patents

Abstract

【課題】発振状態の消費電流を低減した交流増幅器を提供する。【解決手段】本発明は、第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含む交流増幅器であって、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレインを接続して増幅回路の出力ノードとし、前記第１のＮＭＯＳトランジスタのゲートは、キャパシタンスを介して前記第１のＰＭＯＳトランジスタのゲートに接続されるとともに、抵抗を介して前記出力ノードに接続しており、前記第１のＰＭＯＳトランジスタのゲートまたは前記第１のＮＭＯＳトランジスタのゲートのどちらか一方を増幅回路の入力ノードとし、前記第２のＮＭＯＳトランジスタは閾値電圧以下のゲート電圧にバイアスされており、前記第１のＰＭＯＳトランジスタのゲートが前記第２のＮＭＯＳトランジスタのドレインに接続していることを特徴とする交流増幅器である。【選択図】図１

Description

本発明は、消費電流を低減した圧電素子発振器および交流増幅器に関する。

図４は、ＣＭＯＳインバータを交流増幅器とした従来の典型的な水晶発振回路を示す図である。発振が始まると入力および出力とも動作点（たとえば、電源電圧の約半分の電圧）を中心にした発振波形を示す。この水晶振動子発振回路で発振させるには、その動作点における電圧においてＰＭＯＳトランジスタ１１もＮＭＯＳトランジスタ１２も導通状態で動作させる必要があるため、電源電圧（ＶＤＤ）をＰＭＯＳの閾値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）とＮＭＯＳの閾値電圧Ｖｔｎ（｜Ｖｔｎ｜）とを合わせた電圧より大きくする必要がある（ＶＤＤ＞｜Ｖｔｐ｜＋｜Ｖｔｎ｜）。一方、発振回路の貫通電流及びスイッチング電流は電源電圧（ＶＤＤ）が大きくなるに従い増加するため消費電流を低減することは困難である。

特願２００５−２６０１６１

電源電圧を低下するために、図５に示すような発振回路が提案されている。すなわち、図５は、従来の典型的な低電圧動作の圧電素子発振器の回路を示す図である。図５に示す発振増幅器はＰＭＯＳトランジスタ１１のゲートとＮＭＯＳトランジスタ１２のゲートの間にキャパシタンスＣａを配置してそれぞれに個別のバイアス電圧をかけられるようにしている。ＰＭＯＳトランジスタ１１のゲートは抵抗１６（Ｒｇ）を介して接地され、ＮＭＯＳトランジスタ１２のゲートは帰還抵抗Ｒｆを介してドレインに接続されている。水晶振動子等の圧電素子１３が発振を開始した後のＰＭＯＳトランジスタ１１のゲート電圧の波形を図９に示す。図９においては電源電圧（ＶＤＤ）が１Ｖ、Ｖｔｐ（ＰＭＯＳトランジスタの閾値電圧）≒０．６Ｖの場合について図示している。電圧０Ｖを中心とした周期的に電圧が変化した電圧波形がＰＭＯＳトランジスタ１１のゲートに印加される。ＰＭＯＳトランジスタ１１のゲート電圧がその閾値Ｖｔｐ（破線で示すライン）を越えて低くなるとＰＭＯＳトランジスタはオンするので、貫通電流が流れる。図９に示すように、ＰＭＯＳトランジスタ１１のゲート電圧（を示す波形）は、Ｖｔｐより低い時間の割合が長い。即ちＰＭＯＳトランジスタの１周期内のＯＮ時間（Ｔｏｎ）は、波形の周期時間Ｔ０の半分よりかなり長くなる（Ｔｏｎ＞１／２Ｔ０）ので、電源電圧を下げることはできても消費電流の低減効果は不十分である。

本発明は、ゲートに閾値電圧近傍またはそれ以下の電圧がバイアスされたＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタを使用して消費電流を低減した発振回路や交流増幅器に関するものであり、具体的には以下の特徴を有する。
（１）本発明は、第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含む交流増幅器であって、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレインを接続して増幅回路の出力ノードとし、前記第１のＮＭＯＳトランジスタのゲートは、キャパシタンスを介して前記第１のＰＭＯＳトランジスタのゲートに接続されるとともに、抵抗を介して前記出力ノードに接続しており、前記第１のＰＭＯＳトランジスタのゲートまたは前記第１のＮＭＯＳトランジスタのゲートのどちらか一方を増幅回路の入力ノードとし、前記第２のＮＭＯＳトランジスタは閾値電圧以下のゲート電圧にバイアスされ、そのドレインが前記第１のＰＭＯＳトランジスタのゲートに接続していることを特徴とする。あるいは前記第２のＮＭＯＳトランジスタの代わりに閾値電圧以下のゲート電圧にバイアスされた第２のＰＭＯＳトランジスタを含む回路を使用したことを特徴とする。

（２）本発明は、第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを含む交流増幅器であって、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレインを接続して増幅回路の出力ノードとし、前記第１のＰＭＯＳトランジスタのゲートは、キャパシタンスを介して前記第１のＮＭＯＳトランジスタのゲートに接続されるとともに、抵抗を介して前記出力ノードに接続しており、前記第１のＰＭＯＳトランジスタのゲートまたは前記第１のＮＭＯＳトランジスタのゲートのどちらか一方を増幅回路の入力ノードとし、前記第２のＰＭＯＳトランジスタは閾値電圧以下のゲート電圧にバイアスされ、そのドレインが前記第１のＮＭＯＳトランジスタのゲートに接続していることを特徴とする。あるいは前記第２のＰＭＯＳトランジスタの代わりに閾値電圧以下のゲート電圧にバイアスされた第２のＮＭＯＳトランジスタを含む回路に接続していることを特徴とする。

本発明は、発振初期において発振開始に必要となる負性抵抗を大きくでき、発振が成長すると発振回路全体に流れる消費電流が飛躍的に低減する交流増幅器を提供できる。交流増幅器のバイアス回路に閾値電圧近傍か閾値電圧以下のゲート電圧を印加したＮＭＯＳトランジスタ（閾値バイアスＮＭＯＳトランジスタという）あるいはＰＭＯＳトランジスタ（閾値バイアスＰＭＯＳトランジスタという）を使用することにより、発振成長後の交流増幅器の消費電流を大幅に低減している。

図１は、本発明の閾値バイアスＮＭＯＳトランジスタを圧電素子発振器ＩＣに用いた第１の実施形態を示す図である。 図２は、本発明の閾値バイアスＰＭＯＳトランジスタを圧電素子発振器ＩＣに用いた第２の実施形態を示す図である。 図３は、本発明の圧電素子発振器ＩＣの別の実施形態を示す図である。 図４は、従来の典型的な水晶振動子発振器の回路図である。 図５は、従来の典型的な低電圧動作圧電素子発振器の回路図である。 図６は、本発明の閾値電圧以下のゲート電圧が印加されたＮＭＯＳトランジスタのドレイン電流の測定回路を示す図である。 図７は、図６に示すＮＭＯＳトランジスタのドレイン電圧電流特性のゲート電圧依存性を示す図である。 図８は、閾値バイアスＮＭＯＳトランジスタを発振増幅器のＰＭＯＳトランジスタのゲートに接続した場合におけるＰＭＯＳトランジスタのゲート電圧変化を示す図である。 図９は、図５に示すＰＭＯＳトランジスタのゲート電圧波形を示す図である。

本発明は、ゲートに閾値電圧近傍かそれ以下の電圧を印加したＰＭＯＳトランジスタまたはＮＭＯＳトランジスタをＣＭＯＳインバータのゲートバイアス回路に利用して、発振（交流）増幅器や交流増幅器の消費電流を低減するものである。図６は、閾値電圧近傍のゲート電圧が印加されたＮＭＯＳトランジスタのドレイン電流の測定回路を示す図である。ＮＭＯＳトランジスタにゲート電圧Ｖｎｂが印加されている。図７は、図６に示すＮＭＯＳトランジスタのドレイン電流特性のゲート電圧依存性を示す図であり、縦軸にドレイン電流Ｉｄ、横軸にドレイン電圧Ｖｄを示す。ＮＭＯＳトランジスタの閾値電圧をＶｔｎとする。ゲート電圧Ｖｎｂが閾値電圧より十分小さいとき（Ｖｎｂ＜＜Ｖｔｎ）、図７のＡ曲線に示されるように、ドレイン電流はドレイン電圧が負方向に０.６Ｖ以上の電圧がかかると電流が流れる始めるＰＮ接合ダイオードとよく似た電流特性となる。ゲート電圧Ｖｎｂが閾値電圧と等しいか少し小さいときは（Ｖｎｂ＝Ｖｔｎ−Δ）、図７のＢ曲線に示されるように、ドレイン電圧Ｖｄが０Ｖ以上ではドレイン電流がほとんど流れないが、ドレイン電圧Ｖｄが０Ｖより低くなると、ドレイン電流が流れ始める。ゲート電圧Ｖｎｂが閾値電圧より大きいときは（Ｖｎｂ＞Ｖｔｎ）、図７のＣ曲線に示されるように、ドレイン電圧Ｖｄが０Ｖより大きい時にも、ドレイン電流が流れる。

図７から分かるように、ゲート電圧に閾値電圧と等しいか、それよりも少しだけ低い電圧がバイアスされているＮＭＯＳトランジスタの場合（Ｂ曲線）、プラス（正）のドレイン電圧Ｖｄに対してドレイン電流Ｉｄは殆ど流れないが、マイナス（負）のドレイン電圧Ｖｄに対しては、それが小さな電圧であってもドレイン電流Ｉｄが流れる。すなわち、このＮＭＯＳトランジスタは、マイナスのドレイン電圧を順方向電圧とみると、順方向電圧降下の殆どない理想的なダイオード特性を示している（ｐｎ接合ダイオードの場合は、順方向電圧降下（約0．５Ｖ〜０．６Ｖ）がある）。本発明では、このようにゲートに閾値電圧以下のバイアス電圧が印加されたＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタ（以下それぞれ閾値バイアスＮＭＯＳトランジスタあるいは閾値バイアスＰＭＯＳトランジスタと呼ぶ。尚、ここで閾値電圧および印加電圧は、その絶対値を表現しているものとする。）をＣＭＯＳインバータのゲートバイアス回路に利用して、発振回路に使用される増幅回路の消費電流を低減するものである。

図１は、本発明の閾値バイアスＮＭＯＳトランジスタを圧電素子発振器（または交流増幅器）ＩＣに用いた第１の実施形態を示す図である。すなわち、図１は、図５の圧電素子発振回路における抵抗１６（Ｒｇ）の代わりに閾値バイアスＮＭＯＳトランジスタを接続した回路である。閾値バイアスＮＭＯＳトランジスタ１４のドレインとソースがそれぞれＣＭＯＳインバータ（交流増幅器）のＰＭＯＳトランジスタ１１のゲートＸＧＰと接地との間に接続されている。

ＮＭＯＳトランジスタ１２のゲートＸＧＮは、帰還抵抗Ｒｆ介してＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２からなるＣＭＯＳインバータの出力ノードＸＤに接続している。また、水晶発振子１３の一方のノードＸ１がＮＭＯＳトランジスタ１２のゲートＸＧＮ（Ｇｎ）に、水晶発振子１３の他方のノードＸ２が制限抵抗ＲＤを介してＣＭＯＳインバータの出力ノードＸＤに接続しており、水晶発振子１３のノードＸ１からの発振信号は、ＮＭＯＳトランジスタ１２のゲートＸＧＮおよびキャパシタＣｂを介してＰＭＯＳトランジスタ１１のゲートＸＧＰへ入力し、ＣＭＯＳインバータの出力ノードＸＤから出力する。さらに、水晶発振子１３の一方のノードＸ１はキャパシタンスＣＧを介して接地し、また水晶発振子１３の他方のノードＸ２はキャパシタンスＣＤを介して接地して、コルピッツ型の発振回路を形成している。

図１に示す回路において、発振前の状態では、発振増幅器（帰還抵抗Ｒｆを有するＣＭＯＳインバータ）のＰＭＯＳトランジスタ１１のゲートＸＧＰ（Ｇｐ）はゲートバイアス回路のＮＭＯＳトランジスタ（閾値バイアスＮＭＯＳトランジスタ）１４により、接地電位にバイアスされる。従って、電源電圧ＶＤＤがＰＭＯＳトランジスタ１１の閾値電圧（Ｖｔｐとする）とＮＭＯＳトランジスタ１２の閾値電圧（Ｖｔｎとする）より大きければ、ＰＭＯＳトランジスタ１１には、ドレイン電流が流れ、増幅器として機能する状態となる。発振が始まり、Ｘ１信号がマイナスに振れるとＰＭＯＳトランジスタ１１のゲートＸＧＰは、接地側から電流が流れ込むため、振動電圧の中心がプラス側にバイアスされていく。この様子を図８に示す。

図８は、閾値バイアスＮＭＯＳトランジスタ１４を発振増幅器（ＣＭＯＳインバータ）のＰＭＯＳトランジスタ１１のゲートＸＧＰに接続した場合におけるＰＭＯＳトランジスタ１１のゲートＧｐ（ＸＧＰ）での電圧変化（横軸に発振開始からの時間を示す）を示す図である。図８では、｜Ｖｔｐ１１｜≒｜Ｖｔｎ１２｜≒０．６Ｖ、発振増幅器の電源電圧を１Ｖとしている。Ｘ１における発振振幅が大きくなると、それに従いゲートＧｐ（ＸＧＰ）での電圧変化の振動中心が図８に示すようにプラス側にシフトしていく。従って、発振増幅器のＰＭＯＳトランジスタ１１のゲート電圧がＰＭＯＳトランジスタ１１の閾値電圧（Ｖｔｐ）（図８において破線で示すライン）を越えて低くなる時間、すなわちＰＭＯＳトランジスタのＯＮ時間（Ｔｏｎとする）は短くなる（周期をＴ０とすると、Ｔｏｎは半周期よりもかなり小さくなる（Ｔｏｎ＜１／２Ｔ０））ので、発振状態における本増幅器の消費電流を大幅に低減することができる。特に、図９に示す従来技術の場合のＰＭＯＳトランジスタのゲート電圧変化と比較すると、閾値バイアスＮＭＯＳトランジスタ１４をＣＭＯＳインバータ（増幅器）のＰＭＯＳトランジスタ１１のゲートＧｐ（ＸＧＰ）に接続した本発明の効果が良く分かる。尚、閾値バイアスの電圧は、閾値電圧より小さく０Ｖより大きければ消費電流を低減できるが、０Ｖに近い場合は信号振幅が｜Ｖｔｎ｜超えるまではＸＧＰのバイアスが変動なく消費電流の低減効果は現れない。一方、閾値バイアスの電圧が閾値電圧に近ければ、わずかの信号振幅でもＸＧＰのバイアスは変化して消費電流の低減効果が現れる。

図２は、本発明の閾値バイアスＰＭＯＳトランジスタを圧電素子発振器（交流増幅器）ＩＣに用いた第２の実施形態を示す図である。図２は、圧電素子を用いた図１と同様の発振回路であるが、発振回路のインバータに使用されるＮＭＯＳトランジスタのゲートに本発明の閾値バイアスＰＭＯＳトランジスタ１８を接続した発振回路である。図２の閾値バイアスＰＭＯＳトランジスタ１８は図６に示した閾値バイアスＮＭＯＳトランジスタ１４と同様な働きをする。閾値バイアスＰＭＯＳトランジスタにおいてそのドレイン電圧が電源電圧より低い時にはドレイン電流Ｉｄは流れないが、ドレイン電圧が電源電圧より高くなると、それが小さな電圧であってもドレイン電流Ｉｄが流れる。すなわち、このＰＭＯＳトランジスタは、プラスのドレイン電圧を順方向電圧とみると、順方向電圧降下の殆どない理想的なダイオード特性を示す。図２に示す第２の実施形態は、このような理想的なダイオード特性を示すＰＭＯＳトランジスタ（閾値バイアスＰＭＯＳトランジスタ）を発振増幅器のＮＭＯＳトランジスタのゲートバイアス回路に利用したものであり、発振回路の消費電流を低減するメカニズムは図１の回路と同じである。

図３は、本発明の圧電素子発振器（交流増幅器）ＩＣの別の実施形態を示す図である。図３では、閾値バイアスＰＭＯＳトランジスタを含んだバイアス回路を増幅回路２６のＰＭＯＳトランジスタ１１のゲートに接続した回路を示している。ＣＭＯＳバイアス回路２１は、図１における閾値バイアスＮＭＯＳトランジスタとほぼ同様の機能を果たす。即ち、Ｘ１の発振振幅が小さい時には、バイアス回路２１の出力と接続されているＰＭＯＳトランジスタ１１のゲートＸＧＰは接地電圧に近い電圧にバイアスされ、ＣＭＯＳ増幅器２６の増幅率は高く保つことができる。Ｘ１の発振振幅が大きくなると、ＰＭＯＳトランジスタ１１のゲートＸＧＰの振動電圧の中心はプラス側にバイアスされるようになり、ＣＭＯＳ増幅器２１の消費電流を低減することができる。このように、本発明の閾値バイアスＰＭＯＳトランジスタおよび／または閾値バイアスＮＭＯＳトランジスタを利用する増幅器を使用することによって、これらを含む回路の消費電流を低減することができる。図３に示した回路以外にも、本発明の閾値バイアスＰＭＯＳトランジスタや閾値バイアスＮＭＯＳトランジスタを含む回路は、全体として消費電流を低減する素子を実現することができる。

以上詳細に説明した様に、閾値電圧近傍またはそれよりより低い電圧を印加したＰＭＯＳトランジスタまたはＮＭＯＳトランジスタをバイアス回路として交流増幅器に使用することにより、交流増幅器やそれらを含む回路の消費電流を低減することができる。また、本発明の閾値電圧より低い電圧を印加したＰＭＯＳトランジスタまたはＮＭＯＳトランジスタは交流増幅器以外にも適用することもできる。さらに、前記実施形態は一例であり、要旨を逸脱しない範囲内で種々変更して実施でき、本発明の権利範囲が前記実施形態に限定されないことも言うまでもない。

本発明の閾値バイアスＰＭＯＳトランジスタおよび／または閾値バイアスＮＭＯＳトランジスタは、種々の回路にも利用でき当該回路の消費電流を低減することができる。

１１・・・ＰＭＯＳトランジスタ、１２・・・ＮＭＯＳトランジスタ、
１３・・・圧電素子、１４・・・閾値バイアスＮＭＯＳトランジスタ、
１５・・・電源、１６・・・抵抗、
１８・・・閾値バイアスＰＭＯＳトランジスタ、１９・・・電源、
２１・・・ＣＭＯＳ交流増幅器、２２・・・ＰＭＯＳトランジスタ、
２３・・・ＮＭＯＳトランジスタ、
２４・・・閾値バイアスＰＭＯＳトランジスタ、２５・・・電源、
２６・・・ＣＭＯＳ交流増幅器、

Claims (4)

1. 第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタからなるインバータ型の交流増幅器であって、
   前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレインを接続して増幅回路の出力ノードとし、
   前記第１のＮＭＯＳトランジスタのゲートは、キャパシタンスを介して前記第１のＰＭＯＳトランジスタのゲートに接続されるとともに、抵抗を介して前記出力ノードに接続され、
   前記第１のＰＭＯＳトランジスタのゲートまたは前記第１のＮＭＯＳトランジスタのゲートのどちらか一方を増幅回路の入力ノードとし、
   前記第１のＰＭＯＳトランジスタのゲートは、閾値電圧近傍またはそれ以下のゲート電圧にバイアスされた第２のＮＭＯＳトランジスタのドレインに接続されていることを特徴とする交流増幅器。
2. 前記第１のＰＭＯＳトランジスタのゲートが、閾値電圧近傍またはそれ以下のゲート電圧にバイアスされた第２のＰＭＯＳトランジスタを含む回路によりバイアスされていることを特徴とする請求項１に記載の交流増幅器
3. 第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタからなるインバータ型の交流増幅器であって、
   前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの各ドレインを接続して増幅回路出力ノードとし、
   前記第１のＰＭＯＳトランジスタのゲートは、キャパシタンスを介して前記第１のＮＭＯＳトランジスタのゲートに接続されるとともに、抵抗を介して前記出力ノードに接続され、
   前記第１のＰＭＯＳトランジスタのゲートまたは前記第１のＮＭＯＳトランジスタのゲートのどちらか一方を増幅回路の入力ノードとし、
   前記第１のＮＭＯＳトランジスタのゲートは、閾値電圧近傍かそれ以下のゲート電圧にバイアスされた第２のＰＭＯＳトランジスタのドレインに接続されていることを特徴とする交流増幅器。
4. 前記第１のＮＭＯＳトランジスタのゲートが、閾値電圧近傍かそれ以下のゲート電圧にバイアスされた第２のＮＭＯＳトランジスタを含む回路によりバイアスされていることを特徴とする請求項３に記載の交流増幅器。

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