図8は水晶発振子を外付けすることにより発振機能を有する半導体集積回路であるマイクロコンピュータの外付け部分の第1の構成例を示す説明図である。
同図に示すように、マイクロコンピュータ41の外部端子である端子XCIN,端子XCOUT間に水晶振動子31が介挿され、水晶振動子31それぞれの両端はコンデンサCCIN及びコンデンサCCOUTを介して接地される。なお、必要に応じて端子XCOUTと水晶振動子31との間にダンピング用の帰還抵抗Rcdを設ける。なお、図8で示した全体構成(内部回路部分と外付け部分)と同等な構成の発振回路として例えば特許文献1で開示された発振回路がある。
図9は従来の発振機能を有する半導体集積回路であるマイクロコンピュータの外付け部分の第2の構成例を示す説明図である。
同図に示すように、マイクロコンピュータ42は、端子XCINより外部クロックXCLKを受け、端子XCOUTを開放状態にしている。
図10は従来の発振機能を有する半導体集積回路の内部構成を示す回路図である。図10は図8,図9で示したマイクロコンピュータ41,42相当の半導体集積回路の内部回路に相当する。
同図において、端子XCIN及び端子XCOUTが外部の水晶発振子を接続するための外部端子である。
端子XCIN側において、端子XCINにアノードが接続され、カソードが電源Vddに接続されるダイオードD51と、端子XCINにカソードが接続され、アノードが接地レベルに設定されるダイオードD52とが寄生ダイオードとして存在する。
また、端子XCINには入出力ポート部50が設けられる。以下、入出力ポート部50内の構成について説明する。
NANDゲートG51は一方入力にプルアップ選択信号SPUを受け、他方入力がインバータG52を介して方向レジスタ51の出力部に接続される。PMOSトランジスタQ53はソースが電源Vddに接続され、ドレインが端子XCINに接続され、ゲートにNANDゲートG51の出力を受ける。
また、PMOSトランジスタQ51はソースが電源Vddに接続され、ドレインが端子XCINに接続され、ゲート電極にNANDゲートG53の出力を受ける。NMOSトランジスタQ52はソースが接地レベルに接続され、ドレインが端子XCINに接続され、ゲート電極にNORゲートG54の出力を受ける。
NANDゲートG53の一方入力は方向レジスタ51の出力部に接続され、他方入力はポートラッチ52の一端に接続される。NORゲートG54の一方入力はポートラッチ52の一端に接続され、他方入力はインバータG55を介して方向レジスタ51の出力部に接続される。
方向レジスタ51の入力部はデータバスDBに接続され、ポートラッチ52の入力部はデータバスDBに接続される。バッファG56は入力部が方向レジスタ51の出力部に接続され、出力部がデータバスDBに接続される。バッファG57は入力部がポートラッチ52の出力部に接続され、制御入力部が方向レジスタ51の出力部に接続され、出力部がデータバスDBに接続される。バッファG58は入力部が端子XCINに接続され、制御入力部が方向レジスタ51の出力部に接続され、出力部がデータバスDBに接続される。
端子XCOUT側において、端子XCINにアノードが接続され、カソードが電源Vddに接続されるダイオードD61と、端子XCINにカソードが接続され、アノードが接地レベルに設定されるダイオードD62とが寄生ダイオードとして存在する。
また、端子XCOUTには入出力ポート部60が設けられる。以下、入出力ポート部60内の構成について説明する。
NANDゲートG61は一方入力にプルアップ選択信号SPUを受け、他方入力がインバータG62を介して方向レジスタ61の出力部に接続される。PMOSトランジスタQ63はソースが電源Vddに接続され、ドレインが端子XCOUTに接続され、ゲートにNANDゲートG61の出力を受ける。
また、PMOSトランジスタQ61はソースが電源Vddに接続され、ドレインが端子XCOUTに接続され、ゲート電極にNANDゲートG63の出力を受ける。NMOSトランジスタQ62はソースが接地レベルに接続され、ドレインが端子XCOUTに接続され、ゲート電極にNORゲートG64の出力を受ける。
NANDゲートG63の一方入力はスイッチSW61を介して方向レジスタ61の出力部に接続され、他方入力はスイッチSW62を介してポートラッチ62の出力部に接続される。NORゲートG64の一方入力はスイッチSW62を介してポートラッチ62の出力部に接続され、他方入力はインバータG65及びスイッチSW61を介して方向レジスタ61の出力部に接続される。
スイッチSW61は接続状態時に方向レジスタ61の出力部とNANDゲートG63の一方入力及びインバータG65の入力部とを電気的に接続し、固定状態時にNANDゲートG63の一方入力及びインバータG65の入力部に“1”を付与する。
スイッチSW62は接続状態時にポートラッチ62の出力部とNANDゲートG63の他方入力及びNORゲートG64の一方入力とを電気的に接続し、固定状態時にNANDゲートG63の一方入力及びインバータG65の入力部に“1”を付与する。
方向レジスタ61の入力部はデータバスDBに接続され、ポートラッチ62の入力部はデータバスDBに接続される。バッファG66は入力部が方向レジスタ61の出力部に接続され、出力部がデータバスDBに接続される。バッファG67は入力部がポートラッチ62の出力部に接続され、制御入力部が方向レジスタ61の出力部に接続され、出力部がデータバスDBに接続される。バッファG68は入力部が端子XCOUTに接続され、制御入力部は方向レジスタ61の出力部に接続され、出力部がデータバスDBに接続される。
さらに、入力部を端子XCINとしたインバータG59が設けられ、インバータG59の出力は抵抗Rd及びスイッチSW60を介して端子XCOUTに接続される。また、インバータG59の入出力間に帰還抵抗Rf59及びスイッチSW50が設けられる。さらに、端子XCINを入力部としたバッファG60が設けられる。
データバスDBは方向レジスタ51及びポートラッチ52にデジタル信号を付与することができる。
データバスDBから方向レジスタ51に“1”(“H”)を書き込むとデータ出力動作モードとなる。この場合、データバスDBよりポートラッチ52に書き込んだデータを端子XCINから出力することができる。この際、NANDゲートG51の出力が“1”に固定されるため、PMOSトランジスタQ53はオフする。
例えば、データ出力動作モード時(方向レジスタ51の内容が“1”)に、ポートラッチ52に“1”を書き込んだ場合、NANDゲートG53の一方入力が“1”、他方入力が“1”となり、NANDゲートG53の出力は“0”(“L”)となる。一方、NORゲートG54の一方入力は“1”,他方入力は“0”となり、NORゲートG54の出力は“0”となる。その結果、PMOSトランジスタQ51がオンし、NMOSトランジスタQ52がオフするため、端子XCINから“1”の信号が出力される。
なお、データ出力動作モード時においては、ポートラッチ52内のデータが活性状態のバッファG57からデータバスDBに読み出すことができる。なと、方向レジスタ51内のデータもバッファG56を介してデータバスDBに読み出すことができる。
方向レジスタ51に“0”(“L”)を書き込むとデータ入力動作モードとなる。この場合、端子XCINより得たデジタル信号をデータバスDBに出力することができる。この際、NANDゲートG53の出力は“1”に固定され、NORゲートG54の出力は“0”に固定されるため、PMOSトランジスタQ51及びNMOSトランジスタQ52は共にオフする。
したがって、端子XCINより得られたデジタル信号が活性状態のバッファG58を介してデータバスDBに出力されM、端子XCINを介したデータ入力動作が行える。
なお、データ入力動作モードの際、プルアップ選択信号SPUは“0”でも“1”でも構わない。プルアップ選択信号SPUが“0”の場合、PMOSトランジスタQ53はオフするため、何ら問題ない。一方、プルアップ選択信号SPUが“1”の場合、NANDゲートG51が“0”となり、PMOSトランジスタQ53がオンし、端子XCINのレベルを“1”に設定する方向に働く。しかし、PMOSトランジスタQ53の駆動力は端子XCINより“0”が入力される際は、“0”を有効にするレベルに抑えられているため、端子XCINからの外部入力信号内容が変更されることはない。
入出力ポート部60についても、方向レジスタ61に“1”を設定してデータ出力動作モードにしたり、方向レジスタ61に“0”を設定してデータ入力動作モードに設定して、入出力ポート部50と同様、端子XCOUTを介したデータ入出力動作を行うことができる。
なお、入出力ポート部60は、スイッチSW61によって方向レジスタ61に替えてNANDゲートG63の一方入力を“1”に固定することもできる。また、スイッチSW62によってポートラッチ62に替えて、他の出力をNANDゲートG63の他方入力及びNORゲートG64の一方入力に付与する制御も行える。
一方、方向レジスタ51,61それぞれに“0”を書き込んだデータ入力動作モード時に、プルアップ選択信号SPUを“0”に設定することにより、発振機能有効モードに設定することができる。
発信回路機能有効モード下において、端子XCIN,端子XCOUT間に水晶発振子を介挿し、スイッチSW50,スイッチSW60を導通状態にすることにより、水晶発振子に基づく発振周波数でインバータG59の反転動作が行われ、バッファG60の出力として発振周波数fcの発振信号を生成することができる。
なお、帰還抵抗Rf59は利得が十分に高い動作点とするため静止時にインバータの入力電圧をしきい値付近にするためのDC帰還用素子として働き、インバータG59の入力電圧を出力電圧と等しくしている。帰還抵抗Rfは低消費電流かつ高利得のために高抵抗であることが望ましい。
上述したように、端子XCIN及び端子XCOUTは入出力ポート部50及び60と兼用になっており、出力トランジスタ(Q51,Q52,Q61,Q62)や寄生ダイオード(D51,D53,D61,D62)はサージ保護用としての効果もある。したがって、端子XCIN及び端子XCOUTを発振回路の専用端子にしても同様の回路を設ける必要がある。
<実施の形態1>
図1はこの発明の実施の形態1である発振回路の構成を示す回路図である。同図に示すように、実施の形態1の発振回路は、半導体集積回路21、水晶振動子31、コンデンサCCIN、及びコンデンサCCOUTより構成される。
水晶振動子31は半導体集積回路21の外部端子である端子XCIN,端子XCOUT間に外付けされ、コンデンサCCINは端子XCIN,接地レベル間に介挿され、コンデンサCCOUTは端子XCOUT,接地レベル間に介挿される。なお、コンデンサCCIN及びコンデンサCCOUTは発振用コンデンサとして機能する。
半導体集積回路21は内部に入力カップリングコンデンサ1(第1のカップリングコンデンサ1)、伝送ゲート部3(抵抗成分)、反転回路4、サージ保護回路11及び12(第1及び第2のサージ保護回路)を有する。
サージ保護回路11は内部のノードN1を介して端子XCINに接続され、サージ保護回路12は内部のノードN2を介して端子XCOUTに接続される。
インバータより構成される反転回路4は入力部が端子XCIN側のノードN3に接続され、出力部が端子XCOUT側のノードN2に接続される。
伝送ゲート部3は反転回路4の入力部であるノードN3と出力部であるノードN2との間に介挿され、PMOSトランジスタQ1,NMOSトランジスタQ2より構成される。PMOSトランジスタQ1,NMOSトランジスタQ2はノードN3,ノードN2間に互いに並列に介挿され、PMOSトランジスタQ1のゲート電極が接地レベルに設定され、NMOSトランジスタQ2のゲート電極に電源Vddが付与される。したがって、PMOSトランジスタQ1,NMOSトランジスタQ2は常時オン状態に設定されており、それぞれオン抵抗は所定の値になるように設定され、反転回路4の入出力間をDC的に直結する。
そして、端子XCINに直結されるノードN1と反転回路4の入力部であるノードN3との間に入力カップリングコンデンサ1が介挿される。すなわち、ノードN1に入力カップリングコンデンサ1の一方電極が接続され、ノードN3に入力カップリングコンデンサ1の他方電極が接続される。
入力カップリングコンデンサ1は、キャパシタドープを施したゲート容量やポリ−ポリ間容量、その組み合わせ等が代表的な素子構造で形成される。
サージ保護回路11はダイオードD11、ダイオードD12、PMOSトランジスタQ11及びNMOSトランジスタQ12より構成され、ダイオードD11のアノードはノードN1に接続され、カソードは電源Vddに接続される。ダイオードD12のカソードはノードN1に接続され、アノードは接地レベルに接続される。
また、PMOSトランジスタQ11は電源Vdd,ノードN1間に介挿され、ゲート電極に電源Vddが付与される。NMOSトランジスタQ12はノードN1,接地レベル間に介挿され、ゲート電極が接地レベルに設定される。
このような構成のサージ保護回路11は、端子XCINより電源Vddより高電位のパルス電位が印加された場合、ダイオードD11,PMOSトランジスタQ11を介して電源Vdd側にバイパスし、端子XCINより負の高電位が印加された場合は、ダイオードD12,NMOSトランジスタQ12を介して接地レベル側にバイパスすることにより、サージ電圧から反転回路4等の内部回路を保護している。
サージ保護回路12はダイオードD21、ダイオードD22、PMOSトランジスタQ21及びNMOSトランジスタQ22より構成され、ダイオードD21のアノードはノードN2に接続され、カソードは電源Vddに接続される。ダイオードD22のカソードはノードN2に接続され、アノードは接地レベルに接続される。
また、PMOSトランジスタQ21は電源Vdd,ノードN2間に介挿され、ゲート電極に電源Vddが付与される。NMOSトランジスタQ22はノードN2,接地レベル間に介挿され、ゲート電極が接地レベルに設定される。
このような構成のサージ保護回路12は、端子XCOUTより電源Vddより高電位のパルス電位が印加された場合は、ダイオードD21,PMOSトランジスタQ21を介して電源Vdd側にバイパスし、端子XCOUTより負の高電位が印加された場合は、ダイオードD22,NMOSトランジスタQ22を介して接地レベル側にバイパスすることにより、サージ電圧から反転回路4等の内部回路を保護している。
このような構成において、実施の形態1の発振回路は、水晶振動子31に基づく発振周波数で反転回路4は反転動作を行い、反転回路4の出力信号から発振信号を生成することができる。
この際、入力カップリングコンデンサ1によって、反転回路4の入力部と端子XCIN及びサージ保護回路11とが交流的に結合される。すなわち、入力カップリングコンデンサ1は端子XCINの交流信号成分を反転回路4の入力部に伝達する。
入力カップリングコンデンサ1は反転回路4の入力部であるノードN3がホットエンドとなり、出力側であるノードN2がコールドエンドなる。ホットエンドであるノードN3には接合リークが生じることは望ましくない。
実施の形態1の発振回路の半導体集積回路21は、端子XCINと反転回路4の入力部との間に入力カップリングコンデンサ1を介挿している。したがって、実施の形態1の半導体集積回路は、端子XCIN,端子XCOUT間に水晶振動子31を設け発振機能を発揮する際、反転回路4の直流動作点は反転回路4の出力電圧が伝送ゲート3を通じて、反転回路4の入力に帰還され、反転回路4の入力電圧と出力電圧は、ほぼ等しくなる効果を奏する。
なぜなら、入力カップリングコンデンサ1の存在により、端子XCINに接続されたサージ保護回路11におけるリーク電流のノードN3への伝達が遮断されるため、伝送ゲート部3を介して反転回路4の入力に供給できる電流が少ない場合でも、リーク電流に起因する反転回路4の直流動作点のズレが発生することがないからである。
このように、実施の形態1の発振回路は、ノードN1,ノードN3間に設けた入力カップリングコンデンサ1の存在によって、サージ保護回路11におけるリーク電流による反転回路の直流動作点のずれが抑えられるため、反転回路4の利得が高い状態で維持され、微細化しても精度良く発振動作が行える効果を奏する。
<実施の形態2>
図2はこの発明の実施の形態2である発振回路の構成(基本構成)を示す回路図である。同図に示すように、実施の形態2の発振回路は半導体集積回路22、水晶振動子31、コンデンサCCIN、及びコンデンサCCOUTより構成される。
半導体集積回路22において、新たに出力カップリングコンデンサ2が設けられた点、伝送ゲート部3に置き換わって抵抗成分として帰還抵抗Rfが設けられた点が図1で示した実施の形態1と異なる。
出力カップリングコンデンサ2は反転回路4の出力部であるノードN4と端子XCOUTと直結するノード2との間に介挿される。すなわち、ノードN2に出力カップリングコンデンサ2の一方電極が接続され、ノードN4に出力カップリングコンデンサ2の他方電極が接続される。出力カップリングコンデンサ2も入力カップリングコンデンサ1と同様な素子構造で形成される。
この出力カップリングコンデンサ2により、反転回路4の出力の交流信号成分が端子XCOUTに伝達されることになる。したがって、実施の形態2の半導体集積回路22は、実施の形態1の半導体集積回路21と異なり、反転回路4の出力部は端子XCOUTに直結するノードN2でなく、ノードN4に接続される。
そして、反転回路4の入出力間であるノードN3,ノードN4間に帰還抵抗Rfが設けられる。帰還抵抗Rfはリーク電流の少ない例えばポリシリコン抵抗で作成する等により、PMOSトランジスタQ1,NMOSトランジスタQ2で構成される伝送ゲート部3よりリーク電流を抑えることができる。なぜなら、リーク電流発生度合の高いPN接合部を有することなく帰還抵抗Rfを形成しているからである。なお、他の構成は図1で示した実施の形態1と同様であるため、説明を省略する。
実施の形態2の半導体集積回路22は、入力カップリングコンデンサ1の存在により、実施の形態1と同様、発振機能発揮時に、反転回路4の直流動作点は反転回路4の出力電圧が帰還抵抗Rfを通じて、反転回路4の入力に帰還され、反転回路4の入力電圧と出力電圧は、ほぼ等しくなる効果を奏する。
加えて、実施の形態2では、構成要素(PMOSトランジスタQ1,NMOSトランジスタQ2)にPN接合部を有する伝送ゲート部3に替えてPN接合部を有さない帰還抵抗Rfを通じて反転回路4の出力と入力とを結合している。このため、実施の形態2の半導体集積回路22は、伝送ゲート部3を用いた実施の形態1の半導体集積回路21に比べて、反転回路4の出力から入力に至る帰還経路のリーク電流を少なく抑えることができる。その結果、実施の形態2は実施の形態1に比べてさらに反転回路4の入出力電位差を抑えることによりができる効果を奏する。
さらに、反転回路4の出力部であるノードN4と端子XCOUTが直結されるノードN2との間に介挿された出力カップリングコンデンサ2の存在により、反転回路4の出力部からサージ保護回路12に流れるリーク電流も遮断することができるため、反転回路4の直流動作点をより改善することができる効果を奏する。
加えて、反転回路4と水晶振動子31との結合が出力カップリングコンデンサ2によりより弱くなるので、発振周波数がより安定化される効果を奏する。
このように、実施の形態2の発振回路は、帰還抵抗Rf及び出力カップリングコンデンサ2の存在によって、反転回路4の利得が実施の形態1以上に高い状態で維持され、微細化しても精度良く発振動作が行える効果を奏する。
(第1の変形例)
図3は実施の形態2の発振回路の第1の変形例を示す回路図である。同図に示すように、半導体集積回路22(図2参照)が半導体集積回路22aに置き換えられている。半導体集積回路22a内において、サージ保護回路11及び12に置き換えてサージ保護回路11a及び12aを設けた点、反転回路4に替えて反転回路4aを設けた点が半導体集積回路22と異なる。
反転回路4aはNANDゲートG1より構成され、NANDゲートG1は一方入力に制御信号SC1を受け、他方入力がノードN3に接続される。NANDゲートG1の出力がノードN4に接続される。
サージ保護回路11aはNMOSトランジスタQ12のゲート電極と電源Vdd及び接地レベルとの間にスイッチSW1を設けた点を特徴とする。スイッチSW1は電源モード時にNMOSトランジスタQ12のゲート電極と電源Vddとを電気的に接続し、接地モード時にNMOSトランジスタQ12のゲート電極と接地レベルとを電気的に接続する。他の構成はサージ保護回路11と同様である。
サージ保護回路12aはPMOSトランジスタQ21のゲート電極と電源Vdd及び接地レベルとの間にスイッチSW2を設けた点を特徴とする。スイッチSW2は電源モード時にPMOSトランジスタQ21のゲート電極と電源Vddとを電気的に接続し、接地モード時にPMOSトランジスタQ21のゲート電極と接地レベルとを電気的に接続する。他の構成はサージ保護回路12と同様である。また、他の部分の構成は、図2で示した実施の形態1の基本構成と同様であるため、説明を省略する。
このような構成において、実施の形態2の第1の変形例は、以下のように動作する。まず、制御信号SC1は発振回路不使用時は“1”(“H”)に設定され、起動開始直後の所定期間のみ“0”、以降は“1”になるように制御される。
一方、スイッチSW1は通常は接地モード、起動開始直後の所定期間のみ電源モードとなる。スイッチSW2は通常は電源モード、起動開始直後の所定期間のみ接地モードとなる。
したがって、実施の形態2の第1の変形例は、起動開始直後の所定期間において、オン状態のNMOSトランジスタQ12によりノードN1(端子XCIN)に“0”(“L”)が付与され、オン状態のPMOSトランジスタQ21によりノードN2(端子XCOUT)に“1”(“H”)が付与される。この期間、NANDゲートG1の一方入力である制御信号SC1は“0”ため、NANDゲートG1の出力は“1”に固定されるため、反転回路4aは反転動作を行わない。
このように、サージ保護回路11aは、スイッチSW1を用いることにより、発振動作起動開始直後の所定期間においてノードN1を“0”に初期設定する第1の初期設定機能を有する。同様に、サージ保護回路12aは、スイッチSW2を用いることにより、発振動作起動開始直後の所定期間においてノードN2を“1”に初期設定する第2の初期設定機能を有する。
上述したように、実施の形態2の第1の変形例はサージ保護回路11a及び12aに上記第1及び第2の初期設定機能を設けているため、発振動作の起動開始直後の所定期間において、ノードN1を“0”、ノードN2を“1”に初期設定して発振のトリガとすることにより、発振回路起動特性を向上させることができる効果を奏する。
なお、起動開始直後の所定期間経過後は、制御信号SC1が“1”、スイッチSW1が接地モード、スイッチSW2が電源モードに設定されることにより、図2で示した実施の形態2の基本構成と等価な回路となる。すなわち、反転回路4aは反転回路4と等価となり、サージ保護回路11a及び12aはサージ保護回路11及び12と等価となるため、実施の形態2の第1の変形例は実施の形態2の基本構成と同様な効果を奏する。
加えて、不使用時においても、制御信号SC1が“1”、スイッチSW1が接地モード、スイッチSW2が電源モードに設定されるため、不使用時に貫通電流が発生することもない。
(第2の変形例)
図4は実施の形態2の発振回路の第2の変形例を示す回路図である。同図に示すように、半導体集積回路22(図2参照)が半導体集積回路22bに置き換えられている。半導体集積回路22b内において、サージ保護回路11及び12に置き換えてサージ保護回路11b及び12bを設けた点、反転回路4に替えて反転回路4bを設けた点が半導体集積回路22と異なる。
反転回路4bはNORゲートG2より構成され、NORゲートG2は一方入力に制御信号SC2を受け、他方入力がノードN3に接続される。NORゲートG2の出力がノードN4に接続される。
サージ保護回路11bはPMOSトランジスタQ11のゲート電極と電源Vdd及び接地レベルとの間にスイッチSW3を設けた点を特徴とする。スイッチSW3は電源モード時にPMOSトランジスタQ11のゲート電極と電源Vddとを電気的に接続し、接地モード時にPMOSトランジスタQ11のゲート電極と接地レベルとを電気的に接続する。なお、他の構成はサージ保護回路11と同様である。
サージ保護回路12bはNMOSトランジスタQ22のゲート電極と電源Vdd及び接地レベルとの間にスイッチSW4を設けた点を特徴とする。スイッチSW4は電源モード時にNMOSトランジスタQ22のゲート電極と電源Vddとを電気的に接続し、接地モード時にNMOSトランジスタQ22のゲート電極と接地レベルとを電気的に接続する。なお、他の構成はサージ保護回路12と同様である。また、他の部分の構成は、図2で示した基本構成と同様であるため、説明を省略する。
このような構成において、実施の形態2の第2の変形例は、以下のように動作する。まず、制御信号SC2は発振回路不使用時は“0”に設定され、起動開始直後の所定期間のみ“1”、以降は“0”になるように制御される。
一方、スイッチSW3は通常は電源モード、起動開始直後の所定期間のみ接地モードとなる。スイッチSW4は通常は接地モード、起動開始直後の所定期間のみ電源モードとなる。
したがって、実施の形態2の第2の変形例は、起動開始直後の所定期間において、オン状態のPMOSトランジスタQ11によりノードN1に“1”が付与され、オン状態のNMOSトランジスタQ22によりノードN2に“0”が付与される。この期間、NORゲートG2の一方入力である制御信号SC2は“1”ため、NORゲートG2の出力は“0”に固定されるため、反転回路4bは反転動作を行わない。
このように、サージ保護回路11bは、スイッチSW3を用いることにより、発振動作起動開始直後の所定期間においてノードN1を“1”に初期設定する第1の初期設定機能を有する。同様に、サージ保護回路12bは、スイッチSW4を用いることにより、発振動作起動開始直後の所定期間においてノードN2を“0”に初期設定する第2の初期設定機能を有する。
上述したように、実施の形態2の第2の変形例はサージ保護回路11b及び12bに上記第1及び第2の初期設定機能を設けているため、発振動作の起動開始直後の所定期間において、ノードN1を“1”、ノードN2を“0”に初期設定することにより、第1の変形例と同様、発振回路起動特性を向上させることができる効果を奏する。
なお、起動開始直後の所定期間経過後は、制御信号SC2が“0”、スイッチSW3が電源モード、スイッチSW4が接地モードに設定されることにより、図2で示した実施の形態2の基本構成と等価な回路となる。すなわち、反転回路4bが反転回路4と等価となり、サージ保護回路11b及び12bがサージ保護回路11及び12と等価となるため、実施の形態2の第2の変形例は実施の形態2の基本構成と同様な効果を奏する。
加えて、不使用時においても、制御信号SC2が“0”、スイッチSW3が電源モード、スイッチSW4が接地モードに設定されるため、不使用時に貫通電流が発生することもない。
(第1及び第2の変形例の実施の形態1への適用)
実施の形態1においても、反転回路4、並びにサージ保護回路11及び12に替えて、反転回路4a、並びにサージ保護回路11a及び12a(図3参照)を設けることにより、図3で示した実施の形態2の第1の変形例と同様な変形が可能である。ただし、実施の形態1では出力カップリングコンデンサ2が存在しない分、発振起動特性を向上させる必要性は低いため、サージ保護回路12はそのままの構成でも良い。
同様にして、反転回路4、並びにサージ保護回路11及び12に替えて、反転回路4b、並びにサージ保護回路11b及び12b(図4参照)を設けることにより、図4で示した実施の形態2の第2の変形例と同様な変形が可能である。ただし、実施の形態1では出力カップリングコンデンサ2が存在しない分、発振起動特性を向上させる必要性は低いため、サージ保護回路12はそのままの構成でも良い。
<実施の形態3>
図5はこの発明の実施の形態3である発振回路の構成を示す回路図である。同図に示すように、実施の形態3の発振回路は半導体集積回路23、水晶振動子31、コンデンサCCIN、及びコンデンサCCOUTより構成される。
半導体集積回路23において、新たに出力カップリングコンデンサ2が設けられた点が点が図1で示した実施の形態1と異なる。
出力カップリングコンデンサ2は反転回路4の出力部であるノードN4と端子XCOUTと直結するノード2との間に介挿される。この出力カップリングコンデンサ2により、反転回路4の出力の交流信号成分が端子XCOUTに伝達されることになる。したがって、実施の形態3の半導体集積回路22は、実施の形態1の半導体集積回路21と異なり、反転回路4の出力部は端子XCOUTに直結するノードN2でなく、ノードN4に接続される。なお、他の構成は図1で示した実施の形態1と同様であるため、説明を省略する。
実施の形態3において、入力カップリングコンデンサ1の存在により、実施の形態1と同様、反転回路4の直流動作点は反転回路4の出力電圧が伝送ゲート部3を通じて、反転回路4の入力に帰還され、反転回路4の入力電圧と出力電圧は、ほぼ等しくなる効果を奏する。
さらに、実施の形態3は、出力カップリングコンデンサ2の存在により、反転回路4の出力からサージ保護回路12に流れるリーク電流も遮断することができるため、反転回路4の直流動作点をより改善することができる効果を奏する。
加えて、反転回路4と水晶振動子31との結合が出力カップリングコンデンサ2によりより弱くなるので、発振周波数がより安定化される。
このように、実施の形態3の発振回路は、出力カップリングコンデンサ2の存在によって、反転回路4の利得が実施の形態1以上に高い状態で維持され、微細化しても精度良く発振動作が行える効果を奏する。
(変形例)
実施の形態3においても、反転回路4、並びにサージ保護回路11及び12に替えて、反転回路4a、並びにサージ保護回路11a及び12a(図3参照)を設けることにより、図3で示した実施の形態2の第1の変形例と同様な変形が可能である。
同様にして、反転回路4、並びにサージ保護回路11及び12に替えて、反転回路4b、並びにサージ保護回路11b及び12b(図4参照)を設けることにより、図4で示した実施の形態2の第2の変形例と同様な変形が可能である。
<実施の形態4>
図6はこの発明の実施の形態4である発振回路の構成を示す回路図である。同図に示すように、実施の形態4の発振回路は半導体集積回路24、水晶振動子31、コンデンサCCIN、及びコンデンサCCOUTより構成される。
半導体集積回路24において、伝送ゲート部3に置き換わって帰還抵抗Rfが設けられた点が図1で示した実施の形態1と異なる。
反転回路4の入出力部間であるノードN3,ノードN2間に設けられた帰還抵抗Rfは、実施の形態2で説明したように、伝送ゲート部3よりリーク電流を抑えることができる。他の構成は図1で示した実施の形態1と同様であるため、説明を省略する。
実施の形態4において、入力カップリングコンデンサ1の存在により、実施の形態1〜実施の形態3と同様、反転回路4の直流動作点は反転回路4の出力電圧が帰還抵抗Rfを通じて、反転回路4の入力に帰還され、反転回路4の入力電圧と出力電圧は、ほぼ等しくなる効果を奏する。
加えて、実施の形態4では、伝送ゲート部3に替えて帰還抵抗Rfを通じて反転回路4の出力と入力とを結合しているため、伝送ゲート部3を用いた実施の形態1に比べて、反転回路4の出力から入力に至る帰還経路のリーク電流を少なく抑えることができる。その結果、実施の形態4は実施の形態1に比べてさらに反転回路4の入出力電位差を抑えることができる効果を奏する。
このように、実施の形態4の発振回路は、伝送ゲート部3に置き換えて帰還抵抗Rfを設けることにより、反転回路4の利得が実施の形態1以上に高い状態で維持され、微細化しても精度良く発振動作が行える効果を奏する。
(変形例)
実施の形態4においても、反転回路4、並びにサージ保護回路11及び12に替えて、反転回路4a、並びにサージ保護回路11a及び12a(図3参照)を設けることにより、図3で示した実施の形態2の第1の変形例と同様な変形が可能である。ただし、実施の形態4では出力カップリングコンデンサ2が存在しない分、発振起動特性を向上させる必要性は低いため、サージ保護回路12はそのままの構成でも良い。
同様にして、反転回路4、並びにサージ保護回路11及び12に替えて、反転回路4b、並びにサージ保護回路11b及び12b(図4参照)を設けることにより、図4で示した実施の形態2の第2の変形例と同様な変形が可能である。ただし、実施の形態4では出力カップリングコンデンサ2が存在しない分、発振起動特性を向上させる必要性は低いため、サージ保護回路12はそのままの構成でも良い。
<実施の形態5>
図7はこの発明の実施の形態5である発振回路の構成を示す回路図である。同図に示すように、実施の形態5の発振回路は半導体集積回路25、水晶振動子31、コンデンサCCIN、及びコンデンサCCOUTより構成される。
半導体集積回路25は内部に入力カップリングコンデンサ1、出力カップリングコンデンサ2、反転回路4c、降圧レギュレータ5、トランスファゲート部6,7、インバータG3、帰還抵抗Rf、サージ保護回路13及び14(第1及び第2のサージ保護回路)、並びに入出力ポート制御部15及び16(第1及び第2の入出力ポート制御部)を有する。
サージ保護回路13は内部のノードN1を介して端子XCINに接続され、サージ保護回路14は内部のノードN2を介して端子XCOUTに接続される。
反転回路4cは入力部が端子XCIN側のノードN3に接続され、出力部が端子XCOUT側のノードN4に接続される。
入力カップリングコンデンサ1はノードN1とノードN3との間に介挿される。一方、ノードN2に出力カップリングコンデンサ2の一方電極が接続され、出力カップリングコンデンサ2の他方電極がトランスファゲート部7に接続される。
反転回路4cの入出力部間であるノードN3,ノードN4間に帰還抵抗Rfとトランスファゲート部6とが直列にされる。帰還抵抗Rfの一端はノードN3に接続される。トランスファゲート部6内のPMOSトランジスタQ5及びNMOSトランジスタQ6は帰還抵抗Rfの他端とノードN4との間に互いに並列に介挿される。PMOSトランジスタQ5のゲート電極には発振制御信号SOCがインバータG3を介して反転して付与され、NMOSトランジスタQ6のゲート電極には発振制御信号SOCが付与される。
トランスファゲート部7内において、NMOSトランジスタQ8及びPMOSトランジスタQ7がノードN4と出力カップリングコンデンサ2の他方電極との間に互いに並列に介挿される。NMOSトランジスタQ8はゲート電極に発振制御信号SOCを受け、PMOSトランジスタQ7のゲート電極には発振制御信号SOCがインバータG3を介して反転して付与される。
反転回路4cはPMOSトランジスタQ3及びNMOSトランジスタQ4の直列接続により構成される。反転回路4cの入力部であるPMOSトランジスタQ3及びNMOSトランジスタQ4のゲート電極は共通にノードN3に接続され、反転回路4cの出力部であるPMOSトランジスタQ3及びNMOSトランジスタQ4のドレインがノードN4に接続されるとともに、反転出力信号S4として出力される。
反転回路4c内のPMOSトランジスタQ3のソースは、降圧レギュレータ5よりレギュレータ出力信号S5を受け、NMOSトランジスタQ4のソースは接地レベルに設定される。降圧レギュレータ5は発振制御信号SOCを制御信号として受け、発振制御信号SOCが“1”のとき活性状態となり、電源Vddを降圧したレギュレータ出力信号S5を出力する。また、降圧レギュレータ5は“0”の発振制御信号SOCを受けると、非活性状態となり動作を停止する。
サージ保護回路13はダイオードD11、ダイオードD12、PMOSトランジスタQ11及びNMOSトランジスタQ12より構成され、ダイオードD11のアノードはノードN1に接続され、カソードは電源Vddに接続される。ダイオードD12のカソードはノードN1に接続され、アノードは接地レベルに接続される。
また、PMOSトランジスタQ11は電源Vdd,ノードN1間に介挿され、ゲート電極に制御信号SC11が付与される。NMOSトランジスタQ12はノードN1,接地レベル間に介挿され、ゲート電極に制御信号SC12が付与される。
このような構成のサージ保護回路13におけるPMOSトランジスタQ11及びNMOSトランジスタQ12は、後に詳述するように、入出力ポート制御部15からの制御信号SC11,SC12(第1の制御信号)に基づき、ノードN1を介して端子XCINにデータ出力可能な第1のデータ出力機能を有している。
サージ保護回路14はダイオードD21、ダイオードD22、PMOSトランジスタQ21及びNMOSトランジスタQ22より構成され、ダイオードD21のアノードはノードN2に接続され、カソードは電源Vddに接続される。ダイオードD22のカソードはノードN2に接続され、アノードは接地レベルに接続される。
また、PMOSトランジスタQ21は電源Vdd,ノードN2間に介挿され、ゲート電極に制御信号SC21が付与される。NMOSトランジスタQ22はノードN2,接地レベル間に介挿され、ゲート電極に制御信号SC22が付与される。
このような構成のサージ保護回路14におけるPMOSトランジスタQ21及びNMOSトランジスタQ22は、後に詳述するように、入出力ポート制御部16からの制御信号SC21,SC22(第2の制御信号)に基づき、ノードN2を介して端子XCINにデータ出力可能な第2のデータ出力機能を有している。
入出力ポート制御部15は、NORゲートG11、インバータG12、NANDゲートG13、NORゲートG14、及びバッファG15より構成される。
NORゲートG11は一方入力に発振制御信号SOCを受け、他方入力に出力ポート制御信号バーSPOを受ける。NANDゲートG13は一方入力にNORゲートG11の出力を受け、他方入力にポート出力データラッチ信号POL1を受ける。そして、NANDゲートG13の出力信号が制御信号SC11となる。
NORゲートG14は一方入力にポート出力データラッチ信号POL1を受け、他方入力にインバータG12を介してNORゲートG11の出力を受ける。そして、NORゲートG14の出力が制御信号SC12となる。
また、バッファG15は制御入力に入力ポート制御信SPIを受け、入力部がノードN1に接続され、出力信号をポート入力データ信号PID1として出力する。
入出力ポート制御部16は、NORゲートG21、インバータG22、NANDゲートG23、NORゲートG24、及びバッファG25より構成される。
NORゲートG21は一方入力に発振制御信号SOCを受け、他方入力に出力ポート制御信号バーSPOを受ける。NANDゲートG23は一方入力にNORゲートG21の出力を受け、他方入力にポート出力データラッチ信号POL2を受ける。そして、NANDゲートG23の出力信号が制御信号SC21となる。
NORゲートG24は一方入力にポート出力データラッチ信号POL2を受け、他方入力にインバータG22を介してNORゲートG21の出力を受ける。そして、NORゲートG24の出力が制御信号SC22となる。
また、バッファG25は制御入力に入力ポート制御信SPIを受け、入力部がノードN2に接続され、出力信号をポート入力データ信号PID2として出力する。
このような構成において、発振制御信号SOCを“1”及び入力ポート制御信SPIを“0”にすると、降圧レギュレータ5は動作状態となり、レギュレータ出力信号S5を反転回路4cに供給し、トランスファゲート部6及びトランスファゲート部7は共に導通する。一方、制御信号SC11及び制御信号SC12が“1”に固定され、制御信号SC12及び制御信号SC22が“0”に固定され、バッファG15及びG25は非活性状態となる。
その結果、実施の形態5の発振回路は、図2で示した実施の形態2の回路と実質等価になり、水晶振動子31に基づく発振周波数で反転回路4は反転動作を行い、反転回路4の出力信号から発振信号を生成することができ、実施の形態2の基本構成と同様な効果を奏する。
なお、トランスファゲート部6を構成するPMOSトランジスタQ5及びNMOSトランジスタQ6のトランジスタサイズを十分小さくすることにより、接合リーク電流が必要最小限に抑えている。したがって、トランスファゲート部6によるリーク電流による悪影響はほとんど生じない。
一方、発振制御信号SOCが“0”の場合、すなわち、データ入出力動作モード時の場合、降圧レギュレータ5の動作は停止され、トランスファゲート部6及びトランスファゲート部7が非導通となるため、実施の形態5の発振回路は発振動作を行わず、入出力ポートとして機能する。すなわち、降圧レギュレータ5が反転回路4cの反転動作を無効化する反転回路無効化手段として機能する。
加えて、データ入出力動作モード時において、トランスファゲート部6,7が非導通となるため、トランスファゲート部6,7が入出力ポート機能時に余分な容量負荷となることはない。
また、トランスファゲート部6,7が非導通になることにより、仮に反転回路4cが反転動作を行っても、反転回路4cの出力信号が入力カップリングコンデンサ1及び出力カップリングコンデンサ2の他方電極に伝達されることはない。したがって、トランスファゲート部6、7も反転回路4cの判定回路無効化手段として機能する。
さらに、トランスファゲート部7は、出力カップリングコンデンサ2が存在しない実施の形態1あるいは実施の形態4相当の構成で実施の形態5を実現する場合、発振制御信号SOCが“0”で非導通となり、ノードN2とノードN4との直流的なパスを確実に遮断することができる効果も有している。
なお、半導体集積回路25を入出力ポートして機能させる場合、水晶振動子31、コンデンサCCIN及びコンデンサCCOUTは端子XCIN及び端子XCOUTに接続しないことが前提となる。
発振制御信号SOCが“0”で、出力ポート制御信号バーSPOが“0”、入力ポート制御信SPIが“0”の時、入出力ポート制御部15及び16の制御下で実行されるデータ出力動作モードとなる。
データ出力動作モード時には、入出力ポート制御部15の制御信号SC11及び制御信号SC12により、サージ保護回路13のPMOSトランジスタQ11及びNMOSトランジスタQ12を出力バッファとして用いる。その結果、ポート出力データラッチ信号POL1の示す信号値がノードN1を介して端子XCINから出力される。
このように、入出力ポート制御部15は、データ出力動作モード時には、制御信号SC11及びSC12をPMOSトランジスタQ11及びNMOSトランジスタQ12のゲート電極に与え、サージ保護回路13の上記第1のデータ出力機能を有効にしている。
同様にして、データ出力動作モード時には、入出力ポート制御部16の制御信号SCS1及び制御信号SCG22により、サージ保護回路14のPMOSトランジスタQ21及びNMOSトランジスタQ22を出力バッファとして用いる。その結果、ポート出力データラッチ信号POL2の示す信号値がノードN2を介して端子XCOUTから出力される。
このように、入出力ポート制御部16は、データ出力動作モード時には、制御信号SC21及びSC22をPMOSトランジスタQ21及びNMOSトランジスタQ22のゲート電極に与え、サージ保護回路14の上記第2のデータ出力機能を有効にしている。
このとき、入出力ポート制御部15及び16のバッファG15及びバッファG25は“0”の入力ポート制御信SPIによって非活性とされる。
発振制御信号SOCが“0”で、出力ポート制御信号バーSPOが“1”、入力ポート制御信SPIが“1”の時、入出力ポート制御部15及び16の制御下で実行されるデータ入力動作モードとなる。
この場合、制御信号SC11及び制御信号SC12が“1”に固定され、制御信号SC12及び制御信号SC22が“0”に固定される。したがって、サージ保護回路13及び14はサージ保護回路11及び12と等価な回路となる。
このとき、入出力ポート制御部15及び16のバッファG15及びバッファG25は“1”の入力ポート制御信SPIによって活性状態となり、ノードN1より得られる信号をポート入力データ信号PID1として取り込み、ノードN2より得られる信号をポート入力データ信号PID2として取り込む。
このように、実施の形態5の半導体集積回路25は、入出力ポート制御部15及び16によってサージ保護回路13及び14を制御することにより、データ出力動作モード時には端子XCIN及び端子XCOUTからデータを出力し、データ入力動作モード時には端子XCIN及び端子XCOUTからデータを入力する、データ入出力動作を行うことがきる。
すなわち、実施の形態5の半導体集積回路25は、端子XCIN及び端子XCOUTに水晶振動子31等を接続することにより、実施の形態2の発振回路と同等の効果を発揮する発振回路を実現するとともに、入出力ポートとしての機能を併せて発揮することができる。
加えて、降圧レギュレータ5により、反転回路4cのPMOSトランジスタQ3側への供給電源であるレギュレータ出力信号S5を電源Vddより下げることにより、より低消費電流の発振回路が実現できる効果も発揮することができる。
(変形例)
実施の形態5においても、反転回路4、並びにサージ保護回路13及び14に替えて、反転回路4a、並びにサージ保護回路11a及び12a(図3参照)と同等な構成を、入出力ポート制御部15の制御機能を有効にしつつ設けることにより、図3で示した実施の形態2の第1の変形例と同様な変形が可能である。
同様にして、反転回路4、並びにサージ保護回路13及び14に替えて、反転回路4b、並びにサージ保護回路11b及び12b(図4参照)と同等な構成を、入出力ポート制御部16の制御機能を有効にしつつ設けることにより、図4で示した実施の形態2の第2の変形例と同様な変形が可能である。
また、その他の変形例として、トランスファゲート部7の代わりに反転回路をクロックドインバータにして設けて等価な効果を得ることが考えられる。
加えて、実施の形態5における内蔵の降圧レギュレータ5のレギュレータ出力信号S5を、反転回路4cを構成するNMOSトランジスタQ4のソース電位として付与する方式に変更する対応が考えられる。この場合、NMOSトランジスタQ4のソースに接地レベルでなく正の所定電圧を付与し、実施の形態5と同等の消費電流削減効果を得ることも考えられる。
<その他>
実施の形態1〜実施の形態5において、コンデンサCCOUT及びコンデンサCCINの基準電位を共に接地レベルに設定したが、コンデンサCCOUT及びコンデンサCCINのうち少なくとも一方の基準電位を接地レベルでなく正のDCレベル設定しても、各実施の形態において同等の効果を得ることができる。
また、実施の形態1〜実施の形態5において、コンデンサCCIN及びコンデンサCCOUTを半導体集積回路外に外付けしたが、半導体集積回路内にコンデンサCCIN及びコンデンサCCOUTに相当するコンデンサを内蔵させる技術を組み合わせて外付け回路部品を削減することも考えられる。
また、実施の形態1〜実施の形態5において、サージ保護回路を構成するダイオードとして実素子を記載したが、トランジスタの寄生素子として形成される寄生ダイオードを代用してもよい。
その他、本発明と既存技術や容易に類推できるその変形を組み合わせた変形例は枚挙にいとまがない。なお、本実施例では寄生ダイオードのリーク電流として説明したが、寄生ダイオードでなく、純粋の接合ダイオードで保護回路を形成する場合であっても、発振問題で逆バイアスリーク電流対策が必要な場合に本発明のカップリングコンデンサ1,2相当の挿入により同一の効果が得られる。
1 入力カップリングコンデンサ、2 出力カップリングコンデンサ、3 伝送ゲート部、4,4a〜4c 反転回路、5 降圧レギュレータ、6,7 トランスファゲート部、11〜14,11a,11b,12a,12b サージ保護回路、15,16 入出力ポート制御部、21〜25,22a,22b 半導体集積回路、31 水晶振動子、Rf 帰還抵抗。