JP2017022599A - レベルシフト回路 - Google Patents

Abstract

【課題】２つの異なる電源電圧の立ち上がりのずれがある場合でも、正常な出力を保持させることができるようにしたレベルシフト回路を提供する。【解決手段】入力部２は低電圧電源線Ｌから低電圧が与えられ、レベルシフト部３および出力部４は高電圧電源線Ｌ２から高電圧が与えられる。入力端子ＩＮは、抵抗９でプルアップされ、バッファ回路５、インバータ回路６を介してレベルシフト部３に接続される。レベルシフト部３はＮＭＯＳ１４が直列に接続され、入力端子ＩＮがローレベルになるとオンされる。出力端子ＯＵＴは、バッファ回路１６を介して抵抗１６でプルアップされる。高電圧電源線Ｌ２の電位が立上ってから低電圧電源線Ｌ１の電位が立上るまでの時間が長いときに、レベルシフト部３の動作が不安定になる場合でも、出力電圧ＶＯＵＴをハイレベルに保持できる。【選択図】図１

Description

本発明は、レベルシフト回路に関する。

例えば低電圧側電源と高電圧側電源とを有するレベルシフト回路においては、消費電流を低減させるために、入力状態により差動対への動作電流をカットするように構成したものがある。この構成では、例えば入力端子および出力端子の信号がハイレベルにあるときに、それらの論理演算を行ってＮＡＮＤ回路の出力により差動対のトランジスタをオフさせて動作電流をカットするようにしている。

２つの電源が立ち上がるときには、例えば高電圧側電源の電源立上りよりも低電圧側電源の電源立上りが遅い場合がある。上記構成において、入力信号が無く、ハイインピーダンス状態で低電圧側電源が遅く立上がると、低電圧側電源を電源とするＮＡＮＤ回路やインバータ回路の出力状態が不定となることがある。これにより、差動対を構成するカットオフ用のトランジスタや出力段のトランジスタがオン状態に移行することがあり、この結果、出力信号がハイレベル状態を保持できず、ローレベルに変化してしまうことがある。

特開２００７−２０１７０４号公報

本発明は、上記事情を考慮してなされたもので、その目的は、２つの異なる電源電圧の立ち上がりのずれがある場合でも、正常な出力を保持させることができるようにしたレベルシフト回路を提供することにある。

請求項１に記載のレベルシフト回路は、共通電源線に対して第１電圧が与えられる第１電源線および前記第１電圧と異なる第２電圧が与えられる第２電源線を有し、前記第１電源線の第１電圧に基づく入力信号が入力端子に与えられると前記第２電源線の第２電圧に基づく出力信号に変換して出力端子に出力するレベルシフト回路であって、前記共通電源線と前記第２電源線との間に設けられ前記第２電圧の供給を受けて動作するレベルシフト部と、前記レベルシフト部の動作を制御する動作制御用スイッチと、前記入力端子がハイインピーダンス状態のときに前記入力端子を所定電位に固定する第１の電位設定回路と、前記入力端子がハイインピーダンス状態のときに前記出力端子を所定電位に固定する第２の電位設定回路と、前記第１電源線の電圧が前記第１電圧に達していない状態では、前記動作制御用スイッチをオフ状態に固定して前記レベルシフト部の動作を禁止するオフ固定回路とを備えている。

上記構成を採用することにより、起動時において、第２電源線に第２電圧が供給された後に遅れて第１電源線に第１電圧が供給される場合に、入力端子がハイインピーダンス状態であると、次のように動作する。すなわち、まず、オフ固定回路は、第１電源線の電圧が第１電圧に達していない状態では、動作制御用スイッチをオフ状態に固定してレベルシフト部の動作を禁止する。ハイインピーダンス状態の入力端子は、第１の電位設定回路により所定電位に固定される。入力端子がハイインピーダンス状態の場合には、出力端子は、第２の電位設定回路により所定電位に固定される。

これにより、レベルシフト部の動作をオフ固定回路により動作制御用スイッチをオフ状態に固定して低消費電力化を図るようにすることができ、この場合でも、第１電源線の電圧が第１電圧に達するまでの間に、出力端子の電位を変動させる不具合を解消させて安定した状態に保持させることができる。

第１実施形態を示す電気的構成図 各部の信号レベルの変化を示すタイムチャート 第２実施形態を示す電気的構成図 第３実施形態を示す電気的構成図 第４実施形態を示す電気的構成図 第５実施形態を示す電気的構成図 第６実施形態を示す電気的構成図 第７実施形態を示す電気的構成図

（第１実施形態）
以下、本発明の第１実施形態について、図１および図２を参照して説明する。図１に示すレベルシフト回路１は、第１電源線である低電圧電源線Ｌ１に第１電源としての低電圧電源ＶＤＤＬが供給され、第２電源線である高電圧電源線Ｌ２に第２電源としての高電圧電源ＶＤＤＨが供給される。共通電源線ＬＣはグランド端子ＧＮＤに接続されている。

レベルシフト回路１は、入力部２、レベルシフト部３、出力部４から構成されている。入力部２は、電源端子ＶＤＤ１、入力端子ＩＮ、グランド端子ＧＮＤを備えている。電源端子ＶＤＤ１には低電圧電源ＶＤＤＬから電圧が与えられる。入力端子ＩＮには入力信号が与えられる。グランド端子ＧＮＤはグランド電位に接続されている。出力部２４、電源端子ＶＤＤ２、出力端子ＯＵＴ、グランド端子ＧＮＤを備えている。電源端子ＶＤＤ２には高電圧電源ＶＤＤＨから電圧が与えられる。

入力部２において、電源端子ＶＤＤ１には低電圧電源線Ｌ１が接続され、グランド端子ＧＮＤには共通電源線ＬＣが接続されている。入力端子ＩＮはバッファ回路５、インバータ回路６を介してレベルシフト部３に接続されている。バッファ回路５およびインバータ回路６は低電圧電源線Ｌ１から給電される。低電圧電源線Ｌ１と共通電源線ＬＣとの間に、ｐチャンネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと称す）７および抵抗８の直列回路が接続される。ＰＭＯＳ７のゲートは入力端子ＩＮに接続される。ＰＭＯＳ７は第２ＭＯＳＦＥＴとして機能し、抵抗８は第３抵抗機能素子として機能するものである。ＰＭＯＳ７および抵抗８によりオフ固定回路が構成される。低電圧電源線Ｌ１と入力端子ＩＮとの間には抵抗９が接続されている。

レベルシフト部３は、ｐチャンネル・カレントミラー型の差動アンプを用いた構成で、２個のｐチャンネル型ＭＯＳＦＥＴ１０、１１および２個のｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）１２、１３から構成されている。レベルシフト部３および出力部４は高電圧電源線Ｌ２から給電される。また、レベルシフト部３と共通電源線ＬＣとの間にｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１４が直列に接続されている。ＮＭＯＳ１４は、動作制御用スイッチとして機能するもので、第１ＭＯＳＦＥＴとして設けられたものである。

ＰＭＯＳ１０は、ソースが高電圧電源線Ｌ２に接続され、ドレインがＮＭＯＳ１２のドレイン・ソース間およびＮＭＯＳ１４のドレイン・ソース間を介して共通電源線ＬＣに接続されている。ＰＭＯＳ１１は、ソースが高電圧電源線Ｌ２に接続され、ドレインがＮＭＯＳ１３のドレイン・ソース間を介してＮＭＯＳ１４のドレイン・ソース間を介して共通電源線ＬＣに接続されている。ＰＭＯＳ１０のゲートはＰＭＯＳ１１のドレインに接続され、ＰＭＯＳ１１のゲートはＰＭＯＳ１０のドレインに接続されている。ＰＭＯＳ１１のドレインは出力部４に接続される。

出力部４において、バッファ回路１５は、高電圧電源線Ｌ２から給電されるように設けられ、レベルシフト部３のＰＭＯＳ１１のドレインから入力される信号を出力端子ＯＵＴに出力する。バッファ回路１５の入力端子と高電圧電源線Ｌ２との間に抵抗１６が接続されている。

抵抗９は、入力端子ＩＮの電位をプルアップするための抵抗で、第１の電位設定回路であり、第１抵抗機能素子である。抵抗１６は、出力端子ＯＵＴの電位をプルアップする為の抵抗で、第２の電位設定回路であり、第２抵抗機能素子である。ＰＭＯＳ７および抵抗８はＮＭＯＳ１４を駆動制御するオフ固定回路である。抵抗８はプルダウン抵抗として機能する。ＮＭＯＳ１４は動作制御スイッチとして機能するものである。

次に、上記構成の作用について図２も参照しながら説明する。
図２（ａ）、（ｂ）に示しているように、高電圧電源ＶＤＤＨの電源電圧が立ち上った（時刻ｔ０）後、低電圧電源ＶＤＤＬの電源電圧が立上る（時刻ｔ１）までに時間を要する場合がある。また、低電圧電源ＶＤＤＬの電源立上りが高電圧電源ＶＤＤＨに比べてゆっくり上昇することがある。このように、高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬとの立ち上がりに時間ずれが生ずるときには、入力端子ＩＮ側の電位が変動することで出力端子ＯＵＴの電位ＶＯＵＴが不安定になることがある。この実施形態では、このような場合に、その不安定な入力端子ＩＮの電位に影響を受けて出力端子ＯＵＴの電位が変動するのを抑制することができる。

まず、図２（ａ）に示すように、時刻ｔ０で高電圧側の電源端子ＶＤＤ２の電圧が立ち上がった時点では、まだ低電圧側の電源端子ＶＤＤ１の電圧が立ち上がっていない（図２（ｂ）参照）。このため、低電圧電源線Ｌ２の電位はグランド電位に近く、抵抗８はプルダウン抵抗として機能する。ＮＭＯＳ１４のゲート電圧はほぼグランドレベルであるからオフ状態となり、レベルシフト部３は動作しない状態である。

上記構成において、入力端子ＩＮへの外部からの入力信号がないハイインピーダンス状態では、入力端子ＩＮの電位はプルアップ抵抗９により低電圧電源線Ｌ１の電位に追随して変化する。この結果、低電圧電源ＶＤＤ１が時刻ｔ１から徐々に立ち上がっていくと、入力端子ＩＮへの入力信号がない状態における入力端子ＩＮの電位ＶＩＮは、図２（ｃ）に示すように、低電圧側の電源端子ＶＤＤ１の電位と共に上昇する。

また、図２（ｄ）に示すように、バッファ回路５の出力電圧Ｖ１も同様に低電圧電源線Ｌ１の電圧（低電圧側の電源端子ＶＤＤ１の電圧）と共に上昇する。インバータ回路６は、図２（ｅ）に示すように、初期的にはローレベルの出力状態であり、低電圧電源線Ｌ１の電圧上昇に伴って動作可能な状態に移行するが、このときには入力信号のレベルがハイレベルに移行することでローレベルの出力状態が保持される。

レベルシフト部３のＮＭＯＳ１２は、バッファ回路５からゲートに図２（ｄ）に示すように変化する電圧Ｖ１が与えられるので、時刻ｔ１から電圧Ｖ１が上昇することで徐々にオン状態に移行し、ドレイン・ソース間の電位がほぼ等しくなる。これにより、接続ノードＡおよびＢの電位ＶＡとＶＢの差がなくなり、図２（ｇ）に示すようにほぼ同電位となる。また、レベルシフト部３のＮＭＯＳ１３は、インバータ回路６からゲートにローレベルの信号が与えられているのでオフ状態が保持されており、接続ノードＢの電位が出力の電圧Ｖ３に影響を与えることがない。

ＮＭＯＳ１３がオフ状態にあるので、バッファ回路１５の入力部分つまりＮＭＯＳ１３のドレインは、図２（ｈ）に示すように、プルアップ抵抗１６により高電圧電源線Ｌ２の電位にプルアップされた状態である。これにより、ＰＭＯＳ１０はゲートにハイレベルのバイアスが与えられた状態となり、オフ状態が保持される。また、ＰＭＯＳ１１はソース・ドレイン間が同電位に保持されることで、両端子間のオンオフの状態は無関係な状態となっている。一方、バッファ回路１５の入力電圧Ｖ３がハイレベルに保持されていることで、出力端子ＯＵＴの出力電圧ＶＯＵＴは、図２（ｉ）に示すように、高電圧電源線Ｌ２の電圧が出力された状態となる。

この結果、入力端子ＩＮの電圧ＶＩＮが低電圧電源ＶＤＤ１の立ち上がりに伴って変化する場合でも、その変化に応じたレベルシフト部３のＮＭＯＳ１２、１３などの動作状態に拘わらず、出力端子ＯＵＴの出力電圧ＶＯＵＴをハイレベルの状態に保持させることができる。

このような第１実施形態では、入力端子ＩＮと低電圧電源線Ｌ１との間に抵抗９を接続し、出力端子ＯＵＴと高電圧電源線Ｌ２との間に抵抗１６接続し、入力端子ＩＮがハイインピーダンス状態ではＮＭＯＳ１４をオフ状態に保持するＰＭＯＳ７、抵抗８によるオフ固定回路を設ける構成とした。

これにより、入力端子ＩＮがハイインピーダンス状態で電源電圧が立ち上がる場合に、入力端子ＩＮおよび出力端子ＯＵＴを抵抗９、１６によりプルアップすることで安定な状態に保持することができる。これにより、レベルシフト部３の動作を停止させることで低消費電力化を図る構成としながら、高電圧電源ＶＤＤ１および低電圧電源ＶＤＤ２の立ち上がりタイミングのずれに伴う不安定な動作を解消して出力端子ＯＵＴの出力電圧ＶＯＵＴを変動させることがないようにすることができる。

（第２実施形態）
図３は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、レベルシフト回路２１は、動作制御スイッチとして、レベルシフト部３ａとして、前述の構成におけるｐチャンネル型ＭＯＳＦＥＴとｎチャンネル型ＭＯＳＦＥＴを入れ替えた構成としている。また、動作制御スイッチをｐチャンネル型ＭＯＳＦＥＴ１４ａを用いて構成している。

すなわち、図３において、レベルシフト回路２１は、入力部２ａ、レベルシフト部３ａ、出力部４ａから構成されている。入力部２ａにおいて、入力端子ＩＮはバッファ回路５、インバータ回路６を介してレベルシフト部３ａに接続されている。オフ固定回路は、高電圧電源線Ｌ２と共通電源線ＬＣとの間に、抵抗８ａおよびｎチャンネル型ＭＯＳＦＥＴ７ａの直列回路を接続した構成である。ＮＭＯＳ７ａのゲートは入力端子ＩＮに接続される。共通電源線ＬＣと入力端子ＩＮとの間には抵抗９ａが接続されている。

レベルシフト部３ａは、ｎチャンネル・カレントミラー型の差動アンプを用いた構成で、２個のｎチャンネル型ＭＯＳＦＥＴ１０ａ、１１ａおよび２個のｐチャンネル型ＭＯＳＦＥＴ１２ａ、１３ａから構成されている。レベルシフト部３ａおよび出力部４ａは高電圧側電源端子ＶＤＤ２から高電圧が給電される。また、レベルシフト部３ａと高電圧側電源線Ｌ２との間にｐチャンネル型ＭＯＳＦＥＴ１４ａが直列に接続されている。

ＮＭＯＳ１０ａは、ソースが共通電源線ＬＣに接続され、ドレインがＰＭＯＳ１２ａのドレイン・ソース間およびＰＭＯＳ１４ａのドレイン・ソース間を介して高電圧側電源線Ｌ２に接続されている。ＮＭＯＳ１１ａは、ソースが共通電源線ＬＣに接続され、ドレインがＰＭＯＳ１３ａのドレイン・ソース間およびＰＭＯＳ１４のドレイン・ソース間を介して高電圧側電源線Ｌ２に接続されている。ＮＭＯＳ１０ａのゲートはＮＭＯＳ１１ａのドレインに接続され、ＮＭＯＳ１１ａのゲートはＮＭＯＳ１０ａのドレインに接続されている。ＮＭＯＳ１１ａのドレインは出力部４に接続される。

出力部４ａにおいて、バッファ回路１５は、高圧側電源線Ｌ２から給電されるように設けられ、レベルシフト部３ａのＮＭＯＳ１１ａのドレインから入力される信号を出力端子ＯＵＴに出力する。バッファ回路１５の入力端子と共通電源線ＬＣとの間に抵抗１６ａが接続されている。

抵抗９ａは、入力端子ＩＮの電位をプルダウンするための抵抗で、第１の電位設定回路であり、第１抵抗機能素子である。抵抗１６ａは、出力端子ＯＵＴの電位をプルダウンするための抵抗で、第２の電位設定回路であり、第２抵抗機能素子である。ＮＭＯＳ７ａおよび抵抗８ａはＰＭＯＳ１４ａを駆動制御するオフ固定回路である。抵抗８ａは第３抵抗機能素子であり、ＰＭＯＳ１４ａは第２ＭＯＳＦＥＴとして機能するものである。また、抵抗８ａはプルアップ抵抗として機能する。ＰＭＯＳ１４ａは動作制御スイッチとして機能するものである。

次に、上記構成の作用について説明する。第１実施形態と同様に、高電圧側の電源端子ＶＤＤ２の電圧が立ち上った後、低電圧側の電源端子ＶＤＤ１の電圧が立上るまでに時間を要する場合を想定する。高電圧側の電源端子ＶＤＤ２の電位が立ち上がった時点では、まだ低電圧側の電源端子ＶＤＤ１の電位が立ち上がっていないので、低電圧電源線Ｌ２の電位はグランド電位に近い。

上記構成において、入力端子ＩＮへの外部からの入力信号がないハイインピーダンス状態では、入力端子ＩＮの電位はプルダウン抵抗９ａにより共通電源線ＬＣの電位に固定される。この結果、ＮＭＯＳ７ａもオフ状態となり、抵抗８ａはプルアップ抵抗として機能し、ＰＭＯＳ１４ａのゲート電位がソースと同電位となりオフ状態となる。これにより、レベルシフト部３ａは動作しない状態である。

低電圧側の電源端子ＶＤＤ１の電位が徐々に立ち上がっていくと、バッファ回路５およびインバータ回路６が動作電源を与えられて動作し始める。しかし、この状態で、入力端子ＩＮの電位はグランド電位に固定されたローレベル状態であるから、バッファ回路５の出力電圧Ｖ１はローレベルが保持され、インバータ回路６はハイレベルの信号を出力するようになる。この状態では、ＰＭＯＳ１４ａがオフ状態に保持されているので、ＮＭＯＳ１１ａのドレインはプルダウン抵抗１６ａによりローレベルが保持され、オフ状態である。したがって、レベルシフト部３ａのＰＭＯＳ１２ａ、１３ａは、オンオフの動作が変動することがあるが、それらの動作状態に影響を受けることなく出力端子ＯＵＴの出力電圧ＶＯＵＴをローレベルに保持させることができる。

この結果、入力端子ＩＮの電圧ＶＩＮが低電圧電源ＶＤＤ１の立ち上がりに伴って変化する場合でも、その変化に応じたレベルシフト部３ａのＰＭＯＳ１２ａ、１３ａなどの動作状態に拘わらず、出力端子ＯＵＴの出力電圧ＶＯＵＴをローレベルの状態に保持させることができる。
したがって、このような第２実施形態によっても、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図４は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。図４に示すように、レベルシフト回路３１は、出力部４ａとして、高電圧電源線Ｌ２に接続してプルアップ抵抗として設けていた抵抗１６に代えて、プルダウン抵抗として共通電源線ＬＣに接続する抵抗１６ａを設けている。抵抗１６ａは、第２抵抗機能素子であり、第２の電位設定回路に相当している。

また、バッファ回路１５に代えてインバータ回路３２を設けている。レベルシフト部３の出力としてＰＭＯＳ１０のドレイン、ＰＭＯＳ１１のゲートを接続した部分の出力を用い、インバータ回路３２の入力端子に入力するように構成している。レベルシフト部３は第１実施形態と異なり、出力電圧の位相が逆になっているが、インバータ回路３２により反転させることで第１実施形態と同等の出力ＶＯＵＴを得る構成である。

次に、上記構成の作用について説明する。第１実施形態と同様に、高電圧側の電源端子ＶＤＤ２の電圧が立ち上った後、低電圧側の電源端子ＶＤＤ１の電圧が立上るまでに時間を要する場合を想定する。高電圧側の電源端子ＶＤＤ２の電位が立ち上がった時点では、まだ低電圧電源ＶＤＤ１が立ち上がっていないので、低電圧電源線Ｌ２の電位はグランド電位に近い。したがって、抵抗８はプルダウン抵抗として機能し、ＮＭＯＳ１４はオフ状態となり、レベルシフト部３は動作しない状態である。

上記構成において、入力端子ＩＮへの入力信号がないハイインピーダンス状態では、電位ＶＩＮは、低電圧側の電源端子ＶＤＤ１が時刻ｔ１から徐々に上昇するのに追随して上昇する。また、バッファ回路５の出力電圧Ｖ１も同様に低電圧電源ＶＤＤ１の電位と共に上昇する。インバータ回路６は、入力レベルがハイレベルに移行することでローレベルの出力状態が保持される。

レベルシフト部３のＮＭＯＳ１２は、バッファ回路５からゲートに電圧Ｖ１が与えられるので、時刻ｔ１から電圧Ｖ１が上昇することで徐々にオン状態に移行し、ドレイン・ソース間の電位がほぼ等しくなる。このとき、ＮＭＯＳ１４はオフ状態であるから、レベルシフト部３の出力となる電圧Ｖ３は、抵抗１６ａにより共通電源線ＬＣの電位にプルダウンされてローレベルに固定された状態である。

また、レベルシフト部３の出力電圧Ｖ３はがローレベルであることから、ＰＭＯＳ１１はオンとなり、ノードＣであるドレインの電位がハイレベルになることでＰＭＯＳ１０をオフ状態に保持する。この結果、インバータ回路３２は、電圧Ｖ３を反転して出力するので、出力端子ＯＵＴからは、ハイレベルの出力電圧ＶＯＵＴが出力された状態である。

この結果、入力端子ＩＮの電圧ＶＩＮが低電圧電源線Ｌ１の立ち上がりに伴って変化する場合でも、その変化に応じたレベルシフト部３のＮＭＯＳ１２、１３などの動作状態に拘わらず、出力端子ＯＵＴの出力電圧ＶＯＵＴをハイレベルの状態に保持させることができる。したがって、このような第３実施形態によっても、第１実施形態と同様の効果を得ることができるようになる。

（第４実施形態）
図５は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、出力部４ｃとして、バッファ回路１５に代えて、インバータ回路３２を設ける構成としている。

上記構成によれば、第１実施形態とは位相が反転した状態で出力端子ＯＵＴから出力電圧ＶＯＵＴが出力される。すなわち、前述のように、入力端子ＩＮがハイインピーダンス状態で、電源端子ＶＤＤ２の電位の立上り後、電源端子ＶＤＤ１の電位が立上るまでに時間を要する場合に、出力電圧ＶＯＵＴはハイレベルではなく、インバータ回路３２を介してローレベルの電圧が出力される。また、入力端子ＩＮの入力電圧ＶＩＮがローレベルでは、出力端子ＯＵＴの出力電圧ＶＯＵＴはハイレベルとして出力される。
このような第４実施形態においても、出力電圧ＶＯＵＴが反転することを除いて、第１実施形態と同様の作用効果を得ることができる。

（第５実施形態）
図６は第５実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、第３実施形態で出力部４ｂとして設けたインバータ回路３２をバッファ回路１５に置き換えた構成である。したがって、第３実施形態における出力端子ＯＵＴの出力電圧ＶＯＵＴを、インバータ回路３２を用いないことで反転させた出力とするものである。
このような第５実施形態によっても、出力電圧ＶＯＵＴが反転することを除いて、第３実施形態と同様の作用効果を得ることができる。

（第６実施形態）
図７は第６実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で用いた抵抗８、９、１６に代えて、抵抗機能素子としてＭＯＳＦＥＴを設ける構成としている。ＩＣ回路などを形成する場合には、抵抗素子として機能するようにＭＯＳＦＥＴを用いることで、別途に抵抗素子を設けることなく実現できるようにしている。

図７に示すように、抵抗８に代えて、ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）８ｂのドレイン・ソース間を接続している。ＮＭＯＳ８ｂのゲートは高電圧電源線Ｌ２に接続されている。ＮＭＯＳ８ｂは、高電圧電源ＶＤＤ２が立ち上がると常時オン状態になるので、ドレイン・ソース間のオン抵抗が抵抗として機能する。

抵抗９に代えて、ｐチャンネル型ＭＯＳＦＥＴ９ｂのソース・ドレイン間を接続している。ＰＭＯＳ９ｂのゲートは共通電源線ＬＣに接続されている。抵抗１６に代えて、ｐチャンネル型ＭＯＳＦＥＴ１６ｂのソース・ドレイン間を接続している。ＰＭＯＳ１６ｂのゲートは同じく共通電源線ＬＣに接続されている。ＰＭＯＳ９ｂ、１６ｂはゲートがグランドＧＮＤに固定されるので常時オン状態になり、ソース・ドレイン間のオン抵抗が抵抗として機能する。
したがって、このような第６実施形態によっても第１実施形態とほぼ同様の作用効果を得ることができる。

（第７実施形態）
図８は第７実施形態を示すもので、以下、第６実施形態と異なる部分について説明する。この実施形態では、第６実施形態で用いたＮＭＯＳ８ｂ、ＰＭＯＳ９ｂ、１６ｂに代えて、常時オン型のＭＯＳＦＥＴとして、ディプレッション型のＭＯＳＦＥＴ８ｃ、９ｃ、１６ｃを設けている。ディプレッション型のＭＯＳＦＥＴは、閾値電圧がゼロであり、ゲートに電圧が印加されていない状態でオン状態のものである。

図８に示すように、ＮＭＯＳ８ｂに代えて、ディプレッション型でｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）８ｃのドレイン・ソース間を接続している。ＮＭＯＳ８ｃのゲートは低電圧電源線Ｌ１に接続されている。ＮＭＯＳ８ｃは、閾値電圧がゼロであるから常時オン状態になるので、ドレイン・ソース間のオン抵抗が抵抗として機能する。

ＰＭＯＳ９ｂに代えて、ディプレッション型でｐチャンネル型ＭＯＳＦＥＴ９ｃのソース・ドレイン間を接続している。ＰＭＯＳ９ｃのゲートは共通電源線ＬＣに接続されている。ＰＭＯＳ１６ｂに代えて、ディプレッション型でｐチャンネル型ＭＯＳＦＥＴ１６ｃのソース・ドレイン間を接続している。ＰＭＯＳ１６ｃのゲートは同じく共通電源線ＬＣに接続されている。ＰＭＯＳ９ｃ、１６ｃはゲートがグランドＧＮＤに固定されるので常時オン状態であり、ソース・ドレイン間のオン抵抗が抵抗として機能する。
したがって、このような第７実施形態によっても第１実施形態とほぼ同様の作用効果を得ることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

上記各実施形態では、第１および第２の電位設定回路として第１抵抗機能素子に相当する抵抗９、９ａや第２抵抗素子に相当する１６、１６ａ、あるいはＭＯＳＦＥＴ９ｂ、９ｃやＭＯＳＦＥＴ１６ｂ、１６ｃを設ける構成としたが、これに限らず、抵抗機能素子として動作する種々の素子を用いることができるし、抵抗以外に所定電位に電位を固定する種々の電位設定回路を用いることができる。

第３抵抗機能素子として抵抗８、８ａ、あるいはＭＳＯＦＥＴ８ｂ、８ｃを設ける構成としたが、これに限らず、抵抗機能素子として動作する種々の素子を用いることができる。

常時オン状態となるＭＯＳＦＥＴ９ｂ、９ｃ、１６ｂ、１６ｃを、ゲートバイアスの接続方式により通常の閾値電圧のＭＯＳＦＥＴを用いたり、ディプレッション型のＭＯＳＦＥＴを用いるようにしたが、これ以外にも常時オン状態となるように構成された種々のＭＯＳＦＥＴを用いることができる。

上記各実施形態では、第１電圧および第２電圧を正の電圧の場合で説明したが、負の電圧の回路に適用することもできる。

図面中、１、２１、３１、４１、５１、６１、７１はレベルシフト回路、２、２ａ、２ｂ、２ｃは入力部、３、３ａはレベルシフト部、４、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆは出力部、７はｐチャンネル型ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ、オフ固定回路）、７ａはｎチャンネル型ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ、オフ固定回路）、８、８ａ、８ｂは抵抗（第３抵抗機能素子、オフ固定回路）、８ｃはｎチャンネル型ＭＯＳＦＥＴ（オフ固定回路）、９、９ａは抵抗（第１の電位設定回路、第１抵抗機能素子）、９ｂはｐチャンネル型ＭＯＳＦＥＴ（第１の電位設定回路）、９ｃはディプレッション型のｐチャンネル型ＭＯＳＦＥＴ（第１の電位設定回路）、１４はｎチャンネル型ＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ、動作制御用スイッチ）、１４ａはｐチャンネル型ＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ、動作制御用スイッチ）、１６、１６ａは抵抗（第２の電位設定回路、第２抵抗機能素子）、１６ｂはｐチャンネル型ＭＯＳＦＥＴ（第２の電位設定回路）、１６ｃはディプレッション型のｐチャンネル型ＭＯＳＦＥＴ（第２の電位設定回路）である。

Claims (7)

1. 共通電源線（ＬＣ）に対して第１電圧が与えられる第１電源線（Ｌ１）および前記第１電圧と異なる第２電圧が与えられる第２電源線（Ｌ２）を有し、前記第１電源線の第１電圧に基づく入力信号が入力端子に与えられると前記第２電源線の第２電圧に基づく出力信号に変換して出力端子に出力するレベルシフト回路であって、
   前記共通電源線と前記第２電源線との間に設けられ前記第２電圧の供給を受けて動作するレベルシフト部（３）と、
   前記レベルシフト部の動作を制御する動作制御用スイッチ（１４、１４ａ）と、
   前記入力端子がハイインピーダンス状態のときに前記入力端子を所定電位に固定する第１の電位設定回路（９、９ａ、９ｂ、９ｃ）と、
   前記入力端子がハイインピーダンス状態のときに前記出力端子を所定電位に固定する第２の電位設定回路（１６、１６ａ、１６ｂ、１６ｃ）と、
   前記第１電源線の電圧が前記第１電圧に達していない状態では、前記動作制御用スイッチをオフ状態に固定して前記レベルシフト部の動作を禁止するオフ固定回路（７、８、７ａ、８ａ、８ｂ、８ｃ）と
   を備えたことを特徴とするレベルシフト回路。
2. 請求項１に記載のレベルシフト回路において、
   前記第１の電位設定回路は、前記入力端子と前記第１電源線との間に設けられる第１抵抗機能素子（９、９ｂ、９ｃ）であり、
   前記第２の電位設定回路は、前記出力端子と前記第２電源線との間に設けられる第２抵抗機能素子（１６、１６ｂ、１６ｃ）であり、
   前記オフ固定回路は、前記第１電源線と前記入力端子との間の電位差が所定以上になると前記動作制御用スイッチへ（１４）の動作信号を出力する回路（７、８、８ｂ、８ｃ）である
   ことを特徴とするレベルシフト回路。
3. 請求項１に記載のレベルシフト回路において、
   前記第１の電位設定回路は、前記入力端子と前記共通電源線との間に設けられる第１抵抗機能素子（９ａ）であり、
   前記第２の電位設定回路は、前記出力端子と前記共通電源線との間に設けられる第２抵抗機能素子（１６ａ）であり、
   前記オフ固定回路は、前記共通電源線と前記入力端子との間の電位差が所定以上になると前記動作制御用スイッチ（１４ａ）への動作信号を出力する回路（７ａ、８ａ）である
   ことを特徴とするレベルシフト回路。
4. 請求項１から３の何れか一項に記載のレベルシフト回路において、
   前記動作制御用スイッチは、前記レベルシフト部に直列に接続した第１ＭＯＳＦＥＴ（１４、１４ａ）であり、
   前記オフ固定回路は、前記第１ＭＯＳＦＥＴのゲートバイアスを与える第３抵抗機能素子（８、８ａ、８ｂ、８ｃ）と、この第３抵抗機能素子に通電するように設けられ前記第１の電位設定回路による所定電位と前記入力端子との間の電位差が所定以上になると動作する第２ＭＯＳＦＥＴ（７、７ａ）とを備えた
   ことを特徴とするレベルシフト回路。
5. 請求項２から４の何れか一項に記載のレベルシフト回路において、
   前記第１抵抗機能素子および前記第２抵抗機能素子は、抵抗素子（９、９ａ、１６、１６ａ）である
   ことを特徴とするレベルシフト回路。
6. 請求項２または３に記載のレベルシフト回路において、
   前記第１抵抗機能素子および前記第２抵抗機能素子は、常時オン状態となるように接続されたＭＯＳＦＥＴ（９ｂ、１６ｂ）を有する
   ことを特徴とするレベルシフト回路。
7. 請求項１から６のいずれか一項に記載のレベルシフト回路において、
   前記オフ固定回路は、ソースが前記共通電源線に接続され、ドレインが前記動作制御スイッチの制御端子に接続され、ゲートが前記第１電源線に接続される常時オン状態のＭＯＳＦＥＴ（９ｃ、１６ｃ）を有する
   ことを特徴とするレベルシフト回路。

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