JPH03184373A - メモリ集積回路の製造方法 - Google Patents
メモリ集積回路の製造方法Info
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- JPH03184373A JPH03184373A JP2323394A JP32339490A JPH03184373A JP H03184373 A JPH03184373 A JP H03184373A JP 2323394 A JP2323394 A JP 2323394A JP 32339490 A JP32339490 A JP 32339490A JP H03184373 A JPH03184373 A JP H03184373A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はスタティク又はダイナミック・ランダム・アク
セス・メモリ（ＳＲＡＭ又はＤＲＡＭメモリ）の領域を
形成するメモリ集積回路及びその製造方法に関する。
セス・メモリ（ＳＲＡＭ又はＤＲＡＭメモリ）の領域を
形成するメモリ集積回路及びその製造方法に関する。
ＲＡＭを製造する際に直面する困難の一つは、ＲＡＭが
基板即ち活性領域に発生する寄生少数キャリアに敏感で
あり、またメモリ内のいくつかの領域に蓄積してその電
圧を変化させることがあり、従ってその少なくとも一つ
のメモリ・ポイントの論理状態を変化させるということ
に係ることである。
基板即ち活性領域に発生する寄生少数キャリアに敏感で
あり、またメモリ内のいくつかの領域に蓄積してその電
圧を変化させることがあり、従ってその少なくとも一つ
のメモリ・ポイントの論理状態を変化させるということ
に係ることである。
これらの少数キャリアはシリコン基板内で電子ホール対
を形成させるα粒子により発生し易い。
を形成させるα粒子により発生し易い。
更に、アクセス・トランジスタの場合は、飽和モードで
活性領域に周知の衝突電離現象を原因としてこのような
少数キャリアを発生させるので、読み出しの際にもこの
ような少数キャリアが発生することがある。
活性領域に周知の衝突電離現象を原因としてこのような
少数キャリアを発生させるので、読み出しの際にもこの
ような少数キャリアが発生することがある。
ダイナミックＲＡＭメモリの場合は、寄生少数キャリア
は、例えばメモリ・コンデンサを放電させること、従っ
てメモリ・ポイントの論理状態を変化させることがある
。
は、例えばメモリ・コンデンサを放電させること、従っ
てメモリ・ポイントの論理状態を変化させることがある
。
スタティクＲＡＭメモリの場合は、発生した電荷が高抵
抗値の抵抗により通常の４トランジスタのメモリ・ポイ
ントに急速に蓄積されると、寄生少数キャリアがメモリ
・ポイントのバイステーブル・フリップ・フロップの論
理状態を変化させることがある。
抗値の抵抗により通常の４トランジスタのメモリ・ポイ
ントに急速に蓄積されると、寄生少数キャリアがメモリ
・ポイントのバイステーブル・フリップ・フロップの論
理状態を変化させることがある。
以下、理解を容易にするために、高抵抗値の抵抗を備え
た４トランジスタを含むスタティクＲＡＭメモリ・ポイ
ントの実施例に説明を限定させる。
た４トランジスタを含むスタティクＲＡＭメモリ・ポイ
ントの実施例に説明を限定させる。
勿論、本発明は、この型式のメモリに制限されるもので
はなく、全てのスタテイク及びダイナミックＲＡＭメモ
リに適用される。
はなく、全てのスタテイク及びダイナミックＲＡＭメモ
リに適用される。
従来技術の欠点を、第１図及び第２図に関連して説明す
る。
る。
第１図には、通常のＳＲＡＭメモリ・ポイントの全ての
要素ではなく、極めて制限された領域に２つの高抵抗Ｒ
のうちの一方の接触領域であるｎ゛領域１のみについて
示されている。前記抵抗Ｒは４個のＭＯＳ トランジス
タを備えた通常のＳＲＡＭメモリ・ポイントの基本的な
要素のうちの一つをなす。第１図はメモリ構造を示すこ
とを意図したものではなく、単に寄生少数キャリアの好
ましくない影響を明らかにするためのものである。
要素ではなく、極めて制限された領域に２つの高抵抗Ｒ
のうちの一方の接触領域であるｎ゛領域１のみについて
示されている。前記抵抗Ｒは４個のＭＯＳ トランジス
タを備えた通常のＳＲＡＭメモリ・ポイントの基本的な
要素のうちの一つをなす。第１図はメモリ構造を示すこ
とを意図したものではなく、単に寄生少数キャリアの好
ましくない影響を明らかにするためのものである。
更に、第１図はＰ−基板２に形成されている構造を示す
ものであり、Ｐ−基板２にはｎ−井戸３が形成されてい
る。第１図は複数の電子ホール対を発生するα粒子の影
響を示している。負の電荷即ち電子は、高抵抗Ｒの電気
的な接触を確立するｎ＋領域１に向って流れる。これら
の電子が０９領域１に収束する理由は、少数キャリアを
発生するＰ−領域が通常、高抵抗Ｒの電圧Ｖｃｃ （例
えば５ボルト）より低い電圧Ｖ、、（例えば接地）に設
定されているからである。通常のトランジスタＳＲＡＭ
メモリでは、ｎ１領域１がフリップ・フロップの２トラ
ンジスタのうちの一方のドレインと、他方のトランジス
タのゲートとに接続されている。Ｐ−基板２に発生する
キャリアが多くなり過ぎると、少数キャリアはｎ１領域
１の電圧を変化させ、誤ってフリップ・フロップを不要
にトリガさせてしまう。
ものであり、Ｐ−基板２にはｎ−井戸３が形成されてい
る。第１図は複数の電子ホール対を発生するα粒子の影
響を示している。負の電荷即ち電子は、高抵抗Ｒの電気
的な接触を確立するｎ＋領域１に向って流れる。これら
の電子が０９領域１に収束する理由は、少数キャリアを
発生するＰ−領域が通常、高抵抗Ｒの電圧Ｖｃｃ （例
えば５ボルト）より低い電圧Ｖ、、（例えば接地）に設
定されているからである。通常のトランジスタＳＲＡＭ
メモリでは、ｎ１領域１がフリップ・フロップの２トラ
ンジスタのうちの一方のドレインと、他方のトランジス
タのゲートとに接続されている。Ｐ−基板２に発生する
キャリアが多くなり過ぎると、少数キャリアはｎ１領域
１の電圧を変化させ、誤ってフリップ・フロップを不要
にトリガさせてしまう。
これらの欠点の一部を除去するため、第２図に示すよう
に、Ｐ−基板の代りに、ｎ−基板４を用いる改善をした
ものがある。このｎ−基板４の表面にメモリ・ポイント
を実現したＰ−井戸５が形成されている。この場合に、
「基板４は電圧ＶＣＣに設定され、Ｐ−井戸５は電圧ｖ
１１．に設定される。次いで、Ｐ−井戸５に発生した電
子が下のｎ−基板４に向って選択的に流れる。その結果
、電流がかなり減少してＰ−基板２の電圧を変化させし
まう。
に、Ｐ−基板の代りに、ｎ−基板４を用いる改善をした
ものがある。このｎ−基板４の表面にメモリ・ポイント
を実現したＰ−井戸５が形成されている。この場合に、
「基板４は電圧ＶＣＣに設定され、Ｐ−井戸５は電圧ｖ
１１．に設定される。次いで、Ｐ−井戸５に発生した電
子が下のｎ−基板４に向って選択的に流れる。その結果
、電流がかなり減少してＰ−基板２の電圧を変化させし
まう。
このような技術は、効率的なものであるが、全ての場合
に用いることはできない。特に、ＣＭＯＳ技術により通
常形成される論理回路と、メモリ、例えばＳＲＡＭメモ
リを構成する回路とを備えたメモリ集積回路を実現する
ときは、Ｐ−によりドープされた基板であって、局部的
にはｎ−によりドープされた井戸が形成されているもの
を用いれば更に効果的なことが証明されている。ＣＭＯ
Ｓ技術において、ＭＯＳ トランジスタの速度はその基
板（又は井戸）のドーピング・レベルに直接関連してい
ることが知られている。ドーピング・レベルが低くなる
ほど、トランジスタは速くなる。逆導電型の基板に井戸
が形成されているときは、この井戸は必然的に基板より
多くドープされれいるので、基板に形成されているトラ
ンジスタを本質的に遅くさせるものになっている。従っ
て、ｎ−基板に形成されているＰ−型の井戸よりも、Ｐ
−基板に直接ｎチャネル・トランジスタを形成するのが
好ましい。
に用いることはできない。特に、ＣＭＯＳ技術により通
常形成される論理回路と、メモリ、例えばＳＲＡＭメモ
リを構成する回路とを備えたメモリ集積回路を実現する
ときは、Ｐ−によりドープされた基板であって、局部的
にはｎ−によりドープされた井戸が形成されているもの
を用いれば更に効果的なことが証明されている。ＣＭＯ
Ｓ技術において、ＭＯＳ トランジスタの速度はその基
板（又は井戸）のドーピング・レベルに直接関連してい
ることが知られている。ドーピング・レベルが低くなる
ほど、トランジスタは速くなる。逆導電型の基板に井戸
が形成されているときは、この井戸は必然的に基板より
多くドープされれいるので、基板に形成されているトラ
ンジスタを本質的に遅くさせるものになっている。従っ
て、ｎ−基板に形成されているＰ−型の井戸よりも、Ｐ
−基板に直接ｎチャネル・トランジスタを形成するのが
好ましい。
（課題を解決するための手段）
この発明の目的は、前述の効果を得るように、Ｐ型の基
板に形成することができると共に、寄生少数キャリアか
ら好ましくない影響も受けないメモリ集積回路を製造す
ることにある。
板に形成することができると共に、寄生少数キャリアか
ら好ましくない影響も受けないメモリ集積回路を製造す
ることにある。
従って、本発明は複数のメモリを備えたメモリ集積回路
及びその製造方法を提供するものであって、本発明の特
徴によれば、 メモリ・ポイントのトランジスタを形成する基板がｎ−
によりドープされた基板により構成され、前記基板上に
は薄いＰ−によりドープされた層を設け、その領域を取
囲む全領域にイオン打込みをして、その層を局部的にｎ
−によりドープされた層に変換させることにより、メモ
リ・ポイントをなすトランジスタを形成するものである
。
及びその製造方法を提供するものであって、本発明の特
徴によれば、 メモリ・ポイントのトランジスタを形成する基板がｎ−
によりドープされた基板により構成され、前記基板上に
は薄いＰ−によりドープされた層を設け、その領域を取
囲む全領域にイオン打込みをして、その層を局部的にｎ
−によりドープされた層に変換させることにより、メモ
リ・ポイントをなすトランジスタを形成するものである
。
本発明の他の特徴によれば、メモリ集積回路を構成する
メモリは、スタティクＲＡＭメモリからなる。
メモリは、スタティクＲＡＭメモリからなる。
本発明の他の特徴によれば、メモリ集積回路を構成する
メモリはダイナミックＲＡＭメモリからなる。
メモリはダイナミックＲＡＭメモリからなる。
本発明の他の特徴によれば、前記メモリ集積回路が一つ
のメモリ・チップ上に構築されるときは、メモリ及びＣ
ＭＯＳ回路と、前記ＣＭＯＳ回路のｎチャネル・トラン
ジスタ及びＰチャネル・トランジスタとがそれぞれ前記
Ｐ−によりドープされた層の領域と、ｎ型のイオン打込
みにより変換された領域とに形成される。
のメモリ・チップ上に構築されるときは、メモリ及びＣ
ＭＯＳ回路と、前記ＣＭＯＳ回路のｎチャネル・トラン
ジスタ及びＰチャネル・トランジスタとがそれぞれ前記
Ｐ−によりドープされた層の領域と、ｎ型のイオン打込
みにより変換された領域とに形成される。
本発明は、更に、前記メモリ集積回路を製造する方法に
関する。
関する。
本発明の他の特徴によれば、前記メモリ製造方法は、以
下のステップ、即ち、 ｎ＋の１シリコン・ウェハにより形成された基板上に薄
いＰ−層を形成するステップと、フォトレジストを堆積
し、露光させ、かつエツチングして前記メモリ・ポイン
トのトランジスタを形成することになる複数の領域に複
数の小さなアイランドのみを形成した状態に保持するス
テップと、 付加的なドーパントを打込み、レジストにより被覆され
ていない全領域で前記Ｐ−層をｎ−層に変換するステッ
プと、 残りの前記Ｐ−層にメモリ・ポイントのトランジスタを
形成するステップと を備えている。
下のステップ、即ち、 ｎ＋の１シリコン・ウェハにより形成された基板上に薄
いＰ−層を形成するステップと、フォトレジストを堆積
し、露光させ、かつエツチングして前記メモリ・ポイン
トのトランジスタを形成することになる複数の領域に複
数の小さなアイランドのみを形成した状態に保持するス
テップと、 付加的なドーパントを打込み、レジストにより被覆され
ていない全領域で前記Ｐ−層をｎ−層に変換するステッ
プと、 残りの前記Ｐ−層にメモリ・ポイントのトランジスタを
形成するステップと を備えている。
更に、本発明の特徴によれば前記製造方法は、前記メモ
リ集積回路が前記チップ上にメモ回路とＣＭＯＳ回路と
を組み合わせたものとするときは、それぞれ、前記Ｐ−
によりドープされた層の領域と、イオン打込みによりｎ
−型に変換された領域とに、前記ＣＭＯＳ回路のｎチャ
ネル・トランジスタとチャネル・トランジスタとを形成
するものである。
リ集積回路が前記チップ上にメモ回路とＣＭＯＳ回路と
を組み合わせたものとするときは、それぞれ、前記Ｐ−
によりドープされた層の領域と、イオン打込みによりｎ
−型に変換された領域とに、前記ＣＭＯＳ回路のｎチャ
ネル・トランジスタとチャネル・トランジスタとを形成
するものである。
本発明の以上及び他の目的、特徴及び効果は添付する図
面を参照し、以下の好ましい実施例の詳細な説明から明
らかとなるであろう。
面を参照し、以下の好ましい実施例の詳細な説明から明
らかとなるであろう。
これらの図面は一つの図面内、又は一方の図面から他方
の図面にまたがって同一縮尺により描いたものではない
。特に、種々の層の厚さは、図面の読み取りが容易とな
るように任意の寸法により描かれている。
の図面にまたがって同一縮尺により描いたものではない
。特に、種々の層の厚さは、図面の読み取りが容易とな
るように任意の寸法により描かれている。
（実施例）
第３図及び第４図は本発明によるメモリ回路の連続的な
製造ステップを示す。
製造ステップを示す。
本発明による製造方法において、ｎ＋単結晶層６からな
る基板について説明する。ｎ＋単結晶層６の表面には、
薄いＰ−層７が形成される。このようなＰ−層７は、好
ましいものとして、エピタキシャル成長したものからな
る。
る基板について説明する。ｎ＋単結晶層６の表面には、
薄いＰ−層７が形成される。このようなＰ−層７は、好
ましいものとして、エピタキシャル成長したものからな
る。
次いで、フォトレジスト層が堆積され、露光され、及び
エツチングされることによりウェーハの特定位置に小さ
なレジスト・アイランド８のみが残される。次いで、小
さなレジスト・アイランド８により被覆されていない領
域にイオンを打込み、Ｐ−層７をｎ−によりドープされ
たｎ−領域９に変換させる。Ｐ−層７の厚さｅと、イオ
ン打込みエネルギ及び露光量とは選択される。これによ
って、付加的なドーパントをｎ−井戸から下のｎ゛領域
拡散する際に、このｎ０領域が表面に向って過度に移動
することなく、Ｐ−基板及びｎ−井戸を用いる通常の技
術において用いられたものと同一の濃度を保持させる。
エツチングされることによりウェーハの特定位置に小さ
なレジスト・アイランド８のみが残される。次いで、小
さなレジスト・アイランド８により被覆されていない領
域にイオンを打込み、Ｐ−層７をｎ−によりドープされ
たｎ−領域９に変換させる。Ｐ−層７の厚さｅと、イオ
ン打込みエネルギ及び露光量とは選択される。これによ
って、付加的なドーパントをｎ−井戸から下のｎ゛領域
拡散する際に、このｎ０領域が表面に向って過度に移動
することなく、Ｐ−基板及びｎ−井戸を用いる通常の技
術において用いられたものと同一の濃度を保持させる。
従って、ｎ型の基板においてＰ−によりドープされた残
りの領域は、Ｐ−擬似井戸７°を構成する。
りの領域は、Ｐ−擬似井戸７°を構成する。
これらのＰ−擬似井戸７゛にスタティク又はダイナミッ
クＲＡＭ型のメモリ・ポイントを容易に形成可能なこと
が理解される。同時に、ＣＭＯＳ技術による回路の一部
をなす複数のＰチャネル・トランジスタを実現するため
に用いる付加的なれ一井戸領域を同一基板上に形成する
ことができると共に、ＣＭＯＳ技術により、この回路の
一部をなす複数のｎチャネル・トランジスタをＰ−層に
直接実現する。
クＲＡＭ型のメモリ・ポイントを容易に形成可能なこと
が理解される。同時に、ＣＭＯＳ技術による回路の一部
をなす複数のＰチャネル・トランジスタを実現するため
に用いる付加的なれ一井戸領域を同一基板上に形成する
ことができると共に、ＣＭＯＳ技術により、この回路の
一部をなす複数のｎチャネル・トランジスタをＰ−層に
直接実現する。
基板のｎ＋単結晶層６は電圧ＶＣＣに設定され、Ｐ−擬
似井戸７°は電圧ＶＳＳに設定される。このようにして
前記基板をバイアスすることにより、Ｐ−擬似井戸７°
に発生するであろう寄生電子は、好ましいものとして、
下の０１単結晶層６へ流れ、これら３つの擬似井戸に配
置された前記回路を実用上で損なうことはない。
似井戸７°は電圧ＶＳＳに設定される。このようにして
前記基板をバイアスすることにより、Ｐ−擬似井戸７°
に発生するであろう寄生電子は、好ましいものとして、
下の０１単結晶層６へ流れ、これら３つの擬似井戸に配
置された前記回路を実用上で損なうことはない。
毀泣別
第４図に対応する構造は濃度が２．１０”ａｔ／ｃｍ”
のヒ素によりドープした００基板から形成される。この
ｎ＋基板上に、厚さｅが４μｍ、ドーパント濃度が１．
１０１！ｌａｔ／ｃｍ”のＰ−層をエピタキシャル成長
させた。次いで、エネルギが１１］０ｋｅＶ、かつ添加
量が１０”ａｔ／ｃｍ”でリン・イオン打込みした。こ
れらの条件において、エピタキシャル成長のＰ−層７に
約１０”ａｔ／ｃｍ”の濃度を有するｎ−領域９を形成
することができた。これらのｎ−領域９は下のｎ１単結
晶層６の０３領域に直接接触し、かつＰ−層７のうちで
イオン打込みされていない領域はＰ−のドーピング状態
を保持している。
のヒ素によりドープした００基板から形成される。この
ｎ＋基板上に、厚さｅが４μｍ、ドーパント濃度が１．
１０１！ｌａｔ／ｃｍ”のＰ−層をエピタキシャル成長
させた。次いで、エネルギが１１］０ｋｅＶ、かつ添加
量が１０”ａｔ／ｃｍ”でリン・イオン打込みした。こ
れらの条件において、エピタキシャル成長のＰ−層７に
約１０”ａｔ／ｃｍ”の濃度を有するｎ−領域９を形成
することができた。これらのｎ−領域９は下のｎ１単結
晶層６の０３領域に直接接触し、かつＰ−層７のうちで
イオン打込みされていない領域はＰ−のドーピング状態
を保持している。
使用し得るドーパントの種類に関して、勿論、本発明は
種々の変形が容易であり、当該技術分野に習熟する者に
明らかなことである。
種々の変形が容易であり、当該技術分野に習熟する者に
明らかなことである。
第１図は従来技術によるメモリ・ポイントの一部を概要
的に示す図、 第２図は改善された更に従来技術による同一のメモリ・
ポイントの一部を概要的に示す図、第３図は本発明によ
る処理ステップを示す図、第４図は本発明による付加的
な処理ステップを示す図である。 ６・・・ｎ゛単結晶層、 ７・・・Ｐ−層、 ７°・・・Ｐ−擬似井戸７゜ ８・・・抵抗アイランド、 ９・・・ｎ−領域。
的に示す図、 第２図は改善された更に従来技術による同一のメモリ・
ポイントの一部を概要的に示す図、第３図は本発明によ
る処理ステップを示す図、第４図は本発明による付加的
な処理ステップを示す図である。 ６・・・ｎ゛単結晶層、 ７・・・Ｐ−層、 ７°・・・Ｐ−擬似井戸７゜ ８・・・抵抗アイランド、 ９・・・ｎ−領域。
Claims (6)
- （１）複数のメモリを備えたメモリ集積回路において、 ｎ＾＋によりドープされた基板（６）を用いてメモリ・
ポイントのトランジスタを形成する基板を構成し、前記
基板の表面上にＰ＾−によりドープされた薄いＰ＾−層
（７）を備え、その領域（７）を取囲む全ての領域（９
）にイオン打込みをし、ｎ＾−によりドープされた層（
９）に変換することにより、前記メモリ・ポイントをな
す前記トランジスタを形成することを特徴とするメモリ
集積回路。 - （２）請求項１記載のメモリ集積回路において、前記メ
モリはスタティクＲＡＭメモリからなることを特徴とす
るメモリ集積回路。 - （３）請求項１記載のメモリ集積回路において、前記メ
モリはダイナミックＲＡＭメモリからなることを特徴と
するメモリ集積回路。 - （４）請求項１記載のメモリ集積回路において、更に少
なくとも一つのＣＭＯＳ型回路を備え、前記集積回路の
ｎチャネル・トランジスタ及びＰチャネル・トランジス
タは、それぞれ、前記イオン打込みによる変換によって
、前記Ｐ＾−によりドープされた層（７）の領域、及び
前記ｎ＾−によりドープされた領域（９）に形成されて
いることを特徴とするメモリ集積回路。 - （５）複数のメモリを備えたメモリ集積回路の製造方法
において、下記のステップ、即ち ｎ＾＋の一つの１シリコン・ウェハ（６）により形成さ
れた基板上に薄いＰ＾−層（７）を形成するステップと
、 前記メモリ・ポイントのトランジスタを形成することに
なる領域に小さなアイランドのみを残すようにフォトレ
ジストを堆積し、露光させ、かつエッチングするステッ
プと、 付加的なドーパントを打込み、レジスト（８）により被
覆されていない全領域（９）に前記Ｐ＾−層をｎ＾−層
に変換させるステップと、 前記Ｐ＾−によりドープされた層（７）にメモリ・ポイ
ントのトランジスタを形成するステップとを備えている
ことを特徴とするメモリ集積回路の製造方法。 - （６）請求項５記載のメモリ集積回路の製造方法におい
て、 更に、少なくとも一つのＣＭＯＳ型回路を備え、前記集
積回路のｎチャネル・トランジスタ及びＰチャネル・ト
ランジスタは、それぞれ、前記イオン打込みによる変換
により、前記Ｐ＾−によりドープされた層（７）の領域
、及び前記ｎ＾−によりドープされた領域（９）に形成
することを特徴とするメモリ集積回路の製造方法。
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|---|---|---|---|
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| FR8916007A FR2655197B1 (fr) | 1989-11-28 | 1989-11-28 | Circuit integre comprenant des memoires et son procede de fabrication. |
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|---|---|
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| JP3198512B2 JP3198512B2 (ja) | 2001-08-13 |
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|---|---|
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- 1990-11-22 DE DE69009157T patent/DE69009157T2/de not_active Expired - Fee Related
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| DE69009157D1 (de) | 1994-06-30 |
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