JPS5833867A - ダイナミツク・メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、高密度、高性能のメモリ・セルに関する。特
に、本発明は、簡単な処理ステップを使用して製造され
得る、高パッケージング密度を達成したダイナミック・
ストーレッジ装置に関する。

〔先行技術〕

半導体メモリ、特に２進のランダム・アクセス・メモリ
（ＲＡＭ）における開発研究は、結果として、はぼ６４
０００まで増加したチップ当りのストーレッジ・ビット
数を生じた。同時に、プロセスの効率が増加されて、ビ
ット当りのコストカ大幅に減少した。コンピュータ産業
は、単一のチップ−Ｌに小さく、信頼できるメモリ、セ
ルを形成することにより、ストーレッジの容量を増加さ
せるという必要性を常に有している。チップ上に非常に
数多くのメモリ・セルを形成することは、プロセス・ス
テップが許容できる歩留りを与える限り、ピット当りの
コストの節約を生ずる。

メモリ・アレイを形成するために、個々のチップが相互
接続される。半導体チップの製造における全体のコスト
の重要な部分は、相互接続、パッケージング、テスト等
のステップにあるので、チップ当りのメモリ・セルの数
の増加は、メモリ・アレイを形成するのに処理されなげ
ればならないチップの総数を減少させる。従って、改良
される半導体メモリの定義における進歩の基準は、同時
にできる限り簡単なプロセスを維持しながら、より大き
な実装密度を達成することである。

先行技術では、半導体メモリ用のディスクリート・セル
を形成ずろ数多（の種々の技術が、公知になっている。

米国特許第４１６４７５１号は、半導体メモリ・チップ
の構成で用いられるメモリ・セルを作る数多くの方法を
示している。

第２の要求、即ち高実装密度に逆らって緩和することは
、各セルが許容できるレベルで単位領域当りの電荷容量
を有し、それで、そこにストアされた電荷がメモリ中で
ノイズと区別できることである。実装密度が増加するに
つれて、チップ当りのセル数は増加し７、それ故に、所
与のチップ領域に対する各セルの大きさは、減少する。

従って、個々のセル中にストアされ得る電荷量は減少し
、ストアされる電荷量は許容できない（らい低い点まで
達している。それ故に、信号強度に対して実装密度をバ
ランスさせることは、深刻に考えなければならないこと
である。

米国特許第３８５２８００号は、電界効果トランジスタ
のソース・ノードにおいて、固有の金属−絶縁体一半導
体のキャパシタンスとＰ−Ｎ接合キャパシタンスを用い
たメモリ・ストーレッジ・セルを述べている。電荷の貯
蔵を向上させるために、−Ｆにある薄い酸化物及び金属
層と組合せてソース拡散領域の拡張された部分が、キャ
パシタを形成する。従って、この米国特許は、ランダム
・アクセス・メモリを定めるためにメモリ・セルがマト
リックスに記載され、２進データがストアされる電荷の
形式で表わされる、単一のＩ　ＧＦＥＴを使用している
。

米国特許第４１２２５４５号は、第１のストーレッジ状
態を形成する基板中の２つの空乏ゾーン間に形成された
チャンネルの幅によりその電荷が制御される、ＭＩＩＳ
成分を有する第２のストーレッジ状態を使用することに
より、−ヒ記米国特許第３８５２８００号に示されたＭ
ＩＳ構造の変形を示している。ＭＩＩＳ構造は、２つの
絶縁層により覆われた金属層により形成される。第２の
絶縁層は、非常に薄くそして最終的には、半導体層のそ
ばにある。この米作１特許のＭ　Ｉ　Ｉ　Ｓ構造は、正
の電圧が半導体層に対して金属層に印加されるときに、
動作する。半導体からの電子は、トンネル効果により最
も薄い絶縁層を通消し、そして２つの界面層間の界面で
ドラッグされる。代わりに電子は、電荷が１年程度の長
い時間の間係たれるイオン注入領域にトラップされ得る
。電荷の消７去は、反対方向に電圧を印加することによ
り得られる。

米国特許第４１６４７５１号は、また、ビット・ライン
及びトランジスタのソースを形成する半導体基体の第１
の表面上にＮ十領域を有する半導体基板中に集積された
メモリ・システムに関する。

ストーレッジ領域は、Ｎ十領域から離れた同じ表面中に
定められ、そしてＮ型注入領域の真下の基板中のＰ型注
入領域とともに、第１表面近くの基板中のＮ十型注入領
域を含んでいる。絶縁層は、ストーレッジ・ゲート領域
を有して形成され、そして転送ゲート領域が、絶縁層の
上に存在するように形成される。

各メモリ・セルでは、電荷は、酸化物のキャパシタと空
乏のキャパシタとの両方にストアされる。

酸化物キャパシタは、ストーレッジ・ゲート並びに絶縁
層により離されたＮ型注入領域により定められる。空乏
キャパシタは、メモリ・セルの表面近くの２つのイオン
注入領域により定められるストーレッジ領域により形成
される。

従って、先行技術の種々の装置は、ＭＩＳキャパシタ、
Ｐ−Ｎ接合キャパシタンス及び空乏層キャパシタンス中
に電荷を貯蔵する技術を使用しているが、全ては、多数
の、種々のプロセス・ステップの必要性から分類される
。これ故に、さらに比較的簡単なプロセスにより製造さ
れる、高実装密度を達成するメモリ・セルに対しては、
まだ必要条件が存在する。電力消失もまた、特にＩＧＦ
ＥＴ装置において問題となっている。高実装密度は達成
されるが、このような装置における電力消失を考慮する
ことは残されたままである。この短所は、全体的なメモ
リ・サイズを制限することになるような、アレイ全体の
サイズを制限する。さらに、電力を条件付けるために、
特別の寸法が採用されなければならない。

〔本発明の目的〕

本発明の目的は、ＩＧＦＥＴ　装置におけるよりも、よ
り小さな電流の流れを有し、しかも薄膜誘電体の必要を
省いた、ダイナミック・メモリ・セルを提供することで
ある。

本発明の他の目的は、低い即ち小さい電力消失を有し、
しかも簡単な製造技術を使用して製造され得る、ダイナ
ミック・メモリ・アレイを提供することである。

さらに本発明の他の目的は、小さい電力消失を有して高
実装密度を達成した、ダイナミック・メモリ・アレイを
提供することである。

〔本発明の要旨〕

先行技術の短所があっても、本発明は、少数キャリヤの
高−低接合トラッピング（ｈｉｇｈ−１０Ｗｊ＋１ｎｃ
ｔｉｏｎ　　ｔｒａｐｐｉｎｇ）を使用したダイナミッ
ク・メモリ装置において、小さい電力消失を達成しなが
ら高実装密度を達成する。本発明によるストー〜ンツジ
装置は、Ｎ十領域の上のＮ一層中におけるＮ十領域によ
り囲まれたＰ十注入領域を使用している。Ｐ十注入領域
は、Ｎ＋ソース領域とＮ＋ドレイン領域との間に位置し
ている。Ｎ一層中へ注入される正孔は、注入領域の下に
形成された高−低一高接合によりストアされ、そしてソ
ース・ドレイン電流の流れを感知することにより検出さ
れる。

メモリ・セルの製造は、一旦基板中の分離についてのパ
ターンが画成されてしまうと、セルフ・アライン・プロ
セスではただ４つのマスクの使用を必要とするだけであ
る。

〔本発明の好実施例〕

本発明は、本発明の装置の好実施例を示す図面により例
示された以下の記載を参照して、より詳しく述べられる
。

第１図を参照するに、本発明により完成されたセルの概
略的な断面図が示されている。

例えばシリコンのような半導体基板が、一般的に成分１
０として示されている。基板は、設計概念に依存してＮ
−型又Ｐ−型のどちらでも良い。

この実施例を説明するために、層１０は、抵抗率が１０
乃至２０Ω−αであるＰ−型の基板と仮定する。基板の
上には、その上にＮ−エピタキシャル領域６０が成長さ
れるプランケラ）　（ｂｌａｎｋｅｔ）・サブコレクタ
Ｎ＋領域２０が形成される。セルのどちらの側にも形成
された深い誘電体分離領域３２により、メモリ・セル・
ユニット間で分離が達成される。ソース・ドレイン反び
注入の各領域用の続いて食刻される開口領域を有する８
１０２層３４が、表面を覆う。ソース開口６６では、Ｎ
＋注入層ろ８が位置している。ドレイン開口４０の下で
は、第２のＮ十注入領域４２が位置している。

第６のＮ十領域４４が、注入領域の開口４６の真下に、
イオン注入される。Ｐ十領域４８が、Ｎ＋領域４４の上
にイオン注入される。ソース領域、注入領域、及びドレ
イン領域の各々への結合を定める各開口の−Ｆに、金属
ライン５０．５２反び５４が蒸着される。直交する（ソ
ース領域についてはＸ方向でドレイン領域及び、注入領
域についてはＹ方向である）ライン間の分離を達成する
配線は、先行技術においては、公知である。

第１図に示された単一のセルの動作が、以下に述べられ
る。もし、Ｐ＋注入領域４８及びＮ＋ソース領域６８が
接地電位に保たれ、そしてＮ＋ドレイン領域４２がソー
ス領域に対してバイアスされているなら、Ｎ−領域の高
抵抗のために、ソース領域及びドレイン領域の間には小
さな電流が流れることになる。もしＰ＋注入領域４８が
、ソース領域６８に対して順方向にバイアスされている
なら、正孔がＰ十領域４８からＮ−領域ろ０へ注入され
る。Ｎ十領域２０、ろ８．４２反び４４とＮ−エピタキ
シャル領域３０との間の界面には、高−低接合が存在す
る。これらの接合に存在する電界は、各Ｎ十領域中への
正孔の移動を妨害する。

従って、Ｐ＋注入領域４８から注入された正孔はＮ−エ
ピタキシャル領域６０中にストアされるように（る。

この技術において知られているように、ストアされる正
孔の量は、Ｎ−領域のドーピング、ソース領域反びドレ
イン領域の間隔、エピタキシャル領域の厚さ、並びにＰ
＋注入領域における順方向バイアスに依存する。それ故
に、ストーレッジはこれらのパラメータを調整すること
により容易に制御され得る。

この技術においては、領域３０のような、低ドーグド・
エピタキシャル領域中のこのような注入された正孔の寿
命は、非常に長（できることは、確立されている。例え
ば、Ｂｏｒｓｕｋ　　等による、”Ｈｉｇｈ　５ｐｅｅ
ｄ　５ｉｌｉｃｏｎ　ＣＣＤ５Ｆａｂｒｉｃａｔｅｄ　
ｏｎ　Ｈｉｇｈ　ＬｉｆｅｔｉｍｅＥｐｉｔａｘｉａｌ
　Ｍａｔｅｒｉａｌ”、　３７　　ｔｈ　Ａｎｎｕａｌ
Ｄｅｖｉｃｅ　Ｒｅａｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃ
ｅ。

Ｊｕｎｅ　２５．　１９７９．　Ｕｎｉｖ、　ｏｆ　　
Ｃｏ１ｏｒａｄｏ。

Ｂｏｕｌｄｅｒ、　Ｃｏ１ｏｒａｄｏ　　を参照された
い。

第１図を参照するに、Ｐ＋注入領域は、接地電位に保た
れ、ドレイン領域４２は、また接地電位に保たれている
ソース領域に対してバイアスされていると仮定する。Ｎ
−領域６０中にストアされていた正孔により、大きな電
流が最初、ソース領域３８とドレイン領域４２との間に
流れることになる。ストアされていだ正孔が全て、Ｎ−
領域から放出されてしまうと、Ｎ−領域の高抵抗のため
に、小さな電流のみが流れることになる。電流中のこの
増加は感知され得るので、Ｎ−領域中のストアされた正
孔の有無が、メモリ・セルについての２進の１又は２進
の０を定めるように用いられ得る。

示しだように、Ｎ−領域中にストアされた正孔の量は容
易に制御され得るので、Ｎ−領域中にストアされた正孔
によるソース領域及びドレイ／領域間の電流の増加もま
た制御され得る。それから、Ｎ−領域３０中へ注入され
る正孔は、最初、注入領域の下に存在する高−低一高接
合によりトラップされることは明らかである。従って、
システムは、小さな電力消失でしかも高効率で動作する
。

さらに、第１図に示されているように、深い誘電体分離
（ＤＤＩ）の技術を用いて、高実装密度が達成される。

第２図は、本発明による複合メモリの一部分を形成する
メモリ・セルのアレイの回路ダイヤグラムを示す。アレ
イ中には４つのセルのみが示されているが、複合の高密
度メモリ・アレイを形成するだめに、多数のセルが用い
られることは理解されたい。アレイのＮＸＭ成分は、対
称（Ｎ＝Ｍ　）でも、非対称でも良い。第２図は、第１
行中のセルＬユ及びＬスと第２行中のセル２」−及びｌ
又のように、通常の行番号で印された４つのセルを示し
ている。セルＬ±及び２１の列構造は、アレイについて
の番号順を定める１つの列を形成する。

対称的に示された各メモリ・セルは、ソース（Ｓ）、注
入領域（Ｉ）及びドレイン（Ｄ）の端子を有している。

ソース領域に対して注入領域を順方向にバイアスするこ
とは、ラインｘ１及びｘ２に印加される電圧に対して、
ラインｙ′１、ｙ２に電圧を印加することにより達成さ
れる。２４７１１反びｙ２はアレイ中では書込みライン
を形成し、一方ラインｘ１７ｊびｘ２は出力０１反び０
２を有する読出しラインを形成する。即ちソースＳから
ドレインＤへ流れる電流を定める。順方向バイアスする
基準電圧Ｖ２が、外部のダイオードを通してドレイン・
ラインＤに印加される。

さて、第２図のアレイの動作を、第３図のタイミング・
ダイヤグラムを参照して考える。最初にラインｙ１及び
ｙ２は、第４図のタイミング・ダイヤグラムに示されて
いるように、低いレベルＶノに保たれる。ラインＸ１′
＆、びＸ２は、最初は、高いレベル（ｖ２）に保たれる
。ｖ２がダイオードの両側に印加されているので、セル
のドレインＤにおけるダイオードは、ゼロ・バイアスが
印加されている。従って、電流の流れは存在せず、出力
０１及び０２は同じ高いレベルＶ２にある。これは、第
３図では１０時点に示されている。それ故に、各セルの
可変抵抗体の値は、電荷がストアされていない高い状態
、又は、少数キャリヤの電荷がストアされた低い状態の
いずれかにある。

サイクルは、第３図の２の時点に示されている読出し動
作で始まる。同時に読出しが起こるので、動作は装置２
１及び２２について述べられることになる。ラインｘ２
は低い電位（ｖｉ）に下降し、そして電流は装置２１及
び２２中へ流れるが、しかしラインｘ１が高いレベルｖ
２にあるので、装置１１反び１２中へは流れない。電流
の大きさは前のサイクルで装置２１反び２２にストアさ
れた電荷により決められる。もし装置２１に電荷がスト
アされて（・なかったなら、電流は低い値を有し、第６
図に点線で示されたように少しの量だけ出力０１は下が
る。また、０２も、もし装置２２に電荷がアトアされて
いなかったら、少しの量だけ下がる。

もし電荷が装置２１又は２２にストアされていたなら、
大きな電流が流れることになり、そして出力０１又は０
２は、第６図に実線で示されているように低いレベルに
下降する。電流が装置２１又は２２を流れると、ストア
された電荷が除去され、抵抗が増加し、そして電流は低
い値べ下がる。

出力は、点線で示されているレベルまで上昇する。

示されていないセンス・アンプが、その出力の実線と点
線の波形の間で区別するために、出力ライン０１反び０
２に接続される。述べたように読出し動作はストアされ
た電荷を除去するので、もしこのように感知されたなら
、ストアされる電荷を再書込みすることが必要になる。

読出し動作は同時に装置２２に対しても起こることは明
らかである。

ストアされる電荷を装置２１中へ書込むだめに第３図の
３の時点に示されているように、ラインｙ１は高いレベ
ル（ｖ２）へ上昇される。この高いレベルＶ２は、第３
図に、ライン５／１に対して実線で示されている。これ
は、もし続く読出し動作で電荷が感知されていたら、そ
して古いデータを再ストアすることを所望するなら達成
される。

従って、もし再ストアが所望され、そ（−で古いデータ
がストアされる電荷でなかったなら、ラインｙ１は低い
レベル（Ｖ〕）に保たれる。もし新しいデータが書込ま
れることに１ｆつているなら、どんな古いデータにも独
立に、ラインｙ１は、電荷をストアするためにレベルｖ
２まで−Ｆ昇されるか、又はストアされる電荷が生じな
い場合にはレベルＶノに保たれる。装置２２は装置２１
と同時に書込まれるが、しかし独立にラインｙ’２に制
御される。

セル１１及び１２は、これらのセルのダイオードが順方
向にバイアスされていなかったので、装置２１反び２２
における読出し又は書込みの動作の間には妨げられない
。ラインＸ１は、上記のように読出し反び書込みの動作
の間には、高いレベルｖ２に保たれていた。装置１１及
び１２は、ラインｘ２を高いレベルに保ちながら、ライ
ンｘ１の電圧を下げることにより、読出し及び書込みの
動作に対して選択される。

さて、第４Ａ乃至第４Ｆの各図を参照するに、第１図の
ダイナミック・メモリ・セルを製造するステップが示さ
れている。基板１０は、１０乃至２０Ω−副の範囲の抵
抗率であるＰ型の半導体である。典型的には、ヒ素若し
くはアンチモンで非常にドープされたブランケット・サ
ブコレクタ領域２０が、Ｐ−基板１０の−Ｆに形成され
ている。

サブコレクタ領域２０と同じ導電型であり、典型的には
、１．０Ｘ１０’４乃至１．　ＯＸ　’ｆ　Ｏ”　ｃｍ
　　’の範囲の不純物ドーピングである、軽くドーズさ
れたエピタキシャル領域３０が成長される。領域は３０
、領域２０よりも軽くドープされる。それからエピタキ
シャル層３０の再酸化が行なわれ、続いて、メモリ・セ
ルのパターンを画成するた控のレジスト物質が適用され
る。完全な分離のための誘電体分離技術が望ましい。こ
れらの技術は、例えば、Ｂｅａｎ及びＲｕｙａｎ著、Ｄ
ｉｅｌｅｃｔｒｉｃＩ　５ｏｌａｔｉｏｎ　；　Ｃｏｍ
ｐｒｅｈｅｎｓｉｖｅ、　Ｃｕｒｒｅｎｔａｎｄ　Ｆｕ
ｔｕｒｅ”、　Ｊ、　Ｅｌｅｃｔｒｏｃｈｅｍ、Ｓｏｃ
、。

１２４．５（１９７７）に述べられているように、当分
野では公知である。

一旦ＤＤＩパターンが完成すると、典型的には３［１０
０人の深さまで、酸化物層６４が、軽くドーグされた層
６００表面上に成される。これは、第４Ｄ図に示されて
いる。フォトレジストヲ適用し、第１のマスクを用いて
、酸化物層３４中に、ソース領域、ドレイン領域及び注
入領域に対する表面領域が開けられる。ソース領域に対
する開口は、３６と、注入領域に対する開口は４６と、
ドレイン領域に対する開口は４ｏと各々示されている。

それから、ブロック−オフ（ｂｌｏｃｋ　　ｏｆｆ）　
・マスクを使用して、ヒ素のイオン注入により、ソース
及びドレインについてのＮ十領域３８及び４２の注入が
行なわれる。続いて、第６のマスクを用い、燐のイオン
注入を使用して、注入領域にＮ十領域４４をイオン注入
する。第４Ｆ図に示されているよ５に、一旦、ソース領
域、注入領域部ひにドレイン領域が画成されてしまうと
、ホウ素の注入により、Ｐ十注入領域４８のイオン注入
が行なわれる。６つの領域の注入に続いて、注入された
不純物のアニーリングが行なわれ、さらに、完全なメモ
リ・セルのパターンを画成するために、金属ラインの蒸
着が行なわれる。

第４Ａ乃至第４Ｆの各図から、一旦ＤＤＩが達成されて
しまうと、４つのマスクのみが必要なだけであることは
明らかである。さらに、マスクはセルフ・アラインされ
た方法で互いに重なる。それ故に、高密度ダイナミック
・ストーレッジ装置を定めるのに、標準的な半導体製造
技術が用いられる。

本発明の範囲内で、この製造プロセスの変更が使用され
得ることは明らかである。例えば、基板ＵＰ−型と示さ
れ、エピタキシャル領域はＮ型のシリコンと示されてい
るが、反対の導電型も用いられ得ることは明らかである
。即ち、基板は、Ｎ型のシリコンで形成され得るし、エ
ピタキシャル層はＰ型の物質で形成され得る。ソース領
域、注入領域及びドｉ・イン領域についても同様に逆に
することが必要になる。さらに、注入不純物は、第４Ａ
乃至第４Ｆの各図に関して決められたものに限定される
ものではない。ソース領域、注入領域及びドレイン領域
を形成するために、他の適当な物質も注入されたり拡散
されたりし；尋ることは明らかである。

【図面の簡単な説明】

第１図は、本発明のダイナミック・メモリ・セルを示す
断面図である。第２図は、本発明のダイナミック・ラン
ダム・アクセス・メモリ・セルな示す概略的な回路図で
ある。第３図は、第２図のアレイの動作を示すタイミン
グ・ダイヤグラムである。第４Ａ乃至第４Ｆの各図は、
第１図のダイナミック・メモリ・セルを製造するために
使用される一連のプロセス・ステップを示す断面図であ
る。 １０・・・・基板、２０・・・・Ｎ＋サブコレクタ領域
、３０・・・・Ｎ−エピタキシャル領域、３８・・・・
ソース領域、４２・・・・ドレイン領域、４４・・・・
注入領域を囲む領域、４８・・・・注入領域。 ｌｉＴ人　　インターナショナル・ビジネス・マン−ク
ズ・コーポレーションＬＬ 〆） Φ − ＬＬ−＆Ｊ−ＬＬ−ＬＪ＋ 第１頁の続き ０発　明　者　サントシュ・プラサド・ガウアアメリカ
合衆国ニューヨーク州 ワツピンジャーズ・ホールズ・ 力−ナビイ・ストリート２３シ一 番地 ０発　明　者　ジエームズ・レオ・ウオルシュアメリカ
合衆国ニューヨーク州 ハイド・パーク・サウス・ドラ イブ２３番地

Claims (1)

【特許請求の範囲】
1. 基板と、前記基板上に形成された第１導電型の第１の層
   と、前記第１の層上に形成された第１導電型の第２の層
   であって前記第１の層よりも低不純物濃度のものと、前
   記第２の層の表面に形成された第２導電型の注入領域と
   、前記第２の層内で前記注入領域’２［んで形成された
   第１導電型の高不純物濃度領域と、前記第２の層の表面
   に形成された第１導電型の高不純物濃度のソース及びド
   レインの領域と、を含むダイナミック・メモリ・セル。