JPS5833866A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS5833866A JPS5833866A JP57095048A JP9504882A JPS5833866A JP S5833866 A JPS5833866 A JP S5833866A JP 57095048 A JP57095048 A JP 57095048A JP 9504882 A JP9504882 A JP 9504882A JP S5833866 A JPS5833866 A JP S5833866A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は少数キャリア・トラップの考えをデータの記憶
に利用したダイナミック・メモリ装置に関する。
に利用したダイナミック・メモリ装置に関する。
Ｎ型シリコンの高ドープ濃度−低ドープ濃度接合を有し
、ＰｆｆＪ’インジェクタ領域によってソース領域及び
ドレイン領域を分離するようにした構造を有するダイナ
ミック・メモリが本出枦人によって別に提案されたが、
このメモリは２次元のメモリ・アレイを形成する場合各
メモリ・セル毎にゲート装置として外部ダイオードを必
要とするため、メモリ実装密度が低いという問題を有す
る。
、ＰｆｆＪ’インジェクタ領域によってソース領域及び
ドレイン領域を分離するようにした構造を有するダイナ
ミック・メモリが本出枦人によって別に提案されたが、
このメモリは２次元のメモリ・アレイを形成する場合各
メモリ・セル毎にゲート装置として外部ダイオードを必
要とするため、メモリ実装密度が低いという問題を有す
る。
本発明の目的は各メモリ・セル毎に外部ダイオードを必
要としないメモリ回路を提供することである。
要としないメモリ回路を提供することである。
他の目的はドレイン領域に低バリアのショットキ・ダイ
オードを形成してゲート機能を行なわせることによりゲ
ート素子を一体の装置要素として組込み、そして外部回
路素子の使用を回避するようにした、注入少数キャリア
・トラップ・ダイナミック・メモリを提供することであ
る。
オードを形成してゲート機能を行なわせることによりゲ
ート素子を一体の装置要素として組込み、そして外部回
路素子の使用を回避するようにした、注入少数キャリア
・トラップ・ダイナミック・メモリを提供することであ
る。
本発明によれば、Ｐ型インジェクタ領域の下側に高ドー
プ濃度−低ドープ濃度−高ドープ濃ハ（のＮ型接合を有
するシングル・デバイス半導体ダイナミック・メモリが
形成される。これらの接合は注入された少数キャリアを
トラップする。少数キャリアはインジェクタ領域の両側
に置かれたソース領域及びドレイン領域間の電流を感知
することにより検出される。ソース領域及びインジェク
タ領域はオーミック接点を用い、ドレイン領域には低バ
リアのショットキ接点が形成される。ショットキ接点の
空乏領域及びインジェクタ領域の間の分離を与えるため
、高度にドープしたＮ型領域が設けられる。
プ濃度−低ドープ濃度−高ドープ濃ハ（のＮ型接合を有
するシングル・デバイス半導体ダイナミック・メモリが
形成される。これらの接合は注入された少数キャリアを
トラップする。少数キャリアはインジェクタ領域の両側
に置かれたソース領域及びドレイン領域間の電流を感知
することにより検出される。ソース領域及びインジェク
タ領域はオーミック接点を用い、ドレイン領域には低バ
リアのショットキ接点が形成される。ショットキ接点の
空乏領域及びインジェクタ領域の間の分離を与えるため
、高度にドープしたＮ型領域が設けられる。
第１図は本発明によるダイナミック・メモリ・セルの断
面図を示している。基板１０、典型的にはＰ−型シリコ
ン基板は１０〜２０Ωｍの抵抗率を持つように形成され
る。基板１０の上面には炉型半導体層２０が形成され、
その上にＮ−エピタキシャル層が成長される。この層は
後に領域４０．５０に分割される。Ｎ＋型領領域２０セ
ルを窮電体分離する酸化物領域６０により区切られてい
る。
面図を示している。基板１０、典型的にはＰ−型シリコ
ン基板は１０〜２０Ωｍの抵抗率を持つように形成され
る。基板１０の上面には炉型半導体層２０が形成され、
その上にＮ−エピタキシャル層が成長される。この層は
後に領域４０．５０に分割される。Ｎ＋型領領域２０セ
ルを窮電体分離する酸化物領域６０により区切られてい
る。
Ｎ−エピタキシャル層の上には４００〜５００Ａの薄い
酸化物層が熱成長される。領域２２に対応する部分に開
口を形成するためフォトレジスト・マスクが用いられる
。りんのイオン注入によりＮ＋＋域２°２が形成、され
る。次にフォトレジストが除去され、５ｉ０２層６０が
付着される。層６０の典型的な厚さは６０００＾の程度
である。Ｎ＋＋域２２はＮ−エピタキシャル領域を２つ
の部分４０゜ｓｏに分Ｍする。５１０２層６ｏには開孔
６２．６４．６６が形成される。開孔６２はＮ＋ソース
領域６８を定め、開孔６４にはＰ＋インジェクタ領域７
２反びこれを取巻くＮ＋＋域７０が設けられる。ソース
領域６８反ひインジェクタ領域７２には金属線７４．７
６が蒸着される。Ｎ＋領領域例えばりん又はひ素のイオ
ン注入により、Ｐ＋領域はほう素のイオン注入により形
成できる。開孔６６はドレイン領域に対応する。
酸化物層が熱成長される。領域２２に対応する部分に開
口を形成するためフォトレジスト・マスクが用いられる
。りんのイオン注入によりＮ＋＋域２°２が形成、され
る。次にフォトレジストが除去され、５ｉ０２層６０が
付着される。層６０の典型的な厚さは６０００＾の程度
である。Ｎ＋＋域２２はＮ−エピタキシャル領域を２つ
の部分４０゜ｓｏに分Ｍする。５１０２層６ｏには開孔
６２．６４．６６が形成される。開孔６２はＮ＋ソース
領域６８を定め、開孔６４にはＰ＋インジェクタ領域７
２反びこれを取巻くＮ＋＋域７０が設けられる。ソース
領域６８反ひインジェクタ領域７２には金属線７４．７
６が蒸着される。Ｎ＋領領域例えばりん又はひ素のイオ
ン注入により、Ｐ＋領域はほう素のイオン注入により形
成できる。開孔６６はドレイン領域に対応する。
本発明の特徴はＮ＋分離領域即ちリーチスルー領域２２
を有する点及びエピタキシャル領域５０のドレイン部分
にＮ＋領領域持たない点であるうドレイン部分にＮ＋領
領域形成する代わりに、本発明はＮ−エピタキシャル領
域５０と接触してドレイン開孔６６に低バリヤのショッ
トキ・バリア・ダイオード（ＳＢＤ）８０を用いる。ダ
イオード８０の上には、ドレイン接点を形成するため金
属線８２が蒸着される。低バリアのショットキ・ダイオ
ードは、チタン、タングステン、チタン及びタングステ
ンの合金、クロム、タンタル、又はＮ−型シリコンに対
し約０．５５ｅＶ よりも小さなバリア・ハイドを有す
る他の金属を用いて形成される。
を有する点及びエピタキシャル領域５０のドレイン部分
にＮ＋領領域持たない点であるうドレイン部分にＮ＋領
領域形成する代わりに、本発明はＮ−エピタキシャル領
域５０と接触してドレイン開孔６６に低バリヤのショッ
トキ・バリア・ダイオード（ＳＢＤ）８０を用いる。ダ
イオード８０の上には、ドレイン接点を形成するため金
属線８２が蒸着される。低バリアのショットキ・ダイオ
ードは、チタン、タングステン、チタン及びタングステ
ンの合金、クロム、タンタル、又はＮ−型シリコンに対
し約０．５５ｅＶ よりも小さなバリア・ハイドを有す
る他の金属を用いて形成される。
アレイ中のソース、インジェクタ及びドレインを結合す
ふための金属化は周知の技術を用いて達成される。ソー
ス領域を結合する金属線はＸ方向に延び、インジ：Ｉ−
クタ反びドレインを結合する金属線はＹ方向に延びる。
ふための金属化は周知の技術を用いて達成される。ソー
ス領域を結合する金属線はＸ方向に延び、インジ：Ｉ−
クタ反びドレインを結合する金属線はＹ方向に延びる。
第１図に示゛されるようにソース領域波びインジェクタ
領域にはオーミック接点が形成されるが、ドレイン領域
にはショットキ接点が形成される。
領域にはオーミック接点が形成されるが、ドレイン領域
にはショットキ接点が形成される。
更に、高度にドープしたＮ＋＋域２２はＮ−エピタキシ
ャル領域４０内のトラップされた電荷をショットキ接点
の空乏領域５１かも分離する。領域２２はＳ Ｂ Ｄ
８０がＮ−領域４０の記憶電荷な除去しないようにする
。この構造によれば、２次元のメモ゛す・アレイを形成
する際に各メモリ・セル毎に外部ダイオードを用いる必
要がなくなる。
ャル領域４０内のトラップされた電荷をショットキ接点
の空乏領域５１かも分離する。領域２２はＳ Ｂ Ｄ
８０がＮ−領域４０の記憶電荷な除去しないようにする
。この構造によれば、２次元のメモ゛す・アレイを形成
する際に各メモリ・セル毎に外部ダイオードを用いる必
要がなくなる。
第２図は１つのメモリ・セルの等節回路を示し、第３図
は４つのメモリ・セル１１〜２２を有するメモリ・アレ
イを例示している。各メモリ・セルは単接合トランｆン
スタｖ栴ｙ、ｔ、ている。
は４つのメモリ・セル１１〜２２を有するメモリ・アレ
イを例示している。各メモリ・セルは単接合トランｆン
スタｖ栴ｙ、ｔ、ている。
動作において、第１図のＰ＋インジェクタ領域７２及び
Ｎ＋ソース領域６８がアース電位に保たれ、ＳＢＤ ８
０がソースに関して順バイアスされた場合は、Ｎ−領域
４０の高抵抗のためソース・ドレイン間には小さな電流
が流れる。Ｐ＋インジェクタ領域７２がソース領域６８
に関して順バイアスされると、Ｐ＋領埴７２からＮ−領
域４０へ正孔が注入される。Ｎ＋ ＩＪ−チ・スルー領
域２２が設けられているため、記憶電荷の損失は生じな
い。Ｎ＋＋域６８とＮ−領域４０の間及びＮ＋＋域７０
とＮ−領域４０の間のインターフェースには２つの高濃
度−低濃肥接合がある。Ｎ＋＋域２０とＮ−領域４０の
間にももう１つの高濃度−低□濃度接合がある。これら
の接合に存在する電界はＮ＋領領域の正孔の移動ケ阻止
する傾向を有する。
Ｎ＋ソース領域６８がアース電位に保たれ、ＳＢＤ ８
０がソースに関して順バイアスされた場合は、Ｎ−領域
４０の高抵抗のためソース・ドレイン間には小さな電流
が流れる。Ｐ＋インジェクタ領域７２がソース領域６８
に関して順バイアスされると、Ｐ＋領埴７２からＮ−領
域４０へ正孔が注入される。Ｎ＋ ＩＪ−チ・スルー領
域２２が設けられているため、記憶電荷の損失は生じな
い。Ｎ＋＋域６８とＮ−領域４０の間及びＮ＋＋域７０
とＮ−領域４０の間のインターフェースには２つの高濃
度−低濃肥接合がある。Ｎ＋＋域２０とＮ−領域４０の
間にももう１つの高濃度−低□濃度接合がある。これら
の接合に存在する電界はＮ＋領領域の正孔の移動ケ阻止
する傾向を有する。
従って、インジェクタ領域７２からの注入正孔はＮ−エ
ピタキシャル領域４０に記憶される、Ｐ″インジェクタ
領域７２がアース電位に保だれ、低バリアＳＢＤを有す
るドレイン領域８０がアース電位のソース領域６８に関
してバイアスされた場合、この低バリアＳＢＤは少数キ
ャリアを注入しない。しかしＳＢＤとソース領域６８間
に存在するバイアスのだめ、ソース領域６８とドレイン
領域８０の１・１■では、Ｎ−領域４０に記憶された正
孔により最初に大きな電流が流れる。装置を通って電流
が流れると記憶電荷が除かれ、抵抗が高（なって電流が
低レベルに下がる。このときの電流を感知することによ
１７、Ｎ−領域における記憶正孔の有無従って２進１又
は２進０を調べることができる。
ピタキシャル領域４０に記憶される、Ｐ″インジェクタ
領域７２がアース電位に保だれ、低バリアＳＢＤを有す
るドレイン領域８０がアース電位のソース領域６８に関
してバイアスされた場合、この低バリアＳＢＤは少数キ
ャリアを注入しない。しかしＳＢＤとソース領域６８間
に存在するバイアスのだめ、ソース領域６８とドレイン
領域８０の１・１■では、Ｎ−領域４０に記憶された正
孔により最初に大きな電流が流れる。装置を通って電流
が流れると記憶電荷が除かれ、抵抗が高（なって電流が
低レベルに下がる。このときの電流を感知することによ
１７、Ｎ−領域における記憶正孔の有無従って２進１又
は２進０を調べることができる。
第６図のアレイの動作において、最初、線ｙ１反び ２
は第４図に示されるように低レベルｖ１に保たれる。線
ｘ１、Ｘ２は最初高レベルｖ２に保たれる。ＳＢＤはそ
の両側にｖ２の電圧を受取る炒＼らＳＢＤのバイアスは
ゼロである。従って電流は流れず、出力０１．０２は共
に高レベルＶ２にある。これは第４図の点１の状態に対
応する。
は第４図に示されるように低レベルｖ１に保たれる。線
ｘ１、Ｘ２は最初高レベルｖ２に保たれる。ＳＢＤはそ
の両側にｖ２の電圧を受取る炒＼らＳＢＤのバイアスは
ゼロである。従って電流は流れず、出力０１．０２は共
に高レベルＶ２にある。これは第４図の点１の状態に対
応する。
各メモリ・セルの可変抵抗値は高状態即ち記憶電荷がな
い状態又は低状態即ち少数キャリア電荷が記憶された状
態にある。
い状態又は低状態即ち少数キャリア電荷が記憶された状
態にある。
動作サイクルは第４図の点２で示されるように読取り動
作で開始する。読取りはＸ方向の行で同時に生じるので
、いまメモリ・セル２１．２２について読取りを行１ｃ
５ものと［７て説明する。線Ｘ２が低レベルＶ１に下
げられると、装置２１．２２に電流が流れるが、線Ｘ１
は高レベル■２にあるから装置１１．１２には電流が流
れない。電流の大きさは前のサイクルで装置２１．２２
に記憶された電荷によって決まる。装置２１に電荷が記
憶されていなげれば電流は小さな値を有し、出力ｏ１は
第４図の破線のようにわずかに降下するだけである。装
置２２にも記憶電荷がなければ出力０２も少し下がるだ
けである。
作で開始する。読取りはＸ方向の行で同時に生じるので
、いまメモリ・セル２１．２２について読取りを行１ｃ
５ものと［７て説明する。線Ｘ２が低レベルＶ１に下
げられると、装置２１．２２に電流が流れるが、線Ｘ１
は高レベル■２にあるから装置１１．１２には電流が流
れない。電流の大きさは前のサイクルで装置２１．２２
に記憶された電荷によって決まる。装置２１に電荷が記
憶されていなげれば電流は小さな値を有し、出力ｏ１は
第４図の破線のようにわずかに降下するだけである。装
置２２にも記憶電荷がなければ出力０２も少し下がるだ
けである。
装置２１又は２２に電荷が記憶されていれば大きな電流
が流れ、第４図の実線のように出力０１又は０２は低レ
ベルに下がる。装置２１又は２２に電流が流れると記憶
電荷が除去され、抵抗が増大し電流は小さな値になる。
が流れ、第４図の実線のように出力０１又は０２は低レ
ベルに下がる。装置２１又は２２に電流が流れると記憶
電荷が除去され、抵抗が増大し電流は小さな値になる。
出力は破線のレベルまで−Ｆ昇する。センス・アンプ（
図示せず）は出力線０１．０２に接続され、第、４図の
破線の出力及び実線の出力の区別を行なう。読取り動作
によって記憶電荷がな（なるから、記憶電荷が感知され
たときは再書込みを行なう必要がある。
図示せず）は出力線０１．０２に接続され、第、４図の
破線の出力及び実線の出力の区別を行なう。読取り動作
によって記憶電荷がな（なるから、記憶電荷が感知され
たときは再書込みを行なう必要がある。
装置２１に電荷を書込む場合、線ｙ１は第４図の点乙の
ように高レベルｖ２に上げられる。感知の結果記憶電荷
が検出され、そしてこの同じデータを回復させることが
望まれる場合又は前のデータと関係なく電荷を書込む場
合線ｙ１は高レベルｖ２にされるが、そうでない場合は
低レベルｖ１に保たれる。装置２２は線ｙ２を制御する
ことにより同時に且つ独立的に書込むことができる。
ように高レベルｖ２に上げられる。感知の結果記憶電荷
が検出され、そしてこの同じデータを回復させることが
望まれる場合又は前のデータと関係なく電荷を書込む場
合線ｙ１は高レベルｖ２にされるが、そうでない場合は
低レベルｖ１に保たれる。装置２２は線ｙ２を制御する
ことにより同時に且つ独立的に書込むことができる。
装置２１．２２に関する読取り、書込み動作の凹線Ｘ１
は高レベル■２に保たれ、セル１１．１２のＳＢＤはＩ
ｎｃｊバイアスされないから、セル１１．１２はこれら
の動作によって乱されない。セル１１．１２は線Ｘ１を
低レベルにし線ｘ２を高レベルにすることにより、読取
り、書込みのために選択される。
は高レベル■２に保たれ、セル１１．１２のＳＢＤはＩ
ｎｃｊバイアスされないから、セル１１．１２はこれら
の動作によって乱されない。セル１１．１２は線Ｘ１を
低レベルにし線ｘ２を高レベルにすることにより、読取
り、書込みのために選択される。
以上の説明から明らかなようにＳ Ｎ＋’）−チスル
ー領域２２はＮ〜エピタキシャル層を２つの態別の領域
４０．５０に分離し、記憶電荷を領域４０内に判じ込め
るようにｍｒ＜。これにより、データ保持期間中の記憶
電荷の損失が防止される。Ｎ＋バリア領域２２がないと
、少数キャリアがＳＢＤの空乏領域へ拡散し損失が生じ
る。また本発明はＳＢＤ接点の利用によって各セルの個
別的外部タイオードを除去したことにより高密度のメモ
リ・アレイを形成することができる。
ー領域２２はＮ〜エピタキシャル層を２つの態別の領域
４０．５０に分離し、記憶電荷を領域４０内に判じ込め
るようにｍｒ＜。これにより、データ保持期間中の記憶
電荷の損失が防止される。Ｎ＋バリア領域２２がないと
、少数キャリアがＳＢＤの空乏領域へ拡散し損失が生じ
る。また本発明はＳＢＤ接点の利用によって各セルの個
別的外部タイオードを除去したことにより高密度のメモ
リ・アレイを形成することができる。
第１図は不発明によるダイナミック・メモリ・セルの集
積回路断面図、第２図は記１図のメモリ・セルの等価回
路図、第６図は２×２メモリ・アレイ回路図、及び第４
図は第６図のメモリ・アレイの動作を示すタイミング図
である。 １０・・・・基板、２０・・・・Ｎ＋領領域 ２２・・
・・耐分離領域、４０，５０・・・・Ｎ−エピタキシャ
ル領域、６８・・・・Ｎ＋ソース領域、７ｏ・・・・Ｎ
＋領領域７２・・・・Ｐ＋インジェクタ領域、 ８ｏ・
・・・ショットキ接点（ドレイン領域）。 出願人 インターナショナル・ヒシネス・マシーンズ
・コーホレーション代理人 弁理士 岡 １）
次 生（外１名）
積回路断面図、第２図は記１図のメモリ・セルの等価回
路図、第６図は２×２メモリ・アレイ回路図、及び第４
図は第６図のメモリ・アレイの動作を示すタイミング図
である。 １０・・・・基板、２０・・・・Ｎ＋領領域 ２２・・
・・耐分離領域、４０，５０・・・・Ｎ−エピタキシャ
ル領域、６８・・・・Ｎ＋ソース領域、７ｏ・・・・Ｎ
＋領領域７２・・・・Ｐ＋インジェクタ領域、 ８ｏ・
・・・ショットキ接点（ドレイン領域）。 出願人 インターナショナル・ヒシネス・マシーンズ
・コーホレーション代理人 弁理士 岡 １）
次 生（外１名）
Claims (1)
- 基板と、前記基板上に形成された一導電型の第１半導体
層と、前記第１半導体層上に形成されたこれよりもドー
プ濃度の低い前記−導電型の第２半導体層と、前記第２
半導体層を第１及び第２の領域に分離する手段と、前記
第１領域の表面に形成された反対導電型のインジェクタ
領域と、前記インジェクタ領域を取囲むように形成され
た、前記第２半導体層よりもドープ濃度の高い前記−導
電型の領域と、前記第１領域に形成されたソース領域と
、前記第２領域に形成された、ドレインを与えるショッ
トキ接点とを有する半導体メモリ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26341381A | 1981-08-14 | 1981-08-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833866A true JPS5833866A (ja) | 1983-02-28 |
| JPS5846864B2 JPS5846864B2 (ja) | 1983-10-19 |
Family
ID=23001676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095048A Expired JPS5846864B2 (ja) | 1981-08-14 | 1982-06-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846864B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0246504A2 (en) * | 1986-05-12 | 1987-11-25 | Shin-Etsu Chemical Co., Ltd. | Process for the preparation of a mixture of an aldehyde with the corresponding alcohol |
| US5244895A (en) * | 1991-05-15 | 1993-09-14 | Hiroyoshi Hidaka | Anti-ulcer agent |
| JPH07183388A (ja) * | 1990-04-06 | 1995-07-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154267U (ja) * | 1986-03-24 | 1987-09-30 | ||
| JPS63109224A (ja) * | 1986-10-24 | 1988-05-13 | Yanmar Diesel Engine Co Ltd | 多気筒内燃機関 |
-
1982
- 1982-06-04 JP JP57095048A patent/JPS5846864B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0246504A2 (en) * | 1986-05-12 | 1987-11-25 | Shin-Etsu Chemical Co., Ltd. | Process for the preparation of a mixture of an aldehyde with the corresponding alcohol |
| JPH07183388A (ja) * | 1990-04-06 | 1995-07-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5244895A (en) * | 1991-05-15 | 1993-09-14 | Hiroyoshi Hidaka | Anti-ulcer agent |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846864B2 (ja) | 1983-10-19 |
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